JPH06161570A

JPH06161570A - 定電圧発生回路及びそれを用いた半導体集積回路装置

Info

Publication number: JPH06161570A
Application number: JP4310544A
Authority: JP
Inventors: Hiroyuki Mogi; 木宏之茂
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1992-11-19
Filing date: 1992-11-19
Publication date: 1994-06-07
Anticipated expiration: 2016-06-11
Also published as: JP3175983B2

Abstract

(57)【要約】【目的】容量性負荷に、電流駆動能力の大きな定電圧
を供給するに当たって、インピーダンス変換部の演算増
幅器等の定常時の消費電流を低減する。【構成】入力電圧Ｖｉｎをインピーダンス変換して電
圧Ｖｉｎ′として出力するインピーダンス変換回路１
と、電圧Ｖｉｎ′を入力電圧Ｖｉｎとオフセットを持っ
て比較する演算増幅器２と、演算増幅器２の出力に基づ
いてインピーダンス変換回路１の出力に比較的低インピ
ーダンスの電源の電圧ＶＡを接続するスイッチ３を備
え、入力電圧Ｖｉｎに対して電圧Ｖｉｎ′が演算増幅器
２のオフセットを超えて変化した場合に、スイッチ３を
通じてインピーダンス変換回路１の出力に比較的低イン
ピーダンスの電源の電圧ＶＡを接続することにより、電
圧Ｖｉｎ′を元の電圧に復帰させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、定電圧発生回路及びそ
れを用いた半導体集積回路装置に関し、特に、液晶パネ
ル等を駆動するドライバ回路に用いて好適な定電圧発生
回路及び半導体集積回路装置に関する。

【０００２】

【従来の技術】図１９は、従来の定電圧発生回路の概略
図である。図１９に示すように、定電圧回路１６は、演
算増幅器１２をインピーダンス変換部として備える。さ
らに、高電位電源ＶＤＤと低電位接地ＧＮＤの間を２つ
の抵抗ＲＡ、ＲＢにより抵抗分割し、基準となる電位Ｖ
Ｂを発生している。抵抗ＲＡ、ＲＢにより作られた電位
ＶＢは、ボルテージフォロア型と呼ばれる演算増幅器１
２の正入力端子に入力される。演算増幅器１２は、その
負入力端子に、自己の出力電圧ＶＢ′を負帰還してい
る。

【０００３】以上のような構成によれば、電位ＶＢは、
演算増幅器１２でインピーダンス変換され、全く同じ電
圧のまま出力電圧ＶＢ′として図示しない他の回路に送
出される。

【０００４】以上のようにして得られた出力電圧ＶＢ′
を定電圧として他の回路に供給する場合、演算増幅器１
２により低インピーダンス化が行われる。このため、抵
抗分割だけでは得られない大きな電流駆動能力を実現す
ることができる。

【０００５】液晶パネルの駆動電源装置等においては、
上記のような定電圧発生回路を多数並べて容量性の負荷
となる液晶パネルを駆動することになる。

【０００６】さて、図２２は従来の液晶駆動用電源の回
路ブロック図を示すものである。図２２に示すように、
液晶パネルのセグメント／コモン容量性負荷ＣＳに電位
を供給するために、駆動回路１００と、各負荷ＣＳに対
応して設けられた複数の出力部１０２とを有する。駆動
回路１００は分圧回路１０５と演算増幅器回路１０９を
有する。演算増幅器回路１０９は複数の演算増幅器１０
４を有する。分圧回路１０５は、抵抗Ｒ１〜Ｒ６により
液晶用高電位ＶＤＤと液晶用低電位ＶＥＥを分圧し、電
位Ｖ１〜Ｖ５を発生する。各電位Ｖ１〜Ｖ５は、演算増
幅器回路１０９の複数の演算増幅器１０４に供給されて
いる。演算増幅器１０４は、入力された電位Ｖ１〜Ｖ５
をそれと同電位の電位Ｖ１′〜Ｖ５′として電源配線１
０３に送り出す。電源配線１０３は液晶用高電位ＶＤＤ
と電位Ｖ１′〜Ｖ５′を供給するものである。電位Ｖ
１′〜Ｖ５′が表れる配線１０３には容量Ｃ１〜Ｃ５が
接続されている。選択信号Ｓ０〜Ｓ５に基づき、トラン
スファーゲート１０８で選択された液晶用高電位ＶＤＤ
および電位Ｖ１′〜Ｖ５′のいずれかが液晶用高電位Ｖ
ＤＤ″、出力電圧Ｖ１″、Ｖ２″、Ｖ３″、Ｖ４″、Ｖ
５″として、外部接続端子１０１を介して、セグメント
／コモン容量性負荷ＣＳに供給される。演算増幅器１０
４には演算増幅器用基準電源回路１０６から電圧ＶＮま
たはＶＰのいずれかが供給されている。

【０００７】図２３は図２２における演算増幅器用基準
電源回路１０６の具体的な構成例を示す回路図である。
同図に示すように、液晶用高電位ＶＤＤと液晶用低電位
ＶＥＥとの間には、Ｐ型ＭＯＳトランジスタ１７と抵抗
ＲＣとＮ型ＭＯＳトランジスタ１８とが直列に接続され
ているが、Ｐ型ＭＯＳトランジスタ１７及びＮ型ＭＯＳ
トランジスタ１８はそれぞれ、ドレインとゲートが接続
されている。そして、抵抗ＲＣの両端から電圧ＶＰ並び
に電圧ＶＮが導出される。

【０００８】図２０は図２２における演算増幅器１０４
の具体的な構成例を示す回路図であり、特にＰトップ型
の回路を例示するものである。同図に示すように、電圧
ＶＰは、Ｐ型ＭＯＳトランジスタ３０のゲートとＰ型Ｍ
ＯＳトランジスタ３５のゲートに供給されている。電圧
Ｖ５は、Ｐ型ＭＯＳトランジスタ３１のゲートに供給さ
れる。Ｐ型ＭＯＳトランジスタ３０、３５のソースは液
晶用高電位ＶＤＤに接続される。また、Ｐ型ＭＯＳトラ
ンジスタ３０のドレインはＰ型ＭＯＳトランジスタ３
１、３２のソースに接続される。Ｎ型ＭＯＳトランジス
タ３３、３４、３６のソースは液晶用低電位ＶＥＥに接
続される。Ｎ型ＭＯＳトランジスタ３３、３４のゲート
は、共通接続され、Ｐ型ＭＯＳトランジスタ３２のドレ
インとＮ型ＭＯＳトランジスタ３４のドレインとの接続
点に接続される。Ｐ型ＭＯＳトランジスタ３１とＮ型Ｍ
ＯＳトランジスタ３３は、ドレイン同士が接続され、そ
の接続点はＮ型ＭＯＳトランジスタ３６のゲートに接続
される。Ｐ型ＭＯＳトランジスタ３５のドレインとＮ型
ＭＯＳトランジスタ３６のドレインは互いに接続され、
その接続点からは出力電圧Ｖ５′が出力される。この出
力電圧Ｖ５′は、Ｐ型ＭＯＳトランジスタ３２のゲート
にフィードバックされる。Ｐ型ＭＯＳトランジスタ３２
のゲートとＮ型ＭＯＳトランジスタ３６のゲートの間に
はこの演算増幅器の発振防止用の為の位相補償用コンデ
ンサＣＰが接続される。なお、このコンデンサはなくと
もよい。

【０００９】図２１は図２２の構成における演算増幅器
１０４の他の例を示す回路図であり、特にＮトップ型の
回路を例示するものである。同図に示すように、電圧Ｖ
Ｎは、Ｎ型ＭＯＳトランジスタ７０のゲートとＮ型ＭＯ
Ｓトランジスタ７５のゲートに供給される。電圧Ｖ１は
Ｎ型ＭＯＳトランジスタ７１のゲートに供給される。Ｎ
型ＭＯＳトランジスタ７０、７５のソースは液晶用低電
位ＶＥＥに接続される。Ｎ型ＭＯＳトランジスタ７０の
ドレインはＮ型ＭＯＳトランジスタ７１、７２のソース
に接続される。Ｐ型ＭＯＳトランジスタ７３、７４、７
６のソースは液晶用高電位ＶＤＤに接続される。Ｐ型Ｍ
ＯＳトランジスタ７３、７４のゲートは、共通接続さ
れ、Ｎ型ＭＯＳトランジスタ７２のドレインとＰ型ＭＯ
Ｓトランジスタ７４のドレインの接続点に接続される。
Ｎ型ＭＯＳトランジスタ７１のドレインとＰ型ＭＯＳト
ランジスタ７３のドレインが接続され、その接続点はＰ
型ＭＯＳトランジスタ７６のゲートに接続される。Ｎ型
ＭＯＳトランジスタ７５のドレインとＰ型ＭＯＳトラン
ジスタ７６のドレインは接続され、その接続点からは出
力電圧Ｖ１′が出力される。この出力電圧Ｖ１′は、Ｎ
型ＭＯＳトランジスタ７２のゲートにフィードバックさ
れる。Ｎ型ＭＯＳトランジスタ７２のゲートとＰ型ＭＯ
Ｓトランジスタ７６のゲートの間にはこの演算増幅器の
発振防止用の為の位相補償用としてコンデンサＣＮが接
続される。

【００１０】演算増幅器１０４として図２０の回路を用
いるか、図２１の回路を用いるかは、入力される電位Ｖ
１、Ｖ２、Ｖ３、Ｖ４、Ｖ５と増幅器の特性による。そ
して、演算増幅器回路１０９中には、演算増幅器１０４
として図２０のものおよび図２１のものが混載される。

【００１１】以上述べたような構成において、駆動回路
１００中の分圧回路１０５では、液晶用高電位ＶＤＤと
液晶用低電位ＶＥＥとの間に、直列に抵抗Ｒ１〜Ｒ６の
抵抗を設け、液晶用高電位ＶＤＤと液晶用低電位ＶＥＥ
の間を抵抗分割することにより電位Ｖ１〜Ｖ５を得てい
る。これらの電圧Ｖ１〜Ｖ５のそれぞれは各演算増幅器
１０４に入力される。演算増幅器１０４は、図２０およ
び図２１に示すように、それぞれの出力を一端子にフィ
ードバックするように構成されるボルテージフォロア型
として一般に知られている構成を有する。つまり、入力
された電位Ｖ１〜Ｖ５を全く同じ電圧の電位Ｖ１′〜Ｖ
５′のままインピーダンス変換して電源配線１０３に供
給する。電位Ｖ１〜Ｖ５と電位Ｖ１′〜Ｖ５′は、電圧
は同じであるが、電流供給能力が異なる。つまり、電位
Ｖ１〜Ｖ５の電流供給能力は分圧回路１０５を構成する
抵抗Ｒ１〜Ｒ６の抵抗値によって決定される。これに対
して、後者は、電位Ｖ１′〜Ｖ５′の電流供給能力は演
算増幅器１０４の電流供給能力によって決定されるの
で、より多くの出力電流がとれる。その結果、演算増幅
器１０４の出力電流を受ける電源配線１０３および出力
部１０２は、外部のセグメント／コモン容量性負荷ＣＳ
への負荷駆動能力が大きくなる。液晶用高電位ＶＤＤお
よび得られた電位Ｖ１′〜Ｖ５′は、出力部１０２中に
おいて選択信号Ｓ０〜Ｓ５に基づいて選択され、外部接
続端子１０１を通じて、セグメント／コモン容量性負荷
ＣＳに供給される。これにより、負荷ＣＳは充放電し
て、所定の電圧となる。

【００１２】図２４は図２２の構成の動作を説明するた
めのタイミングチャートである。同図において、（Ａ）
は選択信号Ｓ１、（Ｂ）は選択信号Ｓ４、（Ｃ）は選択
信号Ｓ５、（Ｄ）は演算増幅器１０４に流れる演算増幅
部電流ＩＯＰ、（Ｅ）は出力部１０２の外部接続端子１
０１からセグメント／コモン容量性負荷ＣＳに与えられ
る電圧をそれぞれ示す。

【００１３】図２４にも示すように、選択信号Ｓ１、Ｓ
４、Ｓ５が逐次入力された場合、図２２の外部接続端子
１０１には、各選択信号Ｓ１、Ｓ４、Ｓ５に対応して、
電位Ｖ１″、Ｖ４″、Ｖ５″、Ｖ１″が順次出力され
る。この時、外部接続端子１０１に接続されたセグメン
ト／コモン容量性負荷ＣＳが、これらの電位に充放電さ
れる。この場合、図２２における演算増幅器１０４に
は、演算増幅部電流ＩＯＰが、一定の大きさで流れてい
る。その結果、液晶パネルを構成する負荷であるセグメ
ント／コモン容量性負荷ＣＳが駆動される。

【００１４】

【発明が解決しようとする課題】従来の液晶駆動用電源
は上記のように構成されているので、以下のように消費
電力が大きいという難点がある。例えば、図２４からわ
かるように、演算増幅器１０４（１）からの出力Ｖ１′
に基づいて、選択信号Ｓ１によりトランスファーゲート
１０８（１）を介して、選択外部接続端子１０１からセ
グメント／コモン容量性負荷ＣＳに電圧Ｖ１″が出力さ
れるとする。次に、選択信号Ｓ４により、時間Ｔｆ後
に、他の演算増幅器１０４（４）からの出力Ｖ４′に基
づく出力Ｖ４″が出力されるとする。これとほぼ同様
に、出力Ｖ５″から出力Ｖ１″に、時間Ｔｒ後に変化す
るとする。これらの時間Ｔｆ、Ｔｒ中は演算増幅器電流
ＩＯＰは負荷を駆動する為に流れ続ける必要があるが逆
に、電圧電位Ｖ４′等の電圧が変化せず同じ電圧値の出
力を出力し続ける間の時間Ｔｓも演算増幅部電流ＩＯＰ
が流れ続ける。これらの必要ない間に流れるこの電流は
無視できない程度に大きく、消費電力増大の原因となっ
ている。一方、大型の液晶パネル等の場合は、セグメン
ト／コモン容量性負荷ＣＳの数や容量が増える。このた
めに、時間Ｔｆや時間Ｔｒが長くなり、時間Ｔｆや時間
Ｔｒを短くする必要がある。このためには演算増幅器１
０４に定常的に流れる電流である、演算増幅部電流ＩＯ
Ｐを大きくせざるを得ず、更に消費電力を増大させる結
果となる。

【００１５】一方、分圧回路１０５の出力である電位Ｖ
１〜Ｖ５を電位Ｖ１′〜Ｖ５′に直結し、演算増幅部電
流ＩＯＰを必要とする演算増幅器１０４を無くし、電流
低減を計る方法も考えられる。つまり、抵抗Ｒ１〜Ｒ６
の抵抗値を小さくすることにより、電位Ｖ１〜Ｖ５の出
力インピーダンスーダンスを低く下げて、セグメント／
コモン容量性負荷ＣＳに供給される出力電流を大きくす
ることもできる。しかし、半導体集積回路の場合は、抵
抗Ｒ１〜Ｒ６をあまり小さくすると製造上のばらつきが
大きくなり、更に抵抗Ｒ１〜Ｒ６を薄いＰ型ないしＮ型
拡散抵抗層等で作った場合は、半導体基板による基板変
調効果等を受ける。このため、例えば、抵抗Ｒ１が期待
値通りになっても、抵抗Ｒ６は異常に大きな値になって
しまったりするという問題がある。つまり、抵抗値の管
理を適正に行って、電位Ｖ１〜Ｖ５の精度を適正に維持
するのが難しい。これを除くには、抵抗Ｒ１〜Ｒ６の抵
抗値を大きくし、製造上のバラツキを抑えればよい。し
かしこのようにすると、駆動能力が小さくなってしまう
のは避けられない。このため、抵抗値が大きくなっても
よいのは、電流値と、Ｖ１〜Ｖ５の電位精度とをそれほ
ど必要としない、小型の時計表示用液晶パネルの駆動用
の用途以外は現実的な選択とは言えない。このため、大
きな負荷容量を持ち、大きな駆動能力を必要とする、大
型の液晶パネルにおいては、インピーダンス変換用の演
算増幅器１０４が不可欠である。

【００１６】演算増幅器では図２０、図２１に示したよ
うに、Ｐトップ型とＮトップ型がある。

【００１７】特に、Ｎトップ型の演算増幅器ではトラン
ジスタ７０、７５は定電流化されており、出力電圧Ｖ
１′が大きく高めに変動すると、トランジスタ７５が定
電流化されているため、速やかに出力電圧Ｖ１′を引き
下げることができない。出力電圧Ｖ１′を早く引き下げ
るためには、負荷駆動部であるトランジスタ７５にある
程度の大きさを持ったものを用いる必要があり、必然的
に流れる定電流も大きくなってしまう。このため、出力
電圧Ｖ１′が入力電圧Ｖ１と等しい電圧を出力している
時でも、トランジスタ７５には大きな電流が流れ、大き
な電流を消費してしまうことになる。

【００１８】また、Ｐトップ型の演算増幅器ではトラン
ジスタ３０、３５は定電流化されており、出力電圧Ｖ
５′が大きく低めに変動すると、トランジスタ３５が定
電流化されているため、速やかに出力電圧Ｖ５′を引き
上げることができない。出力電圧Ｖ５′を早く引き上げ
るためには、負荷駆動部であるトランジスタ３５にある
程度の大きさを持ったものを用いる必要があり、必然的
に流れる定電流も大きくなってしまう。このため、出力
電圧Ｖ５′が入力電圧Ｖ５と等しい電圧を出力している
時でも、トランジスタ３５には大きな電流が流れ、大き
な電流を消費してしまうことになる。

【００１９】液晶パネル等において、液晶に対する光の
透過（点灯）および光の非透過（非点灯）を決める２つ
の電極であるセグメント／コモンは、この負荷を駆動す
る半導体回路側から見れば容量成分である。そして、液
晶パネルはますます大型化し、それらに使用される液晶
電圧や液晶パネルのセグメント／コモン等もパネルの大
型化によって増大している。液晶パネルを表示させるの
に必要な消費電流はｆ・Ｃ・Ｖ（周波数Ｘ容量値Ｘ電
圧）に依存する。このため、液晶パネルの大型化に伴っ
て用いるべき電圧と容量が大きくなるに従ってますます
消費電流の増大を招く。

【００２０】近年、大きな液晶パネルを持ったパーソナ
ルコンピュータやワードプロセッサ等が小型化されブッ
ク型となってきている。これにより、どこにでも持ち運
べる便利さがあるものの、電池寿命が短いという問題が
ある。つまり、液晶パネルの消費電力の低減に対する要
求が大きい。

【００２１】以上のような要求に対して、図１９に示す
ような定電圧発生回路を、図２０、図２１に示すような
演算増幅器を用いて構成した場合、図２０のトランジス
タ３５、あるいは図２１のトランジスタ７５等の出力部
が定電流源のために、図１９の構成において分割電位Ｖ
Ｂと出力電圧ＶＢ′が等しい電圧であったとしても常時
大きな駆動能力を有し、定電流を流し続け、消費電力の
増大を招くという欠点がある。

【００２２】この発明の目的は、上記従来技術の問題点
を解決しようとするもので、大型化し且つ駆動電圧が高
電圧化しつつある液晶パネル等の容量性負荷に、駆動能
力の大きな定電圧を供給するに当たっても消費電流を低
減することを可能とした定電圧発生回路及び半導体集積
回路装置を提供することにある。

【００２３】

【課題を解決するための手段】本発明の定電圧発生回路
は、第１の基準電圧をインピーダンス変換して、その第
１の基準電圧と等しい電圧の第２の基準電圧を出力す
る、インピーダンス変換回路と、前記第１及び第２の２
つの基準電圧が直接入力され、これらの２つの基準電圧
の差が、予め定めたオフセット電圧よりも大きい第１の
場合と小さい第２の場合によって出力を反転するコパレ
ータと、前記インピーダンス変換回路の出力側と電源と
の間に接続され、制御端子が前記コンパレータの出力端
に接続され、前記第１／第２の場合にオン／オフするス
イッチ手段と、を備えるものとして構成される。

【００２４】

【作用】第１の基準電圧に対して第２の基準電圧が、コ
ンパレータのオフセット電圧を超えて変化した場合に
は、スイッチ手段を通じて、インピーダンス変換回路の
出力側に、例えば、比較的低インピーダンスの電源が接
続される。これにより、第２の基準電圧が、第１の基準
電圧に復帰させられる。

【００２５】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００２６】図１は本発明の一実施例に係る定電圧発生
回路装置のブロック図である。図１に示すように、入力
電圧Ｖｉｎは、インピーダンス変換回路１を介し、入力
電圧Ｖｉｎと同電圧でインピーダンス変換された電圧Ｖ
ｉｎ′として出力される。インピーダンス変換回路１の
出力は、コンパレータとして動作する演算増幅器２の正
入力端子に与えられる。入力電圧Ｖｉｎは、演算増幅器
２の負入力端子に与えられる。演算増幅器２には故意に
オフセットを持たせてある。つまり、演算増幅器２は、
正入力端子の電圧と負入力端子の電圧とを比較する。両
電圧差がオフセット分の電圧差になるポイントを動作点
として出力を反転し、スイッチ３をオン／オフ制御す
る。スイッチ３は、インピーダンス変換回路１の出力電
圧Ｖｉｎ′と電圧ＶＡなる電源との間の断続動作を行
う。ちなみに、電圧ＶＡは低インピーダンスで供給され
る。

【００２７】以上述べたような構成において、次にその
動作を説明する。

【００２８】演算増幅器２には故意にオフセットを持た
せてある。この理由は、入力電圧Ｖｉｎと電圧Ｖｉｎ′
とを比較するに当たって、特定の不感幅を持たせる為で
ある。演算増幅器２は、正入力端子の入力電圧Ｖｉｎ′
と負入力端子の入力電圧Ｖｉｎとの間にオフセット電圧
以上の電圧差が生じた場合、この動作点を境に比較動作
を行い、スイッチ３をオンさせる。スイッチ３がオンす
ると、インピーダンス変換回路１の出力に電圧ＶＡが加
えられ、インピーダンス変換回路１の出力電圧Ｖｉｎ′
を電圧ＶＡ側に引き込む。

【００２９】インピーダンス変換回路１は、入力電圧Ｖ
ｉｎをインピーダンス変換した電圧Ｖｉｎ′として負荷
に供給される。インピーダンス変換回路１は、その消費
電流を低減するために、出力インピーダンスはそれほど
低くは設定されていない。このため、負荷が過大な電流
を要求すると、電圧Ｖｉｎ′はおのずと低下してしま
う。この電圧低下が演算増幅器２に持たせたオフセット
を超えると、演算増幅器２は比較動作に基づきスイッチ
３をオンさせる。その結果、電圧Ｖｉｎ′に電源ＶＡが
直結され、低下した電圧を速やかに回復させる。

【００３０】以上のようにして、電流増大による電圧Ｖ
ｉｎ′の低下が抑止される。電圧Ｖｉｎ′が回復する
と、これは演算増幅器２により検出される。これに応じ
て、演算増幅器２は、スイッチ３をオフして、電圧Ｖｉ
ｎ′から電圧ＶＡを切り離す。その結果、電圧Ｖｉｎ′
は、負荷変動にかかわらず一定の電圧を保持することが
でき、電圧Ｖｉｎ′の供給される負荷の正常な動作が確
保される。

【００３１】インピーダンス変換回路１の出力に大きな
駆動能力をもたせる必要がない。このため、インピーダ
ンス変換回路１の低消費電力化が可能である。負荷が大
きな電流を必要とする場合には、インピーダンス変換回
路１の出力電圧Ｖｉｎ′が低下する。演算増幅器２は、
この電圧低下がオフセット分を超えると動作し、スイッ
チ３をオンする。これに応じて、電圧Ｖｉｎ′に低イン
ピーダンスの電圧ＶＡが接続され、この電圧ＶＡ側から
負荷に必要な電流が供給されることになる。

【００３２】ちなみに、演算増幅器２に持たせるオフセ
ットは、入力電圧Ｖｉｎと電圧Ｖｉｎ′が非常に近い電
圧の場合に、ノイズ等による誤動作を防ぐ為の不感電圧
幅に設定される。

【００３３】図２５は演算増幅器２をコンパレータとし
て用いた場合のシンボルを示している。図２５に示すよ
うに、演算増幅器２は、＋入力が−入力を上回った場合
に、出力ｏｕｔが反転するような動作をする。このシン
ボルに対応して、図２６にＰトップタイプのＭＯＳ型コ
ンパレータの回路図を示し、図２７にＮトップタイプの
ＭＯＳ型コンパレータの回路図を示す。

【００３４】図２６において、トランジスタ３１のゲー
ト入力が＋入力となっており、トランジスタ３２のゲー
ト入力が−入力となっている。トランジスタ３０、３
１、３２、３３、３４は比較部を構成している。比較結
果はトランジスタ３５、３６の接続点（ドレイン）から
出力ｏｕｔとして導出される。

【００３５】以上のように、通常、コンパレータには、
図２６のように、出力結果を導出する出力部を持たせる
場合が多い。この比較部のトランジスタ３１、３２およ
びトランジスタ３３、３４は、半導体回路として作る場
合、そのトランジスタサイズを示すＷ／Ｌ（ゲート幅／
ゲート長）が同じとなるように作る。本来、コンパレー
タの目的は、トランジスタ３１のゲートに入力されるプ
ラス電圧とトランジスタ３２のゲートに入力される電圧
との差を精度良く比較することにある。その比較の精
度、つまり２つの入力端子間の感度差は通常１ｍＶ以下
である。

【００３６】しかし、図１に示す演算増幅器２には、コ
ンパレータとして動作させるに当たり、故意にオフセッ
トを持たせてある。このオフセットを持たせる方法とし
ては、幾通りかの方法がある。この点について、図２６
の回路に基づいて説明する。

【００３７】オフセットを持たせる為の方法の１つとし
ては、トランジスタ３１、３２のＷ／Ｌに差を設ける方
法と、トランジスタ３１、３３とトランジスタ３２、３
４とで調整する方法等がある。オフセット電圧の調整の
容易なのは、トランジスタ３１、３２のＷ／Ｌに差を設
ける方法である。特に、ゲート長Ｌを同じにしたままゲ
ート幅Ｗに差を設ける方法が有効である。

【００３８】今、仮に、トランジスタ３１のＷ／Ｌ＝１
００、トランジスタ３２のＷ／Ｌ＝８０として、トラン
ジスタ３１のゲート幅をトランジスタ３２のゲート幅よ
りも大きくした場合を考える。この場合、トランジスタ
３１，３２に等しい電流を流すには、ゲート電圧３２を
ゲート電圧３１よりも高くする必要がある。言い換える
と、ゲート入力電圧ＶＧ３１よりも高いゲート入力電圧
ＶＧ３２を与えないとトランジスタ３２のオン抵抗はト
ランジスタ３１のオン抵抗と等しくならない。

【００３９】そして、トランジスタ３１のゲート入力電
圧ＶＧ３１とトランジスタ３２のゲート入力電圧ＶＧ３
２との関係が、ＶＧ３１＜ＶＧ３２＝ＶＧ３１＋ΔＶＧＯＦＦ・・・（１）（ただし、ΔＶＧＯＦＦはコンパレータとしての入力端
子間の所望のオフセット電圧）になった時にトランジス
タ３１、３２のオン抵抗および流れる電流が等しくな
り、コンパレータの出力信号が正転もしくは反転する分
岐点、つまり比較結果の動作点となる。よって、トラン
ジスタ３１、３２のＷ／Ｌを変えることにより、コンパ
レータに入る入力電圧にΔＶＧＯＦＦなるオフセットを
持たせることができる。

【００４０】そして、トランジスタ３２のＷ／Ｌをトラ
ンジスタ３１のＷ／Ｌよりも小さくすることにより、ＶＧ３１＜ＶＧ３２−ΔＶＧＯＦＦ・・・（２）が与えられた時、つまりＶＧ３２−ＶＧ３１＞ΔＶＧＯＦＦ・・・（２′）となった場合に、コンパレータの−入力端子に、＋入力
端子よりも所定のオフセット電圧ΔＶＧＯＦＦ分より大
きな電圧が与えられたことになり、出力ｏｕｔにはロウ
レベル（ＧＮＤレベル）の信号が出力される。

【００４１】逆に、コンパレータの−入力端子に＋入力
端子と比較してＶＧ３１＞ＶＧ３２−ΔＶＧＯＦＦ・・・（３）が与えられた時、つまりＶＧ３２−ＶＧ３１＜ΔＶＧＯＦＦ・・・（３′）となった場合は、コンパレータの−入力端子の電圧に対
して、＋入力端子の電圧は、所定のオフセット電圧ΔＶ
ＧＯＦＦ分より大きな電圧差を有しない。このため、出
力ｏｕｔにはハイレベル（ＶＤＤレベル）の信号が出力
される。

【００４２】逆に、トランジスタ３１のＷ／Ｌ＝８０、
トランジスタ３２のＷ／Ｌ＝１００として、トランジス
タ３１のゲート幅をトランジスタ３２のゲート幅よりも
小さくした場合、オフセット電圧の持たせ方を変えるこ
とができる。このときには、トランジスタ３１のＷ／Ｌ
がトランジスタ３２のＷ／Ｌよりも小さい。このため、
トランジスタ３１にトランジスタ３２と同じ電流、つま
り同じオン抵抗を与えようとすると、トランジスタ３１
には、ゲート入力電圧ＶＧ３１に更に追加の電圧、すな
わちオフセット電圧ΔＶＧＯＦＦを加える必要がある。

【００４３】従って、トランジスタ３１のＷ／Ｌがトラ
ンジスタ３２のＷ／Ｌよりも小さい場合、ＶＧ３１−ΔＶＧＯＦＦ＞ＶＧ３２・・・（４）すなわち、ＶＧ３１＞ＶＧ３２−ΔＶＧＯＦＦ・・・（４′）となり、＋入力端子の入力電圧の上昇に伴って、＋入力
端子の入力電圧が、−入力端子の入力電圧より、オフセ
ットΔＶＧＯＦＦ電圧分より大きくなった場合に、その
比較出力ｏｕｔはハイレベル（ＶＤＤレベル）となる。

【００４４】一方、ＶＧ３１−ΔＶＧＯＦＦ＜ＶＧ３２・・・（５）すなわち、ＶＧ３１＜ＶＧ３２−ΔＶＧＯＦＦ・・・（５′）となり、＋入力端子の入力電圧が、−入力端子の入力電
圧より、オフセットΔＶＧＯＦＦ電圧分よりは大きくな
らなかった場合は、その比較出力ｏｕｔはロウレベル
（ＧＮＤレベル）となる。

【００４５】すなわち、トランジスタ３１、３２のいず
れかのＷ／Ｌを他方のＷ／Ｌよりも大きくすることによ
り、オフセット電圧の設定を行うことができる。つま
り、トランジスタ３１を基準に考えた場合について説明
する。トランジスタ３１のＷ／Ｌよりもトランジスタ３
２のＷ／Ｌが小さいとする。この場合、このコンパレー
タが比較動作して出力ｏｕｔのハイ／ロウが切り替わる
電圧は、−入力端子側にオフセットΔＶＧＯＦＦ分の電
圧が必要である。これに対して、トランジスタ３１のＷ
／Ｌよりもトランジスタ３２のＷ／Ｌが大きい場合は、
比較動作する電圧は、−入力端子側でオフセット分ΔＶ
ＧＯＦＦの電圧だけ低くてよいことになる。

【００４６】以上のことは、トランジスタ３２を基準に
考えた場合には、反対になる。トランジスタ３２のＷ／
Ｌよりもトランジスタ３１のＷ／Ｌが小さいとする。こ
の場合、このコンパレータが比較動作し、出力ｏｕｔの
ハイ／ロウが切り替わる電圧は、＋入力端子側はオフセ
ットΔＶＧＯＦＦ分高い電圧が必要で、これに対して、
トランジスタ３２のＷ／Ｌよりもトランジスタ３１のＷ
／Ｌが大きい場合は、比較動作する電圧は＋入力端子側
でオフセット分ΔＶＧＯＦＦの低い電圧でよい。

【００４７】ちなみに、トランジスタ３１、３２のＷ／
Ｌの大小を入れ替えても、−入力端子、＋入力端子の意
味や、出力の極性は変わらず、コンパレータとしての比
較動作点が変わるだけである。

【００４８】図２７においては、トランジスタ７１のゲ
ート入力が＋入力となっており、トランジスタ７２のゲ
ート入力が−入力となっている。トランジスタ７０、７
１、７２、７３、７４は比較部を構成する。比較結果は
トランジスタ７５、７６のドレインから出力ｏｕｔとし
て導出される。

【００４９】このようなＮトップタイプにおいても、ト
ランジスタ７１のＷ／Ｌを、トランジスタ７２のＷ／Ｌ
よりも大きくすることにより、動作点に対する２つの入
力端子間の電圧にオフセットを持たせることができる。

【００５０】すなわち、トランジスタ７１のゲート入力
電圧ＶＧ７１とトランジスタ７２のゲート入力電圧ＶＧ
７２の関係において、ＶＧ７１＜ＶＧ７２−ΔＶＧＯＦＦ・・・（６）つまりＶＧ７２−ＶＧ７１＞ΔＶＧＯＦＦ・・・（６′）となるように、−入力端子側に、＋入力端子側よりも、
少なくともオフセット電圧ΔＶＧＯＦＦだけ大きな電圧
が印加されると、出力ｏｕｔはロウレベル（ＧＮＤレベ
ル）となる。

【００５１】一方、−入力端子側の電圧と＋入力端子側
との電圧差が、オフセット電圧ΔＶＧＯＦＦより小さい
場合、ＶＧ７１＞ＶＧ７２−ΔＶＧＯＦＦ・・・（７）つまりＶＧ７２−ＶＧ７１＜ΔＶＧＯＦＦ・・・（７′）であり、出力ｏｕｔはハイレベル（ＶＤＤレベル）とな
る。

【００５２】逆に、トランジスタ７１のＷ／Ｌを、トラ
ンジスタ７２のＷ／Ｌよりも小さくした場合、つまりト
ランジスタ７２のＷ／Ｌをトランジスタ７１のＷ／Ｌよ
りも大きくした場合について考える。この場合には、ト
ランジスタ７１に与えられるゲート入力電圧ＶＧ７１よ
りも、トランジスタ７２に与えられるゲート入力電圧Ｖ
Ｇ７２が、少なくともオフセット電圧ΔＶＧＯＦＦより
大きなものとして与えられると、つまりＶＧ７１−ΔＶＧＯＦＦ＞ＶＧ７２・・・（８）つまりＶＧ７１−ＶＧ７２＞ΔＶＧＯＦＦ・・・（８′）となると、出力ｏｕｔはハイレベル（ＶＤＤレベル）と
なる。

【００５３】一方、トランジスタ７１に与えられるゲー
ト入力電圧ＶＧ７１が、トランジスタ７２に与えられる
ゲート入力電圧ＶＧ７２よりも、オフセット電圧ΔＶＧ
ＯＦＦより大きくない場合、ＶＧ７１−ΔＶＧＯＦＦ＜ＶＧ７２・・・（９）つまりＶＧ７２−ＶＧ７１＜ΔＶＧＯＦＦ・・・（９′）であり、出力ｏｕｔはロウレベル（ＧＮＤレベル）とな
る。

【００５４】すなわち、トランジスタ７１、７２のいず
れか一方のＷ／Ｌを他方のＷ／Ｌよりも大きくすること
により、オフセット電圧の発生を設定することができ
る。トランジスタ７１を基準に考えれば次の通りであ
る。つまり、トランジスタ７１のＷ／Ｌよりもトランジ
スタ７２のＷ／Ｌが小さいとする。この場合、このコン
パレータが比較動作して出力ｏｕｔのハイとロウが切り
替わる電圧は、−入力端子側にオフセットΔＶＧＯＦＦ
分の電圧差が必要である。これに対して、トランジスタ
７２のＷ／Ｌがトランジスタ７１のＷ／Ｌよりも大きい
とする。この場合、このコンパレータが比較動作して出
力ｏｕｔのハイとロウが切り替わる電圧は、−入力端子
側の入力電圧はオフセットΔＶＧＯＦＦ分の電圧差だけ
低くてもよいことになる。

【００５５】逆に、トランジスタ７２を基準にすれば全
く反対のことが言える。すなわち、トランジスタ７１の
Ｗ／Ｌよりもトランジスタ７２のＷ／Ｌが大きいとす
る。この場合、このコンパレータが比較動作して出力ｏ
ｕｔのハイとロウが切り替わる電圧は、＋入力端子側は
オフセットΔＶＧＯＦＦ分の電圧差だけ低くてもよい。
トランジスタ７１のＷ／Ｌがトランジスタ７２のＷ／Ｌ
よりも小さいとする。この場合、このコンパレータが比
較動作して出力ｏｕｔのハイとロウが切り替わる電圧
は、＋入力端子側の入力電圧としてオフセットΔＶＧＯ
ＦＦ分の電圧差が必要であるということになる。

【００５６】以上のように、コンパレータの＋入力端子
と−入力端子との間にオフセット電圧を設けることによ
り、＋入力端子の電圧と−入力端子の電圧との間にオフ
セット電圧よりも大きな電圧差が発生した場合に、コン
パレータ動作させることができる。

【００５７】図２は図１の構成の第１の具体例を示すも
のである。インピーダンス変換回路１としてボルテージ
フォロア型の演算増幅器４を用い、スイッチ３としてＮ
チャンネルのＭＯＳ型トランジスタ５をそれぞれ用い、
電圧ＶＡとしてＧＮＤ電圧を適用した構成を例示してい
る。つまり、理論的にはＧＮＤ電圧側においては出力イ
ンピーダンスをほとんど無視できる。なお、演算増幅器
４としては図２１に示すような、Ｎトップ型の構成が適
用される。

【００５８】図２１からも明らかなように、演算増幅器
４はボルテージフォロア型の構成を有する。その出力
は、負帰還により、＋入力端子の電圧をそのまま出力電
圧として導出するような構成となっている。その結果、
入力電圧Ｖｉｎはインピーダンス変換された電圧Ｖｉ
ｎ′として導出される。しかし、負荷から電流を引き込
むに当たっての電流駆動能力には当然制限がある。その
結果として、電圧Ｖｉｎ′に演算増幅器２のオフセット
分以上の電圧上昇が生じた場合は、演算増幅器２がその
出力を反転させ、ＭＯＳ型トランジスタ５がオンする。
ＭＯＳ型トランジスタ５のオンに伴い、電圧Ｖｉｎ′は
ＧＮＤ電圧側に下げられる。その間、負荷電流はＧＮＤ
側に流れる。このため、負荷から、インピーダンス変換
回路１へ、過大な電流を引込む必要はない。つまり、イ
ンピーダンス変換回路１としては低消費電力型の構成が
適用可能である。

【００５９】図３は、図１の構成の第２の具体例を示す
ものである。図２の構成において、ＭＯＳ型トランジス
タ５に定電流源６を接続した構成を例示するものであ
る。

【００６０】図３において、入力電圧Ｖｉｎは、演算増
幅器４を通じて、インピーダンス変換された電圧Ｖｉ
ｎ′として導出される。しかし、負荷から電流を引き込
むに当たっての電流駆動能力には当然制限がある。その
結果として、電圧Ｖｉｎ′に演算増幅器２のオフセット
分以上の電圧上昇が生じた場合は、演算増幅器２がその
出力を反転させ、ＭＯＳ型トランジスタ５がオンする。
ＭＯＳ型トランジスタ５のオンに伴い、負荷電流は定電
流源６側に流れる。このため、電圧Ｖｉｎ′は所定の電
圧に復帰する。その間、負荷電流は定電流源６側に流れ
るので、負荷からインピーダンス変換回路１への過大な
電流の引込みは必要ない。つまり、インピーダンス変換
回路１としては低消費電力型の構成が適用可能である。

【００６１】図４は図１の構成の第３の具体例を示すも
のである。図３において、インピーダンス変換回路１に
抵抗７を適用した構成を例示するものである。

【００６２】図４において、入力電圧Ｖｉｎは、抵抗７
を通じて、高インピーダンスの電圧Ｖｉｎ′として導出
される。しかし、負荷から電流を引き込むに当たっての
電流駆動能力は、入力電圧Ｖｉｎの出力インピーダンス
および抵抗７のインピーダンスによって制限される。そ
の結果、負荷電流を大きく取れないため、負荷が重くな
ると当然、出力電圧Ｖｉｎ′が上昇する。電圧Ｖｉｎ′
が、演算増幅器２のオフセット分以上に電圧上昇した場
合は、演算増幅器２がその出力を反転させ、ＭＯＳ型ト
ランジスタ５がオンする。ＭＯＳ型トランジスタ５のオ
ンに伴い、負荷電流は定電流源６側に流れる。このた
め、電圧Ｖｉｎ′は速やかに所定の電圧に復帰する。そ
の間、負荷電流は定電流源６側に流れるので、負荷から
インピーダンス変換回路１への過大な電流の引込みは必
要ない。インピーダンス変換回路１としては、抵抗７が
直列に入っているだけであるので、通常時の電力消費は
ほとんど無視できる。

【００６３】図５は図１の構成の第４の具体例を示すも
のである。これは、図２において、演算増幅器２の＋入
力端子と−入力端子を入れ替えて演算増幅器２の出力条
件を反転させ、且つ出力線９に接続したインバータ８に
より演算増幅器２の出力を反転してＭＯＳ型トランジス
タ５のゲートに与えるようにした構成を例示するもので
ある。

【００６４】図５において、演算増幅器２のオフセット
は、電圧Ｖｉｎ′が入力電圧Ｖｉｎよりも所定電圧上回
った時に動作点に達するよう設定される。その結果、通
常状態で、演算増幅器２は正出力を行う。負荷電流の増
大に伴って、電圧Ｖｉｎ′が上昇し、演算増幅器２のオ
フセット分の電圧差よりも入力電圧Ｖｉｎを上回ると、
演算増幅器２は負出力を行うようになる。インバータ８
は、演算増幅器２の出力線９上の信号を反転してＭＯＳ
型トランジスタ５のゲートに与える。このため、演算増
幅器２が負出力を行うと、ＭＯＳ型トランジスタ５はオ
ンする。これにより負荷電流をＧＮＤ側に引込み、イン
ピーダンス変換回路１の出力電圧Ｖｉｎ′をＧＮＤ側に
引き戻す。

【００６５】図２、３、５において、演算増幅器４とし
て図２１に示すような、Ｎトップ型の演算増幅器を用い
た場合、トランジスタ７６はトランジスタ７５と相互に
動作しあって出力電圧Ｖ１′を入力電圧Ｖ１と等しくす
る。本来トランジスタ７６は、駆動能力が高く、電圧Ｖ
１′を高い電圧に引き上げる場合は十分に能力をもって
いることは言うまでもない。しかし、トランジスタ７５
は、定電流化されている。このため、電圧Ｖ１′の変動
をより早くＧＮＤ電圧側に引っ張る能力には欠ける。

【００６６】これに対して、図２、３、５では、電圧Ｖ
ｉｎ′が高い電圧になった場合、これを速やかに引き下
げるために、ＭＯＳ型トランジスタ５がオンして負荷電
流を分担する。このため、例えば、図２１では、トラン
ジスタ７５に通常流す定電流を小さくすることができ
る。つまり、トランジスタ７５には、入力電圧Ｖｉｎと
電圧Ｖｉｎ′とを同じに保持するために必要な、最小限
の電流能力だけを持たせれば良い。このため、入力電圧
Ｖｉｎと出力電圧Ｖｉｎ′とがほとんど等しい場合に
は、演算増幅器４において不要に大きな電流を流す必要
がない。これにより、消費電流を大幅に低減することが
できるだけでなく、入力電圧Ｖｉｎの電圧Ｖｉｎ′への
追従性を良くすることができる。

【００６７】なお、上記実施例において、演算増増幅器
のオフセットの持たせ方については様々な方式があるこ
とについては先にも述べたとおりである。コンパレータ
に持たせるオフセットは、入力電圧Ｖｉｎに対する電圧
Ｖｉｎ′の追従性や、その他の周辺回路の論理構成等に
より、任意に選択することができる。

【００６８】図６は、本発明の第２の実施例に係る定電
圧発生回路のブロック図である。図６は、図１におけ
る、インピーダンス変換回路１としてボルテージフォロ
ア型の演算増幅器４を用い、スイッチ３としてＰチャン
ネルのＭＯＳ型トランジスタ１０を用い、電圧ＶＡとし
てＶＤＤ電圧を適用した例を示している。つまり、ＶＤ
Ｄ電圧側は非常に低い出力インピーダンスを有する。な
お、演算増幅器４としては、図２０に示すような、Ｐト
ップ型の構成が適用される。

【００６９】図６からも明らかなように、演算増幅器４
はボルテージフォロア型の構成を有し、その出力を負帰
還することにより、＋入力端子の電圧をそのまま出力電
圧として導出する構成となっている。その結果、入力電
圧Ｖｉｎはインピーダンス変換された電圧Ｖｉｎ′とし
て導出されるが、負荷に電流を供給するに当たっての電
流駆動能力には当然制限がある。その結果として、電圧
Ｖｉｎ′が演算増幅器１１のオフセット分以上に電圧低
下した場合は、演算増幅器１１がその出力を反転させ、
ＭＯＳ型トランジスタ１０がオンする。ＭＯＳ型トラン
ジスタ１０のオンに伴い、電圧Ｖｉｎ′はＶＤＤ電圧側
に引き上げられる。その間、負荷電流はＶＤＤ側から供
給されるので、インピーダンス変換回路１から負荷への
過大な電流の流れ出しは必要ない。つまり、インピーダ
ンス変換回路１としては低消費電力型の構成が適用可能
である。

【００７０】さて、図６において、演算増幅器４とし
て、図２０のような構成を適用した場合、トランジスタ
３６はトランジスタ３５と相互に作用し合って出力電圧
Ｖ５′が入力電圧Ｖ５と等しくなる。本来トランジスタ
３６は駆動能力が高く、電圧Ｖ５′を低い電圧に引き下
げる場合は十分に能力をもっていることは言うまでもな
い。しかし、トランジスタ３５は定電流化されているの
で、電圧Ｖ５′の変動をより早く高電位電源ＶＤＤ側に
引っ張る能力には欠ける。

【００７１】これに対して、図６では、電圧Ｖｉｎ′が
低い電圧になった場合に、これを速やかに引き上げるた
め、ＭＯＳ型トランジスタ１０がオンして負荷電流を分
担する。このため、例えば、図２０では、トランジスタ
３５に通常流す定電流を小さくすることができる。つま
り、トランジスタ３５としては、入力電圧Ｖｉｎと電圧
Ｖｉｎ′の電圧を同じに保持するために必要な最小限の
電流能力だけを持たせれば良い。このため、入力電圧Ｖ
ｉｎと出力電圧Ｖｉｎ′とがほとんど等しい場合は、演
算増幅器４においては不要に大きな電流を流す必要がな
い。これにより、消費電流を大幅に低減することができ
るだけでなく、入力電圧Ｖｉｎの電圧Ｖｉｎ′への追従
性を良くすることができる。

【００７２】図７は本発明の第３の実施例に係る定電圧
発生回路のブロック図である。図７に示すように、入力
電圧Ｖｉｎはインピーダンス変換回路１を介して、入力
電圧Ｖｉｎと同電圧でインピーダンス変換された電圧Ｖ
ｉｎ′として出力される。インピーダンス変換回路１の
出力は、コンパレータとして動作する２つの演算増幅器
２、１１の正入力端子に与えられる。入力電圧Ｖｉｎ
は、各演算増幅器２、１１の負入力端子に与えられる。
演算増幅器２、１１は、故意に、それぞれ異なるオフセ
ットを持たせてあり、正入力端子の電圧と負入力端子の
電圧を比較し、両者がオフセット分の電圧差になるポイ
ントを動作点としてその出力を反転し、それぞれスイッ
チ３、１３をオン／オフ制御する。スイッチ３は、イン
ピーダンス変換回路１の出力電圧Ｖｉｎ′とＧＮＤとの
間の断続動作を行う。スイッチ１３は、インピーダンス
変換回路１の出力電圧Ｖｉｎ′と高電位電源ＶＤＤとの
間の断続動作を行う。ちなみに、ＧＮＤ電圧、高電位電
源ＶＤＤは、共に、低インピーダンスとなっている。

【００７３】以上述べたような構成において、次にその
動作を説明する。

【００７４】演算増幅器２と１１には故意にオフセット
を持たせてある。この理由は、入力電圧Ｖｉｎと電圧Ｖ
ｉｎ′とを比較するに当たり、特定の不感幅を持たせる
為である。演算増幅器２、１１は、正入力端子の入力電
圧Ｖｉｎ′と負入力端子の入力電圧Ｖｉｎとの間に、オ
フセットに相当する以上の電圧差が生じた場合、この動
作点を境に比較動作を行い、スイッチ３、１３をオンさ
せる。スイッチ３がオンすると、インピーダンス変換回
路１の出力はＧＮＤに接続され、インピーダンス変換回
路１の出力電圧Ｖｉｎ′をＧＮＤ電圧側に引き下げる。
一方、スイッチ１３がオンすると、インピーダンス変換
回路１の出力は高電位電源ＶＤＤに接続され、インピー
ダンス変換回路１の出力電圧Ｖｉｎ′を高電位電源ＶＤ
Ｄ側に引き上げる。

【００７５】さて、インピーダンス変換回路１により、
入力電圧Ｖｉｎはインピーダンス変換された電圧Ｖｉ
ｎ′として導出される。負荷から電流を引き込むに当た
っての電流駆動能力には当然制限がある。その結果とし
て、電圧Ｖｉｎ′に演算増幅器２のオフセット分以上の
電圧上昇が生じた場合は、演算増幅器２がその出力を反
転させ、スイッチ３がオンする。スイッチ３のオンに伴
い、電圧Ｖｉｎ′はＧＮＤ電圧側に引き戻される。その
間、負荷電流はＧＮＤ側に流れるので、負荷からインピ
ーダンス変換回路１への過大な電流の引込みは必要な
い。

【００７６】一方、インピーダンス変換回路１から負荷
に電流を供給するに当たっての電流駆動能力にも当然制
限がある。その結果として、電圧Ｖｉｎ′に演算増幅器
１１のオフセット分以上の電圧低下が生じた場合は、演
算増幅器１１がその出力を反転させ、スイッチ１３がオ
ンする。スイッチ１３のオンに伴い、電圧Ｖｉｎ′はＶ
ＤＤ電圧側に引き上げられるが、その間、負荷電流はＶ
ＤＤ側から供給されるので、インピーダンス変換回路１
から負荷への過大な電流の流れ出しは抑止される。

【００７７】図８は図７の構成の具体例を示すものであ
り、インピーダンス変換回路１としてボルテージフォロ
ア型の演算増幅器４を用い、スイッチ３としてＮチャン
ネルのＭＯＳ型トランジスタ５を用い、スイッチ１３と
してＰチャンネルのＭＯＳ型トランジスタ１０を用いた
例を示している。

【００７８】図８からも明らかなように、演算増幅器４
はボルテージフォロア型の構成を有し、その出力を負帰
還することにより、＋入力端子の電圧をそのまま出力電
圧として導出するような構成となっている。その結果、
入力電圧Ｖｉｎはインピーダンス変換された電圧Ｖｉ
ｎ′として導出される。

【００７９】図８において、その動作は図７の構成とほ
ぼ同じである。そのため、演算増幅器４としては大きな
電流駆動能力は不要であり、入力電圧Ｖｉｎと電圧Ｖｉ
ｎ′を同一電圧に保持するのに必要な最低限の定電流動
作を行うだけでよい。このため、演算増幅器４の消費電
力を大幅に低減することができる。また、比較的低イン
ピーダンスの高電位電源ＶＤＤやＧＮＤ電位によって電
圧Ｖｉｎ′の電圧を回復させるようにしている。このた
め、入力電圧Ｖｉｎに対する電圧Ｖｉｎ′の追従性をよ
くすることができる。

【００８０】以上の各実施例の中で、例えば図２に示し
た構成と、図６に示した構成を、図１４に示した従来の
液晶表示用電源回路にそのまま適用するものとする。つ
まり、図２２において、電圧Ｖ２から電圧Ｖ２′にイン
ピーダンス変換する回路には図２の回路を適用し、電圧
Ｖ３、Ｖ４から電圧Ｖ３′、Ｖ４′にインピーダンス変
換する回路には図６の回路を適用する場合を考える。

【００８１】この場合、図９のタイミングチャートに示
すように、各演算増幅器の消費電流ＩＯＰは、ＳＥＧ／
ＣＯＭの出力時、すなわち電圧Ｖ１′〜Ｖ５′が特に消
費される時だけ増大するが、その他の定常状態時には、
比較的少なく、全体平均では大幅に低減されている。そ
の結果、インピーダンス変換回路を多用する液晶表示用
の電源回路の場合は、その消費電力を大幅に低減するこ
とができる。

【００８２】図１０は本発明の定電圧発生回路を低電圧
電源に応用した場合のブロック図である。図１０に示す
ように、非反転増幅器１５においては、演算増幅器１４
の＋入力端子に電圧Ｖ０を入力され、−入力端子は抵抗
Ｒｓを介してＧＮＤに接続され、且つ演算増幅器１４の
出力をＲｆを介して負帰還している。非反転増幅器１５
の出力は、本発明の構成を有する定電圧回路１６に入力
される。ちなみに、定電圧回路１６としては図２の構成
が適用された場合を図示してある。

【００８３】以上のような構成に於て、非反転増幅器１
５は、入力電圧Ｖ０を（１＋Ｒｆ／Ｆｓ）倍に増幅し
て、電圧（１＋Ｒｆ／Ｆｓ）Ｖ０を出力する。この出力
を受ける定電圧回路１５は、電圧（１＋Ｒｆ／Ｆｓ）Ｖ
０′を出力する。この出力電圧を他の回路に供給する場
合、負荷電流が増大し、定電圧回路の出力電圧が演算増
幅器２のオフセット電圧分を上回ると、ＭＯＳ型トラン
ジスタ５がオンしてＧＮＤ側に負荷電流を引き込み、出
力電圧を引き下げる。その結果、定電圧電源としては、
負荷電流がそれほど大きくない通常時は、非常に少ない
消費電流で、非反転増幅器１５の出力をインピーダンス
変換して外部に出力することになる。

【００８４】つまり、本発明の定電圧発生回路装置は、
定電圧源の一部として組み込むことにより、定消費電流
で追従性のよい定電圧源を構成することができる。

【００８５】図１１にさらに異なる実施例を示す。図１
１は、コンパレータ２のマイナス入力に、図１のＶｉｎ
に代えて電圧Ｖｉｎ″を入力するようにした事を特徴と
する定電圧回路を示す。

【００８６】図１２は、図１１に対応する場合を示して
ある。

【００８７】従来の図２２の様に、基準電圧Ｖ１〜Ｖ５
を抵抗素子を使って抵抗分割して作り出す場合を考え
る。図２２の分圧回路１０５を、図１３に示すように構
成する。そして、Ｖ１を図１２のＶｉｎへ、Ｖ１''' を
Ｖｉｎ''' へ入力する。かつ、図２２と図１２で得られ
るＶ１の電圧が５Ｖ、Ｖ１''' が５．１Ｖとなるように
抵抗値を設定する。これによりＶ１＝Ｖｉｎ＝５Ｖ、Ｖ
１''' ＝Ｖｉｎ″＝５．１Ｖとなる。そして、図１１な
らびに図１２の出力Ｖｉｎ′が変動して、Ｖｉｎ″の入
力電圧５．１Ｖを越えたとする。このとき、オフセット
を持たせないコンパレータ２Ａを使用すると、Ｖｉｎ′
は５．１Ｖにて出力が反転し、トランジスタをＯＮさ
せ、Ｖｉｎ′をＧＮＤ側へと引き下げる働きをする。そ
して、Ｖｉｎ′が５．１Ｖより下がった場合に、コンパ
レータ２Ａの出力は反転し、トランジスタ５はオフとな
る。この様に、新たな第３の基準電圧Ｖｉｎ″をコンパ
レータ２Ａに入力してもよい。また、図１３に示した様
に、抵抗比によって任意に第３の基準電位Ｖｉｎ''' を
設定出来るようにした場合は、あえてコンパレータ２Ａ
にオフセットを設けなくてもよい。コンパレータ２Ａ
に、トランジスタでオフセット電圧を設計・設定するよ
りは、抵抗によるようにした方がより容易で確実であ
る。もちろん、コンパレータ２Ａに、さらなるオフセッ
トを設けてもよいことは言うまでもない。しかし、抵抗
分割による電圧設定の方が簡単であることは明らかであ
る。

【００８８】また図１１及び図１２に於けるインピーダ
ンス変換回路は、抵抗素子にしたり、あるいは図３に示
したような定電流源にしたりすることもでき、このよう
な各種の変形及び応用が可能なことは言うまでもない。

【００８９】図１４はさらに異なる実施例を示す。図１
４に於いて、３０は第１の導電型の電界効果型トランジ
スタである。このトランジスタ３０のソースをＶｉｎ′
に、ゲートをＶｉｎに、ドレインをＶＡにそれぞれ接続
してある。

【００９０】図１５は図１４をさらに具体化するときに
一部変形したものである。ここにおけるトランジスタ３
１は、Ｐチャネル型ＭＯＳトランジスタにて構成されて
いる。今、この回路に於いて、Ｖｉｎ′が変動（上昇）
したとする。そして、Ｖｉｎ′が、式Ｖｉｎ′−Ｖｉｎ
≧Ｖ_THP（Ｖ_THPはトランジスタ３１に於けるしきい値
電圧）で表わされるよりも大きくなるとする。すると、
トランジスタ３１がオンし、上昇したＶｉｎ′をＧＮＤ
（ＶＡをＧＮＤにした場合）側へと引き下げる働きをす
る。従って、演算増幅器４を図２１の様にトランジスタ
７５の駆動能力の小さいものに構成してあってもよい。
つまり、Ｖｉｎ′が上昇した時にトランジスタ３１がそ
のＶｉｎ′を引き下げる働きをする。かつ、トランジス
タ３１として電界効果型トランジスタを使ったことか
ら、Ｖｉｎ′が大きく変動すればする程、トランジスタ
３１のオン抵抗は小さくなり、Ｖｉｎ′をより強力に引
き下げようとする。逆に、Ｖｉｎ′がＶｉｎに近づく
と、トランジスタ３１はオン抵抗が高くなり、Ｖｉｎ′
がＶｉｎを越えてしまう等のアンダーシュートを起こし
にくくなる。このようなメリットを持つことから、Ｖｉ
ｎ′の電位変動に追随した特性を得る事が出来る。尚、
通常、インピーダンス変換回路１に於けるＶｉｎとＶｉ
ｎ′との差（オフセット）は、トランジスタ３１のＶ
_THPより小さい事は言うまでもない。

【００９１】図１６は、ＶＡが高電圧Ｖ_DDであって、ト
ランジスタ３２として第２導電型の電界効果型トランジ
スタ（Ｎチャネル型ＭＯＳトランジスタ３２）を使用し
た場合を示している。

【００９２】トランジスタ３２のソースをＶｉｎ′に、
ゲートをＶｉｎに、ドレインをＶ_DDに接続している。
今、Ｖｉｎ′が大きく下がって、その電位Ｖｉｎ−Ｖｉ
ｎ′が、トランジスタ３２のしきい値電圧Ｖ_THNを越え
た場合には、トランジスタ３２がオンする。トランジス
タ３２は降下したＶｉｎ′をＶ_DD側へと引き上げる働き
をする。そして、図１５と同様に、Ｖｉｎ′がＶｉｎへ
近づき、しきい値電圧に達すると、トランジスタ３２は
ＯＦＦとなる。この場合の降下は、図１５と同様であ
る。

【００９３】図１７は、図１５、図１６の両方を兼ね備
えると共に、インピーダンス変換回路を演算増幅器４か
ら抵抗素子７に置き換え、且つ図１５に於けるトランジ
スタ３１のソース側に定電流源を設けたものである。こ
の様な回路に於いても、Ｖｉｎ′が変動した場合には、
トランジスタ３１もしくは３２のいずれかがオンして、
Ｖｉｎ′をＶｉｎの電位へ引きもどす働きをする。尚、
当然の事ながら、インピーダンス変換回路１は図１５、
図１６に示した演算増幅器でよい事はいうまでもない。

【００９４】図１８は、さらに異なる実施例を示したも
のである。ここでは、図１５に於けるトランジスタ３１
のゲート入力を、第３の基準電位Ｖｉｎ''' としてい
る。

【００９５】図１８に於いて、出力Ｖｉｎ′がＶｉｎと
ほぼ等しく安定な電位、すなわちゲートバイアス電位
（Ｖｉｎ''' −Ｖｉｎ′）がトランジスタ３１のしきい
値Ｖ_TH _P電圧をこえないようにＶｉｎ''' は任意の電位
に設定されている。このとき、出力Ｖｉｎ′が変動する
と、トランジスタ３１がオンするようにしている。この
様に、第３の基準電位を入力する事も可能である。

【００９６】

【発明の効果】以上に述べたように、本発明の定電圧発
生回路は、入力電圧をインピーダンス変換回路を介して
入力電圧とほぼ等しい電圧を出力電圧として負荷に供給
するに当たり、出力電圧を故意にオフセットを持たせた
コンパレータ（比較器）で入力電圧と比較し、比較器の
動作点を超えるような出力電圧変動があった場合に、他
の電源に負荷電流を依存するように構成したので、イン
ピーダンス変換回路の消費電流を低減できると共に、入
力電圧に対する出力電圧の追従性をよくすることができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係る定電圧発生回路のブロ
ック図である。

【図２】図１の構成の第１の具体例を示すブロック図で
ある。

【図３】図１の構成の第２の具体例を示すブロック図で
ある。

【図４】図１の構成の第３の具体例を示すブロック図で
ある。

【図５】図１の構成の第４の具体例を示すブロック図で
ある。

【図６】本発明の第２の実施例に係る定電圧発生回路の
ブロック図である。

【図７】本発明の第３の実施例に係る定電圧発生回路の
ブロック図である。

【図８】図７の構成の具体例を示すブロック図である。

【図９】本発明を図２２の液晶駆動用電源に適用した場
合の動作を説明するためのタイミングチャートである。

【図１０】本発明を定電圧源に応用した場合のブロック
図である。

【図１１】本発明のさらに異なる実施例のブロック図で
ある。

【図１２】図１１の具体例を示すブロック図である。

【図１３】分圧回路の一例を示す回路図である。

【図１４】本発明のさらに異なる実施例のブロック図で
ある。

【図１５】図１４の変形具体例のブロック図である。

【図１６】本発明のさらに異なる実施例のブロック図で
ある。

【図１７】本発明のさらに異なる実施例のブロック図で
ある。

【図１８】本発明のさらに異なる実施例のブロック図で
ある。

【図１９】従来の定電圧発生回路のブロック図である。

【図２０】ＰトップのＭＯＳ型演算増幅器の例を示す回
路図である。

【図２１】ＮトップのＭＯＳ型演算増幅器の他の例を示
す回路図である。

【図２２】周知の液晶駆動用電源の例を示すブロック図
である。

【図２３】図２２の構成における基準電源回路の例を示
す回路図である。

【図２４】図２２の液晶駆動用電源の動作を説明するた
めのタイミングチャートである。

【図２５】コンパレータのシンボル図である。

【図２６】コンパレータの一例を示す回路図である。

【図２７】コンパレータの他の例を示す回路図である。

【符号の説明】

１インピーダンス変換回路２、４、１１、１２、１４、１０４演算増幅器３、１３スイッチ５、１０、１７、１８ＭＯＳ型トランジスタ６定電流源７抵抗９出力線１５非反転増幅器１６定電圧回路１００駆動回路１０１外部接続端子１０２出力部１０３配線１０５分圧回路１０６基準電源回路１０９演算増幅器回路

Claims

【特許請求の範囲】

【請求項１】第１の基準電圧をインピーダンス変換し
て、その第１の基準電圧と等しい電圧の第２の基準電圧
を出力する、インピーダンス変換回路と、前記第１及び第２の２つの基準電圧が直接入力され、こ
れらの２つの基準電圧の差が、予め定めたオフセット電
圧よりも大きい第１の場合と小さい第２の場合によって
出力を反転するコンパレータと、前記インピーダンス変換回路の出力側と電源との間に接
続され、制御端子が前記コンパレータの出力端に接続さ
れ、前記第１／第２の場合にオン／オフするスイッチ手
段と、を備えることを特徴とする、定電圧発生回路。
【請求項２】第１の基準電圧をインピーダンス変換し
て、その第１の基準電圧と等しい電圧の第２の基準電圧
を出力する、インピーダンス変換回路と、前記第２及び第３の２つの基準電圧が直接入力され、こ
れらの２つの基準電圧の大小によって出力を反転するオ
フセットを持たないコンパレータと、前記インピーダンス変換回路の出力側と電源との間に接
続され、制御端子が前記コンパレータの出力端に接続さ
れ、前記コンパレータの出力によってオン／オフするス
イッチ手段と、を備えることを特徴とする、定電圧発生
回路。
【請求項３】第１の基準電圧をインピーダンス変換し
て、その第１の基準電圧と等しい電圧の第２の基準電圧
を出力する、インピーダンス変換回路と、前記第２及び第３の２つの基準電圧が直接入力され、こ
れらの２つの基準電圧の大小によって出力を反転するオ
フセットを有するコンパレータと、前記インピーダンス変換回路の出力側と電源との間に接
続され、制御端子が前記コンパレータの出力端に接続さ
れ、前記コンパレータの出力によってオン／オフするス
イッチ手段と、を備えることを特徴とする、定電圧発生
回路。
【請求項４】前記インピーダンス変換回路は、ボルテー
ジ型フォロワ回路である、請求項１〜３の１つに記載の
定電圧発生回路。
【請求項５】前記インピーダンス変換回路は、抵抗素子
である、請求項１〜３の１つに記載の定電圧発生回路。
【請求項６】前記電源は定電流源である、請求項１〜５
の１つに記載の定電圧発生回路。
【請求項７】前記コンパレータ及び前記スイッチ手段
は、ＭＯＳ型電界効果型トランジスタを有するものとし
て構成されている、請求項１〜６の１つに記載の定電圧
発生回路。
【請求項８】前記コンパレータは、前記第１及び第２の
基準電圧がゲート端子に加えられる第１及び第２の入力
トランジスタを有し、これらの第１及び第２の入力トラ
ンジスタにおけるゲート幅及びゲート長に偏差をもたせ
ることにより、前記オフセット電圧が決められている、
請求項１〜７の１つに記載の定電圧発生回路。
【請求項９】第４の基準電圧を任意倍して前記第１の基
準電圧を生成する電圧増幅回路をさらに備える、請求項
１〜８の１つに記載の定電圧発生回路。
【請求項１０】請求項１〜９のいずれかに記載の定電圧
発生回路を液晶パネル駆動用電源回路の一部として用い
た、半導体集積回路装置。
【請求項１１】第１の基準電圧をインピーダンス変換し
て、その第１の基準電圧と等しい電圧の第２の基準電圧
を出力する、インピーダンス変換回路と、第２の基準電圧をソースに、第１の基準電圧をゲート
に、ドレインを電源にそれぞれ接続した、第１導電型の
電界効果型トランジスタと、を備えることを特徴とす
る、定電圧発生回路。
【請求項１２】前記インピーダンス変換回路は、ボルテ
ージ型フォロワ回路である、請求項１１記載の定電圧発
生回路。
【請求項１３】前記インピーダンス変換回路は、抵抗素
子である、請求項１１又は１２記載の定電圧発生回路。
【請求項１４】前記電源は定電流源である、請求項１１
〜１３の１つに記載の定電圧発生回路。
【請求項１５】第４の基準電圧を任意倍して前記第１の
基準電圧を生成する電圧増幅回路をさらに備える、請求
項１１〜１４の１つに記載の定電圧発生回路。
【請求項１６】請求項１１〜１５のいずれかに記載の定
電圧発生回路を液晶パネル駆動用電源回路の一部として
用いた、半導体集積回路装置。