JP2009521016A - 累乗フィードバック・ループを用いた電力変換レギュレータ - Google Patents

Abstract

利得素子まわりのフィードバック制御ループは、入力信号または基準信号に応答して前記利得素子の出力信号を制御し、さらに非線形フィードバック信号に応答する。本発明のフィードバック・ループは、前記非線形フィードバック信号を発生するために、利得素子の出力を表す信号を累乗する計算手段を含む。本発明の制御ループは、リアクタンス性負荷を駆動するために使用されたときに、非常に優れた過渡応答を実現する。

Description

関連出願の相互参照

本願は、２００５年１１月７日出願の米国仮特許出願６０／７３４０６８号、２００５年１１月２３日出願の米国仮特許出願６０／７３９５６４号、２００６年２月９日出願の米国仮特許出願６０／７７１７６９号、２００６年２月１７日出願の米国仮特許出願６０／７７４４１３号の利益を主張する。これらはすべて参照により本明細書に組み込む。
米国連邦支援の研究または開発に関する表明
本発明は、何らかのフェデラルファンドを使用して開発されたものではなく、発明者らによって独自に開発された。

静電容量を速く正確に所望の電圧に駆動し、急な負荷変化および線路変化にもかかわらずその電圧を維持することが望ましい場合が多い。この要望は、電源の出力に関して特に切実であるが、いくつかのアナログ−デジタル・コンバータの高容量入力部を駆動するなど、高精度の応用例でも生じる。大型のコンデンサを使用して低い瞬時出力インピーダンスを得るのが一般的な手法である。周波数が低くなると容量性リアクタンスが増大するので、ある周波数帯域で、増幅器または他の利得ブロックまわりの制御ループを使用してコンデンサのサセプタンスを増大させる。この増幅器は一般に、所望の出力電圧を表す信号と実際の出力電圧との差に応答する。
米国仮特許出願６０／７３４０６８号 米国仮特許出願６０／７３９５６４号 米国仮特許出願６０／７７１７６９号 米国仮特許出願６０／７７４４１３号 「Amplifiers, Book 1 of 2」、2004年Linear Family Databooks、40、41、42頁、Linear Technology社、米国カリフォルニア州Milpitas

この典型的な制御ループで起こる問題は、周波数によって大幅で急な位相変化を伴うピークが増幅器の帯域のどこかに存在することである。これは、増幅器出力インピーダンスおよび駆動される静電容量によって極が形成されることにより起こる。この極は、増幅器が依然としてかなり大きい利得を有する高い周波数において、制御ループ・フィードバックを減衰させる。典型的な制御ループの過渡的な動力学にはこの問題があることが多く、ループによっては注意深く調整しなければ発振さえする。典型的なジレンマは、大型の出力コンデンサを用いれば低い瞬時出力インピーダンスを得ることができるが、それが線路変化および負荷変化に速く応答する制御ループの能力を損なうことによってのみ可能であることである。この問題は非常に広がりがあるので、１つの半導体データ・ブックの「Amplifiers, Book 1 of 2」、2004年Linear Family Databooks、Linear Technology社、米国カリフォルニア州Milpitasでは、４０、４１および４２頁を容量性負荷を駆動するために特に設計された「Ｃ−Ｌｏａｄ ＯＰ ＡＭＰＳ」と呼ばれる約１４４種の増幅器のリストにあてている。典型的なループに伴う問題は、変化に応答すべき要件の場合に、徐々に増える形で出力静電容量のエネルギー需要と一致しなくなる出力電圧の線形表示信号を制御ループ内でフィードバックすることから生じる。

利得素子または増幅器まわりのフィードバック制御ループは、入力信号または基準信号、さらに増幅器の出力信号から導出される非線形フィードバック信号に応答して前記増幅器の出力信号を制御する。前記非線形フィードバック信号は、前記出力信号を累乗するフィードバック回路網によって発生させる。累乗は、前記フィードバック・ループの増分応答を具体化して、変化が起きた場合にリアクタンス性負荷のエネルギー要求値に比例して誤差補正を行う。本発明による累乗は、増幅器および電力レギュレータを補償しようとする従来技術の試みを悩ませる通例の極を計算から実質的に除去する。本発明の累乗計算では、いかなる出力誤差の補正においても増分エネルギー平衡を実現する。したがって本発明は、リアクタンス性負荷を駆動するために使用されたときに、非常に優れた過渡応答を実現する。

いくつかの種類の増幅器および電力レギュレータで実施した本発明のフィードバック・ループを示す。本発明と従来技術の決定的な相違は、そのフィードバック信号を累乗する手段を備えることである。２で累乗する、つまりフィードバックを２乗するのが都合がよいことが多い。しかし、２よりも大きい指数は指数２よりもさらに多くの補正を行い、１と２の間の指数は１と比べていくらか有利になり、所望の過渡応答は、１から指数２に向けて、またはそれを超えて動かすとより簡単に得られる。本発明の利得ブロックは従来の特性でよく、以下の実施形態のほとんどに使用される増幅器は、１０＾６の開ループ利得、１０ＭＨｚの利得帯域幅、および１０Ｖ／μｓのスルーレートを有する通常の演算増幅器である。
コンデンサ内のエネルギーの基本式は次の通りである。
ＫＥ＝（Ｃ×Ｅ＾２）／２
ここで、
ＫＥはジュールの単位の運動エネルギー、
Ｅはボルトの単位の電圧、
Ｃはファラドの単位の静電容量である。

この式は非線形であるので、電圧変化が起きなければならない場合または防止されなければならない場合に、フィードバック・ループ内の線形誤差補正では静電容量のエネルギー需要にうまく適合しないことが分かる。しかし、出力電圧を表す信号を２乗すると、増分エネルギー平衡を実現する誤差応答が具体化する。

図１は、まったく従来の特性の、従来技術の電圧フィードバック制御ループを示す。この図は、入力電圧Ｖｉｎに応答して容量性負荷を駆動する増幅器を示す。この図はまた、電圧レギュレータがより静的な場合も表し、増幅器または利得ブロックが基準電圧Ｖｒｅｆに応答して静電容量を含む出力部を駆動する。どちらの場合も電源はＶｓｕｐである。入力信号という用語は、ＶｉｎまたはＶｒｅｆを示すために使用される。

累乗するという語は、信号の累乗をとることを意味する。したがって、例えば、ある信号を係数２で累乗することは、その信号の２乗をとる（すなわち信号にそれ自体を乗ずる）ことであり、ある数を係数３で累乗することは、その３乗をとることである。Ｎを係数１．３で累乗することは、Ｎ^１．３（Ｎの１．３乗）を意味する。現実の回路でこの機能を実施することは、アナログ回路またはデジタル回路によって実現することができる。ある特定の係数で信号を累乗するということは、近似であるということである。

電圧レギュレータの場合では、その利得ブロックが電圧増幅器を含み、比較的大きな電流を供給できるトランジスタがそれに続くことが多い。フィードバック・ループ動作は通常、その入力端子「−」と「＋」の間のいかなる電圧差もほぼ消滅させる増幅器ＡＭＰを使用することによって実施される。この増幅器は通常、少なくとも区分的には線形であるので、出力コンデンサＣｅｘｔに加えられる電圧補正は、ＶｉｎまたはＶｒｅｆと出力電圧Ｖｏの差に比例する。増幅器の出力は一般に抵抗性であり、Ｃｅｘｔに送出されるエネルギーは誤差補正電圧にほぼ比例するので、Ｃｅｘｔに必要なほぼ指数関数の形の徐々に増大する充電電流と、発生したほぼ線形の補正との間には不整合が存在する。この難題を表現する別の言い方は、増幅器の出力抵抗とＣｅｘｔが「極」を形成する、と言うことである。比例電圧フィードバックに固執する場合、過渡応答に対するその効果を改善し、さらには発振の防止もするには、この極を「補償」することが必要になる。従来技術の出力極に伴う困った問題は、それが増幅器の利得帯域幅を補足することによって容易に消滅しないことであり、補足された利得帯域幅により実際には発振が誘発することもある。これはむしろ、フィードバックされていない、または仮想的ではない、ＡＭＰの実際の開ループ出力インピーダンスの減少に応答し、この出力インピーダンスは通常、比較的大量の電力を消費することが多い大きな出力構造体によってのみ減少させることができる。この図で使用されている増幅器は、外部補償なしで発振を伴わずに動作するのに十分なだけ安定である。Ｒｅｘｔは、動的に変化することがある実質的に直流の負荷を表す。この従来技術の実施形態では、１０＾６の開ループ利得、１０ＭＨｚの利得帯域幅、および１０Ｖ／μｓのスルーレートを有する通常の演算増幅器が使用される。補償によってリンギングが少なくなるようにもできるが、過渡応答が遅くなるという代償を伴う。

図２は、本発明による累乗フィードバック制御ループを示す。この図で、Ｖｓｕｐ、Ｖｉｎ、Ｖｒｅｆ、Ｃｅｘｔ、およびＲｅｘｔの働き、ならびにＡＭＰは従来技術とまったく同じである。この実施形態が従来技術と異なるところは、２乗する乗算器ＶｆｂＳＱをＡＭＰのフィードバック・ループ内に含むことにある。この実施形態を増幅器として使用する場合には、ＡＭＰの各入力間の誤差電圧を完全に補正するために、ＶｉｎまたはＶｒｅｆとＡＭＰの「＋」入力端子との間のフォワード・パスに別の２乗する乗算器ＶｆＳＱを加えなければならない。ＶｆＳＱが省かれる場合には、部分的な補正をすることができる。電圧レギュレータの場合には、Ｖｒｅｆが望むらくは安定であるので、ＶｆＳＱは通常省かれ、Ｖｒｅｆの２乗を表す適正にスケーリングされた一定信号がＡＭＰの「＋」入力端子に加えられる。補正は、この実施形態に示された２．０の指数以外の指数を用いて実現することもできる。大きい指数では補正の利得がより高くなり、小さな指数では完全な補正よりも少なくなる。１．１未満の指数では、ほぼ従来技術の結果が得られる。本発明のこの実施形態では、１０＾６の開ループ利得、１０ＭＨｚの利得帯域幅、および１０Ｖ／μｓのスルーレートを有する通常の演算増幅器が使用される。

図３は、約１ｍＡと２０ｍＡの間で変化する負荷電流Ｉｌｏａｄで動作させたときの図２の実施形態の出力波形を示す。比較のために、これは図１の従来技術のフィードバック・ループの電圧出力も示す。図６および図７の実施形態の挙動が図２のものとほぼ同じであるので、符号Ｖｏの上部トレースはまた、図６および図７の挙動も表す。下部には従来技術出力の、ＡＭＰの出力インピーダンスとＣｅｘｔによって形成された約０．１ｍｓで始まる極の影響が、約６５ｋＨｚの固有周波数のあまりダンピングされていないリンギングとして見える。約０．７ｍｓにおける負荷電流の変化点では、ずっと小さな変動を検出することができる。本発明の出力である符号Ｖｏのトレースにもまた、約０．１ｍｓで始まるリンギングがあるが、これは持続時間がずっと短く、周波数が高い。ＡＭＰが通常のものではなく一般に入手可能な高速演算増幅器の１つであるならば、このＶｏのリンギングはほぼ消えるはずであるが、この図からは本発明のフィードバック・ループについて少し知ることができる。ここで起きていることは、累乗されたフィードバックが、ＡＭＰの出力インピーダンスとＣｅｘｔによって形成された極の影響を実質的に打ち消していることであり、ＡＭＰの有限の利得帯域幅積によって形成された内部極は打ち消さない。従来技術の出力極は、利得帯域幅の畜力（ｂｒｕｔｅ ｆｏｒｃｅ）に屈することなく永続的であり、したがって、その動力学に対して従来技術のループ内の補足利得帯域幅によりできることはほとんどない。しかし、図２、６および７に示された本発明のフィードバック・ループでは、ＡＭＰの利得帯域幅積が主極であり、したがって、容易に入手可能な高速演算増幅器を使用してこの極を非常に高い周波数に設定できるので、所望の動作に及ぼすその影響はわずかである。累乗フィードバック・ループが、乗算器または他の累乗手段自体によって形成される極を消滅させないことに注意されたい。Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ ＡＤ７３４のようなこうした乗算器は、それが本発明の特定の応用例に必要である場合に、優れた高周波応答を有する。モノリシックの実施形態では、増幅器内にそれ自体の入力を２乗するのに必要な構造体を含み、それによって本発明を実施することが比較的容易であり費用がかからないはずである。

図３は、本発明の結果を示す他のすべてのグラフと同様に、電気回路用の周知のコンピュータ・シミュレーション・ツールであるＳＰＩＣＥを使用して作成されている。
増幅器という用語は、本明細書で説明するそれぞれの実施形態について使用され、電源を含むものである。

図４は、図２、６、７、の実施形態、また従来技術の実施形態図１の電源除去を示す。ここで示されたことは、演算増幅器が、従来技術を実施するために使用されようと本発明を実施するために使用されようと、電源除去を有していることである。

図５は、容量性負荷を駆動する増幅器として動作している図２の実施形態を示す。ここでもやはり、本発明の出力であるＶｏのリンギングは、図１の実施形態の出力であるＰｒｉｏｒ Ａｒｔ Ｖｏのリンギングよりも持続時間が短く、周波数が高い。両方とも、変化する入力電圧Ｖｉｎに応答している。
図６は、異なる構造であるにもかかわらず図２のものと機能的に等価な、本発明の一実施形態を示す。

この実施形態では、図示のように電圧フォロワとしてＡＭＰを接続することによって、ＡＭＰに求める利得が図２のものよりも少なく、このことは、実際的な考慮すべき事項によって利用可能な利得が限定される一部の応用例に対しより適することがある。ＡＭＰからさらなる利得を引き出すための局部フィードバック回路網を追加すると、精度が向上し、それによってこのループは誤差を消滅する。この実施形態で、Ｖｓｕｐ、Ｖｉｎ、Ｖｒｅｆ、Ｃｅｘｔ、およびＲｅｘｔの働き、ならびにＶｆｂＳＱおよびＶｆＳＱは図２とほぼ同じである。累乗されたフィードバック信号と累乗されたフィードフォワード信号の差を求めることに関し、減算器ＳＱＳＵＢＴがＡＭＰの機能に取って代わる。ＶｆｂＳＱ、ＶｆＳＱ、およびＳＱＳＵＢＴが削除されたとすると、ＶｉｎまたはＶｒｅｆが実質的に変化しないまま加算器ＥＲＲＳＵＭを通過して、従来技術と等価な電圧フィードバック・ループを形成する。しかし、ＳＱＳＵＢＴの出力をＥＲＲＳＵＭに接続すると、ＳＱＳＵＢＴの出力が実際上ＶｉｎまたはＶｒｅｆとＡＭＰの「＋」入力との間に直列縦続に入る。したがってＶｏは、ＳＱＳＵＢＴの出力がゼロの場合に限って、ＶｉｎまたはＶｒｅｆと等しくなる。ＳＱＳＵＢＴを通るフィードバックは、ＳＱＳＵＢＴの出力を消滅させるように極性調整される。この実施形態の挙動は、同じ演算増幅器を使用すると、図２のものとほとんど区別が付かない。

図７は、図６のものと等価な本発明の一実施形態を示す。この実施形態もまた、図示のように、改変された電圧フォロワとしてＡＭＰを接続することによって、ＡＭＰに求める利得が図２のものよりも少ない。この実施形態で、Ｖｓｕｐ、Ｖｉｎ、Ｖｒｅｆ、Ｃｅｘｔ、およびＲｅｘｔの働き、ＶｆｂＳＱ、ＶｆＳＱ、およびＳＱＳＵＢＴは図６とほぼ同じである。この実施形態では、加算器ＥＲＲＳＵＭが、抵抗Ｒｅｒｒを通して電流Ｉｅｒｒを引き出す制御可能電流シンクＩｅｒｒに取り替えられる。Ｒｅｒｒ両端間の電圧は、図６のＥＲＲＳＵＭの出力と等価であり、ＶｉｎまたはＶｒｅｆとＡＭＰの「＋」入力との間に直列縦続に入れることができる。図示のようにＲｅｒｒをＡＭＰの局部フィードバック・ループ内に配置することによって、同じ効果が得られる。この実施形態は、選択された累乗器が電圧出力ではなく電流出力を送出する場合に有利になりうる。この実施形態の挙動は、同じ演算増幅器を使用すると、図２および図６の実施形態の挙動とほとんど区別が付かない。

図８は、周知の従来技術の「三端子レギュレータ」の一種であるＬｉｎｅａｒ Ｔｅｃｈｎｏｌｏｇｉｅｓ社のＬＴ１０８５を示し、そのメーカ推奨に従って接続されている。それを変化する負荷電流によって動作させている。この従来技術のレギュレータの出力は、以下に図９で示す本発明によるレギュレータと従来技術のレギュレータの動作とを比較しやすくするために、図１０（以下で説明）に示されている。

図９は、静電容量を含む負荷を駆動する、本発明による電圧レギュレータの概略図である。この図で出力電圧は、一般的な種類のＮＰＮトランジスタであるバイポーラ接合トランジスタＱ８のエミッタ上に現れ、このトランジスタは、正電圧偏移中に電流をＬｏａｄ

Ｃｕｒｒｅｎｔに供給し、またＣ２にも供給する。抵抗Ｒ９は過剰なＱ８ベース電流を防止し、Ｃ４は、Ｒ９の抵抗と、たぶん大部分はＣ１０からＱ８のベータによって反射される容量性ベース電流とによる極の形成を防止する。この実施形態のＵ４および他のすべての演算増幅器は、直流精度が良好で並の速度の演算増幅器を代表する、Ｌｉｎｅａｒ Ｔｅｃｈｎｏｌｏｇｉｅｓ社のＬＴ１８００部品である。Ｕ４の出力は、Ｒ９を介してＱ８のベースを駆動する。Ｃ３は、Ｕ４のコモン・モード除去が有限であるので、Ｕ４の「＋」入力をコモンにバイパスしてコモン・モード発振を防止する。Ｃ１は、以下で説明する累乗回路を適切に通過させるにはあまりに高い周波数でのフィードバックの損失を防止する。一般的な１．２２Ｖバンドギャップ・シャント・リファレンスの一種であるＤ５のＡｎａｌｏｇ Ｄｅｖｉｃｅｓ ＡＤ１５８０は、Ｒ１０を介して供給電圧から電流を供給され、その交流インピーダンスはＣ６によって低くなっている。Ｄ５は、このレギュレータの基準電圧である。Ｕ３は、一般的な種類のＮＰＮトランジスタであるＱ６のベースを、Ｒ５の上端の電圧がほぼＤ５の電圧と等しくなるまで駆動する。そうする間に、それによって約５００μＡの安定した電流がＲ２とＲ５の両方に流れ、この電流は結局、実質的にＱ５およびＱ６のコレクタに流れる。Ｑ６のコレクタ電流は、Ｒ８の両端間に一定の直流電圧を降下させ、この電圧は、所望の出力電圧５Ｖの２乗を表すようにスケーリングされている。実際の出力電圧は、以下で説明する回路のダイナミック・レンジに対応するためにＲ４とＲ６で分割される。Ｃ５は、Ｒ４、Ｒ６、およびＵ１の入力静電容量によって形成される極を補償する。Ｕ１は、ダイオード接続トランジスタＱ２およびＱ１とＲ１を通る電流を供給して、Ｒ１の上端の電圧がＲ４の上端の電圧と等しくなるようにする。この電圧は実際の出力電圧に比例するので、Ｑ２およびＱ１を通って流れる電流もまたそれに比例する。したがって、Ｑ２とＱ１の両端間の合計電圧は、実際の出力電圧の対数の２倍に比例する。Ｑ１のエミッタの電圧はダイオード接続されたＱ３に加えられ、Ｑ３を通って約５００μＡのＱ５のコレクタ電流が流れる。したがってＱ３両端間の電圧は、ある定数の対数に比例する。Ｕ２がその各入力を実質的に等しく保持するので、Ｑ２のコレクタとＱ３のコレクタの間の電圧は、実際の出力電圧の対数の２倍からある定数の対数を差し引いたものに比例する。この電圧がＱ４のベースとエミッタに加えられると、そこに流れる電流は、実際の出力電圧の対数の２倍からある定数の対数を差し引いた量の真数に比例することになり、実際の出力電圧の２乗に比例する。この適正にスケーリングされてＲ７を流れる電流は、その両端間に実際の出力電圧の２乗に比例する電圧を降下させる。Ｑ７とＤ１とＲ３はカスコード段を形成して、周知のアーリー効果によるＱ４の電流の誤りを防止する。適正に極性調整されたその入力端子にＲ７およびＲ８の下端を接続したＵ４は、その最善を尽くして入力端子間のいかなる実質的な電圧差も消滅させる。そうする間に、Ｕ４は、従来技術の電圧制御ループと類似の方法で、Ｄ５の電圧によって表される所望の電圧を実際の出力電圧Ｖｏが追跡するようにするが、この実施形態では、補正することになる誤差電圧は、所望の電圧の２乗と実際の出力電圧の２乗との差に比例する。この２乗の関係により、増分フィードバック・ループ応答が、その電圧が補正されるコンデンサのエネルギー要求値と比例する。この実施形態の対数乗算器−除算器は特に高速ではないが、高価ではなく、多くの応用例に適している。さらに速度が望まれるならば、累乗機能を実現するのにＡＤ７３４乗算器を使用するとよい。

図１０は、図９の実施形態の応答を図８の従来技術の実施形態と比較しており、変化する負荷電流によって両方をまったく同様に動作させている。本発明をより一般化した図２の実施形態の、図１の従来技術に対する図３に示した優位性とほぼ同じ程度に、ある程度、Ｏｕｔｐｕｔ Ｖｏｌｔａｇｅ ｏｆ Ｉｎｖｅｎｔｉｏｎという名称のトレースの過渡応答に関する改善は、Ｐｒｉｏｒ ａｒｔ Ｏｕｔｐｕｔ Ｖｏｌｔａｇｅという名称のトレースよりも優れている。したがって、本発明の実際の実施形態が、容量性負荷を駆動するときの優れた過渡応答を達成する上で効果的であることが分かる。

図９は、アナログ回路で実施される累乗機能を示すが、本発明の代替実施形態では、入力信号および出力信号は、Ａ／Ｄコンバータによってデジタル信号に変換することができ、累乗機能は、専用演算ユニット、汎用ＣＰＵ、または他のデジタル回路によってデジタル式に実現することができる。デジタル式の実施形態には、累乗係数、または信号のスケーリングをソフトウェア命令によって容易に調整できるという利点がある。

上記の例では負荷は容量性であったが、誘導性負荷を加えることもできる。誘導性負荷の場合には、インダクタ内のエネルギーは負荷電流の２乗に比例し、したがって、負荷電流に比例する信号が累乗され、増幅器の入力部にフィードバックされる。

本発明は、開示した実施形態に限定されず、反対に、添付の特許請求の範囲および精神に含まれる様々な修正形態および等価な構成物を含むものであることを理解されたい。さらなる説明がなくても、上記がまったく完全に本発明を説明するので、当業者は、現在および将来の知識によって、本発明をサービスの様々な条件のもとでの使用に容易に適合させることができる。

従来技術の電圧フィードバック制御ループを示す図である。 本発明による累乗フィードバック制御ループを示す図である。 負荷変化によって動作させた本発明による累乗フィードバック制御ループの出力電圧波形を示す線図である。比較のために、図１の従来技術の制御ループの応答も示す。 供給電圧変化および負荷変化によって動作させた本発明による累乗フィードバック制御ループの出力電圧波形を示す線図である。 入力電圧変化によって動作させた本発明による累乗フィードバック制御ループの出力電圧波形を示す線図である。比較のために、図１の従来技術の制御ループの応答も示す。 誤差電圧が基準電圧と合計されて累乗フィードバックに加えられる、本発明による累乗フィードバック制御ループの別の実施形態を示す図である。 誤差電流が制御ループのフィードバック信号と直列に誤差電圧をつくる、本発明による累乗フィードバック制御ループの別の実施形態を示す図である。 従来技術の電圧レギュレータを示す図である。 本発明による累乗フィードバック制御ループを含む、実際の電圧レギュレータの概略図である。 負荷変化によって動作させた本発明による累乗フィードバック制御ループを含む、実際の電圧レギュレータの出力電圧波形を示す線図である。比較のために、図８の従来技術の電圧レギュレータの応答も示す。

Claims (16)

1. 増幅器と、
   出力信号を含む増幅器回路であって、前記出力信号が累乗され、前記累乗された出力信号が前記増幅器の第１入力端子にフィードバックされる増幅器回路。
2. 前記増幅器が実質的に容量性の負荷を駆動し、前記出力信号が出力電圧に比例する、請求項１に記載の増幅器回路。
3. 前記増幅器が実質的に誘導性の負荷を駆動し、前記出力信号が負荷電流に比例する、請求項１に記載の増幅器回路。
4. 累乗係数が約２．０である、請求項１に記載の増幅器回路。
5. 前記累乗係数が２．０よりも大きい、請求項１に記載の増幅器回路。
6. 前記累乗が約１．１から２．０である、請求項１に記載の増幅器回路。
7. 入力信号もまた含む、請求項１に記載の増幅器回路であって、前記入力信号が累乗され、前記累乗された入力信号が前記増幅器の第２入力端子に供給される増幅器回路。
8. 前記回路が電力増幅器、信号増幅器、電源、電流源、電圧レギュレータまたはドライバを実施する、請求項１に記載の増幅器回路。
9. 増幅器まわりのフィードバック制御ループを実施する方法であって、
   出力を発生する前記増幅器の第２入力端子に入力信号を入力するステップと、
   前記増幅器からの出力信号を感知するステップと、
   前記出力信号を累乗するステップと、
   前記増幅器の第１入力端子に前記累乗された出力信号を入力するステップとを含む方法。
10. 前記増幅器が実質的に容量性の負荷を駆動し、前記出力信号が出力電圧に比例する、請求項９に記載の方法。
11. 前記増幅器が実質的に誘導性の負荷を駆動し、前記出力信号が負荷電流に比例する、請求項９に記載の方法。
12. 累乗係数が約２．０である、請求項９に記載の方法。
13. 前記累乗係数が２．０よりも大きい、請求項９に記載の方法。
14. 前記累乗が約１．１から２．０である、請求項９に記載の方法。
15. 前記入力信号が、前記増幅器に入力される前に累乗される、請求項９に記載の方法。
16. 前記フィードバック制御ループが電力増幅器、信号増幅器、電源、電流源、電圧レギュレータまたはドライバを実施する、請求項９に記載の方法。

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