KR20080066936A - 예측되는 에너지 밸런스를 이용하는 전력 변환 조정기 - Google Patents

예측되는 에너지 밸런스를 이용하는 전력 변환 조정기 Download PDF

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Abstract

전력-변환 조정기가 제공되며, 상기 전력-변환 조정기는 인덕티브 리액터와, 출력 필터 리액터와, 상기 인덕티브 리액터로 에너지를 유입시키는 스위치를 포함하며, 스위치를 구동시키는 각각의 재단 파형 사이클 동안 추력 전압(또는 전류)을 기준 신호와의 요망 관계로 조정하기 위해 부하와 출력 필터 리액터로 제공되어야 할 에너지의 양을 연산하기 위해, 인덕티브 리액터의 플럭스와, 기준 신호와, 출력 전압과, 출력 부하 전류에 반응하는 연산 회로를 더 포함한다. 인덕티브 리액터가 입력 에너지원으로부터 충전되기 때문에, 연산 회로는 인덕티브 리액터의 에너지가 조정에 적합해진 것인가의 여부를 예측한다. 연산 회로는 조정에 적합한 에너지를 예측하고, 인덕티브 리액터를 충전하기에 충분한 시간 동안 스위치를 활성화시킨다.

Description

예측되는 에너지 밸런스를 이용하는 전력 변환 조정기{POWER CONVERSION REGULATOR WITH PREDICTIVE ENERGY BALANCING}
본 출원은 US 가출원 제60/734068호(2005년11월7일), 제60/739,564호(2005년11월23일), 제60/771,769호(2006년2월9일) 및 제60/774,413호(2006년2월17일)로부터 우선권을 주장하고 있으며, 이들 출원은 본원에서 참조로서 이용된다.
전기적 에너지원을 어떤 임의의 전압에서 또 다른 임의의 전압, 또는 전류로 변환하는 것이 바람직하다. 충분히 높은 입력 전압을 이용하는, 단순한 선형 조정(linear regulation)이 적합하지만, 종종 전력이 낭비된다. 더 높은 효율을 위해, 그리고 입력 전압보다 더 높은 전압, 또는 적합성(compliance)을 위해, 입력 에너지는 AC이거나, 또는 AC로 재단(chopping)되어야 한다.
조정되어야할 입력 변형에 부가적으로, 이러한 전력 변환을 위한 장치는 자신의 출력 전압에게 추가적 부정확성을 제시하고, 재단(chopping)에 관련된 노이즈, 또는 메인 주파수(main frequency)에 관련된 노이즈를 추가하는 것이 일반적이다. 이 노이즈는 일반적으로, 기본파(fundamental) 성분, 하위 고조파(lower harmonic) 성분, "리플(ripple)"이라고 일컬어지는 저조파(sub-harmonic) 성분, 전자기성 간섭, 즉 EMI를 초래하는 재단(chopping)의 에지-레이트(edge-rate)에 관련 되는 상위 고조파(higher harmonic) 성분을 포함한다.
조정기(regulator)는 자신의 부하의 변화에도 불구하고 자신의 출력을 일정하게 유지하도록 요구되는 것이 일반적이다. 컴퓨터용의 전압 조정 모듈(voltage regulation module), 즉, VRM으로서의 이러한 적용예에 있어서, 조정기는 마이크로초(microsecond)로, 요망 출력 전압 변화와, 근무부하(near-no-load)에서 근전부하(near-full-load)까지의 부하 변화 모두에 반응하도록 요구될 수 있다.
전통적으로, 큰 출력 필터 커패시터가 갑작스러운 부하 변화를 흡수하고 리플을 필터링하였으며, 꽤 단순한 피드백 루프가 조정기의 출력 전압(또는 전류)과 낮은 주파수에서의 임피던스를 제어하도록 사용되어왔다. 하지만 큰 값 커패시터(large-value capacitor)는 물리적으로 크고, 비싸며, 신속한 전압 제어를 저해한다.
가장 전통적인 제어 루프는 필터 커패시터의 상당한 ESR(Effective Series Resistance)에 종속적어서, 자신의 피드백 루프로 작은 정도의 고주파수 리플을 허용할 수 있으며, 이는 진상 회로(lead network)로 적용되어, 자신의 제어 루프를 안정화시킬 수 있다.
실험적 이득-대역폭이 출력의 제어를 활성화시키는 주파수 너머에서, 스위칭 조정기의 출력 상의 리플의 최소 크기는 수식 dV=I*dT/C에 의해 설정되며, 이때, V는 볼트 단위의 출력 전압이고, I는 암페어 단위의 부하 전류이며, T는 초 단위의 시간이고, C는 패럿 단위의 필터 커패시터이다. 바람직한 조정기는 상기 수식에 의해 나타난 리플의 크기만을 생성할 것이다.
불행하게도, ESR에 관련된 리플은 2개의 추가적인 리플 성분 ESR*Im 및 ESR*II를 포함하며, 이때, ESR은 필터 커패시터의 것이며, Im은 커패시터의 에너지를 다시 채우는 전류의 스트로크이고, II는 부하 전류이다. 후-필터링(post-filtration)의 복잡도가 추가되지 않을 경우, 추가적인 리플과 ESR*Im 리플 모두 조정기를 통과한다. 안정성을 위해 ESR을 필요로 하는 종래 기술의 조정기는 EMI를 감소시키기 위해 종종 추가적인 필터링의 비용과 복잡도를 초래할 수 있다.
최근에는, 낮은 ESR을 갖는 비교적 큰 모노리틱(monolithic) 세라믹 커패시터가 일반화되어왔다. 이러한 거의 이상적인 커패시터는 원리적으로, EMI를 상기 커패시터가 인덕티브(inductive)로 나타나는 자신의 자기-공진 주파수(self-resonant frequency) 이상까지로 감소시키기 위해 후기 필터링을 축소시키면서, 이론적 수치까지로 리플(ripple)을 감소시킬 수 있다. 그러나 이러한 거의 이상적인 필터 커패시터의 실전 적용은 문제를 갖는다. 이들은 조정기 출력에서, 많은 종래 기술 조정기가 타협하지 않고 보상하기 어려운 거의 이상적인 극(pole)을 형성한다.
일부 선행 기술의 조정기의 설계안들은, 직렬 저항기를 추가함으로써, 커패시터가 저하되지 않는 경우, 단순하게 진동한다. 출력 극(pole)보다 명백히 낮은 주파수를 갖는 추가적인 극에 의해, 일부 조정기는 안정화될 수 있지만, 과도 응답(transient response)의 손실을 동반한다. 일부 보상 설계가 보드 플롯(Bode plot)의 주름을 충분하게 억제하여, 적정한 과도 응답과 함께 안정성을 얻을 수 있지만, 절대적으로 안정적인 입력과 부하의 범위는 제한되는 것이 일반적이며, 상기 범위 밖에서 종종, 이론적 최소치보다 리플을 더 크게 만드는 저조파 리플 톤을 생성한다. 조정기의 제어 루프로의 램프 파형(ramp waveform)의 추가에 의해, 더 안정적이게 된다. 이들 종래 기술의 해결책 중 다수는 적용함에 있어 일반성이 부족하다, 가령 엄격한 적용 규칙이 따라올 것을 요구하거나, 또는 맞춤 적용 설계에 대한 비용이 발생한다. 조정기를 안정화시키기 위한 한 가지 종래 기술의 해결책은 “튜닝(tuning)”저항기(resistor)를 의도되는 적용예까지로 조정하는 것을 포함한다.
또한, 고정되고 알려진 안정적 필터 커패시턴스를 바탕으로, 종래의 조정기의 안정성과 과도 응답이 예측되는 것이 일반적이다. 오늘날의 많은 부하들이 알려지지 않은 커패시턴스를 포함하며, 이는 커패시턴스에 민감한 조정기의 적용을 어렵게 하며, 최근의 “핫-스와핑(hot-swapping)"의 실시에 의해, 문제가 악화된다.
낮은 ESR 필터 커패시턴스의 도래가 또 다른 문제를 일으키는데, 이는 벅-컨버터(buck-converter)에 있어서, 에너지-밸런스(energy-balance) 문제만큼이나 심각할 수 있다. 이러한 컨버터의 L-C 필터는, 과거에 필터 커패시터의 ESR에 의해 충분하게 완료된 집중정수소자(lumped-element) 전송선(transmission-line)을 구성한다. 낮은 ESR 커패시터, 공진 및 반사가 이들 전송선 섹션 내에서 발생할 수 있으며, 이는 루프 안정성을 혼란스럽게 하며, 과도 응답을 저해시킨다.
앞서 언급된 문제들은, 조정기 부품의 저장된 에너지를 해결하지 않은 채 전압을 조정하기 위한 시도 중에 종래 기술의 실시에 의해 발생된다.
전력-변환 조정기가 제공되며, 상기 전력-변환 조정기는 인덕티브 리액터와, 출력 필터 리액터와, 상기 인덕티브 리액터로 에너지를 유입시키는 스위치를 포함하며, 스위치를 구동시키는 각각의 재단 파형 사이클 동안 추력 전압(또는 전류)을 기준 신호와의 요망 관계로 조정하기 위해 부하와 출력 필터 리액터로 제공되어야 할 에너지의 양을 연산하기 위해, 인덕티브 리액터의 플럭스와, 기준 신호와, 출력 전압과, 출력 부하 전류에 반응하는 연산 회로를 더 포함한다. 인덕티브 리액터가 입력 에너지원으로부터 충전되기 때문에, 연산 회로는 인덕티브 리액터의 에너지가 조정에 적합해진 것인가의 여부를 예측한다. 연산 회로는 조정에 적합한 에너지를 예측하고, 인덕티브 리액터를 충전하기에 충분한 시간 동안 스위치를 활성화시킨다. 또한 상기 연산 회로는, 인덕티브 리액터가 부하와 출력 필터 리액터 커패시터로 임의의 추가적인 에너지(불충분한 시간이 아닐 경우에는 충전될 수 있는 에너지의 양)를 전달하기에, 상기 사이클 내에 불충분한 시간이 남아 있는 사이클의 시점에서 스위치를 끌 수 있다. 또한 본 발명의 조정기는 인덕티브 리액터의 값을 판단하기 위한 회로를 포함할 수 있다. 또한 본 발명의 조정기는 조정기 내에 포함된, 그리고 그 출력에 첨부된 커패시턴스의 값을 판단하기 위한 회로를 포함할 수 있다. 또한 본 발명의 조정기는 L-C 필터의 전송선 효과를 종료시키기 위한 회로를 포함할 수 있다.
도 1은 본 발명의 플라이백-타입 컨버터를 도시한다.
도 2는 출력 단자에서 부하와 커패시턴스 변화를 갖고 실험되는 도 1의 조정 기의 파형을 도시한다.
도 3은 본 발명에 따르는 단순화된 플라이백 컨버터의 개략적 다이어그램이다.
도 4는 부하가 갑작스럽게 활성화될 때의 도 3의 조정기의 과도 응답을 도시한다.
도 5는 부하가 점진적으로 활성화되는 동안의 도 3의 조정기의 리플을 도시한다.
도 6은 본 발명에 따라서 플라이백-타입의 컨버터에, 입력 단자와 출력 단자 사이에 갈바닉 고립 장벽을 제공하기 위한 구성요소를 구비하는 방법을 도시한다.
도 7은 커패시티브 에너지 항복에 대하여 서브-루프를 갖는, 본 발명의 비동기 조정기를 포함하는 플라이백-타입의 컨버터를 도시한다.
도 8은 도 7의 조정기가 램프 부하 변화 및 커패시턴스 변화에 의해 활성화됨에 따른 출력 파형을 도시한다.
도 9는 커패시티브 에너지 항목을 위해 단순화된 서보-루프를 갖는, 본 발명의 비동기 조정기를 포함하는 플라이백-타입 컨버터를 도시한다.
도 10은 도 9의 컨버터가 부하 전류와 커패시티브 변화에 의해 활성화됨에 따른 파형을 도시한다.
도 11은 본 발명의 비동기 조정기를 포함하는 플라이백-타입의 컨버터를 도시한다.
도 12는 도 11의 조정기가 램프 부하 전류로 활성화될 때 도 11의 조정기의 출력 파형을 도시한다.
도 13은 도 11의 조정기가 변화하는 입력 전압으로 활성화될 때의 출력 파형을 도시한다.
도 14는 본 발명의 조정기가 포함된 벅-타입 컨버터를 도시한다.
도 15는 도 14의 벅 컨버터가 변화하는 부하와 스위칭된 커패시턴스에 의해 활성화될 때의 발생되는 파형을 도시한다.
도 16은 도 14의 벅 컨버터가 시간에 따라 변하는 입력 전압에 의해 활성화될 때 발생되는 Vo(t) 파형을 도시한다.
도 17은 아날로그 기법이 아닌 디지털 기법을 사용하여 구현되었다는 점을 제외하고는, 도 14의 것과 동등한 벅 컨버터를 도시한다.
도 18은 인덕턴스 미터에서 사용되기 위한 AC 피크-투-피크 대 DC 전압 컨버터를 도시한다.
도 19는 커패시턴스 미터에서 사용되기 위한 AC 피크-투-피크 대 DC 전압 컨버터를 도시한다.
도 20은 본 발명의 벅 조정기에서 사용되기 위한 로드미터를 도시한다.
도 21은 본 발명에 따르는 전류-출력 조정기를 도시한다.
도 22는 도 21의 조정기의 전류 출력 파형을 도시한다.
전력-변환 조정기(power-conversion regulator)는 에너지원(energy source)으로부터의 에너지를 수신하기 위한 입력과, 에너지 저장을 위한 인덕티브 리액 터(inductive reactor)와, 상기 인덕티브 리액터를, 상기 에너지원으로부터의 요망 에너지 양으로 충전하기 위한 스위치와, 출력 필터링을 위한 출력 필터 리액터와, 부하로 에너지를 공급하기 위한 출력을 포함한다. 상기 조정기는 입력 에너지원이 이미 주기적으로 물결치는 DC-대-DC 전력 컨버터의 출력을 조정하기 위해 사용되며, 이러한 컨버터의 일체 부분으로서, 또는 독립적으로 구현될 수 있다. 인덕티브 리액터를 충전하고, 예측되는 필수 에너지를 보유할 때까지 충전을 계속함으로써, 재단사이클(chopping cycle)을 개시하는 것이 최소한의 예측 시간을 발생시키며, 구현하기 가장 단순하지만, 본 발명에 따라 에너지 밸런스(energy balance)을 구현하기 위한 대안적이고, 덜 선호되는 방법이 존재한다. 이러한 후자의 방법은
- 뒤따르는 재단 사이클(chopping cycle)을 위한 에너지 요구량을 예측하고, 상기 재단 사이클을 개시하는 단계,
- 필요한 인덕티브 리액터 충전 시간을 계산하는 단계,
- 전체 재단 사이클에서 상기 필요한 인덕티브 리액터 충전 시간을 빼서, 시간 차이를 획득하는 단계,
- 상기 재단 사이클의 시작점에서부터 상기 시간 차이만큼 인덕티브 리액터 충전을 지연시키는 단계, 그리고
- 상기 재단 사이클의 종료점에서 인덕티브 리액터 충전을 종료하는 단계
를 포함한다.
이 후자의 방법에 따라, 인덕티브 리액터를 방전시키는 시간이 충전 사이클의 개시를 뒤따르고, 인덕티브 리액터 충전 시간의 개시에 선행한다.
상기 에너지원이 DC인 경우, 또한 본 발명의 조정기는 재단(chopping)을 위한 AC 신호를 포함한다. 상기 AC 신호가 별도의 공급원으로부터 추출되는지, 또는 상기 메인(main)으로부터 추출되는지에 관계없이, 이는 “재단(chopping)”신호라고 일컬어지며, 용어 주파수(frequency), 사이클(cycle) 및 주기(period)가 상기 신호의 양태와 관련되는 것으로 이해될 것이다. 또한 상기 신호는 시간 변수를, 다음에서 설명될 연산 회로(computation circuitry)에 제공하도록 사용될 수 있다.
본 발명의 모든 신호는 아날로그량(analog quantity), 또는 디지털량(digital quantity)으로 표현될 수 있으며, 모든 연산은 아날로그 회로, 또는 디지털 회로, 또는 이들의 조합에 의해 구현될 수 있다.
본원에서 설명되는 본 발명의 다수의 실시예가 고정된 재단 신호와 일치될지라도, 에너지 밸런스(energy balance)가 확정되었고(이하에서 더 자세히 설명될 것임), 상기 연산 회로에 의해 해결된다고 가정되면, 본 발명은 이러한 경직된 클럭킹없이 구현될 수 있음을 이해해야 한다.
또한 상기 조정기는, 요망 출력을 제공하기 위해, 상기 조정기의 출력이 비교될 기준 신호를 수신한다. 또한 본 발명은 상기 인덕티브 리액터의 자기장(magnetic field)의 에너지와 알려진 수학적 관계를 갖는 플럭스 신호(flux signal)를 생성하기 위한 회로와, 상기 조정기의 출력의 전압, 또는 전류에 대하여 알려진 수학적 관계를 갖는 출력 신호를 생성하기 위한 회로를 포함할 수 있다.
상기 조정기는 사이클 중 하나의 포인트에서의 상기 기준 신호와의 요망 수학적 관계로, 상기 출력을 유지하기 위해 요구될 에너지량을 예측하기 위해, 상기 플럭스 신호(또는 그 예상치), 상기 기준 신호 및 상기 출력 신호에 응답하는 연산 회로를 더 포함한다. 상기 연산 회로의 출력이 상기 스위치를 제어하여, 상기 기준 신호와의 요망 수학적 관계에서 상기 조정기 출력을 유지하기에 필요한 에너지의 량만큼 상기 인덕티브 리액터가 충전될 수 있다. 상기 연산 회로는 상기 플럭스 신호 및 출력 신호 중 하나, 또는 둘 모두와 일체될 수 있거나, 또는 별도로 구현될 수 있다.
또한 상기 연산 회로는, 상기 인덕티브 리액터의 추가적인 충전이 조정기 출력에 대한 추가적인 이용가능한 에너지를 생성하지 않는 상태가 발생하는 경우, 상기 인덕티브 리액터의 충전을 종료하기 위한 턴-어라운드 회로(turn-around circuitry)를 포함할 수 있다.
하나의 사이클 내에서, 그리고 사이클 별로, 본 발명의 연산 회로가 상기 인덕티브 리액터를 충전하기 위해 요구되는 에너지를 정확하게 예측한다. 본 발명에 따르는 연산 및 제어가 제어-루프 지연을 감소시킨다. 상기 지연의 감소는 상기 제어-루프의 상기 연산으로부터, 조정기 성능을 제한하는 출력 필터 리액터 극을 충분히 제거한다. 상기 극의 충분한 제거에 의해, 본 발명의 조정기의 출력 리플(ripple)이 본원에서 설명되는 이론상 최소치에 충분히 동일하게 만들어질 수 있다. 또한 상기 극의 충분한 제거가 이러한 조정기에게 바람직한 과도 응답(transient response)을 제공하면서, 동시에, 낮은 ESR 커패시터의 사용을 가능하게 하고, 저조파(sub-harmonic) 톤을 최소화하며, 후-필터링(post-filtration) 요건을 최소화한다.
입력에서 상기 인덕티브 리액터의 플럭스를 통해 출력으로 전달되는 출력 에너지의 충분한 부분을 바탕으로 컨버터 동작이 예측된다는 가정하에, 본 발명의 조정기는 컨버터의 다양한 타입, 일반적으로 “플라이백(flyback)”, "벅(buck)", "부스트(boost)", 또는 “SEPIC” 타입 내에서 구현될 수 있다. 조정될 컨버터의 타입에 대하여 적합한 알고리즘을 이용하여 상기 연산 회로를 설계함으로써, 실시예의 적응이 이뤄진다.
본 발명에 따르는 조정기는 종래 기술에서 잘 알려진“불연속(discontinuous)”, 또는 “연속(continuous)” 모드로, 또는 두 가지 모두 모드로 동작하도록 만들어질 수 있으며, 상기 조정기의 인덕티브 리액터의 전류는 각각의 사이클 동안 0이거나, 또는 0 이하가 될 수 있고, 또는 되지 않을 수 있다.
본 발명의 조정기는 단일-상(single-phase), 또는 다중-상(multiple-phase) 컨버터로 구현될 수 있으며, 이러한 컨버터는 공지되어 있다.
본 발명의 인덕티브 리액터는 단순한 인덕터, 또는 트랜스포머일 수 있으며, 이에 따라서, 본 발명은 고립형 컨버터(isolated converter), 또는 비-고립형 컨버터(non-isolated converter)로 구현되거나, 둘 모두로 구현될 수 있다.
에너지를 판단함에 있어 변수로서의 상기 인덕티브 리액터의 공칭(nominal)이 아닌 실제(actual) 값의 사용을 촉진하기 위해, 본 발명의 조정기는 상기 인덕티브 리액터의 실제 인덕턴스를 판단하기 위한 회로를 포함할 수 있다.
마찬가지로, 에너지를 판단함에 있어 변수로서, 출력 내에 포함된, 또는 출력에 첨부되는 커패시턴스의 실제 값의 사용을 촉진하기 위해, 본 발명의 조정기는 상기 실제 커패시턴스를 판단하기 위한 회로를 포함할 수 있다.
본 발명의 조정기는 자신의 부하 전류(load current)의 값을 판단하기 위한 회로를 갖춘다.
본 발명의 조정기는 포함되는, 또는 적용되는 L-C 필터에 의해 형성되는 임의의 집중정수소자(lumped-element) 전송선(transmission-line)을 완성하기 위한 임의의 회로를 갖춘다.
본 발명의 조정기는 몇 가지 타입의 컨버터로 구현된다. 본 발명의 조정기는 전력 컨버터(power converter)로 적용가능하며, 상기 전력 컨버터에서 출력 에너지의 상당한 부분이 입력으로부터 인덕티브 리액터의 플럭스를 통해 출력으로 전달된다.
상기 부하를 공급하기 위해, 그리고 요망 출력 전압, 또는 전류를 유지하기 위해 상기 출력 필터 리액터를 다시 채우기 위해 요구되는 에너지가 계산되고, 상기 에너지의 양의 상기 인덕티브 리액터로 충전되어, 이에 따라서 에너지 밸런스가 유지될 때, 본 발명이 구현된다.
에너지에 대한 기본 수식은
인디케이터의 에너지에 대하여, KE =(L*I^2)/2 (수식 1)
커패시터의 에너지에 대하여, KE =(C*E^2)/2 (수식 2)
이며, 이때, KE는 줄(joule) 단위의 운동 에너지이고,
E는 볼트 단위의 전압이며,
I는 암페어 단위의 전류이고,
L은 헨리 단위의 인덕턴스이고,
C는 패럿 단위의 커패시턴스이다.
그리고 기호^ 는 뒤에 오는 숫자의 거듭제곱을 나타낸다(여기서는 2 거듭제곱을 나타냄).
이러한 에너지가 더 정확하게 계산될수록, 출력 리플이 이론적 최소치에 더 가까이 접근하며, 이는 수식,
dV =I* dT /C (수식3)
에 의해 통제되고, 이때, V는 볼트 단위의 출력 전압이고,
I는 암페어 단위의 부하 전류이며,
dT는 필터 커패시터 에너지의 보급 간의 초 단위의 시간이고,
C는 패럿 단위의 필터 커패시터이고,
dV는 출력 리플 전압이다.
바람직한 조정기는 수식 3에 의해 나타내어지는 리플의 양만을 생성할 것이다. 본 발명의 실시예의 에너지 계산의 작은 부정확성이, 재단 주파수(chopping frequency)의 절반, 즉, 나이퀴스트 주파수(Nyquist frequency)에서 발생하는 의 리플의 사소한 변동을 초래한다.
상기 필요한 에너지를 예측하는 것은 신호 컨디셔닝 및 연산 회로의 역할이다. 기준 신호가 목표를 제공하며, 상기 목표에 따라서, 이 조정기가 자신의 출력을 유지하도록 노력한다. 출력 신호 감지는 상기 연산 회로에게 상기 출력의 사용가능한 표시(representation)를 제공한다. 연산 회로는 조정(regulation)을 유지하 기 위해 하나의 사이클 내에 얼마나 많은 에너지가 요구될 것인가를 예측한다.
상기 연산 회로는 에너지 요구량을 모니터링해야 할 뿐 아니라, 저장된 에너지를 모니터링, 또는 예측해야한다. 인덕티브 회로 리액터의 자성 플럭스에 반응하는 신호를 제공하기 위한 장(field), 회로에 존재하는 저장된 에너지의 일부분, 또는 전부가 포함된다. 본 발명에 따르는 플럭스 판단을 실시하기 위한 3가지 방법은,
1. 상기 인덕티브 리액터의 자기장의 측정에 의한, 상기 장에 포함되는 에너지의 판단(이러한 측정을 만들 수 있는 홀 효과(Hall-effect) 및 GMR 장치는 공지된 것이다), 또는,
2. 상기 인덕티브 리액터의 권선(또는 상기 인덕티브 리액터에 자기적으로 연결된 권선)의 전류의 측정(이 경우, 인덕티브 리액터는 자신의 고유 적분기(integrator)로서 기능하여, 적용되는 전압-시간 곱에 밀접하게 관련된 전류를 끌어낼 수 있다), 또는,
3. 제공되는 상기 전압-시간 곱의 적분에 의한, 상기 인덕티브 리액터의 자기장에 포함된 에너지의 연산적 판단
이다.
이들 방법은 예시이며, 플럭스를 판단하기 위한 그 밖의 다른 방법이 또한 본 발명의 범위 내에 존재한다.
에너지 요구량 및 공급량을 정확하게 예측하기 위해, 연산 회로는 시간 변수를 또한 해결할 수 있다. 예를 들어, 상기 인덕터가 충전됨에 따라, 하나의 사이클 내의 시간이 경과하기 때문에, 그리고 이를 영원히 방전시키는 것이 불가능하기 때문에, 상기 인덕티브 리액터로부터 에너지를 방전 및 확보하기 위해 유한한 시간이 필요하다. 상기 인덕티브 리액터의 값은 L이고, 상기 인덕티브 리액터가 방전으로 도달해야할 전압이 Ed이며, 방전되기 위한 가용 시간이 dT일 경우, 상기 인덕티브 리액터가 방전될 전류의 양은 dIL이고, 이는 수식
dIL = Ed * dT /L (수식 4)
에 의해 제어된다.
상기 인덕티브 리액터의 순간 전류가 IL(t)인 경우, 가용 시간에 대한 방전 후의 전류 IL(d)은,
IL (d)= IL (t)- dIL (수식 5)
이다.
IL(t)와 IL(d) 모두에 수식 1을 적용하고, 전자의 결과에서 후자의 결과를 뺌으로써, 사이클 내의 방전의 끝부분에서, 상기 인덕티브 리액터가 생성할 에너지가 예측된다.
본 발명의 비동기 실시예에서, 상기 인덕티브 리액터가 요망 전류로 되돌아올 때까지 바라는 만큼 방전될 수 있기 때문에, 이러한 실시예에서의 인덕티브 에너지는 더 단순할 수 있고, 시간에 관련될 필요가 없다.
상기 필터 커패시터에 의해 요구되는, 또는 공급되는 에너지의 예측은 더 단순하며, 조정기의 내부 커패시턴스와, 외부로부터 연결되는 부하 커패시턴스의 총합을 바탕으로 한다. C가 상기 커패시턴스의 총합일 경우, Eref는 하나의 사이클의 하나의 지점에서의 요망 출력 전압이며, Eo(t)는 순간 출력 전압이며, 수식 2를 두 전압에 모두 적용하고, 전자의 결과로부터 후자의 결과를 뺌으로써, 이 커패시턴스가 생성하거나, 흡수할 에너지가 예측된다.
제 3 에너지 항(energy term)이, 예측 시간 동안 부하에 의해 요구될 에너지를 예측하며, 상기 에너지는 단순하게 현재 출력 전압과, 현재 출력 전류와, 현재 사이클 중 나머지 시간의 곱이다. 이 항은 본 발명의 비동기 실시예에서는 명확하게 해결될 수 없다.
플라이백 컨버터(flyback converter)에서, 요망 포인트를 예측하는 것과 요망 포인트를 획득하는 것 사이의 시간이 너무 짧아서, 이 항이 무시될 수 있고, 그 밖의 다른 에너지 항 중 하나로 적용되는 인수로 대체될 수 있다. 다음의 특징에서, 이 항을 명시적으로 해결하는 것과, 이 항을 무시하는 것 모두에 대한 본 발명의 실시예가 나타난다. 조정기 출력과 직렬로 샘플링 저항기(sampling resistor)를 삽입하는 것은 일반적으로 바람직하지 않고, 벅 조정기(buck regulator)의 부하 전류가 상기 인덕티브 리액터를 통과하고, 상기 인덕티브 리액터의 전류가 측정되어, 그 에너지를 판단할 수 있으므로, 부하 전류 정보가 상기 인덕티브 리액터의 전류 데이터로부터 추론될 수 있다. 이러한 추론은 본원에서 설명되는 연산 회로에 의해, 수행되거나, 별도로 구현될 수 있다.
앞서 언급된 신호에 덧붙여, 상기 연산 회로는 상기 인덕티브 리액터의 값과 앞서 언급된 커패시턴스의 총합을 판단할 필요가 있다. 이들 값이 발견되면, 상기 연산 회로에 상수로서 제공될 수 있다.
실제 인덕터가 자신의 공칭 값과 다를 수 있고, 전류 및 온도도 다를 수 있기 때문에, 상기 인덕티브 리액터의 실제 인덕턴스를 판단하기 위한 회로가 본 발명의 조정기에 포함되는 것이 바람직하다. 이러한 판단은, 상기 인덕티브 리액터와 전압, 또는 전류를 공유하는 기준 인덕터를 이용함으로써, 명시적으로, 그리고 비율비교적으로(ratiometrically) 구현되거나, 또는 상기 연산 회로 내에서 묵시적으로 구현되거나, 수식 L=E*dT/dI를 해결함으로써, 보조 연산 회로(adjunct computation circuitry)에 의해 구현될 수 있으며, 이때, L=판단되는 인덕턴스, E=판단 시간 동안 상기 리액터를 가로지르는 전압, dT=판단 시간 및 dI=상기 판단 시간 동안의 상기 리액터에서의 전류의 변화이다.
이하에서 설명될 플라이백 조정기의 에너지 항을 연산하기 위해, 또는 상기에서 설명된 인덕턴스의 묵시적 판단을 촉진하기 위해, 상기 “E”의 일부분에서 조정기 입력 전압을 만드는 것이 종종 필요하다. 이러한 목적을 위해, 또한 본 발명의 조정기는 입력 전압 측정 회로를 포함할 수 있다.
마찬가지로, 실제 커패시터는 자신의 공칭 값에서 다양하고, 전압에 따라 변화할 수 있을 뿐 아니라, 통상의 부하도 본 발명의 조정기의 에너지 연산에 포함되어야 할 상당한 커패시턴스를 포함할 수 있다. 덧붙여, 최근의 “핫 스와핑(hot swapping)”의 보급에 의해, 부하 커패시턴스가 광범위하게, 그리고 갑작스럽게 변할 수 있다. 따라서 본 발명의 조정기에, 사이에 위치하는, 그리고 출력에 첨부되는 실제 커패시턴스를 판단하기 위한 회로를 포함시키는 것이 바람직하다.
인덕티브 리액터 값이 명시적으로, 또는 묵시적으로 판단될 수 있는 것처럼, 앞서 언급된 커패시턴스의 총합이 명시적으로, 또는 묵시적으로 판단될 수 있다. 명시적 커패시턴스 판단은, 총 리플 전류, 또는 총 출력 리플 전류를 알려진 값의 내부 필터 커패시터의 전류와 관련지음으로써, 비율비교적으로(ratiometrically) 이뤄질 수 있다. 묵시적 커패시턴스 판단은, 본 발명의 에너지 밸런스의 커패시턴스 부분이 자신의 전압 조정을 기초로 한다는 사실을 이용함으로써, 이뤄진다. 따라서 제 2의, 더 느린, 제어 루프가, 커패시턴스를 올바른 출력 전압을 도출하는 값까지로 서보제어(servo)하기 위해 구현될 때, 보고하는 커패시턴스는 조정기 출력에서 총 커패시턴스를 반영할 것이다. 이러한 기법이 커패시턴스 측정을 단순화할 뿐 아니라, 비율비교기(ratiometer)에 의해 보고되는 커패시턴스를 이용하여 획득되는 것보다 우등한 라인(line)을 생성하고, 과도 응답을 생성할 수 있다.
묵시적 커패시턴스 판단이 정확한 인덕티브 리액터 값 판단에 따라 좌우된다. 연산 회로의 에너지 밸런스에 대하여 실제로 보고되는 것이 L/C 비(ratio)이다. 차례대로, 인덕턴스 판단은 전압, 전류 및 시간을 정확하게 아는 것에 따라 좌우되지만, 후자는 보다 적합한 정확성을 갖고 쉽게 판단되는 것이 일반적이다.
명료성을 위해, 본 발명이 시간, 전압, 전류, 인덕턴스 및 커패시턴스 등의 변수의 절대 값으로 제공되었지만, 이들 연산은 L/C 비로 표현될 수 있는 수학적 동치를 갖는다. 따라서 설명을 위해, 본 발명의 일부 실시예가 별도로 보고되는 인덕턴스와 커패시턴스 판단 회로를 갖는 것처럼 나타났지만, 충분히 정확한 에너지 밸런스를 바탕으로 하는 인덕티브 충전의 제어를 야기하는 임의의 적응성 기법을 이용하여, 상기 연산 회로의 적응성 부분이 본 발명에 따라 동작할 수 있다. 본 발 명에 따르는 이러한 기법은, 에너지 밸런스가 얻어지는 한, 성분 값을 명시적으로 보고하지 않는다.
덧붙이자면, 컨버터의 일부 스위칭 기능을 위해, 다이오드, 또는 활성 스위치가 사용될 수 있다. 이러한 스위치의 전압 강하(voltage drop)가 명시적으로 계산되어, 앞서 언급된 에너지 밸런스로 입력될 수 있지만, 이러한 손실이 작을 경우, 명시적 연산을 필요로 하는 에너지 항들 중 하나를 약간 조정함으로써, 이러한 사소한 손실과, 스너버 망(snubber network)의 것은 수용하기에 충분하다.
덧붙이자면, 본 발명의 피드백 루프 딜레이가 종래 기술의 것보다 훨씬 아래로 감소할지라도, 제어와 출력 간의 관계는 적어도 매우 짧은 시간 동안 불연속이고, 이것이 이 조정기를 샘플된 시스템(sampled system)으로 만든다. 다수의 샘플된 시스템과 마찬가지로, 이 조정기는, 상기 조정기의 루프 이득이 1(unity)보다 약간 작을 때, 바람직한 과도 응답을 갖는 자신의 깨끗한 출력을 생산할 수 있다. 상기 루프가 하나의 사이클 내에서 자신의 오류의 대부분을 교정할 때, 이론적 최소치 리플에 비교하면 과도 오류(transient error)는 하찮은 것이다. 상기 루프가 견고(robust)해서, 적정한 계산이 더 낮은 이득에 의해 보상될 수 있다.
상기 연산 회로는, 상기 인덕티브 리액터의 충전을 제어하는 가장 중요한 기능을 수행하기 전까지는 무용하다. 충전의 제한은,
1. 예측되는 에너지 밸런스를 획득하는 것,
2. 인덕티브 에너지 턴-어라운드(inductive energy turnaround)의 발생(추후 설명됨),
3. 조정기를 위험하게 하거나, 원치 않는 낮은 주파수에서 리플을 허용하는 과도한 듀티 사이클을 피하기 위해, 그리고 저/과 전압(under-or-over-voltage) 또는 과전류(over-current) 상태인 경우에서 이뤄질 수 있는 강제적인 재설정
의 3가지 조건 하에서 이뤄질 수 있다.
상기 연산 회로의 제어 하에서, 앞서 언급된 스위치의 전원을 끔으로써, 충전이 정지된다. 상기 스위치는 BJT, MOSFET 및 IGBT 등의 반도체, 또는 요구되는 교환 장치가 포함된 사이리스터(thyristor)일 수 있다. 또한 상기 스위치는, 자성 바이어스(magnetic bias)가 갑작스럽게, 또는 점차적으로 적용될 수 있는 것, 그리고 상기 인덕티브 리액터와 일체될 수 있는 것으로 잘 알려진 가포화 리액터(saturable reactor)로서 구현될 수 있다.
덧붙이자면, 상기 조정기 출력으로 빠르게 전달될 수 없는 에너지로 상기 인덕티브 리액터를 충전하는 것을 피하기 위해, 회로가 제공된다. 사이클의 초기에서, 상기 인덕티브 리액터의 충전이 시작될 때, 추가적인 시간 동안의 충전이 상기 사이클의 후기에서 이용가능한 추가적인 에너지를 만든다. 그러나 무한한 전압 없이, 인덕티브 리액터의 전류가 순간적으로 변할 수 없기 때문에, 사이클에서 턴-어라운드 포인트(turn-around point)에 나중에, 즉, 상기 인덕티브 리액터로부터 증가된 에너지를 추출하기에는 불충분한 시간이 남았을 때, 도달할 수 있다. 시간 축에서 상기 포인트 너머에서의 충전이 상기 사이클 내에서의 가용 에너지를 감소시킨다. 본 발명의 비동기적 실시예에서, 이러한 염려는 무시될 수 있다. 이러한 목적으로, 사용가능한 더 이상의 에너지가 없다고 서술하는 것은, 인덕터에 저장된 에너지가 더 이상 없다는 것을 내포하는 것이 아니고, 상기 인덕터에 위치하는 임의의 추가적인 에너지를 방전하기 위해 사이클에서 남아 있는 시간이 불충분함을 의미하는 것이다.
수식 4 및 5는 상기 인덕티브 리액터의 방전 시간이 0에 접근함에 따라, 거기서 발생될 수 있는 전류 변화와, 이로부터 추출될 수 있는 에너지가 또한 0에 접근된다. 임의의 사이클에서의 일부 포인트에서, 동일한 감소를 얻기 위한 시간 동안 인덕티브 에너지가 증가됨에 따라서, 상기 턴-어라운드 포인트에 도달될 수 있다.
상기 턴-어라운드 회로는, 수식 1, 4 및 5에 의해 판단되는 바와 같이, 가용 운동 에너지의 변화의 기울기의 부호-변화에 직접적으로, 또는 간접적으로 반응한다. 직접 반응은 상기 수식들로부터의 연산에 의해 이뤄지며, 반면에, 간접 반응은 에너지 밸런스의 기울기의 부호-변화를 바탕으로 하는 연산에 의해 만들어진다.
추가적인 충전이 추가적인 가용 에너지를 생성한다고 가정하고 제어 루프를 구현하는 것이, 상기 턴-어라운드 포인트까지 음의 피드백(negative feedback)을 야기하고 안정적인 동작을 야기할 수 있지만, 이러한 루프를 사용하여, 상기 에너지량 너머까지 충전하는 것이 양의 피드백(positive feedback)을 도출할 수 있다. 상기 양의 피드백에 의해, 조정기는 파괴적으로 런어웨이(runaway: 폭주 - 제어불가능한 비정상동작 상태를 의미) 상태가 될 수 있다. 따라서 본 발명의 조정기의 연산 회로는, 이러한 턴-어라운드 상태가 발생하는 경우 상기 인덕티브 리액터의 충전을 종료하기 위한 턴-어라운드 회로(turn-around circuitry)를 포함할 수 있 다.
상기 턴-어라운드 회로는 런어웨이를 방지하기 위해, 종래 기술의 조정기 내에서 독립적으로 구현될 수 있다. 가용 에너지의 턴-어라운드(turn-around)를 피하기 위해, 상기 인덕티브 리액터의 충전이 종료될 때, 본 발명의 하나의 양태가 실시된다.
턴-어라운드의 방지는 본 발명의 비동기 실시예에서 생략될 수 있다.
본 발명의 조정기는, 집중정수소자 공명(lumped-element resonance) 및 전송선 반사(transmission-line reflection)를 최소화하도록 커패시티브-결합된 집중정수소자(lumped-element) 전송선(transmission-line)을 포함하도록 구현될 수 있다. 본 발명에 따르는 종단(termination)은 하나 이상의 보통의 필터 커패시터와의 분로에서 추가적인 커패시터를 포함할 수 있으며, 이때 상기 커패시터의 고유의 ESR은 수식 Z 0 =(L/C)^I/2에 따라서 전송선 임피던스를 정합하기에 충분하도록 선택된다. 대안적으로, 상기 종단은 개별적인 저항기, 또는 비-선형의 저항성 소자(가령, 다이오드, 또는 배리스터), 또는 능동 장치(가령, BJT, 또는 FET)를 포함하는 능동 터미네이터(active terminator)와 직렬로 상기 추가적인 커패시터를 포함할 수 있다. 반도체 증폭기라고 잘 알려져 있는, 적정하게 바이어스된 토템-폴 출력 스테이지(totem-pole output stage)의 출력 단자가 본 발명에 따르는 비-선형 종단 저항기(non-linear terminating resistor)로서 기능할 수 있다. 대안적으로, 본 발명의 에너지-밸런스 수식이 상기 인덕티브 리액터에 의해 형성되는 전송선의 에너지와 내부 및 외부 필터 커패시턴스를 구하기 때문에, 명확한 터미네이터가 생략될 수 있으며, 이로 인해서, 연산 회로가 종료 작업에 영향을 미칠 수 있다.
앞서 언급된 바와 같이, 그리고 다음의 다양한 실시예의 기재에서 알 수 있을 바와 같이, 본 발명의 기본 프로세스는 인덕티브 리액터 충전 동안 인덕티브 리액터로 이동하는 에너지량이, 재단 사이클 당 부하 에너지 요구량(per-chopping-cycle load energy requirement)을 거의 바탕으로 하도록, 에너지 밸런싱(energy balancing)을 포함하거나, 더 세부적으로는, 인덕티브 리액터의 충전을 포함할 수 있다. “요구량”은 실제 에너지 사용량, 또는 이전 사이클 동안의 에너지 사용량, 또는 사이클의 나머지 동안의 예측되는 사용량, 또는 미래의 사이클 동안 예측되는 사용량을 바탕으로 할 수 있다. 표현 “재단 사이클 당 부하 에너지 요구량(per-chopping-cycle load energy requirement)을 거의 바탕으로”은, 1) 출력 부하에 의해 요구되는 에너지의 추정치를 바탕으로, 2)출력 부하와 출력 필터 리액터에 의해 요구되는 에너지의 추정치를 바탕으로 등의 몇 가지를 의미할 수 있다. (출력 필터 리액터는 보통 전압 서플라이/조정기를 위한 커패시터이고, 전류 서플라이/조정기를 위한 인덕터일 것이다.)
본원에서 사용될 때, “재단 사이클(chopping cycle)”은 동기 컨버터(synchronous converter)의 클러킹된 주기(clocked period)이거나, 비-동기 컨버터의 본질적인 동작에서 반응적으로 발생하는 넌-코히런트 주기(non-coherent period)이다.
도 1은 본 발명의 동기 조정기(synchronous regulator)를 포함하는 플라이백 -타입의 컨버터를 도시하며, 상기 동기 조정기는 다음과 같이 동작한다.
종래 기술인 플라이백 조정기에서와 같이, 인덕티브 리액터의 하나의 극(L)이 샘플링 저항기(RIL)를 통해 입력 전압원의 하나의 단자(Vin)로 연결된다. 스위치는 상기 인덕티브 리액턴스의 나머지 극을, 상기 전압원의 나머지 극으로 주기적으로, 그리고 교대하여 연결시키며, 샘플링 저항기(RIL)를 통해, 상기 입력 전압원으로 차례로 복귀되는 출력 필터 커패시턴스 및 부하로 연결시킨다. 이 스위칭의 듀티-사이클(duty-cycle)은 출력 전압 마이너스 상기 입력 전압을 상기 입력 전압과 관련시킨다.
이 지점부터, 종래 기술 조정 기술로부터 벗어나기 시작한다. Lmain과 Ls의 합을 포함하는 인덕터(L)가 상기 전압원(Vin)의 극들 사이로 연결되고, 전류(IL)가 발생된다. IL이 발생함에 따라서, 인덕티브 장(inductive field)에 포함된 운동 에너지도 발생하고, RIL을 통과하여, 이에 비례하여 전압이 떨어진다. 증폭기(AIL)가 IL의 순간 값을 나타내는 전압 신호(VIL)를 발생시킨다.
이제부터 종래 기술과 급격하게 달라진다. VIL(t)이 멀티플라이어(ILtSQ)의 입력 모두로 적용되어, IL의 순간 값의 제곱을 나타내는 신호(VIL(t)^2)를 생성한다.
보통 낮은 주파수에서 플라이백 컨버터(flyback converter)를 동작시키는 것이 가능하지 않거나, 바람직하지 않기 때문에, 조정기의 주기적 스위칭의 주기에 대한 한계 세트가 존재할 수 있다. 방금 언급한 바와 같이 인덕터를 충전하기 시작하기 위해, 타이밍 발생기(TIMEGEN)가 차례로 상기 인덕터 L가 Vin을 가로질러 연 결되도록 플립-플롭 BISTABLE을 설정한다. 동시에, 타이밍 발생기는 현재의 재단 사이클 중 남아 있는 시간을 나타내는 하향 경사 파형(descending ramp waveform) (VdT)을 발생시킨다.
인덕터(L)를 방전하기 위해 무한의 시간이 이용가능한 것이 아니기 때문에, 그리고 무한소(infinitesimal)의 시간으로 이를 방전하기 위해 무한한 전압이 이용가능한 것도 아니기 때문에, 주어진 사이클에서 장(field)의 모든 에너지를 추출하는 것이 불가능해질 수 있다. 나머지 사이클 시간에 의해, IL, ILd의 방전된 값이 0 전류(zero current)보다 커질 수 있다.
방전 상태로의 스위칭되면, 인덕터 L가 조정기 출력의 임의의 전압과 Vin의 양단자 사이로 연결될 것이기 때문에, 방전 동안 인덕터를 가로지르는 점유 전압(dominating voltage) Vd는 출력 전압 Vo(t) + Vdi - VIN이 된다. 이때, Vdi는 "디스크" 위치에서 스위치 간의 전압 강하에 해당한다. 합산기 VdSUM가 상기 3개의 양을 처리하여, 방전 전압 신호 Vd를 생성할 수 있다. 동기 정류기(synchronous rectifier)가 SWITCH의 “디스크”극을 위해 사용되는 경우, 항 Vdi는 사소할 가능성이 높을 것이지만, 다이오드가 사용되는 경우, Vdi는 중요할 수 있다. 후자의 경우, 고정된 값이 다이오드 강하를 나타낼 수 있고, 룩업 테이블(lookup table)이 부하 전류를 바탕으로 Vdi를 복귀시킬 수 있거나, 부하-관련 전류(load-related current)에 의해 구동되는 유사한 다이오드가 Vdi를 생성하기 위해 사용될 수 있다.
수식 ILd=IL(t)-V(d)*Tdisc/L에 따라서, 인덕터(L)는 자신의 현재 전류 IL(t)에서 ILd로 방전될 것이다.
인덕터(L)는 현재 재단 사이클의 종료 지점에서 0 전류로 방전할 수 있다. L이 완전히 방전된다고 예측되는 경우, Tdisc에 대하여 사용될 양은 플라이백 시간 Tfb이다. Tfb, VTfly, VIL를 나타내는 신호와, 인덕턴스를 나타내는 전압을 생성하기 위해, VL이 멀티플라이어(FLYMULT)로 제공된다. 디바이더(FLYDIV)가 FLYMULT의 출력을 Vd로 나눠서, 수식 dT=L*DI/E에 따르는 신호 VTfly를 생성할 수 있다.
상기 신호 VL은 Lmain 및 Ls의 합산된 인덕턴스의 값을 나타낸다. Ls는 Lmain의 비율비교 측정치에 대한 표준을 포함하는 보조 인덕터이다. Lmain의 값이 적절하게 알려져 있고, 안정적인 경우, Ls는 인덕턴스 미터 비율비교기(RATIOL)와 함께 생략될 수 있고, 일정한 신호(VL)가 본 발명에 따르는 계산으로 L을 나타낼 수 있다.
VTfly가 VdT를 초과하는 경우, 현재의 사이클 내에서, 인덕터(L)를 완전히 방전시키기에는 불충분하게 시간이 남으며, 이러한 경우, VTF는 L의 방전을 예측하기 위해 사용되기에 적정한 신호가 아니다. 이러한 후자의 경우, VdT는 인덕터(L)의 방전을 예측하기 위해 사용되기에 적정한 신호이다.
Tdisc 셀렉터(selector)가 VTfly, 또는 VdT 중 더 작은 것을 선택하여, 방전 시간을 나타내는 방전 시간 신호(VTdisc)를 생성한다.
현재의 사이클의 종료 지점에서, L의 전류를 예측하는 신호(VILd)를 획득하기 위해, V(d)와 VTdisc가 인덕터 방전 멀티플라이어(LdMULT)의 입력으로 제공된다. (방전이 즉시 시작되고, 선택된 방전 시간의 끝부분에 도달할 때까지 지속될 수 있다고 가정하면) 인덕터 방전 디바이더(LdDIV)가 LdMULT의 출력을 VL로 나눠서, L의 전류 변화를 예측하는 신호를 생성할 수 있다. (방전이 즉시 시작되고, 선택된 방전 시간의 끝부분에 도달할 때까지 지속될 수 있다고 가정하면) 서브트랙터(LdSUBT)가 VIL(t)로부터 후자의 신호를 뺌으로써, L의 전류를 예측하는 신호(VILd)를 생성한다.
VILd가 멀티플라이어(ILdSQ)의 양 입력 모두로 제공되며, 상기 멀티플라이어는 IL의 예측된 방전 값의 제곱을 나타내는 신호(VILd^2)를 발생시킨다.
서브트랙터(LSUBT)가 VIL(t)^2와 VILd^2의 차이를 나타내는 신호를 발생시키며, 상기 차이가 멀티플라이어(MULTL)의 하나의 입력으로 제공된다. (인덕티브 방전이 즉시 시작되고, 선택된 방전 시간의 끝부분에 도달할 때까지 지속될 수 있다고 가정하면) VL이 나머지 입력으로 제공되어, 2로 나눠질 때, 인덕터(L)로부터 이용가능하다고 예측되는 운동 에너지를 나타내는 신호(VdKEL)가 되는 곱(V2dKEL)을 생성한다.
L이 방전함에 따라서, IL이 VIN을 통과하고, L을 통과하여, 부하 RL과 내부 필터 커패시터(Cf)에 도달하며, 임의의 외부 커패시턴스(Cext)는 RL과 연계된다. 따라서 방전 시간 동안, VIN은 L의 플라이백에 의해 발생되는 전압과 직렬로 위치하고, 따라서, VIN이 출력에 에너지를 기여한다. 이 에너지는 VIN과, 방전 동안의 L의 평균 전류와, 방전 시간의 곱이다. 대안적으로, 부하 전류와 현재 사이클의 기간이 2개의 후자 항목을 대체하여, 본 발명을 실시할 수 있다. VIN으로부터 상기 에너지를 예측하는 신호(VKEINdisc)를 발생시키기 위해, 멀티플라이어(I*TMULT)에 의해, VIL(t)이 VTdisc로 곱해지고, 멀티플라이어(KEINMULT)에서 최종 결과가 VIN에 의해 곱해진다. 또한 I*TMULT의 출력이 멀티플라이어(VKEdidiscMULT)로 통과한다.
(인덕티브 방전이 즉시 시작되고, 선택된 방전 시간의 끝부분에 도달할 때까지 지속될 수 있다고 가정하면) 합산기(SUPSUM)가 VdKEL과 VKEINdisc를 더해서, 에너지의 공급을 예측할 수 있으며, 이에 따라서, 에너지 공급 신호(VKESUP)를 생성할 수 있다.
Vo(t)는 요망 전압(Vref)보다 높거나, 낮거나, 동일할 수 있는 순간적인 값을 가지며, 본 발명의 목적은, 스위칭 사이클의 임의의 시간에서, Vo(t)가 상기 요망 전압에 대응하도록 하는 것이다. 이러한 임의의 선택된 시간은, 인덕터가 충전되고 방전된 후의 사이클의 끝부분에서 존재한다.
이러한 목적을 위해, (인덕티브 방전이 즉시 시작되고, 선택된 방전 시간의 끝부분에 도달할 때까지 지속될 수 있다고 가정하면) 커패시턴스가 요망 전압까지로 충전되기 위해 필요할 에너지의 양을 예측하는 것이 바람직하다.
이를 위해, Vo(t)가 멀티플라이어(VOtSQ)의 양 입력 모두로 제공되어, 제곱값을 나타내는 신호(Vo(t)^2)를 발생시킬 수 있다. 마찬가지로 Vref가 멀티플라이어(VrefSQ)의 양 입력 모두로 제공되어, 제곱값을 나타내는 신호(Vref^2)를 발생시킬 수 있다.
서브트랙터(CSUBT)가 Vo(t)^2와 Vref^2의 차이를 나타내는 신호를 발생시키며, 상기 차이는 멀티플라이어(CMULT)의 하나의 입력으로 제공된다. 조정기 내부 커패시턴스 더하기 임의의 외부 커패시턴스의 합을 나타내는 신호(VC)가 나머지 다른 입력으로 제공되어, 곱(V2dKEC)을 생성하고, 상기 V2dKEC는 2로 나뉠 때, (인덕티브 방전이 즉시 시작되고, 선택된 방전 시간의 끝부분에 도달할 때까지 지속될 수 있다고 가정하면) 상기 요망 전압까지 총 커패시턴스를 충전하기 위해 필요하다고 예측되는 운동 에너지를 나타내는 신호(VdKEC)가 된다.
본 발명의 조정기의 단자로 제공되는 Cf의 값 및 임의의 추가적인 커패시턴스가 적정하게 알려지고, 안정적인 경우, 일정한 신호(VC)가 본 발명에 따르는 계산에서 C를 나타낼 수 있다. 그렇지 않은 경우의 총 커패시턴스를 판단하기 위한 회로가 다음에서 설명된다.
다이오드가 인덕터(L)를 방전시키기 위해 사용되는 경우, 에너지를 소비하는 손실이 발생할 것이다. (인덕티브 방전이 즉시 시작되고, 선택된 방전 시간의 끝부분에 도달할 때까지 지속될 수 있다고 가정하면) 이러한 손실되는 에너지를 예측하는 신호(VKEdidisc)가, 멀티플라이어(VKEdidiscMULT)에 의해 생성된다. 다이오드가 아닌 동기 정류기가 사용되는 경우, 신호(VKEdidisc) 및 상기 신호를 생성하는 장치는 생략되어, 본 발명이 실시될 수 있다.
방전 동안, VIN 및 L이 에너지에 기여함에 따라, 동시에 조정기 출력 상의 임의의 부하가 에너지를 소비한다. 이 부하 에너지는 수식
KElddisc = Vo (t)* Iload * Tdisc (수식 6)
(이때, Iload=부하 전류)
에 의해, 예측된다.
부하가 충분히 저항성(resistive)인 경우, VIload를 획득하기 위해, 적합한 증폭과 함께, 조정기 출력과 직렬로 위치하는 샘플링 저항기로부터 Iload를 나타내는 신호를 선택하고, 이에 따라서 본 발명을 실시할 수 있다. 부하가 리액턴스를 갖는, 또는 샘플링 저항기를 적용하는 것이 바람직하지 않은 유사한 상황을 해결하기 위해, 부하 전류를 묵시적으로 판단하기 위한 회로가 다음에서 설명될 것이다.
부하 전류는 수식
Ild = Ctot * Vrip / Tsag (수식 7)
에 따라서 판단될 수 있으며, 이때,
Ild = 부하 전류,
Ctot = 조정기 출력에서의 총 커패시턴스,
Vrip = 피크-대-피크 출력 리플 전압,
Tsag = 사이클의 시간 빼기 L의 방전 시간이다.
앞서 제공된 두 개의 수식을 조합하면,
KElddisc = Vo (t)* Tdisc * Ctot * Vrip / Tsag (수식 8)
이다.
SWripa, SWripb, Cripa 및 Cripb를 포함하는 종래의 구조의 리플 P-P CONVERTER는 Vo(t)를 변환시켜서, Vrip을 제공할 수 있다. 이 컨버터는, L의 플라이백 전압(Vfb)이 지정된 임계 전압(VthFB)을 초과할 때, 종래의 비교측정기(FBCOMP)에 의해 발생되는 신호(VFBSW)에 의해 구동된다.
VKElddisc를 발생시키기 위해, 방전 시간 동안 소모될 앞서 언급된 에너지를 예측하는 신호, VC, Vo(t), Vrip 및 VTdisc가 멀티플라이어(KElddiscMULT)로 제공되며, 그 출력이 디바이더(KElddiscDIV)로 제공되며, 상기 디바이더의 몫이 신호(VKElddisc)가 된다.
합산기(SUPSUM)가 에너지의 공급을 예측하는 것과 마찬가지로, (인덕티브 방전이 즉시 시작되고, 선택된 방전 시간의 끝부분에 도달할 때까지 지속될 수 있다고 가정하면) 유사한 방식으로 합산기(DEMSUM)가 VdKEC, VKElddisc 및 VKEdidisc를 더해서, 에너지의 요구량을 예측하여, 에너지 요구량 신호(VKEDEM)를 생성할 수 있다.
밸런스 비교측정기(BALCOMP)가 상기 예측된 에너지 공급 신호(VKESUP)를 상기 예측된 에너지 요구량 신호(VKEDEM)와 비교한다. 신호(VKESUP)가 신호(VKEDEM)를 초과할 때, BALCOMP가 OR 게이트의 입력(ORRESET)에서 논리값 1을 발생하며, 차례로 BISTABLE을 재설정하고, SWITCH를 스위칭하여 인덕터(L)의 방전을 개시한다.
원리적으로, 이 실시예에서, 명시적으로 해결되지 않는 또 다른 에너지 손실 항목이 존재하며, 인덕터(L)와 연계될 수 있는 임의의 스너버 망(snubber network)의 임의의 저항기에 의해 흩어져 버리는 에너지가 그것이다. 실전에서, 이 에너지는 주의를 기울이지 않을 만큼 작다고 발견됐으며, 따라서 명확하게 해결되는 앞서 언급된 에너지 항목 중 비-실질적인 오류로서 존재한다.
TIMEGEN은 BISTABLE을 새롭게 설정하여, 현재 사이클의 끝부분에서 새로운 사이클을 시작시킬 수 있다. 플라이백 시간(flyback time)이 현재 사이클의 나머지 시간과 동일하거나, 초과하는 경우, 이는 예측되고 선택된 방전 시간의 종료 후에, 발생할 것이다. 그러나 플라이백 시간이 현재 시간의 나머지보다 작은 경우, 인덕터(L)는 새로운 사이클의 충전이 개시될 때까지, 충분히 0인 전류를 전도할 것이다.
에너지 밸런스가 본 발명의 조정기의 유일한 재설정 항목이라면, 이 조정기는 종래 기술의 조정기와 파괴적인 폭주에 대한 성향을 공유할 것이다. 이 성향의 원인은, 인덕터가 무한한 전압, 또는 무한한 시간 없이, 즉시 방전될 수 없다는 사실이다. 인덕티브 충전의 개시에서, 추가적인 충전 시간이 이용가능한 인덕티브 에너지를 증가시킨다. 그러나 방전 동안 이용가능한 전압-시간 곱이 인덕터를 방전시키기에 불충분해질 때까지, 인덕터를 충전하는 경우, 충전 시간이 증가됨에 따라서 이용가능한 에너지가 감소되기 시작한다. 또한 방전 시간 동안의 VIN으로부터의 에너지가 방전 시간에 의해 제한받는다. 본 발명을 설명하는 이러한 특징에서, 또한 에너지 공급 신호(VKESUP)가, 비교측정기(TACOMP)와 함께 디퍼런시에이터(differentiator)(CTA 및 RTA)를 포함하는 기울기 검출기(slope detector)로 유입된다. 시간에 대한 VKESUP의 기울기가 반전될 때, 즉, “턴-어라운드(turn-around)”될 때, COMPTA로부터의 신호(VTA)가 ORRESET로 제공되어, BISTABLE을 재설정하고, 이로 인해 SWITCH가 스위칭되어, 인덕터 충전 사이클이 종료된다. 본 발명의 턴-어라운드 양태는, 피드백의 특정 기울기가 우세적이며, 양의 피드백이 조정기의 파괴를 발생시킬 우려가 있는 종래 기술과 대비된다. 일반적으로, 종래 기술은 듀티-사이클의 임의의 제한(arbitrary limitation)에 의해, 턴-어라운드를 피 하거나, 턴-어라운드가 발생하는 경우, 전체 전류 드로우(current draw)를 제한함으로써, 파괴를 방지하는데, 이 두 가지 접근법 모두, 동작에 있어, 바람직하지 않는 효과를 일으킬 수 있다. 본 발명의 턴-어라운드 양태가 VKESUP, 또는 VdKEL에 반응하는 턴-어라운드를 이용하여 실시될 수 있다.
인덕턴스의 함수로서 VL을 발생시키기 위한 방법은 다음과 같다. Lmain과 Ls는 함께 총 인덕턴스(L)를 포함한다. Lmain의 값은 자신의 코어의 B-H 곡선의 비선형성에 의해, 변조될 수 있는 반면에, Ls는 Lmain보다 더 작은 인덕턴스를 갖도록, 예를 들어, 1%, 또는 10%만큼 더 작은 인덕턴스를 갖도록 선택될 수 있으며, 이에 따라서, 작은 AC 전압을 강하할 수 있다. Ls가 적합하게 선택된 경우, Lmain이 포화상태로 접근하는 자신의 B-H 곡선의 선형 부분에 남아있는 것이 바람직할 것이다. 또한 Ls는 가능한 정확하도록 선택될 수 있다. Il이 Lmain과 Ls 모두를 통과하여 흐르기 때문에, AC 전압(Vtot)이 자신의 직렬 조합을 가로질러 강하되며, 반면에, 더 작은 전압(Vs)이 Ls를 가로질러 강하된다. 디바이더(LRATIOMETER)에 의해 제공되는, Vs에 대한 Vtot의 비가 적합하게 스케일링되어, Lmain 더하기 Ls의 실제 값에 반응하는 VL의 공급원을 제공하는데, 이때, 상기 실제 값은 본 발명에 따르는 에너지 계산을 위해, 그리고 Lmain이 잘못된 값이거나 포화상태로 접근하고 있다고 알리기 위해 사용될 수 있다. 직렬 연결된 인덕터의 전압 비를 이용하거나, 병렬 연결된 인덕터의 전류 비를 이용하는 비율비교에 의해, 또는 본 발명의 또 다른 특징에서 나타나는 전류 변화로 나눠지는 볼트-시간 곱으로부터의 묵시적 판단에 의해, 인덕턴스가 판단될 수 있다. 인덕턴스의 비율비교적 판단은 공지된 것이지만, 스위칭 조정기의 제어 루프에서의 에너지의 에너지 계산으로의 적용이 이 특징에서 설명되는 본 발명의 하나의 양태이다. VL을 발생시키기 위한 또 하나의 회로가 다음에서 세부적으로 설명된다.
본원에서 설명되는 실시예 중 일부는, 인덕터 리액터의 값을 판단하기 위해, 또는 그곳에 저장된 플럭스를 판단하기 위해, Il, 즉, 인덕티브 리액터의 전류를 판단할 필요성을 가질 수 있다. 이를 위한 하나의 방법은 전류 거울(current mirror)을 사용하는 것일 수 있다. 전류 거울은 상업적으로 이용가능한 장치의 사용을 포함하여, 종래 기술에서 잘 알려져 있으며, 가령, SENSFET, HEXSENS, 또는 미러FET이 있다. 전류를 감지하기 위한 그 밖의 다른 임의의 방법은, 본 발명의 범위 내에 속하는 것으로 봐야한다. 본원에서 설명되는 것과 유사한 기법 및 방법이 사용되어, 부하, 또는 출력 필터 커패시터의 전류를 포함하는 구현된 회로 내의 그 밖의 다른 전류를 판단할 수 있다.
커패시턴스의 함수로서 VC를 발생시키기 위한 방법은 다음과 같다. 본 발명에 따르는 예측을 위해 에너지를 저장할 수 있는 커패시턴스가 내부 조정기 필터 커패시턴스 더하기 상기 조정기 출력 단자로 연결되는 임의의 커패시턴스를 포함한다. 스위칭 사이클에 의해, 각각의 서셉턴스(susceptance)에 따라 내부 커패시턴스와 외부 커패시턴스 사이에서 분할되는 IL의 AC 전류 부분이 발생된다. 이러한 특징에서, 샘플링 저항기(RIld)를 통과하는 L의 방전 전류가 AIld에 의해 증폭되는 전압을 강하시키고, 고역-통과 필터(high-pass filter)(HPF)를 통과하는 것은 부하 및 필터 전류의 AC 부분, 즉, 총 출력 커패시턴스에서 흐르는 모든 전류를 나타내 는 신호(VIld)를 생성한다. 샘플링 저항기(RICf)를 통과하는 Cf가 증폭기(AICf)에 의해 증폭되는 전압을 강하시켜서 신호(VICf)를 생성하면, 이는 디바이더(CRATIOMETER)의 제수 입력으로 제공된다. 따라서 Cf의 전류에 의해 나눠지는 IL의 AC 부분(Cf가 정확하게 알려져 있고, 비율비교적 출력이 적합하게 스케일링된 경우)은 C의 실제 값에 반응하는 VC의 공급원을 제공하며, 이때 그 전압이 본 발명에 따르는 에너지 계산을 위해 사용될 수 있다. 도면에서 나타나는 와 같이, 샘플링 저항기, 증폭기 및 필터를 이용하여, 또는 또 다른 도면에서 상세히 나타나는 바와 같이 전류 트랜스포머를 이용함으로써, 적합한 피제수와 제수가 얻어질 수 있다. 커패시턴스의 비율비교적 판단은 공지되어 있지만, 스위칭 조정기의 제어 루프에서의 에너지의 에너지 계산으로의 적용은 본 발명의 하나의 양태이다. VC를 발생하기 위한 그 밖의 다른 회로가 다음에서 더 상세히 설명된다.
TIMEGEN의 재설정 신호가 적정한 동작을 위해 항상 필수적인 것은 아니지만, 조정기 출력의 주파수가 알려져야 할 때, 가령, 몇 개의 조정기의 동기 동작이 요구될 때, 유용할 수 있다.
이 실시예에서, 나타난 연산 기능은 공지된 아날로그 기법을 이용하여 수행된다. 수천가지 타입의 공지된 연산 증폭기 중 몇 개를 이용하여, 덧셈(addition)과 뺄셈(subtraction)이 수행될 수 있다. Analog Devices AD734 멀티플라이어/디바이더 등의 Gilbert-셀 장치를 이용하여, 곱셈과 나눗셈이 수행될 수 있다. 또한 BJT의 예측 가능한 대수 I/V 동작을 이용하는 공지된 기술을 이용하여 곱셈 및 나눗셈이 수행될 수 있다. 대안적으로, 공지된 펄스-폭 변조 기법이 사용되어, 이 실 시예의 다소 느린 곱셈/나눗셈 기능, 가령, 인덕턴스 및 커패시턴스의 계산을 수행할 수 있다. 이들 기법 모두는 개별 부품에서 모노리틱 집적 회로까지의 넓은 범위의 모노리틱 집적도(degree of monolithic integration)를 이용하여 구현될 수 있다. 딜레이가 에너지-밸런스 오류를 발생하기 때문에, VIL 및 Vo(t)에 반응하는 연산 경로(computational path)에 있어서 에너지 항목의 계산을 위해 빠른 기법을 이용하는 것이 최선이다. 본 발명의 이러한 동기 실시예의 에너지 항목의 계산에 있어서, “시간은 중요한 요소이다(time is of the essence)”. 마찬가지로, 바람직한 부하 과도 응답이 요망되는 경우, 이 실시예의 부하 에너지 항목을 예측하기 위해, 빠른 기법이 필요하다.
도 2는 약 1mA 내지 40mA의 램프 부하(ramp load)의 변화를 이용하고, 출력 단자에서 70㎌의 스위칭된 커패시턴스에 의해, 실험되어, 내부 10㎌ 커패시터를 갖고, 10㎌ 내지 80㎌의 총 커패시턴스 변화를 도출할 때의 도 1의 조정기의 파형을 보여준다. 출력 파형 Vo(t)의 리플 진폭은 총 커패시턴스에 충분히 반비례한다. 요망 전압(이 경우, 5V)이 Vo(t) 리플의 피크(peak)에서 발생하기 때문에, Vo(T)의 상단이 5V에서 충분히 유지된다. 커패시터가 갑작스럽게 강하하고, 이로써 시시각각 새로운 참(true) 값을 훨씬 초과하는 커패시턴스에 대한 내부 리포트를 남길 때, 이에 따른 스파이크(spike: 산 모양으로 꺾어 올라간 부분)가 발생한다. 기록에서 VC는 하향 이동하는 것처럼 보이며, 본 발명의 이 실시예에 의해, 커패시턴스 미터의 출력이 포함된다. VC의 피크만이 커패시턴스를 보고하기 위해 사용된다. VL은 VC의 리플 아래에 감추어져 있는 것처럼 보이며, 본 발명의 이 실시예에 의해, 인덕턴스 미터의 출력이 포함된다. VL이 22μH의 내부 인덕턴스를 정확하게 보고한다. 부하 전류에 대한 정보를 포함하는, 방전 시간 동안의 부하 에너지를 나타내는 항목의 내부적인 존재에도 불구하고, 본 실시예에서 이용가능한 Iload에 대한 어떠한 명시적인 항목도 존재하지 않기 때문에, 하단의 파형은 Iload의 별도의 리포트이다.
도 2뿐 아니라, 본 발명의 결과를 보여주는 그 밖의 다른 그래프는, 전기 회로를 위한 종래의 컴퓨터 시뮬레이션 툴인 SPICE를 이용하여 생성된다.
도 3은 본 발명의 단순화된 형태에 따르는 조정을 이용하는 플라이백 컨버터에 대한 SPICE와 실제 테스트되는 하드웨어 설계 다이어그램이다. 이 컨버터는 VBat로부터의 1.1 내지 1.6볼트의 입력 전압에서 동작하며, 100㎽의 전력을 갖고 부하 I1으로 5V의 출력을 생성한다. L1, Q15, C4, C5 및 R22가 약 67㎑의 주파수를 갖는 종래 속성의 L-C 오실레이터를 형성한다. 이것의 출력은 커패시터 C7에 의해, 샤프닝 및 듀티-사이클 수정 회로로 AC-연결되며, 상기 샤프닝 및 듀티-사이클 수정 회로는 Q14, R14, R15 및 R17을 포함하며, 이들 모두는 U1b에 의해 버퍼링되어 재단 신호(chopping signal)를 제공할 수 있다. U1a는 컨버터의 활성(enablement), 또는 비활성(disablement)에 대한 것을 제공한다. R18, C1 및 U1c가 재단 신호의 상승 에지(rising edge)를 지연시켜서, 그 것이 U2a, b를 쌍안정(bistable)시키기 위한 CLeaR 신호와 혼동되는 것을 방지할 수 있다. 출력 드라이브를 증가시키기 위해, Bistable U2a, b는 실제로 패키지 당 2번 발생하는 래치(latch)에 대하여 혼합적으로 이뤄지는 단일 쌍안정이다.
컨버터가 시동하고, 자신의 출력을 증가시킴에 따라서, 조정기가 동작 중에 억제되며, 완전한 듀티 사이클에서 재단 신호가 쌍안정 U2a, b를 통과한다. 이들의 출력은, Q16, L2, R26, C8 및 D4를 포함하는 종래의 플라이백 컨버터를 구동시키며, 후자가 필터 커패시터(C6)를 다시 보충한다. C2는 플라이백 컨버터에게 로컬 에너지를 공급하고, L2와 접지 사이에 짧은 AC 리턴을 제공하기 위한 레저바 커패시터(reservoir capacitor)이다. D4는 종래 기술의 동기 정류기로 대체되어, 본 발명을 실시할 수 있다. R25, Q17, Q23, Q11, Q19, Q18, Q22, R32, R31, R29, R28, C13, C9, R23, R24, R10 및 C10이, 인덕터 충전 동안의 Q16과 L2의 전류의 복제인 전류 싱크 출력(current sink output)을 갖는 전류 모니터를 형성한다. R5, R9, R11, R12, R7과 함께, Q3, Q6, Q5, Q7, Q9, Q10, Q8 및 Q12가 전압 증폭기를 형성한다. D7 레벨이 5V 출력을 2.5V로 이동시키고, 이때, 리플이 중첩된다. D8은, Q3의 베이스에서, 증폭기의 비-반전(non-inverting) 입력으로 유입되는 2.5-볼트 기준이다. V4의 종단 상에서 이동된(즉, 음으로) 리플이 입력 저항기터(R4) 및 가속 커패시터 (speedup capacitor, C11)를 통해, Q6의 베이스로 도달되며, 이것은 상기 동일한 증폭기의 반전 입력이다. D6는 증폭기 출력의 과도한 음의 편위(negative excursion)를 방지한다. R3, R20, R21, D1, D2 및 D3이 곡선-접합 피드백 망(curve-fitting feedback network)을 형성하여, 리플의 복제본을 제곱근 함수로 대략적으로 구부러질 수 있다. C2는 증폭기의 과도 응답을 조정한다. 증폭기는 반전 증폭기이고, 2.5볼트를 기준으로 하고, 그 출력은 양의 방향으로 나타나는 상승하는(positive-going) 구부러진 톱니파(sawtooth wave)이기 때문에, 하강(negative going) 출력 리플의 제곱-근이 5볼트 이하이다. Q22에 의해 싱크(sink)되는 인덕터 전류의 복제본은 R2를 가로지르는 하강 전압 강하를 전개한다. 상기 강하가 Q2의 베이스를 2.5볼트 이하로 가져하는 것을 만족시킬 때, Q1, Q2, Q4 및 R1을 포함하는 비교측정기가 전류를 R8로 소싱(source)하고, NOR 게이트(U1d)를 통과하여 쌍안정(U2a, b)을 재설정하여, Q16을 끄는 전압을 생성하고, 이에 따라서, L2의 충전을 종료하고, C6로 자신의 에너지를 전달하는 것을 개시한다. Q13이 자신의 에미터(emitter)에서 음의 편위(negative excursion)를 클램핑한다. 배터리 전압이 1.1볼트 이하로 떨어질 때, 배터리를 교체할 필요성을 나타내기 위해, Q20, Q21, Q24, R27, R30, R33 및 R34가 LED(D5)를 밝힌다.
도 4는, 부하가 1㎃ 내지 19㎃로 갑작스럽게 변하고, 1㎃로 다시 갑작스럽게 변할 때, 도 3의 컨버터와 조정기의 과도 응답을 도시한다.
도 5는 도 3의 컨버터와 조정기의 리플을 도시하며, 이때, 부하는 0㎃ 내지 20㎃로 기울어진다. 전부하(full load)에서, 이론적 최소 리플은 27.2㎷이고, 도 2의 회로의 리플은 27.4㎷이다.
도 6은 본 발명에 따라서, 플라이백-타입 컨버터를, 상기 컨버터의 입력 단자와 출력 단자 사이에 갈바니 고립 장벽(galvanic isolation barrier)을 제공하기 위한 부품과 접합하는 방법을 도시한다.
이러한 적응을 위해, 도 1에서 도시된 연산 회로가 상기 고립 장벽의 외부 측부 상에 위치할 것이다. 플라이백 동안, 고립된 플라이백 컨버터에서 입력으로부터의 에너지가 출력에서 나타나도록 고립 장벽을 교차할 수 없기 때문에, 신 호(KEin)를 예측하기 위한 도 1의 회로가 제거되거나, 비활성화될 것이다. 임의의 적용되는 회선비(turns-ratio)를 수용하도록 VIL(t)가 조정되어야 하며, VL은 상기 비의 제곱값에 따라서 조정되어야 한다.
Lmain의 고립은 단순한 문제이며, 단순히 또 다른 권선을 얻어서, 트랜스포머가 될 수 있다. Ls가 Lmain에 비해 큰 경우, 이를 Lmain의 회선비 및 새로운 권선과 동일하거나, 적정하게 관련되어 있는 회선비의 트랜스포머로 만들도록 선택할 수 있다. 이러한 경우, 점선으로 표시된 바와 같이, LRATIOMETER를 고립 장벽의 출력 측으로 이동시킬 수 있다.
대안적으로, Ls가 상대적으로 작은 경우, 입력 측 상에 비율비교기를 보유하고, US 특허 제4,395,647호 및 제4,383,222호에서 기재되어 있는 고립 증폭기, 또는 광학(또는 자성) 링크를 포함하는 ADC 및 DAC, 또는 이러한 링크를 포함하는 V-F 및 F-V 컨버터, 또는 다수의 그 밖의 다른 고립 기술 중 하나 등의 고립 증폭기(isolation amplifier)를 이용하여 VL을 고립 장벽을 가로질러 통과시킬 수 있다.
VIN은, VL에 대한 것과 동일한 기술을 이용하여, 장벽을 가로질러 통과될 수 있다.
VIL(t)의 장벽 통과는 약간 더 복잡하다. 적정한 충실도(fidelity)를 갖고 이러한 신호를 통과시키기 위해, 선택된 고립 증폭기, 또는 그 밖의 다른 회로가 충분한 대역폭을 점유하지 못할 수 있다. 전류 트랜스포머가 사용될 수 있지만, 후자는 묵시적으로 고역-통과 필터(high-pass filter)이지, DC 정보를 통과시키기 않 는다. 해결책은 고립 증폭기(또는 그 밖의 다른 회로)와 전류 트랜스포머를 함께 사용하는 것이다. 이 도면에서, 버든 저항기(burden resistor)(RILb)를 갖는 전류 트랜스포머(TIL)가 약 1㎑ 내지 수백㎒의 IL의 AC 성분을 통과시킬 수 있다. RILb에 의해 나눠지는 자신 고유의 인덕턴스의 시간 상수를 설정함으로써, TIL의 코너 주파수(corner frequency)가 설정될 수 있다. 또한 전류(IL)가 RILa를 통과하여, IL의 DC 정보를 고립 장벽을 가로지르게 하는 고립 증폭기(AISOIL)로 유입시키는 비례 전압을 강하시킨다. TIL을 통과하는 AC 부분과, AISOIL을 통과하는 DC 부분의 부호 및 이득이, 동일한 이득 및 부호를 갖게 대응하도록 적정하게 만들어질 것이다. 도면상 나타나는 바와 같이, 또는 그 밖의 다른 다수의 종래 기술의 회로에 의해, IL 정보의 AC 및 DC 부분이 합산될 수 있다. TIL과 AISOIL의 통과대역(passband)의 겹치는 부분이 존재하는 경우, 상기 겹치는 응답을 제거하기 위해, 저역-통과 필터(ILLPF)가 사용될 수 있다. 대안적으로, 2개의 경로의 코너 주파수가 서로 동일하게 설정되는 경우, ILLPF가 제거될 수 있다. 상기 코너 주파수들을 등화하는 것(equalizaing)은 매끄러운 교차를 생성하며, DC에서부터 매우 높은 주파수까지의 충분하게 평평한 응답이 도출된다.
증폭기(AIL)는 VIL(t)를 스케일링하기 위해 적정하게 필요할 수 있다.
또한 VIL을 컨디셔닝하기 위한 이러한 기법은, 상대적으로 큰 전압이 종종 IL 정보의 갈바닉 연결된 샘플링을 바람직하지 않게 만드는 비-고립 컨버터(non-isolate converter)에서 유용하다.
도 7은 본 발명의 비동기 조정기를 포함하는 플라이백-타입 컨버터를 도시하 며, 상기 컨버터는 다음과 같이 동작한다.
종래 기술의 플라이백 조정기에서와 같이, 인덕티브 리액터의 하나의 극이 임의의 샘플링 저항기를 통해, 입력 전압원의 하나의 단자로 연결된다. 스위치들 중 하나는 다이오드일 수 있고, 상기 인덕티브 리액턴스의 나머지 극을 상기 전압원의 나머지 극과, 출력 필터 커패시턴스 및 부하로 주기적으로, 그리고 교대하여 연결할 수 있으며, 차례로 상기 입력 전압원으로 복귀된다. 이 스위칭의 듀티-사이클은 출력 전압 빼기 상기 입력 전압을 상기 입력 전압으로 연결시킨다.
인덕터(L)가 충전되는 동안, 전류(IL)가 발생한다. IL이 발생함에 따라서, 인덕티브 장(inductive field)에 내포되는 운동 에너지도 발생한다. RIL을 통과하는 IL이 이에 비례하여 전압을 강하시킨다. 증폭기(AIL)가 IL의 순간적인 값을 나타내는 전압 신호(VIL(t))를 발생시킨다.
지금부터 종래 기술과 달라진다. VIL(t)이 멀티플라이어(ILtSQ)의 양 입력 모두로 제공되어, IL의 순간적인 값의 제곱을 나타내는 신호(VIL(t)^2)를 생성한다.
인덕터(L)의 에너지에 비례하는 상기 신호(VIL(t)^2)가 디바이더(KELSCL)의 하나의 입력으로 제공되며, 스케일링 신호(VKKEL)가 디바이더의 나머지 입력으로 제공되어, 곱(VKEL)이 생성되며, 상기 VKEL은 인덕터(L)로부터 이용가능하다고 예측되는 운동 에너지를 나타낸다.
출력 전압(Vo(t))이 요망 전압(Vref)보다 높거나, 낮거나, 또는 동등한 일부 순간 값을 가지며, 본 발명의 목적은 Vo(t)가 스위칭 사이클의 임의의 시점에서, 상기 요망 전압에 대응하도록 하는 것이다. 이러한 임의의 선택된 시간은, 인덕터가 충전되고 방전된 후의 사이클의 끝부분에서이다. 이러한 목적을 위해, 요도 방전이 즉시 개시된다고 가정할 때, 커패시턴스가 요망 전압으로 충전되기 위해 필요한 에너지의 양을 예측하는 것이 바람직하다.
본 발명의 조정기의 리플은 작기 때문에, Vo(t)는, 총 커패시턴스(Cf + Cext)를 요망 전압(Vref)까지로 충전하기 위해 요구되는 에너지의 바람직한 편적-선형 근사치를 포함한다.
본 발명에 따르는 조정기는 앞서 설명된 바와 같이, Vo(t)를 강건하게(robustly) 회복시키기 위한 시도를 한다. 덧붙여, 인덕턴스 및 커패시턴스의 내부 리포트가 올바르지 않을 때라도, 이들 에너지가 충분히 올바른 비(ratio)로 보고되는 한, 상기 조정기는 에너지 밸런스를 올바르게 유지하는 경향이 있다. 상기 조정기의 주 기능이 조정하는 것이기 때문에, 이들 속성이 이용되어, 인덕턴스 및 커패시턴스의 올바른 리포트의 부재에도 불구하고, 본 발명에 따르는 조정기를 단순화할 수 있다. 이는 다음에서 설명된다.
VC에서의 순간 전압이 커패시턴스에 대한 인덕턴스의 비, L/C 비를 올바르지 못하게 보고한 경우, Vo(t)는 Vref에 올바르게 대응하는 것에 실패한다. 서브트랙터(dVSUBT)는 실패한 대응, 즉 오류의 부호와 양을 나타내는 신호(VdV)를 발생시킨다. VdV가 멀티플라이어(VdVMULT)의 하나의 입력으로 유입되며, 스케일링 전압(VKdV)이 상기 멀티플라이어의 나머지 입력으로 제공되어, 상기 오류의 지정된 부분을 나타내는 신호(VERRFRAC)를 발생시킬 수 있다. VERRFRAC의 극성은 VC의 오 류를 다음과 같이 수정하도록 만들어진다. 종래의 구조의 BUF1, Sh1, Ch1, BUF2, Sh2 및 Ch2를 포함하는 샘플-홀드(S+H)가 하나 이상의 사이클에 대하여 VC의 현재 값을 저장하여, 신호(VCs1)를 생성한다. 합산기(CLOOPSUM)가 VCs1에 VERRFRAC를 더하여, VC의 더 올바른 새로운 값을 생성할 수 있으며, 상기 새로운 값은 다음의 사이클에서 사용된다. 따라서 몇 번의 사이클 내에서, 이 조정기의 L/S 비의 오류가 제거되어, VC의 정정된 값이 생성될 수 있다.
상기 VC의 올바른 값이 멀티플라이어(KECMULT)의 하나의 입력으로 제공되는 동안, 상기 멀티플라이어의 나머지 입력으로 VdV가 제공된다. VdV는 Vref에 적정하게 대응하도록 Vo(t)를 올바르게 복구하기 위해 요구될 에너지의 양에 비례하는 정보를 포함한다. 이 곱셈의 결과가 신호(VKEC)이며, 상기 VKEC는 본 발명에 따라 조정기의 총 출력 커패시턴스를 다시 채우기 위해 적정하게 요구되는 에너지에 비례한다. VKEL와 VKEC가 에너지 밸런스 비교측정기(BALCOMP)의 입력으로 제공되며, 전자가 후자를 초과할 때, 상기 비교측정기가 재설정 신호(VRES)를 생성한다. OR 게이트(ORRESET)를 통과하는 이 재설정 신호가 플립-플롭(BISTABLE)을 재설정하여, 차례로 스위치(SWITCH)를 개방하여, 인덕터(L)의 충전을 종료하고 방전을 개시한다.
ORRESET의 나머지 입력이 인덕터(L)의 과전류에 반응하며, 이는 비교측정기(ILHICOMP)에 의해 구동되어, VIL(t)이 임계 전압(VILthHI)을 초과할 때마다 재설정을 발생시킨다. 종래 기술에 따르면, 이러한 과전류 재설정 기능이 조정기를 과전류로부터 보호한다. 이러한 비동기 조정기에서, 인덕터(L)를 방전시키는 시간 은 요구되는 만큼 길기 때문에, 어떠한 에너지 턴-어라운드, 가령, 동기 조정기에 의해 조작되는 것이 존재하지 않는다. 비동기 조정기에서, 전류 한계는 부품을 보호하는 것과 바람직하지 않게 긴 재단 사이클을 방지하는 것을 모두 만족시킨다.
충전이 종료될 때, 인덕터(L)의 전류가 계속 흘러서, 다이오드(D)나 동기 정류기(synchronous rectifier)를 켜고, 부하 전류를 공급하고, 조정기 출력 커패시턴스를 다시 채운다. 신호(VIL(t))가 비교측정기(ILLOCOMP)의 하나의 입력으로 제공되며, 상기 비교측정기는, VIL(t)가 임계 전압(VILthLO) 이하로 내려갈때마다 설정 신호(VSET)를 발생시킨다. 따라서 인덕터(L)가 충분히 방전되면, BISTABLE이 설정되고, 그 후, 상기 BISTABLE이 SWITCH를 폐쇄하여, 인덕터(L)를 충전함에 따른 또 다른 사이클을 개시할 수 있다.
다이오드(D)를 켜고, 전류를 공급할 때, 인덕터(L)가 Vo(t)를 초과하는, 그리고 VIN을 초과하는 전압을 발생시킨다. 상기 인덕터는 방전하기 때문에, “플라이 백”이라고 일컬어진다. 인덕터(L)의 전압이 비교측정기(FBCOMP)의 하나의 입력으로 연결되며, 상기 비교측정기의 나머지 입력으로는 임계 전압(VthFB)이 연결된다. 따라서 플라이백 시간 동안, 즉, 인덕터(L)의 방전 동안, FBCOMP가 신호(VFBsw)를 발생시킨다. 상기 신호(VFBsw)가 샘플-홀드(S+H)의 스위치를 구동시킨다.
VKKEL이 L의 실제 값으로 올바르게 스케일링되는 경우, 올바른 출력 전압을 구하기 위한 본 발명의 조정기의 제어 루프에 대한 속성에 의해, 신호(VC)에 의한 총 커패시턴스의 올바른 리포트가 도출될 것이다. 그러나 VKKEL이 L에 정합되지 않 는 경우, 이 조정기는 여전히 조정할 것이지만, 총 커패시턴스에 대한 값을 틀리게 보고할 것이다. 이 경우, 그 과도 응답이 다소 저하될 수 있다.
신호(VKdVSCL)이 사이클 당 오류 정정률을 판단한다. 예를 들어, VKdVSCL의 높은 값이 커패시턴스의 급작스러운 변화에 대한 더 신속한 응답을 도출할 것이지만, 더 많은 오버슈팅(overshoot: 빗맞춤)의 가능성을 동반할 것이다. 반면에, 낮은 값은 오버슈팅 없는 더 느린 정정을 생성할 것이다. 더 복잡한 실시예에 비교되는 이 실시예의 한 가지 작은 단점은 커패시티브 피드백 루프(capacitive feedback loop)의 사이클 당 확률적 정정이 커패시턴스 정정이 만들어질 비율을 제한한다는 것이다. 이 문제는 커패시턴스의 갑작스러운 변화가 만들어지는 경우에만 나타난다. 상당한 커패시턴스의 갑작스러운 추가에 의해, 일시적인 출력 전압 드루프(droop)가 도출되고, 상당한 커패시턴스의 갑작스러운 제거에 의해, 일시적인 출력 전압 스파이크가 도출된다. 상기 스파이크가 적용상 문제를 초래하는 경우, 선택된 확률(fraction)로, 출력 전압이 요망 전압을 초과할 때, 재설정 신호를 ORRESET로 더하는 것이 사소한 문제이다.
라인, 또는 부하 변화에 관계없이, 그리고 총 커패시턴스에 관계없이, 올바른 출력 전압을 구하기 위한 본 발명의 에너지 밸런스 피드백 루프의 속성은 너무 강력해서, 이러한 단순화된 실시예에서, 커패시턴스 피드백 루프의 동작에 의해, 본 발명의 다른 도면에서 명시적으로 해결되는 더 작은 다수의 항목이 간단하게 생략될 수 있다.
도 8은 1㎃ 내지 50㎃의 램프 부하 변화에 의해, 그리고 40㎌ 내지 80㎌의 커패시턴스 변화에 의해, 도 7의 조정기가 실험될 때의 출력 파형을 도시한다. 실질적으로, 리플은 커패시턴스에 반비례함을 먼저 알아야 한다. 둘째로는 이 도면에 대하여, 상기 조정기의 출력 단자로 교대로 연결되고, 연결해제되는 40㎌의 외부 커패시터에 의해, 도 7의 조정기가 실험되었다. 상기 조정기를 상기 커패시턴스 변화에 적응시키기 위한 어떠한 조절도 적용되지 않았지만, 상기 조정기가 상기 커패시턴스 변화에 자동으로 적응된다. 이 기록의 약9.7mS에서의 Vo(t)의 피크의 약간 처지는 것(드루프: droop)은 바로 즉각적이지 못한 적응화로 인해 발생된다. 12mS와 14mS 간의 유사한 드루프의 부재는 이 시간까지, 상기 조정기가 상기 커패시턴스 변화로 적응했음을 보여준다.
약 17.5mS에서의 스파이크는 전부하에서의 커패시턴스의 갑작스러운 변화로부터 발생된다. 연산 회로는 비교적 큰 커패시터를 충전하기에 충분한 에너지를 작은 커패시터로 넣고, 이에 따라서, 일시적인 작은 과전압 상태가 발생되며, 그 바로 즉시, 갑작스러운 부하 제거가 뒤따른다. 이제, 필터 커패시터에서 전하가 포획되고, 상기 커패시터를 방전시키기 위해 추가적인 회로가 구현되며, 상기 전하가 흩어지는 유일한 방법은, 17.6mS 내지 18.5mS의 램프 동안 그러는 것처럼, 부하가 전하를 드레이닝(drain)하는 것이다. Vo(t)가 18.5mS에서 방금 회복될 때, 새로운 부하 램프(load ramp)가 최소의 커패시턴스에서 상기 조정기를 실험하는 것을 개시한다. 18.5mS와 20.9mS 사이에서의 Vo(t)의 피크의 험프(hump)는 가장 최근의 커패시턴스 변화로의 즉각적이지 못한 적응화로부터 발생될 수 있으며, 반대 극성인 것을 제외하고는, 12mS 내지 14mS 사이의 드루프와 유사하다. 앞서 언급된 드루프에 서와 같이, 조정기가 다음 부하 사이클만큼 적응되어, 22.2mS와 24.5mS 사이에 실질적으로 어떠한 험프도 생성하지 않는다.
도 9는 본 발명의 비동기 조정기를 포함하는 플라이백-타입의 컨버터를 도시하며, 상기 컨버터는 도 7의 것과 유사하지만 약간 더 단순하다.
이 실시예의 인덕티브 에너지 부분은 도 7의 것과 동일하게 동작한다. 올바른 출력 전압을 구하기 위한 이 실시예의 속성은 마찬가지로 견고하다.
Vo(t)가 멀티플라이어(Vo(t)SQ)의 양 입력 모두로 유입되어, Vo(t)의 제곱을 나타내는 신호(Vo(t)^2)를 생성한다. 마찬가지로, Vref가 멀티플라이어(Vref^2)의 양 입력으로 유입되어, Vref의 제곱을 나타내는 신호(Vref^2)를 생성한다. 제곱을 나타내는 이들 2개의 신호가 서브트랙터(sDQSUBT)로 유입되어, Vref^2-Vo(t)^2를 나타내고 커패시티브 에너지(capacitive energy)에 비례하는 신호(VdSQ)를 발생하며, 상기 신호는 멀티플라이어(KECMULT)의 하나의 입력으로 유입된다. 또한 VdSQ가 합산기(ERRORSUM)로 유입되며, 그 출력이 피드백 신호(VFB)를 생성한다. SWFB, RFB 및 CFB를 포함하는 종래 구조의 평균 홀드 회로(averaging hold circuit)가 2분의 1 이상의 사이클에 대하여 VFB의 현재 값을 저장하며, 상기 값이 신호(VFBst)를 생성한다. RFB 및 CFB의 시간 상수는, 조정기가 전부하 상태인 재단 사이클(chopping cycle)의 주기의 대략 5배이다. VFBst가 ERRORSUM의 나머지 입력으로 다시 유입된다. 방금 설명된 회로에 의해, Vo(t)의 오류에 의해, 상기 신호(VFBst)는 KECMULT의 또 다른 입력으로 제공될 때, 본질적인 Vo(t) 오류를 제거하려 한다. 스케일링 신호(VKKEC)가 커패시티브 에너지(VKEC)를 올바르게 스케일링해서, VFBst의 크기를 처리할 수 있다. 총 커패시턴스를 나타내는 어떠한 신호도 발생되지 않지만, 커패시턴스 미터를 만들지 않는 경우 거의 중요하지 않다. KECMULT의 출력이 커패시티브 에너지를 나타내며, 이는 인덕티브 에너지에 대하여 균형을 유지하며, 바람직한 과도 응답을 갖는 바람직한 조정을 도출한다. 앞서 언급된 홀드 회로를 포함하는 서보 루프의 적응기능은 본 발명의 앞서 언급된 실시예의 몇 가지 방식으로, 이 실시예에게, 다양한 인덕턴스와 총 커패시턴스로 스스로 조정할 수 있는 능력을 부여한다.
또한 신호(VdSQ)가 CdSQ 및 RdSQ를 포함하는 AC 결합 회로로 제공되며, 그 시간 상수는 조정기가 전부하 상태일 때, 재단 사이클의 주기의 대략적인 20배이다. 이 고역 통과 필터가 AC 결합된 신호(VdSQac)를 생성한다. 이 AC 결합이 이 실시예의 동작에 있어 필수인 것은 아닌데, 왜냐하면, 이는 단지 출력 리플을 요망 전압의 중앙에 위치시키기 때문이다. 이러한 AC 커플러(AC coupler)를 생략함으로써, 출력 리플의 중앙이 아니라, 피크가 요망 전압에 가까이 있을 수 있다.
신호(VdSQac)가 절대값 회로(정밀 풀-웨이브 정류기)(DSQAVA)로 유입되며, 그 출력이 비교측정기(dSQCOMP)에 의해 임계 전압(VdSQth)과 비교되어, AND 게이트(FBAND)의 하나의 입력으로 유입되는 신호를 발생시킨다. BISTABLE의 출력이 스위치(SWMP)를 구동하고, 상기 스위치가 전류 공급원(IMP)으로부터 전류를 일정하게 공급받는 커패시터(CMP)를 방전시킨다. BISTABLE이 토글링(toggle)하는 동안, CMP사 상당한 전압으로 충전되는 것이 방지된다. 그러나 조정기가 일시적으로 조정이 중단된 경우, 예를 들어, 급작스러운 커패시턴스 변화의 경우, BISTABLE이 토글링 을 중단할 수 있다. 이러한 일이 발생하면, CMP는 임계 신호(VMPth)의 전압에 도달하도록, 충분히 충전될 수 있다. 따라서 SWMP, CMP, IMP 및 MPCOMP가 종래의 특성을 갖는 미싱-펄스 검출기(missing-pulse detector)를 형성한다. MPCOMP의 출력이 FBAND의 나머지 입력으로 유입된다. FBAND의 출력이 홀드 회로 스위치(SWFB)를 구동한다. 따라서 FBAND를 광해 동작하는 상기 미싱-펄스 검출기로부터의 조정 중단 신호(out-of-regulation signal)에 의해, 인터럽트되지 않는 경우, 커패시티브 에너지의 값의 오류 정정은 리플 파의 출력의 중앙에서 발생된다.
이 실시예에서, 낮은 부하에서, 빠르게 토글링하여, 메인 스위치(SWITCH)에서 상당한 스위칭 손실이 발생하는 것이 가능하다. 100㎑ 구역에서 운영되는 조정기에 대하여 작은 딜레이(SETDLY), 가령, 500nS의 딜레이가 BISTABLE의 설정 경로로 추가되어, 이 조정기의 최대 토글링 율(toggling rate)을 제한할 수 있다.
도면(도 9)에서 나타나는 본 발명의 실시예의 동작은 앞서 설명된 것과 한가지 세부사항에서 다르다. 그 밖의 다른 실시예가 요망 기준 전압에 따라서, 출력 리플의 상단 피크(upper peak)를 조정하도록 하는 반면에, 이 실시예는 출력 리플의 평균이 대응하게 한다. 따라서 작은 리플과 요망 평균값을 모두 갖는 경우, 정확한 적용을 위해, 그리고 아주 작은 리플을 획득하기 위한 가벼운 후기-필터가 바람직한 경우에 있어서, 이 실시예가 특히 바람직하다. 이러한 적용예에서, 예를 들어, 선형 조정기를 대체하는 경우, 이 실시예는 낮은 노이즈 이상의 것을 제공한다. 라인, 부하 및 커패시턴스에 대한 과도 응답이 종래 기술에 의해 스위칭되는 조정기에 우월할 뿐 아니라, 스위칭된 조정기의 효율은 유지하면서, 다수의 종래 기술의 선형 조정기의 역학을 능가하기도 한다.
도 10은 1㎃ 내지 80㎃의 부하 전류 변화와 80㎌ 내지 160㎌의 총 커패시턴스 변화에 의해 실험되는 도 9의 출력 파형을 도시한다.
도 11은 본 발명의 비동기 조정기를 포함하는 플라이백-타입의 컨버터를 도시하며, 상기 컨버터는 다음과 같이 동작한다.
이 실시예의 인덕티브 에너지 부분이 도 7의 것과 동일하게 동작하며, 올바른 출력 전압을 구하기 위한 속성도 마찬가지로 견고하다.
Vo(t)는 요망 전압(Vref) 이상, 또는 이하거나, 상기 요망 전압과 동일한 순간 값을 가지며, 본 발명의 목적은, Vo(t)가 스위칭 사이클에서의 임의의 시간에서 상기 요망 전압에 대응하도록 하는 것이다. 이러한 임의의 선택된 시간은 인덕터가 충전되고 방전된 후의 사이클의 끝부분이다. 이러한 목적을 위해, 인덕티브 방전이 즉시 개시된다고 가정하면, 커패시턴스가 요망 전압으로 충전되기 위해 필요한 에너지의 양을 예측하는 것이 바람직하다.
본 발명의 조정기의 리플이 작기 때문에, Vo(t)는 요망 전압(Vref)에 대한 총 커패시턴스(Cf + Cext)의 에너지의 바람직한 편적-선형(piecewise-linear) 근사치를 포함한다.
이 실시예에서, L/C 비를 알고 있으며, Vc가 일정한 신호에 의해, 또는 L/C 비를 판단하기 위한 그 밖의 다른 회로부터의 신호에 의해 나타난다고 가정된다.
신호(VC)는 멀티플라이어(KECMULT)의 하나의 입력으로 제공되며, 그 동안, 상기 멀티플라이어의 또 다른 입력으로 VdV가 제공되고, 상기 멀티플라이어의 또 다른 입력으로 Vref가 제공된다. VdV는 Vo(t)를 Vref에 적정하게 대응하는 것까지로 올바르게 복구시키기 위해 요구될 에너지의 양에 비례되는 정보를 포함한다. 이 곱셈의 결과는 신호(VKEC)이고, 이는 본 발명에 따르는 조정기의 총 출력 커패시턴스를 다시 채우기 위해 적정하게 요구되는 에너지에 비례한다. VKEL 및 VKEC가 에너지 균형 비교측정기(BALCOMP)의 입력으로 제공되며, VKEL이 VKEC를 초과할 때, 상기 비교측정기에서 재설정 신호(VRES)를 생성한다. OR 게이트(ORRESET)를 통과하는 이 재설정 신호가 플립-플롭(BISTABLE)을 재설정하고, 이에 따라서, 스위치(SWITCH)가 개방되어 인덕터(L)의 충전을 종료하고, 방전을 개시한다.
ORRESET의 또 다른 입력은 인덕터(L)의 과전류(excess current)에 반응하며, 이러한 것은 비교측정기(ILHICOMP)에 의해 구동되어, VIL(t)이 임계 전압(VILthHI)을 초과할 때마다 재설정을 발생시킨다. 종래 기술에 따라서, 이러한 과전류 재설정 기능은 조정기를 과전류로부터 보호한다.
ORRESET의 또 다른 입력이 과출력전압을 방지한다. ROVa 및 ROVb에 의해 설정되는 출력 전압(Vo(t))의 요망 부분이 Vref를 초과하는 경우, ORRESET가 BISTABLE을 재설정할 것이며, 이에 따라서 스위치(SWITCH)가 개방되어, 인덕터(L)의 충전이 종료되고, 방전이 개시된다.
충전이 종료될 때, 인덕터(L)의 전류가 계속하여 흐르고, 다이오드(D)를 켜고, 부하 전류를 공급하고, 조정기 출력 커패시턴스를 다시 채운다. 신호(VIL(t))가 비교측정기(ILLOCOMP)의 하나의 출력으로 제공되어, VIL(t)가 임계 전압(VILthLO) 이하로 떨어질 때마다, 상기 비교측정기가 설정 신호(VSET)를 발생시 킨다. 따라서 인덕터(L)가 충분하게 방전되었을 때, BISTABLE이 설정되고, 이에 따라서, SWITCH가 폐쇄되어, 인덕터(L)를 충전함으로써, 또 다른 사이클이 개시된다.
이 도면의 단순화된 조정기는 출력 전압이 부하를 갖고 발생하는 경향을 갖는다. 이러한 경향은 작은, 약 2%의 추가적인 항목을 인덕티브 에너지 항목에 더함으로써, 의해 보상될 수 있다. 따라서 도 7의 에너지 항목(KEL)은 P*IL^2이며, 이 도면에서의 KEL은 P*(IL^2+IL/50)로 만들어질 수 있고, 따라서 IL의 부분은 핵심적이지 않다.
이 실시예에서, 인덕티브 에너지가 종래의 커패시터의 에너지에 대하여 균형을 이룬다. 이 실시예는 특히, 연산 회로의 디지털 구현에 적합한데, 왜냐하면, 리플 전압의 대응 시점이 오류 비교의 타이밍에 응답하여 설정될 수 있기 때문이다.
도 12는 램프 부하 전류(ramp load current)(Iload)로 실험될 때, 도 11의 조정기의 출력 파형을 도시한다. 이 실시예에서, 인덕터(L)의 방전의 끝부분에서 발생하도록 요망 전압과의 일치가 임의로 선택되고, 시간이 출력 리플의 피크와 연계되기 때문에, Vo(t)의 리플의 상단이 요망 전압(이 경우, 5V)과 대응한다. 3.0mS에서의 바람직한 과도 응답은, 이 조정기가 자신의 리액티브 성분(reactive component)의 변화에 적응하기 위한 필요로부터 기인한다. 이는 부하 변화에 대응할 뿐이다.
도 13은 도 12와 유사하지만, 도 11의 조정기에 따라 변화하는 입력 전압(VIN)의 효과를 또한 보여준다. Vo(t)의 로드된 리플(loaded ripple)의 하단(bottom)이, 이 조정기가 VIN의 변화에 응답함에 따라, 변화한다. VIN이 변화함 에 따라서, Vo(t)의 합에 대한 비 더하기 비(ratio) 자체가 변화한다. 각각 충전과 방전 동안, 인덕터(L)로 적용되는 양의 볼트-시간 곱 및 음의 볼트-시간 곱을 등화시키기 위해, 이러한 비의 변화는 조정 기능의 일부분으로서, 듀티-사이클의 변화를 필요로 한다. 주파수 변화와 동반되는 이러한 듀티 사이클의 변화는, 비동기 조정기이기 때문에, 도면에서 나타내는 Vo(t)의 리플의 변화를 생성할 수 있다.
도 14는 본 발명의 조정기가 포함되는 벅(buck)-타입 컨버터를 도시한다.
도 14에 도시된 본 발명에 따르는 벅 컨버터는 다음과 같이 동작한다.
종래 기술의 벅 조정기에서, 스위치는 인덕티브 리액턴스를 입력 전압원의 2개의 단자로 주기적으로, 그리고 교대로 연결시킨다. 재단 사이클을 시작하기 위해, 타이밍 발생기(timing generator)가, 상기 인덕티브 리액턴스를 상기 전압원의 양의 단자로 연겨하는 플립-플롭을 설정한다. 상기 인덕티브 리액턴스의 나머지 극이 전류 샘플링 저항기(RIL)를 통해, 출력 필터 커패시턴스와 부하로 연결되어, 상기 필터 커패시턴스 및 부하는 상기 입력 전압원으로 다시 복귀된다. 이 스위칭 활동의 듀티-사이클이, 필터링될 때, 충분하게 DC 출력 전압을 생성하는 조정기 평균 출력 전압을 판단한다.
이 시점에서, 종래 기술의 조정 기법과 달라지기 시작한다. L과 Ls의 합을 포함하는 인덕터가 전압원(Vin)의 양(+)의 극으로 연결되는 동안, 전류(IL)가 발생한다. IL가 발생할 때, 인덕티브 장(inductive field)에 내포된 운동 에너지가 또한 발생한다. RIL을 통과하는 IL이, 이에 비례하여 전압을 강하시킨다. 증폭기(AIL)가 IL의 순간 값을 나타내는 전압 신호(VIL(t))를 발생시킨다.
지금부터 종래 기술에서 크게 달라진다. VIL(t)이 멀티플라이어(SQINST)의 양 입력 모두로 적용되어, IL의 순간 값의 제곱을 나타내는 신호(VIL(t)^2)를 발생시킨다.
낮은 주파수로 벅 컨버터를 동작시키는 것은 가능하지 않으며, 바람직하지 않는 것이 일반적이기 때문에, 조정기의 주기적 스위칭의 주기에 대한 한계 세트(limit set)가 존재할 수 있다. 인덕터 충전을 시작하기 위해, 타이밍 발생기(TIMEGEN)가 상기 인덕터를 Vin의 양(+)의 단자로 연결하는 플립-플롭(BISTABLE)을 설정한다. 동시에, 타이밍 발생기가 현재 스위칭 사이클에 남아 있는 시간을 나타내는 하향 경사 램프 파형(descending ramp waveform)(VdT)을 발생시킨다.
인덕터를 방전하기 위해, 무한의 시간이 이용가능한 것이 아니기 때문에, 그리고 또한 무한소의 시간으로 인덕터를 방전하기 위해 무한의 전압이 이용가능한 것이 아니기 때문에, 주어진 사이클에서 장(field)의 에너지를 모두 추출하는 것이 불가능할 수 있다. 이용가능한 시간은 IL의 방전된 값(ILd)을 제한할 수 있다.
방전 상태로 스위칭되면, 인덕터가 조정기 출력의 임의의 전압과 Vin의 음(-)의 단자 사이로 연결될 것이며, 방전 동안 인덕터를 가로지르는 점유 전압(dominating voltage)은 출력 전압(Vo(t))이 될 것이다. 따라서 ILd는 수식 ILd=IL(t)-(Vo(t)*dT/L)을 따를 것이다. ILd를 나타내는 신호를 획득하기 위해, Vo(t) 및 VdT가 방전 멀티플라이어(DISCMULT)의 입력으로 제공된다. 상기 멀티플라이어의 곱 Vo(t)*VdT가 방전 디바이더(DISCDIV)의 피제수가 된다. 신호(VL)가 L과 Ls의 합산된 인덕턴스의 값을 나타낸다. Ls는 L의 비율비교적 측정(ratiometric measurement)에 대한 표준을 포함하는 보조 인덕터이다. L의 값이 적정하게 알려져 있고 안정적인 경우, Ls는 인덕턴스 미터 비율비교기(RATIOL)와 함께 생략될 수 있고, 일정한 신호(VL)가 본 발명에 따르는 계산에서 L을 나타낼 수 있다.
VL은 DISCDIV로의 제수 입력이며, 상기 DISCDIV는, 방전 동안 IL의 변화를 나타내는 신호(Vo(t)*dT/L)를 출력한다. 서브트랙터(SUBTDISC)가 VIL(t)에서 신호(Vo(t)*dT/L)를 빼서, (방전이 지금 즉시 시작된다는 가정하에) 현재의 사이클의 끝부분에서의 예측되는 IL을 나타내는 신호(VILd)를 생성한다. VILd가 멀티플라이어(SQDISC)의 양 입력 모두로 제공되어, IL의 방전된 값의 제곱을 나타내는 신호(VILd^2)를 발생시킨다.
서브트랙터(SUBTL)가 VIL(t)^2와 VIL^2의 차이를 나타내는 신호를 발생시키고, 상기 신호가 멀티플라이어(MULTL)의 하나의 입력으로 제공된다. VL은 상기 멀티플라이어의 또 다른 입력으로 제공되어, 곱 V2dKEL을 생성하며, V2dKEL은 2로 나뉠 때, (인덕티브 방전이 즉시 개시되고 현재 사이클의 끝부분까지 지속된다는 가정하에) 인덕터로부터 이용가능할 것이라고 예측되는 운동 에너지를 나타내는 신호(VdKEL)가 된다.
L이 충전됨에 따라, IL이 부하(RL)와 내부 필터 커패시터(Cf) 모두를 통과하며, 외부 커패시턴스(Cext)를 RL과 연계시킨다. Vo(t)는 요망 전압(Vref)보다 높거나, 낮거나, 요망 전압과 동일한 일부 순간 값을 가지며, 본 발명의 목적은, 스위칭 사이클의 임의의 시간에서 Vo(t)를 상기 요망 전압과 일치시키는 것이다. 이렇게 임의로 선택된 시간은 인덕터가 충전되고 방전된 후의 사이클의 끝부분이다.
이러한 목적을 위해, 인덕티브 방전이 즉시 개시되고 현재의 사이클의 끝부분까지 지속된다는 가정 하에, 커패시턴스가 생산할 양의 에너지, 또는 음의 에너지의 양을 예측하는 것이 바람직하다.
이러한 목적을 위해, Vo(t)가 멀티플라이어(SQVo)의 양 입력 모두로 제공되어, Vo(t)의 제곱을 나타내는 신호(Vo(t)^2)를 발생시킬 수 있다. Vref가 마찬가지로 멀티플라이어(SQVref)의 양 입력 모두로 제공되어, Vref의 제곱을 나타내는 신호(Vref^2)를 발생시킬 수 있다.
서브트랙터(SUBTC)가 Vo(t)^2와 Vref^2의 차이를 나타내는 신호를 발생시키고, 상기 차이가 멀티플라이어(MULTC)의 하나의 입력으로 제공된다. VC가 상기 멀티플라이어의 또 다른 입력으로 제공되어, 곱(V2dKEC)을 생성하며, 상기 곱은 2로 나뉠 때, (인덕티브 방전이 즉시 개시되고, 현재의 사이클의 끝부분까지 지속된다는 가정 하에) 커패시턴스로부터 이용가능하다고 예측되는 운동 에너지를 나타내는 신호(VdKEC)가 된다.
본 발명의 조정기의 단자로 제공되는 Cf의 값과 임의의 추가적인 커패시턴스가 적정하게 알려지고, 안정적인 경우, 일정한 신호(VC)가 본 발명에 따르는 계산에서 C를 나타낼 수 있다. 그렇지 않은 경우의, 커패시턴스를 판단하기 위한 회로가 다음에서 설명될 것이다.
합산기(SUMSUP)가 VdKEL과 VdKEC를 더해서, (인덕티브 방전이 즉시 개시되고 현재의 사이클의 끝부분까지 계속된다는 가정 하에) 모두 공급되는 에너지의 양을 예측할 수 있다.
그러나 또한, (인덕티브 방전이 즉시 개시되고 현재의 사이클의 끝부분까지 계속된다는 가정 하에) 부하에 의해 소모될 에너지의 양을 예측하는 것이 필수이다.
부하 에너지를 판단하기 위해, 멀티플라이어(MULTIload)의 입력으로 제공되는 신호(Vo(t), VdT 및 VIload)가 존재하며, 이때, VIload는 부하 전류를 나타낸다. 부하가 실질적으로 저항성인 경우, 적합한 증폭과 함께, 조정기 출력과 직렬로 존재하는 샘플링 저항기로부터 VIload를 추출하는 것을 선택할 수 있으며, 본 발명을 실시할 수 있다. 부하가 리액티브인 상황, 또는 샘플링 저항기를 적용하는 것이 바람직하지 않는 상황을 해결하기 위해, 부하 전류를 묵시적으로 판단하기 위한 회로가 다음에서 논의될 것이다.
밸런스 비교측정기(COMPBAL)가 이용가능하다고 예측되는 에너지(VdKEL+VdKEC)를, 소비될 것이라고 예측되는 에너지(VKEload)와 비교하며, 전자가 후자를 초과할 때, OR 게이트(ORRESET)의 입력에서 논리 1을 발생시키며, 이에 따라서, BISTABLE을 재설정하며, 이는 SWITCH를 스위치하여, TIMEGEN이 BISTABLE을 새롭게 설정하여 새로운 사이클을 시작할 때, 현재 사이클의 끝부분까지의 L의 방전을 개시할 수 있다.
에너지 밸런스가 본 발명의 조정기의 유일한 재설정 항목(reset term)인 경우, 이 조정기는 종래의 조정기와 파괴적 런어웨이(폭주)에 대한 속성을 공유할 것이다. 이 속성의 원인으로는 인덕터가 무한 전압을 갖지 않고는 순간적으로 방전될 수 없다는 사실 때문이다. 인덕티브 충전의 시작에서, 추가적인 충전 시간이 이용 가능한 인덕티브 에너지를 증가시킨다. 그러나 방전을 위해 이용가능한 전압-시간 곱이 방전하기에 불충분해질 때까지 인덕터를 충전하기 위한 시간에 종속되는 경우, 그 이용가능한 에너지는 충전 시간이 증가함에 따라 감소하기 시작한다. 본 발명을 도시한 이 도면에서, V2dKEL이 비교측정기(COMPTA)와 함께, 디퍼런시에이터(differentiator)(CTA 및 RTA)를 포함하는 기울기 검출기(slope detector)로 유입된다. VdKEL의 기울기가 시간에서 반전, 즉, “턴-어라운드”될 때, COMPTA로부터의 신호(VTA)가 ORRESET로 제공되며, 상기 ORRESET는 BISTABLE을 재설정하며, 이에 따라서, SWITCH가 스위칭되어, 인덕터 충전 사이클이 종료된다. 본 발명의 턴-어라운드 양태는, 피드백의 특정 기울기가 우세적이며, 양의 피드백이 조정기의 파괴를 발생시킬 우려가 있는 종래 기술과 대비된다. 일반적으로 종래 기술은 듀티 사이클의 임의의 한계에 의해, 턴-어라운드를 피하거나, 턴-어라운드가 발생되는 경우에는, 전체 전류 드로우(current draw)를 제한함으로써 파괴를 막으며, 이 두 가지 접근법 모두 동작의 바람직하지 않은 효율을 발생시킬 수 있다. VdKEL을 이용하여, 또는 점선으로서 표시되는 관련된 신호를 이용하여 본 발명의 턴-어라운드 양태가 실시될 수 있다. 본 발명의 턴-어라운드 양태는, 나타난 바와 같이 아날로그 기울기 검출을 이용하여, 또는 동등한 디지털 방법(가령, 이용가능한 인덕티브 에너지를 나타내는 값의 연속되는 샘플들 간의 차이의 부호를 관찰)을 이용하여 실시될 수 있다.
도 1의 플라이백 컨버터에 대하여 앞서 설명된 것과 유사한 기법을 이용하여 VL 및 VC는 발생될 수 있다.
인덕턴스의 함수로서 VL을 발생시키는 방법은 다음과 같다. L 및 Ls는 함께 총 인덕턴스를 포함한다. 코어의 B-H 곡선의 비선형성(nonlinearity)에 의해, L의 값이 변조될 수 있지만, 반면에 Ls는 L보다 더 작은 인덕턴스(가령, 1% 또는 10%)를 갖도록 선택될 수 있으며, 따라서 작은 AC 전압을 제외하고 강하될 수 있다. Ls가 적합하게 선택된 경우, L이 포화상태로 접근하는 자신의 고유의 B-H 곡선의 선형 부분에 남아있는 것이 바람직할 것이다. 또한 Ls는 바람직한 만큼 정교하도록 선택될 수 있다. Il이 L과 Ls를 모두 통과하여 흐르기 때문에, AC 전압(Vtot)이 직렬 조합을 가로질러 강하되는 반면에, 더 작은 전압 Vs가 Ls를 가로질러 강하된다. 디바이더(RATIOL)에 의해 제공되고 적합하게 스케일링되는, Vs에 대한 Vtot의 비가, 본 발명에 따르는 에너지 계산을 위해 사용되면서, 또한 잘못된 값, 또는 포화상태로 접근함을 경고하기 위한, L의 실제 값에 반응하는 VL의 공급원을 제공한다. 직렬로 연결된 인덕터의 전압 비를 이용하거나, 병렬-연결된 인덕터의 전류 비를 이용하거나, 전류 변화에 의해 나눠지는 볼트-시간 곱으로부터의 묵시적인 판단(본 발명의 또 다른 도면에서 나타남)에 의한 비율비교에 의해, 인덕턴스가 판단될 수 있다. 인덕턴스의 비율비교적 판단이 잘 알려져 있지만, 스위칭 조정기의 제어 루프에서의 에너지의 에너지 계산으로의 적용이 이 도면에서 도시된 본 발명의 하나의 양태이다.
커패시턴스의 함수로서의 VC의 발생 방법이 다음과 같다. 본 발며엥 따르는 예측을 위해 에너지를 저장하기 위한 커패시턴스는 내부 조정기 필터 커패시턴스 더하기 조정기 출력 단자로 연결되는 임의의 커패시턴스를 포함한다. 스위칭 사이 클에 의해서, 각각의 서셉턴스(susceptance)에 따라서 내부 커패시턴스와 외부 커패시턴스 사이에서 나눠지는 IL의 AC 전류 부분이 도출된다. 이 도면에서, 샘플링 저항기(RICf)를 통과하는 Cf의 전류가 전압을 강하시키고, 상기 전압은 증폭기(AICf)에 의해 증폭되어, 신호(VICf)를 제공하며, 그 후, 상기 신호(VICf)가 비율비교기(RATIOC)의 제수(divisor) 입력으로 제공된다. 고역 통과 필터(HPF)가 IL의 DC 성분을 실질적으로 제거하여, RAIOC의 피제수(dividend) 입력으로 제공될 IL의 AC 부분을 나타내는 신호를 생성한다. 따라서, Cf가 정확하게 알려져 있고, 비율비교적 출력이 적합하게 스케일링되는 경우, 비율비교에 의해, Cf의 전류에 의해 나눠지는 IL의 AC 부분이, 본 발명에 따르는 에너지 계산을 위해 사용될 수 있는 C의 실제 값에 반응하는 VC의 공급원을 제공할 수 있다. 이 도면에서 도시된느 바와 같이 샘플링 저항기, 증폭기 및 필터를 이용하여, 또는 또 다른 도면에서 상세하게 나타는 바와 같이 전류 트랜스포머를 이용하여 적합한 피제수와 제수가 획득될 수 있다. 커패시턴스의 비율비교적 판단이 잘 알려져 있지만, 스위칭 조정기의 제어 루프의 에너지의 에너지 계산으로의 적용이 이 도면에서 도시된 본 발명의 하나의 양태이다.
VIload를 발생하기 위한 방법은 다음과 같다. 원리적으로, IL의 단순한 저역 통과 필터가 부하 전류에 비례하는 DC 신호를 생성한다. 그러나 실전에서, 저역 통과 필터의 느린 반응이, 본 발명에 따르는 조정기 제어 로프의 과도 응답에 해롭게 영향을 미칠 것이다. VIload를 획득하기 위해 조정기 출력에서 샘플링 저항기와 증폭기를 사용할 수 있다. 그러나 또 다른 샘플링 저항기의 전력 손실을 일으키는 것 은 바람직하지 않고, 제공되는 부파가 리액티브한 경우, 이러한 VIload 발생기가 부하의 DC 표현을 생성하지 않을 것이지만, 스위칭 사이클에 관련된 AC 성분은 포함할 것이다. 합리적인 출력 리플을 이용하여, IL의 실질적으로 모든 AC 부분이 저항성 부하가 아니라, 필터 커패시턴스의 합에서 흐른다. 측정된 총 커패시턴스와 측정된 Cf의 전류를 이용하여, VICf에 Ctot/Cf를 곱해서, IL의 AC 부분을 재구성할 수 있다. 따라서 멀티플라이어(MULTriptot)가 신호(VIRIPtot)를 발생시킨다. 서브트랙터(SUBTrip)가 VIL로부터 VIRIPtot를 빼서, VIload를 생성하며, 이는 부하 변화에 신속하게 반응하지만, 스위칭 사이클에 관련된 IL의 AC 성분에는 비교적 반응하지 않는 신호이다. 비-리액티브 부하를 판단하기 위한 이러한 묵시적이면서 실질적으로 순간적인 방법이, 부하 리액턴스가 존재할 때조차, 이 도면에서 도시된 본 발명의 하나의 양태가 된다.
벅 컨버터에서, 인덕턴스와 커패시턴스가 연속으로 연결되어, 집중정수소자 전송선 섹션을 형성하며, 상기 섹션은 교란 공진(disturbing resonance)을 보여줄 수 있고, 적절하게 종료되지 않은 경우 반사(reflection)를 보여줄 수 있다. 이 도변의 Ct가 종료 저항기(Rt)를 또 다른 조정기 구성요소에 의해 형성되는 전송선으로 연결한다. 이것이 필터링에 기여할지라도, Ct는 필터 커패시터가 아니다. 본 발명에 따라서 Ct 및 Rt가 포함된 이 조정기가 적정하게 동작할지라도, 본 발명에 따르는 계산이 L 및 Ctot의 에너지를 해결하며, 후자가 상기 전송선 섹션을 포함하여, 본 발명의 조정 방법을 공진과 반사의 묵시적 종료자로 만들 수 있고, 이에 따라서, 명시적 종료를 여분(redundant)으로 둔다.
TIMEGEN의 재설정 신호가 적정한 동작에 대하여 항상 필수인 것은 아니지만, 조정기 출력의 주파수가 알려져야 할 때, 가령, 몇 개의 조정기의 동기적인 동작이 요망되는 경우, 유용할 수 있다.
이 실시예에서, 종래의 아날로그 기법을 이용하여, 나타나는 연산 기능이 수행된다. 수천 종의 종래의 연산 증폭기 중 일부를 이용하여, 덧셈(addition)과 뺄셈(subtraction)이 수행될 수 있다. Analog Devices AD734 멀티플라이어/디바이더로서 길버트-셀 장치를 이용하여 곱셈(multiplication)과 나눗셈(division)이 수행될 수 있다. 또한 BJT의 예측가능한 대수적 I/V 동작을 이용하는 종래의 기법을 이용하여 곱셈 및 나눗셈이 수행될 수 있다. 대안적으로, 잘 알려진 펄스-폭 변조 기법이 사용되어, 이 실시예의 다소 느린 곱셈/나눗셈 기능(가령, 인덕턴스 및 커패시턴스의 계산)을 수행할 수 있다. 개별 구성요소에서 모노리틱 집적 회로(monolithic integrated circuit)까지의 넓은 범위의 모노리틱 집적도를 이용하여 이러한 모든 기법은 구현될 수 있다. IL 및 Vo(t)에 반응하는 연산 경로에서 에너지 항목의 계산에 있어서 빠른 기법을 이용하는 것이 가장 적합하다. 왜냐하면, 지연이 에너지-밸런스 오류를 발생시키기 때문이다. 에너지 항목의 계산에서, “시간은 중요한 요소이다(time is of the essence)”. 마찬가지로, 바람직한 부하 과도 응답이 요망되는 경우, 이 실시예의 부하 에너지 항복을 예측하기 위해 빠른 기법이 요구된다.
도 15는, 약 1㎃ 내지 약 280㎃로 변화하는 부하로 실행되고, 내부 10㎌ 필터 커패시턴스에 병렬로 위치하는 단자를 가로질러 스위칭되는 10㎌의 외부 스위칭 된 커패시턴스에 의해 실험되는 도 14의 벅 컨버터에 의해 발생되는 파형을 도시한다. 출력(Vo(t))의 리플 진폭은 총 출력 커패시턴스에 실질적으로 반비례하여 변화하는 것처럼 보일 수 있다. 이 실시예에서, Vo(t)와 요망 전압(이 경우, 7.5볼트) 간의 일치의 시간이 인덕터(L)의 방전의 끝부분에서 발생한다. 하지만 상기 시간과 전압은 리플의 피크와 일치하지 않으며, 따라서, 도면에서 보여지는 바와 같이, 일치하는 지점을 리플의 중앙에 가까이 위치시킨다. 약 200μS에서의 과도(transient)와, 그 후, 매 500μS마다 발생되는 양 극성에서의 과도가 약 1㎃ 내지 약 280㎃ 사이의 부하의 갑작스러운 변화로부터 도출된다. 이들 부하 변화는 부하 연산 회로(load computation circuitry)에 의해 보고되고, 상기 부하 연산 회로는 상기 벅 조정기에 포함되어, 신호(Iload)를 발생시킬 수 있다. 약 500μS에서의 Iload 상의 스파이크와, 그 후 매 1.5mS마다 발생하는 스파이크는 커패시턴스 미터의 비활성으로부터 도출되며, 또한 상기 커패시턴스 미터는 상기 벅 조정기에 의해 포함되어, 갑작스러운 커패시턴스 변화에 반응할 수 있다. VL의 레코드가 Iload 이하이며, VL은 벅 조정기에 포함되는 인덕턴스 미터에 의해 생성되는 신호이다. VC는 이 레코드의 바닥에 위치하며, VC는 상기 벅 조정기에 포함되는 커패시턴스 미터에 의해 생성되는 신호이다. 앞서 언급된 Iload 상의 스파이크의 원인이 되는, 상기 커패시턴스 미터의 즉각적이지 못한 반응(less-than-immediate response)이 상기 레코드에서 명백하다.
도 15는 Iload에 의해 보고되는 시간에 따라 변하는 부하와, VC에 의해 보고되는 시간에 따라 변하는 커패시턴스에 의해 실험되는 도 14의 벅 컨버터에 의해 발생되는 Vo(t)의 파형을 도시한다. 안정된 100μH 인덕턴스가 VL에 의해 보고된다. 이들 실험에도 불구하고 Vo(t)가 실질적으로 안정적이고, 리플이 총 출력 커패시턴스에 실질적으로 반비례한다.
도 16은 시간에 따라 변하는 입력 전압에 의해 실험되는 도 14의 벅 컨버터에 의해 발생되는 Vo(t) 파형을 도시한다. 또한 도 15의 모든 실험, 부하 및 커패시턴스는, Vo(t)의 주의 깊은 검사에 의해 나타나는 것처럼, 연속적이다. Vo(t)는 입력 전압 변화에 실질적으로 영향받지 않는다.
도 17은 아날로그 기법이 아니라 디지털을 사용한다는 것을 제외하고는 도 14의 것과 동등한 벅 컨버터를 도시한다. 도 5에서 설명된 동일한 연산 단RP가 수행될 수 있지만, 프로세서에 의해 다뤄진다고 설명된 신호는, 아날로그 전압(또는 전류)에 의해 나타내어지는 것이 아니라, 디지털 숫자이다. 아날로그 및 디지털 신호가 동일한 숫자량을 나타낸다.
입력 공급원, 스위치, 인덕터, 필터 커패시턴스, 요망 전압 기준값 및 부하가 도 5의 것과 동일하게 유지되고, 인덕턴스 및 커패시턴스의 분리(splitting up)를 저장한다.
이 조정기의 리액티브 성분에서의 전력 변환 파형이 본질적으로 아날로그량으로서 나타나기 때문에, 이들 아날로그 신호를, 디지털 프로세스에 의해 조작될 수 있는 디지털 표현으로 변환하는 것이 필수이다. 이러한 목적을 위해, 도 5에서 도시된 것과 마찬가지로, 인덕터 전류(IL)가 컨디셔닝되지만, 그 후, IL(T) 아날로그-대-디지털- 컨버터((A)nalog-to-(D)igital-(C)onverter)에 의해 디지털 형식으 로 변환된다. IL을 나타내는 디지털 숫자 값은 데이터 버스를 횡단하여, 프로세서에게 제공된다. 마찬가지로 Vo(t) ADC가 프로세서에게, 순간적인 조정기 출력 전압(Vo(t))을 나타내는 신호를 제공한다. 마찬가지로, ICf ADC가 프로세서에게 Cf에서 흐르는 리플 전류를 나타내는 디지털 데이터를 제공한다. Vtot 및 Vs ADC"s가, 인덕턴스의 판단에서 각각 피제수와 제수로서 사용될 디지털 데이터를 제공한다. 모든 ADC가 본 발명에 따르는 계산에서 모든 전압량에 관련된 전압 기준치를 공유할 수 있다. 이들 ADC" 중 하나 이상이 이미 적합한 내부 전압 기준치를 갖고 있는 경우, 프로그램 메모리에 저장된 상수가, 나타나는 명시적 전압 기준치를 대체할 수 있다.
시간이 본 발명에 따르는 에너지-밸런스 수식의 일부분이기 때문에, 시간 기준(time reference)이 제공된다. 시간 기준은 수정(crystal), 세라믹 공진자(ceramic resonator), R-C 회로, L-C 회로, SAW 장치, 또는 그 밖의 다른 잘 알려진 타이밍 장치의 형태를 취할 수 있다. 프로세서의 프로그램의 실행이 시간에 밀접하게 관련되지 않는다면, 일반적으로, 프로세서에게 시간을 나타내는 디지털 워드(digital word)를 제공하기 위해, 디지털 디바이더(digital divider), 또는 카운터(counter)를 사용하는 것이 편리하다. 상기 카운터는 별도로 구현될 수 있지만, 프로세서 자체의 일부분으로서 제공되기도 하며, 시간 기준 장치가 동작하게 만들기 위해 요구되는 오실레이터 회로(oscillator circuitry)를 포함하기도 한다.
실행될 프로그램 없이는, 프로세서는 불필요하다. 도 5에서 설명된 수학적 관계를 구현하는 상기 프로그램은 프로그램 메모리 내에 위치한다. 이 프로그램 메모리는 별도로 구현될 수 있지만, 프로세서 자체의 일부분으로서 제공되기도 한다. 또한 상기 프로세서는 임시 데이터 저장을 위해 랜덤 액세스 메모리를 포함하거나, 또는 상기 랜덤 액세스 메모리를 별도로 제공받을 수 있다.
본 발명의 프로세서는, 하드웨어, 펌웨어, 또는 소프트웨어에 종래 기술의 “내장형(embedded)” 프로세서를 포함하거나, 포함하지 않는 마이크로컨트롤러, 마이크로프로세서, 디지털 신호 프로세서, 또는 프로그램가능한 로직 장치로서 구현될 수 있다. 또한 앞서 언급된 프로그램 메모리, 랜덤 액세스 메모리 및 카운터를 포함하거나, 포함하지 않을 수 있다.
절대적으로 필수인 프로세서 출력이 소수인 경우, 즉, 단일 선이 스위치를 구동하는 경우, 전체 프로세스가, 카운터에 의해 구동되는 일부 주소와, 앞서 언급된 ADC의 출력에 의해 구동되는 주소의 밸런스를 갖는 메모리로 대체될 수 있다. 이러한 경우, 각각의 메모리 주소는 프로그램 메모리에서 지정된 1, 또는 0을 가리키고, 상기 메모리는 또 다른 컴퓨터에 의해 프로그래밍되었으며 후자는 미리 수행되었으며, 도 5에 관련하여 설명된 수학적 연산의 결과를 획득하였다.
프로세서를 이용하여, 수행되는 수학적 연산으로부터 추출되는 이러한 데이터가 획득될 수 있는 또 다른 프로세서와 통신하고, 본 발명의 조정기가 또 다른 프로세서로부터의 인스트럭션에 따르게 하는 것이 편리할 수 있다. 이를 위해, 보조 I/O 포트가 제공된다.
도 18은 도 14, 또는 도 17의 벅 조정기의 인덕터스 미터(inductance meter) 에서 사용되기 위한 AC 피크-투-피크(peak-to-peak) 대 DC 전압 컨버터를 도시하며, 상기 컨버터는 도 1의 플라이백(flyback) 조정기의 인덕턴스 미터와 함께 사용된다.
DC 비율비교기보다 바이폴라 AC 비율비교기(bipolar AC ratiometer)를 구축하는 것이 더 어렵기 때문에, RATIOL에 의한 분할(division)에 앞서서, 각각의 인덕턴스를 가로지르는 전압 Vtot 및 Vs를 DC로 변환하는 것이 바람직할 수 있다. 도 10의 컨버터는 이 변환 기능을 다음과 같이 수행한다.
먼저 Vs, 또는 비율비교기 제수(divisor), 또는 분모(denominator)의 더 간단한 경우를 해결하자. 이 설명에서, 접미사 “D"가 컨버터 구성요소에 대하여 사용될 것이다. SWITCH가 Vin의 상부로 연결될 때, 양(+) 전압이 L에게 제공되며, 상기 전압의 샘플이 노드 L, Ls, CSD에서 나타난다. SWITCH를 구동하는 동일한 신호가 스위치(SSD)가 개방되도록 유지하고, CSD를 가로지르는 임의의 충전량과 합산되는 상기 노드 전압이 버퍼(BUFSD)의 입력에서 나타나며, 출력으로 통과된다. 상기 구동 신호가 SHD를 폐쇄상태로 유지하고, CHD를 전압까지로 충전하며, 버퍼(BUFHD)를 통과하여 출력(DIVISOR)까지 도달한다.
상기 구동 신호가 SWITCH를 스위치할 때, SSD와 SHD를 모두 토글링(toggle)하고, 이에 따라서, DIVISOR에서의 전압이 그 곳에 머무르게 된다. 이제, SWITCH의 토글링에 의해, 노드 L, Ls, CSD 상에서 상대적으로 음(-)의 전압이 나타내가 되고, 스위치(SSD)가 폐쇄된다. CSD가 자신의 SSD 연결된 극 상에서 양(+)으로 충전되기 된다. SWITCH가 다시 토글링될 때, 노드 L, Ls, CSD가 다시 되살려지고, CHD 가 다시 충전되어, DIVISOR가 노드 L, Ls, CSD의 편위(excursion)의 피크-투-피크 값까지로 상승된다.
신호(DIVIDEND)를 발생시키는 것은 한 가지를 제외하고 전체적으로 유사하다. 이 회로의 부분에서, 분자(numerator)에 대한 접미사 “N”가 접미사 “D”를 대체한다. SWITCH에서 스윙(swing)하는 전압은 노드 L, Ls, CSD에서의 전압과 크게 비교될 가능성이 있으며, 이로 인해서 2가지 문제가 발생된다. 한 가지 문제는 스위치(SSN 및 SHN)와 버퍼(BUFSN 및 BUFHN)의 다이나믹 범위(dynamic range)가 초과될 수 있다는 것이다. 둘째로는, 비 L/Ls가 큰 경우, (도 5에서 나타나는 것처럼) 뒤따르는 RATIOL이 최적으로 동작하지 않을 수 있다. 그러나 커패시티브 리액턴스의 비(XCSNa/XCSNb)가 L/Ls와 동일해지는 경우, 비율비교기(RATIOL)가 공칭 L과 일치하여 동작할 것이고, 스위치 상의 큰 전압이 피해질 것이다. 임의의 알맞은 비가 올바른 스케일링과 함께 제공될 것이다.
RATIOL은 길버트-셀(Gilbert-cell), 대수 BJT 동작, PWM, 다중 기울기 변환(multiple slope conversion), 또는 그 밖의 다른 종래의 기법을 기반으로 하는 임의의 편리한 아날로그 디바이더일 수 있다. L의 값에 관한 사이클 간 다이나믹 데이터(intra-cycle dynamic data)가 요망되지 않는 경우에는, RATIOL로부터의 신속한 응답에 대한 필요성이 거의 없다.
또한 방금 설명된 피크-투-피크 컨버터가 사용되어, 디지털 프로세싱을 촉진할 수 있다. 다시, 유니폴라 DC 신호(unipolar DC signal)를 처리하는 것이 더 쉽지만, 또 다른 이점이 존재한다. 인덕티브 충전 동안, 프로세스가 에너지 밸런 스(energy balance)를 예측하기 위해 사용되고, 이러한 필수적인 활동에서 훔쳐진(stolen) 임의의 시간이 이를 지연시켜서, 에너지 밸런스 오류를 발생시킨다. 그러나 인덕티브 방전 동안, 프로세서는 거의 사용되지 않는다. 방금 설명된 컨버터 동작이, SWITCH가 L을 방전시키는 동안, DIVIDEND와 DIVISOR 모두에서의 P-P 전압 유지를 보여준다. 전체 방전 동안 이들 지점에서의 안정적인 전압이, Vo(t) 및 IL(t) ADC와 프로세서 모두가 비교적 아이들(idle) 상태인 시간 동안, 단일 ADC에 의한, DIVIDEND 및 DIVISOR의 일련의 아날로그-대-디지털 변환을 촉진시킨다. 다수의 ADC의 1(unity) 비는 원래 스케일(full scale)과 동일하기 때문에, 아날로그 연산에 가장 적합한 것과 다른 XCSNa/XCSMb의 비가 바람직할 수 있다.
또한 별도의 프로세서 및 하나 이상의 ADC를 이용하여, 방금 설명된 피크-투-피크 변환이 구현될 수 있다. 이러한 작업에 적합한 일부 저 비용의 프로세서가 프로그램과 랜덤-액세스 메모리 모두를 포함할 뿐 아니라, ADC를 포함할 수 있다. 이를 위해, ADC와 통합된 프로세서가 인덕턴스 측정을 수행할 수 있고, 또한 본 발명에 따르는 주 프로세서의 에너지 예측을 위해 인덕턴스의 숫자 값을 데이터 버스 상에 위치시킬 수 있다.
도 19는 도 14, 또는 도 17의 벅 조정기(buck regulator), 그리고 도 1의 플라이백 조정기(flyback regulator)의 커패시턴스 미터(capacitance meter)에서 사용되기 위한, AC 피크-투-피크 대 DC 전압 컨버터를 도시한다.
커패시턴스 미터의 P-P 대 DC 컨버터의 동작은 도 18에서 도시된 인덕턴스 미터의 것과 유사하다. 접미사“N” 및 “D”는 도 18에서 각각 피제수와 제수에 관련된다.
IL의 저-주파수 성분을 제거하기 위해 고역 통과 필터를 이용하여, 총 충전 전류 리플을 나타내는 신호와 Cf에서 흐르는 전류의 부분을 나타내는 신호가 샘플링 저항기 및 증폭기로부터 얻어질 수 있을지라도, 효율적인 연산을 위해서는 너무 큰 저항기, 또는 높은-이득 대역폭(high-gain bandwidth)의 증폭기가 이들 신호를 얻기 위해 요구된다. 이들 리플에서 이용가능한 신호에 대하여, 보다 적정한 전류가 존재하기 때문에, 샘플링 저항을 최소화하면서, 전압 이득을 소극적으로 획득하기 위해, 이 도면에서 나타나는 바와 같이 전류 트랜스포머를 사용하는 것이 바람직할 수 있다. 덧붙이자면, 전류 트랜스포머는 고역 통과 필터링을 제공한다. 20μS 주기를 갖고 동작하는 하나의 실시예에서, 1:100의 회선 비(turn ratio)를 갖는 200μS의 전류-트랜스포머 L/R 시간-상수가 만족스러움이 증명되었다.
Cf의 리플의 정보가 인덕티브 정보로부터의 시간 오프셋(time offset)이기 때문에, 전체 스위칭 사이클 동안 안정적인 커패시티브 피제수와 제수를 제공하기 위해, 인덕티브 P-P 컨버터에 비교되는 샘플-홀드(sample-hold) 스테이지의 여분의 세트가 요구된다.
먼저 비율비교기의 제수, 즉, 분모를 해결하자. 버든(burden) RBD로 동작하는 전류 트랜스포머(CTD)가 자신의 1차권선에 강하 저항 RBD/N^2를 반영한다. 이때, N은 트랜스포머의 회선 비이다. 이러한 보이지는 않지만 실제하는 저항을 가로지르는 강하 전압에 N이 곱해지고, 이는 RBD를 가로질러 나타난다. BUFIND가 상기 곱해진 전압을 임시저장(buffering)한다. 제수 컨버터의 AC P-P 대 DC 변환은, 신호의 극성이 스위칭 상과 전류 트랜스포머 폴링(poling) 모두에 따라 좌우된다는 것을 제외하고는, 인덕티브 컨버터의 대응 부분의 것과 동일하다. SHHD, CHHD 및 BUFHHD를 포함하는 추가적인 샘플-홀드가, 인덕티브 컨버터에서의 1/2주기 대신, 전체 스위칭 주기 동안, 커패시티브 제수를 안정적으로 유지(hold)한다. 이 컨버터에서, 피제수 연산은 제수 연산과 동일하다.
가령 “핫-스와핑(hot-swapping)” 등의 적용으로 인한 커패시턴스의 갑작스러운 변화가 있을 가능성이 없는 경우, RATIOC가 길버트-셀(Gilbert-cell), 대수 BJT 동작, PWM, 다중 기울기 변환(multiple slope conversion), 또는 그 밖의 다른 종래 기술을 기반으로 하는, 임의의 편리한 아날로그 디바이더일 수 있다. 갑작스러운 커패시턴스 변화에 대한 신속한 반응이 요구되는 경우, RATIOC는, 커패시턴스의 갑작스러운 변화 후에 에너지 연산이 에너지 밸런스를 빠르게 회복하기에 충분히 빠른 디바이더임에 틀림없다. 이러한 목적을 위해, 길버트-셀 디바이더, 또는 대수 디바이더가 아날로그 적용예를 가장 잘 수행하며, 디지털 프로세서는 요구되는 디지털 연산을 적정한 속도로 수행하기에 충분히 민첩할 수 있다.
커패시티브 판단을 위해, P-P 대 DC 컨버터를 이용하여, 메인 프로세스를 쉬게 하는 것의 이점, 그리고 커패시턴스 판단을 수행하기 위해 보조 프로세스를 사용하는 것의 이점은 인덕티브의 경우에서 변환과 보조 프로세싱에 대하여 서술된 이점과 유사하다.
플라이백 조정기로 적용될 때, 이 도면에서의 AC P-P 대 DC 컨버터의 동작은 앞서 설명된 바와 실질적으로 동일하다. 약간의 차이점은 플라이백 컨버터의 커패시티브 전류가 0에서 피크 값까지 거의 순간적으로 상승할 수 있고, 그 후, 실질적으로 선형인 기울기로 0을 향해 하강할 수 있다는 사실이다. 이 도면의 컨버터는, 벅 조정기(buck regulator)에 대하여 구성된 경우, 이들 하강하는 톱니파의 끝부분을 저장하며, 이들 파의 피크를 획득하기 위해 정교한 타이밍이 요구될 수 있다. 따라서 플라이백 컨버터 적용예에서, 션트 커패시터(shunt capacitor)에 공급되는 전압에 의해 제어되는 전류원이 전류 트랜스포머로 연결되는 버퍼를 대체한다. 따라서 저장되고 변환된 전압이 상기 하향하는 톱니파(descending sawtooth wave)의 전류-시간 곱을 나타낸다. 플라이백 적용예에서, 상기 조정기의 플라이백 시간 신호가, 벅 적용예에서의 SWITCH 구동이 아니라, 컨버터의 스위치를 구동한다. 양 톱니파가 모두 동일한 지속구간을 공유하기 때문에, 그 비는 내부 출력 커패시턴스에 대한 총 출력 커패시턴스의 비에 비례하며, 벅 컨버터의 커패시턴스 미터를 이용하는 경우와 마찬가지로 적정하게 스케일링되어, VC를 생성한다.
도 20은 도 14, 또는 도 17의 벅 조정기에서 사용되기 위한 로드미터(loadmeter)를 도시한다. 이 로드미터는 VIL로부터, 인덕터의 AC와 DC 전류 성분을 모두 나타내는 신호, 즉 순간적인 부하 전류를 나타내는 신호를 추출한다. 부하 전류가 급격하게 변할 수 있고, 이는 본 발명의 에너지 예측 연산에 의한 즉각적인 적응을 필요로 하기 때문에, VIL의 단순한 필터링은 이 작업에 형편없이 부적합할 수 있다. 이 로드미터는 IL의 다양한 성분이 쪼개질 때 취해지는 경로를 개척하여, 비-커패시티브 부하 전류 성분을 고립시킬 수 있고, 이에 따라서, DC 성분의 순간 적인 표현을 생성할 수 있다.
로드미터의 연산은 다음과 같다. 다른 목적으로 이미 사용되어, CTD에 임시저장된 출력이 AICf에 의해 증폭되어, IL의 것과 관련하여 Cf에서 충전 전류 리플을 나타내도록 적정하게 스케일링된 리플 신호를 제공할 수 있다. 그러나 예를 들어, 외부 커패시턴스가 Cf와 동일하게 제공되는 경우, IL의 리플이 Cf와 상기 외부 커패시턴스 사이에서 동일하게 쪼개진다. 이 경우, AICf의 출력이 IL의 리플의 2배와 동일해야한다. 이 경우, Cf 값과 VC 스케일링에 따라서, 1(unity)보다 크거나, 동일하거나, 작은 이득을 가질 수 있는, AVC에 의해 적정하게 스케일링된 VC가 멀티플라이어(MULTriptot)에게 값 2을 제공하여, 리플 신호를 IL의 것과 동일하게, 즉, 총 충전 리플을 나타내는 신호로 만들 수 있다. 서브트랙터(SUBTrip)가 VIL(t)로부터 상기 총 리플을 빼서, 부하 전류의 순간적인 표현을 생성한다. AICf의 출력을 초과하는 MULTriptot의 출력의 부분에 의해 표현되는 외부 커패시턴스의 리플이 또한 VIL(t)로부터 빼지기 때문에, 상기 전류가 Vload에서 나타나지 않는다. 이 로드미터의 효과는 명시적으로 수행하기 불가능한 것(즉, 부하 내의 부하 전류를 별도로 측정하는 것)을 묵시적으로 수행하는 것이며, 이에 따라서 부하 내의 나머지 전류로부터 상기 부하의 고유 커패시턴스의 전류를 제외시키기 위해 쪼개진다.
언뜻 보기에, 총 리플을 내포하는 CTN의 출력이 Vload를 더 직접적으로 생성할 수 있고, 이에 따라서, MULTriptot에 대한 필요성이 제거될 수 있다. 그러나 CTN의 1차권선의 전류는, CTD의 1차권선(p)에서의 전류와 다르게, 부하 전류의 순간 값을 포함한다. RBN을 이용하는 CTN의 인덕턴스의 주파수 응답은 상기 부하 전 류 성분을 제거하기에 충분한 필터링을 제공하지 않는다. 따라서 이러한 목적을 위해 CTN을 사용하는 것은 본 발명을 실시하기 위해 사용될 수 있는 비교적 복잡하고, 고비용의 필터를 요구할 것이다. 그러나 Vload를 추출하기 위해, CTD를 이용함으로써, 경로를 개척하는 것이 더 단순하고, 현재 더 바람직한 방법이다.
도 21은 본 발명에 따르는, 동기 플라이백 스위칭 전류원 조정기를 도시한다. 앞서 설명된 바와 같이, 스위칭된 인덕터의 에너지 신호(VKEL)의 발생은 도 1의 것과 실질적으로 동일하다. 도 1에서 도시된 바와 같이, 플라이백 시간 동안 VIN으로부터의 에너지를 나타내는 신호(VKEin)가 존재한다. 비교측정기(FBCOMP)가 플라이백 시간을 나타내는 펄스를 생성하며, 상기 펄스는 R2 및 C3에 의해 필터링되어, 플라이백 시간을 나타내는 신호(VFBDC)를 생성한다. 디바이더(FBDCDIV)가 VFBDC를 Vt로 나눠서(이때, 후자의 DC 신호는 재단 사이클(chopping cycle)의 시간을 나타냄), 플라이백 듀티-사이클에 관련된 올바르게 스케일링된 시간 신호를 생성한다. 멀티플라이어(KEinMULT)가 FBDCDIV의 출력에 VIN을 곱하고, Iref를 곱해서, VKEin을 산출할 수 있다. 합산기(SUPSUM)가 VKEL에 VKEin을 더해서, 신호(VSUP)를 생성할 수 있으며, VSUP는 도 1에서와 마찬가지로, 총 사이클 당 공급 에너지(total per-cycle supply energy)를 나타낸다.
도 1에서 도시되는 바와 같이, 공급되어야 할 에너지의 부분은 부하에 의해 소모되는 에너지의 부분이며, 이는 재단 주기 시간(Vt)과 출력 전압(Vo(t))과 출력 전류(Iref)의 곱이다. 따라서 KEldMULT가 이들 신호를 곱해서, 신호(VKEld)를 생성할 수 있다. 전압 조정기의 필터 커패시턴스가 많은 에너지를 저장할 수 있는 것처 럼, 이 실시예의 필터 인덕터(Lf)도 또한 그렇다. 이 에너지는 도 1의 KEC 에너지와 유사하며, 유사하게 연산된다. IrefSQ가 VIref를 제곱하여, Tref^2를 나타내는 신호를 제공할 수 있다. RILf를 가로지르는 전압 강하가 Lf의 순간 전류를 나타내며, 상기 순간 전류는 AILf에 의해 증폭되고, ILfSQ에 의해 제곱될 때, LF 전류의 제곱을 나타낸다. 서브트랙터(KELfSUBT)가 전자에서 후자를 빼서, 현재의 재단 사이클에서의 요망 전류로 Lf를 충전하도록 공급되어야 할 에너지에 비례하는 신호를 생성할 수 있다. KELfMULT 및 VLf/2가 이 신호를 올바르게 스케일링해서, Lf를 충전하기 위해 요구되는 에너지를 나타내는 VKELf를 생성할 수 있다. 합산기(DEMSUM)가 VKEin과 VKELf를 더해서, 총 사이클당 에너지 요구량을 예측할 수 있다. 다이오드 손실에 대한 신호가, 적정한 경우, 도 1에서와 같이, 더해질 수 있다. 사이클당 에너지 공급량이 요구량과 동일하거나, 초과할 때, 비교측정기(BALCOMP)가 BISTABLE을 재설정하여, 도 1에서 그러는 것처럼, L의 충전을 종료할 수 있다.
그 후, 적정한 때, VSET이 다음 재단 사이클을 개시하도록 BISTABLE을 설정한다.
나타난 부하는 신호 Vcomp를 실험하는 적합성을 포함하여, 이 실시예의 전류원 양태의 적합성을 실험할 수 있다.
도 22는 4V P-P의 사각파에 의해 실험되는, 도 21의 실시예의 전류 출력 파형을 도시한다. Io(t)의 리플이 도 1의 Vo(t)의 리플과 유사하다. 이 실시예는 본 발명에 따르는 조정기의 바람직한 과도 응답 특성을 디스플레이한다.
지금까지 서술된 실시예에서, 에너지를 저장하기 위한 인덕티브 리액터는 인 덕터, 또는 트랜스포머였지만, 종래의, 또는 앞으로 개발될 임의의 인덕티브 리액터, 가령, 플라이휠(flywheel), 또는 모터가 사용될 수 있고, 이들은 본 발명의 범위에 속하는 것이다.

Claims (35)

  1. - 에너지원으로부터 에너지를 수신하기 위한 입력,
    - 임시 에너지 저장을 위한 인덕티브 리액터(inductive reactor),
    - 출력 필터링(output filtration)을 위한 출력 리액터(output reactor),
    - 부하(load)로 에너지를 공급하기 위한 출력,
    - 상기 출력과 비교되는 기준 신호(reference signal)로서, 이때 비교되어 요망 출력이 제공되는 상기 기준 신호(reference signal),
    - 상기 인덕티브 리액터 충전 동안, 상기 인덕티브 리액터로 유입되는 에너지의 양이 재단 사이클(chopping-cycle)당 부하 에너지 요구량을 기반으로 하도록 인덕티브 리액터의 충전을 제어하기 위한 제어 회로
    를 포함하는 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  2. 제 1 항에 있어서, 상기 재단 사이클당 부하 에너지 요구량은 상기 요구량의 예측값을 기반으로 하는 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  3. 제 1 항에 있어서, 재단 사이클당 부하 에너지 요구량을 만족시키기 위해 인덕터로 유입되는 에너지의 양은, 측정된 인덕티브 리액터의 자성 플럭스(magnetic flux), 또는 예측된 인덕티브 리액터의 자성 플럭스, 또는 측정된 인덕티브 리액터의 전류, 또는 예측된 인덕티브 리액터의 전류에 반응하여, 제어되는 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  4. 제 1 항에 있어서, 상기 인덕티브 리액터의 자기장에서 보유되는 에너지와 알려진 수학적 관계를 갖는 플럭스 신호(flux signal)를 생성하기 위한 플럭스-판단 회로(flux-determining circuitry)
    를 더 포함하는 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  5. 제 4 항에 있어서, 상기 조정기의 출력에서의 전압, 또는 전류와 알려진 수학적 관계를 갖는 출력 신호를 생성하기 위한 출력 신호-컨디셔닝 회로(output signal-conditioning circuitry)
    를 더 포함하는 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  6. 제 4 항에 있어서, 상기 플럭스-판단 회로는 홀-효과 센서(Hall-effect sensor), 또는 GMR 센서, 또는 상기 인덕티브 리액터에서의 전류를 감지하기 위한 회로를 포함하는 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  7. 제 6 항에 있어서, 상기 플럭스-판단 회로는 상기 인덕티브 리액터에서의 전류를 감지하기 위한 회로이며, 상기 인덕티브 리액터와 직렬로 위치하는 샘플링 레지스터(sampling resistor), 또는 상기 인덕티브 리액터와 직렬로 위치하는 하나의 권선을 갖는 전류 트랜스포머(current transformer), 또는 전류 거울(current mirror)을 더 포함하는 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  8. 제 1 항에 있어서, 상기 조정기는, 상기 인덕티브 리액터에 적용된 전압-시간 곱(voltage-time product)을 바탕으로 하여, 상기 인덕티브 리액터의 장(field)을 연산하는 플럭스-판단 회로를 포함하는 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  9. 제 8 항에 있어서, 상기 플럭스-판단 회로는, 상기 인덕티브 리액터로 유입되는 에너지의 양을 정정하도록 입력 전압의 적용의 시간 지속구간을 조정하기 위해 사용되는 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  10. 제 1 항에 있어서, 상기 조정기는 DC-대-DC 전력 컨버터, 또는 AC-대-AC 전력 컨버터, 또는 AC-대-DC 전력 컨버터, 또는 DC-대-AC 전력 컨버터임을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  11. 제 1 항에 있어서, 상기 조정기는 동기 조정기, 또는 비동기 조정기임을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  12. 제 1 항에 있어서, 상기 조정기는 플라이백(flyback) 타입 전력 컨버터, 또는 벅(buck) 타입 전력 컨버터, 또는 부스트(boost) 타입 전력 컨버터, 또는 sepic 타입 전력 컨버터를 조정하는 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  13. 제 1 항에 있어서, 상기 인덕티브 리액터는 인덕터, 또는 트랜스포머, 또는 모터, 또는 플라이휠(flywheel)임을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  14. 제 1 항에 있어서, 상기 조정기는 단일-상(single-phase) 전력 컨버터, 또는 다중상(multiphase) 전력 컨버터임을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  15. 제 1 항에 있어서, 상기 제어 회로는 디지털, 또는 아날로그임을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  16. 제 1 항에 있어서, 인덕티브 방전을 위해 이용가능한 시간이 감소할 때 턴-어라운드 회로(turn-around circuitry)가 제공되어, 인덕티브 리액터의 충전을 종료시켜서, 추가적인 충전 시간이 재단 사이클 내에서 회수될 인덕티브 에너지 양의 감소를 산출하는 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  17. 제 1 항에 있어서, 총 출력 커패시턴스를 판단하기 위한 회로를 포함하며, 상기 회로는 명시적인 커패시턴스 미터(capacitance meter)이거나, 또는 상기 조정기의 그 밖의 다른 측정된 값을 바탕으로 하여, 커패시턴스를 묵시적으로 계산하는 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  18. 제 1 항에 있어서, 내부 인덕턴스를 판단하기 위한 회로를 포함하고, 상기 내부 인덕턴스는 명시적 인덕턴스 미터에 의해 판단되거나, 또는 상기 조정기의 그 밖의 다른 측정된 값을 바탕으로 묵시적으로 계산되는 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  19. 제 1 항에 있어서, 부하 리액턴스(load reactance)가 존재하는 경우, 또는 부재하는 경우에서, 부하 전류(load current)를 판단하기 위한 회로를 포함하는 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  20. 제 19 항에 있어서, 하나 이상의 전류 트랜스포머를 포함하는 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  21. 제 1 항에 있어서, 재단 주기(chopping period)의 임의의 부분(fraction) 동안, 부하에 의해 소비될 에너지를 예측하기 위한 회로
    를 포함하는 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  22. 제 1 항에 있어서, 제어 회로는 하나 이상의 스위치를 구동시키는 연산 회로(computational circuitry)를 포함하며, 상기 스위치는 인덕티브 리액터의 충전을 제어하는 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  23. 제 22 항에 있어서, 상기 스위치는 MOSFET, 또는 IGBT, 또는 BJT, 또는 사이리스터(thyristor), 또는 가포화 리액터(saturable reactor)임을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  24. 제 21 항에 있어서, 상기 스위치는 상기 연산 회로로부터 광학적으로(optically), 또는 전자기적으로(electromagnetically), 또는 갈바니전기적으로(galvanically) 고립되는 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  25. 제 1 항에 있어서, 출력 리액터는 커패시티브, 또는 인덕티브인 것을 특징으로 하는 전력-변환 조정기(power-conversion regulator).
  26. 전력 컨버터(power converter)를 조정(regulating)하기 위한 방법에 있어서, 상기 방법은
    - 상기 조정기의 재단 사이클(chopping cycle) 동안 조정기의 출력을 요망 전압, 또는 전류로 유지하기 위해 요구되는 부하 에너지(load energy)의 양을, 재단 사이클의 한 지점에서 산출하는 단계,
    - 인덕티브 리액터를 에너지로 충전하는 단계,
    - 상기 인덕티브 리액터의 장(field)에 내포되어 있는 저장된 에너지의 양을 판단, 또는 산출하는 단계,
    - 부하 에너지의 양을 저장된 에너지의 양과 비교하는 단계,
    - 저장된 에너지가 부하 에너지를 제공하기에 충분하도록, 인덕티브 리액터의 충전을 제어하는 단계, 그리고
    - 인덕티브 리액터의 장의 저장된 에너지의 일부분, 또는 전부를 상기 출력으로 전달하는 단계
    를 포함하는 것을 특징으로 하는 전력 컨버터를 조정하기 위한 방법.
  27. 제 26 항에 있어서, 상기 인덕티브 리액터의 장에 내포되는 저장된 에너지는
    KE=(L*I 2 )/2
    로서 계산되며, 이때,
    KE는 인덕티브 리액터의 저장된 에너지이고,
    I는 인덕티브 리액터의 암페어 단위의 전류이며,
    L은 인덕티브 리액터의 저장된 인덕턴스인 것을 특징으로 하는 전력 컨버터를 조정하기 위한 방법.
  28. 제 26 항에 있어서, 사이클의 나머지에 대하여 요구되는 부하 에너지는, 필터 커패시터에 의해 공급(또는 사용)되는 에너지와, 부하에 의해 요구되는 에너지의 합으로서 계산되고, 이때, 상기 필터 커패시터는 조정기의 내부 커패시턴스와 부하의 외부 커패시턴스의 합인 것을 특징으로 하는 전력 컨버터를 조정하기 위한 방법.
  29. 조정기의 총 출력 커패시턴스를 판단하기 위한 회로를 포함하는 것을 특징으로 하는 전력 변환 조정기(power conversion regulator).
  30. 제 29 항에 있어서, 조정을 위해 지정된 커패시턴스를 사용하는 제어 회로를 더 포함하는 것을 특징으로 하는 전력 변환 조정기(power conversion regulator).
  31. 조정기의 내부 인덕턴스를 판단하기 위한 회로를 포함하는 것을 특징으로 하는 전력 변환 조정기(power conversion regulator).
  32. 제 31 항에 있어서, 조정을 위해 지정된 인덕턴스를 사용하는 제어 회로를 더 포함하는 것을 특징으로 하는 전력 변환 조정기(power conversion regulator).
  33. 자신의 부하 전류의 비-리액티브(non-reactive) 부분을 판단하기 위한 회로를 포함하는 것을 특징으로 하는 전력 변환 조정기(power conversion regulator).
  34. 제 33 항에 있어서, 상기 부하 전류의 일부분은 리액티브인 것을 특징으로 하는 전력 변환 조정기(power conversion regulator).
  35. 제 33 항에 있어서, 조정을 위해 지정된 부하 전류를 사용하는 제어 회로를 더 포함하는 것을 특징으로 하는 전력 변환 조정기(power conversion regulator).
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