KR101584169B1

KR101584169B1 - 스위칭 조정기 및 이를 이용한 전압을 조정하는 방법

Info

Publication number: KR101584169B1
Application number: KR1020140030213A
Authority: KR
Inventors: 토마스 앤써니 디지아코모; 마이클 조지 니그렛
Original assignee: 리니어 테크놀러지 코포레이션
Priority date: 2013-03-15
Filing date: 2014-03-14
Publication date: 2016-01-11
Also published as: CN104052270B; CN104052270A; US20140268909A1; TWI619338B; KR20140113521A; TW201444261A; US9564820B2

Abstract

조정된 전압 레벨에서 출력 전류를 부하에 제공하기 위한 스위칭 조정기 방법 및 시스템을 제공한다. 조정기는 2차측으로부터 갈바닉 절연된 1차측을 갖는다. 조정기는 1차측 상의 1차 권선 및 2차측 상의 2차 권선을 갖는 변압기를 포함한다. 1차 권선에 접속된 스위치는 1차 권선을 통한 전류 흐름을 제어한다. 제1 피드백 제어 루프는 1차측 신호값에만 응답하고, 출력 노드에서의 일정한 평균 전압을 조정한다. 옵션의 제2 피드백 제어 루프는 1차측 신호값에만 응답하고, 출력 노드에서의 링잉을 감소시킨다.

Description

스위칭 조정기 및 이를 이용한 전압을 조정하는 방법{A SWITCHING REGULATOR AND A METHOD FOR REGULATING A VOLTAGE USING THE SAME}

본 발명은 전반적으로 전기 기술에 관한 것으로, 보다 구체적으로는 파워 서플라이의 전압 조정에 관한 것이다.

근래에, 전압 조정기(voltage regulator)의 정확도 및 신뢰도를 향상시키려는 노력이 이루어져 왔다. 전압 조정기는 좋지 않은 사양일 수도 있는 입력 전압 소스를 이용하는 동안에도 미리 결정된 실질적으로 일정한 출력 전압을 제공하는 파워 서플라이 회로이다. 더욱이, 다수의 전자 제품은 입력 전압을 입력 전압보다 높거나 낮을 수 있는 조정된 출력 전압으로 변환하기 위해 전압 조정기를 사용한다. 그에 따라, 전압 조정기는 전압 컨버터 및 전압 안정화기 둘 모두로서 기능할 수 있다.

선형 조정기와 스위칭 조정기의 2개의 주요 카테고리의 조정기가 있다. 선형 조정기에서는, 출력 전압은 전압 소스로부터 부하로의 전류의 연속적인 흐름을 제어하기 위해 패시브 요소(예컨대, 가변 저항기) 또는 액티브 요소(예컨대, 바이폴라 접합 트랜지스터)를 조절함으로써 조정될 수 있다.

한편, 스위칭 조정기는 근본적으로 출력 전압을 제어하기 위해 전류를 ON과 OFF로 스위칭함으로써 작동하는 DC-DC 컨버터이다. 스위칭 조정기는 에너지를 저장하고 그 에너지를 부하에 전달하기 위해 인덕터 및 커패시터와 함께 하나 이상의 스위칭 디바이스를 채용할 수도 있다. 이러한 조정기는 스위칭 요소를 온과 오프로 전환시켜, 불연속적인 전류 펄스의 형태로 인덕터를 통해 전송되는 파워의 양을 조정함으로써 부하에 공급되는 전압을 제어한다. 예컨대, 인덕터 및 커패시터는 공급되는 전류 펄스를 실질적으로 일정한 부하 전류로 필터링하여, 부하 전압이 조정되도록 한다. 그에 따라, 출력 전압의 조정은 출력 전압 및 부하 전류를 나타내는 피드백 신호에 기초하여 스위칭 요소의 온-오프 듀티 사이클 조정을 통해 달성될 수 있다.

스위칭 조정기는 회로 토폴로지에 따라 분류될 수 있다. 그 한 가지 구분은 절연식 조정기와 비절연식 조정기(non-isolated regulator)이다. 절연식 조정기는 변압기를 포함한다는 점에서 비절연식 조정기와 상이하다. 이에 따라, 변압기의 1차측은 2차측으로부터 갈바닉 절연된다(galvanically isolated). 예컨대, 안전성 조건을 충족하거나 또는 시스템 노이즈를 감소시키기 위해 입력 소스와 공급 레인 간의 갈바닉 분리가 이용되는 경우가 많다.

절연식 조정기는 포워드 토폴로지 컨버터(forward topology converter) 및 플라이백 토폴로지 컨버터(flyback topology converter)를 포함한다. 플라이백 컨버터는 컨버터 스위칭 요소(예컨대, 트랜지스터)가 전도하고 있는 시간 동안 에너지를 인덕터 에어갭 내의 자기장으로서 저장한다. 스위치가 턴오프될 때, 저장된 자기장이 붕괴하고, 에너지가 플라이백 컨버터의 출력에 전기 전류로서 전달된다. 플라이백 컨버터는 공통 코어를 공유하는 2개의 인덕터로서 보여질 수 있다.

반대로, 포워드 컨버터(변압기를 기반으로 하는)는 스위칭 요소의 전도 시간 동안 에너지를 저장하지 않는다. 그 대신, 에너지는 스위치 전도 단계 동안 변압기 작용에 의해 포워드 컨버터의 출력에 직접 건네진다. 그러므로, 포워드 컨버터는 출력 전압을 증가시키거나 감소시키고(변압기 비율에 좌우되어) 부하에 대한 갈바닉 절연을 제공하기 위해 변압기를 사용하는 DC-DC 컨버터이다. 복수의 출력 권선으로, 더 높은 전압 출력과 더 낮은 전압 출력 둘 모두를 제공하는 것이 가능하다.

절연식 포워드-토폴로지 DC-DC 컨버터는 통상적으로 2가지의 공통적인 제어 방법, 즉 (ⅰ) 전압 모드 제어, 및 (ⅱ) 전류 모드 제어 중의 하나에 의존한다. 이 점에서, 도 1은 포워드 토폴로지 DC-DC 전압 모드 컨버터를 예시한다. 도 1의 전압 모드 제어 회로(100)에서, 노드 102에서의 기준 신호 V_REF와 노드 132에서의 출력 피드백 신호 V'_OUT 간의 차가 노드 104에서의 오차 신호 V_ERR로서 제공된다. 노드 132에서의 피드백 신호 V'_OUT은, 노드 130에서의 출력 신호 V_OUT가 광커플러 드라이버 및 루프 보상 블록(140)을 통해 진행하고 광커플러(144)에 의해 절연 장벽(isolation barrier)(142)을 통해 변형(translate)되는 바와 같이, 노드 130에서의 출력 신호 V_OUT에 의해 생성된다. 노드 104에서의 오차 신호 V_ERR는 노드 108에서의 제어 신호 V_CTRL을 제공하기 위해 적분기(106)에 의해 시간 적분된다(time-integrated). 비교기(110)는 V_CTRL 신호를 타이밍 램프 회로(112)에 의해 제공된 V_RAMP 신호와 비교하고, 래치(116)에 RESET 신호를 제공한다. 클록 펄스 발생기(118)는 래치(116)의 세트 노드(120)에서의 CLK 신호를 제공한다. 래치(116)는 클록(CLK) 에지에 의해 ON으로 래치되고 RESET 신호가 단정(assert)될 때에 OFF로 래치되는 DUTY 신호(예컨대, 펄스)를 자신의 출력에서 제공한다.

회로(100)의 나머지는 포워드 컨버터의 부분이며, 당업자에 의해 이해될 수 있을 것이다. 드라이버 U1, 스위치 M1, 변압기 X1, 및 포워드 다이오드 D₁은 스위치 M1이 ON인 동안(예컨대, DUTY가 하이인 동안) 자신의 전류를 증가시키기 위해 출력 인덕터 L₁의 양단에 양의 전압차를 인가하며, 캐치 다이오드 D₂는 스위치 M1이 OFF인 동안(예컨대, DUTY가 로우인 동안) 전류를 감소시키기 위해 출력 인덕터 L₁ 양단에 음의 전압차를 인가한다. 커패시터 C₁은 리플링 인덕터 L₁ 전류를 필터링하고, 노드 130에서 출력 신호 V_OUT을 발생한다. 전압 피드-포워드 기술이 적용되는 경우가 많으며, 여기서 타이밍 램프 기울기(timing ramp slope)는 루프 이득 변동을 감소시키고 라인 응답을 향상시키기 위해 노드 150에서의 입력 전압 V_IN에 비례하여 이루어진다.

다수의 어플리케이션을 위해, 전류-모드로 작동하는 스위칭 조정기가 특히 바람직하다. 이 점에서, 도 2는 포워드-토폴로지 DC-DC 전류 모드 컨버터를 예시한다. 예컨대, 전류-모드 스위칭 조정기는 양호한 라인 및 부하 과도현상 신호 리젝션(load transient signal rejection)을 제공할 수 있으며, 고장 상태(예컨대, 출력 단락 회로) 동안 고유의 전류-제한 능력을 제공할 수 있다. 또한, 몇몇 종래의 전류-모드 스위칭 조정기는 인덕터 전류를 모니터링하고, 인덕터 전류를 피크 인덕터 전류 레벨과 비교하여, 인덕터 전류가 메인 스위칭 요소를 턴오프하기에 적절한 때를 결정하며, 이에 의해 과잉 전류의 공급을 제거한다.

도 2의 전류 모드 제어 회로(200)에서, 기준 신호(V_REF)와 노드 232에서의 출력 피드백 신호(V'_OUT) 간의 차는 노드 204에서의 오차 신호 V_ERR로서 제공된다. 노드 232에서의 피드백 신호 V'_OUT은, 노드 230에서의 출력 신호 V_OUT이 광커플러 드라이버 및 루프 보상 블록(240)을 통해 진행하고, 광커플러(244)에 의해 절연 장벽(242)을 통해 변형(translate)되는 바와 같이, 노드 230에서의 출력 신호 V_OUT에 의해 생성된다. 노드 204에서의 V_ERR 신호는 노드 208에서 제어 신호 V_CTRL를 제공하기 위해 적분기(206)에 의해 시간 적분되고 회로 254에 의해 스케일링된다(즉, 전달 함수에 제로가 위치됨). 비교기(210)는 노드 208에서의 제어 신호 V_CTRL를 각각의 클록 주기에서 기울기 보상 회로(212) 및 피크 스위치 전류(예컨대, V_SENSE=I_SㆍR_S)의 합과 비교한다. 이와 달리, 평균 스위치 전류가 전개되어 비교를 위해 이용된다. 비교기(210)의 출력은 래치(216)에 RESET 신호를 제공한다. 클록 펄스 발생기(218)는 래치(216)의 SET 노드(220)에서의 CLK 신호를 제공한다. 래치(216)는 클록 CLK 에지에 의해 ON으로 래치되고 RESTE 신호가 단정될 때에 OFF로 래치되는 DUTY 신호를 자신의 출력에서 제공한다.

회로(200)의 나머지는 포워드 컨버터의 부분이다. 드라이버 U1, 스위치 M1, 변압기 X1, 및 포워드 다이오드 D₁은 스위치 M1이 ON인 동안(예컨대, DUTY가 하이인 동안) 자신의 전류를 증가시키기 위해 출력 인덕터 L₁의 양단에 양의 전압차를 인가하며, 캐치 다이오드 D₂는 스위치 M1이 OFF인 동안(예컨대, DUTY가 로우인 동안) 자신의 전류를 감소시키기 위해 출력 인덕터 L₁ 양단에 음의 전압차를 인가한다. 커패시터 C₁은 리플링 인덕터 L₁ 전류를 필터링하고, 노드 230에서 출력 신호 V_OUT을 발생한다. 예컨대, 신호 V_SC(기울기 보상 회로(212)의 출력에서의)는 각각의 주기의 과정에 걸쳐 유효 제어 레벨을 램프 다운(ramp down)하며, 이에 의해 50%가 넘는 듀티 사이클에 대한 저조파 불안정성(sub-harmonic instability)을 정정한다.

전술한 전압 모드 및 전류 모드 조정기 둘 모두는 출력 전압 피드백에 의존한다. 출력 전압 피드백을 갖는 절연식 컨버터는 통상적으로 피드백 경로에 광아이솔레이터(optoisolator)(예컨대, 244)를 포함한다. 그러나, 피드백 경로에 임의의 요소를 추가하는 것은 오차 및 루프 지연을 야기한다. 또한, 추가의 요소가 전력 소모를 증가시키고, 부품/비용을 증가시키며, 회로 복잡도 및 불안정성을 추가한다. 실제로, 광아이솔레이터의 성능은 바이어스, 온도 및 사용 기간(age)에 따라 크게 달라지며, 이에 의해 설계 복잡도를 증가시키고, 시스템 신뢰도를 감소시킨다. 그러므로, 듀티 사이클을 결정하기 위해 통상적인 출력 전압 피드백을 이용하는 것은 절연 장벽을 통한 신뢰할 수 없고 복잡한 피드백에 취약하다.

1차측 감지 기술에서의 최근의 개발은, 출력 전압 및 전류가 단지 파워 서플라이의 1차측에서의 정보를 모니터링함으로써 조정되는 경우, 모든 2차-피드백 회로를 제거함으로써(예컨대, 변압기의 2차측으로부터의) 전압 조정을 간략화한다. 조정된 포워드 컨버터를 위한 1차측 감지는 변압기 코어를 너무 많은 자속(magnetic flux)(즉, V_IN에 기초한 볼트-초 클램프(volt-second clamp))으로 포화시키는 것을 방지하기 위해 스위치 듀티 사이클을 제한할 수 있다. 이 볼트-초 클램프는 출력 전압 피드백에 기초한 1차 모드의 조정을 위한 백업 또는 안전 한계(safety limit)로서 이용된다(그리고 그에 따라서 1차 모드의 조정보다 덜 정확하게 될 수 있다). 볼트-초 클램프는 통상적으로 V_IN으로부터 구해진 충전 전류를 갖는 커패시터 타이머로서 구현되며, 여기서 전류가 자신의 고정된 주파수 발진기에 의해 설정된 전체적인 스위칭 주기와 일치하는 독립 타이머 기능을 제공하도록 스케일링된다. 1차측 감지가 회로 복잡도를 감소시킬 수 있지만, 1차 모드의 조정으로서 커패시터 타이머 볼트-초 클램프 접근방법을 이용하는 것은 DC 전류 조정 정확도가 전반적으로 좋지 않게 된다. 2개의 별도의 타이머 블록(즉, 듀티 클램프를 위한 타이머 블록 및 발진기 주파수를 위한 타이머 블록) 간의 디바이스 매칭으로 인한 오차는, 비교기 세틀링 및 스위칭 지연(comparator settling and switching delay)과 추가로 혼합되어, 상대적으로 부정확한 듀티 사이클을 발생한다. 또한, 볼트-초 클램프 방식의 듀얼 커패시터 타이머 방법은 스위칭 발진기의 주기의 정밀한 세부 분할(subdivision)을 요구할 수도 있으며, 이것은 외부 클록 및 공유된 다상 위상 출력(multiphase output)에 대한 동기화를 구현하는 것을 곤란하게 한다.

전술한 관점에서, 향상된 DC 조정 정확도로 1차측 제어를 통해 조정된 출력 전압을 위한 회로 및 방법을 제공하는 것이 바람직할 것이다. 또한, 출력 전압 피드백이 채용되지 않을 때에 발생할 수도 있는 부하 변화에 의해 유기된 출력 전압 링잉(output voltage ringing)을 향상시키는 것이 바람직할 것이다.

본 발명의 특징에 따라, 1차측 및 갈바닉 절연된(galvanically isolated) 2차측을 가지며, 조정된 전압 레벨을 부하에 제공하도록 구성된 스위칭 조정기가 제공된다. 상기 스위칭 조정기는, 상기 1차측 상의 1차 권선 및 상기 2차측 상의 2차 권선을 갖는 변압기; 상기 1차측 상의 입력 노드; 상기 부하에 접속되는, 상기 2차측 상의 출력 노드; 상기 변압기의 1차 권선을 통한 전류 흐름을 제어하도록 구성된, 상기 1차측 상의 스위치; 및 상기 출력 노드에서 일정한 평균값을 제공하기 위해 상기 스위치의 듀티 사이클을 조정하도록 구성되며, 1차측 신호값에만 응답하는 제1 피드백 제어 루프를 포함한다.

도면은 예시 실시예에 대한 것이며, 실시예 전부를 예시하는 것은 아니다. 이에 추가하여 또는 그 대신에 다른 실시예가 이용될 수도 있다. 공간을 절약하고 더욱 효과적인 예시를 위해 명백하거나 또는 불필요할 수도 있는 세부 구성이 생략될 수도 있다. 몇몇 실시예는 추가의 구성요소 또는 단계와 함께 실시될 수 있거나, 및/또는 예시된 구성요소 또는 단계의 전부를 포함하지는 않는 채로 실시될 수도 있다. 상이한 도면에서 사용된 동일한 도면 부호는 동일하거나 유사한 구성요소 또는 단계를 나타낸다.
도 1은 종래의 포워드-토폴로지 DC-DC 전압 모드 컨버터를 도시하는 도면이다.
도 2는 종래의 포워드-토폴로지 DC-DC 전류 모드 컨버터를 도시하는 도면이다.
도 3은 본 발명의 실시예에 따른 DC-DC 스위칭 전압 조정기를 도시하는 도면이다.
도 4는 본 발명의 실시예에 따른 일례의 타이밍도를 도시하는 도면이다.
도 5는 본 발명의 실시예에 따른 일례의 V_REF 회로, 듀티 스위치, 적분기, 및 V_IN 회로를 도시하는 도면이다.
도 6은 본 발명의 실시예에 대한 시스템 기능 표현을 도시하는 도면이다.
도 7은 본 발명의 실시예에 따른 링잉 콤포넌트를 포함하는 회로의 시스템 기능 표현을 도시하는 도면이다.

이하의 상세한 설명에서, 다수의 구체적인 세부 구성은 관련 기술의 완전한 이해를 제공하기 위해 예로서 설명된다. 그러나, 본 기술은 이러한 세부구성 없이도 실시될 수 있다는 것을 이해하여야 한다. 다른 경우에, 널리 공지된 방법, 과정, 콤포넌트, 및/또는 회로는 본 기술의 특징을 불필요하게 모호하게 하는 것을 방지하기 위해 세부 구성없이 비교적 높은 레벨로 설명되어 있다.

아래에 설명된 다양한 예는 1차측 조정된 스위칭 조정기에 관한 것이다. 일특징에서, 조정기는 2차측으로부터 갈바닉 절연되는 1차측을 포함한다. 조정기는 1차측 상의 1차 권선 및 2차측 상의 2차 권선을 갖는 변압기를 더 포함한다. 1차측 상의 입력 노드 및 2차측 상의 출력 노드가 있으며, 출력 노드가 부하에 접속된다. 스위치가 1차 권선에 접속되고, 1차 권선을 통한 전류 흐름을 제어하도록 구성된다. 제1 피드백 제어 루프는, 1차측 신호값에만 기초하여, 출력 노드에서의 일정한 평균 전압을 조정한다. 그에 따라, 조정기의 입력과 출력 사이의 갈바닉 절연된 장벽 사이의 피드백이 제거된다.

일특징으로, 펄스 폭 변조(PWM) 듀티 사이클과 입력 전압의 곱(product)이 조정된 출력의 변조된 파워 경로 신호의 레플리카(replica)를 생성하기 위해 이용된다. 또 다른 특징으로, 갈바닉 절연된 장벽의 1차측 상의 스위칭 요소의 전류가 출력 단계 응답(예컨대, 부하 변동으로 인한 출력 링잉)을 향상시키기 위해 모니터링된다.

이하에서는 첨부 도면에 도시되고 아래에 설명되는 예를 상세하게 참조하여 설명한다. 도 3은 본 발명의 실시예에 따른 DC-DC 스위칭 전압 조정기를 도시한다. 일례로서, 회로(300)는 포워드 토폴로지(예컨대, 벅 토폴로지(buck topology)의 형태)로 구성되지만, 다른 공지의 토폴로지도 마찬가지로 지원된다는 것을 이해할 것이다. 회로(300)는 1차측(즉, 절연 장벽(342)의 좌측) 및 2차측(즉, 절연 장벽(342)의 우측)을 포함한다. 이에 따라, 도 3의 예에 도시된 토폴로지는 "벅-디라이브드 포워드 컨버터(buck-derived forward converter)"로서 설명될 수 있다. 이 포워드 토폴로지는 절연 장벽(342)의 1차측 상의 스위치 M1, 절연 장벽(342)의 양쪽에 걸쳐 있는 변압기 X1, 및 절연 장벽(342)의 2차측 상의 다이오드 D₁, D₂, 인덕터 L₁, 및 부하(380)를 포함한다.

회로(300)는 2개의 피드백 루프, 즉 (ⅰ) 경로 374를 경유하는 V_IN을 포함하는 제1 루프, 및 (ⅱ) 경로 376을 경유하는 전류 I_S를 포함하는 옵션의 제2 루프를 포함한다. V_IN에 기초하여 듀티 사이클을 설정하는 제1 루프는 추후에 설명되는 바와 같이 용이하게 보상될 수 있는 단극 루프(single-pole loop)이다. 제2 피드백 루프는 출력 링잉(output ringing)을 감쇠(damp)하고, 시스템에서의 또 다른 시상수와 부합하는 제1 루프 시상수를 선택함으로써 설정될 수 있다. 일실시예에서, 감쇠 응답은 시스템에서의 또 다른 시상수와 부합하는 제1 루프 시상수 및 제2 피드백 루프 이득을 선택함으로써 최상으로 제어된다. 또 다른 실시예에서, 피드백 루프 이득은 일정한 작동 범위에 걸쳐 적절한 감쇠 제어를 제공하기 위해 어떠한 값으로 고정될 수 있다.

일실시예에서는, 제1 피드백 루프 제어가 주도하며(즉, 제2 피드백 루프가 없음), 이것은 출력 전압 링잉이 제한되거나(예컨대, 부하 저항에 의해) 또는 출력 전압 링잉을 견뎌낼 수 있다면 장점을 제공한다. 루프 대역폭은 고속 루프를 형성하도록 선택되어, 듀티 사이클이 V_IN 역학을 밀접하게 트래킹하도록 하거나, 또는 저속 루프를 형성하도록 선택되어, V_IN 역학이 크게 필터링되도록 할 수 있다. 후자는 입력 노이즈 및 고주파 리젝션(high-frequency rejection)을 향상시키는 한편, 전자는 빠른 V_IN 변화 동안에도 일정한 볼트-초 곱을 유지함으로써 변압기 코어 포화 문제를 경감시킨다.

도 3의 회로(300)에서, 노드 302에서의 기준 신호 V_REF와 노드 374에서의 제1 루프 피드백 신호 간의 차는 노드 304에서 오차 신호 V_ERR로서 제공된다. 노드 374에서의 제1 루프 피드백 신호는 노드 350에서의 입력 전압 V_IN과 듀티 스위치(370)에 의해 제공된 듀티 사이클의 함수이다. 제1 피드백 신호는 아래에서 더욱 상세하게 설명된다. 노드 304에서의 오차 신호 V_ERR는 노드 308에서의 제어 신호 V_CTRL를 제공하기 위해 적분기(306)에 의해 시간 적분된다. 비교기(310)는 V_CTRL 신호를 타이밍 램프(312)에 의해 제공된 V_RAMP 신호와 비교하고, RESET 신호를 래치(316)에 제공한다. 클록 펄스 발생기(318)는 래치(316)의 SET 노드(320)에서의 CLK 신호를 제공한다. 래치(316)는, 제1(예컨대, 양의) 클록 CLK 에지에 의해 ON으로 래치되고, RESET 신호가 단정될 때에(예컨대, 리셋 신호의 제1 에지) OFF로 래치되는 DUTY 신호를 자신의 출력에서 제공한다.

드라이버 U1은 래치(316)의 출력에 접속되고, 그러므로 스위치 트랜지스터 M1의 듀티 사이클을 구동하기 위해 DUTY 신호를 수신한다. 스위치 M1은 제1 상태에서는 변압기 X1의 1차 권선을 통해 전류가 흐르도록 하고, 제2 상태에서는 전류가 흐르지 않도록 구성된다. 일실시예에서, 트랜지스터 M1은 MOSFET이다. 드라이버 U1, 스위치 M1, 변압기 X1, 및 포워드 다이오드 D₁은 스위치 M1이 ON인 동안 출력 인덕터 L₁ 양단에 양의 전압차를 인가하여 인덕터의 전류를 증가시키고, 캐치 다이오드 D₂는 스위치 M1이 OFF인 동안 출력 인덕터 L₁ 양단에 음의 전압차를 인가하여 인덕터의 전류를 감소시킨다. 커패시터 C₁은 리플링 인덕터 L₁ 전류를 필터링하고, 노드 330에서 출력 신호 V_OUT을 발생한다.

전술한 바와 같이, 회로(300)는 또한 출력 330에서의 링잉을 제어하기 위해(예컨대, 감쇠하기 위해) 옵션의 제2 피드백 루프를 포함할 수 있다. 예컨대, 스위치 트랜지스터 M1의 소스는 스위치 M1이 폐쇄된 때에 변압기 X1의 1차 코일을 통해 흐르는 전류 I_S를 모니터링하기 위해 감지 저항기 R_S(378)에 접속된다. 1차 전류는 스위치 M1이 폐쇄된 때에 변압기 X1의 2차 코일, 다이오드 D₁ 및 인덕터 L₁을 통해 흐르는 전류를 나타낸다(representive of). 감지 저항기(378)는 전류 I_S를 전압으로 변환하고, 그 전압을 증폭기에 제공한다(즉, V_SENSE 372). 증폭된 V_SENSE 신호는 타이밍 램프(312)에 의해 제공된 램프 신호와 합산되고, 비교기(310)에 제공된다. 제2 피드백 루프의 동작은 보다 상세하게 후술된다.

변압기는 코어의 자속 제한에 의해 자신의 성능이 제한된다는 것에 유의하여야 한다. 강자성체 재료는 매우 높은 자속 밀도를 지원할 수 없다. 실제로, 강자성체 재료는 특정한 레벨(예컨대, 재료 및 코어 치수에 의해 영향을 받는)에서 포화되는 경향이 있다. 이 점에서, 전형적인 포워드 컨버터는 보편적으로는 입력 전압이 각각의 스위칭 주기 동안 변압기에 인가되는 시간을 제한함으로써 자속을 제한하기 위해 별도의 볼트-초 클램프 회로를 포함한다. 종래 기술의 컨버터가 전형적으로 출력 감지에 초점을 맞추고 있기 때문에, 종래 기술의 전압 모드 및 전류 모드 컨트롤러는 특히 과도 현상(transient) 동안에는 변압기에 적용되는 볼트-초의 고유의 한계를 갖지 않는다.

이 점에서, 일실시예에서, 본 명세서에 설명된 제1 루프 제어는 일정한 DUTYㆍV_IN을 본질적으로 유지한다. 예컨대, 종래 기술에서, 급작스런 부하 전류 변화가 출력 전압을 변경하면, 전압 모드 또는 전류 모드 제어는 듀티 사이클을 변압기 X1의 코어가 실제로 포화할 수 있는 지점까지 과도적으로(transiently) 구동할 수 있다. 반대로, 일실시예에서, 변압기 X1 코어의 포화는 입력 전압 V_IN(350)에 역으로 변압기 X1의 듀티 사이클을 조정함으로써 본질적으로 방지된다. 최대 볼트-초에 걸친 더욱 충밀한 제어는 물리적으로 더 작은 변압기의 사용을 가능하게 한다.

시스템에 대한 전술한 개요로, 스위칭 조정기 회로(300)의 기능 블록의 몇몇을 설명하는데 도움을 줄 수 있다. 듀티 스위치(370)는 드라이버 U1, 스위치 M1, 변압기 X1, 및 다이오드 D₁ 및 D₂에 의해 형성된 PWM 파워 경로와 유사한 노드 374에서의 출력 신호를 제공한다. 예컨대, 노드 374에서의 신호와 PWM 파워 경로 둘 모두는 입력 전압 V_IN에 의해 스케일링되는 PWM 신호를 제공한다. 달리 말하면, 노드 374에서의 신호는 레플리카 변조 경로(replica modulation path)(변압기를 뺀)를 제공하며, 이에 의해 통상적인 방식의 갈바닉 절연된 장벽(342)에 걸친 출력 피드백을 1차측 상의 노드 374에서의 로컬 신호(예컨대, 2차측의 노드 340에서의 신호의 대표적 복사본(representative copy))로 교체한다.

적분기(306) 및 기타 루프 이득 요소(예컨대, 비교기(310), 램프 회로(312), 래치(316), 드라이버 U1, 및 듀티 스위치(370))는 간편한 단극 제어 루프를 설정한다. 반대로, 전술한 종래 기술의 전압 모드 제어 회로(100)는 2개의 극(예컨대, L-C 필터의)을 갖는 피드백 경로를 가지며, 이것은 루프 보상을 복잡하게 하고 제한한다. 예컨대, 회로(300)의 적분기(306)는 노드 304에서의 사이클-바이-사이클 오차 신호(cycle-by-cycle error signal)(V_ERR)를 영(0)으로 구동하는 이론적으로 무한한(예컨대, 실제로는 매우 높은) DC 루프 이득을 제공한다. 도 4는 본 명세서에 설명되는 동작의 실시예에 따른 회로(300)를 위한 일례의 타이밍도를 제공한다. 그래프에서, 기준 신호 V_REF는 노드 374의 제1 루프 피드백 신호(즉, DUTYㆍV_IN)를 루프가 등화하려고 하는 음의 펄스 영역 및 양의 펄스 영역으로 자른다(아래의 수식 1a 및 수식 1b를 참조).

(수식 1a)

(수식 1b)

위의 수식 1a 및 수식 1b에서, "D"는 듀티 사이클을 나타내고, "T_CLK"는 클록 신호(320)의 주기 및 그에 따라 컨버터의 스위칭 주기를 나타낸다.

적분기(306)의 유한 출력 임피던스(finite output impedance) 및 임의의 누설 전류는 PWM 듀티비 오차(duty ratio error)에 기여하며, 이 오차가 출력(330)에서 전압 오차로 변형된다.

타이밍 램프(312) 및 비교기(310)는 전압 대 시간 변환(voltage-to-time conversion)을 수행한다. 예컨대, 노드 308에서의 제어 전압 V_CTRL이 높을수록, 노드 313에서의 V_RAMP 신호는 비교기(310)가 트립(trip)할 때까지 더 길게 램프한다. 여러 실시예에서, 단조적 비선형 램프(monotonic, non-linear ramp)가 기능할 것이지만, 선형 램프가 듀티 사이클에 대한 노이즈 면역성과 루프 대역폭을 보존한다. 일실시예에서, 일정한 대역폭 대 입력 전압 V_IN(노드 350에서의)을 유지하기 위해 전압 피드-포워드가 이용된다. 예컨대, 전압 피드-포워드는 기준 램프 V_RAMP(313)의 기울기를 V_IN(350)에 정비례하여 변경함으로써 제공될 수 있다. 이에 따라, 전압 대 시간 블록(즉, 비교기(3100))으로부터 출력된 시간은 V_IN(350)에 반비례하여 변경된다. 비교기(310) 및 램프(312) 오프셋은 적분기(306) 이득이 약화시키는 일정한 오차를 제공한다. 램프(312) 기울기 오차(노드 313에서의 V_RAMP)는 제1 루프 대역폭을 변경한다. 전술한 오차는 제어 신호(노드 308에서의 V_CTRL) 레벨의 정상 상태 값을 변화시킨다. 비선형 램프(313)는 제1 루프 대역폭을 듀티 사이클로 변경시키는 가변 기울기와 비슷하게 된다.

예컨대, 비교기(310)가 전기 노이즈 및 비교기 오프셋의 존재 시에 제어 신호(308)의 리플 및 실제 범위에 걸쳐 제어 신호(308)(V_CTRL)와 램프 신호(313)(V_RAMP)를 정확하게 구별할 수 있는 한, V_RAMP 신호(313)의 크기 및 기울기가 중요하다. 그러므로, V_RAMP 신호(313)가 단조적이고, 사이클 대 사이클 변동(cycle-to-cycle variation)을 거의 갖지 않는 한, 램프 회로(312)의 V_RAMP 신호(313)는 적절한 듀티 사이클(예컨대, 트랜지스터 M1의 게이트에서의 신호가 ON에서 OFF로 되는 시간)을 달성하기 위해 V_RAMP 신호(313)가 완벽한 기울기 또는 타이밍을 제공할 필요가 없다.

회로(300)의 래치(316)는 시간 대 듀티비 변환(time-to-duty ratio conversion)을 수행하도록 구성된다. 예컨대, 연속적인 클록 펄스들 간의 시간(스위칭 주기 T_CLK)은 듀티 사이클의 100%를 표현한다. 각각의 사이클에서의 "세트" 클록 CLK(320) 펄스에 관련한 RESET 신호 위치는 듀티 퍼센테이지를 제공한다. 일실시예에서, 적분기(306)는 듀티 사이클 상의 임의의 일정한 래치 지연의 효과를 약화시킨다. 일실시예에서, 래치(316)는 S-R 래치이다.

일실시예에서, 래치(316)의 출력에서의 DUTY 신호는 트랜지스터 스위치 드라이버 U1, 트랜지스터 스위치 M1, 변압기 X1, 및 다이오드 D₁ 및 D₂(예컨대, 비동기식 동작을 위한)를 포함하는 실제 파워 경로 변조기를 구동한다. 에지가 날카롭고(sharp-edged), 다이오드(예컨대, D₁ 및 D₂)가 이상적인 곳에서의 스위칭을 위해, 출력 V_OUT(330)은 아래의 수식 2에 의해 제공되는 진폭을 갖는 PWM 신호이다:

(수식 2)

위의 수식 2에서, M_pri는 1차 코일에서의 권선수이며 N_sec는 변압기 X1의 2차 코일에서의 권선수이다.

2차측에 인덕터 L₁ 및 커패시터 C₁을 포함하는 L-C 필터에 관해, 이 필터는 부하(380)의 저항 및 인덕터 L₁과 커패시터 C₁의 기생 저항에 의해 제어되는 감쇠 지수(damping factor)로 출력 V_OUT(330)에서의 시간 평균 전압(time-averaged voltage)을 추출한다.

일실시예에서, 제1 루프 피드백 변수는 노드 350에서의 입력 전압 V_IN과 노드 317에서의 프리-게이트 구동 신호(DUTY)의 곱을 포함하며, 이 곱은 듀티 스위치(370)의 출력에 형성된다. 각각의 사이클에 대해, PWM ON 주기는 시스템 클록 CLK(320)가 래치(316)를 세트할 때에 개시한다. 도 3의 예에서, 제1 루프 피드백 곱(DUTYㆍV_IN)이 기준 레벨(V_REF)로부터 감산되어 노드 304에서의 오차 신호 V_ERR를 형성한다. 오차 신호 V_ERR는 시간에 걸쳐 적분되어(적분기(306)에 의해) 노드 308에서의 제어 레벨 V_CTRL로 된다. 타이밍 램프 V_RAMP(램프 회로(312)에 의해 제공된)와 증폭된 스위치 전류(AㆍI_S)가 합산된다. 예컨대, 비교기(310)는 제어 레벨 V_CTRL(308)이 합계를 초과할 때에 ON 타임(예컨대, S-R) 래치를 소거하는 노드 311에서의 리셋 신호(RESET)를 제공한다. 드라이버(U1), 스위치(M1), 변압기(X1), 다이오드(D₁, D₂), 인덕터(L₁) 및 커패시터(C₁)에 관해, 이들은 개방-루프 포워드 컨버터를 형성한다. 포워드 컨버터는 PWM 컨트롤러에 의해 영향을 받는 바와 같이 입력 소스 전압 V_IN(350)을 변조하며, 그 결과를 L-C 필터(2차측 상의 L₁ 및 C₁)를 통해 건네준다.

여러 실시예에서, 제1 루프 피드백 신호(DUTYㆍV_IN)는 상이한 방식으로 달성될 수 있다. 도 3에 도시된 바와 같이, 스위치 M1의 GATE 노드에서의 신호는 적분기(306)의 합산 노드(302)에 대한 V_IN(350) 또는 접지(예컨대, 0 볼트)의 접속을 간편하게 제어할 수 있다. 유사하게, 듀티 스위치(370)는 GATE 신호가 하이인(예컨대, 스위치 M1이 제1 상태에 있는) 때에는 V_IN(350)에 비례하는 전류를 직렬 저항기(도시하지 않음)를 통해 또는 전압 대 전류 컨버터 서브 회로(도시하지 않음)를 통해 적분기(306)의 합산 노드(302)에 제공하며, GATE 신호가 로우인(예컨대, 스위치 M1이 제2 상태에 있는) 때에는 V_IN에 대한 경로를 단절시킬 수 있다. 전술한 둘 모두의 실시예에서, DUTY 신호(317)는 DUTY 스위치(370)에 대한 제어 또는 입력 신호로서 GATE 신호(도시하지 않음)로 대체될 수 있다. 또한, V_IN(350)에 비례하는 전압은 V_IN을 대체할 수도 있다(도시하지 않음). 일실시예에서, 트랜스리니어 아날로그 멀티플라이어 회로(translinear analog multiplier circuit)(도시하지 않음)는 적절하게 컨디셔닝된 DUTY 신호(317) 또는 GATE 신호와 V_IN 신호(350)를 입력으로서 이용함으로써 곱(DUTYㆍV_IN) 신호를 제공할 수 있다.

또 다른 실시예에서, 포워드 및 캐치 다이오드와 작은 부하(도시하지 않음)를 갖는 변압기 X1의 3차 권선 또한 입력 전압과 듀티 사이클의 곱이 되는 신호를 제공할 수 있다. 예컨대, 이러한 곱에 출력 L-C를 추가하는 것은 출력 노드 V_OUT(330)에서의 전압의 레플리카를 생성할 것이다.

일특징으로, 일정한 평균 부하 전류 I_L는 고정된 오프셋을 제1 피드백 루프 적분기(306)가 V_CTRL(308)의 정상 상태(평균) 레벨에 흡수하는 타이밍 램프 V_RAMP(313)에 추가한다. 그러나, 출력 전압 V_OUT(330)을 링잉하게 하는 부하 단계(load steps)(예컨대, 부하(380)에서의 변화)가 인덕터 L₁에서 링잉 전류를 유기한다. 이 링잉 전류는 또한 변압기 X1을 통해 메인 스위치 M1에 반영된다. 이에 따라, 출력 전압 V_OUT(330) 링잉으로 인한 이 변동 전류는 또한 절연 장벽(342)의 1차측 상의 전류 감지 저항기 R_S(378) 양단에 반영된다. 그러므로, 전류 I_S의 과도 현상 부분은 감지 저항기 R_S(378)에 의해 전압으로 변환되고, 램프 레벨 V_RAMP(313)의 링잉 변동으로 증폭된다. 출력 탱크 시상수(output tank time constant)[제곱근(L₁ㆍC₁)]에 대한 적분기(310)의 시상수 및 피드백의 증폭의 적절한 스케일링에 의해, 듀티 사이클은 출력 전압 V_OUT(330)에서의 리플을 감쇠(예컨대, 임계적으로 감쇠)하도록 변조된다. 일실시예에서, 듀티 사이클은 전술한 제2 피드백 루프에 의해 리플을 감쇠하도록 변조된다.

제2 피드백 루프의 일실시예에서, 인덕터 전류(I_S)로부터 구해진 신호는 고역 통과 필터링되고, 인덕터 L₁을 구동하는 전압을 감소시키도록 이용된다. 이 점에서, 제1 피드백 루프는 고역 통과 필터(HPF) 기능뿐만 아니라 감산 기능(즉, 듀티 사이클의 감소)을 제공하는 적분기 직후의 신호 입력 지점(예컨대, 비교기(310)에 대한 입력)을 제공한다.

예컨대, 절연 장벽(342)의 1차측에서의 감지 저항기 R_S(378)를 통한 I_S 전류 감지 피드백이 없으면, 출력단은 저역 통과 L-C 필터(L₁ 및 C₂)를 구동하는 펄스 전압 소스(pulsed voltage source)(예컨대, 스위칭된 V_IN이 인가되는 변압기 X1의 1차측 및 다이오드 D₁ 및 D₂ 스위치를 구동하는 2차측)처럼 보일 수도 있다. 출력 부하 전류 I_L 변화는 V_OUT에서의 전압을 변경하며, 이에 의해 인덕터 양단의 전압을 변화시킴으로써 인덕터 L₁을 통과하는 전류를 변화시키며, 이에 의해 충분한 감쇠 저항이 없다면 L-C 회로를 여기시켜 링잉하게 한다.

인덕터 L₁ 전류는 노드 340에서의 전압이 노드 330에서의 출력 전압을 트랙킹하도록 한다. 이에 따라, 인덕터 L₁ 양단의 전압이 거의 변화되지 않게 되어, 인덕터 L₁을 통과하는 전류가 거의 변화하지 않게 되며, 이에 의해 L-C 탱크 링 자극(L-C tank ring stimulus)을 억제한다. 인덕터 전류의 고역 통과 필터링은 고주파 링잉 성분이 탐지될(tracked out) 수 있도록 하고, 저주파 및 DC 전류 성분이 통과될 수 있도록 한다. 인덕터 평균 전류는 훨씬 더 적은 발진으로 새로운 부하 전류 I_L에 부합하도록 변화될 수 있다. 예컨대, L-C 탱크 공진 주파수에 대한 고역 통과 필터 코너 관계는 감쇠의 양을 결정한다.

그에 따라, 제2 피드백 루프에서, 출력 L-C 탱크를 여기시키는 부하 전류 I_L 변화로 인한 출력 전압(330) 링잉은 스위치 전류 피드백에 의해 감쇠된다. 스위치 전류에서의 증가는 타이밍 램프(timing ramp)에 추가되어, 듀티 사이클을 일시적으로 감소시키고, 인덕터 L₁을 통한 동일한 평균 전류를 유지하며, 이것은 L-C 탱크(예컨대, 2-극)를 커패시터(예컨대, 1-극)를 구동하는 전류 소스처럼 동작하게 한다. 제1 루프는 듀티 사이클을 회복시키고, 새로운 DC 전류 레벨을 제어(V_CTRL) 레벨에 흡수한다.

도 5는 본 발명의 실시예에 따른 V_REF 회로(501), 합산기(502), 듀티 스위치(570), 적분기(506) 및 V_IN 회로(507)의 더욱 상세한 도면을 도시한다. 예컨대, 기준 전압 V_REF은 밴드갭 기준 전압 소스(도시하지 않음)에 의해 제공될 수 있다. 도 5의 예에서, V_REF 회로(501)는 단위 이득 버퍼로서 구성된 2개의 연산 증폭기(505, 507)를 포함한다. 연산 증폭기 505의 양의 단자와 음의 단자를 가로지르는 가상의 단락에 의해, 저항기 R₁(511) 양단에 전압 V_REF가 제공된다. 그에 따라, R₁을 통과하는 전류는 V_REF/R₁이다. 저항기 R₂(513)를 통과하는 전류는 R₁(511)을 통과하는 전류와 실질적으로 유사하다. 그러므로, 제2 연산 증폭기(507)의 양의 단자에서의 전압은 V_SUPPLY에서 R₂ 양단의 전압 강하를 뺀 것이 된다. 제2 연산 증폭기(507)의 양의 단자와 음의 단자를 가로지르는 가상의 단락으로 인해, 노드 519에서의 전압은 노드 517에서의 전압과 실질적으로 유사하다. 그 결과의 전류 I_REF는 아래의 수식 3에 의해 제공된다:

(수식 3)

V_IN 회로(507)는 입력 전압 V_IN(550)을 전류 I_VIN로 변환한다. 도 5의 예에서, VIN 회로(507)는 여러 개의 바이폴라 트랜지스터 및 2개의 저항기 R₀(521) 및 R₁₀(523)를 포함하는 전류 미러를 구비한다. 예컨대, 저항기 R₁₀(523)의 저항은 저항기 R₀(521)의 저항의 절반이다. 일실시예에서, V_IN 회로(507)의 전류 미러는 보조 저항기 R₁₀(523)를 갖는 윌슨 전류 미러(Wilson current mirror)로서 구성된다.

(수식 4)

도 5의 예에서, 듀티 스위치(570)는 스위치 드라이버(503) 및 바이폴라 트랜지스터(525, 527)를 포함한다. 일실시예에서, 듀티 스위치(570)의 게이트에서의 전압이 HIGH일 때, 바이폴라 트랜지스터 525는 턴오프되는 한편, 바이폴라 트랜지스터 527은 턴온된다. 듀티 스위치(570)의 게이트에서의 전압이 LOW일 때, 바이폴라 트랜지스터 525는 턴온되는 한편, 바이폴라 트랜지스터 527은 턴오프된다.

일실시예에서, 적분기(506)는 커패시터(예컨대, C_CTRL 529)만큼 간략하다. 여러 다른 실시예에서, 적분기(506)는 저항성 입력 및 용량성 피드백을 갖는 op-amp, 또는 출력 전류가 용량성 부하를 구동하는 트랜스컨덕턴스 증폭기(transconductance amp)를 포함한다. 도 5의 예에서, 각각 V_REF 회로(501) 및 V_IN 회로(507)에 의해 전류로 변환되는 V_REF 및 V_IN 전압은 합산되고(예컨대, 가산기(502)에 의해), 적분을 위해 커패시터 C_CTRL(529)에 제공된다.

이하에서는 본 발명의 실시예의 시스템 기능 표현을 예시하는 도 6을 참조하여 설명한다. 도 6의 예에서, 적분기(606)(예컨대, 회로(300)의 적분기(306)를 나타내는)는 스케일링 상수(scaling constant) K₀를 갖는다. 전류 감지 피드백 신호 V_SENSE(664)(도시된 바와 같이 증폭될 수 있는)는 제어 신호 V_CTRL(608)(예컨대, 회로(300)에서의 램프 신호 V_RAMP(313)에의 가산을 표시하는)로부터 감산된다. 예컨대, 회로(300)의 타이밍 램프(312) 및 비교기(310)는 시간을 곱하고 전압으로 나누는(즉, T₁/V₁) 블록 660으로 표현되는 전압 대 시간 함수를 정의할 수 있으며, T_ON이 그 결과의 ON-타임 변수이다. 값 T₁ 및 V₁은 전압 대 시간 함수의 임의의 스케일링 상수를 표현한다. 후술되는 바와 같이, 일실시예에서, 스케일링에서의 특정한 선택이 이로울 수도 있다. 예컨대, 변환의 기울기는 시상수(예컨대, Tau)가 안정하도록(예컨대, 상수를 유지하도록) V_IN/T_CLK에 비례하여 이루어진다. 일실시예에서, T₁은 내부 전류, 커패시턴스, 및 발진기 주기를 설정하는 문턱 전압을 복제함으로써 T_CLK에 비례하여 이루어진다.

회로(300)의 클록(318) 및 S-R 래치(316)는 시간을 듀티 사이클로 변형시키며, 이것은 ON-타임을 클록 주기 T_CLK로 나누는 스케일링 블록(662)에 의해 표시되어 있다. 각각의 스위칭 주기에 걸쳐 평균화되면, 듀티 스위치는 입력 전압 V_IN(650)을 정규화된 펄스 및 듀티 퍼센테이지로 효과적으로 승산한다. 2차측 스위치는 변압기 X1 권선비가 노드 617에서의 듀티 신호 DUTY로부터 출력 전압 V_OUT의 스케일링에 포함된다는 것을 제외하고는 유사한 승산을 수행한다.

도 6의 시스템 기능의 포워드 경로에서의 전압 대 시간(voltage-to-time) 블록(660) 및 시간 대 듀티(time-to-duty) 블록(662)의 앞에 있는 적분기(606)의 무한(실제로는, 매우 높은) DC 이득은 이들 블록에서의 이상적이지 않은 작용(예컨대, 오프셋, 지연, 부정확한 파라미터)을 감소시킨다.

일실시예에서, 특성 시간 주기(T₀)는 아래의 수식 5에 의해 제공된 바와 같이 블록 파라미터로부터 정해진다:

(수식 5)

일실시예에서, 조합된 제1 및 제2 피드백 루프에 대한 시스템 기능은 아래의 수식 6에 의해 제공된다.

(수식 6)

초기 문제로서, 위의 예에서, 듀티 사이클은 입력 전압 V_IN에 반비례한다. 두 번째로, 시스템 시상수 T₀는 입력 전압 V_IN 및 클록 주기 T_CLK 둘 모두의 함수이어도 된다. 일실시예에서, T₀는 타이밍 램프의 기울기를 입력 전압 V_IN(650)(예컨대, 전압 피드-포워드) 및 클록 주파수(1/T_CLK)에 비례하도록 조정함으로써 상수로 될 수 있다.

일실시예에서, 듀티 사이클은 저역 통과 필터링될 수 있는 고정된 기준(V_REF)에 비례한다. 일실시예에서, 밴드갭 기준 전압 소스에 의해 V_REF가 제공된다. 일실시예에서, 전류 감지 피드백은 노드 617로부터 노이즈를 제거하기 위해 고역 통과 필터를 통해 듀티 사이클에 영향을 준다. 정상 상태 전류 레벨(예컨대, 회로(300)에서의 I_S)은 이상적인 듀티 사이클에 영향을 주지 않아야 한다(예컨대, DC 및 저주파 전류가 듀티 사이클에 영향을 주지 않는다). 동적 부하 전류 I_L(예컨대, 회로(300)에서의 부하(380)를 통과하는)는, 특히 빠른 단계의 고주파 성분에서, 링잉에 반대로 작용(counteract)하도록 절연 장벽(342)의 1차측에 피드백된다. 이 점에서, 적분기 파라미터 K₀가 L-C(L₁ 및 C₁) 탱크 고유 주파수, 변환기 권선비 N_pri/N_sec, 및 노드 376에서의 증폭된 전류 감지 신호 AㆍV_SENSE에 대해 적절한 관계로 선택될 때, 적합한 감쇠(예컨대, 임계 감쇠(critical-damping), 과감쇠(over-damping) 등)가 제공된다.

도 7은 본 발명의 실시예에 따른 링잉 보상을 포함하는 회로의 시스템 기능 표현을 도시하는 도면이다. 도 7의 예에서, 전술한 바와 같이, 부하에서의 변화가 있다면, 과도현상 응답(예컨대, 출력(730)에서의) 노드가 영향을 받는다. 시스템(700)은 감지 저항기(778) 양단의 측정 전류에 기초하여 인덕터 전압을 구동함으로써(변압기(747)를 통해) 노드 730에서의 V_LOAD의 링잉을 감소시킨다. 도 7에서, 피드백 시스템은 노드 704에서 고역 통과 필터(HPF)를 제공하는 증폭된 전류 감지 702 노드(예컨대, I 대 V)에 의해 표시된다.

정상 상태 동작에서, HPF(704)는 스위칭 전압 조정기 고유의 인덕터 전류 리플로 인해 많지 않은 양을 제외하고는 정상 상태 DC 레벨 V_REF에 대한 제로 구동 전압 조정(zero drive voltage adjustment)을 제공한다. 양의 부하 단계에 대해, 반전(inverting) HPF(704)는 인덕터 L₁ 양단의 차이 전압을 감소시키는 음의 전압 펄스를 제공한다. 음의 부하 단계에 대해, 유사한 양의 펄스(similar positive pulse)가 인덕터 L₁에 인가된다.

예컨대, 전형적인 스위칭 조정기에서, 피드백 루프는 인덕터 L₁ 전류 및 부하 전압(730)에 대한 정보를 이용하여 인덕터를 제어된 전류 소스로 효과적으로 전환시킨다. 예컨대, 인덕터 L₁ 양단의 전압이 제어되고, 이에 의해 인덕터 L₁ 전류를 제어한다.

그러나, 실제 부하 전압(730)(예컨대, 인덕터 L₁의 우측편에서의)에 대한 정보가 없으면, 이 제2 피드백 루프는 인덕터 L₁ 전류에서의 변화를 나타내는 변압기의 1차측에서의(예컨대, 절연 장벽의 1차측 상의) 전류의 변화를 모니터링한다. 이 점에서, 변압기의 2차측 상의 리플을 감쇠하기 위해 인덕터의 좌측편에 보상(예컨대, 보상 전압)이 제공된다. HPF(704)는 정상 상태 동작을 위한 피드백 상수(예컨대, 제로)를 유지하고, 출력(730)에서의 실질적인 링잉을 방지하기 위해 보정을 제공한다. "링잉"이라는 표현은 본 명세서에서는 출력 전압(노드 730에서의) 발진을 설명하기 위해 이용되는 한편, "리플"이라는 표현은 인덕터 전류의 램핑 업 및 램핑 다운(예컨대, 인가된 전압이 ON에서 OFF로 변화할 때에)을 설명한다.

본 명세서에 설명되는 부품, 단계, 특징, 목적, 이점 및 장점은 단지 예시를 위한 것이다. 이들 중의 어떠한 것도, 또한 이들에 관한 어떠한 설명도 본 발명의 보호 범위를 제한하려는 것은 아니다. 다르게 언급되지 않는다면, 이하의 청구범위를 포함한 본 명세서에 명시되는 모든 측정치, 값, 정격, 위치, 양, 크기, 및 기타 상세는 개략적으로 나타낸 것으로, 정확한 수치는 아니다. 이들은 이들이 관련되는 기능 및 이들이 속하는 분야에서는 통상적인 것에 부합하는 합리적인 범위를 갖는 것으로 한다.

다수의 다른 실시예 또한 고려된다. 이들은 더 적은, 추가의, 및/또는 상이한 부품, 단계, 특징, 목적, 이점 및 장점을 갖는 실시예들을 포함한다. 이들은 또한 부품 및/또는 단계가 상이하게 배치되거나 및/또는 상이한 순서로 되는 실시예들을 포함한다. 예컨대, 본 명세서에서 설명되는 임의의 신호는 바탕이 되는 제어 방법을 물질적으로 변화시키지 않고서도 스케일링되거나, 버퍼링되거나, 스케일링 및 버퍼링되거나, 또 다른 모드(예컨대, 전압, 전류, 충전, 시간 등)로 변환되거나, 또는 또 다른 상태(예컨대, 하이에서 로우로 및 로우에서 하이로)로 변환될 수 있다. 또한, NMOS 트랜지스터 대신에 바이폴라 트랜지스터(예컨대, PNP 또는 NPN)가 이용될 수 있다. NPN 대신 PNP가 이용될 수도 있고, NMOS 대신 PMOS가 이용될 수도 있다. 이에 따라, 본 발명은 첨부된 청구범위를 통해서만 한정된다. 본 명세서에서 설명된 시스템은 등가의 디지털 논리 기능부로 변환될 수 있으며, 이것 또한 동일한 방법의 범위 내에 있는 것이다. 예컨대, 승산기를 디지털 승산기 또는 룩업 테이블로 대체할 수 있으며, 적분기를 누산기(accumulator)로 대체할 수 있으며, 램프 타이머를 업-카운터(예컨대, 소거 가능한 업-카운터)로 대체할 수 있으며, 비교기를 비트 테스트 신호로 대체할 수 있으며, PWM를 디지털화할 수 있는 등등이 가능하다.

첨부된 청구항들의 범위는 본 명세서 및 그 후의 출원 경과의 관점에서 해석될 때 청구범위에 사용되는 언어의 일반적이 의미와 부합하는 넓은 범위의 것이고 구조적 및 기능적 등가 구성 모두를 포괄하는 것으로 간주되고 해석되어야 한다. 그럼에도 불구하고, 어떠한 청구항도 특허 조항의 101, 102 또는 103 섹션의 요건을 충족하지 못하는 발명의 대상까지도 포용하는 것은 아니며, 이러한 방식으로 해석되지 않아야 한다. 이에 의해 이러한 발명의 대상의 의도하지 않은 포용이 배제된다.

바로 위에서 설명한 것을 제외하고, 설명되거나 예시된 어떠한 것도 청구범위에 인용되었는지의 여부에 상관없이 임의의 부품, 단계, 특징, 목적, 이점, 장점 및 등가 구성을 공개의 것으로 국한하도록 의도되거나 또는 해석되지 않아야 한다.

본 명세서에 설명된 용어 및 표현은 본 명세서 내에서 그렇지 않은 것으로 구체적인 의미가 설명되는 경우를 제외하고는 이들의 대응하는 각각의 질의 및 연구 분야에 대한 이러한 용어 및 표현에 따르는 일반적인 의미를 갖는 것으로 이해될 것이다. 제1, 제2 등과 같은 관계적 용어는 단지 하나의 엔티티 또는 동작을 또 다른 엔티티 또는 동작과 구별하기 위해 사용될 수 있으며, 이러한 엔티티 또는 동작들 간의 임의의 실제적인 관계 또는 순서를 반드시 필요로 하거나 암시하지 않는다. "포함하는", "포함하고 있는", 또는 이들 표현의 임의의 다른 변형은 비-배타적 포함(non-exclusive inclusion)을 포함하는 것이어서, 구성요소의 나열을 포함하는 프로세스, 방법, 시스템 또는 장치가 이들 구성요소뿐만 아니라 이러한 프로세스, 방법, 시스템 또는 장치에 명시적으로 나열되어 있지 않거나 이들에게 고유의 것이 되는 다른 구성요소를 포함할 수 있다. "상기"라는 표현이 선행되어 있지 않은 구성요소는, 추가의 제약이 없다면, 구성요소를 포함하는 프로세스, 방법, 시스템 또는 장치에서의 추가의 시스템 구성요소로 존재하는 것을 배제하지 않는다.

본 기술 발명의 본질을 신속하게 확인할 수 있도록 하기 위해 요약서가 제공되어 있다. 이 요약서는 청구항들의 범위 또는 의미를 해석하거나 제한하기 위해 사용되지 않을 것이라는 이해를 전제로 한다. 이에 부가하여, 전술한 상세한 설명에서는, 본 개시 발명을 간소화하기 위해 여러 특징부가 여러 실시예들에서 함께 그룹화된다는 것을 알 수 있다. 본 개시 발명의 방법은 청구 실시예가 각각의 청구항에서 명시적으로 인용된 것보다 더 많은 특징부를 요구한다는 의도를 반영하는 것으로서 해석되지 않는다. 오히려, 이하의 청구항들이 반영하고 있는 바와 같이, 청구된 기술 요지는 하나의 개시 실시예의 모든 특징부보다 더 적을 특징부로 되어 있다. 그러므로, 이하의 청구범위는 상세한 설명에 통합되며, 각각의 청구항은 별도로 청구된 기술 요지를 표방한다.

Claims

1차측 및 갈바닉 절연된(galvanically isolated) 2차측을 가지며, 조정된 전압 레벨을 부하에 제공하도록 구성된 스위칭 조정기에 있어서,
상기 1차측 상의 1차 권선 및 상기 2차측 상의 2차 권선을 갖는 변압기;
상기 1차측 상의 입력 노드;
상기 부하에 접속되는, 상기 2차측 상의 출력 노드;
상기 변압기의 1차 권선을 통한 전류 흐름을 제어하도록 구성된, 상기 1차측 상의 스위치; 및
상기 출력 노드에서 일정한 평균값을 제공하기 위해 상기 스위치의 듀티 사이클을 조정하도록 구성되며, 1차측 신호값에만 응답하는 제1 피드백 제어 루프
를 포함하고,
상기 제1 피드백 제어 루프는 상기 스위치의 듀티 사이클과 상기 입력 노드에서의 전압을 이용하여 상기 출력 노드의 조정된 전압 레벨의 레플리카를 생성하도록 구성되는, 스위칭 조정기.

제1항에 있어서,
상기 1차측 신호값은 상기 입력 노드에서의 전압 및 상기 스위치의 듀티 사이클을 포함하는, 스위칭 조정기.

제2항에 있어서,
상기 스위치의 듀티 사이클과 상기 입력 노드에서의 전압의 곱(product)은 상기 출력 노드에서의 전압을 표시하는, 스위칭 조정기.

제1항에 있어서,
적분기를 더 포함하며, 상기 적분기가,
(ⅰ) 기준 신호와 상기 1차측 신호값들의 곱 간의 차를 수신하고,
(ⅱ) 상기 차의 적분에 기초하여 제어 신호를 제공하도록 구성되는,
스위칭 조정기.

제4항에 있어서,
상기 기준 신호는 밴드갭 기준에 의해 제공되며, 상기 1차측 신호값들의 곱은 상기 듀티 사이클×상기 입력 노드에서의 전압(duty cycle times the voltage at the input node)을 포함하는, 스위칭 조정기.

제1항에 있어서,
상기 출력 노드에서의 링잉(ringing)을 조정하도록 구성된 제2 피드백 제어 루프를 더 포함하며, 상기 제2 피드백 제어 루프가 하나 이상의 1차측 신호값에만 응답하는, 스위칭 조정기.

제6항에 있어서,
상기 1차측 상의 감지 저항기를 더 포함하며, 상기 감지 저항기가,
(ⅰ) 상기 변압기의 1차 권선을 통과하는 전류를 감지하도록 구성되고,
(ⅱ) 상기 제2 피드백 제어 루프의 일부분인,
스위칭 조정기.

제7항에 있어서,
상기 감지 저항기에 의해 감지된 전류는 상기 부하를 통해 흐르는 전류를 표시하는, 스위칭 조정기.

제7항에 있어서,
상기 입력 노드에서의 전압 및 클록 신호에 기초하여 램프 신호(ramp signal)를 제공하도록 구성된 램프 회로;
(ⅰ) 기준 신호와 상기 1차측 신호값들의 곱 간의 차를 수신하고, (ⅱ) 상기 차의 적분에 기초하여 제어 신호를 제공하도록 구성되는 적분기; 및
(ⅰ) 상기 램프 신호와 상기 감지 저항기에 의해 감지된 증폭된 전류의 합을 상기 적분기의 제어 신호와 비교하고, (ⅱ) 이러한 비교에 기초하여 리셋 신호를 제공하도록 구성되는 비교기
를 더 포함하는, 스위칭 조정기.

제9항에 있어서,
상기 스위치의 제어 입력에 접속되는 출력을 갖는 래치 회로를 더 포함하며, 상기 래치 회로는, 상기 클록 신호 및 상기 리셋 신호를 입력으로서 수신하고, 수신된 상기 클록 신호 및 상기 리셋 신호에 기초하여 상기 스위치의 듀티 사이클을 제어하도록 구성되는, 스위칭 조정기.

2차측으로부터 갈바닉 절연되는(galvanically isolated) 1차측과, 상기 1차측 상의 1차 권선 및 상기 2차측 상의 2차 권선을 갖는 변압기와, 상기 1차측 상의 입력 노드와, 상기 1차측 상의 합산 노드(summing node)와, 부하에 접속되는, 상기 2차측 상의 출력 노드와, 상기 1차 권선에 접속되고, 상기 1차 권선을 통한 전류 흐름을 제어하도록 구성된 스위치를 포함하는 스위칭 조정기에서, 상기 출력 노드에서의 전압을 조정하는 방법에 있어서,
상기 입력 노드에서의 전압을 결정하는 단계;
상기 스위치의 듀티 사이클을 결정하는 단계; 및
상기 스위치의 듀티 사이클을 설정하기 위해 이용되는 오차 신호를 생성하기 위해, 상기 합산 노드에 제1 피드백 신호를 제공하는 단계로서, 상기 제1 피드백 신호가,
(ⅰ) 상기 입력 노드에서의 전압 및 상기 스위치의 듀티 사이클을 기반으로 하고,
(ⅱ) 상기 출력 노드에서의 전압의 레플리카인,
제1 피드백 신호 제공 단계
를 포함하는, 출력 노드의 전압을 조정하는 방법.

제11항에 있어서,
기준 신호와 상기 피드백 신호 간의 차인 상기 오차 신호를 적분함으로써 제어 신호를 제공하는 단계;
상기 제어 신호를 램프 신호와 비교하는 단계로서, 상기 램프 신호가 클록 신호 및 상기 입력 노드에서의 전압에 기초하는, 비교하는 단계; 및
이러한 비교에 기초하여, 상기 스위치의 상태를 변화시키기 위해 이용되는 리셋 신호를 제공하는 단계
를 더 포함하는, 출력 노드의 전압을 조정하는 방법.

제12항에 있어서,
상기 스위치를, 상기 클록 신호의 제1 에지 시에는 제1 상태에 있도록 하고, 상기 리셋 신호의 제1 에지 시에는 제2 상태에 있도록, 제어하는 단계를 더 포함하는, 출력 노드의 전압을 조정하는 방법.

제12항에 있어서,
밴드갭 기준으로부터 상기 기준 신호를 수신하는 단계를 더 포함하는, 출력 노드의 전압을 조정하는 방법.

제11항에 있어서,
상기 출력 노드에서의 링잉을 조정하도록 구성된 제2 피드백 제어 루프를 제공하는 단계를 더 포함하며, 상기 제2 피드백 제어 루프가 하나 이상의 1차측 신호값만을 기반으로 하는, 출력 노드의 전압을 조정하는 방법.

제15항에 있어서,
상기 부하를 통해 흐르는 전류를 표시하는 상기 변압기의 1차 권선을 통과하는 전류를 감지하는 단계를 더 포함하는, 출력 노드의 전압을 조정하는 방법.

제15항에 있어서,
상기 입력 노드에서의 전압 및 클록 신호에 기초하여 램프 신호를 제공하는 단계;
상기 입력 노드에서의 전압과 상기 듀티 사이클의 곱과 기준 신호 간의 차를 결정하는 단계;
상기 차의 적분에 기초하여 제어 신호를 제공하는 단계;
상기 램프 신호와 상기 1차 권선을 통과하는 감지된 증폭된 전류의 합을 상기 제어 신호와 비교하는 단계; 및
이러한 비교에 기초하여, 상기 스위치의 상태를 변화시키기 위해 이용되는 리셋 신호를 제공하는 단계
를 더 포함하는, 출력 노드의 전압을 조정하는 방법.

제17항에 있어서,
상기 클록 신호 및 상기 리셋 신호에 기초하여 상기 스위치의 듀티 사이클을 제어하는 단계를 더 포함하는, 출력 노드의 전압을 조정하는 방법.

1차측 및 갈바닉 절연된 2차측을 가지며, 조정된 전압 레벨을 부하에 제공하도록 구성된 스위칭 조정기에 있어서,
상기 1차측 상의 1차 권선 및 상기 2차측 상의 2차 권선을 갖는 변압기;
상기 1차측 상의 입력 노드;
상기 부하에 접속되는, 상기 2차측 상의 출력 노드;
상기 1차 권선에 접속되고, 상기 1차 권선을 통한 전류 흐름을 제어하도록 구성된 스위치;
상기 1차 권선에 접속되고, 상기 변압기의 1차 권선을 통과하는 전류를 감지하도록 구성된, 상기 1차측 상의 감지 저항기; 및
상기 스위치의 듀티 사이클을 조정함으로써 상기 출력 노드에서의 링잉을 제어하도록 구성되며, 1차측 신호값에만 응답하는 피드백 제어 루프
를 포함하고,
상기 피드백 제어 루프는 상기 스위치의 듀티 사이클과 상기 입력 노드에서의 전압을 이용하여 상기 출력 노드의 조정된 전압 레벨의 레플리카를 생성하도록 구성되는, 스위칭 조정기.

제19항에 있어서,
상기 1차측 신호값은 상기 감지 저항기에 의해 감지된 전류를 포함하며,
상기 감지 저항기에 의해 감지된 전류는 상기 부하를 통해 흐르는 전류를 표시하는,
스위칭 조정기.

제19항에 있어서,
적분기를 더 포함하며, 상기 적분기가,
(ⅰ) 기준 신호와, 상기 스위치의 듀티 사이클과 상기 입력 노드에서의 전압의 곱 간의 차를 수신하고,
(ⅱ) 상기 차의 적분에 기초하여 제어 신호를 제공하도록 구성되는,
스위칭 조정기.

제21항에 있어서,
상기 기준 신호는 밴드갭 기준에 의해 제공되며, 상기 1차측 신호값들의 곱은 상기 듀티 사이클×상기 입력 노드에서의 전압(duty cycle times the voltage at the input node)을 포함하는, 스위칭 조정기.

제20항에 있어서,
상기 입력 노드에서의 전압 및 클록 신호에 기초하여 램프 신호(ramp signal)를 제공하도록 구성된 램프 회로;
(ⅰ) 기준 신호와, 상기 스위치의 듀티 사이클과 상기 입력 노드에서의 전압의 곱 간의 차를 수신하고, (ⅱ) 상기 차의 적분에 기초하여 제어 신호를 제공하도록 구성되는 적분기; 및
(ⅰ) 상기 램프 신호와 상기 감지 저항기에 의해 감지된 증폭된 전류의 합을 상기 적분기의 제어 신호와 비교하고, (ⅱ) 이러한 비교에 기초하여 리셋 신호를 제공하도록 구성되는 비교기
를 더 포함하는, 스위칭 조정기.

제23항에 있어서,
상기 스위치의 제어 입력에 접속되는 출력을 갖는 래치 회로를 더 포함하며, 상기 래치 회로는, 상기 클록 신호 및 상기 리셋 신호를 입력으로서 수신하고, 수신된 상기 클록 신호 및 상기 리셋 신호에 기초하여 상기 스위치의 듀티 사이클을 제어하도록 구성되는, 스위칭 조정기.