JP2004343855A

JP2004343855A - 電源装置

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Publication number: JP2004343855A
Application number: JP2003135650A
Authority: JP
Inventors: Kazuo Asanuma; 和夫浅沼; Yoji Imai; 庸ニ今井; Yasuo Hosaka; 康夫保坂
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2003-05-14
Filing date: 2003-05-14
Publication date: 2004-12-02
Anticipated expiration: 2023-05-14
Also published as: US20040227497A1; US6963190B2; JP3943524B2

Abstract

【課題】図１に示したような一巡伝達関数の周波数特性を実現し、入力変動に対処可能な電源装置を提供する。
【解決手段】本発明の電源装置の制御部は、その伝達関数の形式は従来と同じであるが各係数の値は異なり、ゲイン余裕を確保することなく位相余裕のみを確保し、ゲインの減少が激しい部分２０００と位相が大幅に遅れる部分２００２とを設けるような伝達関数を実現する回路である。また、入力変動に対して安定性を確保するため、出力の電圧時間積が一定になるように入力直流電源からの入力電圧を変換する電力変換回路を用いている。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、電源装置に関し、より詳しくは電源装置におけるフィードバック制御技術に関する。
【０００２】
【従来の技術】
電源装置の応答性を向上させる技術として下記のような特許文献１乃至３が知られている。これらの技術は電源装置に制御理論を適用したものであり、高速応答を得る手段として有効な技術である。
【０００３】
【特許文献１】
特許第３２０９２４９号
【特許文献２】
米国特許第５８４４４０３号
【特許文献３】
米国特許第５５８３７５２号
【０００４】
【発明が解決しようとする課題】
しかし、上記特許文献に開示された技術では、虚数型のＰＩＤ（比例要素：Ｐｒｏｐｏｒｔｉｏｎａｌ／積分要素：Ｉｎｔｅｇｒａｌ／微分要素：Ｄｉｆｆｅｒｅｎｔｉａｌ）制御を想定しているため、設計が難しく制御回路として実現した際に素子が多くなる等の課題があった。
【０００５】
そこで、本発明は、実用性の高い構成で高速応答を実現するのに有効な電源装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の第１の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路に接続され、入力電圧の変動を抑制する入力変動制御回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、電力変換回路の伝達関数とＬＣフィルタ及び負荷の伝達関数と制御回路の伝達関数とから求められる一巡伝達関数が位相トラップを備えた周波数特性を実現するものである。
【０００７】
なお、入力変動制御回路は、電力変換回路の出力を電圧時間積一定に制御するようにしてもよい。
【０００８】
さらに、上記入力変動制御回路は、入力電圧に応じて電圧上昇の傾斜が変化する第１の信号を生成する回路と、制御回路からの第２の信号と第１の信号とを比較して、第１の信号の電圧が第２の信号以上になった場合に第３の信号を出力する回路と、クロック信号に応じてオンになり第３の信号に応じてオフになる駆動信号を生成する回路とを有するようにしてもよい。
【０００９】
なお、位相トラップを備えた周波数特性は、ゲイン余裕を持たない周波数特性である場合もある。また、位相トラップを備えた周波数特性は、位相余裕とゲイン余裕のうち位相余裕のみを有する周波数特性である場合もある。さらに、位相トラップを備えた周波数特性は、位相が−１８０°となる周波数でゲインが０デシベルを超える周波数特性である場合もある。なお、位相が−１８０°となる周波数は、ＬＣフィルタの共振周波数からゲイン交差周波数までの周波数帯域内に設定される場合もある。
【００１０】
また、位相トラップを備えた周波数特性は、最も位相が遅れる周波数でゲインが０デシベルを超える周波数特性である場合もある。この位相が最も遅れる周波数が、ＬＣフィルタの共振周波数からゲイン交差周波数までの周波数帯域内に設定される場合もある。
【００１１】
本発明の第２の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路に接続され、入力電圧の変動を抑制する入力変動制御回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、制御回路はＰＩＤ制御機能を有し、ＬＣフィルタの共振周波数より高い周波数で積分制御要素を適用するものである。
【００１２】
なお、上で述べた制御回路が、さらに、ゲイン交差周波数より低い周波数で微分制御要素を適用するようにしてもよい。
【００１３】
なお、以下でも具体的に説明するが、本発明の第１及び第２の態様における伝達関数を実現する回路は多数存在し、いずれであってもよい。また、上で述べた入力変動制御回路を実現する回路は多数存在し、いずれであってもよい。
【００１４】
【発明の実施の形態】
［本発明の概要］
電源装置において高速応答性を確保するためには、図１に示すような一巡伝達関数の周波数特性を制御器により実現するのが効果的と考えられている。図１の上段はゲインの周波数特性を示しており、下段は位相の周波数特性を示している。このようなゲイン及び位相の周波数特性では、ゲイン交差周波数（ゲインが０ｄＢとなる周波数）における、−１８０°からの位相角を表す位相余裕を十分（例えば４５°から６０°程度）確保する一方で、位相が−１８０°遅れた際におけるマイナス側のゲイン量であるゲイン余裕については考慮していない。安定性については位相余裕のみが確保されていれば十分であることが分かっている。
【００１５】
また、位相の周波数特性においては、点線２００２で示したように、ゲインが０ｄＢ以上の状態で位相が大幅に遅れるという位相トラップ（以下、「トラップポイント」という）を設ける。トラップポイントでは、図１に示したように、位相は−１８０°を下回る場合もある。このようなトラップポイントを設けることにより、点線２０００で示すようにゲインを高傾斜化することができるため、同じゲイン交差周波数で設計した制御器より高速応答が可能となる。一般に、制御系の応答性を向上するには、ゲイン交差周波数を高周波化すればよいが、スイッチング電源の場合にはゲイン交差周波数がスイッチング周波数を超えることができない（理論的にはゲイン交差周波数はスイッチング周波数の１／２以下）という制約があるため、ゲイン交差周波数の上限が定まった状態において、いかに応答性を向上できるかが大きなポイントとなる。この点において、図１に示した特性を実現できれば、ゲイン交差周波数を挙げることなく高速応答が可能となるので、効果的である。
【００１６】
但し、図１に示したボード線図は、ある一定の状態における周波数特性であり、実際には入力変動や負荷変動などの変動要素があるため、常に図１のような周波数特性を維持できるとは限らない。負荷変動が生じた場合における周波数特性の変動の一例を図２に示す。図２の上段はゲインの周波数特性を示しており、下段は位相の周波数特性を示している。例えば負荷抵抗を２５Ωとした場合にはゲイン曲線は曲線２０１０となり、１．２５Ωとした場合にはゲイン曲線は曲線２０１２となる。このように負荷抵抗が大きくなると共振特性が大きく現れるようになる。一方、負荷抵抗を２５Ωとした場合には位相曲線は曲線２０１４となり、１．２５Ωとした場合には位相曲線は曲線２０１６となる。このように負荷抵抗が大きくなるとトラップポイントの深さは深くなる。しかし、ゲイン交差周波数はほとんど変わらず、ゲイン交差周波数における位相遅れもほとんど変わらないため、位相余裕もほとんど変化しない。従って、負荷変動は安定性についてはあまり影響がない。
【００１７】
しかし、入力変動が生じた場合には大きな影響がある。入力変動が生じた場合における周波数特性の変動の一例を図３に示す。図３の上段はゲインの周波数特性を示しており、下段は位相の周波数特性を示している。例えば入力電圧を４Ｖとした場合にはゲイン曲線は曲線２０２０となり、入力電圧を１２Ｖとした場合にはゲイン曲線は曲線２０２２となる。このように多少形状は変形するが、入力電圧が下がるとゲイン曲線はゲインが下がる方向に平行移動する。従って、入力電圧が下がれば、ゲイン交差周波数も下がることになる。一方、位相曲線についてはほとんど変化していない。よって、入力電圧が１２Ｖの時の位相余裕２０２４は約４５°となっているが、入力電圧が４Ｖの時の位相余裕２０２６は約２５°となってしまっている。ゲイン交差周波数が下がったため、位相曲線に設けられたトラップポイントの谷を下ることになってしまったためである。
【００１８】
以上のように周波数特性の分析において入力変動が安定性に多く影響することが分かる。
【００１９】
図１のような周波数特性を実現する場合に入力変動が安定性に大きく影響することは、ブロック線図からも分かる。図４に図１のような周波数特性を実現するためのブロック線図を示す。出力電圧Ｖｏは負帰還されて基準電圧Ｖｒｅｆとの差分（Ｖｒｅｆ−Ｖｏ）が計算される。この（Ｖｒｅｆ−Ｖｏ）は制御器の伝達関数Ｇ（２１００）に入力される。伝達関数Ｇ（２１００）については以下で詳しく述べる。伝達関数Ｇ（２１００）の出力は電力変換部の伝達関数Ｋｐ（２１０２）に入力される。伝達関数Ｋｐ（２１０２）は、周波数特性のない比例要素である。なお、Ｖｉを入力電源の入力電圧とし、ＶｐをＰＷＭ制御を行うために用いられる三角波のピーク電圧とすると、Ｋｐ＝Ｖｉ／Ｖｐと示すことができる。伝達関数Ｋｐ（２１０２）の出力は、ＬＣフィルタの伝達関数２１０４に入力され、伝達関数２１０４の出力が、出力電圧Ｖｏとなる。伝達関数２１０４は、ＬＣフィルタに用いられているコンデンサのキャパシタンスＣと、チョークコイルのインダクタンスＬと、負荷抵抗の抵抗値Ｒｏとから、図４に示されるような形になる。
【００２０】
負荷変動が生じた場合というのは、伝達関数２１０４のＲｏの値が変動することを意味する。Ｒｏの値が変動すると、２次の伝達関数の分母の１次項の係数が変動することになるため、減衰係数ζが変動することになる。Ｒｏが減少するとζが大きくなるため、共振特性が弱くなる。一方、Ｒｏが増加するとζが小さくなるため、共振特性が強くなる。このことは図２に関連して述べた事項と同じである。一方、入力変動が生じた場合というのは、伝達関数Ｋｐ（２１０２）が変動することになる。上で述べたように、Ｋｐ＝Ｖｉ／Ｖｐと表されるため、入力電圧Ｖｉが増加すれば伝達関数Ｋｐ（２１０２）も増加し、入力電圧Ｖｉが減少すれば伝達関数Ｋｐ（２１０２）も減少する。但し、伝達関数Ｋｐは周波数特性を有していないので、Ｋｐの変動は全体の周波数特性を平行にシフトさせる効果があり、また位相特性は変化しない。
【００２１】
以上述べたように電源装置の高速応答性を確保する点において、図１に示したようなトラップポイントを有する、一巡伝達関数の周波数特性を実現することは非常に重要である。しかし、トラップポイントを設けるような周波数特性を実現すると、トラップポイントが存在するため入力変動に対して安定性に大きな問題を抱えることになる。従って、図１のような一巡伝達関数の周波数特性を実現する上では、入力変動に対する措置が特に重要となる。
【００２２】
以上のような問題に鑑み、本発明では、図１に示したような一巡伝達関数の周波数特性を実現し、入力変動に対処可能な電源装置を提供する。
【００２３】
［実施の形態１］
本発明の第１の実施の形態に係る電源装置１０の回路構成を図５に示す。電源装置１０は、降圧型の電源装置であって、ＬＣフィルタ部１と、ＰＩＤ制御器である制御部２と、パルス制御部３００を含む電力変換部３とから構成される。
【００２４】
制御部２は、抵抗Ｒ１乃至Ｒ４と、キャパシタＣ１及びＣ２と、増幅器２１と、基準電圧電源２２とを含む。抵抗Ｒ１及びキャパシタＣ１は、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。キャパシタＣ１と抵抗Ｒ２は直列に接続されており、キャパシタＣ１及び抵抗Ｒ２は抵抗Ｒ１と並列に接続されている。従って、その一端がキャパシタＣ１と接続している抵抗Ｒ１の他端は、抵抗Ｒ２に接続されている。また、抵抗Ｒ１及びＲ２は、増幅器２１の負極側入力端子に接続されており、さらに抵抗Ｒ３及びキャパシタＣ２に接続されている。キャパシタＣ２と抵抗Ｒ４は直列に接続されており、キャパシタＣ２及び抵抗Ｒ４は抵抗Ｒ３と並列に接続されている。従って、その一端がキャパシタＣ２と接続している抵抗Ｒ３の他端は、抵抗Ｒ４と接続されている。また、抵抗Ｒ３及びＲ４は増幅器２１の出力端子に接続されている。増幅器２１の正極側の入力端子は基準電圧電源２２の正極側端子に接続されており、基準電圧電源２２の負極側端子は接地されている。なお、制御部２の出力、すなわち増幅器２１の出力はＶｅである。
【００２５】
電力変換部３は、コンパレータ３１と積分器３２とＳＲ（ＳｅｔＲｅｓｅｔ）フリップフロップ（ＦＦ）３７とクロック生成器３８とドライブ回路３３とを含むパルス制御部３００と、ダイオード３４と、ＭＯＳＦＥＴ３５と、入力電源３６とから構成される。積分器３２は、演算器３２ａと、キャパシタ３２ｂと、スイッチ３２ｃとを含む。コンパレータ３１の負極側端子は、増幅器２１の出力端子に接続されている。すなわち、制御部２の出力Ｖｅがコンパレータ３１の負極側端子に入力される。コンパレータ３１の正極側端子は、演算器３２ａの出力が接続されている。すなわち、コンパレータ３１の正極側端子には増幅器３２の出力Ｖｃが入力される。コンパレータ３１の出力端子は、ＳＲーＦＦ３７のＲ端子に接続される。クロック生成器３８はＳＲ−ＦＦ３７のＳ端子に接続される。ＳＲ−ＦＦ３７のＱ端子はドライブ回路３３に接続されている。ドライブ回路３３の出力は、ＭＯＳＦＥＴ３５のゲートに接続される。また、ＳＲ−ＦＦ３７のＱ反転（Ｑバー）端子はスイッチ３２ｃのオンオフを制御するようになっている。
【００２６】
ＭＯＳＦＥＴ３５のドレインは、入力電源３６の正極側端子に接続されており、ソースはダイオード３４のカソード及びチョークコイルＬに接続されている。入力電源３６の負極側端子は、ダイオード３４のアノードとキャパシタＣと負荷Ｒｏの負極側端子とに接続される。なお、ＭＯＳＦＥＴ３５のソース、ダイオード３４のカソード及びチョークコイルＬは、演算器３２ａの入力端子、キャパシタ３２ｂ及びスイッチ３２ｃに接続されている。演算器３２ａの出力端子は、キャパシタ３２ｂの他端、スイッチ３２ｃの他端及びコンパレータ３１の正極側端子に接続されている。なお、ダイオード３４のカソード−アノード間の電圧をＶとする。
【００２７】
ＬＣフィルタ部１は、チョークコイルＬと、キャパシタＣと、負荷Ｒｏとが含まれる。その一端がＭＯＳＦＥＴ３５のソース、ダイオード３４のカソード及び積分器３２に接続されているチョークコイルＬの他端は、キャパシタＣ及び負荷Ｒｏの正極側端子に接続されている。上で述べたように、その一端がチョークコイルＬ及び負荷Ｒｏの正極側端子に接続されたキャパシタＣの他端は、負荷Ｒｏの負極側端子とダイオード３４のアノードと入力電源３６の負極側端子と接続されている。
【００２８】
図５に示した電源装置１０の動作を簡単に説明すると、制御部２は負荷Ｒｏに現れる出力電圧Ｖｏと基準電圧Ｖｒｅｆに基づいて制御信号Ｖｅを生成する。この制御信号Ｖｅはコンパレータ３１において積分器３２から出力される信号Ｖｃと比較される。ＳＲ−ＦＦ３７は、クロック生成器３８からのクロック信号の立ち上がりに応じてドライブ回路３３にオン信号を出力する。一方、ＳＲ−ＦＦ３７は、クロック生成器３８からのクロック信号の立ち上がりに応じてスイッチ３２ｃをオフする信号を出力する。スイッチ３２ｃがオフになると、積分器３２は積分を開始し、積分結果は信号Ｖｃとしてコンパレータ３１に出力される。積分のスピードは、以下でも詳細に述べるが入力電圧Ｖｉに応じて変化する。コンパレータ３１は、電圧Ｖｃが電圧Ｖｅ以上となるとリセット信号をＳＲ−ＦＦ３７に出力する。このリセット信号に応じてＳＲ−ＦＦ３７は、ドライブ回路３３にオフ信号を出力する。また、ＳＲ−ＦＦ３７は、スイッチ３２ｃをオンする信号を出力する。スイッチ３２ｃがオンになると、積分器３２は積分をキャンセルする。このような処理がクロック生成器３８からのクロック信号に応じて繰り返される。
【００２９】
ドライブ回路３３は、ＳＲ−ＦＦ３７からのオン信号又はオフ信号に応じてＭＯＳＦＥＴ３５をオン又はオフする。入力電源３６の入力電圧Ｖｉは、ＭＯＳＦＥＴ３５のオン及びオフに従って変換され、ダイオード３４とチョークコイルＬ及びキャパシタＣとにより構成されるＬＣフィルタとにより平滑化されて負荷Ｒｏに出力電圧Ｖｏとして出力される。これにより出力電圧Ｖｏを基準電圧Ｖｒｅｆに一致するよう安定的な制御がなされる。
【００３０】
図５に示すような制御部２の伝達関数Ｇは、以下のように表される。
【数１】

但し、Ｎ_０、Ｎ_１、Ｎ_２、Ｄ_０及びＤ_１は係数であって、抵抗Ｒ１乃至Ｒ４及びキャパシタＣ１及びＣ２との関係は以下のとおりである。
【数２】

【００３１】
より具体的には図６のテーブルのような回路定数を使用する。すなわち、Ｒ１＝１ＫΩ、Ｒ２＝９８Ω、Ｒ３＝７１０ＫΩ、Ｒ４＝２．２ＫΩ、Ｃ１＝２．２ｎＦ、Ｃ２＝１ｎＦである。そうすると（１）式は、以下に示すようになる。
【数３】

【００３２】
なお、電源装置１０の仕様及び他のパラメータは図７に示すものを使用するものとする。すなわち、入力電圧Ｖｉ＝６Ｖ、出力電圧Ｖｏ＝２．５Ｖ、出力電流Ｉｏ＝１Ａ（最大）、チョークコイルＬのリアクタンスＬ＝３μＨ、キャパシタＣのキャパシタンスＣ＝９．４μＦ、負荷Ｒｏ＝２．５Ω、基準電圧Ｖｒｅｆ＝２．５Ｖ、電力変換回路のゲインＫｐ＝１０倍である。
【００３３】
図５の電源回路１０をブロック線図で表すと図８のようになる。すなわち、出力電圧Ｖｏが負帰還されて目標電圧Ｖｒｅｆから引き算され、その結果である（Ｖｒｅｆ−Ｖｏ）が制御部２の伝達関数Ｇに入力される。この伝達関数Ｇの出力は、フィードフォワードされた目標電圧Ｖｒｅｆと加算されて、加算結果が電力変換部３の伝達関数Ｋｐに入力される。伝達関数Ｋｐの出力は、ＬＣフィルタ部１の伝達関数Ｈに入力され、当該伝達関数Ｈの出力が出力電圧Ｖｏとなる。伝達関数Ｇは上で述べた（１）式の形になる。本実施の形態では、制御対象となる伝達関数Ｋｐと伝達関数Ｈの積は以下のような形であるものとして説明する。
【数４】

これはＬＣフィルタ部１と電力変換部３を合わせた伝達関数である。図７で述べた数値を代入すると以下のとおりになる。
【数５】

一巡伝達関数は、（１）式及び（３）式を掛け合わせたものとなる。より具体的には、（２）式と（４）式を掛け合わせたものとなる。
【００３４】
（４）式に基づく制御対象のボード線図を図９に示す。図９では上段にゲインの周波数特性及び下段に位相の周波数特性が示されている。図９ではおよそ３×１０^４ＨｚがＬＣフィルタ部１の共振周波数である。そして、共振周波数にゲインのピークがあり、位相は共振周波数より前から遅れ始め、共振周波数において急激に遅れ、最終的には１８０°遅れる。（２）式に基づく制御部２のボード線図を図１０に示す。図１０でも上段にゲインの周波数特性及び下段に位相の周波数特性が示されている。図１０においてゲインはおよそ５×１０^１Ｈｚまで５７ｄＢで水平であるが、およそ５×１０^１Ｈｚからおよそ７×１０^４Ｈｚまでほぼ直線的に減少している。それより高周波帯域では、ゲインは少々上昇している。位相は、およそ２×１０^３Ｈｚまで−８０°程度の位相遅れが発生し、それより高周波帯域ではおよそ３×１０^５Ｈｚまでに＋４０°まで位相が進む。さらに高周波帯域では再度０°程度まで位相遅れが生じている。
【００３５】
図９と図１０を重ねたボード線図を図１１に示す。上段にゲインの周波数特性を示しており、曲線５１は（５）式のゲイン周波数特性を、曲線３１は（３）式のゲイン周波数特性を示している。本実施の形態では、ＬＣフィルタ部１の共振周波数より高い周波数帯域まで、定常偏差を無くすために低周波数帯域から加えていた積分（Ｉ）要素を用いることが特徴である。図１１では、実線で示される部分４１である。また、図１１の下段は位相の周波数特性を示しており、曲線５２は（５）式の位相周波数特性を、曲線３２は（３）式の位相周波数特性を示している。実線で示される部分４２がゲイン周波数特性における部分４１に対応しており、一巡伝達関数の位相周波数特性を求めるため曲線５２及び曲線３２が加算されると位相が最も遅れる周波数帯域（トラップポイント）が生成される。なお、ＰＩＤ制御要素の微分（Ｄ）制御要素は、ゲイン交差周波数より低い周波数から適用している。
【００３６】
図１２に一巡伝達関数のボード線図を示す。上段は図９及び図１０のゲイン特性を合成した一巡伝達関数のゲイン周波数特性を、下段は図９及び図１０の位相周波数特性を合成した一巡伝達関数の位相周波数特性をそれぞれ示す。図１１で示したように、ＰＩＤのうち積分（Ｉ）要素をＬＣフィルタ部１の共振周波数より高い周波数帯域まで用いることによって、ゲイン周波数特性の傾斜が大きくなる部分８１が生成される。また、位相が最も遅れる周波数を含むトラップポイント８２も部分８１と同じ周波数帯域で生成される。この周波数帯域において位相は−１８０°以下となり、その際のゲインは０ｄＢを超えている。すなわち、ゲイン余裕はない。従来の安定性の概念からは許されないが、本実施の形態ではゲイン余裕は無くとも安定的に動作するため問題は無い。一方、ゲインが０ｄＢとなるゲイン交差周波数における、−１８０°からの位相マージンはおよそ４５°で十分な位相余裕が確保されており、これにより安定動作が確保される。なお、トラップポイント８２は、ＬＣフィルタ部１の共振周波数において位相が−１８０°遅れるという特性と積分（Ｉ）制御要素をＬＣフィルタ部１の共振周波数より高い周波数帯域まで用いることによって生成されるため、位相が最も遅れる周波数はＬＣフィルタ部１の共振周波数より高い周波数となる。一方、トラップポイント８２より高い周波数では位相は進みゲイン交差周波数においてほぼ極大となっている。従って、ゲイン交差周波数は位相が最も遅れる周波数より高い周波数となる。
【００３７】
このように位相が急激に遅れる周波数帯域を作成すると当該周波数帯域において図１２の部分８１に示すようにゲインが急激に減少することになる。このゲインの高傾斜化により、限られた周波数帯域の中でも高ゲインを実現でき、結果として負荷急変時等にも高速応答が可能になる仕組みが達成されることになる。
【００３８】
また、制御部２に用いられる抵抗は４つでキャパシタは２つである。後に説明するが抵抗は３つでもよく、上で述べたようなゲイン及び位相の周波数特性を実現するための回路を構成するために決定すべきパラメータの数は比較的少なく、設計がし易いという利点もある。
【００３９】
次に、定常状態における電力変換部３の詳細な動作を図１３を用いて説明する。なお、縦軸は電圧［Ｖ］をあらわし、横軸は時間［ｔ］を表す。最初に、クロック生成器３８が生成したクロック信号の立ち上がりに応じて（ａ）、ＳＲ−ＦＦ３７のＱ端子の出力Ｖｄがオンになる。ＳＲ−ＦＦ３７のＱ端子の出力Ｖｄがオンになるのと同時に、Ｑ反転端子の出力がオフになるので、積分器３２のスイッチ３２ｃのスイッチがオフになり、積分器３２においてＬＣフィルタ部１への入力電圧Ｖの積分動作が開始される（ｂ）。積分器３２の出力Ｖｃと制御部２の出力Ｖｅはコンパレータ３１により比較され、電圧Ｖｃが電圧Ｖｅ未満である間はコンパレータ３１の出力はオフ（ロー）のままであり、ＳＲ−ＦＦ３７のＲ端子への入力もオフのままとなるので、Ｑ端子の出力Ｖｄはオンのままである（ｃ）。電圧Ｖｃが電圧Ｖｅ以上となると、コンパレータ３１の出力がオン（ハイ）となるので、ＳＲ−ＦＦ３７のＲ端子への入力はオンとなり、Ｑ端子の出力Ｖｄはオフとなる（ｄ）。一方、Ｑ反転端子の出力はオンとなるので、積分器３２のスイッチ３２ｃはオンとなり、積分器３２の出力Ｖｃの電圧は初期状態に戻る。なお、ＳＲ−ＦＦ３７のＱ端子の出力Ｖｄは、再度クロック生成器３が生成したクロック信号の立ち上がりまで、オフのままとなる（ｅ）。以下の動作を繰り返す。なお、積分器３２の入力は、ドライブ回路３３がＭＯＳＦＥＴ３５にオン信号を出力中のＭＯＳＦＥＴ３５のソースの電圧であり、基本的に入力電源３６の入力電圧Ｖｉである。従って、なお、積分器３２の積分の結果である出力Ｖｃの電圧の上昇は、入力電圧Ｖｉが上昇すれば早くなり、下降すれば遅くなるようになっている。
【００４０】
また、入力変動が発生した場合の動作を図１４を用いて説明する。なお、縦軸は電圧［Ｖ］を表し、横軸は時間［ｔ］を表す。図１４の第１段目に示すように、入力電源３６の入力電圧Ｖｉが徐々に上昇すると、積分器３２の出力Ｖｃの電圧上昇は早くなる。すなわち、積分器３２の出力Ｖｃの傾斜は、入力電圧Ｖｉが上昇するにつれて、ｆ、ｇ、ｈと急になる。そうすると、出力Ｖｃの電圧が制御部２の出力Ｖｅに達するまでの時間は、ＳＲ−ＦＦ３７のＱ端子の出力Ｖｄのパルス幅ｉ、ｊ、ｋで示されるように短くなる。結果として、ＬＣフィルタ部１への入力Ｖは、最下段に示すように、ＳＲ−ＦＦ３７のＱ端子の出力Ｖｄのパルス幅を有し、入力電圧Ｖｉと同じ電圧を有する信号となる。すなわち、低いＶｉの場合にはパルス幅が長くなり、高いＶｉの場合にはパルス幅は短くなる。より具体的には、Ｖｉとパルス幅の積が同一となるように制御される（ＶＴ積一定又はＥＴ積一定）。これにより、制御部２の出力Ｖｅが変わらなくても出力電圧Ｖｏは一定に制御されることになり、結果として入力変動に伴う制御部２のゲイン変動は抑制されることになる。
【００４１】
なお、制御部２の出力Ｖｅと三角波発生器の出力ＶｃとをＰＷＭ比較器で比較して、三角波発生器の出力Ｖｃの電圧が制御部の出力Ｖｅの電圧以下となった場合にドライブ回路を介してＭＯＳＦＥＴをオン又はオフするような従来の電力変換部では、図１５に示すように、入力電圧Ｖｉが上昇すると制御部の出力Ｖｅの電圧が下がるため、ＰＷＭ比較器の出力パルスのパルス幅は狭くなり、ＬＣフィルタ部２への入力Ｖのパルス幅も狭くなる。なお、入力Ｖの高さ（電圧）は、入力電圧Ｖｉと同じである。しかし、入力変動が制御部２に影響を及ぼしてしまっているため、図３に示した問題が発生してしまう。
【００４２】
このように本実施の形態に拠れば、図３に示したような入力変動によるゲインの周波数特性の変動を回避できるようになり、入力変動に対する安定性の問題は解決される。上でも述べたが、図１に示したような一巡伝達関数の周波数特性を実現する場合には、高速応答性に大きく寄与するトラップポイントが逆に入力変動に対する脆弱性として影響するため、本実施の形態における電力変換部３の構成はその対抗策として非常に重要である。
【００４３】
［実施の形態２］
本実施の形態に係る電源装置２０の回路構成を図１６に示す。図５に示した電源装置１０との差はＬＣフィルタ部１ｂのキャパシタＣに直列に抵抗Ｒｃが接続されるようになった点、及び制御部２ｂの抵抗及びキャパシタの回路定数が図１７に示すように変更された点である。従って、接続関係についてはここでは説明しない。なお、抵抗Ｒｃは、等価直列抵抗とも呼ばれ、キャパシタＣに含まれる抵抗成分を表すものである。従ってＲｃ＝２ｍΩ程度の大きさになる。後に説明するが、抵抗Ｒｃは高周波帯域において位相進み補償として作用する。制御部２ｂの抵抗及びキャパシタの回路定数は、図１７に示すように、Ｒ１＝１ＫΩ、Ｒ２＝６０Ω、Ｒ３＝４３０ＫΩ、Ｒ４＝１．４ＫΩ、Ｃ１＝３．３ｎＦ、Ｃ２＝１．８ｎＦである。
【００４４】
制御部２ｂの伝達関数を計算すると以下のような式になる。
【数６】

一方、ＬＣフィルタ部１ｂと電力変換部３を合わせた制御対象の伝達関数を計算すると以下のような式になる。
【数７】

【００４５】
（７）式の伝達関数をボード線図で表すと図１８のようになる。図１８の上段に表されたゲインの周波数特性については図９のゲイン周波数特性と大きな差は無い。図１８の下段に表された位相の周波数特性については、上で述べたように抵抗Ｒｃが高周波帯域において位相進み補償として作用するため、およそ４×１０^５Ｈｚから徐々に位相が進み始める。一方（５）式の伝達関数をボード線図で表すと図１９のようになる。図１０と比較すると、低周波帯域においてゲインが減少しており、位相のカーブの形状が若干異なるが、ほぼ同様の周波数特性を表している。
【００４６】
（５）式の伝達関数と（７）式の伝達関数を掛け合わした一巡伝達関数のボード線図を図２０に示す。図２０の上段のゲインの周波数特性においては、図１２と同様にゲインが急激に減少する周波数帯域の部分１４０１が設けられている。
また、図２０の下段の位相の周波数特性においては、図１２と同様に、ＬＣフィルタ部１ｂの共振周波数より高い周波数帯域において、最も位相が遅れる周波数を含むトラップポイント１４０２が設けられている。但し、図１２では最も位相が遅れる周波数では−１８０°を下回るようになっていたが、図２０では−１８０°に達していない。これは図２０で示される一巡伝達関数が（５）式の伝達関数と（７）式の伝達関数を掛け合わせることにより計算されているためであって、電源装置２０の全ての遅れ要素を勘案すれば、位相が−１８０°を下回る周波数が存在する可能性がある。
【００４７】
トラップポイント１４０２ではゲインは０ｄＢを超えており、トラップポイント１４０２以降では位相は−１８０°を下回ることは無いので、ゲイン余裕は確保されていない。位相が最も遅れる周波数以降は一旦ＰＩＤの微分（Ｄ）要素により位相は進み、ゲインが０ｄＢとなるゲイン交差周波数では、およそ５０°の位相余裕が確保されている。ゲイン交差周波数以降では、制御部２ｂの伝達関数によれば位相は再度遅れるようになるが、抵抗Ｒｃの位相進み補償が作用するためにおよそ２×１０^６Ｈｚから進み始める。
【００４８】
このように本実施の形態でも実施の形態１と同様に、ＰＩＤの積分（Ｉ）要素をＬＣフィルタ部１ｂの共振周波数よりも高周波帯域まで適用するため、トラップポイント１４０２が生成される。このトラップポイント１４０２では、まだゲインは０ｄＢを超える状態で、さらに高傾斜化されているので、高速応答性が実現される。また、ゲイン交差周波数では、位相余裕が確保されているので、ゲイン余裕は無くとも安定性に問題はない。図２０のような位相及びゲインの周波数特性を実現するように制御部２ｂが設計されると、従来に比して安定性を保持しつつ、高速応答性を向上させることができる。なお、決定しなければならない回路定数の数は多くはないので、設計がしやすいという利点もある。
【００４９】
なお、電力変換部３の動作については実施の形態１と同じであり、入力電圧Ｖｉに変動が生じても、ＬＣフィルタ部１ｂへの出力電圧とオン時間の積を一定にするような動作を行うため、ＬＣフィルタ部１ｂと制御部２ｂと電力変換部３の伝達関数から計算される一巡伝達関数の周波数特性としては入力変動の影響を受けないようになっている。
【００５０】
［実施の形態３］
実施の形態１及び２では、回路定数は違うが、制御部２と制御部２ｂとで抵抗及びキャパシタの個数及び接続関係は変わらなかった。実施の形態３では、制御部２に図２１に示すような回路を採用するものである。
【００５１】
すなわち、図５に示した制御部２又は制御部２ｂにおける抵抗Ｒ３を取りはずした回路である。より具体的には、制御部２ｃは、抵抗Ｒ１、Ｒ２及びＲ４と、キャパシタＣ１及びＣ２と、増幅器２１と、基準電圧電源２２とを含む。抵抗Ｒ１及びキャパシタＣ１は、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。キャパシタＣ１と抵抗Ｒ２は直列に接続されており、キャパシタＣ１及び抵抗Ｒ２は抵抗Ｒ１と並列に接続されている。従って、その一端がキャパシタＣ１と接続している抵抗Ｒ１の他端は、抵抗Ｒ２に接続されている。抵抗Ｒ１及びＲ２は、増幅器２１の負極側入力端子に接続されており、さらにキャパシタＣ２に接続されている。キャパシタＣ２と抵抗Ｒ４は直列に接続されている。また、抵抗Ｒ４は増幅器２１の出力端子に接続されている。増幅器２１の正極側の入力端子は基準電圧電源２２の正極側端子に接続されており、基準電圧電源２２の負極側端子は接地されている。増幅器２１の出力はコンパレータ３１の負極側入力端子に接続される。
【００５２】
このような制御部２ｃの伝達関数は、基本的には（２）式のとおりであって、Ｎ_０、Ｎ_１、Ｎ_２、Ｄ_０及びＤ_１は、抵抗Ｒ１、Ｒ２及びＲ４及びキャパシタＣ１及びＣ２で以下のとおり表される。
【数８】

【００５３】
また、回路定数などを図２２のように設定するものとする。すなわち、入力電圧Ｖｉ＝８．０Ｖ、出力電圧Ｖｏ＝２．５Ｖ、チョークコイルＬのインダクタンスＬ＝３μＨ、キャパシタＣのキャパシタンスＣ＝９．４μＦ、負荷抵抗Ｒｏ＝２．５Ω、電力変換部３のゲインＫｐ＝２２ｄＢ、Ｒ１＝１０ＫΩ、Ｒ２＝９４０Ω、Ｒ４＝１４ＫΩ、Ｃ１＝２３０ｐＦ、Ｃ２＝２００ｐＦである。
【００５４】
図２２の回路定数及びＮ_０、Ｎ_１、Ｎ_２、Ｄ_０及びＤ_１、並びに（３）式及び（１）式から、一巡伝達関数を計算すると以下のようになる。尚、Ｄ_０は０である。
【数９】

【００５５】
この一巡伝達関数（８）式をボード線図で表すと図２３のようになる。図２０の上段のゲインの周波数特性においては、図１２と同様にゲインが急激に減少する周波数帯域の部分１５０１が設けられている。また、図２３の下段の位相の周波数特性においては、図１２と同様に、ＬＣフィルタ部１の共振周波数より高い周波数帯域において、最も位相が遅れる周波数を含むトラップポイント１５０２が設けられている。
【００５６】
トラップポイント１５０２ではゲインは０ｄＢを超えており、トラップポイント１５０２以降では位相は−１８０°を下回ることは無いので、ゲイン余裕は確保されていない。位相が最も遅れる周波数以降は一旦ＰＩＤの微分（Ｄ）要素により位相は進み、ゲインが０ｄＢとなるゲイン交差周波数では、およそ５０°の位相余裕が確保されている。ゲイン交差周波数以降では、制御部２ｃの伝達関数によれば位相は再度遅れるようになる。
上でも述べたが、電力変換部３は、制御部２ｃとは独立に動作し、その動作内容については第１の実施の形態において説明したのと同様である。
【００５７】
但し、電力変換部３は、第１の実施の形態において述べたような、三角波の傾斜を入力電圧Ｖｉに応じて変化させる回路ではなくともよい。例えば、Ｋｐ＝Ｖｉ／Ｖｐ（Ｖｐは三角波のピーク電圧）であるから、入力電圧Ｖｉが高くなった場合にＶｐも同じように高くすればＫｐは一定となる。図２４に一例を示す。縦軸は電圧［Ｖ］を表し、横軸は時間［ｔ］を表す。三角波のピーク電圧Ｖｐは入力電圧Ｖｉが上昇したのでＶｐ’に上昇する。但し、三角波の周期は変わらないので、三角波の傾斜が大きくなるのと同様の効果が出る。すなわち、従前の入力電圧Ｖｉにおいては三角波の電圧Ｖｃは図２４に示すように変化するが、入力電圧Ｖｉから入力電圧Ｖｉ’に上昇すると三角波の電圧はＶｃ’のように変化する。よって、制御部２の出力Ｖｅが同じであっても、従前の三角波の電圧ＶｃがＶｅ以下となる時間１６００より、ピーク電圧が上昇した後の三角波の電圧Ｖｃ’がＶｅ以下となる時間１６０１は短くなる。従って、入力電圧Ｖｉが上昇するとＬＣフィルタ部１への入力電圧もＶからＶ’に上昇するが、ＭＯＳＦＥＴ３５のオンの時間は短くなるので、ＶＴ積一定が保たれるようになる。このように三角波のピーク電圧を入力電圧Ｖｉに応じて変化させる回路を使用しても同様の効果を得ることができるようになる。
【００５８】
なお、Ｋｐ＝Ｖｉ／Ｖｐとなるのは、ＭＯＳＦＥＴ３５がオンとなる時比率ｄはｄ＝Ｖｅ／Ｖｐであるから、ｄ・Ｖｉ＝Ｋｐ・Ｖｅと表され、Ｋｐ＝ｄ・Ｖｉ／Ｖｅ＝Ｖｉ／Ｖｐとなるためである。なお、Ｖｐは上限値Ｖｐｍａｘ−下限値Ｖｐｍｉｎの値でよい。
【００５９】
以上本発明の実施の形態を説明したが、本発明の回路定数は実施の形態１乃至３に示したものだけに限定されるものではなく、上で述べた特徴を実現できればどのような数値の組み合わせであっても良い。
【００６０】
また、電力変換部３の構成は上で述べたような構成に限定されず、例えば特開昭５９−１４４３６４号記載の技術を用いても良い。すなわち、入力電圧をオン・オフするスイッチと、スイッチによりオン・オフされる信号をＬＣフィルタで平滑して出力電圧を得るスイッチング電源回路と、スイッチング電源回路のＬＣフィルタ中のインダクタの電流を検出する電流検出回路と、スイッチング電源回路の出力電圧を検出する電圧検出回路と、電流検出回路及び電圧検出回路の出力を受け、スイッチのオン・オフ時間を制御するパルス巾変調回路とを備える。このように電圧検出回路により検出された出力電圧をパルス巾変調回路に帰還すると共に、電流検出回路により検出された電流に対応する信号も帰還するので、入力電圧変動の影響を抑圧するものである。
【００６１】
さらに、電力変換部３の構成には、例えば特許３１６１８３９号記載の技術を用いても良い。すなわち、スイッチング素子およびインダクタを含みスイッチング素子のオン期間にインダクタに蓄積したエネルギをスイッチング素子のオフ期間に出力側に放出させることにより直流電圧変換を行うチョッパ回路よりなる主回路と、スイッチング素子をオン・オフ制御する制御回路とを備える。そして、制御回路は、主回路の出力電圧に比例した検出電圧と設定電圧との差分を誤差電圧として出力する誤差検出部と、スイッチング素子のオンに伴って所定の時定数で充電が開始されるコンデンサの両端電圧が誤差電圧に達するとスイッチング素子をオフにするとともにコンデンサを放電させ、インダクタの蓄積エネルギーが規定値以下まで放出されたことを検出するとスイッチング素子をオンにする判定制御部と、入力電圧の変動に対して主回路の出力電圧を一定に保つように入力電圧が上昇すると上記時定数を小さくする方向に調節するオン時間調節部とを具備するものである。
【００６２】
さらに、電力変換部３の構成には、例えば特開２００２−２５２９７９号記載の技術を用いても良い。すなわち、スイッチング素子のＯＮ幅信号により出力電圧を制御するスイッチング電源において、ＯＮ幅を決定するＰＷＭコンパレータと、周波数一定、且つ入力電圧により三角波の傾斜が可変する発振器と、当該出力電圧と基準電圧の差を増幅する誤差増幅器とを備え、ＰＷＭコンパレータは発振器の出力波形と誤差増幅器の出力とを比較してＯＮ幅信号を形成するものである。
【００６３】
さらに、電力変換部３の構成には、例えば米国特許５２７８４９０号記載の技術を用いても良い。すなわち、この特許のスイッチング回路は、入力ノード、出力ノード、参照ノード、スイッチ、及び出力ノードでチョップされた信号を生成するために下辺スイッチデューティレシオの一連のサイクルで上記スイッチを循環させるためのフィードバック制御回路を含んでいる。フィードバック制御回路の１の形態は、それぞれのサイクルの間におけるチョップされた信号の平均値を表すフィードバック信号を生成するために、各サイクルの間、チョップされた信号を積分する。比較回路は、フィードバック信号のレベルが参照信号のレベルと等しいという状態の発生を表すコントロール信号を生成し、スイッチ制御回路は、参照信号に線形に関係するチョップされた信号の平均値を維持するために、上記状態の発生に従ってスイッチデューティレシオを変化させる。フィードバック制御回路の別の形態は、各サイクル間におけるチョップされた信号の時間積分値と参照ノードに結合された参照信号の時間積分値との差を表すフィードバック信号を生成する。比較回路は、チョップされた信号の時間積分値と参照信号の時間積分値との差がゼロであるという状態の発生を表すコントロール信号を生成し、その状態の発生に従って、スイッチ制御回路は積分器リセットなしでスイッチデューティレシオを変化させる。
【００６４】
さらに、電力変換部３の構成には、例えば米国特許５０５５７６７号記載の技術を用いても良い。すなわち、スイッチング電圧レギュレータ回路は、当該スイッチング電圧レギュレータ回路のための入力電圧のソースに接続するための入力と、電流スイッチング手段と、当該電流スイッチング手段のオン及びオフのスイッチング周波数を制御するためのオシレータ手段とを含み、さらにフィードバックループにおいて誤差アンプ手段を含む。そしてスイッチング電圧レギュレータ回路においてフィードバックループを実装する際に使用される積分回路は、電流スイッチング手段のオン及びオフのスイッチング・デューティサイクルを制御するための信号を出力するアナログ・マルチプライヤ手段を有している。この出力信号は、スイッチング電圧レギュレータ回路の入力電圧の大きさにより分割された、誤差アンプ手段からの誤差信号の大きさに等しい値からの変化と共に直ぐに且つ実質的に比例して変化する大きさを有するものである。
【００６５】
なお、このような５つの公報には、いずれも本発明のトラップポイントに相当する周波数特性を示しておらず、応答性を向上させるためにトラップポイントを形成した場合、入力変動が安定性に影響するという特有の着想がないため、本発明を動機付けるものではない。
【００６６】
【発明の効果】
以上の述べたように、本発明によれば、実用性の高い構成で高速応答を実現するのに有効な電源装置を提供することができる。
【図面の簡単な説明】
【図１】前提となる一巡伝達関数のボード線図を示す図である。
【図２】負荷変動の際における一巡伝達関数の周波数特性の変動を表すためのボード線図である。
【図３】入力変動の際における一巡伝達関数の周波数特性の変動を表すためのボード線図である。
【図４】前提となるブロック線図である。
【図５】本発明の実施の形態１における電源装置の回路構成を示す図である。
【図６】本発明の実施の形態１における制御部の回路定数を表すテーブルである。
【図７】本発明の実施の形態１及び２における回路１０及び２０の回路定数を表すテーブルである。
【図８】本発明の実施の形態１乃至３におけるブロック線図を示す図である。
【図９】本発明の実施の形態１における制御対象たるＬＣフィルタ部及び電力変換部の伝達関数のボード線図である。
【図１０】本発明の実施の形態１における制御部の伝達関数のボード線図である。
【図１１】本発明の実施の形態１における制御対象たるＬＣフィルタ部及び電力変換部の伝達関数のボード線図及び制御部の伝達関数のボード線図を重ね合わせた図である。
【図１２】本発明の実施の形態１における一巡伝達関数のボード線図である。
【図１３】電力変換部の動作を説明するための波形図である。
【図１４】電力変換部の動作を説明するための波形図である。
【図１５】
従来の電力変換部の動作を説明するための波形図である。
【図１６】
本発明の実施の形態２における電力装置の回路構成を示す図である。
【図１７】
本発明の実施の形態２における制御部の回路定数を表すテーブルである。
【図１８】
本発明の実施の形態２における制御対象たるＬＣフィルタ部及び電力変換部の伝達関数のボード線図である。
【図１９】
本発明の実施の形態２における制御部の伝達関数のボード線図である。
【図２０】
本発明の実施の形態２における一巡伝達関数のボード線図である。
【図２１】
本発明の実施の形態３における制御部の回路構成例を示す図である。
【図２２】
本発明の実施の形態３における回路定数を表すテーブルである。
【図２３】
本発明の実施の形態３における一巡伝達関数のボード線図である。
【図２４】
電力変換部の他の実施の形態に係る波形図を示す図である。
【符号の説明】
１，１ｂＬＣフィルタ部２，２ｂ、２ｃ制御部
３電力変換部３４ダイオード
３５ＭＯＳＦＥＴ３６入力電源

Claims

入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、
前記電力変換回路に接続され、前記入力電圧の変動を抑制する入力変動制御回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、を具備し、
前記電力変換回路の伝達関数と前記ＬＣフィルタ及び負荷の伝達関数と前記制御回路の伝達関数とから求められる一巡伝達関数が位相トラップを備えた周波数特性を実現することを特徴とする電源装置。
前記入力変動制御回路は、前記電力変換回路の出力を電圧時間積一定に制御することを特徴とする請求項１記載の電源装置。
前記位相トラップを備えた周波数特性は、ゲイン余裕を持たない周波数特性であることを特徴とする請求項１記載の電源装置。
前記位相トラップを備えた周波数特性は、位相余裕とゲイン余裕のうち位相余裕のみを有する周波数特性であることを特徴とする請求項１記載の電源装置。
前記位相トラップを備えた周波数特性は、位相が−１８０°となる周波数でゲインが０デシベルを超える周波数特性であることを特徴とする請求項１記載の電源装置。
前記位相が−１８０°となる周波数は、前記ＬＣフィルタの共振周波数からゲイン交差周波数までの周波数帯域内に設定されることを特徴とする請求項５記載の電源装置。
前記位相トラップを備えた周波数特性は、最も位相が遅れる周波数でゲインが０デシベルを超える周波数特性であることを特徴とする請求項１記載の電源装置。
前記位相が最も遅れる周波数が、前記ＬＣフィルタの共振周波数からゲイン交差周波数までの周波数帯域内に設定されることを特徴とする請求項７記載の電源装置。
入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、
前記電力変換回路に接続され、前記入力電圧の変動を抑制する入力変動制御回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、を具備し、
前記制御回路はＰＩＤ制御機能を有し、前記ＬＣフィルタの共振周波数より高い周波数で積分制御要素を適用することを特徴とする電源装置。
前記制御回路が、さらに、ゲイン交差周波数より低い周波数で微分制御要素を適用することを特徴とする請求項９記載の電源装置。