JP2004343942A - 電源装置 - Google Patents
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Abstract
【課題】入力変動に対して安定的で且つ高速応答が可能な電源装置を提供する。
【解決手段】出力の電圧時間積を一定にするように入力直流電源からの入力電圧を変換する電力変換回路3と、電力変換回路3の出力を平滑して負荷に供給するLCフィルタ1と、LCフィルタ1の出力電圧に基づいて電力変換回路3を制御する制御回路2とを有し、上記制御回路2は、出力電圧に応じた第1の電圧を電力変換回路に負帰還するためのメジャーループと、出力電圧に応じた第2の電圧を電力変換回路に正帰還するためのマイナーループとを構成する。このように正帰還を行うためのマイナーループを設けることにより電力変換回路3とLCフィルタ1とを含む制御対象の周波数特性を変更して高速応答性を実現し、電力変換回路3をその出力の電圧時間積が一定となるように構成することにより入力変動に対して安定的に動作する電源装置10が実現される。
【選択図】 図1
【解決手段】出力の電圧時間積を一定にするように入力直流電源からの入力電圧を変換する電力変換回路3と、電力変換回路3の出力を平滑して負荷に供給するLCフィルタ1と、LCフィルタ1の出力電圧に基づいて電力変換回路3を制御する制御回路2とを有し、上記制御回路2は、出力電圧に応じた第1の電圧を電力変換回路に負帰還するためのメジャーループと、出力電圧に応じた第2の電圧を電力変換回路に正帰還するためのマイナーループとを構成する。このように正帰還を行うためのマイナーループを設けることにより電力変換回路3とLCフィルタ1とを含む制御対象の周波数特性を変更して高速応答性を実現し、電力変換回路3をその出力の電圧時間積が一定となるように構成することにより入力変動に対して安定的に動作する電源装置10が実現される。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、電源装置に関し、より詳しくは電源装置におけるフィードバック制御技術に関する。
【0002】
【従来の技術】
電源装置の応答性を向上させる技術として下記のような特許文献1乃至3が知られている。これらの技術は電源装置に制御理論を適用したものであり、高速応答を得る手段として有効な技術である。
【0003】
【特許文献1】
特許第3209249号
【0004】
【特許文献2】
米国特許第5844403号
【0005】
【特許文献3】
米国特許第5583752号
【0006】
【発明が解決しようとする課題】
しかし、上記特許文献に開示された技術では、虚数型のPID(比例要素:Proportional/積分要素:Integral/微分要素:Differential)制御を想定しているため、設計が難しく制御回路として実現した際に素子が多くなる等の課題があった。
【0007】
そこで、本発明は、実用性の高い構成で高速応答を実現するのに有効な電源装置を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明の第1の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路に接続され、入力電圧の変動を抑制する入力変動制御回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上記制御回路が、出力電圧に応じた第1の電圧を電力変換回路に負帰還するためのメジャーループと、出力電圧に応じた第2の電圧を電力変換回路に正帰還するためのマイナーループとを構成するものである。
【0009】
なお、上で述べたマイナーループが、LCフィルタと同次の伝達関数で構成されるようにしてもよい。
【0010】
本発明の第2の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路に接続され、入力電圧の変動を抑制する入力変動制御回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上記制御回路が、出力電圧に応じた第1の電圧を電力変換回路に負帰還する負帰還回路と、出力電圧に応じた第2の電圧を電力変換回路に正帰還する正帰還回路とを有するものである。
【0011】
本発明の第3の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路に接続され、入力電圧の変動を抑制する入力変動制御回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて電力変換回路を制御する制御回路と、出力電圧に基づき入力直流電圧の変換を制御するための信号を電力変換回路に出力し、出力電圧に基づき正帰還を行い且つ少なくとも電力変換回路及びLCフィルタを含む制御対象に対して擬似的な積分制御要素を構成するための制御回路とを有する。
【0012】
なお、上記制御回路が、少なくとも電力変換回路及びLCフィルタを含む制御対象の伝達関数の次数より低い次数の伝達関数を実現し、出力電圧と基準電圧との差に応じた信号を出力する回路を含むようにしてもよい。
【0013】
本発明の第4の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路に接続され、入力電圧の変動を抑制する入力変動制御回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路とを具備し、上記制御回路が、出力電圧に基づき正帰還を行い且つ電力変換回路及び前記LCフィルタを含む制御対象に対して擬似的な1次遅れ要素を構成するための回路を含むものである。
【0014】
本発明の第5の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路に接続され、入力電圧の変動を抑制する入力変動制御回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上記制御回路が、第1の伝達関数を実現し、当該第1の伝達関数を介して出力電圧を正帰還させるための第1回路と、第2の伝達関数を実現し、出力電圧と基準電圧との差に応じた信号を出力する第2回路とを含み、第1の伝達関数と第2の伝達関数の分母が同一又は実質的に同一であることを特徴とする。
【0015】
なお、上記第1回路により、電力変換回路及び前記LCフィルタを含む制御対象に対して擬似的な積分制御要素を構成するようにしてもよい。
【0016】
また、上で述べた第1の伝達関数が、
【数2】
(c0、d0及びd1は係数)
で表され、電力変換回路及びLCフィルタを含む制御対象の伝達関数と第1回路の第1の伝達関数とにより構成される閉ループの伝達関数の分母の定数項が0又は実質的に0になるように少なくともc0及びd0が設定されるようにしてもよい。
【0017】
なお、以下でも具体的に説明するが、本発明の第1乃至第5の態様に係る電源装置を実現する回路は多数存在し、いずれであってもよい。
【0018】
【発明の実施の形態】
[本発明の原理]
図1に高速応答が可能な電源装置のブロック線図の一例を示す。このブロック線図では、出力電圧Voが負帰還されて基準電圧Vrefとの差が計算され、その計算結果である(Vref−Vo)がメイン制御部の伝達関数201に入力される。伝達関数201は、図1に示すような2次の伝達関数である。また、出力電圧Voはマイナー制御部の伝達関数204に入力された後に正帰還され、これがマイナーループを構成することになる。伝達関数204は、図1にも示されているようにe0、すなわち比例定数のみである。この伝達関数204の出力は、伝達関数201の出力と加算される。この2つの値の加算結果は、電力変換部の伝達関数Kp(202)に入力され、伝達関数Kp(202)の出力はLCフィルタ部の伝達関数203に入力され、当該伝達関数203の出力が出力電圧Voとなる。なお、伝達関数203は、図1に示したような一般的なLCフィルタ部の2次の伝達関数である。
【0019】
ここで、LCフィルタ部のインダクタンスLが3μH、キャパシタンスCの容量Cが9.4μF、負荷抵抗Roの抵抗値Roが1.25Ω乃至25Ω、電力変換部の伝達関数KpのゲインKpは入力電圧Viが8Vの場合13.33倍であるとすると、伝達関数202と伝達関数203とから計算される制御対象の伝達関数は以下のようになる。
【数3】
【0020】
また、マイナー制御部の伝達関数204はe0=0.7とすると、点線2000で囲まれた部分の閉ループの伝達関数は、以下のようになる。
【数4】
【0021】
上で示した伝達関数202と伝達関数203とから計算される制御対象の伝達関数及び点線2000で囲まれた閉ループの伝達関数のボード線図を図2に示す。図2において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。ゲイン曲線Bは制御対象の伝達関数のゲイン曲線であり、ゲイン曲線Aは閉ループの伝達関数のゲイン曲線である。また、位相曲線Dは制御対象の伝達関数の位相曲線であり、位相曲線Cは閉ループの伝達関数の位相曲線である。このゲイン曲線B及び位相曲線Dと、ゲイン曲線A及び位相曲線Cとの差を見れば、LCフィルタ部の共振特性の緩和が図られていることが分かる。すなわち、ゲイン曲線におけるピークが緩和されており、位相曲線における位相遅れの傾斜が緩やかになっている。
【0022】
これに対して入力電圧Viが4Vに減少した場合には、電圧変換部の伝達関数KpのゲインKpは6.66倍に減少するため、点線部2000で囲まれた部分の閉ループの伝達関数は、以下のように変形される。
【数5】
【0023】
入力電圧Vi変動前と変動後の閉ループの伝達関数のボード線図を図3に示す。図3において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。ゲイン曲線Aは入力電圧Vi変動前の閉ループの伝達関数のゲイン曲線であり、ゲイン曲線Eは入力電圧Vi変動後の閉ループの伝達関数のゲイン曲線である。また、位相曲線Cは入力電圧Vi変動前の閉ループの伝達関数の位相曲線であり、位相曲線Fは入力電圧Vi変動後の閉ループの伝達関数の位相曲線である。このゲイン曲線A及び位相曲線Cと、ゲイン曲線E及び位相曲線Fとの差を見れば、マイナーループ部導入の効果がなくなり、LCフィルタ部の共振特性が元に戻ってしまっていることが分かる。このように、図1に示したブロック線図を実現する電源装置は、高速応答は可能であるが、入力電圧Viの変動の影響を受けやすいという問題を有している。
【0024】
また、図4に高速応答が可能な電源装置のブロック線図の他の例を示す。このブロック線図では、出力電圧Voが負帰還されて基準電圧Vrefとの差が計算され、その計算結果である(Vref−Vo)がメイン制御部の伝達関数401に入力される。伝達関数401は、図4に示すように比例定数K1である。また、出力電圧Voはマイナー制御部の伝達関数404に入力された後に正帰還され、これがマイナーループを構成することになる。伝達関数404は、図4にも示されているように1次の伝達関数である。この伝達関数404の出力は、伝達関数401の出力と加算される。この2つの値の加算結果は、電力変換部の伝達関数Kp(402)に入力され、伝達関数Kp(402)の出力はLCフィルタ部の伝達関数403に入力され、当該伝達関数403の出力が出力電圧Voとなる。なお、伝達関数403は、図4に示したような一般的なLCフィルタ部の2次の伝達関数である。
【0025】
ここでLCフィルタ部の伝達関数403及び電力変換部の伝達関数402は上で述べたものと同じであり、これらから計算される制御対象の伝達関数も上で述べたものと同じである。一方、マイナー制御部の伝達関数404は、以下のように設定される。
【数6】
そうすると、点線4000で囲まれた部分の閉ループの伝達関数は、以下のようになる。
【数7】
【0026】
上で示した伝達関数402と伝達関数403とから計算される制御対象の伝達関数及び点線4000で囲まれた閉ループの伝達関数のボード線図を図5に示す。図5において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。ゲイン曲線Bは制御対象の伝達関数のゲイン曲線であり、ゲイン曲線Gは閉ループの伝達関数のゲイン曲線である。また、位相曲線Dは制御対象の伝達関数の位相曲線であり、位相曲線Hは閉ループの伝達関数の位相曲線である。このゲイン曲線B及び位相曲線Dと、ゲイン曲線G及び位相曲線Hとの差を見れば、低周波域に擬似的な積分要素が生成されていることが分かる。すなわち、ゲイン曲線におけるピークが緩和され、低周波域の特性がフラットではなく傾斜が設けられるようになっている。また、位相曲線における位相遅れが緩やかになり、LCフィルタ部の共振周波数より高周波側に位相遅れが移動している。
【0027】
これに対して入力電圧Viが4Vに減少した場合には、電圧変換部の伝達関数KpのゲインKpは6.66倍に減少するため、点線部4000で囲まれた部分の閉ループの伝達関数は、以下のように変形される。
【数8】
入力電圧Viが変動する前には分母に定数項はなく、擬似積分要素が生成されていたが、入力電圧Viが変動した後には分母に定数項が生じており、擬似積分要素が無くなってしまっている。
【0028】
従って、ボード線図においても図6に示すように入力電圧Viの変動の影響が現れている。図6において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。ゲイン曲線Gは入力電圧Vi変動前の閉ループの伝達関数のゲイン曲線であり、ゲイン曲線Iは入力電圧Vi変動後の閉ループの伝達関数のゲイン曲線である。また、位相曲線Hは入力電圧Vi変動前の閉ループの伝達関数の位相曲線であり、位相曲線Jは入力電圧Vi変動後の閉ループの伝達関数の位相曲線である。このゲイン曲線Gとゲイン曲線Iとの差を見れば、マイナーループ部導入の効果がなくなり、低周波域の積分要素の効果が失われていることが分かる。また、位相曲線Hと位相曲線Jとの差を見れば、LCフィルタ部の共振特性がある程度元に戻ってしまっていることが分かる。すなわち、図4に示したブロック線図を実現する電源装置は、高速応答は可能であるが、入力電圧Viの変動の影響を受けやすいという問題を有している。
【0029】
以上述べたように電源装置の高速応答性を確保する点において、正帰還を導入することは非常に重要である。しかし、正帰還を導入したことにより入力変動の影響を受けやすくなるため、正帰還の導入にあたっては、入力変動に対する措置が特に重要となる。
【0030】
以下、入力変動を抑制する手段を有し且つ正帰還を導入した構成について説明する。
【0031】
[実施の形態1]
本発明の第1の実施の形態に係る電源装置10の回路構成を図7に示す。電源装置10は、降圧型の電源装置であって、LCフィルタ部1と、PID制御器である制御部2と、電力変換部3とから構成される。
【0032】
制御部2は、抵抗R1、R3、R4、R6及びR7と、キャパシタC2と、増幅器21と、基準電圧電源22とを含む。抵抗R1は、LCフィルタ部1の負荷Roの正極側の端子に接続されている。すなわち、出力電圧Voが入力される。また、抵抗R1の他端は、増幅器21(オペアンプ、差動増幅器とも呼ぶ)の負極側入力端子(反転入力端子とも呼ぶ)に接続されており、さらに抵抗R4及びキャパシタC2に接続されている。キャパシタC2と抵抗R3は直列に接続されており、キャパシタC2及び抵抗R3は抵抗R4と並列に接続されている。従って、その一端がキャパシタC2に接続している抵抗R4の他端は、抵抗R3に接続されている。また、抵抗R3及びR4は増幅器21の出力端子及び電力変換部3のコンパレータ31の負極側入力端子に接続されている。また、抵抗R6の一端はLCフィルタ部1の負荷Roの正極側の端子と抵抗R1に接続されており、抵抗R6の他端は抵抗R7及び増幅器21の正極側入力端子(非反転入力端子とも呼ぶ)に接続されている。抵抗R7の他端は基準電圧電源22の正極側端子に接続されており、基準電圧電源22の負極側端子は接地されている。なお、回路200は抵抗R6及びR7を含む。
【0033】
電力変換部3は、コンパレータ31と積分器32とSR(Set Reset)フリップフロップ(FF)37とクロック生成器38とドライブ回路33とを含むパルス制御部300と、ダイオード34と、MOSFET35と、入力電源36とから構成される。積分器32は、演算器32aと、キャパシタ32bと、スイッチ32cとを含む。コンパレータ31の負極側端子は、増幅器21の出力端子に接続されている。すなわち、制御部2の出力Veがコンパレータ31の負極側端子に入力される。コンパレータ31の正極側端子は、演算器32aの出力が接続されている。すなわち、コンパレータ31の正極側端子には増幅器32の出力Vcが入力される。コンパレータ31の出力端子は、SR−FF37のR端子に接続される。クロック生成器38はSR−FF37のS端子に接続される。SR−FF37のQ端子はドライブ回路33に接続されている。ドライブ回路33の出力は、MOSFET35のゲートに接続される。また、SR−FF37のQ反転(Qバー)端子はスイッチ32cのオンオフを制御するようになっている。
【0034】
MOSFET35のドレインは、入力電源36の正極側端子に接続されており、ソースはダイオード34のカソード及びチョークコイルLに接続されている。
入力電源36の負極側端子は、ダイオード34のアノードとキャパシタCと負荷Roの負極側端子とに接続される。なお、MOSFET35のソース、ダイオード34のカソード及びチョークコイルLは、演算器32aの入力端子、キャパシタ32b及びスイッチ32cに接続されている。演算器32aの出力端子は、キャパシタ32bの他端、スイッチ32cの他端及びコンパレータ31の正極側端子に接続されている。なお、ダイオード34のカソード−アノード間の電圧をVとする。
【0035】
LCフィルタ部1は、チョークコイルLと、キャパシタCと、負荷Roとが含まれる。その一端がMOSFET35のソース、ダイオード34のカソード及び積分器32に接続されているチョークコイルLの他端は、キャパシタC及び負荷Roの正極側端子に接続されている。上で述べたように、その一端がチョークコイルL及び負荷Roの正極側端子に接続されたキャパシタCの他端は、負荷Roの負極側端子とダイオード34のアノードと入力電源36の負極側端子と接続されている。
【0036】
図7に示した電源装置10の動作を簡単に説明すると、制御部2は負荷Roに現れる出力電圧Voと基準電圧Vrefに基づいて制御信号Veを生成する。この制御信号Veはコンパレータ31において積分器32から出力される信号Vcと比較される。SR−FF37は、クロック生成器38からのクロック信号の立ち上がりに応じてドライブ回路33にオン信号を出力する。一方、SR−FF37は、クロック生成器38からのクロック信号の立ち上がりに応じてスイッチ32cをオフする信号を出力する。スイッチ32cがオフになると、積分器32は積分を開始し、積分結果は信号Vcとしてコンパレータ31に出力される。積分のスピードは、以下でも詳細に述べるが入力電圧Viに応じて変化する。コンパレータ31は、電圧Vcが電圧Ve以上となるとリセット信号をSR−FF37に出力する。このリセット信号に応じてSR−FF37は、ドライブ回路33にオフ信号を出力する。また、SR−FF37は、スイッチ32cをオンする信号を出力する。スイッチ32cがオンになると、積分器32は積分をキャンセルする。このような処理がクロック生成器38からのクロック信号に応じて繰り返される。
【0037】
ドライブ回路33は、SR−FF37からのオン信号又はオフ信号に応じてMOSFET35をオン又はオフする。入力電源36の入力電圧Viは、MOSFET35のオン及びオフに従って変換され、ダイオード34とチョークコイルL及びキャパシタCとにより構成されるLCフィルタとにより平滑化されて負荷Roに出力電圧Voとして出力される。これにより出力電圧Voを基準電圧Vrefに一致するよう安定的な制御がなされる。
【0038】
図8に図7に示した電源装置10のブロック線図を示す。このブロック線図では、出力電圧Voが負帰還されて基準電圧Vrefとの差が計算され、その計算結果である(Vref−Vo)が制御部2の回路200に対応する伝達関数301に入力される。伝達関数301の出力は制御部2の回路200以外のメイン制御部に対応する伝達関数G(303)に入力される。伝達関数Gは、メイン制御部の回路構成によって異なり、図7に示したPI制御器の場合には、以下のような式で表される。
【数9】
【0039】
また、基準電圧Vrefは制御部2の回路200に対応する伝達関数302に入力された後にフィードフォワードされる。伝達関数302は、伝達関数301と同じである。さらに、出力電圧Voは制御部2の回路200に対応する伝達関数306に入力された後に正帰還され、これがマイナーループを構成することになる。伝達関数306は、図8にも示されているようにR7/(R6+R7)である。すなわち、比例定数のみである。この伝達関数306の出力は、伝達関数302と伝達関数G(303)の出力と加算される。この3つの値の加算結果は、電力変換部3に対応する伝達関数Kp(304)に入力され、伝達関数Kp(304)の出力はLCフィルタ部1に対応する伝達関数H(305)に入力され、当該伝達関数H(305)の出力が出力電圧Voとなる。なお、伝達関数Kp(304)及び伝達関数H(305)を合わせた伝達関数は、以下の式で表される。
【数10】
【0040】
なお、電源の仕様及び回路定数は図9に示したとおりである。すなわち、入力電圧Vi=6V、出力電圧Vo=2.5V、出力電流Io=1A(最大)、LCフィルタを構成するチョークコイルLのインダクタンスL=3μH、LCフィルタを構成するコンデンサCの容量C=9.4μF、負荷抵抗Ro=2.5Ω、基準電圧Vref=2.5V、電力変換回路のゲインKp=20dBとする。
【0041】
また、伝達関数302については、本実施の形態のようなスイッチング電源では基準電圧Vrefは固定で変化せず、応答性及び安定性に影響がないため、電源装置全体の設計ではあまり考慮しなくとも良い。また、伝達関数301が加わることにより、これがない時に比べて伝達関数G(303)への入力は(1−R7/(R6+R7))倍となるが、その分メイン制御部の回路定数を調整することにより、当該伝達関数301の影響を無くすことができる。
【0042】
このように本実施の形態では、帰還ループが2本設けられ、そのうちマイナーループ部は正帰還であって、且つ当該回路200に対応する伝達関数306が比例要素のみであるという点に大きな特徴がある。また、このようなマイナーループ部が設けられると、ブロック線図上伝達関数301の影響を除き、メイン制御部の伝達関数G(303)とマイナーループ部とは互いに影響が及ばなくなる。
伝達関数301は比例要素のみであってその影響は限定的であり、メイン制御部とマイナーループ部は実質的に独立に設計できるようになっている。すなわち、設計の自由度が高まっている。
【0043】
また、伝達関数Kp(304)及び伝達関数H(305)により求められる伝達関数は、メイン制御部に対応する伝達関数G(303)の制御対象であるが、伝達関数G(303)はLCフィルタ部1に対応する伝達関数H(305)の特性を変化させるものではない。一方、回路200に対応する伝達関数306は、以下に詳細に述べるようにLCフィルタ部1の周波数特性を改善するように作用する。なお、本電源装置10において厳密な意味で制御対象のモデル化を考えた場合、電力変換部3に含まれるMOSFET35のスイッチング遅れや他の遅れ要素も存在することになる。しかし、厳密なモデル表現は難しく、MOSFET35のスイッチング遅れなどがどの程度なのか不明確なため、本願ではLCフィルタ部1の遅れが他に比べて非常に大きいものとしてLCフィルタ部1と、また無視することのできない大きなゲインを有する電力変換部3とを制御対象としてモデル化した場合の例を示すものとする。なお、電力変換部3のゲインKpは図1に関連して述べたように、入力電圧Viによって変化することが分かっている。
【0044】
次にこのマイナーループ部の、LCフィルタ部1の周波数特性に対する作用について説明する。抵抗R6=10KΩ、抵抗R7=1.05KΩとすると、R7/(R6+R7)=0.095(=e0)となる。すなわち、出力電圧Voのe0倍の電圧が伝達関数Kp(304)及び伝達関数H(305)に対して正帰還される。この回路200の伝達関数306(e0)と伝達関数Kp(304)及び伝達関数H(305)の伝達関数((2)式)とから求められる閉ループの伝達関数は、以下の式で表される。
【数11】
具体的な数値を入れて記載すると以下のようになる。
【数12】
なお、(2)式に具体的な数値を入れた式を以下に示す。
【数13】
【0045】
(4)式と(5)式を比較すると分母の定数項の値が減少していることがわかる。この効果を(4)式及び(5)式をボード線図で表して確認する。図10において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。図2にも同様の図を示しているが、図10中、ゲイン曲線311は(4)式を表すゲイン・カーブであり、ゲイン曲線312は(5)式を表すゲイン・カーブである。一方、位相曲線313は(4)式を表す位相カーブであり、位相曲線314は(5)式を表す位相カーブである。明らかに、マイナーループ部を導入することにより、共振ピークが緩和されると共に約104Hzまでは20dB以上ゲインが上がっていることが分かる。また、位相は最終的に180°遅れることは変わりないが、−90°遅れる周波数を共振周波数とすると、約3×104Hzからマイナーループ部を導入することにより約7×103Hzに下がっていることが分かる。このように、マイナーループ部を導入する効果として、LCフィルタ部1の周波数特性が変化し、共振特性を緩和するという効果がある。
【0046】
ここでマイナーループ部を導入するとどうして制御対象たるLCフィルタ部1の周波数特性が変化するかということを簡単に説明しておく。一般的にLCフィルタのような2次系の特性は、伝達関数の分母のs2+2ζωs+ω2で表される。なお、ζは減衰係数、ωは共振周波数である。上でも述べたが(4)式は(5)式と比較すると、その分母の定数項の値が小さくなるため、ω2の値が小さくなる。すなわち、ωが小さくなる。次に、(4)式と(5)式を比較すると1次の係数(1/(CRo)=4.255×104)は変化していないため、ωが小さくなればζは逆に大きくなる。図11(a)及び図11(b)に一般的にζの値によって共振特性がどのように変化するかを示す図を示す。図11(a)はゲインと周波数(ω/ωs:ωsは共振周波数)の関係を表し、図11(b)は位相と周波数の関係を表す。ゲインは、ζが小さければ共振周波数におけるピークが大きくなり、大きくなればなるほど共振周波数におけるピークが緩和されるのが分かる。一方、位相はζが小さいほど急激に位相遅れが発生するが、ζが大きくなると位相遅れが緩やかになる。従って、本実施の形態のようにζが大きくなると共振ピークも緩和されるようになる。
【0047】
本実施の形態のようにマイナーループ部を導入することにより、簡単な構成でLCフィルタ部1の周波数特性を制御することができるようになる。なお、別の方法にて上で述べたように共振ピークを緩和する手法があれば、それを用いても良い。
【0048】
次に図8に示したブロック線図における一巡伝達関数及びその周波数特性を説明する。その前提として、図7で示した制御部2のマイナーループ部以外のメイン制御部の伝達関数は、図12のような回路定数を採用すると、(1)式に従って以下で示すようになる。なお、抵抗R1=1KΩ、抵抗R3=1.3KΩ、抵抗R4=2Ω、キャパシタC2=7.6μFである。
【数14】
(6)式をボード線図で表すと図13のようになる。図13では、上段がゲインの周波数特性を表し、下段が位相の周波数特性を表す。約10Hzから約3×104Hzまで約50dBゲインが減少し、約3×104Hz以上の周波数帯域ではフラットとなっている。また、位相は、約4×102Hzまでに85°程度位相遅れが生じ、それ以上の帯域では0°まで戻るような周波数特性を有する。
【0049】
(4)式と(6)式から図8に示したブロック線図における一巡伝達関数を計算し、ボード線図に表すと図14のようになる。図14では、上段がゲインの周波数特性を表し、下段が位相の周波数特性を表す。ゲインは、10Hz程度までフラットであるが、約6×103Hzまで第1の傾きにて減少し、さらに高周波帯域においては第1の傾きより大きな第2の傾きにて減少する。位相は、102Hzまで、102Hzから2×103Hzまで、2×103Hzから1.5×104Hzまで3段階で−185°程度まで遅れるが、3×105Hz以上の周波数帯域では−180°になる。
【0050】
ここで比較のため従来技術のPI制御器による一巡伝達関数のボード線図と図14に示したマイナーループ部を設けた場合の一巡伝達関数のボード線図とを重ねてみると図15のようになる。図15では、上段がゲインの周波数特性を表し、下段が位相の周波数特性を表す。上段において曲線81はマイナーループ部を設けた場合のゲインカーブであり、曲線82はマイナーループ部がない場合のゲインカーブである。このように、104Hz程度までマイナーループ部が設けられた場合の方がゲインが高くなっており、ゲイン交差周波数も1.2×103Hzから5×103Hzと高くなっていることが分かる。さらに共振周波数におけるピークもなくなっている。また、下段において曲線83はマイナーループ部がない場合の位相カーブであり、曲線84はマイナーループ部が設けられた場合の位相カーブである。図10でも説明したように、減衰係数ζが大きくなった効果によりマイナーループ部が設けられた場合の曲線84の方が、位相の急激な変化が少なくなっており、位相余裕も約50°確保され、安定性も確保できている。このように高ゲイン化による高速応答も実現できるようになる。
【0051】
なお、ゲイン交差周波数が上昇すると、閉ループの伝達関数において広帯域化につながる。
【0052】
次に、定常状態における電力変換部3の詳細な動作を図16を用いて説明する。なお、縦軸は電圧[V]をあらわし、横軸は時間[t]を表す。最初に、クロック生成器38が生成したクロック信号の立ち上がりに応じて(a)、SR−FF37のQ端子の出力Vdがオンになる。SR−FF37のQ端子の出力Vdがオンになるのと同時に、Q反転端子の出力がオフになるので、積分器32のスイッチ32cのスイッチがオフになり、積分器32においてLCフィルタ部1への入力電圧Vの積分動作が開始される(b)。積分器32の出力Vcと制御部2の出力Veはコンパレータ31により比較され、電圧Vcが電圧Ve未満である間はコンパレータ31の出力はオフ(ロー)のままであり、SR−FF37のR端子への入力もオフのままとなるので、Q端子の出力Vdはオンのままである(c)。電圧Vcが電圧Ve以上となると、コンパレータ31の出力がオン(ハイ)となるので、SR−FF37のR端子への入力はオンとなり、Q端子の出力Vdはオフとなる(d)。一方、Q反転端子の出力はオンとなるので、積分器32のスイッチ32cはオンとなり、積分器32の出力Vcの電圧は初期状態に戻る。なお、SR−FF37のQ端子の出力Vdは、再度クロック生成器38が生成したクロック信号の立ち上がりまで、オフのままとなる(e)。以下の動作を繰り返す。なお、積分器32の入力は、ドライブ回路33がMOSFET35にオン信号を出力中のMOSFET35のソースの電圧であり、基本的に入力電源36の入力電圧Viである。従って、なお、積分器32の積分の結果である出力Vcの電圧の上昇は、入力電圧Viが上昇すれば早くなり、下降すれば遅くなるようになっている。
【0053】
また、入力変動が発生した場合の動作を図17を用いて説明する。なお、縦軸は電圧[V]を表し、横軸は時間[t]を表す。図17の第1段目に示すように、入力電源36の入力電圧Viが徐々に上昇すると、積分器32の出力Vcの電圧上昇は早くなる。すなわち、積分器32の出力Vcの傾斜は、入力電圧Viが上昇するにつれて、f、g、hと急になる。そうすると、出力Vcの電圧が制御部2の出力Veに達するまでの時間は、SR−FF37のQ端子の出力Vdのパルス幅i、j、kで示されるように短くなる。結果として、LCフィルタ部1への入力Vは、最下段に示すように、SR−FF37のQ端子の出力Vdのパルス幅を有し、入力電圧Viと同じ電圧を有する信号となる。すなわち、低いViの場合にはパルス幅が長くなり、高いViの場合にはパルス幅は短くなる。より具体的には、Viとパルス幅の積が同一となるように制御される(VT積一定又はET積一定)。これにより、制御部2の出力Veが変わらなくても出力電圧Voは一定に制御されることになり、結果として入力変動に伴う制御部2のゲイン変動は抑制されることになる。
【0054】
なお、制御部2の出力Veと三角波発生器の出力VcとをPWM比較器で比較して、三角波発生器の出力Vcの電圧が制御部の出力Veの電圧以下となった場合にドライブ回路を介してMOSFETをオン又はオフするような従来の電力変換部では、図18に示すように、入力電圧Viが上昇すると制御部の出力Veの電圧が下がるため、PWM比較器の出力パルスのパルス幅は狭くなり、LCフィルタ部1への入力Vのパルス幅も狭くなる。なお、入力Vの高さ(電圧)は、入力電圧Viと同じである。しかし、入力変動が制御部2に影響を及ぼしてしまっているため、図3に示した問題が発生してしまう。
【0055】
このように本実施の形態に拠れば、図3に示したような入力変動による周波数特性の変動を回避できるようになり、入力変動に対する安定性の問題は解決される。
【0056】
[実施の形態2]
次にメイン制御器がPID制御器である場合の例を説明する。すなわち制御部2は、図19に示すような制御部2aとなる。すなわち、抵抗R1乃至R4並びにR6及びR7と、キャパシタC1及びC2と、増幅器21と、基準電圧電源22とを含む。抵抗R1及びキャパシタC1は、LCフィルタ部1の負荷Roの正極側の端子に接続されている。すなわち、出力電圧Voが入力される。キャパシタC1と抵抗R2は直列に接続されており、キャパシタC1及び抵抗R2は抵抗R1と並列に接続されている。従って、その一端がキャパシタC1に接続している抵抗R1の他端は、抵抗R2に接続されている。また、抵抗R1及びR2は、増幅器21の負極側入力端子に接続されており、さらに抵抗R4及びキャパシタC2に接続されている。キャパシタC2と抵抗R3は直列に接続されており、キャパシタC2及び抵抗R3は抵抗R4と並列に接続されている。従って、その一端がキャパシタC2と接続している抵抗R4の他端は、抵抗R3と接続されている。なお、抵抗R3及びR4は増幅器21の出力端子及び電力変換部3のコンパレータ31の負極側入力端子に接続されている。なお、抵抗R6の一端はLCフィルタ部1の負荷Roの正極側の端子に接続されており、抵抗R6の他端は抵抗R7及び増幅器21の正極側入力端子に接続されている。抵抗R7の他端は基準電圧電源22の正極側端子に接続されており、基準電圧電源22の負極側端子は接地されている。なお、回路200は抵抗R6及びR7を含む。
【0057】
図19に示した制御部2aの回路200以外のメイン制御部の伝達関数は、以下のとおりである。
【数15】
【0058】
但し、N0、N1、N2、D0及びD1は係数であって、抵抗R1乃至R4及びキャパシタC1及びC2との関係は以下のとおりである。
【数16】
【0059】
より具体的には図20のテーブルのような回路定数を使用する。すなわち、R1=1KΩ、R2=52KΩ、R3=1KΩ、R4=370KΩ、C1=3.8nF、C2=2.7nFである。抵抗R6及びR7については第1の実施の形態と同じである。尚、本回路定数は図8のブロック線図上において伝達関数301によりR6/(R6+R7)倍ゲインが下がることを考慮して、メイン制御部の伝達関数Gのゲインを(R6+R7)/R6倍して計算してある。この回路定数を基に(7)式に相当するメイン制御部の伝達関数を表すと、以下に示すようになる。
【数17】
【0060】
この(8)式をボード線図に表すと図21のようになる。図21では、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。図13とは異なり、ゲインは約60Hzから約5×104Hzまで減少するが、それ以上の高帯域では再度ゲインが増加するような特性を示している。また、位相も一旦約2KHzで約−80°まで遅れるが、その後進み始め約5×104Hz以降は位相進み状態となる。
【0061】
次に本実施の形態に係る一巡伝達関数のボード線図を図22に示す。図22では上段にゲインの周波数特性を、下段に位相の周波数特性を表す。ゲインはPI制御器を用いた図14の場合に比して全体として高くなっている。また、7×103Hzから5×104Hzまでは比較的ゲイン曲線の傾斜が大きい周波数帯域51が設けられている。またゲイン交差周波数は約2×105Hzとなっており、これもPI制御器と比べても高くなっている。位相においても、周波数帯域51に対応して位相遅れが−205°程度と大きくなり、再度−128°程度まで戻る部分が生じている。
【0062】
ここで比較のため従来技術のPID制御器による一巡伝達関数のボード線図と図22に示したマイナーループ部を設けた場合の一巡伝達関数のボード線図とを重ねてみると図23のようになる。図23では、上段がゲインの周波数特性を表し、下段が位相の周波数特性を表す。マイナーループ部を設けない場合のゲイン曲線54とマイナーループ部を設けた場合のゲイン曲線53とを比較すると、2.5×104Hzまでマイナーループ部が設けられた方の曲線53の方がゲインが高くなっており、共振周波数におけるピークも緩和されている。但し、ゲイン交差周波数は曲線53及び54で同じになっている。また、周波数帯域51ではゲイン曲線53の傾きはゲイン曲線54より大きくなっている。位相についても、マイナーループ部を設けた場合の位相曲線56とマイナーループを設けない場合の位相曲線55を比較すると、1×104Hzから3×105Hzまでの帯域において、位相が逆の動きをしているが、安定性を判断する上で重要なゲイン交差周波数における位相余裕は、位相曲線56の方でも約50°確保されており安定性は維持されている。
【0063】
このようにメイン制御部がPI制御器であってもPID制御器であっても同様に、マイナーループ部によりLCフィルタ部1及び電力変換部3で構成される制御対象の周波数特性を変化させ、さらに高ゲイン化又はゲインの高傾斜化による高速応答を可能にすることができる。
【0064】
なお、電力変換部3の動作は第1の実施の形態において説明したとおりであり、このような電力変換部3を導入することにより入力電圧の変動があっても、制御部2aとは別に当該入力電圧の変動を抑制するように動作するため、安定性が確保されるようになる。
【0065】
[実施の形態3]
第3の実施の形態では、第2の実施の形態とは異なるPID制御器を制御部に採用する例を示す。
【0066】
すなわち、図19に示した制御部2aにおける抵抗R4を取りはずした回路である。より具体的には図24に示すように、制御部2bは、抵抗R1、R2、R3、R6及びR7と、キャパシタC1及びC2と、増幅器21と、基準電圧電源22とを含む。抵抗R1及びキャパシタC1は、LCフィルタ部1の負荷Roの正極側の端子に接続されている。キャパシタC1と抵抗R2は直列に接続されており、キャパシタC1及び抵抗R2は抵抗R1と並列に接続されている。従って、その一端がキャパシタC1に接続している抵抗R1の他端は、抵抗R2に接続されている。抵抗R1及びR2は、増幅器21の負極側入力端子に接続されており、さらにキャパシタC2に接続されている。キャパシタC2と抵抗R3は直列に接続されている。また、抵抗R3は増幅器21の出力端子及び電力変換部3のコンパレータ31の負極側入力端子に接続されている。なお、抵抗R6の一端はLCフィルタ部1の負荷Roの正極側の端子に接続されており、抵抗R6の他端は抵抗R7及び増幅器21の正極側入力端子に接続されている。抵抗R7の他端は基準電圧電源22の正極側端子に接続されており、基準電圧電源22の負極側端子は接地されている。なお、回路200は、抵抗R6及びR7を含む。
【0067】
このような制御部2bの回路200以外のメイン制御部の伝達関数は、基本的には(7)式のとおりであって、N0、N1、N2、D0及びD1は、抵抗R1乃至R3並びにキャパシタC1及びC2で以下のとおり表される。
【数18】
このようなメイン制御部の伝達関数であっても第2の実施の形態における効果を奏することができる。なお、マイナーループ部がメイン制御部とは実質的に独立に設計できる点についても同様である。
【0068】
[実施の形態4]
理解を容易にするため、まず本発明の第4の実施の形態に係る電源回路のブロック線図を図25に示す。
【0069】
このブロック線図では、出力電圧Voは負帰還されて基準電圧Vrefとの差が計算され、その計算結果である(Vref−Vo)がメイン制御器に対応する伝達関数501に入力される。伝達関数501は、図25にも示されているようにK1という比例定数のみである。また、出力電圧Voはマイナー制御器に対応する伝達関数504に入力された後に正帰還され、伝達関数501の出力と加算される。
伝達関数504は、図25に示した式で表される。メイン制御器に対応する伝達関数501の出力の値とマイナー制御器に対応する伝達関数504の出力の値の加算結果は、電力変換部に対応する伝達関数Kp(502)に入力され、伝達関数Kp(502)の出力はLCフィルタ部に対応する伝達関数H(503)に入力され、当該伝達関数H(503)の出力が出力電圧Voとなる。なお、伝達関数Kp(502)及び伝達関数H(503)から求められる伝達関数は、(2)式で表される。図9で示した電源の仕様及び回路定数は本実施の形態でもそのまま使用するものとする。
【0070】
このようなブロック線図において、伝達関数Kp(502)、伝達関数H(503)及び伝達関数504からなるマイナーループ部5000における閉ループの伝達関数を考える。ここで伝達関数504をG2とすると、KpH/(1−KpHG2)であるから、(2)式及び伝達関数504の式を用いて以下のように計算される。
【数19】
【0071】
ここで(9)式の分母の定数項に注目し、a0及びb0を以下の条件を満たすように設定する。すなわち、定数項を0にするような条件である。
【数20】
そうすると(9)式は以下のように変形される。
【数21】
【0072】
(11)式を見れば分母にsが生じているので、積分器が構成されたことが分かる。このように、伝達関数504を介して出力電圧Voを正帰還することにより、LCフィルタ部及び電力変換部を含む制御対象の周波数特性を変更することができるようになる。
【0073】
例えばa0=1.516×106、b0=1.516×105、b1=−2.018と設定すると、伝達関数504は以下のようになる。
【数22】
【0074】
(12)式のボード線図を図26に示す。図26において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約3×103Hzまではほぼフラットであるが、約3×103Hzから約1×106Hzまでの帯域では上昇している。また、約1×106Hz以上の帯域では再度フラットとなっている。一方位相は、約200Hzから徐々に−180°に向けて遅れてゆく特性となっている。
【0075】
そして(5)式及び(12)式から計算される、マイナーループ部5000における閉ループの伝達関数は以下のようになる。
【数23】
この(13)式をボード線図に表すと図27のようになる。図27において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約1×105Hzまで第1の傾きで減少し、それ以上の周波数帯域では第1の傾きより大きい第2の傾きで減少している。位相は、約3×103Hzまでは−90°でフラットであるが、それ以上の周波数帯域では約1×106Hzで−180°となるまで遅れが生じている。
【0076】
ここでマイナーループ部5000が設けられていない場合におけるLCフィルタ部及び電力変換部を含む制御対象の周波数特性と、図27に示したマイナーループ部5000導入後におけるLCフィルタ部と電力変換部とマイナー制御器とによる閉ループの伝達関数の周波数特性とを図28を用いて比較してみる。図28の上段はゲインの周波数特性を表しており、下段は位相の周波数特性を示している。ゲイン曲線41はマイナーループ部5000が設けられていない場合のゲイン曲線であり、ゲイン曲線42はマイナーループ部5000導入後のゲイン曲線である。ゲインについては、約1×105Hz以上の帯域は同じであるが、それより低周波域では周波数特性が変化している。すなわち、共振周波数付近のピークがなくなり、フラットであった低周波域に積分要素の特性が現れている。これによりメイン制御器側には積分器を設ける必要がなくなる。よって図25のブロック線図で示したようにメイン制御器に対応する伝達関数501は比例定数K1のみで良くなる。
【0077】
また、位相曲線43はマイナーループ部5000が設けられていない場合の位相曲線であり、位相曲線44はマイナーループ部5000導入後の位相曲線である。位相については、高周波域において位相が−180°遅れるのは同じであるが、位相遅れが緩やかになり、且つ約3×104Hzから約6×105Hzまで位相遅れが小さくなっている。すなわち、高周波域での位相余裕が増加しているため、安定性の向上を図ることができるようになる。このように、擬似的な積分器をマイナーループ部5000により形成することにより安定性を向上させ、システムの次数を下げるなど構成を簡易にすることができる。
【0078】
次に、メイン制御器を含む、図25に示したブロック線図の一巡伝達関数を考える。マイナーループ部5000を導入して擬似的な積分要素を形成し、安定性の向上が図られているので、メイン制御器としては安定性を維持しつつ、設計条件に合わせたゲイン調整をするだけである。すなわち、メイン制御器としてはゲイン調整だけでよいから0次(比例要素)となる。この結果、マイナー制御器及びメイン制御器を合わせても1次のシステムとなる。図25に示したようにメイン制御器の伝達関数501は比例定数K1であって、ここではゲイン交差周波数を100KHz以下とするためにK1=0.46(=−6.7dB)とする。伝達関数501をボード線図で表すと図29のようになる。上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは−6.7dBでフラットであり、位相も0°でフラットである。
【0079】
図25に示したブロック線図の一巡伝達関数は(11)式とK1(=0.46)の積であって、図27に示したゲイン曲線を6.7dBだけ下に移動させた形となる。位相については図29に示したように0°でフラットであるから図27に示した位相曲線と変わらない。念のため図30に一巡伝達関数のボード線図を示しておく。ゲイン交差周波数は上で設定したとおり100K(=105)Hz以下であり、その際の位相遅れは112°であって、位相余裕は68°となり、安定なシステムであることが分かる。
【0080】
図25に示したようなブロック線図を実現する電源装置の概要は図7に示すものと同じであって、制御部のみが異なる。本実施の形態に係る制御部2cを図31に示す。制御部2cは、オペアンプ21乃至25と、基準電圧電源26と、抵抗R1乃至R6、Ra、Rb、Rk,Rl,Rm,Rn,Rp,Rq,Rr並びにRsと、キャパシタC1とを含む。キャパシタC1と抵抗R2は、LCフィルタ部1の負荷Roの正極側の端子に接続されている。すなわち、出力電圧Voが入力される。キャパシタC1の他端は抵抗R3とに接続されている。抵抗R3の他端は、抵抗R4とオペアンプ21の負極側入力端子に接続されている。抵抗R2の他端は、オペアンプ21の正極側入力端子及び抵抗R1に接続されている。抵抗R1はオペアンプ21の正極側入力端子に接続されており、抵抗R1の他端は接地されている。抵抗R4の他端は、オペアンプ21の出力端子及び抵抗Rpに接続されている。
【0081】
また抵抗R5も、LCフィルタ部1の負荷Roの正極側の端子に接続されている。すなわち、出力電圧Voが入力される。抵抗R5の他端は、オペアンプ22の負極側入力端子と抵抗R6に接続されている。抵抗R6の他端は、オペアンプ22の出力端子と抵抗Rlとに接続されている。オペアンプ22の正極側入力端子は、基準電圧電源26の正極側端子と抵抗Raに接続されている。基準電圧電源26の負極側端子は接地されている。抵抗Raの他端は抵抗Rbとオペアンプ24の正極側入力端子に接続されている。抵抗Rbはオペアンプ24の正極側入力端子と抵抗Raに接続されており、その他端は接地されている。オペアンプ24の負極側入力端子はオペアンプ24の出力端子と抵抗Rmとに接続されている。
この抵抗Rmの他端はオペアンプ25の負極側入力端子と抵抗Rnとに接続されている。抵抗Rnは、オペアンプ25の負極側入力端子と抵抗Rmとに接続されており、その他端はオペアンプ25の出力端子と抵抗Rqに接続されている。
【0082】
オペアンプ22の出力端子に接続されている抵抗Rlの他端は抵抗Rkとオペアンプ25の正極側入力端子に接続されている。抵抗Rkは、オペアンプ25の正極側入力端子と抵抗Rlに接続されており、その他端は接地されている。
【0083】
オペアンプ21の出力端子に接続されている抵抗Rpの他端はオペアンプ23の正極側入力端子と抵抗Rqに接続されている。オペアンプ25の出力端子に接続されている抵抗Rqの他端は、抵抗Rpとオペアンプ23の正極側入力端子に接続されている。オペアンプ23の出力端子は抵抗Rrに接続されており、抵抗Rrの他端はオペアンプ23の負極側入力端子及び抵抗Rsに接続されている。抵抗Rsは、抵抗Rr及びオペアンプ23の負極側入力端子に接続されており、その他端は接地されている。このオペアンプ23の出力が、電力変換部3に対する制御信号Veとなる。
【0084】
図31中、オペアンプ21とキャパシタC1と抵抗R1乃至R4とを含む回路803は、マイナー制御器を実現しており、図25のブロック線図における伝達関数504は以下のように表される。
【数24】
【0085】
図31中、オペアンプ22と抵抗R5及びR6とを含む回路801と、オペアンプ24及び25と抵抗Ra,Rb,Rk,Rl,Rm及びRnとを含む回路802とにより図25のブロック線図における(Vref−Vo)の演算器及び伝達関数501が実現される。なお回路801において以下のような演算がなされる。
【数25】
すなわち、K1=R6/R5(=0.46)となっているが、Vrefが余分に加算されているため回路802にてその分を減算する。この回路802にて減算されるのは以下に表される数である。
【数26】
原理的にはVrefが減算されれば十分であるが、実際には電力変換部3での三角波オフセット(ここで三角波はVp2=2VとVp1=1.4Vとの間で増減するため、Vref−Vp1=1.1V)を考慮して減算量を調整している。抵抗Ra及びRbにて抵抗分割しているのはその調整のためである。Vref=2.5Vであるから、以下のようにRa及びRbが決定される。
【数27】
【0086】
以上の説明をまとめると、図32に示すような回路定数にする必要がある。すなわち、R1=10KΩ,R2=90KΩ,R3=10KΩ,R4=23.5KΩ,R5=10KΩ,R6=4.6KΩ,Rk,Rl,Rm,Rn,Rp,Rq,Rr及びRs=10KΩ,Ra=28KΩ,Rb=22KΩ,C1=66pFである。
【0087】
なお回路804は、図25の伝達関数501の出力と伝達関数504の出力とを加算する演算器に相当する。
【0088】
また、電力変換部3の動作は第1の実施の形態において説明したとおりであり、このような電力変換部3を導入することにより入力電圧の変動があっても、制御部2cとは別に当該入力電圧の変動を抑制するように動作するため、安定性が確保されるようになる。
【0089】
[実施の形態5]
理解を容易にするため、まず本発明の第5の実施の形態に係る電源回路のブロック線図を図33に示す。
【0090】
このブロック線図では、出力電圧Voは負帰還されて基準電圧Vrefとの差が計算され、その計算結果である(Vref−Vo)がメイン制御器に対応する伝達関数601に入力される。伝達関数601は、図33にも示されているように1次の伝達関数である。また、出力電圧Voはマイナー制御器に対応する伝達関数604に入力された後に正帰還され、伝達関数601の出力と加算される。伝達関数604は、図33に示したように比例定数K2で表される。メイン制御器に対応する伝達関数601の出力の値とマイナー制御器に対応する伝達関数604の出力の値の加算結果は、電力変換部に対応する伝達関数Kp(602)に入力され、伝達関数Kp(602)の出力はLCフィルタ部に対応する伝達関数Ha(603)に入力され、当該伝達関数Ha(603)の出力が出力電圧Voとなる。
【0091】
本実施の形態では、チョークコイルLにその内部抵抗RLとキャパシタCに等価直列抵抗Rcを加えたモデルを考える。従って、伝達関数Kp(602)及び伝達関数Ha(603)から求められる伝達関数は、以下のように表される。
【数28】
図9で示した電源の仕様及び回路定数は本実施の形態でもそのまま使用するものとする。また、RL=100mΩ、Rc=4mΩとする。そうすると、(16)式は以下のように表される。
【数29】
(17)式をボード線図に示すと図34に示すようになる。図34において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。図2で示した制御対象のボード線図と比較すると、内部抵抗RL及び等価直列抵抗Rcにより共振ピークが下がっている。また、高周波域で位相遅れが減少している。
【0092】
なお、伝達関数604はK2であり、K2=0.108とすると図35のようなボード線図となる。図35において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表し、ゲインも位相もフラットであることが分かる。
【0093】
このようなブロック線図において、伝達関数Kp(602)、伝達関数Ha(603)及び伝達関数604からなるマイナーループ部6000における閉ループの伝達関数を考える。この閉ループの伝達関数は、KpHa/(1−KpHaK2)であるから、(16)式から以下のように計算される。
【数30】
ここで(18)式の分母の定数項に注目し、K2を以下の条件を満たすように設定する。すなわち、定数項を0にするような条件である。
【数31】
そうすると(18)式は以下のように変形される。
【数32】
【0094】
(20)式を見れば分母にsが生じているので、積分器が構成されることとなる。このように、比例定数である伝達関数604を介して出力電圧Voを正帰還することにより、LCフィルタ部及び電力変換部を含む制御対象の周波数特性を変更することができるようになる。マイナーループ部6000における閉ループの伝達関数は、より具体的には(17)式及びK2=0.108より計算され、以下のようになる。
【数33】
【0095】
(21)式をボード線図に示すと図36のようになる。図36では、上段にゲインの周波数特性が示され、下段に位相の周波数特性が示されている。ゲインは、ほぼ単調に減少しており、位相は約100Hzにおける−90°から約3×105Hzで−170°程度まで遅れ、そして107Hzで−110°程度まで位相遅れが減少する。
【0096】
ここで図34に示した、マイナーループ部6000が設けられていない場合におけるLCフィルタ部及び電力変換部を含む制御対象の周波数特性と、図36に示した、マイナーループ部6000導入後におけるLCフィルタ部と電力変換部とマイナー制御器とによる閉ループの伝達関数の周波数特性とを図37を用いて比較してみる。図37の上段はゲインの周波数特性を表しており、下段は位相の周波数特性を示している。ゲイン曲線52はマイナーループ部6000が設けられていない場合のゲイン曲線であり、ゲイン曲線51はマイナーループ部6000導入後のゲイン曲線である。ゲインについては、約105Hz以降は同じであるが、それより低周波域では周波数特性が変化している。すなわち、共振周波数付近のピークがなくなり、フラットであった低周波域に積分要素の特性が現れている。これによりメイン制御器側には積分器を設ける必要がなくなる。
【0097】
また、位相曲線54はマイナーループ部6000が設けられていない場合の位相曲線であり、位相曲線53はマイナーループ部6000導入後の位相曲線である。位相については、約105Hz以上の高周波域において−170°程度の位相遅れから次第に位相遅れが減少するのは同じであるが、低周波域においてはマイナーループ部6000導入後の位相遅れが大きくなっている。これはマイナー制御器が0次の伝達関数で表されるため第4の実施の形態のように位相進み補償の効果はないからである。従って、メイン制御器により位相進み補償を行う必要がある。なお、高周波域において位相遅れが減少するのは、等価直列抵抗Rcのためであって、これらによって位相進み補償がないわけではない。このように、擬似的な積分器をマイナーループ部6000により形成することにより、システムの次数を下げるなど構成を簡易にすることができる。
【0098】
次に、メイン制御器を含む、図33に示したブロック線図の一巡伝達関数を考える。マイナーループ部6000を導入して擬似的な積分要素を形成しているので、メイン制御器としては安定性を確保するための制御を行う。すなわち、メイン制御器としては位相進み補償を行って位相余裕を確保する。この結果、マイナー制御器及びメイン制御器を合わせても1次のシステムとなる。
【0099】
メイン制御器の伝達関数601の各係数をN1=2.82,N0=9.26×105及びD0=1.54×106とすると、以下のように表される。
【数34】
【0100】
(22)式をボード線図で表すと図38のようになる。図38において上段はゲインの周波数特性を、下段は位相の周波数特性を表す。ゲインは約2×104Hzまでフラットであるが、それ以上の周波数帯域では上昇している。位相は、約5×102Hzから約105Hzまで位相進みが大きくなり、約105Hz以上の周波数帯域は位相進みが少なくなっている。
【0101】
次にマイナーループ部6000の伝達関数((21)式)とメイン制御部に対応する伝達関数601((22)式)とから計算される一巡伝達関数を図39に示す。図39において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。上で述べたようにゲイン交差周波数は100KHzに設定されており、ゲインはほぼ単調に減少している。一方位相は、約103Hzまで−90°でフラットであり、約103Hzから約106Hzでは位相遅れが徐々に大きくなるが、約106Hz以上の周波数帯域では位相遅れが減少する。なお、位相余裕は約51°であり、安定なシステムであると言える。
【0102】
図33に示したようなブロック線図を実現する電源装置の回路図を図40及び図41に示す。図40に示すように、電源装置10bは、降圧型の電源装置であって、LCフィルタ部1aと、制御部2dと、電力変換部3とから構成される。
制御部2dは、メイン制御器及びマイナー制御器の両方を含み、これらについては図41で詳細に述べる。
【0103】
電力変換部3は、第1の実施の形態における構成と異なる点はないので、ここでは説明を省略する。LCフィルタ部1aは、チョークコイルLと、キャパシタCと、負荷Roとが含まれる。なお、本実施の形態では、上で述べたようにチョークコイルLの内部抵抗RL及びキャパシタCの等価直列抵抗Rcも含まれる。その一端がMOSFET35のソース及びダイオード34のカソード並びに演算器32aの入力端子に接続されているチョークコイルL及び内部抵抗RLの他端は、キャパシタC及び等価直列抵抗Rc並びに負荷Roの正極側端子に接続されている。上で述べたように、その一端がチョークコイルL及び内部抵抗RL及び負荷Roの正極側端子に接続されたキャパシタC及び等価直列抵抗Rcの他端は、負荷Roの負極側端子とダイオード34のアノードと入力電源36の負極側端子と接続されている。
【0104】
図41に制御部2dの詳細な回路図を示す。制御部2dは、オペアンプ41乃至45と、基準電圧電源46と、抵抗R41乃至R45、R4a、R4b、R4k,R4l,R4m,R4n,R4p,R4q,R4r並びにR4sと、キャパシタC41とを含む。抵抗R44は、LCフィルタ部1aの負荷Roの正極側の端子に接続されている。すなわち、出力電圧Voが入力される。抵抗R44の他端は抵抗R45とオペアンプ41の正極側入力端子と接続されている。抵抗R45は、抵抗R44とオペアンプ41の正極側入力端子に接続されており、その他端は接地されている。オペアンプ41の負極側入力端子は当該オペアンプ41の出力端子に接続されている。オペアンプ41の出力端子はまた抵抗R4pに接続されている。
【0105】
また抵抗R41及びR42も、LCフィルタ部1aの負荷Roの正極側の端子に接続されている。すなわち、出力電圧Voが入力される。抵抗R42はキャパシタC41と直列に接続されており、抵抗R42及びキャパシタC41は抵抗R41と並列に接続されている。すなわち、抵抗R41の他端は、抵抗R43及びキャパシタC41とオペアンプ42の負極側入力端子に接続されている。また、その一端が抵抗R42に接続されているキャパシタC41の他端もオペアンプ42の負極側入力端子に接続されている。抵抗R43は、抵抗R41及びキャパシタC41とオペアンプ42の負極側入力端子とに接続されており、その他端はオペアンプ42の出力端子と抵抗R4lとに接続されている。オペアンプ42の正極側入力端子は基準電圧電源46の正極側端子と抵抗R4aとに接続されている。基準電圧電源46の負極側端子は接地されている。
【0106】
抵抗R4aの他端は抵抗R4bとオペアンプ44の正極側入力端子に接続されている。抵抗R4bは、抵抗R4aとオペアンプ44の正極側入力端子に接続されており、その他端は接地されている。オペアンプ44の負極側入力端子はオペアンプ44の出力端子と抵抗R4mとに接続されている。この抵抗R4mの他端はオペアンプ45の負極側入力端子と抵抗R4nとに接続されている。抵抗R4nは、オペアンプ45の負極側入力端子と抵抗R4mとに接続されており、他端はオペアンプ45の出力端子と抵抗R4qに接続されている。
【0107】
オペアンプ42の出力端子に接続されている抵抗R4lの他端は抵抗R4kとオペアンプ45の正極側入力端子に接続されている。抵抗R4kは、オペアンプ45の正極側入力端子と抵抗R4lに接続されており、その他端は接地されている。
【0108】
オペアンプ41の出力端子に接続されている抵抗R4pの他端はオペアンプ43の正極側入力端子と抵抗R4qに接続されている。オペアンプ45の出力端子に接続されている抵抗R4qの他端は、抵抗R4pとオペアンプ43の正極側入力端子に接続されている。オペアンプ43の出力端子は抵抗R4rに接続されており、抵抗R4rの他端はオペアンプ43の負極側入力端子及び抵抗R4sに接続されている。
抵抗R4sは、抵抗R4r及びオペアンプ43の負極側入力端子に接続されており、その他端は接地されている。このオペアンプ43の出力が、電力変換部3に対する制御信号Veとなる。
【0109】
図41中、オペアンプ41と抵抗R44及びR45を含む回路1813は、マイナー制御器に対応する図33のブロック線図における伝達関数604の比例定数K2を実現している。すなわち、K2=R45/(R45+R44)である。
【0110】
図41中、オペアンプ42と抵抗R41乃至R43とキャパシタC41とを含む回路1811と、オペアンプ44及び45と抵抗R4a,R4b,R4k,R4l,R4m及びR4nとを含む回路1812とにより図33のブロック線図における(Vref−Vo)の演算器及び伝達関数601が実現される。なお回路1811において以下のような演算がなされる。
【数35】
【0111】
図33のブロック図に従えば伝達関数601と(Vref−Vo)との積が計算されるが、ここではVrefが余分に加算されている。従って、N0,N1,D0は以下のようになる。
【数36】
【0112】
余分に加算されているVrefを回路1812で減算する。この回路1812にて減算されるのは以下に表される数である。
【数37】
原理的にはVrefが減算されれば十分であるが、実際には電力変換部3での三角波オフセット(ここでは三角波はVp2=2VとVp1=1.4Vとの間で増減するため、Vref−Vp1=1.1V)を考慮して減算量を調整している。抵抗R4a及びR4bにて抵抗分割しているのはその調整のためである。Vref=2.5Vであるから、以下のようにR4a及びR4bが決定される。
【数38】
【0113】
以上の説明をまとめると、図42に示すような回路定数にする必要がある。すなわち、R41=10KΩ,R42=2.7KΩ,R43=6KΩ,R44=10KΩ,R45=1.21KΩ,R4k,R4l,R4m,R4n,R4p,R4q,R4r及びR4s=10KΩ,R4a=28KΩ,R4b=22KΩ,C41=240pFである。
【0114】
なお回路1814は、図33の伝達関数601の出力と伝達関数604の出力を加算する演算器に相当する。
【0115】
また、電力変換部3の動作は第1の実施の形態において説明したとおりであり、このような電力変換部3を導入することにより入力電圧の変動があっても、制御部2dとは別に当該入力電圧の変動を抑制するように動作するため、安定性が確保されるようになる。
【0116】
[実施の形態6]
理解を容易にするため、まず本発明の第6の実施の形態に係る電源回路のブロック線図を図43に示す。
【0117】
このブロック線図では、出力電圧Voは負帰還されて基準電圧Vrefとの差が計算され、その計算結果である(Vref−Vo)がメイン制御器に対応する伝達関数701に入力される。伝達関数701は、図43にも示されているように以下に示す式で表される。
【数39】
【0118】
また、出力電圧Voはマイナー制御器に対応する伝達関数704に入力された後に正帰還され、伝達関数701の出力と加算される。伝達関数704は、図43に示したように以下の式で表される。
【数40】
メイン制御器に対応する伝達関数701の出力の値とマイナー制御器に対応する伝達関数704の出力の値の加算結果は、電力変換部に対応する伝達関数Kp(702)に入力され、伝達関数Kp(702)の出力はLCフィルタ部に対応する伝達関数H(703)に入力され、当該伝達関数H(703)の出力が出力電圧Voとなる。なお、伝達関数Kp(702)及び伝達関数H(703)から求められる伝達関数は、(3)式で表される。また、図9で示した電源の仕様及び回路定数は本実施の形態でもそのまま使用するものとする。
【0119】
このようなブロック線図において、伝達関数Kp(702)、伝達関数H(703)及び伝達関数704からなるマイナーループ部7000における閉ループの伝達関数を考える。ここで伝達関数704をG3とすると、KpH/(1−KpHG3)であるから、(3)式及び(24)式を用いて以下のように計算される。
【数41】
ここで(24)式の分母の定数項に注目し、c0及びd0を以下の条件を満たすように設定する。すなわち、定数項を0にするような条件である。
【数42】
そうすると(25)式は以下のように変形される。
【数43】
【0120】
(26)式を見れば分母にsが生じているので、積分器が構成されたことが分かる。このように、(24)式のような伝達関数704を介して出力電圧Voを正帰還することにより、LCフィルタ部及び電力変換部を含む制御対象の周波数特性を変更することができるようになる。
【0121】
例えばc0=1.515×106、d0=1.515×105、d1=−2.510と設定すると、(24)式は以下のようになる。
【数44】
【0122】
(27)式のボード線図を図44に示す。図44において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約3×103Hzまではほぼフラットであるが、約3×103Hzから約6×105Hzまでの帯域では上昇している。また、約6×105Hz以上の帯域では再度フラットとなっている。一方位相は、約200Hzから徐々に−180°に向けて遅れてゆく特性となっている。
【0123】
そして(5)式及び(27)式から計算される、マイナーループ部7000における閉ループの伝達関数は以下のようになる。
【数45】
【0124】
この(28)式をボード線図に表すと図45のようになる。図45において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約1×105Hzまで第1の傾きで減少し、それ以上の周波数帯域では第1の傾きより大きい第2の傾きで減少している。位相は、約1×103Hzまでは−90°でフラットであるが、それ以上の周波数帯域において約1×106Hzで−180°となるまで遅れが生じている。
【0125】
ここでマイナーループ部7000が設けられていない場合におけるLCフィルタ部及び電力変換部を含む制御対象の周波数特性と、図45に示したマイナーループ部7000導入後におけるLCフィルタ部と電力変換部とマイナー制御器とによる閉ループの伝達関数の周波数特性とを図46を用いて比較してみる。図46の上段はゲインの周波数特性を表しており、下段は位相の周波数特性を示している。ゲイン曲線61はマイナーループ部7000が設けられていない場合のゲイン曲線であり、ゲイン曲線62はマイナーループ部7000導入後のゲイン曲線である。ゲインについては、約1×105Hz以上は同じであるが、それより低周波域では周波数特性が変化している。すなわち、共振周波数付近のピークがなくなり、フラットであった低周波域に積分要素の特性が現れている。これによりメイン制御器側には積分器を設ける必要がなくなる。なお、本実施の形態においては、メイン制御器において(23)式に示したように一次遅れ要素を設けているが、以下でも詳細に説明するように、(23)式の分母と(24)式の分母を同一とすることにより、メイン制御器側の一次遅れ要素をキャンセルしている。
【0126】
また、位相曲線63はマイナーループ部7000が設けられていない場合の位相曲線であり、位相曲線64はマイナーループ部7000導入後の位相曲線である。位相については、高周波域において位相が−180°遅れるのは同じであるが、位相遅れが緩やかになり、且つ約3×104Hzから約6×105Hzまで位相遅れが小さくなっている。すなわち、高周波域での位相余裕が増加しているため、安定性の向上を図ることができるようになる。このように、擬似的な積分器をマイナーループ部7000により形成することにより安定性を向上させ、システムの次数を下げることが可能となる。
【0127】
次に、メイン制御器を含む、図43に示したブロック線図の一巡伝達関数を考える。メイン制御器の伝達関数は(23)式であり、c0=1.515×106,及びe0=7.215×105とするならば、(23)式は以下の式で表される。
【数46】
【0128】
(29)式で表される伝達関数701のボード線図を図47に示す。上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約1×105Hzまではフラットであるが、約1×105Hz以上では徐々に減少している。位相は、約5×103Hzまでは0°であるが、徐々に遅れて約107Hzでは90°遅れた状態になる。
【0129】
図43に示したブロック線図の一巡伝達関数は(28)式と(29)式の積であって、以下に示す式で表される。
【数47】
【0130】
(30)式で表される一巡伝達関数のボード線図を図48に示す。上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約1×105Hzまで第1の傾きで減少し、約1×105Hz以上の周波数帯域では第1の傾きより大きい第2の傾きで減少している。また、ゲイン交差周波数は約4×104Hzとなっている。さらに、位相については、約1K(=103)Hzまでは90°の位相遅れ、約1KHz以上の周波数帯域では徐々に遅れが大きくなって約107Hzでは270°の位相遅れになっている。なお、位相余裕は約70°となっており、安定的なシステムであることが分かる。図48を第4の実施の形態に係る一巡伝達関数を示す図30と比較すると、ゲイン曲線はほぼ同じような曲線であるが約105Hz以降の傾きが図48の方が大きくなっていること、及び位相曲線がさらに90°遅れるようになっていることが分かる。これらは図47に示した伝達関数701の影響である。
【0131】
このように本実施の形態と第4の実施の形態ではメイン制御器の伝達関数501(0次)と伝達関数701(1次)とが異なるにもかかわらず、図48に示したように一巡伝達関数のゲイン曲線がほぼ同じとなっており、その理由は以下のとおりである。すなわち、マイナーループ部7000の閉ループ伝達関数は(26)式に示すとおりであるから、メイン制御器の伝達関数701((23)式)を用いると、全体の一巡伝達関数は以下の式で表される。
【数48】
【0132】
(31)式に示すように、メイン制御器の伝達関数701の分母(s+c0)はマイナーループ部7000の閉ループ伝達関数の分子(s+c0)と約分される。なお、マイナーループ部7000の閉ループ伝達関数の分子における(s+c0)は伝達関数704の分母(s+c0)に由来する。従って、全体の一巡伝達関数((32)式)では、メイン制御器の伝達関数の分母の影響は消え去っており、全体の一巡伝達関数((32)式)の分母の次数(3次)は第4の実施の形態における次数((11)式)と同じになっている。従って、本実施の形態における全体の一巡伝達関数のゲイン曲線は第4の実施の形態における全体の一巡伝達関数のゲイン曲線とほぼ同じになっている。よって、メイン制御器の次数を1次にしても、メイン制御器の伝達関数701の分母とマイナーループ部7000の伝達関数704の分母とを一致させることにより、メイン制御器の次数を0次とした場合とほぼ同じ効果を得ることができる。すなわち、メイン制御器とマイナー制御器の次数は共に1次であるが制御器全体としても1次とほぼ同じになる。但し、上で説明したように、メイン制御器の伝達関数701の分母(s+c0)はマイナーループ部7000の閉ループ伝達関数の分子(s+c0)と約分されてしまうので、その分全体の一巡伝達関数における分子の次数が1減ってしまう。従って、位相進み要素が減ってしまったことになるため、位相は270°まで遅れるようになる。
【0133】
次に図43に示したようなブロック線図を実現する電源装置の回路図を説明する。なお、基本的な構成は図7に示したとおりである。制御部2fは、メイン制御器及びマイナー制御器の両方を含み、これらについては以下図49で詳細に述べる。
【0134】
図49に制御部2fの詳細な回路図を示す。制御部2fは、オペアンプ21乃至25と、基準電圧電源26と、抵抗R1乃至R6、Ra、Rb、Rk,Rl,Rm,Rn,Rp,Rq,Rr並びにRsと、キャパシタC1及びC2とを含む。キャパシタC2が追加されたことが図31との差である。キャパシタC1と抵抗R2は、LCフィルタ部1の負荷Roの正極側の端子に接続されている。すなわち、出力電圧Voが入力される。キャパシタC1の他端は抵抗R3とに接続されている。抵抗R3の他端は、抵抗R4とオペアンプ21の負極側入力端子に接続されている。抵抗R2の他端は、オペアンプ21の正極側入力端子及び抵抗R1に接続されている。抵抗R1はオペアンプ21の正極側入力端子に接続されており、抵抗R1の他端は接地されている。抵抗R4の他端は、オペアンプ21の出力端子及び抵抗Rpに接続されている。
【0135】
また抵抗R5も、LCフィルタ部1の負荷Roの正極側の端子に接続されている。すなわち、出力電圧Voが入力される。抵抗R5の他端は、オペアンプ22の負極側入力端子と抵抗R6及びキャパシタC2に接続されている。抵抗R6及びキャパシタC2の他端は、オペアンプ22の出力端子と抵抗Rlとに接続されている。キャパシタC2と抵抗R6は並列に接続されている。オペアンプ22の正極側入力端子は、基準電圧電源26の正極側端子と抵抗Raに接続されている。基準電圧電源26の負極側端子は接地されている。抵抗Raの他端は抵抗Rbとオペアンプ24の正極側入力端子に接続されている。抵抗Rbはオペアンプ24の正極側入力端子と抵抗Raに接続されており、その他端は接地されている。オペアンプ24の負極側入力端子はオペアンプ24の出力端子と抵抗Rmとに接続されている。この抵抗Rmの他端はオペアンプ25の負極側入力端子と抵抗Rnと接続されている。抵抗Rnは、オペアンプ25の負極側入力端子と抵抗Rmとに接続されており、その他端はオペアンプ25の出力端子と抵抗Rqに接続されている。
【0136】
オペアンプ22の出力端子に接続されている抵抗Rlの他端は抵抗Rkとオペアンプ25の正極側入力端子に接続されている。抵抗Rkは、オペアンプ25の正極側入力端子と抵抗Rlに接続されており、その他端は接地されている。
【0137】
オペアンプ21の出力端子に接続されている抵抗Rpの他端はオペアンプ23の正極側入力端子と抵抗Rqに接続されている。オペアンプ25の出力端子に接続されている抵抗Rqの他端は、抵抗Rpとオペアンプ23の正極側入力端子に接続されている。オペアンプ23の出力端子は抵抗Rrに接続されており、抵抗Rrの他端はオペアンプ23の負極側入力端子及び抵抗Rsに接続されている。抵抗Rsは、抵抗Rr及びオペアンプ23の負極側入力端子に接続されており、その他端は接地されている。このオペアンプ23の出力が、電力変換部3に対する制御信号Veとなる。
【0138】
図49中、オペアンプ21とキャパシタC1と抵抗R1乃至R4とを含む回路803は、マイナー制御器を実現しており、図43のブロック線図における伝達関数704を表す(24)式の各係数は以下のように表される。
【数49】
【0139】
図49中、オペアンプ22と抵抗R5及びR6とキャパシタC2とを含む回路801aと、オペアンプ24及び25と抵抗Ra,Rb,Rk,Rl,Rm及びRnとを含む回路802とにより図43のブロック線図における(Vref−Vo)の演算器及び伝達関数701が実現される。なお回路801aにおいて以下のような演算がなされる。
【数50】
【0140】
すなわち、c0=1/(C2R6)、e0=1/(C2R5)となっているが、Vrefが余分に加算されているため回路802にてその分を減算する。この回路802にて減算されるのは以下に表される数である。
【数51】
【0141】
原理的にはVrefが減算されれば十分であるが、実際には電力変換部3での三角波オフセット(ここで三角波はVp2=2VとVp1=1.4Vとの間で増減するため、Vref−Vp1=1.1V)を考慮して減算量を調整している。抵抗Ra及びRbにて抵抗分割しているのはその調整のためである。Vref=2.5Vであるから、以下のようにRa及びRbが決定される。
【数52】
【0142】
以上の説明をまとめると、図50に示すような回路定数にする必要がある。すなわち、R1=10KΩ,R2=90KΩ,R3=10KΩ,R4=29KΩ,R5=21KΩ,R6=10KΩ,Rk,Rl,Rm,Rn,Rp,Rq,Rr及びRs=10KΩ,Ra=28KΩ,Rb=22KΩ,C1=66pF,C2=66pFである。
【0143】
なお回路804は、図43の伝達関数701の出力と伝達関数704の出力を加算する演算器に相当する。
【0144】
また、電力変換部3の動作は第1の実施の形態において説明したとおりであり、このような電力変換部3を導入することにより入力電圧の変動があっても、制御部2fとは別に当該入力電圧の変動を抑制するように動作するため、安定性が確保されるようになる。
【0145】
但し、電力変換部3は、第1の実施の形態において述べたような、三角波の傾斜を入力電圧Viに応じて変化させる回路ではなくともよい。例えば、Kp=Vi/Vp(Vpは三角波のピーク電圧)であるから、入力電圧Viが高くなった場合にVpも同じように高くすればKpは一定となる。図51に一例を示す。縦軸は電圧[V]を表し、横軸は時間[t]を表す。三角波のピーク電圧Vpは入力電圧Viが上昇したのでVp’に上昇する。但し、三角波の周期は変わらないので、三角波の傾斜が大きくなるのと同様の効果が出る。すなわち、従前の入力電圧Viにおいては三角波の電圧Vcは図51に示すように変化するが、入力電圧Viから入力電圧Vi’に上昇すると三角波の電圧はVc’のように変化する。よって、制御部2fの出力Veが同じであっても、従前の三角波の電圧VcがVe以下となる時間1600より、ピーク電圧が上昇した後の三角波の電圧Vc’がVe以下となる時間1601は短くなる。従って、入力電圧Viが上昇するとLCフィルタ部1への入力電圧もVからV’に上昇するが、MOSFET35のオンの時間は短くなるので、VT積一定が保たれるようになる。このように三角波のピーク電圧を入力電圧Viに応じて変化させる回路を使用しても同様の効果を得ることができるようになる。
【0146】
なお、Kp=Vi/Vpとなるのは、MOSFET35がオンとなる時比率dはd=Ve/Vpであるから、d・Vi=Kp・Veと表され、Kp=d・Vi/Ve=Vi/Vpとなるためである。なお、Vpは上限値Vpmax−下限値Vpminの値でよい。
【0147】
[実施の形態7]
実施の形態1乃至6では、降圧型の電源装置の例を示したが、本発明は、昇圧型及び昇降圧型の電源装置にも適用可能である。降圧型の電源装置との差は、図7の回路100又は図40の回路100bの回路構成である。
【0148】
図52に図7における回路100又は図40における回路100bに相当する昇圧型の回路110を示す。回路110は、入力電源111、チョークコイル112、MOSFET113と、ダイオード114と、キャパシタ115と、負荷116とを含む。入力電源111の正極側端子はチョークコイル112に接続されている。チョークコイルの他端はMOSFET113のドレイン及びダイオード114のアノードに接続されている。ダイオード114のカソードは、キャパシタ115及び負荷116の正極側端子に接続されている。キャパシタ115の他端及び負荷116の負極側端子は、MOSFET113のソース及び入力電源111の負極側端子と接続されている。なお、図示されていないが、MOSFET113のゲートは電力変換部3のドライブ回路に接続されており、負荷116の正極側端子は制御部に接続されている。なお、入力電源111の正極側端子及びチョークコイル112の一端が、積分器32の演算器32aの入力端子に接続される。
【0149】
図53に図7における回路100又は図40における回路100bに相当する昇降圧型の回路120を示す。回路120は、入力電源121、チョークコイル122、MOSFET123と、ダイオード124と、キャパシタ125と、負荷126とを含む。入力電源121の正極側端子はMOSFET123のドレインに接続されている。MOSFET123のソースはチョークコイル122とダイオード124のカソードに接続されている。ダイオード124のアノードはキャパシタ125及び負荷126の正極側端子に接続されている。チョークコイル122及びキャパシタ125の他端は、負荷126の負極側端子及び入力電源121の負極側端子に接続されている。なお、図示されていないが、MOSFET123のゲートは電力変換部3のドライブ回路に接続されており、負荷126の正極側端子は制御部に接続されている。なお、入力電源121の正極側端子とMOSFET123のドレインが、積分器32の演算器32aの入力端子に接続される。但し、MOSFET123のソース及びチョークコイル122の一端並びにダイオード124のカソードが、積分器32の演算器32aの入力端子に接続される場合もある。
【0150】
以上本発明の実施の形態を説明したが、これらは例にすぎず上記のような設計思想を用いた他の回路を採用しても良い。
【0151】
また、第6の実施の形態では、メイン制御器及びマイナー制御器の伝達関数の分母を1次とした例を示したが、同一であれば2次以上であってもよい。
【0152】
さらに、電力変換部3の構成は上で述べたような構成に限定されず、例えば特開昭59−144364号記載の技術を用いても良い。すなわち、入力電圧をオン・オフするスイッチと、スイッチによりオン・オフされる信号をLCフィルタで平滑して出力電圧を得るスイッチング電源回路と、スイッチング電源回路のLCフィルタ中のインダクタの電流を検出する電流検出回路と、スイッチング電源回路の出力電圧を検出する電圧検出回路と、電流検出回路及び電圧検出回路の出力を受け、スイッチのオン・オフ時間を制御するパルス巾変調回路とを備える。
このように電圧検出回路により検出された出力電圧をパルス巾変調回路に帰還すると共に、電流検出回路により検出された電流に対応する信号も帰還するので、入力電圧変動の影響を抑圧するものである。
【0153】
さらに、電力変換部3の構成には、例えば特許3161839号記載の技術を用いても良い。すなわち、スイッチング素子およびインダクタを含みスイッチング素子のオン期間にインダクタに蓄積したエネルギをスイッチング素子のオフ期間に出力側に放出させることにより直流電圧変換を行うチョッパ回路よりなる主回路と、スイッチング素子をオン・オフ制御する制御回路とを備える。そして、制御回路は、主回路の出力電圧に比例した検出電圧と設定電圧との差分を誤差電圧として出力する誤差検出部と、スイッチング素子のオンに伴って所定の時定数で充電が開始されるコンデンサの両端電圧が誤差電圧に達するとスイッチング素子をオフにするとともにコンデンサを放電させ、インダクタの蓄積エネルギーが規定値以下まで放出されたことを検出するとスイッチング素子をオンにする判定制御部と、入力電圧の変動に対して主回路の出力電圧を一定に保つように入力電圧が上昇すると上記時定数を小さくする方向に調節するオン時間調節部とを具備するものである。
【0154】
さらに、電力変換部3の構成には、例えば特開2002−252979号記載の技術を用いても良い。すなわち、スイッチング素子のON幅信号により出力電圧を制御するスイッチング電源において、ON幅を決定するPWMコンパレータと、周波数一定、且つ入力電圧により三角波の傾斜が可変する発振器と、当該出力電圧と基準電圧の差を増幅する誤差増幅器とを備え、PWMコンパレータは発振器の出力波形と誤差増幅器の出力とを比較してON幅信号を形成するものである。
【0155】
さらに、電力変換部3の構成には、例えば米国特許5278490号記載の技術を用いても良い。すなわち、この特許のスイッチング回路は、入力ノード、出力ノード、参照ノード、スイッチ、及び出力ノードでチョップされた信号を生成するために下辺スイッチデューティレシオの一連のサイクルで上記スイッチを循環させるためのフィードバック制御回路を含んでいる。フィードバック制御回路の1の形態は、それぞれのサイクルの間におけるチョップされた信号の平均値を表すフィードバック信号を生成するために、各サイクルの間、チョップされた信号を積分する。比較回路は、フィードバック信号のレベルが参照信号のレベルと等しいという状態の発生を表すコントロール信号を生成し、スイッチ制御回路は、参照信号に線形に関係するチョップされた信号の平均値を維持するために、上記状態の発生に従ってスイッチデューティレシオを変化させる。フィードバック制御回路の別の形態は、各サイクル間におけるチョップされた信号の時間積分値と参照ノードに結合された参照信号の時間積分値との差を表すフィードバック信号を生成する。比較回路は、チョップされた信号の時間積分値と参照信号の時間積分値との差がゼロであるという状態の発生を表すコントロール信号を生成し、その状態の発生に従って、スイッチ制御回路は積分器リセットなしでスイッチデューティレシオを変化させる。
【0156】
さらに、電力変換部3の構成には、例えば米国特許5055767号記載の技術を用いても良い。すなわち、スイッチング電圧レギュレータ回路は、当該スイッチング電圧レギュレータ回路のための入力電圧のソースに接続するための入力と、電流スイッチング手段と、当該電流スイッチング手段のオン及びオフのスイッチング周波数を制御するためのオシレータ手段とを含み、さらにフィードバックループにおいて誤差アンプ手段を含む。そしてスイッチング電圧レギュレータ回路においてフィードバックループを実装する際に使用される積分回路は、電流スイッチング手段のオン及びオフのスイッチング・デューティサイクルを制御するための信号を出力するアナログ・マルチプライヤ手段を有している。この出力信号は、スイッチング電圧レギュレータ回路の入力電圧の大きさにより分割された、誤差アンプ手段からの誤差信号の大きさに等しい値からの変化と共に直ぐに且つ実質的に比例して変化する大きさを有するものである。
【0157】
なお、このような5つの公報には、いずれも本発明の出力電圧の正帰還という観点を示しておらず、応答性を向上させるために出力電圧の正帰還を導入した場合、入力変動が安定性に影響するという特有の着想がないため、本発明を動機付けるものではない。
【0158】
また、上で述べた本発明の実施の形態をまとめると、以下のような形態も可能となる。
【0159】
すなわち、実施の形態の第1の態様に係る電源装置は、出力の電圧時間積を一定にするように入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを有し、上記制御回路は、出力電圧に応じた第1の電圧を電力変換回路に負帰還するためのメジャーループと、出力電圧に応じた第2の電圧を電力変換回路に正帰還するためのマイナーループとを構成する。
【0160】
このように正帰還を行うためのマイナーループを設けることにより電力変換回路とLCフィルタとを含む制御対象の周波数特性を変更して高速応答性を実現し、電力変換回路をその出力の電圧時間積が一定となるように構成することにより入力変動に対して安定的に動作する電源装置が実現される。
【0161】
なお、上で述べたメジャーループがPI制御器を含み、第2の電圧が出力電圧に比例した電圧であるような構成であってもよい。また、上で述べたメジャーループがPID制御器を含み、第2の電圧が出力電圧に比例した電圧であるような構成であってもよい。メイン制御器を1次又は2次の伝達関数に対応する回路とし、マイナー制御器を0次の伝達関数に対応する回路とする場合を示すものである。
【0162】
さらに、上で述べたマイナーループにおいて、電力変換回路及びLCフィルタを含む制御対象に対して擬似的な積分制御要素を構成するようにしてもよい。メイン制御器において積分要素を用意せずとも、擬似的な積分要素が構成されるため、実際の回路要素を少なくすることができるようになる。
【0163】
さらに、上で述べた第1の電圧を出力電圧と基準電圧との差に比例する電圧とし、上で述べたマイナーループにおいて、
【数53】
(a0、b0及びb1は係数)で表される伝達関数を実現し、電力変換回路及びLCフィルタを含む制御対象の伝達関数とマイナーループにおいて実現される伝達関数とにより構成される閉ループの伝達関数の分母の定数項が0又は実質的に0になるように少なくともa0及びb0を設定するようにしてもよい。メイン制御器を0次の伝達関数に対応する回路とし、マイナー制御器を1次の伝達関数に対応する回路とする場合を示すものである。
【0164】
また、上で述べたメジャーループにおいて、
【数54】
(D0、N0及びN1は係数)で表される伝達関数を実現し、電力変換回路及びLCフィルタを含む制御対象の伝達関数とマイナーループにおいて実現される比例要素のみからなる伝達関数とにより構成される閉ループの伝達関数の分母の定数項が0又は実質的に0になるようにマイナーループにおいて実現される比例要素の係数が設定されるようにしてもよい。メイン制御器を1次の伝達関数に対応する回路とし、マイナー制御器を0次の伝達関数に対応する回路とする場合を示すものである。
【0165】
実施の形態の第2の態様に係る電源装置は、出力の電圧時間積を一定にするように入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを有し、上で述べた制御回路は、出力電圧に応じた第1の電圧を前記電力変換回路に負帰還する負帰還回路と、出力電圧に応じた第2の電圧を電力変換回路に正帰還する正帰還回路とを有する。
【0166】
このように正帰還を行うための正帰還回路を設けることにより電力変換回路とLCフィルタとを含む制御対象の周波数特性を変更して高速応答性を実現し、電力変換回路をその出力の電圧時間積が一定となるように構成することにより入力変動に対して安定的に動作する電源装置が実現される。
【0167】
なお、上記制御回路は差動増幅器を備え、上記負帰還回路は差動増幅器の反転入力端子に接続され、上記正帰還回路が差動増幅器の非反転入力端子に接続されるような構成であってもよい。1つの差動増幅器にて負帰還と正帰還を行うことができるため、簡易な構成にて上記の効果を実現することができるようになる。
【0168】
また、上記負帰還回路が、比例制御要素と積分制御要素とにより構成されるようにしてもよい。さらに、上記負帰還回路が、比例制御要素と積分制御要素と微分制御要素とにより構成されるようにしてもよい。
【0169】
さらに、上記正帰還回路が、電力変換回路及びLCフィルタを含む制御対象に対して擬似的な積分制御要素を実現するようにしてもよい。
【0170】
また、上記第1の電圧を出力電圧と基準電圧との差に比例する電圧とし、上記正帰還回路が、
【数55】
(a0、b0及びb1は係数)で表される伝達関数を実現し、電力変換回路及びLCフィルタを含む制御対象の伝達関数と正帰還回路により実現される伝達関数とにより構成される閉ループの伝達関数の分母の定数項が0又は実質的に0になるように少なくともa0及びb0が設定されるようにしてもよい。メイン制御器が0次の伝達関数に対応する回路であり、マイナー制御器が1次の伝達関数に対応する回路である場合を示すものである。
【0171】
さらに、上で述べた負帰還回路が、
【数56】
(D0、N0及びN1は係数)で表される伝達関数を実現し、電力変換回路及びLCフィルタを含む制御対象の伝達関数と正帰還回路により実現される比例要素のみからなる伝達関数とにより構成される閉ループの伝達関数の分母の定数項が0又は実質的に0になるように正帰還回路により実現される比例要素の係数が設定されるようにしてもよい。マイナー制御器が0次の伝達関数に対応する回路であり、メイン制御器が1次の伝達関数に対応する回路である場合を示すものである。
【0172】
実施の形態の第3の態様に係る電源装置は、出力の電圧時間積が一定になるように入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを有し、上で述べた制御回路が、出力電圧に応じた第1の電圧を電力変換回路に負帰還するメジャーループと、出力電圧に比例した電圧を電力変換回路に正帰還するマイナーループとを備え、上で述べたマイナーループが、LCフィルタと同次の伝達関数で構成される。
【0173】
実施の形態の第4の態様に係る電源装置は、出力の電圧時間積が一定になるように入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に出力電圧を供給するLCフィルタと、出力電圧に基づき入力直流電圧の変換を制御するための信号を電力変換回路に出力し、出力電圧に基づき正帰還を行い且つ少なくとも電力変換回路及びLCフィルタを含む制御対象に対して擬似的な積分制御要素を構成するための制御回路とを有する。
【0174】
また、上で述べた制御回路が、少なくとも電力変換回路及びLCフィルタを含む制御対象の伝達関数の次数より低い次数の伝達関数を実現し、出力電圧と基準電圧との差に応じた信号を出力する回路を含むようにしてもよい。
【0175】
実施の形態の第5の態様に係る電源装置は、出力の電圧時間積が一定になるように入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上で述べた制御回路が、出力電圧に基づき正帰還を行い且つ電力変換回路及びLCフィルタを含む制御対象に対して擬似的な1次遅れ要素を構成するための回路を含む。
【0176】
実施の形態の第6の態様に係る電源装置は、出力の電圧時間積が一定になるように入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを有し、上で述べた制御回路が、第1の伝達関数を実現し、当該第1の伝達関数を介して出力電圧を正帰還させるための第1回路と、第2の伝達関数を実現し、出力電圧と基準電圧との差に応じた信号を出力する第2回路とを含み、第1の伝達関数と第2の伝達関数の分母が同一又は実質的に同一となるようにする。例えば、第1の伝達関数と第2の伝達関数を1次の伝達関数とする。但し2次以降であってもよい。
【0177】
さらに、上で述べた第1回路により、電力変換回路及びLCフィルタを含む制御対象に対して擬似的な積分制御要素を構成するようにしてもよい。
【0178】
また、上で述べた第1の伝達関数が、
【数57】
【0179】
(c0、d0及びd1は係数)で表され、電力変換回路及びLCフィルタを含む制御対象の伝達関数と第1回路の第1の伝達関数とにより構成される閉ループの伝達関数の分母の定数項が0又は実質的に0になるように少なくともc0及びd0が設定されるようにしてもよい。
【0180】
さらに、本発明の第1乃至第6の態様に係る電源装置の電力変換回路が、入力電圧に応じて電圧上昇の傾斜が変化する第1の信号を生成する回路と、制御回路からの第2の信号と第1の信号とを比較して、第1の信号の電圧が第2の信号以上になった場合に第3の信号を出力する回路と、クロック信号に応じてオンになり第3の信号に応じてオフになる駆動信号を生成する回路とを含むようにしてもよい。
【0181】
【発明の効果】
以上述べたように本発明に拠れば、実用性の高い構成で高速応答を実現するのに有効な電源装置を提供することができる。
【図面の簡単な説明】
【図1】前提技術についてのブロック線図の一例を示す図である。
【図2】前提技術における制御対象の伝達関数及びマイナーループ部における閉ループの伝達関数のボード線図である。
【図3】前提技術についての入力変動前後におけるゲイン曲線と位相曲線の変化を示す図である。
【図4】前提技術についてのブロック線図の他の例を示す図である。
【図5】他の前提技術における制御対象の伝達関数及びマイナーループ部における閉ループの伝達関数のボード線図である。
【図6】他の前提技術についての入力変動前後におけるゲイン曲線と位相曲線の変化を示す図である。
【図7】本発明の第1の実施の形態における電源装置の回路図である。
【図8】本発明の第1の実施の形態における電源装置のブロック線図である。
【図9】本発明の第1の実施の形態における回路定数及び電源の仕様を表すテーブルである。
【図10】本発明の第1の実施の形態におけるマイナーループ導入前とマイナーループ導入後の制御対象の伝達関数を示すボード線図である。
【図11】(a)及び(b)は、2次の伝達関数の特性を表すためのζとω並びにゲインと位相の関係を示す図である。
【図12】本発明の第1の実施の形態の制御部における回路定数を表すテーブルである。
【図13】本発明の第1の実施の形態のメイン制御部の伝達関数のボード線図である。
【図14】本発明の第1の実施の形態における一巡伝達関数のボード線図である。
【図15】本発明の第1の実施の形態における一巡伝達関数と従来技術における一巡伝達関数のボード線図である。
【図16】本発明の第1の実施の形態における電力変換部の定常状態における動作を説明するための図である。
【図17】本発明の第1の実施の形態における電力変換部の入力変動時における動作を説明するための図である。
【図18】従来技術における電力変換部の動作を説明するための図である。
【図19】本発明の第2の実施の形態における制御部の回路図である。
【図20】本発明の第2の実施の形態における回路定数を表すテーブルである。
【図21】本発明の第2の実施の形態におけるメイン制御器の伝達関数のボード線図である。
【図22】本発明の第2の実施の形態における一巡伝達関数のボード線図である。
【図23】本発明の第2の実施の形態における一巡伝達関数と従来技術による一巡伝達関数のボード線図である。
【図24】本発明の第3の実施の形態の制御部の回路を示す図である。
【図25】本発明の第4の実施の形態における電源装置のブロック線図である。
【図26】本発明の第4の実施の形態におけるマイナー制御器の伝達関数のボード線図である。
【図27】本発明の第4の実施の形態におけるマイナーループ導入後におけるマイナーループの閉ループの伝達関数のボード線図である。
【図28】本発明の第4の実施の形態におけるマイナーループ導入前の制御対象の伝達関数とマイナーループ導入後におけるマイナーループの閉ループの伝達関数を示すボード線図である。
【図29】本発明の第4の実施の形態におけるメイン制御器の伝達関数のボード線図である。
【図30】本発明の第4の実施の形態における一巡伝達関数のボード線図である。
【図31】本発明の第4の実施の形態に係る制御部の回路図である。
【図32】本発明の第4の実施の形態における制御部の回路定数を示すテーブルである。
【図33】本発明の第5の実施の形態のブロック線図である。
【図34】本発明の第5の実施の形態における制御対象の伝達関数のボード線図である。
【図35】本発明の第5の実施の形態におけるマイナー制御部の伝達関数のボード線図である。
【図36】本発明の第5の実施の形態におけるマイナーループ部の閉ループの伝達関数のボード線図である。
【図37】本発明の第5の実施の形態におけるマイナーループ部の閉ループの伝達関数と制御対象の伝達関数のボード線図である。
【図38】本発明の第5の実施の形態におけるメイン制御部の伝達関数のボード線図である。
【図39】本発明の第5の実施の形態に係る一巡伝達関数のボード線図である。
【図40】本発明の第5の実施の形態における電源装置の回路図である。
【図41】本発明の第5の実施の形態の制御部の回路図である。
【図42】本発明の第5の実施の形態における制御部の回路定数を示すテーブルである。
【図43】本発明の第6の実施の形態においてのブロック線図である。
【図44】本発明の第6の実施の形態におけるマイナー制御部の伝達関数のボード線図である。
【図45】本発明の第6の実施の形態におけるマイナーループ部の閉ループの伝達関数のボード線図である。
【図46】本発明の第6の実施の形態におけるマイナーループ部の閉ループの伝達関数と制御対象の伝達関数のボード線図である。
【図47】本発明の第6の実施の形態におけるメイン制御部の伝達関数のボード線図である。
【図48】本発明の第6の実施の形態における一巡伝達関数のボード線図である。
【図49】本発明の第6の実施の形態における制御部の回路図である。
【図50】本発明の第6の実施の形態における制御部の回路定数を示すテーブルである。
【図51】電力変換部の他の実施例を説明するための波形図である。
【図52】昇圧型の電源装置の回路構成例(一部)を示す図である。
【図53】昇降圧型の電源装置の回路構成例(一部)を示す図である。
【符号の説明】
1,1a LCフィルタ部 2,2a,2b,2c,2d,2f 制御部
3 電力変換部 34 ダイオード
35 MOSFET 36 入力電源
【発明の属する技術分野】
本発明は、電源装置に関し、より詳しくは電源装置におけるフィードバック制御技術に関する。
【0002】
【従来の技術】
電源装置の応答性を向上させる技術として下記のような特許文献1乃至3が知られている。これらの技術は電源装置に制御理論を適用したものであり、高速応答を得る手段として有効な技術である。
【0003】
【特許文献1】
特許第3209249号
【0004】
【特許文献2】
米国特許第5844403号
【0005】
【特許文献3】
米国特許第5583752号
【0006】
【発明が解決しようとする課題】
しかし、上記特許文献に開示された技術では、虚数型のPID(比例要素:Proportional/積分要素:Integral/微分要素:Differential)制御を想定しているため、設計が難しく制御回路として実現した際に素子が多くなる等の課題があった。
【0007】
そこで、本発明は、実用性の高い構成で高速応答を実現するのに有効な電源装置を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明の第1の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路に接続され、入力電圧の変動を抑制する入力変動制御回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上記制御回路が、出力電圧に応じた第1の電圧を電力変換回路に負帰還するためのメジャーループと、出力電圧に応じた第2の電圧を電力変換回路に正帰還するためのマイナーループとを構成するものである。
【0009】
なお、上で述べたマイナーループが、LCフィルタと同次の伝達関数で構成されるようにしてもよい。
【0010】
本発明の第2の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路に接続され、入力電圧の変動を抑制する入力変動制御回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上記制御回路が、出力電圧に応じた第1の電圧を電力変換回路に負帰還する負帰還回路と、出力電圧に応じた第2の電圧を電力変換回路に正帰還する正帰還回路とを有するものである。
【0011】
本発明の第3の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路に接続され、入力電圧の変動を抑制する入力変動制御回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて電力変換回路を制御する制御回路と、出力電圧に基づき入力直流電圧の変換を制御するための信号を電力変換回路に出力し、出力電圧に基づき正帰還を行い且つ少なくとも電力変換回路及びLCフィルタを含む制御対象に対して擬似的な積分制御要素を構成するための制御回路とを有する。
【0012】
なお、上記制御回路が、少なくとも電力変換回路及びLCフィルタを含む制御対象の伝達関数の次数より低い次数の伝達関数を実現し、出力電圧と基準電圧との差に応じた信号を出力する回路を含むようにしてもよい。
【0013】
本発明の第4の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路に接続され、入力電圧の変動を抑制する入力変動制御回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路とを具備し、上記制御回路が、出力電圧に基づき正帰還を行い且つ電力変換回路及び前記LCフィルタを含む制御対象に対して擬似的な1次遅れ要素を構成するための回路を含むものである。
【0014】
本発明の第5の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路に接続され、入力電圧の変動を抑制する入力変動制御回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上記制御回路が、第1の伝達関数を実現し、当該第1の伝達関数を介して出力電圧を正帰還させるための第1回路と、第2の伝達関数を実現し、出力電圧と基準電圧との差に応じた信号を出力する第2回路とを含み、第1の伝達関数と第2の伝達関数の分母が同一又は実質的に同一であることを特徴とする。
【0015】
なお、上記第1回路により、電力変換回路及び前記LCフィルタを含む制御対象に対して擬似的な積分制御要素を構成するようにしてもよい。
【0016】
また、上で述べた第1の伝達関数が、
【数2】
(c0、d0及びd1は係数)
で表され、電力変換回路及びLCフィルタを含む制御対象の伝達関数と第1回路の第1の伝達関数とにより構成される閉ループの伝達関数の分母の定数項が0又は実質的に0になるように少なくともc0及びd0が設定されるようにしてもよい。
【0017】
なお、以下でも具体的に説明するが、本発明の第1乃至第5の態様に係る電源装置を実現する回路は多数存在し、いずれであってもよい。
【0018】
【発明の実施の形態】
[本発明の原理]
図1に高速応答が可能な電源装置のブロック線図の一例を示す。このブロック線図では、出力電圧Voが負帰還されて基準電圧Vrefとの差が計算され、その計算結果である(Vref−Vo)がメイン制御部の伝達関数201に入力される。伝達関数201は、図1に示すような2次の伝達関数である。また、出力電圧Voはマイナー制御部の伝達関数204に入力された後に正帰還され、これがマイナーループを構成することになる。伝達関数204は、図1にも示されているようにe0、すなわち比例定数のみである。この伝達関数204の出力は、伝達関数201の出力と加算される。この2つの値の加算結果は、電力変換部の伝達関数Kp(202)に入力され、伝達関数Kp(202)の出力はLCフィルタ部の伝達関数203に入力され、当該伝達関数203の出力が出力電圧Voとなる。なお、伝達関数203は、図1に示したような一般的なLCフィルタ部の2次の伝達関数である。
【0019】
ここで、LCフィルタ部のインダクタンスLが3μH、キャパシタンスCの容量Cが9.4μF、負荷抵抗Roの抵抗値Roが1.25Ω乃至25Ω、電力変換部の伝達関数KpのゲインKpは入力電圧Viが8Vの場合13.33倍であるとすると、伝達関数202と伝達関数203とから計算される制御対象の伝達関数は以下のようになる。
【数3】
【0020】
また、マイナー制御部の伝達関数204はe0=0.7とすると、点線2000で囲まれた部分の閉ループの伝達関数は、以下のようになる。
【数4】
【0021】
上で示した伝達関数202と伝達関数203とから計算される制御対象の伝達関数及び点線2000で囲まれた閉ループの伝達関数のボード線図を図2に示す。図2において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。ゲイン曲線Bは制御対象の伝達関数のゲイン曲線であり、ゲイン曲線Aは閉ループの伝達関数のゲイン曲線である。また、位相曲線Dは制御対象の伝達関数の位相曲線であり、位相曲線Cは閉ループの伝達関数の位相曲線である。このゲイン曲線B及び位相曲線Dと、ゲイン曲線A及び位相曲線Cとの差を見れば、LCフィルタ部の共振特性の緩和が図られていることが分かる。すなわち、ゲイン曲線におけるピークが緩和されており、位相曲線における位相遅れの傾斜が緩やかになっている。
【0022】
これに対して入力電圧Viが4Vに減少した場合には、電圧変換部の伝達関数KpのゲインKpは6.66倍に減少するため、点線部2000で囲まれた部分の閉ループの伝達関数は、以下のように変形される。
【数5】
【0023】
入力電圧Vi変動前と変動後の閉ループの伝達関数のボード線図を図3に示す。図3において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。ゲイン曲線Aは入力電圧Vi変動前の閉ループの伝達関数のゲイン曲線であり、ゲイン曲線Eは入力電圧Vi変動後の閉ループの伝達関数のゲイン曲線である。また、位相曲線Cは入力電圧Vi変動前の閉ループの伝達関数の位相曲線であり、位相曲線Fは入力電圧Vi変動後の閉ループの伝達関数の位相曲線である。このゲイン曲線A及び位相曲線Cと、ゲイン曲線E及び位相曲線Fとの差を見れば、マイナーループ部導入の効果がなくなり、LCフィルタ部の共振特性が元に戻ってしまっていることが分かる。このように、図1に示したブロック線図を実現する電源装置は、高速応答は可能であるが、入力電圧Viの変動の影響を受けやすいという問題を有している。
【0024】
また、図4に高速応答が可能な電源装置のブロック線図の他の例を示す。このブロック線図では、出力電圧Voが負帰還されて基準電圧Vrefとの差が計算され、その計算結果である(Vref−Vo)がメイン制御部の伝達関数401に入力される。伝達関数401は、図4に示すように比例定数K1である。また、出力電圧Voはマイナー制御部の伝達関数404に入力された後に正帰還され、これがマイナーループを構成することになる。伝達関数404は、図4にも示されているように1次の伝達関数である。この伝達関数404の出力は、伝達関数401の出力と加算される。この2つの値の加算結果は、電力変換部の伝達関数Kp(402)に入力され、伝達関数Kp(402)の出力はLCフィルタ部の伝達関数403に入力され、当該伝達関数403の出力が出力電圧Voとなる。なお、伝達関数403は、図4に示したような一般的なLCフィルタ部の2次の伝達関数である。
【0025】
ここでLCフィルタ部の伝達関数403及び電力変換部の伝達関数402は上で述べたものと同じであり、これらから計算される制御対象の伝達関数も上で述べたものと同じである。一方、マイナー制御部の伝達関数404は、以下のように設定される。
【数6】
そうすると、点線4000で囲まれた部分の閉ループの伝達関数は、以下のようになる。
【数7】
【0026】
上で示した伝達関数402と伝達関数403とから計算される制御対象の伝達関数及び点線4000で囲まれた閉ループの伝達関数のボード線図を図5に示す。図5において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。ゲイン曲線Bは制御対象の伝達関数のゲイン曲線であり、ゲイン曲線Gは閉ループの伝達関数のゲイン曲線である。また、位相曲線Dは制御対象の伝達関数の位相曲線であり、位相曲線Hは閉ループの伝達関数の位相曲線である。このゲイン曲線B及び位相曲線Dと、ゲイン曲線G及び位相曲線Hとの差を見れば、低周波域に擬似的な積分要素が生成されていることが分かる。すなわち、ゲイン曲線におけるピークが緩和され、低周波域の特性がフラットではなく傾斜が設けられるようになっている。また、位相曲線における位相遅れが緩やかになり、LCフィルタ部の共振周波数より高周波側に位相遅れが移動している。
【0027】
これに対して入力電圧Viが4Vに減少した場合には、電圧変換部の伝達関数KpのゲインKpは6.66倍に減少するため、点線部4000で囲まれた部分の閉ループの伝達関数は、以下のように変形される。
【数8】
入力電圧Viが変動する前には分母に定数項はなく、擬似積分要素が生成されていたが、入力電圧Viが変動した後には分母に定数項が生じており、擬似積分要素が無くなってしまっている。
【0028】
従って、ボード線図においても図6に示すように入力電圧Viの変動の影響が現れている。図6において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。ゲイン曲線Gは入力電圧Vi変動前の閉ループの伝達関数のゲイン曲線であり、ゲイン曲線Iは入力電圧Vi変動後の閉ループの伝達関数のゲイン曲線である。また、位相曲線Hは入力電圧Vi変動前の閉ループの伝達関数の位相曲線であり、位相曲線Jは入力電圧Vi変動後の閉ループの伝達関数の位相曲線である。このゲイン曲線Gとゲイン曲線Iとの差を見れば、マイナーループ部導入の効果がなくなり、低周波域の積分要素の効果が失われていることが分かる。また、位相曲線Hと位相曲線Jとの差を見れば、LCフィルタ部の共振特性がある程度元に戻ってしまっていることが分かる。すなわち、図4に示したブロック線図を実現する電源装置は、高速応答は可能であるが、入力電圧Viの変動の影響を受けやすいという問題を有している。
【0029】
以上述べたように電源装置の高速応答性を確保する点において、正帰還を導入することは非常に重要である。しかし、正帰還を導入したことにより入力変動の影響を受けやすくなるため、正帰還の導入にあたっては、入力変動に対する措置が特に重要となる。
【0030】
以下、入力変動を抑制する手段を有し且つ正帰還を導入した構成について説明する。
【0031】
[実施の形態1]
本発明の第1の実施の形態に係る電源装置10の回路構成を図7に示す。電源装置10は、降圧型の電源装置であって、LCフィルタ部1と、PID制御器である制御部2と、電力変換部3とから構成される。
【0032】
制御部2は、抵抗R1、R3、R4、R6及びR7と、キャパシタC2と、増幅器21と、基準電圧電源22とを含む。抵抗R1は、LCフィルタ部1の負荷Roの正極側の端子に接続されている。すなわち、出力電圧Voが入力される。また、抵抗R1の他端は、増幅器21(オペアンプ、差動増幅器とも呼ぶ)の負極側入力端子(反転入力端子とも呼ぶ)に接続されており、さらに抵抗R4及びキャパシタC2に接続されている。キャパシタC2と抵抗R3は直列に接続されており、キャパシタC2及び抵抗R3は抵抗R4と並列に接続されている。従って、その一端がキャパシタC2に接続している抵抗R4の他端は、抵抗R3に接続されている。また、抵抗R3及びR4は増幅器21の出力端子及び電力変換部3のコンパレータ31の負極側入力端子に接続されている。また、抵抗R6の一端はLCフィルタ部1の負荷Roの正極側の端子と抵抗R1に接続されており、抵抗R6の他端は抵抗R7及び増幅器21の正極側入力端子(非反転入力端子とも呼ぶ)に接続されている。抵抗R7の他端は基準電圧電源22の正極側端子に接続されており、基準電圧電源22の負極側端子は接地されている。なお、回路200は抵抗R6及びR7を含む。
【0033】
電力変換部3は、コンパレータ31と積分器32とSR(Set Reset)フリップフロップ(FF)37とクロック生成器38とドライブ回路33とを含むパルス制御部300と、ダイオード34と、MOSFET35と、入力電源36とから構成される。積分器32は、演算器32aと、キャパシタ32bと、スイッチ32cとを含む。コンパレータ31の負極側端子は、増幅器21の出力端子に接続されている。すなわち、制御部2の出力Veがコンパレータ31の負極側端子に入力される。コンパレータ31の正極側端子は、演算器32aの出力が接続されている。すなわち、コンパレータ31の正極側端子には増幅器32の出力Vcが入力される。コンパレータ31の出力端子は、SR−FF37のR端子に接続される。クロック生成器38はSR−FF37のS端子に接続される。SR−FF37のQ端子はドライブ回路33に接続されている。ドライブ回路33の出力は、MOSFET35のゲートに接続される。また、SR−FF37のQ反転(Qバー)端子はスイッチ32cのオンオフを制御するようになっている。
【0034】
MOSFET35のドレインは、入力電源36の正極側端子に接続されており、ソースはダイオード34のカソード及びチョークコイルLに接続されている。
入力電源36の負極側端子は、ダイオード34のアノードとキャパシタCと負荷Roの負極側端子とに接続される。なお、MOSFET35のソース、ダイオード34のカソード及びチョークコイルLは、演算器32aの入力端子、キャパシタ32b及びスイッチ32cに接続されている。演算器32aの出力端子は、キャパシタ32bの他端、スイッチ32cの他端及びコンパレータ31の正極側端子に接続されている。なお、ダイオード34のカソード−アノード間の電圧をVとする。
【0035】
LCフィルタ部1は、チョークコイルLと、キャパシタCと、負荷Roとが含まれる。その一端がMOSFET35のソース、ダイオード34のカソード及び積分器32に接続されているチョークコイルLの他端は、キャパシタC及び負荷Roの正極側端子に接続されている。上で述べたように、その一端がチョークコイルL及び負荷Roの正極側端子に接続されたキャパシタCの他端は、負荷Roの負極側端子とダイオード34のアノードと入力電源36の負極側端子と接続されている。
【0036】
図7に示した電源装置10の動作を簡単に説明すると、制御部2は負荷Roに現れる出力電圧Voと基準電圧Vrefに基づいて制御信号Veを生成する。この制御信号Veはコンパレータ31において積分器32から出力される信号Vcと比較される。SR−FF37は、クロック生成器38からのクロック信号の立ち上がりに応じてドライブ回路33にオン信号を出力する。一方、SR−FF37は、クロック生成器38からのクロック信号の立ち上がりに応じてスイッチ32cをオフする信号を出力する。スイッチ32cがオフになると、積分器32は積分を開始し、積分結果は信号Vcとしてコンパレータ31に出力される。積分のスピードは、以下でも詳細に述べるが入力電圧Viに応じて変化する。コンパレータ31は、電圧Vcが電圧Ve以上となるとリセット信号をSR−FF37に出力する。このリセット信号に応じてSR−FF37は、ドライブ回路33にオフ信号を出力する。また、SR−FF37は、スイッチ32cをオンする信号を出力する。スイッチ32cがオンになると、積分器32は積分をキャンセルする。このような処理がクロック生成器38からのクロック信号に応じて繰り返される。
【0037】
ドライブ回路33は、SR−FF37からのオン信号又はオフ信号に応じてMOSFET35をオン又はオフする。入力電源36の入力電圧Viは、MOSFET35のオン及びオフに従って変換され、ダイオード34とチョークコイルL及びキャパシタCとにより構成されるLCフィルタとにより平滑化されて負荷Roに出力電圧Voとして出力される。これにより出力電圧Voを基準電圧Vrefに一致するよう安定的な制御がなされる。
【0038】
図8に図7に示した電源装置10のブロック線図を示す。このブロック線図では、出力電圧Voが負帰還されて基準電圧Vrefとの差が計算され、その計算結果である(Vref−Vo)が制御部2の回路200に対応する伝達関数301に入力される。伝達関数301の出力は制御部2の回路200以外のメイン制御部に対応する伝達関数G(303)に入力される。伝達関数Gは、メイン制御部の回路構成によって異なり、図7に示したPI制御器の場合には、以下のような式で表される。
【数9】
【0039】
また、基準電圧Vrefは制御部2の回路200に対応する伝達関数302に入力された後にフィードフォワードされる。伝達関数302は、伝達関数301と同じである。さらに、出力電圧Voは制御部2の回路200に対応する伝達関数306に入力された後に正帰還され、これがマイナーループを構成することになる。伝達関数306は、図8にも示されているようにR7/(R6+R7)である。すなわち、比例定数のみである。この伝達関数306の出力は、伝達関数302と伝達関数G(303)の出力と加算される。この3つの値の加算結果は、電力変換部3に対応する伝達関数Kp(304)に入力され、伝達関数Kp(304)の出力はLCフィルタ部1に対応する伝達関数H(305)に入力され、当該伝達関数H(305)の出力が出力電圧Voとなる。なお、伝達関数Kp(304)及び伝達関数H(305)を合わせた伝達関数は、以下の式で表される。
【数10】
【0040】
なお、電源の仕様及び回路定数は図9に示したとおりである。すなわち、入力電圧Vi=6V、出力電圧Vo=2.5V、出力電流Io=1A(最大)、LCフィルタを構成するチョークコイルLのインダクタンスL=3μH、LCフィルタを構成するコンデンサCの容量C=9.4μF、負荷抵抗Ro=2.5Ω、基準電圧Vref=2.5V、電力変換回路のゲインKp=20dBとする。
【0041】
また、伝達関数302については、本実施の形態のようなスイッチング電源では基準電圧Vrefは固定で変化せず、応答性及び安定性に影響がないため、電源装置全体の設計ではあまり考慮しなくとも良い。また、伝達関数301が加わることにより、これがない時に比べて伝達関数G(303)への入力は(1−R7/(R6+R7))倍となるが、その分メイン制御部の回路定数を調整することにより、当該伝達関数301の影響を無くすことができる。
【0042】
このように本実施の形態では、帰還ループが2本設けられ、そのうちマイナーループ部は正帰還であって、且つ当該回路200に対応する伝達関数306が比例要素のみであるという点に大きな特徴がある。また、このようなマイナーループ部が設けられると、ブロック線図上伝達関数301の影響を除き、メイン制御部の伝達関数G(303)とマイナーループ部とは互いに影響が及ばなくなる。
伝達関数301は比例要素のみであってその影響は限定的であり、メイン制御部とマイナーループ部は実質的に独立に設計できるようになっている。すなわち、設計の自由度が高まっている。
【0043】
また、伝達関数Kp(304)及び伝達関数H(305)により求められる伝達関数は、メイン制御部に対応する伝達関数G(303)の制御対象であるが、伝達関数G(303)はLCフィルタ部1に対応する伝達関数H(305)の特性を変化させるものではない。一方、回路200に対応する伝達関数306は、以下に詳細に述べるようにLCフィルタ部1の周波数特性を改善するように作用する。なお、本電源装置10において厳密な意味で制御対象のモデル化を考えた場合、電力変換部3に含まれるMOSFET35のスイッチング遅れや他の遅れ要素も存在することになる。しかし、厳密なモデル表現は難しく、MOSFET35のスイッチング遅れなどがどの程度なのか不明確なため、本願ではLCフィルタ部1の遅れが他に比べて非常に大きいものとしてLCフィルタ部1と、また無視することのできない大きなゲインを有する電力変換部3とを制御対象としてモデル化した場合の例を示すものとする。なお、電力変換部3のゲインKpは図1に関連して述べたように、入力電圧Viによって変化することが分かっている。
【0044】
次にこのマイナーループ部の、LCフィルタ部1の周波数特性に対する作用について説明する。抵抗R6=10KΩ、抵抗R7=1.05KΩとすると、R7/(R6+R7)=0.095(=e0)となる。すなわち、出力電圧Voのe0倍の電圧が伝達関数Kp(304)及び伝達関数H(305)に対して正帰還される。この回路200の伝達関数306(e0)と伝達関数Kp(304)及び伝達関数H(305)の伝達関数((2)式)とから求められる閉ループの伝達関数は、以下の式で表される。
【数11】
具体的な数値を入れて記載すると以下のようになる。
【数12】
なお、(2)式に具体的な数値を入れた式を以下に示す。
【数13】
【0045】
(4)式と(5)式を比較すると分母の定数項の値が減少していることがわかる。この効果を(4)式及び(5)式をボード線図で表して確認する。図10において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。図2にも同様の図を示しているが、図10中、ゲイン曲線311は(4)式を表すゲイン・カーブであり、ゲイン曲線312は(5)式を表すゲイン・カーブである。一方、位相曲線313は(4)式を表す位相カーブであり、位相曲線314は(5)式を表す位相カーブである。明らかに、マイナーループ部を導入することにより、共振ピークが緩和されると共に約104Hzまでは20dB以上ゲインが上がっていることが分かる。また、位相は最終的に180°遅れることは変わりないが、−90°遅れる周波数を共振周波数とすると、約3×104Hzからマイナーループ部を導入することにより約7×103Hzに下がっていることが分かる。このように、マイナーループ部を導入する効果として、LCフィルタ部1の周波数特性が変化し、共振特性を緩和するという効果がある。
【0046】
ここでマイナーループ部を導入するとどうして制御対象たるLCフィルタ部1の周波数特性が変化するかということを簡単に説明しておく。一般的にLCフィルタのような2次系の特性は、伝達関数の分母のs2+2ζωs+ω2で表される。なお、ζは減衰係数、ωは共振周波数である。上でも述べたが(4)式は(5)式と比較すると、その分母の定数項の値が小さくなるため、ω2の値が小さくなる。すなわち、ωが小さくなる。次に、(4)式と(5)式を比較すると1次の係数(1/(CRo)=4.255×104)は変化していないため、ωが小さくなればζは逆に大きくなる。図11(a)及び図11(b)に一般的にζの値によって共振特性がどのように変化するかを示す図を示す。図11(a)はゲインと周波数(ω/ωs:ωsは共振周波数)の関係を表し、図11(b)は位相と周波数の関係を表す。ゲインは、ζが小さければ共振周波数におけるピークが大きくなり、大きくなればなるほど共振周波数におけるピークが緩和されるのが分かる。一方、位相はζが小さいほど急激に位相遅れが発生するが、ζが大きくなると位相遅れが緩やかになる。従って、本実施の形態のようにζが大きくなると共振ピークも緩和されるようになる。
【0047】
本実施の形態のようにマイナーループ部を導入することにより、簡単な構成でLCフィルタ部1の周波数特性を制御することができるようになる。なお、別の方法にて上で述べたように共振ピークを緩和する手法があれば、それを用いても良い。
【0048】
次に図8に示したブロック線図における一巡伝達関数及びその周波数特性を説明する。その前提として、図7で示した制御部2のマイナーループ部以外のメイン制御部の伝達関数は、図12のような回路定数を採用すると、(1)式に従って以下で示すようになる。なお、抵抗R1=1KΩ、抵抗R3=1.3KΩ、抵抗R4=2Ω、キャパシタC2=7.6μFである。
【数14】
(6)式をボード線図で表すと図13のようになる。図13では、上段がゲインの周波数特性を表し、下段が位相の周波数特性を表す。約10Hzから約3×104Hzまで約50dBゲインが減少し、約3×104Hz以上の周波数帯域ではフラットとなっている。また、位相は、約4×102Hzまでに85°程度位相遅れが生じ、それ以上の帯域では0°まで戻るような周波数特性を有する。
【0049】
(4)式と(6)式から図8に示したブロック線図における一巡伝達関数を計算し、ボード線図に表すと図14のようになる。図14では、上段がゲインの周波数特性を表し、下段が位相の周波数特性を表す。ゲインは、10Hz程度までフラットであるが、約6×103Hzまで第1の傾きにて減少し、さらに高周波帯域においては第1の傾きより大きな第2の傾きにて減少する。位相は、102Hzまで、102Hzから2×103Hzまで、2×103Hzから1.5×104Hzまで3段階で−185°程度まで遅れるが、3×105Hz以上の周波数帯域では−180°になる。
【0050】
ここで比較のため従来技術のPI制御器による一巡伝達関数のボード線図と図14に示したマイナーループ部を設けた場合の一巡伝達関数のボード線図とを重ねてみると図15のようになる。図15では、上段がゲインの周波数特性を表し、下段が位相の周波数特性を表す。上段において曲線81はマイナーループ部を設けた場合のゲインカーブであり、曲線82はマイナーループ部がない場合のゲインカーブである。このように、104Hz程度までマイナーループ部が設けられた場合の方がゲインが高くなっており、ゲイン交差周波数も1.2×103Hzから5×103Hzと高くなっていることが分かる。さらに共振周波数におけるピークもなくなっている。また、下段において曲線83はマイナーループ部がない場合の位相カーブであり、曲線84はマイナーループ部が設けられた場合の位相カーブである。図10でも説明したように、減衰係数ζが大きくなった効果によりマイナーループ部が設けられた場合の曲線84の方が、位相の急激な変化が少なくなっており、位相余裕も約50°確保され、安定性も確保できている。このように高ゲイン化による高速応答も実現できるようになる。
【0051】
なお、ゲイン交差周波数が上昇すると、閉ループの伝達関数において広帯域化につながる。
【0052】
次に、定常状態における電力変換部3の詳細な動作を図16を用いて説明する。なお、縦軸は電圧[V]をあらわし、横軸は時間[t]を表す。最初に、クロック生成器38が生成したクロック信号の立ち上がりに応じて(a)、SR−FF37のQ端子の出力Vdがオンになる。SR−FF37のQ端子の出力Vdがオンになるのと同時に、Q反転端子の出力がオフになるので、積分器32のスイッチ32cのスイッチがオフになり、積分器32においてLCフィルタ部1への入力電圧Vの積分動作が開始される(b)。積分器32の出力Vcと制御部2の出力Veはコンパレータ31により比較され、電圧Vcが電圧Ve未満である間はコンパレータ31の出力はオフ(ロー)のままであり、SR−FF37のR端子への入力もオフのままとなるので、Q端子の出力Vdはオンのままである(c)。電圧Vcが電圧Ve以上となると、コンパレータ31の出力がオン(ハイ)となるので、SR−FF37のR端子への入力はオンとなり、Q端子の出力Vdはオフとなる(d)。一方、Q反転端子の出力はオンとなるので、積分器32のスイッチ32cはオンとなり、積分器32の出力Vcの電圧は初期状態に戻る。なお、SR−FF37のQ端子の出力Vdは、再度クロック生成器38が生成したクロック信号の立ち上がりまで、オフのままとなる(e)。以下の動作を繰り返す。なお、積分器32の入力は、ドライブ回路33がMOSFET35にオン信号を出力中のMOSFET35のソースの電圧であり、基本的に入力電源36の入力電圧Viである。従って、なお、積分器32の積分の結果である出力Vcの電圧の上昇は、入力電圧Viが上昇すれば早くなり、下降すれば遅くなるようになっている。
【0053】
また、入力変動が発生した場合の動作を図17を用いて説明する。なお、縦軸は電圧[V]を表し、横軸は時間[t]を表す。図17の第1段目に示すように、入力電源36の入力電圧Viが徐々に上昇すると、積分器32の出力Vcの電圧上昇は早くなる。すなわち、積分器32の出力Vcの傾斜は、入力電圧Viが上昇するにつれて、f、g、hと急になる。そうすると、出力Vcの電圧が制御部2の出力Veに達するまでの時間は、SR−FF37のQ端子の出力Vdのパルス幅i、j、kで示されるように短くなる。結果として、LCフィルタ部1への入力Vは、最下段に示すように、SR−FF37のQ端子の出力Vdのパルス幅を有し、入力電圧Viと同じ電圧を有する信号となる。すなわち、低いViの場合にはパルス幅が長くなり、高いViの場合にはパルス幅は短くなる。より具体的には、Viとパルス幅の積が同一となるように制御される(VT積一定又はET積一定)。これにより、制御部2の出力Veが変わらなくても出力電圧Voは一定に制御されることになり、結果として入力変動に伴う制御部2のゲイン変動は抑制されることになる。
【0054】
なお、制御部2の出力Veと三角波発生器の出力VcとをPWM比較器で比較して、三角波発生器の出力Vcの電圧が制御部の出力Veの電圧以下となった場合にドライブ回路を介してMOSFETをオン又はオフするような従来の電力変換部では、図18に示すように、入力電圧Viが上昇すると制御部の出力Veの電圧が下がるため、PWM比較器の出力パルスのパルス幅は狭くなり、LCフィルタ部1への入力Vのパルス幅も狭くなる。なお、入力Vの高さ(電圧)は、入力電圧Viと同じである。しかし、入力変動が制御部2に影響を及ぼしてしまっているため、図3に示した問題が発生してしまう。
【0055】
このように本実施の形態に拠れば、図3に示したような入力変動による周波数特性の変動を回避できるようになり、入力変動に対する安定性の問題は解決される。
【0056】
[実施の形態2]
次にメイン制御器がPID制御器である場合の例を説明する。すなわち制御部2は、図19に示すような制御部2aとなる。すなわち、抵抗R1乃至R4並びにR6及びR7と、キャパシタC1及びC2と、増幅器21と、基準電圧電源22とを含む。抵抗R1及びキャパシタC1は、LCフィルタ部1の負荷Roの正極側の端子に接続されている。すなわち、出力電圧Voが入力される。キャパシタC1と抵抗R2は直列に接続されており、キャパシタC1及び抵抗R2は抵抗R1と並列に接続されている。従って、その一端がキャパシタC1に接続している抵抗R1の他端は、抵抗R2に接続されている。また、抵抗R1及びR2は、増幅器21の負極側入力端子に接続されており、さらに抵抗R4及びキャパシタC2に接続されている。キャパシタC2と抵抗R3は直列に接続されており、キャパシタC2及び抵抗R3は抵抗R4と並列に接続されている。従って、その一端がキャパシタC2と接続している抵抗R4の他端は、抵抗R3と接続されている。なお、抵抗R3及びR4は増幅器21の出力端子及び電力変換部3のコンパレータ31の負極側入力端子に接続されている。なお、抵抗R6の一端はLCフィルタ部1の負荷Roの正極側の端子に接続されており、抵抗R6の他端は抵抗R7及び増幅器21の正極側入力端子に接続されている。抵抗R7の他端は基準電圧電源22の正極側端子に接続されており、基準電圧電源22の負極側端子は接地されている。なお、回路200は抵抗R6及びR7を含む。
【0057】
図19に示した制御部2aの回路200以外のメイン制御部の伝達関数は、以下のとおりである。
【数15】
【0058】
但し、N0、N1、N2、D0及びD1は係数であって、抵抗R1乃至R4及びキャパシタC1及びC2との関係は以下のとおりである。
【数16】
【0059】
より具体的には図20のテーブルのような回路定数を使用する。すなわち、R1=1KΩ、R2=52KΩ、R3=1KΩ、R4=370KΩ、C1=3.8nF、C2=2.7nFである。抵抗R6及びR7については第1の実施の形態と同じである。尚、本回路定数は図8のブロック線図上において伝達関数301によりR6/(R6+R7)倍ゲインが下がることを考慮して、メイン制御部の伝達関数Gのゲインを(R6+R7)/R6倍して計算してある。この回路定数を基に(7)式に相当するメイン制御部の伝達関数を表すと、以下に示すようになる。
【数17】
【0060】
この(8)式をボード線図に表すと図21のようになる。図21では、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。図13とは異なり、ゲインは約60Hzから約5×104Hzまで減少するが、それ以上の高帯域では再度ゲインが増加するような特性を示している。また、位相も一旦約2KHzで約−80°まで遅れるが、その後進み始め約5×104Hz以降は位相進み状態となる。
【0061】
次に本実施の形態に係る一巡伝達関数のボード線図を図22に示す。図22では上段にゲインの周波数特性を、下段に位相の周波数特性を表す。ゲインはPI制御器を用いた図14の場合に比して全体として高くなっている。また、7×103Hzから5×104Hzまでは比較的ゲイン曲線の傾斜が大きい周波数帯域51が設けられている。またゲイン交差周波数は約2×105Hzとなっており、これもPI制御器と比べても高くなっている。位相においても、周波数帯域51に対応して位相遅れが−205°程度と大きくなり、再度−128°程度まで戻る部分が生じている。
【0062】
ここで比較のため従来技術のPID制御器による一巡伝達関数のボード線図と図22に示したマイナーループ部を設けた場合の一巡伝達関数のボード線図とを重ねてみると図23のようになる。図23では、上段がゲインの周波数特性を表し、下段が位相の周波数特性を表す。マイナーループ部を設けない場合のゲイン曲線54とマイナーループ部を設けた場合のゲイン曲線53とを比較すると、2.5×104Hzまでマイナーループ部が設けられた方の曲線53の方がゲインが高くなっており、共振周波数におけるピークも緩和されている。但し、ゲイン交差周波数は曲線53及び54で同じになっている。また、周波数帯域51ではゲイン曲線53の傾きはゲイン曲線54より大きくなっている。位相についても、マイナーループ部を設けた場合の位相曲線56とマイナーループを設けない場合の位相曲線55を比較すると、1×104Hzから3×105Hzまでの帯域において、位相が逆の動きをしているが、安定性を判断する上で重要なゲイン交差周波数における位相余裕は、位相曲線56の方でも約50°確保されており安定性は維持されている。
【0063】
このようにメイン制御部がPI制御器であってもPID制御器であっても同様に、マイナーループ部によりLCフィルタ部1及び電力変換部3で構成される制御対象の周波数特性を変化させ、さらに高ゲイン化又はゲインの高傾斜化による高速応答を可能にすることができる。
【0064】
なお、電力変換部3の動作は第1の実施の形態において説明したとおりであり、このような電力変換部3を導入することにより入力電圧の変動があっても、制御部2aとは別に当該入力電圧の変動を抑制するように動作するため、安定性が確保されるようになる。
【0065】
[実施の形態3]
第3の実施の形態では、第2の実施の形態とは異なるPID制御器を制御部に採用する例を示す。
【0066】
すなわち、図19に示した制御部2aにおける抵抗R4を取りはずした回路である。より具体的には図24に示すように、制御部2bは、抵抗R1、R2、R3、R6及びR7と、キャパシタC1及びC2と、増幅器21と、基準電圧電源22とを含む。抵抗R1及びキャパシタC1は、LCフィルタ部1の負荷Roの正極側の端子に接続されている。キャパシタC1と抵抗R2は直列に接続されており、キャパシタC1及び抵抗R2は抵抗R1と並列に接続されている。従って、その一端がキャパシタC1に接続している抵抗R1の他端は、抵抗R2に接続されている。抵抗R1及びR2は、増幅器21の負極側入力端子に接続されており、さらにキャパシタC2に接続されている。キャパシタC2と抵抗R3は直列に接続されている。また、抵抗R3は増幅器21の出力端子及び電力変換部3のコンパレータ31の負極側入力端子に接続されている。なお、抵抗R6の一端はLCフィルタ部1の負荷Roの正極側の端子に接続されており、抵抗R6の他端は抵抗R7及び増幅器21の正極側入力端子に接続されている。抵抗R7の他端は基準電圧電源22の正極側端子に接続されており、基準電圧電源22の負極側端子は接地されている。なお、回路200は、抵抗R6及びR7を含む。
【0067】
このような制御部2bの回路200以外のメイン制御部の伝達関数は、基本的には(7)式のとおりであって、N0、N1、N2、D0及びD1は、抵抗R1乃至R3並びにキャパシタC1及びC2で以下のとおり表される。
【数18】
このようなメイン制御部の伝達関数であっても第2の実施の形態における効果を奏することができる。なお、マイナーループ部がメイン制御部とは実質的に独立に設計できる点についても同様である。
【0068】
[実施の形態4]
理解を容易にするため、まず本発明の第4の実施の形態に係る電源回路のブロック線図を図25に示す。
【0069】
このブロック線図では、出力電圧Voは負帰還されて基準電圧Vrefとの差が計算され、その計算結果である(Vref−Vo)がメイン制御器に対応する伝達関数501に入力される。伝達関数501は、図25にも示されているようにK1という比例定数のみである。また、出力電圧Voはマイナー制御器に対応する伝達関数504に入力された後に正帰還され、伝達関数501の出力と加算される。
伝達関数504は、図25に示した式で表される。メイン制御器に対応する伝達関数501の出力の値とマイナー制御器に対応する伝達関数504の出力の値の加算結果は、電力変換部に対応する伝達関数Kp(502)に入力され、伝達関数Kp(502)の出力はLCフィルタ部に対応する伝達関数H(503)に入力され、当該伝達関数H(503)の出力が出力電圧Voとなる。なお、伝達関数Kp(502)及び伝達関数H(503)から求められる伝達関数は、(2)式で表される。図9で示した電源の仕様及び回路定数は本実施の形態でもそのまま使用するものとする。
【0070】
このようなブロック線図において、伝達関数Kp(502)、伝達関数H(503)及び伝達関数504からなるマイナーループ部5000における閉ループの伝達関数を考える。ここで伝達関数504をG2とすると、KpH/(1−KpHG2)であるから、(2)式及び伝達関数504の式を用いて以下のように計算される。
【数19】
【0071】
ここで(9)式の分母の定数項に注目し、a0及びb0を以下の条件を満たすように設定する。すなわち、定数項を0にするような条件である。
【数20】
そうすると(9)式は以下のように変形される。
【数21】
【0072】
(11)式を見れば分母にsが生じているので、積分器が構成されたことが分かる。このように、伝達関数504を介して出力電圧Voを正帰還することにより、LCフィルタ部及び電力変換部を含む制御対象の周波数特性を変更することができるようになる。
【0073】
例えばa0=1.516×106、b0=1.516×105、b1=−2.018と設定すると、伝達関数504は以下のようになる。
【数22】
【0074】
(12)式のボード線図を図26に示す。図26において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約3×103Hzまではほぼフラットであるが、約3×103Hzから約1×106Hzまでの帯域では上昇している。また、約1×106Hz以上の帯域では再度フラットとなっている。一方位相は、約200Hzから徐々に−180°に向けて遅れてゆく特性となっている。
【0075】
そして(5)式及び(12)式から計算される、マイナーループ部5000における閉ループの伝達関数は以下のようになる。
【数23】
この(13)式をボード線図に表すと図27のようになる。図27において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約1×105Hzまで第1の傾きで減少し、それ以上の周波数帯域では第1の傾きより大きい第2の傾きで減少している。位相は、約3×103Hzまでは−90°でフラットであるが、それ以上の周波数帯域では約1×106Hzで−180°となるまで遅れが生じている。
【0076】
ここでマイナーループ部5000が設けられていない場合におけるLCフィルタ部及び電力変換部を含む制御対象の周波数特性と、図27に示したマイナーループ部5000導入後におけるLCフィルタ部と電力変換部とマイナー制御器とによる閉ループの伝達関数の周波数特性とを図28を用いて比較してみる。図28の上段はゲインの周波数特性を表しており、下段は位相の周波数特性を示している。ゲイン曲線41はマイナーループ部5000が設けられていない場合のゲイン曲線であり、ゲイン曲線42はマイナーループ部5000導入後のゲイン曲線である。ゲインについては、約1×105Hz以上の帯域は同じであるが、それより低周波域では周波数特性が変化している。すなわち、共振周波数付近のピークがなくなり、フラットであった低周波域に積分要素の特性が現れている。これによりメイン制御器側には積分器を設ける必要がなくなる。よって図25のブロック線図で示したようにメイン制御器に対応する伝達関数501は比例定数K1のみで良くなる。
【0077】
また、位相曲線43はマイナーループ部5000が設けられていない場合の位相曲線であり、位相曲線44はマイナーループ部5000導入後の位相曲線である。位相については、高周波域において位相が−180°遅れるのは同じであるが、位相遅れが緩やかになり、且つ約3×104Hzから約6×105Hzまで位相遅れが小さくなっている。すなわち、高周波域での位相余裕が増加しているため、安定性の向上を図ることができるようになる。このように、擬似的な積分器をマイナーループ部5000により形成することにより安定性を向上させ、システムの次数を下げるなど構成を簡易にすることができる。
【0078】
次に、メイン制御器を含む、図25に示したブロック線図の一巡伝達関数を考える。マイナーループ部5000を導入して擬似的な積分要素を形成し、安定性の向上が図られているので、メイン制御器としては安定性を維持しつつ、設計条件に合わせたゲイン調整をするだけである。すなわち、メイン制御器としてはゲイン調整だけでよいから0次(比例要素)となる。この結果、マイナー制御器及びメイン制御器を合わせても1次のシステムとなる。図25に示したようにメイン制御器の伝達関数501は比例定数K1であって、ここではゲイン交差周波数を100KHz以下とするためにK1=0.46(=−6.7dB)とする。伝達関数501をボード線図で表すと図29のようになる。上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは−6.7dBでフラットであり、位相も0°でフラットである。
【0079】
図25に示したブロック線図の一巡伝達関数は(11)式とK1(=0.46)の積であって、図27に示したゲイン曲線を6.7dBだけ下に移動させた形となる。位相については図29に示したように0°でフラットであるから図27に示した位相曲線と変わらない。念のため図30に一巡伝達関数のボード線図を示しておく。ゲイン交差周波数は上で設定したとおり100K(=105)Hz以下であり、その際の位相遅れは112°であって、位相余裕は68°となり、安定なシステムであることが分かる。
【0080】
図25に示したようなブロック線図を実現する電源装置の概要は図7に示すものと同じであって、制御部のみが異なる。本実施の形態に係る制御部2cを図31に示す。制御部2cは、オペアンプ21乃至25と、基準電圧電源26と、抵抗R1乃至R6、Ra、Rb、Rk,Rl,Rm,Rn,Rp,Rq,Rr並びにRsと、キャパシタC1とを含む。キャパシタC1と抵抗R2は、LCフィルタ部1の負荷Roの正極側の端子に接続されている。すなわち、出力電圧Voが入力される。キャパシタC1の他端は抵抗R3とに接続されている。抵抗R3の他端は、抵抗R4とオペアンプ21の負極側入力端子に接続されている。抵抗R2の他端は、オペアンプ21の正極側入力端子及び抵抗R1に接続されている。抵抗R1はオペアンプ21の正極側入力端子に接続されており、抵抗R1の他端は接地されている。抵抗R4の他端は、オペアンプ21の出力端子及び抵抗Rpに接続されている。
【0081】
また抵抗R5も、LCフィルタ部1の負荷Roの正極側の端子に接続されている。すなわち、出力電圧Voが入力される。抵抗R5の他端は、オペアンプ22の負極側入力端子と抵抗R6に接続されている。抵抗R6の他端は、オペアンプ22の出力端子と抵抗Rlとに接続されている。オペアンプ22の正極側入力端子は、基準電圧電源26の正極側端子と抵抗Raに接続されている。基準電圧電源26の負極側端子は接地されている。抵抗Raの他端は抵抗Rbとオペアンプ24の正極側入力端子に接続されている。抵抗Rbはオペアンプ24の正極側入力端子と抵抗Raに接続されており、その他端は接地されている。オペアンプ24の負極側入力端子はオペアンプ24の出力端子と抵抗Rmとに接続されている。
この抵抗Rmの他端はオペアンプ25の負極側入力端子と抵抗Rnとに接続されている。抵抗Rnは、オペアンプ25の負極側入力端子と抵抗Rmとに接続されており、その他端はオペアンプ25の出力端子と抵抗Rqに接続されている。
【0082】
オペアンプ22の出力端子に接続されている抵抗Rlの他端は抵抗Rkとオペアンプ25の正極側入力端子に接続されている。抵抗Rkは、オペアンプ25の正極側入力端子と抵抗Rlに接続されており、その他端は接地されている。
【0083】
オペアンプ21の出力端子に接続されている抵抗Rpの他端はオペアンプ23の正極側入力端子と抵抗Rqに接続されている。オペアンプ25の出力端子に接続されている抵抗Rqの他端は、抵抗Rpとオペアンプ23の正極側入力端子に接続されている。オペアンプ23の出力端子は抵抗Rrに接続されており、抵抗Rrの他端はオペアンプ23の負極側入力端子及び抵抗Rsに接続されている。抵抗Rsは、抵抗Rr及びオペアンプ23の負極側入力端子に接続されており、その他端は接地されている。このオペアンプ23の出力が、電力変換部3に対する制御信号Veとなる。
【0084】
図31中、オペアンプ21とキャパシタC1と抵抗R1乃至R4とを含む回路803は、マイナー制御器を実現しており、図25のブロック線図における伝達関数504は以下のように表される。
【数24】
【0085】
図31中、オペアンプ22と抵抗R5及びR6とを含む回路801と、オペアンプ24及び25と抵抗Ra,Rb,Rk,Rl,Rm及びRnとを含む回路802とにより図25のブロック線図における(Vref−Vo)の演算器及び伝達関数501が実現される。なお回路801において以下のような演算がなされる。
【数25】
すなわち、K1=R6/R5(=0.46)となっているが、Vrefが余分に加算されているため回路802にてその分を減算する。この回路802にて減算されるのは以下に表される数である。
【数26】
原理的にはVrefが減算されれば十分であるが、実際には電力変換部3での三角波オフセット(ここで三角波はVp2=2VとVp1=1.4Vとの間で増減するため、Vref−Vp1=1.1V)を考慮して減算量を調整している。抵抗Ra及びRbにて抵抗分割しているのはその調整のためである。Vref=2.5Vであるから、以下のようにRa及びRbが決定される。
【数27】
【0086】
以上の説明をまとめると、図32に示すような回路定数にする必要がある。すなわち、R1=10KΩ,R2=90KΩ,R3=10KΩ,R4=23.5KΩ,R5=10KΩ,R6=4.6KΩ,Rk,Rl,Rm,Rn,Rp,Rq,Rr及びRs=10KΩ,Ra=28KΩ,Rb=22KΩ,C1=66pFである。
【0087】
なお回路804は、図25の伝達関数501の出力と伝達関数504の出力とを加算する演算器に相当する。
【0088】
また、電力変換部3の動作は第1の実施の形態において説明したとおりであり、このような電力変換部3を導入することにより入力電圧の変動があっても、制御部2cとは別に当該入力電圧の変動を抑制するように動作するため、安定性が確保されるようになる。
【0089】
[実施の形態5]
理解を容易にするため、まず本発明の第5の実施の形態に係る電源回路のブロック線図を図33に示す。
【0090】
このブロック線図では、出力電圧Voは負帰還されて基準電圧Vrefとの差が計算され、その計算結果である(Vref−Vo)がメイン制御器に対応する伝達関数601に入力される。伝達関数601は、図33にも示されているように1次の伝達関数である。また、出力電圧Voはマイナー制御器に対応する伝達関数604に入力された後に正帰還され、伝達関数601の出力と加算される。伝達関数604は、図33に示したように比例定数K2で表される。メイン制御器に対応する伝達関数601の出力の値とマイナー制御器に対応する伝達関数604の出力の値の加算結果は、電力変換部に対応する伝達関数Kp(602)に入力され、伝達関数Kp(602)の出力はLCフィルタ部に対応する伝達関数Ha(603)に入力され、当該伝達関数Ha(603)の出力が出力電圧Voとなる。
【0091】
本実施の形態では、チョークコイルLにその内部抵抗RLとキャパシタCに等価直列抵抗Rcを加えたモデルを考える。従って、伝達関数Kp(602)及び伝達関数Ha(603)から求められる伝達関数は、以下のように表される。
【数28】
図9で示した電源の仕様及び回路定数は本実施の形態でもそのまま使用するものとする。また、RL=100mΩ、Rc=4mΩとする。そうすると、(16)式は以下のように表される。
【数29】
(17)式をボード線図に示すと図34に示すようになる。図34において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。図2で示した制御対象のボード線図と比較すると、内部抵抗RL及び等価直列抵抗Rcにより共振ピークが下がっている。また、高周波域で位相遅れが減少している。
【0092】
なお、伝達関数604はK2であり、K2=0.108とすると図35のようなボード線図となる。図35において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表し、ゲインも位相もフラットであることが分かる。
【0093】
このようなブロック線図において、伝達関数Kp(602)、伝達関数Ha(603)及び伝達関数604からなるマイナーループ部6000における閉ループの伝達関数を考える。この閉ループの伝達関数は、KpHa/(1−KpHaK2)であるから、(16)式から以下のように計算される。
【数30】
ここで(18)式の分母の定数項に注目し、K2を以下の条件を満たすように設定する。すなわち、定数項を0にするような条件である。
【数31】
そうすると(18)式は以下のように変形される。
【数32】
【0094】
(20)式を見れば分母にsが生じているので、積分器が構成されることとなる。このように、比例定数である伝達関数604を介して出力電圧Voを正帰還することにより、LCフィルタ部及び電力変換部を含む制御対象の周波数特性を変更することができるようになる。マイナーループ部6000における閉ループの伝達関数は、より具体的には(17)式及びK2=0.108より計算され、以下のようになる。
【数33】
【0095】
(21)式をボード線図に示すと図36のようになる。図36では、上段にゲインの周波数特性が示され、下段に位相の周波数特性が示されている。ゲインは、ほぼ単調に減少しており、位相は約100Hzにおける−90°から約3×105Hzで−170°程度まで遅れ、そして107Hzで−110°程度まで位相遅れが減少する。
【0096】
ここで図34に示した、マイナーループ部6000が設けられていない場合におけるLCフィルタ部及び電力変換部を含む制御対象の周波数特性と、図36に示した、マイナーループ部6000導入後におけるLCフィルタ部と電力変換部とマイナー制御器とによる閉ループの伝達関数の周波数特性とを図37を用いて比較してみる。図37の上段はゲインの周波数特性を表しており、下段は位相の周波数特性を示している。ゲイン曲線52はマイナーループ部6000が設けられていない場合のゲイン曲線であり、ゲイン曲線51はマイナーループ部6000導入後のゲイン曲線である。ゲインについては、約105Hz以降は同じであるが、それより低周波域では周波数特性が変化している。すなわち、共振周波数付近のピークがなくなり、フラットであった低周波域に積分要素の特性が現れている。これによりメイン制御器側には積分器を設ける必要がなくなる。
【0097】
また、位相曲線54はマイナーループ部6000が設けられていない場合の位相曲線であり、位相曲線53はマイナーループ部6000導入後の位相曲線である。位相については、約105Hz以上の高周波域において−170°程度の位相遅れから次第に位相遅れが減少するのは同じであるが、低周波域においてはマイナーループ部6000導入後の位相遅れが大きくなっている。これはマイナー制御器が0次の伝達関数で表されるため第4の実施の形態のように位相進み補償の効果はないからである。従って、メイン制御器により位相進み補償を行う必要がある。なお、高周波域において位相遅れが減少するのは、等価直列抵抗Rcのためであって、これらによって位相進み補償がないわけではない。このように、擬似的な積分器をマイナーループ部6000により形成することにより、システムの次数を下げるなど構成を簡易にすることができる。
【0098】
次に、メイン制御器を含む、図33に示したブロック線図の一巡伝達関数を考える。マイナーループ部6000を導入して擬似的な積分要素を形成しているので、メイン制御器としては安定性を確保するための制御を行う。すなわち、メイン制御器としては位相進み補償を行って位相余裕を確保する。この結果、マイナー制御器及びメイン制御器を合わせても1次のシステムとなる。
【0099】
メイン制御器の伝達関数601の各係数をN1=2.82,N0=9.26×105及びD0=1.54×106とすると、以下のように表される。
【数34】
【0100】
(22)式をボード線図で表すと図38のようになる。図38において上段はゲインの周波数特性を、下段は位相の周波数特性を表す。ゲインは約2×104Hzまでフラットであるが、それ以上の周波数帯域では上昇している。位相は、約5×102Hzから約105Hzまで位相進みが大きくなり、約105Hz以上の周波数帯域は位相進みが少なくなっている。
【0101】
次にマイナーループ部6000の伝達関数((21)式)とメイン制御部に対応する伝達関数601((22)式)とから計算される一巡伝達関数を図39に示す。図39において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。上で述べたようにゲイン交差周波数は100KHzに設定されており、ゲインはほぼ単調に減少している。一方位相は、約103Hzまで−90°でフラットであり、約103Hzから約106Hzでは位相遅れが徐々に大きくなるが、約106Hz以上の周波数帯域では位相遅れが減少する。なお、位相余裕は約51°であり、安定なシステムであると言える。
【0102】
図33に示したようなブロック線図を実現する電源装置の回路図を図40及び図41に示す。図40に示すように、電源装置10bは、降圧型の電源装置であって、LCフィルタ部1aと、制御部2dと、電力変換部3とから構成される。
制御部2dは、メイン制御器及びマイナー制御器の両方を含み、これらについては図41で詳細に述べる。
【0103】
電力変換部3は、第1の実施の形態における構成と異なる点はないので、ここでは説明を省略する。LCフィルタ部1aは、チョークコイルLと、キャパシタCと、負荷Roとが含まれる。なお、本実施の形態では、上で述べたようにチョークコイルLの内部抵抗RL及びキャパシタCの等価直列抵抗Rcも含まれる。その一端がMOSFET35のソース及びダイオード34のカソード並びに演算器32aの入力端子に接続されているチョークコイルL及び内部抵抗RLの他端は、キャパシタC及び等価直列抵抗Rc並びに負荷Roの正極側端子に接続されている。上で述べたように、その一端がチョークコイルL及び内部抵抗RL及び負荷Roの正極側端子に接続されたキャパシタC及び等価直列抵抗Rcの他端は、負荷Roの負極側端子とダイオード34のアノードと入力電源36の負極側端子と接続されている。
【0104】
図41に制御部2dの詳細な回路図を示す。制御部2dは、オペアンプ41乃至45と、基準電圧電源46と、抵抗R41乃至R45、R4a、R4b、R4k,R4l,R4m,R4n,R4p,R4q,R4r並びにR4sと、キャパシタC41とを含む。抵抗R44は、LCフィルタ部1aの負荷Roの正極側の端子に接続されている。すなわち、出力電圧Voが入力される。抵抗R44の他端は抵抗R45とオペアンプ41の正極側入力端子と接続されている。抵抗R45は、抵抗R44とオペアンプ41の正極側入力端子に接続されており、その他端は接地されている。オペアンプ41の負極側入力端子は当該オペアンプ41の出力端子に接続されている。オペアンプ41の出力端子はまた抵抗R4pに接続されている。
【0105】
また抵抗R41及びR42も、LCフィルタ部1aの負荷Roの正極側の端子に接続されている。すなわち、出力電圧Voが入力される。抵抗R42はキャパシタC41と直列に接続されており、抵抗R42及びキャパシタC41は抵抗R41と並列に接続されている。すなわち、抵抗R41の他端は、抵抗R43及びキャパシタC41とオペアンプ42の負極側入力端子に接続されている。また、その一端が抵抗R42に接続されているキャパシタC41の他端もオペアンプ42の負極側入力端子に接続されている。抵抗R43は、抵抗R41及びキャパシタC41とオペアンプ42の負極側入力端子とに接続されており、その他端はオペアンプ42の出力端子と抵抗R4lとに接続されている。オペアンプ42の正極側入力端子は基準電圧電源46の正極側端子と抵抗R4aとに接続されている。基準電圧電源46の負極側端子は接地されている。
【0106】
抵抗R4aの他端は抵抗R4bとオペアンプ44の正極側入力端子に接続されている。抵抗R4bは、抵抗R4aとオペアンプ44の正極側入力端子に接続されており、その他端は接地されている。オペアンプ44の負極側入力端子はオペアンプ44の出力端子と抵抗R4mとに接続されている。この抵抗R4mの他端はオペアンプ45の負極側入力端子と抵抗R4nとに接続されている。抵抗R4nは、オペアンプ45の負極側入力端子と抵抗R4mとに接続されており、他端はオペアンプ45の出力端子と抵抗R4qに接続されている。
【0107】
オペアンプ42の出力端子に接続されている抵抗R4lの他端は抵抗R4kとオペアンプ45の正極側入力端子に接続されている。抵抗R4kは、オペアンプ45の正極側入力端子と抵抗R4lに接続されており、その他端は接地されている。
【0108】
オペアンプ41の出力端子に接続されている抵抗R4pの他端はオペアンプ43の正極側入力端子と抵抗R4qに接続されている。オペアンプ45の出力端子に接続されている抵抗R4qの他端は、抵抗R4pとオペアンプ43の正極側入力端子に接続されている。オペアンプ43の出力端子は抵抗R4rに接続されており、抵抗R4rの他端はオペアンプ43の負極側入力端子及び抵抗R4sに接続されている。
抵抗R4sは、抵抗R4r及びオペアンプ43の負極側入力端子に接続されており、その他端は接地されている。このオペアンプ43の出力が、電力変換部3に対する制御信号Veとなる。
【0109】
図41中、オペアンプ41と抵抗R44及びR45を含む回路1813は、マイナー制御器に対応する図33のブロック線図における伝達関数604の比例定数K2を実現している。すなわち、K2=R45/(R45+R44)である。
【0110】
図41中、オペアンプ42と抵抗R41乃至R43とキャパシタC41とを含む回路1811と、オペアンプ44及び45と抵抗R4a,R4b,R4k,R4l,R4m及びR4nとを含む回路1812とにより図33のブロック線図における(Vref−Vo)の演算器及び伝達関数601が実現される。なお回路1811において以下のような演算がなされる。
【数35】
【0111】
図33のブロック図に従えば伝達関数601と(Vref−Vo)との積が計算されるが、ここではVrefが余分に加算されている。従って、N0,N1,D0は以下のようになる。
【数36】
【0112】
余分に加算されているVrefを回路1812で減算する。この回路1812にて減算されるのは以下に表される数である。
【数37】
原理的にはVrefが減算されれば十分であるが、実際には電力変換部3での三角波オフセット(ここでは三角波はVp2=2VとVp1=1.4Vとの間で増減するため、Vref−Vp1=1.1V)を考慮して減算量を調整している。抵抗R4a及びR4bにて抵抗分割しているのはその調整のためである。Vref=2.5Vであるから、以下のようにR4a及びR4bが決定される。
【数38】
【0113】
以上の説明をまとめると、図42に示すような回路定数にする必要がある。すなわち、R41=10KΩ,R42=2.7KΩ,R43=6KΩ,R44=10KΩ,R45=1.21KΩ,R4k,R4l,R4m,R4n,R4p,R4q,R4r及びR4s=10KΩ,R4a=28KΩ,R4b=22KΩ,C41=240pFである。
【0114】
なお回路1814は、図33の伝達関数601の出力と伝達関数604の出力を加算する演算器に相当する。
【0115】
また、電力変換部3の動作は第1の実施の形態において説明したとおりであり、このような電力変換部3を導入することにより入力電圧の変動があっても、制御部2dとは別に当該入力電圧の変動を抑制するように動作するため、安定性が確保されるようになる。
【0116】
[実施の形態6]
理解を容易にするため、まず本発明の第6の実施の形態に係る電源回路のブロック線図を図43に示す。
【0117】
このブロック線図では、出力電圧Voは負帰還されて基準電圧Vrefとの差が計算され、その計算結果である(Vref−Vo)がメイン制御器に対応する伝達関数701に入力される。伝達関数701は、図43にも示されているように以下に示す式で表される。
【数39】
【0118】
また、出力電圧Voはマイナー制御器に対応する伝達関数704に入力された後に正帰還され、伝達関数701の出力と加算される。伝達関数704は、図43に示したように以下の式で表される。
【数40】
メイン制御器に対応する伝達関数701の出力の値とマイナー制御器に対応する伝達関数704の出力の値の加算結果は、電力変換部に対応する伝達関数Kp(702)に入力され、伝達関数Kp(702)の出力はLCフィルタ部に対応する伝達関数H(703)に入力され、当該伝達関数H(703)の出力が出力電圧Voとなる。なお、伝達関数Kp(702)及び伝達関数H(703)から求められる伝達関数は、(3)式で表される。また、図9で示した電源の仕様及び回路定数は本実施の形態でもそのまま使用するものとする。
【0119】
このようなブロック線図において、伝達関数Kp(702)、伝達関数H(703)及び伝達関数704からなるマイナーループ部7000における閉ループの伝達関数を考える。ここで伝達関数704をG3とすると、KpH/(1−KpHG3)であるから、(3)式及び(24)式を用いて以下のように計算される。
【数41】
ここで(24)式の分母の定数項に注目し、c0及びd0を以下の条件を満たすように設定する。すなわち、定数項を0にするような条件である。
【数42】
そうすると(25)式は以下のように変形される。
【数43】
【0120】
(26)式を見れば分母にsが生じているので、積分器が構成されたことが分かる。このように、(24)式のような伝達関数704を介して出力電圧Voを正帰還することにより、LCフィルタ部及び電力変換部を含む制御対象の周波数特性を変更することができるようになる。
【0121】
例えばc0=1.515×106、d0=1.515×105、d1=−2.510と設定すると、(24)式は以下のようになる。
【数44】
【0122】
(27)式のボード線図を図44に示す。図44において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約3×103Hzまではほぼフラットであるが、約3×103Hzから約6×105Hzまでの帯域では上昇している。また、約6×105Hz以上の帯域では再度フラットとなっている。一方位相は、約200Hzから徐々に−180°に向けて遅れてゆく特性となっている。
【0123】
そして(5)式及び(27)式から計算される、マイナーループ部7000における閉ループの伝達関数は以下のようになる。
【数45】
【0124】
この(28)式をボード線図に表すと図45のようになる。図45において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約1×105Hzまで第1の傾きで減少し、それ以上の周波数帯域では第1の傾きより大きい第2の傾きで減少している。位相は、約1×103Hzまでは−90°でフラットであるが、それ以上の周波数帯域において約1×106Hzで−180°となるまで遅れが生じている。
【0125】
ここでマイナーループ部7000が設けられていない場合におけるLCフィルタ部及び電力変換部を含む制御対象の周波数特性と、図45に示したマイナーループ部7000導入後におけるLCフィルタ部と電力変換部とマイナー制御器とによる閉ループの伝達関数の周波数特性とを図46を用いて比較してみる。図46の上段はゲインの周波数特性を表しており、下段は位相の周波数特性を示している。ゲイン曲線61はマイナーループ部7000が設けられていない場合のゲイン曲線であり、ゲイン曲線62はマイナーループ部7000導入後のゲイン曲線である。ゲインについては、約1×105Hz以上は同じであるが、それより低周波域では周波数特性が変化している。すなわち、共振周波数付近のピークがなくなり、フラットであった低周波域に積分要素の特性が現れている。これによりメイン制御器側には積分器を設ける必要がなくなる。なお、本実施の形態においては、メイン制御器において(23)式に示したように一次遅れ要素を設けているが、以下でも詳細に説明するように、(23)式の分母と(24)式の分母を同一とすることにより、メイン制御器側の一次遅れ要素をキャンセルしている。
【0126】
また、位相曲線63はマイナーループ部7000が設けられていない場合の位相曲線であり、位相曲線64はマイナーループ部7000導入後の位相曲線である。位相については、高周波域において位相が−180°遅れるのは同じであるが、位相遅れが緩やかになり、且つ約3×104Hzから約6×105Hzまで位相遅れが小さくなっている。すなわち、高周波域での位相余裕が増加しているため、安定性の向上を図ることができるようになる。このように、擬似的な積分器をマイナーループ部7000により形成することにより安定性を向上させ、システムの次数を下げることが可能となる。
【0127】
次に、メイン制御器を含む、図43に示したブロック線図の一巡伝達関数を考える。メイン制御器の伝達関数は(23)式であり、c0=1.515×106,及びe0=7.215×105とするならば、(23)式は以下の式で表される。
【数46】
【0128】
(29)式で表される伝達関数701のボード線図を図47に示す。上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約1×105Hzまではフラットであるが、約1×105Hz以上では徐々に減少している。位相は、約5×103Hzまでは0°であるが、徐々に遅れて約107Hzでは90°遅れた状態になる。
【0129】
図43に示したブロック線図の一巡伝達関数は(28)式と(29)式の積であって、以下に示す式で表される。
【数47】
【0130】
(30)式で表される一巡伝達関数のボード線図を図48に示す。上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約1×105Hzまで第1の傾きで減少し、約1×105Hz以上の周波数帯域では第1の傾きより大きい第2の傾きで減少している。また、ゲイン交差周波数は約4×104Hzとなっている。さらに、位相については、約1K(=103)Hzまでは90°の位相遅れ、約1KHz以上の周波数帯域では徐々に遅れが大きくなって約107Hzでは270°の位相遅れになっている。なお、位相余裕は約70°となっており、安定的なシステムであることが分かる。図48を第4の実施の形態に係る一巡伝達関数を示す図30と比較すると、ゲイン曲線はほぼ同じような曲線であるが約105Hz以降の傾きが図48の方が大きくなっていること、及び位相曲線がさらに90°遅れるようになっていることが分かる。これらは図47に示した伝達関数701の影響である。
【0131】
このように本実施の形態と第4の実施の形態ではメイン制御器の伝達関数501(0次)と伝達関数701(1次)とが異なるにもかかわらず、図48に示したように一巡伝達関数のゲイン曲線がほぼ同じとなっており、その理由は以下のとおりである。すなわち、マイナーループ部7000の閉ループ伝達関数は(26)式に示すとおりであるから、メイン制御器の伝達関数701((23)式)を用いると、全体の一巡伝達関数は以下の式で表される。
【数48】
【0132】
(31)式に示すように、メイン制御器の伝達関数701の分母(s+c0)はマイナーループ部7000の閉ループ伝達関数の分子(s+c0)と約分される。なお、マイナーループ部7000の閉ループ伝達関数の分子における(s+c0)は伝達関数704の分母(s+c0)に由来する。従って、全体の一巡伝達関数((32)式)では、メイン制御器の伝達関数の分母の影響は消え去っており、全体の一巡伝達関数((32)式)の分母の次数(3次)は第4の実施の形態における次数((11)式)と同じになっている。従って、本実施の形態における全体の一巡伝達関数のゲイン曲線は第4の実施の形態における全体の一巡伝達関数のゲイン曲線とほぼ同じになっている。よって、メイン制御器の次数を1次にしても、メイン制御器の伝達関数701の分母とマイナーループ部7000の伝達関数704の分母とを一致させることにより、メイン制御器の次数を0次とした場合とほぼ同じ効果を得ることができる。すなわち、メイン制御器とマイナー制御器の次数は共に1次であるが制御器全体としても1次とほぼ同じになる。但し、上で説明したように、メイン制御器の伝達関数701の分母(s+c0)はマイナーループ部7000の閉ループ伝達関数の分子(s+c0)と約分されてしまうので、その分全体の一巡伝達関数における分子の次数が1減ってしまう。従って、位相進み要素が減ってしまったことになるため、位相は270°まで遅れるようになる。
【0133】
次に図43に示したようなブロック線図を実現する電源装置の回路図を説明する。なお、基本的な構成は図7に示したとおりである。制御部2fは、メイン制御器及びマイナー制御器の両方を含み、これらについては以下図49で詳細に述べる。
【0134】
図49に制御部2fの詳細な回路図を示す。制御部2fは、オペアンプ21乃至25と、基準電圧電源26と、抵抗R1乃至R6、Ra、Rb、Rk,Rl,Rm,Rn,Rp,Rq,Rr並びにRsと、キャパシタC1及びC2とを含む。キャパシタC2が追加されたことが図31との差である。キャパシタC1と抵抗R2は、LCフィルタ部1の負荷Roの正極側の端子に接続されている。すなわち、出力電圧Voが入力される。キャパシタC1の他端は抵抗R3とに接続されている。抵抗R3の他端は、抵抗R4とオペアンプ21の負極側入力端子に接続されている。抵抗R2の他端は、オペアンプ21の正極側入力端子及び抵抗R1に接続されている。抵抗R1はオペアンプ21の正極側入力端子に接続されており、抵抗R1の他端は接地されている。抵抗R4の他端は、オペアンプ21の出力端子及び抵抗Rpに接続されている。
【0135】
また抵抗R5も、LCフィルタ部1の負荷Roの正極側の端子に接続されている。すなわち、出力電圧Voが入力される。抵抗R5の他端は、オペアンプ22の負極側入力端子と抵抗R6及びキャパシタC2に接続されている。抵抗R6及びキャパシタC2の他端は、オペアンプ22の出力端子と抵抗Rlとに接続されている。キャパシタC2と抵抗R6は並列に接続されている。オペアンプ22の正極側入力端子は、基準電圧電源26の正極側端子と抵抗Raに接続されている。基準電圧電源26の負極側端子は接地されている。抵抗Raの他端は抵抗Rbとオペアンプ24の正極側入力端子に接続されている。抵抗Rbはオペアンプ24の正極側入力端子と抵抗Raに接続されており、その他端は接地されている。オペアンプ24の負極側入力端子はオペアンプ24の出力端子と抵抗Rmとに接続されている。この抵抗Rmの他端はオペアンプ25の負極側入力端子と抵抗Rnと接続されている。抵抗Rnは、オペアンプ25の負極側入力端子と抵抗Rmとに接続されており、その他端はオペアンプ25の出力端子と抵抗Rqに接続されている。
【0136】
オペアンプ22の出力端子に接続されている抵抗Rlの他端は抵抗Rkとオペアンプ25の正極側入力端子に接続されている。抵抗Rkは、オペアンプ25の正極側入力端子と抵抗Rlに接続されており、その他端は接地されている。
【0137】
オペアンプ21の出力端子に接続されている抵抗Rpの他端はオペアンプ23の正極側入力端子と抵抗Rqに接続されている。オペアンプ25の出力端子に接続されている抵抗Rqの他端は、抵抗Rpとオペアンプ23の正極側入力端子に接続されている。オペアンプ23の出力端子は抵抗Rrに接続されており、抵抗Rrの他端はオペアンプ23の負極側入力端子及び抵抗Rsに接続されている。抵抗Rsは、抵抗Rr及びオペアンプ23の負極側入力端子に接続されており、その他端は接地されている。このオペアンプ23の出力が、電力変換部3に対する制御信号Veとなる。
【0138】
図49中、オペアンプ21とキャパシタC1と抵抗R1乃至R4とを含む回路803は、マイナー制御器を実現しており、図43のブロック線図における伝達関数704を表す(24)式の各係数は以下のように表される。
【数49】
【0139】
図49中、オペアンプ22と抵抗R5及びR6とキャパシタC2とを含む回路801aと、オペアンプ24及び25と抵抗Ra,Rb,Rk,Rl,Rm及びRnとを含む回路802とにより図43のブロック線図における(Vref−Vo)の演算器及び伝達関数701が実現される。なお回路801aにおいて以下のような演算がなされる。
【数50】
【0140】
すなわち、c0=1/(C2R6)、e0=1/(C2R5)となっているが、Vrefが余分に加算されているため回路802にてその分を減算する。この回路802にて減算されるのは以下に表される数である。
【数51】
【0141】
原理的にはVrefが減算されれば十分であるが、実際には電力変換部3での三角波オフセット(ここで三角波はVp2=2VとVp1=1.4Vとの間で増減するため、Vref−Vp1=1.1V)を考慮して減算量を調整している。抵抗Ra及びRbにて抵抗分割しているのはその調整のためである。Vref=2.5Vであるから、以下のようにRa及びRbが決定される。
【数52】
【0142】
以上の説明をまとめると、図50に示すような回路定数にする必要がある。すなわち、R1=10KΩ,R2=90KΩ,R3=10KΩ,R4=29KΩ,R5=21KΩ,R6=10KΩ,Rk,Rl,Rm,Rn,Rp,Rq,Rr及びRs=10KΩ,Ra=28KΩ,Rb=22KΩ,C1=66pF,C2=66pFである。
【0143】
なお回路804は、図43の伝達関数701の出力と伝達関数704の出力を加算する演算器に相当する。
【0144】
また、電力変換部3の動作は第1の実施の形態において説明したとおりであり、このような電力変換部3を導入することにより入力電圧の変動があっても、制御部2fとは別に当該入力電圧の変動を抑制するように動作するため、安定性が確保されるようになる。
【0145】
但し、電力変換部3は、第1の実施の形態において述べたような、三角波の傾斜を入力電圧Viに応じて変化させる回路ではなくともよい。例えば、Kp=Vi/Vp(Vpは三角波のピーク電圧)であるから、入力電圧Viが高くなった場合にVpも同じように高くすればKpは一定となる。図51に一例を示す。縦軸は電圧[V]を表し、横軸は時間[t]を表す。三角波のピーク電圧Vpは入力電圧Viが上昇したのでVp’に上昇する。但し、三角波の周期は変わらないので、三角波の傾斜が大きくなるのと同様の効果が出る。すなわち、従前の入力電圧Viにおいては三角波の電圧Vcは図51に示すように変化するが、入力電圧Viから入力電圧Vi’に上昇すると三角波の電圧はVc’のように変化する。よって、制御部2fの出力Veが同じであっても、従前の三角波の電圧VcがVe以下となる時間1600より、ピーク電圧が上昇した後の三角波の電圧Vc’がVe以下となる時間1601は短くなる。従って、入力電圧Viが上昇するとLCフィルタ部1への入力電圧もVからV’に上昇するが、MOSFET35のオンの時間は短くなるので、VT積一定が保たれるようになる。このように三角波のピーク電圧を入力電圧Viに応じて変化させる回路を使用しても同様の効果を得ることができるようになる。
【0146】
なお、Kp=Vi/Vpとなるのは、MOSFET35がオンとなる時比率dはd=Ve/Vpであるから、d・Vi=Kp・Veと表され、Kp=d・Vi/Ve=Vi/Vpとなるためである。なお、Vpは上限値Vpmax−下限値Vpminの値でよい。
【0147】
[実施の形態7]
実施の形態1乃至6では、降圧型の電源装置の例を示したが、本発明は、昇圧型及び昇降圧型の電源装置にも適用可能である。降圧型の電源装置との差は、図7の回路100又は図40の回路100bの回路構成である。
【0148】
図52に図7における回路100又は図40における回路100bに相当する昇圧型の回路110を示す。回路110は、入力電源111、チョークコイル112、MOSFET113と、ダイオード114と、キャパシタ115と、負荷116とを含む。入力電源111の正極側端子はチョークコイル112に接続されている。チョークコイルの他端はMOSFET113のドレイン及びダイオード114のアノードに接続されている。ダイオード114のカソードは、キャパシタ115及び負荷116の正極側端子に接続されている。キャパシタ115の他端及び負荷116の負極側端子は、MOSFET113のソース及び入力電源111の負極側端子と接続されている。なお、図示されていないが、MOSFET113のゲートは電力変換部3のドライブ回路に接続されており、負荷116の正極側端子は制御部に接続されている。なお、入力電源111の正極側端子及びチョークコイル112の一端が、積分器32の演算器32aの入力端子に接続される。
【0149】
図53に図7における回路100又は図40における回路100bに相当する昇降圧型の回路120を示す。回路120は、入力電源121、チョークコイル122、MOSFET123と、ダイオード124と、キャパシタ125と、負荷126とを含む。入力電源121の正極側端子はMOSFET123のドレインに接続されている。MOSFET123のソースはチョークコイル122とダイオード124のカソードに接続されている。ダイオード124のアノードはキャパシタ125及び負荷126の正極側端子に接続されている。チョークコイル122及びキャパシタ125の他端は、負荷126の負極側端子及び入力電源121の負極側端子に接続されている。なお、図示されていないが、MOSFET123のゲートは電力変換部3のドライブ回路に接続されており、負荷126の正極側端子は制御部に接続されている。なお、入力電源121の正極側端子とMOSFET123のドレインが、積分器32の演算器32aの入力端子に接続される。但し、MOSFET123のソース及びチョークコイル122の一端並びにダイオード124のカソードが、積分器32の演算器32aの入力端子に接続される場合もある。
【0150】
以上本発明の実施の形態を説明したが、これらは例にすぎず上記のような設計思想を用いた他の回路を採用しても良い。
【0151】
また、第6の実施の形態では、メイン制御器及びマイナー制御器の伝達関数の分母を1次とした例を示したが、同一であれば2次以上であってもよい。
【0152】
さらに、電力変換部3の構成は上で述べたような構成に限定されず、例えば特開昭59−144364号記載の技術を用いても良い。すなわち、入力電圧をオン・オフするスイッチと、スイッチによりオン・オフされる信号をLCフィルタで平滑して出力電圧を得るスイッチング電源回路と、スイッチング電源回路のLCフィルタ中のインダクタの電流を検出する電流検出回路と、スイッチング電源回路の出力電圧を検出する電圧検出回路と、電流検出回路及び電圧検出回路の出力を受け、スイッチのオン・オフ時間を制御するパルス巾変調回路とを備える。
このように電圧検出回路により検出された出力電圧をパルス巾変調回路に帰還すると共に、電流検出回路により検出された電流に対応する信号も帰還するので、入力電圧変動の影響を抑圧するものである。
【0153】
さらに、電力変換部3の構成には、例えば特許3161839号記載の技術を用いても良い。すなわち、スイッチング素子およびインダクタを含みスイッチング素子のオン期間にインダクタに蓄積したエネルギをスイッチング素子のオフ期間に出力側に放出させることにより直流電圧変換を行うチョッパ回路よりなる主回路と、スイッチング素子をオン・オフ制御する制御回路とを備える。そして、制御回路は、主回路の出力電圧に比例した検出電圧と設定電圧との差分を誤差電圧として出力する誤差検出部と、スイッチング素子のオンに伴って所定の時定数で充電が開始されるコンデンサの両端電圧が誤差電圧に達するとスイッチング素子をオフにするとともにコンデンサを放電させ、インダクタの蓄積エネルギーが規定値以下まで放出されたことを検出するとスイッチング素子をオンにする判定制御部と、入力電圧の変動に対して主回路の出力電圧を一定に保つように入力電圧が上昇すると上記時定数を小さくする方向に調節するオン時間調節部とを具備するものである。
【0154】
さらに、電力変換部3の構成には、例えば特開2002−252979号記載の技術を用いても良い。すなわち、スイッチング素子のON幅信号により出力電圧を制御するスイッチング電源において、ON幅を決定するPWMコンパレータと、周波数一定、且つ入力電圧により三角波の傾斜が可変する発振器と、当該出力電圧と基準電圧の差を増幅する誤差増幅器とを備え、PWMコンパレータは発振器の出力波形と誤差増幅器の出力とを比較してON幅信号を形成するものである。
【0155】
さらに、電力変換部3の構成には、例えば米国特許5278490号記載の技術を用いても良い。すなわち、この特許のスイッチング回路は、入力ノード、出力ノード、参照ノード、スイッチ、及び出力ノードでチョップされた信号を生成するために下辺スイッチデューティレシオの一連のサイクルで上記スイッチを循環させるためのフィードバック制御回路を含んでいる。フィードバック制御回路の1の形態は、それぞれのサイクルの間におけるチョップされた信号の平均値を表すフィードバック信号を生成するために、各サイクルの間、チョップされた信号を積分する。比較回路は、フィードバック信号のレベルが参照信号のレベルと等しいという状態の発生を表すコントロール信号を生成し、スイッチ制御回路は、参照信号に線形に関係するチョップされた信号の平均値を維持するために、上記状態の発生に従ってスイッチデューティレシオを変化させる。フィードバック制御回路の別の形態は、各サイクル間におけるチョップされた信号の時間積分値と参照ノードに結合された参照信号の時間積分値との差を表すフィードバック信号を生成する。比較回路は、チョップされた信号の時間積分値と参照信号の時間積分値との差がゼロであるという状態の発生を表すコントロール信号を生成し、その状態の発生に従って、スイッチ制御回路は積分器リセットなしでスイッチデューティレシオを変化させる。
【0156】
さらに、電力変換部3の構成には、例えば米国特許5055767号記載の技術を用いても良い。すなわち、スイッチング電圧レギュレータ回路は、当該スイッチング電圧レギュレータ回路のための入力電圧のソースに接続するための入力と、電流スイッチング手段と、当該電流スイッチング手段のオン及びオフのスイッチング周波数を制御するためのオシレータ手段とを含み、さらにフィードバックループにおいて誤差アンプ手段を含む。そしてスイッチング電圧レギュレータ回路においてフィードバックループを実装する際に使用される積分回路は、電流スイッチング手段のオン及びオフのスイッチング・デューティサイクルを制御するための信号を出力するアナログ・マルチプライヤ手段を有している。この出力信号は、スイッチング電圧レギュレータ回路の入力電圧の大きさにより分割された、誤差アンプ手段からの誤差信号の大きさに等しい値からの変化と共に直ぐに且つ実質的に比例して変化する大きさを有するものである。
【0157】
なお、このような5つの公報には、いずれも本発明の出力電圧の正帰還という観点を示しておらず、応答性を向上させるために出力電圧の正帰還を導入した場合、入力変動が安定性に影響するという特有の着想がないため、本発明を動機付けるものではない。
【0158】
また、上で述べた本発明の実施の形態をまとめると、以下のような形態も可能となる。
【0159】
すなわち、実施の形態の第1の態様に係る電源装置は、出力の電圧時間積を一定にするように入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを有し、上記制御回路は、出力電圧に応じた第1の電圧を電力変換回路に負帰還するためのメジャーループと、出力電圧に応じた第2の電圧を電力変換回路に正帰還するためのマイナーループとを構成する。
【0160】
このように正帰還を行うためのマイナーループを設けることにより電力変換回路とLCフィルタとを含む制御対象の周波数特性を変更して高速応答性を実現し、電力変換回路をその出力の電圧時間積が一定となるように構成することにより入力変動に対して安定的に動作する電源装置が実現される。
【0161】
なお、上で述べたメジャーループがPI制御器を含み、第2の電圧が出力電圧に比例した電圧であるような構成であってもよい。また、上で述べたメジャーループがPID制御器を含み、第2の電圧が出力電圧に比例した電圧であるような構成であってもよい。メイン制御器を1次又は2次の伝達関数に対応する回路とし、マイナー制御器を0次の伝達関数に対応する回路とする場合を示すものである。
【0162】
さらに、上で述べたマイナーループにおいて、電力変換回路及びLCフィルタを含む制御対象に対して擬似的な積分制御要素を構成するようにしてもよい。メイン制御器において積分要素を用意せずとも、擬似的な積分要素が構成されるため、実際の回路要素を少なくすることができるようになる。
【0163】
さらに、上で述べた第1の電圧を出力電圧と基準電圧との差に比例する電圧とし、上で述べたマイナーループにおいて、
【数53】
(a0、b0及びb1は係数)で表される伝達関数を実現し、電力変換回路及びLCフィルタを含む制御対象の伝達関数とマイナーループにおいて実現される伝達関数とにより構成される閉ループの伝達関数の分母の定数項が0又は実質的に0になるように少なくともa0及びb0を設定するようにしてもよい。メイン制御器を0次の伝達関数に対応する回路とし、マイナー制御器を1次の伝達関数に対応する回路とする場合を示すものである。
【0164】
また、上で述べたメジャーループにおいて、
【数54】
(D0、N0及びN1は係数)で表される伝達関数を実現し、電力変換回路及びLCフィルタを含む制御対象の伝達関数とマイナーループにおいて実現される比例要素のみからなる伝達関数とにより構成される閉ループの伝達関数の分母の定数項が0又は実質的に0になるようにマイナーループにおいて実現される比例要素の係数が設定されるようにしてもよい。メイン制御器を1次の伝達関数に対応する回路とし、マイナー制御器を0次の伝達関数に対応する回路とする場合を示すものである。
【0165】
実施の形態の第2の態様に係る電源装置は、出力の電圧時間積を一定にするように入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを有し、上で述べた制御回路は、出力電圧に応じた第1の電圧を前記電力変換回路に負帰還する負帰還回路と、出力電圧に応じた第2の電圧を電力変換回路に正帰還する正帰還回路とを有する。
【0166】
このように正帰還を行うための正帰還回路を設けることにより電力変換回路とLCフィルタとを含む制御対象の周波数特性を変更して高速応答性を実現し、電力変換回路をその出力の電圧時間積が一定となるように構成することにより入力変動に対して安定的に動作する電源装置が実現される。
【0167】
なお、上記制御回路は差動増幅器を備え、上記負帰還回路は差動増幅器の反転入力端子に接続され、上記正帰還回路が差動増幅器の非反転入力端子に接続されるような構成であってもよい。1つの差動増幅器にて負帰還と正帰還を行うことができるため、簡易な構成にて上記の効果を実現することができるようになる。
【0168】
また、上記負帰還回路が、比例制御要素と積分制御要素とにより構成されるようにしてもよい。さらに、上記負帰還回路が、比例制御要素と積分制御要素と微分制御要素とにより構成されるようにしてもよい。
【0169】
さらに、上記正帰還回路が、電力変換回路及びLCフィルタを含む制御対象に対して擬似的な積分制御要素を実現するようにしてもよい。
【0170】
また、上記第1の電圧を出力電圧と基準電圧との差に比例する電圧とし、上記正帰還回路が、
【数55】
(a0、b0及びb1は係数)で表される伝達関数を実現し、電力変換回路及びLCフィルタを含む制御対象の伝達関数と正帰還回路により実現される伝達関数とにより構成される閉ループの伝達関数の分母の定数項が0又は実質的に0になるように少なくともa0及びb0が設定されるようにしてもよい。メイン制御器が0次の伝達関数に対応する回路であり、マイナー制御器が1次の伝達関数に対応する回路である場合を示すものである。
【0171】
さらに、上で述べた負帰還回路が、
【数56】
(D0、N0及びN1は係数)で表される伝達関数を実現し、電力変換回路及びLCフィルタを含む制御対象の伝達関数と正帰還回路により実現される比例要素のみからなる伝達関数とにより構成される閉ループの伝達関数の分母の定数項が0又は実質的に0になるように正帰還回路により実現される比例要素の係数が設定されるようにしてもよい。マイナー制御器が0次の伝達関数に対応する回路であり、メイン制御器が1次の伝達関数に対応する回路である場合を示すものである。
【0172】
実施の形態の第3の態様に係る電源装置は、出力の電圧時間積が一定になるように入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを有し、上で述べた制御回路が、出力電圧に応じた第1の電圧を電力変換回路に負帰還するメジャーループと、出力電圧に比例した電圧を電力変換回路に正帰還するマイナーループとを備え、上で述べたマイナーループが、LCフィルタと同次の伝達関数で構成される。
【0173】
実施の形態の第4の態様に係る電源装置は、出力の電圧時間積が一定になるように入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に出力電圧を供給するLCフィルタと、出力電圧に基づき入力直流電圧の変換を制御するための信号を電力変換回路に出力し、出力電圧に基づき正帰還を行い且つ少なくとも電力変換回路及びLCフィルタを含む制御対象に対して擬似的な積分制御要素を構成するための制御回路とを有する。
【0174】
また、上で述べた制御回路が、少なくとも電力変換回路及びLCフィルタを含む制御対象の伝達関数の次数より低い次数の伝達関数を実現し、出力電圧と基準電圧との差に応じた信号を出力する回路を含むようにしてもよい。
【0175】
実施の形態の第5の態様に係る電源装置は、出力の電圧時間積が一定になるように入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上で述べた制御回路が、出力電圧に基づき正帰還を行い且つ電力変換回路及びLCフィルタを含む制御対象に対して擬似的な1次遅れ要素を構成するための回路を含む。
【0176】
実施の形態の第6の態様に係る電源装置は、出力の電圧時間積が一定になるように入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するLCフィルタと、LCフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを有し、上で述べた制御回路が、第1の伝達関数を実現し、当該第1の伝達関数を介して出力電圧を正帰還させるための第1回路と、第2の伝達関数を実現し、出力電圧と基準電圧との差に応じた信号を出力する第2回路とを含み、第1の伝達関数と第2の伝達関数の分母が同一又は実質的に同一となるようにする。例えば、第1の伝達関数と第2の伝達関数を1次の伝達関数とする。但し2次以降であってもよい。
【0177】
さらに、上で述べた第1回路により、電力変換回路及びLCフィルタを含む制御対象に対して擬似的な積分制御要素を構成するようにしてもよい。
【0178】
また、上で述べた第1の伝達関数が、
【数57】
【0179】
(c0、d0及びd1は係数)で表され、電力変換回路及びLCフィルタを含む制御対象の伝達関数と第1回路の第1の伝達関数とにより構成される閉ループの伝達関数の分母の定数項が0又は実質的に0になるように少なくともc0及びd0が設定されるようにしてもよい。
【0180】
さらに、本発明の第1乃至第6の態様に係る電源装置の電力変換回路が、入力電圧に応じて電圧上昇の傾斜が変化する第1の信号を生成する回路と、制御回路からの第2の信号と第1の信号とを比較して、第1の信号の電圧が第2の信号以上になった場合に第3の信号を出力する回路と、クロック信号に応じてオンになり第3の信号に応じてオフになる駆動信号を生成する回路とを含むようにしてもよい。
【0181】
【発明の効果】
以上述べたように本発明に拠れば、実用性の高い構成で高速応答を実現するのに有効な電源装置を提供することができる。
【図面の簡単な説明】
【図1】前提技術についてのブロック線図の一例を示す図である。
【図2】前提技術における制御対象の伝達関数及びマイナーループ部における閉ループの伝達関数のボード線図である。
【図3】前提技術についての入力変動前後におけるゲイン曲線と位相曲線の変化を示す図である。
【図4】前提技術についてのブロック線図の他の例を示す図である。
【図5】他の前提技術における制御対象の伝達関数及びマイナーループ部における閉ループの伝達関数のボード線図である。
【図6】他の前提技術についての入力変動前後におけるゲイン曲線と位相曲線の変化を示す図である。
【図7】本発明の第1の実施の形態における電源装置の回路図である。
【図8】本発明の第1の実施の形態における電源装置のブロック線図である。
【図9】本発明の第1の実施の形態における回路定数及び電源の仕様を表すテーブルである。
【図10】本発明の第1の実施の形態におけるマイナーループ導入前とマイナーループ導入後の制御対象の伝達関数を示すボード線図である。
【図11】(a)及び(b)は、2次の伝達関数の特性を表すためのζとω並びにゲインと位相の関係を示す図である。
【図12】本発明の第1の実施の形態の制御部における回路定数を表すテーブルである。
【図13】本発明の第1の実施の形態のメイン制御部の伝達関数のボード線図である。
【図14】本発明の第1の実施の形態における一巡伝達関数のボード線図である。
【図15】本発明の第1の実施の形態における一巡伝達関数と従来技術における一巡伝達関数のボード線図である。
【図16】本発明の第1の実施の形態における電力変換部の定常状態における動作を説明するための図である。
【図17】本発明の第1の実施の形態における電力変換部の入力変動時における動作を説明するための図である。
【図18】従来技術における電力変換部の動作を説明するための図である。
【図19】本発明の第2の実施の形態における制御部の回路図である。
【図20】本発明の第2の実施の形態における回路定数を表すテーブルである。
【図21】本発明の第2の実施の形態におけるメイン制御器の伝達関数のボード線図である。
【図22】本発明の第2の実施の形態における一巡伝達関数のボード線図である。
【図23】本発明の第2の実施の形態における一巡伝達関数と従来技術による一巡伝達関数のボード線図である。
【図24】本発明の第3の実施の形態の制御部の回路を示す図である。
【図25】本発明の第4の実施の形態における電源装置のブロック線図である。
【図26】本発明の第4の実施の形態におけるマイナー制御器の伝達関数のボード線図である。
【図27】本発明の第4の実施の形態におけるマイナーループ導入後におけるマイナーループの閉ループの伝達関数のボード線図である。
【図28】本発明の第4の実施の形態におけるマイナーループ導入前の制御対象の伝達関数とマイナーループ導入後におけるマイナーループの閉ループの伝達関数を示すボード線図である。
【図29】本発明の第4の実施の形態におけるメイン制御器の伝達関数のボード線図である。
【図30】本発明の第4の実施の形態における一巡伝達関数のボード線図である。
【図31】本発明の第4の実施の形態に係る制御部の回路図である。
【図32】本発明の第4の実施の形態における制御部の回路定数を示すテーブルである。
【図33】本発明の第5の実施の形態のブロック線図である。
【図34】本発明の第5の実施の形態における制御対象の伝達関数のボード線図である。
【図35】本発明の第5の実施の形態におけるマイナー制御部の伝達関数のボード線図である。
【図36】本発明の第5の実施の形態におけるマイナーループ部の閉ループの伝達関数のボード線図である。
【図37】本発明の第5の実施の形態におけるマイナーループ部の閉ループの伝達関数と制御対象の伝達関数のボード線図である。
【図38】本発明の第5の実施の形態におけるメイン制御部の伝達関数のボード線図である。
【図39】本発明の第5の実施の形態に係る一巡伝達関数のボード線図である。
【図40】本発明の第5の実施の形態における電源装置の回路図である。
【図41】本発明の第5の実施の形態の制御部の回路図である。
【図42】本発明の第5の実施の形態における制御部の回路定数を示すテーブルである。
【図43】本発明の第6の実施の形態においてのブロック線図である。
【図44】本発明の第6の実施の形態におけるマイナー制御部の伝達関数のボード線図である。
【図45】本発明の第6の実施の形態におけるマイナーループ部の閉ループの伝達関数のボード線図である。
【図46】本発明の第6の実施の形態におけるマイナーループ部の閉ループの伝達関数と制御対象の伝達関数のボード線図である。
【図47】本発明の第6の実施の形態におけるメイン制御部の伝達関数のボード線図である。
【図48】本発明の第6の実施の形態における一巡伝達関数のボード線図である。
【図49】本発明の第6の実施の形態における制御部の回路図である。
【図50】本発明の第6の実施の形態における制御部の回路定数を示すテーブルである。
【図51】電力変換部の他の実施例を説明するための波形図である。
【図52】昇圧型の電源装置の回路構成例(一部)を示す図である。
【図53】昇降圧型の電源装置の回路構成例(一部)を示す図である。
【符号の説明】
1,1a LCフィルタ部 2,2a,2b,2c,2d,2f 制御部
3 電力変換部 34 ダイオード
35 MOSFET 36 入力電源
Claims (9)
- 入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、
前記電力変換回路に接続され、前記入力電圧の変動を抑制する入力変動制御回路と、
前記電力変換回路の出力を平滑して負荷に供給するLCフィルタと、
前記LCフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、を具備し、
前記制御回路が、
前記出力電圧に応じた第1の電圧を前記電力変換回路に負帰還するためのメジャーループと、
前記出力電圧に応じた第2の電圧を前記電力変換回路に正帰還するためのマイナーループと、を構成することを特徴とする電源装置。 - 前記マイナーループが、前記LCフィルタと同次の伝達関数で構成されることを特徴とする請求項1記載の電源装置。
- 入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、
前記電力変換回路に接続され、前記入力電圧の変動を抑制する入力変動制御回路と、
前記電力変換回路の出力を平滑して負荷に供給するLCフィルタと、
前記LCフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、を具備し、
前記制御回路が、
前記出力電圧に応じた第1の電圧を前記電力変換回路に負帰還する負帰還回路と、
前記出力電圧に応じた第2の電圧を前記電力変換回路に正帰還する正帰還回路と、を有することを特徴とする電源装置。 - 入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、
前記電力変換回路に接続され、前記入力電圧の変動を抑制する入力変動制御回路と、
前記電力変換回路の出力を平滑して負荷に供給するLCフィルタと、
前記LCフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、
前記出力電圧に基づき前記入力直流電圧の変換を制御するための信号を前記電力変換回路に出力し、前記出力電圧に基づき正帰還を行い且つ少なくとも前記電力変換回路及び前記LCフィルタを含む制御対象に対して擬似的な積分制御要素を構成するための制御回路と、を有する電源装置。 - 前記制御回路が、
少なくとも前記電力変換回路及び前記LCフィルタを含む制御対象の伝達関数の次数より低い次数の伝達関数を実現し、前記出力電圧と基準電圧との差に応じた信号を出力する回路を含む請求項4記載の電源装置。 - 入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、
前記電力変換回路に接続され、前記入力電圧の変動を抑制する入力変動制御回路と、
前記電力変換回路の出力を平滑して負荷に供給するLCフィルタと、
前記LCフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、を具備し、
前記制御回路が、
前記出力電圧に基づき正帰還を行い且つ前記電力変換回路及び前記LCフィルタを含む制御対象に対して擬似的な1次遅れ要素を構成するための回路を含むことを特徴とする電源装置。 - 入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、
前記電力変換回路に接続され、前記入力電圧の変動を抑制する入力変動制御回路と、
前記電力変換回路の出力を平滑して負荷に供給するLCフィルタと、
前記LCフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、を具備し、
前記制御回路が、
第1の伝達関数を実現し、当該第1の伝達関数を介して前記出力電圧を正帰還させるための第1回路と、
第2の伝達関数を実現し、前記出力電圧と基準電圧との差に応じた信号を出力する第2回路とを含み、
前記第1の伝達関数と前記第2の伝達関数の分母が同一又は実質的に同一であることを特徴とする電源装置。 - 前記第1回路により、前記電力変換回路及び前記LCフィルタを含む制御対象に対して擬似的な積分制御要素を構成することを特徴とする請求項7記載の電源装置。
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