JP2004254488A - 電源装置 - Google Patents
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Abstract
【課題】安定的で且つ高速応答が可能な電源装置を提供する。
【解決手段】マイナー制御器に対する伝達関数２０４を介して出力電圧Ｖｏを、電力変換部に対応する伝達関数ＫｐとＬＣフィルタ部に対応する伝達関数Ｈとに対して正帰還することにより、マイナーループ部２０００を導入する。このマイナーループ部２０００により擬似的な積分要素を構成すると共に、電源装置全体の安定性を確保する。また、マイナーループ内に積分要素が構成されるので、メイン制御器において積分制御要素を導入する必要がなく、比例要素のみで制御することができるようになる。このようにシステムの次数を減らすことも可能となる。
【選択図】 図１
【解決手段】マイナー制御器に対する伝達関数２０４を介して出力電圧Ｖｏを、電力変換部に対応する伝達関数ＫｐとＬＣフィルタ部に対応する伝達関数Ｈとに対して正帰還することにより、マイナーループ部２０００を導入する。このマイナーループ部２０００により擬似的な積分要素を構成すると共に、電源装置全体の安定性を確保する。また、マイナーループ内に積分要素が構成されるので、メイン制御器において積分制御要素を導入する必要がなく、比例要素のみで制御することができるようになる。このようにシステムの次数を減らすことも可能となる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、電源装置に関し、より詳しくは電源装置におけるフィードバック制御技術に関する。
【０００２】
【従来の技術】
従来のＰＩＤ制御器による電源装置１０００の回路構成を図３２に示す。電源装置１０００は、降圧型の電源装置であって、ＬＣフィルタ部１０１０と、ＰＩＤ制御器である制御部１０２０と、電力変換部１０３０とから構成される。なお、ＰＩＤ制御器は、応答性を上げるために全体のゲインを調整する比例（Ｐ：Ｐｒｏｐｏｒｔｉｏｎａｌ）要素、定常偏差を少なくするために低周波ゲインを上げる積分（Ｉ：Ｉｎｔｅｇｒａｌ）要素及びゲインを上げたときの位相補償を行う微分（Ｄ：Ｄｅｒｉｖａｔｉｖｅ）要素を組み合わせた制御器である。
【０００３】
制御部１０２０は、抵抗Ｒ２１乃至Ｒ２４と、キャパシタＣ２１及びＣ２２と、増幅器１０２１と、基準電圧電源１０２２とを含む。抵抗Ｒ２１及びキャパシタＣ２１は、ＬＣフィルタ部１０１０の負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。キャパシタＣ２１と抵抗Ｒ２２は直列に接続されており、キャパシタＣ２１及び抵抗Ｒ２２は抵抗Ｒ２１と並列に接続されている。従って、その一端がキャパシタＣ２１に接続している抵抗Ｒ２１の他端は、抵抗Ｒ２２に接続されている。また、抵抗Ｒ２１及びＲ２２は、増幅器１０２１の負極側入力端子に接続されており、さらに抵抗Ｒ２３及びキャパシタＣ２２に接続されている。キャパシタＣ２２と抵抗Ｒ２４は直列に接続されており、キャパシタＣ２２及び抵抗Ｒ２４は抵抗Ｒ２３と並列に接続されている。従って、その一端がキャパシタＣ２２に接続している抵抗Ｒ２３の他端は、抵抗Ｒ２４と接続されている。また、抵抗Ｒ２３及びＲ２４は増幅器１０２１の出力端子に接続されている。増幅器１０２１の正極側の入力端子は基準電圧電源１０２２の正極側端子に接続されており、基準電圧電源１０２２の負極側端子は接地されている。
【０００４】
電力変換部１０３０は、三角波発振器１０３１と、ＰＷＭ比較器１０３２と、ドライブ回路１０３３と、ダイオード１０３４と、ＭＯＳＦＥＴ１０３５と、入力電源１０３６とから構成される。ＰＷＭ比較器１０３２の第１の入力端子は制御部１０２０の増幅器１０２１の出力端子に接続され、第２の入力端子は三角波発振器１０３１に接続される。ＰＷＭ比較器１０３２の出力はドライブ回路１０３３に接続される。ドライブ回路１０３３の出力は、ＭＯＳＦＥＴ１０３５のゲートに接続される。ＭＯＳＦＥＴ１０３５のドレインは、入力電源１０３６の正極側端子に接続されており、ソースはダイオード１０３４のカソード及びチョークコイルＬに接続されている。入力電源１０３６の負極側端子は、ダイオード１０３４のアノードとキャパシタＣと負荷Ｒｏの負極側端子とに接続される。
【０００５】
ＬＣフィルタ部１０１０は、チョークコイルＬと、キャパシタＣと、負荷Ｒｏとが含まれる。その一端がＭＯＳＦＥＴ１０３５のソース及びダイオード１０３４のカソードに接続されているチョークコイルＬの他端は、キャパシタＣ及び負荷Ｒｏの正極側端子に接続されている。上で述べたように、その一端がチョークコイルＬ及び負荷Ｒｏの正極側端子に接続されたキャパシタＣの他端は、負荷Ｒｏの負極側端子とダイオード１０３４のアノードと入力電源１０３６の負極側端子と接続されている。
【０００６】
図３２に示すような制御部１０２０の伝達関数Ｇは、以下のように表される。
【数４】
【０００７】
但し、Ｅ０、Ｅ１、Ｅ２、Ｆ０及びＦ１は係数であって、抵抗Ｒ２１乃至Ｒ２４及びキャパシタＣ２１及びＣ２２との関係は以下のとおりである。
【数５】
【０００８】
より具体的には図３３のテーブルのような回路定数を使用する。すなわち、Ｒ２１＝１ＫΩ、Ｒ２２＝２４Ω、Ｒ２３＝１８０ＫΩ、Ｒ２４＝１５０Ω、Ｃ２１＝１０ｎＦ、Ｃ２２＝５０ｎＦである。そうすると（１）式は、以下に示すようになる。
【数６】
【０００９】
なお、電源装置１０００の仕様及び他の回路定数は図３４に示すものを使用するものとする。すなわち、入力電圧Ｖｉ＝６Ｖ、出力電圧Ｖｏ＝２．５Ｖ、出力電流Ｉｏ＝１Ａ（最大）、チョークコイルＬのリアクタンスＬ＝３μＨ、キャパシタＣのキャパシタンスＣ＝９．４μＦ、負荷Ｒｏ＝２．５Ω、基準電圧Ｖｒｅｆ＝２．５Ｖ、電力変換回路のゲインＫｐ＝２０ｄＢである。
【００１０】
図３２の電源回路１０００をブロック線図で表すと図３５のようになる。すなわち、出力電圧Ｖｏが負帰還されて目標電圧Ｖｒｅｆから引き算され、その結果である（Ｖｒｅｆ−Ｖｏ）が制御器１０２０の伝達関数Ｇに入力される。この伝達関数Ｇの出力は、フィードフォワードされた目標電圧Ｖｒｅｆと加算されて、加算結果が制御対象の伝達関数Ｈに入力され、当該伝達関数Ｈの出力が出力電圧Ｖｏとなる。伝達関数Ｇは上で述べた（１）式の形になる。制御対象の伝達関数Ｈは以下のような式で表される。
【数７】
【００１１】
これはＬＣフィルタ部１０１０と電力変換部１０３０を合わせた伝達関数である。図３４で述べた数値を代入すると以下のとおりになる。
【数８】
【００１２】
一巡伝達関数は、（１）式及び（３）式を掛け合わせたものとなる。より具体的には、（２）式と（４）式を掛け合わせたものとなる。
【００１３】
（４）式をボード線図で表すと図３６のようになる。図３６において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。図３６の例では、３×１０４ＨｚあたりにＬＣフィルタの共振周波数があり、位相が大幅に遅れることが示されている。（２）式をボード線図で表すと図３７のようになる。図３７において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、１０Ｈｚ程度までほぼ一定で、１０Ｈｚ以降約２×１０４Ｈｚまで減少するが、それ以上の周波数帯域では上昇する。位相は、約４×１０２Ｈｚまで遅れるが、それ以上の周波数帯域では位相遅れが減少し、約２×１０４Ｈｚ以降になると位相進み補償が行われるようになっている。このように（２）式及び（４）式から計算される、ＰＩＤ制御器を採用した場合の一巡伝達関数のボード線図は図３８のようになる。
【００１４】
帰還系制御システムでは安定性が重要なため、従来から図３８で示したように一巡伝達関数のボード線図又はナイキスト線図上で安定判別する。安定性は、ゲインが０ｄＢのときの−１８０°からの位相角度を表す位相余裕、位相が−１８０°遅れた際のマイナス側のゲイン量であるゲイン余裕の量により判断される。一般的に、ゲイン余裕は６ｄＢ、位相余裕は４５°乃至６０°必要であると言われている。さらに、このような制御理論的な安定判別の他、一巡伝達関数のゲイン交差周波数（ゲインが０ｄＢとなる周波数）が、その電源のスイッチング周波数以上にならないという条件も満たす必要がある。その理由は、スイッチング周波数以上でゲインを有することになると、そのスイッチング周波数成分のリップル電圧が制御系内に取り込まれ、発振や乱調が生じやすくなるためである。一般的には、スイッチング周波数の１／１０以下にゲイン交差周波数がなるように設計する。
【００１５】
スイッチング周波数は１ＭＨｚであり、図３８では、ゲイン交差周波数１００ＫＨｚ、ゲイン余裕６０ｄＢ以上、位相余裕６４°の安定なシステムになっていることが分かる。
【００１６】
しかしながら電源のシステムには、安定性を前提として更に高速応答性、すなわち負荷等の変動時にも高速に応答し、出力電圧を維持する能力が求められる。図３２で示したシステムが高速応答かを図３８から判断すると、共振周波数近辺でのゲインの落ち込みや、安定性を優先させるために全体的にゲインが低くなっていることから、満足のゆく応答性が得られていない。このように従来手法では安定性と高速応答性を両立するのは難しい。
【００１７】
さらに、米国特許第５５８３７５２号公報（特許文献１）には、図３９に示すような電源装置のブロック線図が示されている。すなわち、出力電圧Ｖｏが負帰還されて目標電圧Ｖｒｅｆとの差が計算され、その計算結果である（Ｖｒｅｆ−Ｖｏ）が制御器に対応する伝達関数１１０１に入力される。図３９において各ブロック内に表される式は伝達関数であり、α，ａ０，ｃ０，ｃ１，ｂ１，ｂ２は係数である。なお、伝達関数１１０３のＬＣは、ＬＣフィルタによる伝達関数を表しており、比例要素を表すものではない。また、出力電圧Ｖｏは伝達関数１１０４にも入力されており、当該伝達関数１１０４の出力と伝達関数１１０１の出力との差が計算される。すなわち、伝達関数１１０４を経由するマイナーループ１１０６は、目標電圧Ｖｒｅｆに対する負帰還となるメインループ１１０５と同様に負帰還となっている。伝達関数１１０４の出力と伝達関数１１０１の出力との差は、伝達関数１１０２に入力され、伝達関数１１０２の出力はＬＣフィルタに対応する伝達関数１１０３に入力され、出力電圧Ｖｏが計算される。
【００１８】
この図３９のブロック線図では、マイナーループ１１０６は負帰還されており、例えば仮に伝達関数１１０４を比例要素のみにすると、伝達関数１１０２と伝達関数１１０３と伝達関数１１０４にて構成される閉ループの伝達関数の周波数特性において、２次系の伝達関数の特性を示す減衰係数ζがさらに共振的になることにより、制御器による制御が困難になる。
【００１９】
また、他の従来技術として特開昭５９−１４４３６４号（特許文献２）には、電流の負帰還をマイナーループとして行う電源装置が示されているが、電流の負帰還を行うために電流検出器が必要となり、電源装置の設計上問題がある。
【００２０】
【特許文献１】
米国特許第５５８３７５２号
【特許文献２】
特開昭５９−１４４３６４号
【００２１】
【発明が解決しようとする課題】
このように従来技術では、安定性を保持しつつ十分に応答性を向上させることのできる電源装置は困難であった。
【００２２】
従って、本発明の目的は、安定性を保持しつつ高速応答を可能とする新規な電源装置を提供することである。
【００２３】
【課題を解決するための手段】
本発明の第１の態様に係る電源装置は、入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上記制御回路が、
【数９】
（ａ０、ｂ０及びｂ１は係数）で表される伝達関数を実現し、当該伝達関数を介して出力電圧を正帰還させるための第１回路と、出力電圧と基準電圧との差に比例する信号を出力する第２回路とを含む。
【００２４】
このように（５）式で表される１次の伝達関数を実現するマイナー制御器を正帰還において導入することにより、ＬＣフィルタ及び電力変換回路とを含む制御対象の伝達関数の周波数特性を変化させ、メイン制御器を比例制御要素としても安定性を確保しつつ高速応答を実現できるようになる。
【００２５】
なお、上で述べた第１回路により、電力変換回路及びＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成するようにしてもよい。このように擬似的な積分制御要素が構成されると、システム全体の次数を低下させることができ、安定性が増し、メイン制御器に基づく高ゲイン化により高速応答も実現できるようになる。
【００２６】
また、電力変換回路及びＬＣフィルタを含む制御対象の伝達関数と第１回路の伝達関数とにより構成される閉ループの伝達関数の分母の定数項が０又は実質的に０になるように少なくともａ０及びｂ０が設定されるようにしてもよい。定数項が０又は実質的に０となるような場合には、制御対象の伝達関数と第１回路の伝達関数とにより構成される閉ループの伝達関数において１／ｓが形成されることになり、積分制御要素が構成されることになる。マイナー制御部を含む閉ループの伝達関数自体に積分特性が含まれることになるため、実際の回路として積分制御要素を構成せずに済む。また、第１回路の伝達関数により制御対象の位相遅れを高周波側に移動させることができれば、位相余裕が増加し、安定性が向上する。
【００２７】
本発明の第２の態様に係る電源装置は、入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上記制御回路が、出力電圧に比例する信号を正帰還する第１回路と、
【数１０】
（Ｄ０、Ｎ０及びＮ１は係数）で表される伝達関数を実現し、出力電圧と基準電圧との差に応じた信号を出力する第２回路とを含む。
【００２８】
このように比例要素で表される０次の伝達関数を実現するマイナー制御器を正帰還において導入することにより、ＬＣフィルタ及び電力変換回路とを含む制御対象の伝達関数の周波数特性を変化させ、（６）式を実現する第２回路により容易に安定性を確保しつつ高速応答を実現できるようになる。
【００２９】
また、上で述べた第１回路により、電力変換回路及びＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成するようにしてもよい。このように擬似的な積分制御要素が構成されると、システム全体の次数を低下させることができ、実際の回路を設けなくとも定常偏差を減少させることができる。
【００３０】
また、電力変換回路及びＬＣフィルタを含む制御対象の伝達関数と第１回路の比例要素のみからなる伝達関数とにより構成される閉ループの伝達関数の分母の定数項が０又は実質的に０になるように第１回路の比例要素の係数が設定されるようにしてもよい。定数項が０又は実質的に０となるような場合には、制御対象の伝達関数と第１回路により実現される伝達関数とにより構成される閉ループの伝達関数において１／ｓが形成されることになり、積分制御要素が構成されることになる。これにより、メイン制御部において積分制御要素を設けずに済む。
【００３１】
本発明の第３の態様に係る、入力直流電源からの入力直流電圧を変換し、ＬＣフィルタを介して負荷に出力電圧を出力する電源装置は、出力電圧に基づき入力直流電圧の変換を制御するための信号を出力し、出力電圧に基づき正帰還を行い且つ少なくともＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成するための制御回路を有する。
【００３２】
また、上で述べた制御回路が、少なくともＬＣフィルタを含む制御対象の伝達関数の次数より低い次数の伝達関数を実現し、出力電圧と基準電圧との差に応じた信号を出力する回路を含むようにしてもよい。擬似的な積分制御要素が構成されているため、メイン制御部及びマイナー制御部の次数を下げても、十分高速性及び安定性を確保することができるようになる。
【００３３】
本発明の第４の態様に係る電源装置は、入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上記制御回路が、出力電圧に基づき正帰還を行い且つ電力変換回路及びＬＣフィルタを含む制御対象に対して擬似的な１次遅れ要素を構成するための回路を含む。
【００３４】
本発明の第５の態様に係る電源装置は、入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上記制御回路が、第１の伝達関数を実現し、当該第１の伝達関数を介して出力電圧を正帰還させるための第１回路と、第２の伝達関数を実現し、出力電圧と基準電圧との差に応じた信号を出力する第２回路とを含み、上記第１の伝達関数と上記第２の伝達関数の分母を同一とする。
【００３５】
このようにすることにより、全体の閉ループ伝達関数において約分される項が出てくるため、全体の次数を増加させることが無く、ＬＣフィルタ及び電力変換回路とを含む制御対象の伝達関数の周波数特性を変化させ、安定性を確保しつつ高速応答性を実現できるようになる。
【００３６】
また、上で述べた第１回路により、電力変換回路及びＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成するようにしてもよい。
【００３７】
さらに、上で述べた第１の伝達関数が、
【数１１】
（ｃ０、ｄ０及びｄ１は係数）で表され、電力変換回路及びＬＣフィルタを含む制御対象の伝達関数と第１回路の伝達関数とにより構成される閉ループの伝達関数の分母の定数項が０又は実質的に０になるように少なくともｃ０及びｄ０が設定されるようにしてもよい。
【００３８】
なお、以下でも具体的に説明するが、本発明の第１乃至第５の態様に係る電源装置を実現する回路は多数存在し、いずれであってもよい。
【００３９】
【発明の実施の形態】
以下で述べる本発明の第１乃至第３の実施の形態は、帰還系制御を行うメイン制御器において、定常偏差を解消するために使用していた積分器を省略して低次元化し、代わりに制御対象である電源装置のＬＣフィルタ部及び電力変換部に正帰還のマイナーループを構成するマイナー制御器を加えることにより、擬似的な積分要素を構成し、定常偏差を解消する構成を有する。このような構成により、メイン制御器側に遅れ要素を省略して低次元化したことによる安定性の向上、及びその安定性の上に成り立つ応答性の向上が期待できる。
【００４０】
［実施の形態１］
理解を容易にするため、まず本発明の第１の実施の形態に係る電源回路のブロック線図を図１に示す。
【００４１】
このブロック線図では、出力電圧Ｖｏは負帰還されて基準電圧Ｖｒｅｆとの差が計算され、その計算結果である（Ｖｒｅｆ−Ｖｏ）がメイン制御器に対応する伝達関数２０１に入力される。伝達関数２０１は、図１にも示されているようにＫ１という比例定数のみである。また、出力電圧Ｖｏはマイナー制御器に対応する伝達関数２０４に入力された後に正帰還され、伝達関数２０１の出力と加算される。伝達関数２０４は、図１に示したように（５）式で表される。メイン制御器に対応する伝達関数２０１の出力の値とマイナー制御器に対応する伝達関数２０４の出力の値の加算結果は、電力変換部に対応する伝達関数Ｋｐ（２０２）に入力され、伝達関数Ｋｐ（２０２）の出力はＬＣフィルタ部に対応する伝達関数Ｈ（２０３）に入力され、当該伝達関数Ｈ（２０３）の出力が出力電圧Ｖｏとなる。なお、伝達関数Ｋｐ（２０２）及び伝達関数Ｈ（２０３）から求められる伝達関数は、（３）式で表される。図３４で示した電源の仕様及び回路定数は本実施の形態でもそのまま使用するものとする。
【００４２】
このようなブロック線図において、伝達関数Ｋｐ（２０２）、伝達関数Ｈ（２０３）及び伝達関数２０４からなるマイナーループ部２０００における閉ループの伝達関数を考える。ここで伝達関数２０４をＧ２とすると、ＫｐＨ／（１−ＫｐＨＧ２）であるから、（３）式及び（５）式を用いて以下のように計算される。
【数１２】
ここで（７）式の分母の定数項に注目し、ａ０及びｂ０を以下の条件を満たすように設定する。すなわち、定数項を０にするような条件である。
【数１３】
そうすると（７）式は以下のように変形される。
【数１４】
【００４３】
（９）式を見れば分母にｓが生じているので、積分器が構成されたことが分かる。このように、（５）式のような伝達関数２０４を介して出力電圧Ｖｏを正帰還することにより、ＬＣフィルタ部及び電力変換部を含む制御対象の周波数特性を変更することができるようになる。
【００４４】
例えばａ０＝１．５１６×１０６、ｂ０＝１．５１６×１０５、ｂ１＝−２．０１８と設定すると、（５）式は以下のようになる。
【数１５】
【００４５】
（１０）式のボード線図を図２に示す。図２において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約３×１０３Ｈｚまではほぼフラットであるが、約３×１０３Ｈｚから約１×１０６Ｈｚまでの帯域では上昇している。また、約１×１０６Ｈｚ以上の帯域では再度フラットとなっている。一方位相は、約２００Ｈｚから徐々に−１８０°に向けて遅れてゆく特性となっている。
【００４６】
そして（４）式及び（１０）式から計算される、マイナーループ部２０００における閉ループの伝達関数は以下のようになる。
【数１６】
この（１１）式をボード線図に表すと図３のようになる。図３において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約１×１０５Ｈｚまで第１の傾きで減少し、それ以上の周波数帯域では第１の傾きより大きい第２の傾きで減少している。位相は、約３×１０３Ｈｚまでは−９０°でフラットであるが、それ以上の周波数帯域では約１×１０６Ｈｚで−１８０°となるまで遅れが生じている。
【００４７】
ここで図３６に示したマイナーループ部２０００が設けられていない場合におけるＬＣフィルタ部及び電力変換部を含む制御対象の周波数特性と、図３に示したマイナーループ部２０００導入後におけるＬＣフィルタ部と電力変換部とマイナー制御器とによる閉ループの伝達関数の周波数特性とを図４を用いて比較してみる。図４の上段はゲインの周波数特性を表しており、下段は位相の周波数特性を示している。ゲイン曲線４１はマイナーループ部２０００が設けられていない場合のゲイン曲線であり、ゲイン曲線４２はマイナーループ部２０００導入後のゲイン曲線である。ゲインについては、約１×１０５Ｈｚ以上の帯域は同じであるが、それより低周波域では周波数特性が変化している。すなわち、共振周波数付近のピークがなくなり、フラットであった低周波域に積分要素の特性が現れている。これによりメイン制御器側には積分器を設ける必要がなくなる。よって図１のブロック線図で示したようにメイン制御器に対応する伝達関数２０１は比例定数Ｋ１のみで良くなる。
【００４８】
また、位相曲線４３はマイナーループ部２０００が設けられていない場合の位相曲線であり、位相曲線４４はマイナーループ部２０００導入後の位相曲線である。位相については、高周波域において位相が−１８０°遅れるのは同じであるが、位相遅れが緩やかになり、且つ約３×１０４Ｈｚから約６×１０５Ｈｚまで位相遅れが小さくなっている。すなわち、高周波域での位相余裕が増加しているため、安定性の向上を図ることができるようになる。このように、擬似的な積分器をマイナーループ部２０００により形成することにより安定性を向上させ、システムの次数を下げるなど構成を簡易にすることができる。
【００４９】
次に、メイン制御器を含む、図１に示したブロック線図の一巡伝達関数を考える。マイナーループ部２０００を導入して擬似的な積分要素を形成し、安定性の向上が図られているので、メイン制御器としては安定性を維持しつつ、設計条件に合わせたゲイン調整をするだけである。すなわち、メイン制御器としてはゲイン調整だけでよいから０次（比例要素）となる。この結果、マイナー制御器及びメイン制御器を合わせても１次のシステムとなる。図１に示したようにメイン制御器の伝達関数２０１は比例定数Ｋ１であって、ここではゲイン交差周波数を１００ＫＨｚ以下とするためにＫ１＝０．４６（＝−６．７ｄＢ）とする。伝達関数２０１をボード線図で表すと図５のようになる。上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは−６．７ｄＢでフラットであり、位相も０°でフラットである。
【００５０】
図１に示したブロック線図の一巡伝達関数は（１１）式とＫ１（＝０．４６）の積であって、図３に示したゲイン曲線を６．７ｄＢだけ下に移動させた形となる。位相については図５に示したように０°でフラットであるから図３に示した位相曲線と変わらない。念のため図６に一巡伝達関数のボード線図を示しておく。ゲイン交差周波数は上で設定したとおり１００Ｋ（＝１０５）Ｈｚ以下であり、その際の位相遅れは１１２°であって、位相余裕は６８°となり、安定なシステムであることが分かる。
【００５１】
図１に示したようなブロック線図を実現する電源装置の回路図を図７及び図８に示す。図７に示すように、電源装置１０は、降圧型の電源装置であって、ＬＣフィルタ部１と、制御部２と、電力変換部３とから構成される。制御部２は、メイン制御器及びマイナー制御器の両方を含み、これらについては図８で詳細に述べる。
【００５２】
電力変換部３は、三角波発振器３１と、ＰＷＭ比較器３２と、ドライブ回路３３と、ダイオード３４と、ＭＯＳＦＥＴ３５と、入力電源３６とから構成される。ＰＷＭ比較器３２の第１の入力端子は制御部２の出力端子に接続され、第２の入力端子は三角波発振器３１に接続される。ＰＷＭ比較器３２の出力はドライブ回路３３に接続される。ドライブ回路３３の出力は、ＭＯＳＦＥＴ３５のゲートに接続される。ＭＯＳＦＥＴ３５のドレインは、入力電源３６の正極側端子に接続されており、ソースはダイオード３４のカソード及びチョークコイルＬに接続されている。入力電源３６の負極側端子は、ダイオード３４のアノードとキャパシタＣと負荷Ｒｏの負極側端子とに接続される。
【００５３】
ＬＣフィルタ部１は、チョークコイルＬと、キャパシタＣと、負荷Ｒｏとが含まれる。その一端がＭＯＳＦＥＴ３５のソース及びダイオード３４のカソードに接続されているチョークコイルＬの他端は、キャパシタＣ及び負荷Ｒｏの正極側端子に接続されている。上で述べたように、その一端がチョークコイルＬ及び負荷Ｒｏの正極側端子に接続されたキャパシタＣの他端は、負荷Ｒｏの負極側端子とダイオード３４のアノードと入力電源３６の負極側端子と接続されている。
【００５４】
図７に示した電源装置１０の動作を簡単に説明すると、制御部２は負荷Ｒｏに現れる出力電圧Ｖｏと基準電圧Ｖｒｅｆに基づいて制御信号ｕを生成する。この制御信号ｕはＰＷＭ比較器３２において三角波発振器３１から出力される三角波信号と比較され、制御信号ｕの電圧に応じたパルス幅の信号が出力される。ＰＷＭ比較器３２の出力信号はドライブ回路３３を介してＭＯＳＦＥＴ３５をオン又はオフする。入力電源３６の入力電圧Ｖｉは、ＭＯＳＦＥＴ３５のオン及びオフに従って変換され、ダイオード３４とチョークコイルＬ及びキャパシタＣとにより構成されるＬＣフィルタとにより平滑化されて負荷Ｒｏに出力電圧Ｖｏとして出力される。これにより出力電圧Ｖｏ及び基準電圧Ｖｒｅｆに基づき安定的な制御がなされる。
【００５５】
図８に制御部２の詳細な回路図を示す。制御部２は、オペアンプ２１乃至２５と、基準電圧電源２６と、抵抗Ｒ１乃至Ｒ６、Ｒａ、Ｒｂ、Ｒｋ，Ｒｌ，Ｒｍ，Ｒｎ，Ｒｐ，Ｒｑ，Ｒｒ並びにＲｓと、キャパシタＣ１とを含む。キャパシタＣ１と抵抗Ｒ２は、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。キャパシタＣ１の他端は抵抗Ｒ３とに接続されている。抵抗Ｒ３の他端は、抵抗Ｒ４とオペアンプ２１の負極側入力端子に接続されている。抵抗Ｒ２の他端は、オペアンプ２１の正極側入力端子及び抵抗Ｒ１に接続されている。抵抗Ｒ１はオペアンプ２１の正極側入力端子に接続されており、抵抗Ｒ１の他端は接地されている。抵抗Ｒ４の他端は、オペアンプ２１の出力端子及び抵抗Ｒｐに接続されている。
【００５６】
また抵抗Ｒ５も、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。抵抗Ｒ５の他端は、オペアンプ２２の負極側入力端子と抵抗Ｒ６に接続されている。抵抗Ｒ６の他端は、オペアンプ２２の出力端子と抵抗Ｒｌとに接続されている。オペアンプ２２の正極側入力端子は、基準電圧電源２６の正極側端子と抵抗Ｒａに接続されている。基準電圧電源２６の負極側端子は接地されている。抵抗Ｒａの他端は抵抗Ｒｂとオペアンプ２４の正極側入力端子に接続されている。抵抗Ｒｂはオペアンプ２４の正極側入力端子と抵抗Ｒａに接続されており、その他端は接地されている。オペアンプ２４の負極側入力端子はオペアンプ２４の出力端子と抵抗Ｒｍとに接続されている。この抵抗Ｒｍの他端はオペアンプ２５の負極側入力端子と抵抗Ｒｎとに接続されている。抵抗Ｒｎは、オペアンプ２５の負極側入力端子と抵抗Ｒｍとに接続されており、その他端はオペアンプ２５の出力端子と抵抗Ｒｑに接続されている。
【００５７】
オペアンプ２２の出力端子に接続されている抵抗Ｒｌの他端は抵抗Ｒｋとオペアンプ２５の正極側入力端子に接続されている。抵抗Ｒｋは、オペアンプ２５の正極側入力端子と抵抗Ｒｌに接続されており、その他端は接地されている。
【００５８】
オペアンプ２１の出力端子に接続されている抵抗Ｒｐの他端はオペアンプ２３の正極側入力端子と抵抗Ｒｑに接続されている。オペアンプ２５の出力端子に接続されている抵抗Ｒｑの他端は、抵抗Ｒｐとオペアンプ２３の正極側入力端子に接続されている。オペアンプ２３の出力端子は抵抗Ｒｒに接続されており、抵抗Ｒｒの他端はオペアンプ２３の負極側入力端子及び抵抗Ｒｓに接続されている。抵抗Ｒｓは、抵抗Ｒｒ及びオペアンプ２３の負極側入力端子に接続されており、その他端は接地されている。このオペアンプ２３の出力が、電力変換部３に対する制御信号ｕとなる。
【００５９】
図８中、オペアンプ２１とキャパシタＣ１と抵抗Ｒ１乃至Ｒ４とを含む回路８０３は、マイナー制御器を実現しており、図１のブロック線図における伝達関数２０４を表す（５）式の各係数は以下のように表される。
【数１７】
【００６０】
図８中、オペアンプ２２と抵抗Ｒ５及びＲ６とを含む回路８０１と、オペアンプ２４及び２５と抵抗Ｒａ，Ｒｂ，Ｒｋ，Ｒｌ，Ｒｍ及びＲｎとを含む回路８０２とにより図１のブロック線図における（Ｖｒｅｆ−Ｖｏ）の演算器及び伝達関数２０１が実現される。なお回路８０１において以下のような演算がなされる。
【数１８】
すなわち、Ｋ１＝Ｒ６／Ｒ５（＝０．４６）となっているが、Ｖｒｅｆが余分に加算されているため回路８０２にてその分を減算する。この回路８０２にて減算されるのは以下に表される数である。
【数１９】
原理的にはＶｒｅｆが減算されれば十分であるが、実際には電力変換部３での三角波オフセット（ここで三角波はＶｐ２＝２ＶとＶｐ１＝１．４Ｖとの間で増減するため、Ｖｒｅｆ−Ｖｐ１＝１．１Ｖ）を考慮して減算量を調整している。抵抗Ｒａ及びＲｂにて抵抗分割しているのはその調整のためである。Ｖｒｅｆ＝２．５Ｖであるから、以下のようにＲａ及びＲｂが決定される。
【数２０】
【００６１】
以上の説明をまとめると、図９に示すような回路定数にする必要がある。すなわち、Ｒ１＝１０ＫΩ，Ｒ２＝９０ＫΩ，Ｒ３＝１０ＫΩ，Ｒ４＝２３．５ＫΩ，Ｒ５＝１０ＫΩ，Ｒ６＝４．６ＫΩ，Ｒｋ，Ｒｌ，Ｒｍ，Ｒｎ，Ｒｐ，Ｒｑ，Ｒｒ及びＲｓ＝１０ＫΩ，Ｒａ＝２８ＫΩ，Ｒｂ＝２２ＫΩ，Ｃ１＝６６ｐＦである。
【００６２】
なお回路８０４は、図１の伝達関数２０１の出力と伝達関数２０４の出力とを加算する演算器に相当する。
【００６３】
［実施の形態２］
理解を容易にするため、まず本発明の第２の実施の形態に係る電源回路のブロック線図を図１０に示す。
【００６４】
このブロック線図では、出力電圧Ｖｏは負帰還されて基準電圧Ｖｒｅｆとの差が計算され、その計算結果である（Ｖｒｅｆ−Ｖｏ）がメイン制御器に対応する伝達関数３０１に入力される。伝達関数３０１は、図１０にも示されているように１次の伝達関数であり、（６）式にて表される。また、出力電圧Ｖｏはマイナー制御器に対応する伝達関数３０４に入力された後に正帰還され、伝達関数３０１の出力と加算される。伝達関数３０４は、図１０に示したように比例定数Ｋ２で表される。メイン制御器に対応する伝達関数３０１の出力の値とマイナー制御器に対応する伝達関数３０４の出力の値の加算結果は、電力変換部に対応する伝達関数Ｋｐ（３０２）に入力され、伝達関数Ｋｐ（３０２）の出力はＬＣフィルタ部に対応する伝達関数Ｈａ（３０３）に入力され、当該伝達関数Ｈａ（３０３）の出力が出力電圧Ｖｏとなる。
【００６５】
本実施の形態では、チョークコイルＬにその内部抵抗ＲＬとキャパシタＣに等価直列抵抗Ｒｃを加えたモデルを考える。従って、伝達関数Ｋｐ（３０２）及び伝達関数Ｈａ（３０３）から求められる伝達関数は、（３）式ではなく、以下のように表される。
【数２１】
図３４で示した電源の仕様及び回路定数は本実施の形態でもそのまま使用するものとする。また、ＲＬ＝１００ｍΩ、Ｒｃ＝４ｍΩとする。そうすると、（１２）式は以下のように表される。
【数２２】
（１３）式をボード線図に示すと図１１に示すようになる。図１１において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。図３６で示した制御対象のボード線図と比較すると、内部抵抗ＲＬ及び等価直列抵抗Ｒｃにより共振ピークが下がっている。また、高周波域で位相遅れが減少している。
【００６６】
なお、伝達関数３０４はＫ２であり、Ｋ２＝０．１０８とすると図１２のようなボード線図となる。図１２において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表し、ゲインも位相もフラットであることが分かる。
【００６７】
このようなブロック線図において、伝達関数Ｋｐ（３０２）、伝達関数Ｈａ（３０３）及び伝達関数３０４からなるマイナーループ部３０００における閉ループの伝達関数を考える。この閉ループの伝達関数は、ＫｐＨａ／（１−ＫｐＨａＫ２）であるから、（１２）式から以下のように計算される。
【数２３】
ここで（１４）式の分母の定数項に注目し、Ｋ２を以下の条件を満たすように設定する。すなわち、定数項を０にするような条件である。
【数２４】
そうすると（１４）式は以下のように変形される。
【数２５】
【００６８】
（１６）式を見れば分母にｓが生じているので、積分器が構成されることとなる。このように、比例定数である伝達関数３０４を介して出力電圧Ｖｏを正帰還することにより、ＬＣフィルタ部及び電力変換部を含む制御対象の周波数特性を変更することができるようになる。マイナーループ部３０００における閉ループの伝達関数は、より具体的には（１３）式及びＫ２＝０．１０８より計算され、以下のようになる。
【数２６】
【００６９】
（１７）式をボード線図に示すと図１３のようになる。図１３では、上段にゲインの周波数特性が示され、下段に位相の周波数特性が示されている。ゲインは、ほぼ単調に減少しており、位相は約１００Ｈｚにおける−９０°から約３×１０５Ｈｚで−１７０°程度まで遅れ、そして１０７Ｈｚで−１１０°程度まで位相遅れが減少する。
【００７０】
ここで図１１に示した、マイナーループ部３０００が設けられていない場合におけるＬＣフィルタ部及び電力変換部を含む制御対象の周波数特性と、図１３に示した、マイナーループ部３０００導入後におけるＬＣフィルタ部と電力変換部とマイナー制御器とによる閉ループの伝達関数の周波数特性とを図１４を用いて比較してみる。図１４の上段はゲインの周波数特性を表しており、下段は位相の周波数特性を示している。ゲイン曲線５２はマイナーループ部３０００が設けられていない場合のゲイン曲線であり、ゲイン曲線５１はマイナーループ部３０００導入後のゲイン曲線である。ゲインについては、約１０５Ｈｚ以降は同じであるが、それより低周波域では周波数特性が変化している。すなわち、共振周波数付近のピークがなくなり、フラットであった低周波域に積分要素の特性が現れている。これによりメイン制御器側には積分器を設ける必要がなくなる。
【００７１】
また、位相曲線５４はマイナーループ部３０００が設けられていない場合の位相曲線であり、位相曲線５３はマイナーループ部３０００導入後の位相曲線である。位相については、約１０５Ｈｚ以上の高周波域において−１７０°程度の位相遅れから次第に位相遅れが減少するのは同じであるが、低周波域においてはマイナーループ部３０００導入後の位相遅れが大きくなっている。これはマイナー制御器が０次の伝達関数で表されるため第１の実施の形態のように位相進み補償の効果はないからである。従って、メイン制御器により位相進み補償を行う必要がある。なお、高周波域において位相遅れが減少するのは、等価直列抵抗Ｒｃのためであって、これらによって位相進み補償がないわけではない。このように、擬似的な積分器をマイナーループ部３０００により形成することにより、システムの次数を下げるなど構成を簡易にすることができる。
【００７２】
次に、メイン制御器を含む、図１０に示したブロック線図の一巡伝達関数を考える。マイナーループ部３０００を導入して擬似的な積分要素を形成しているので、メイン制御器としては安定性を確保するための制御を行う。すなわち、メイン制御器としては位相進み補償を行って位相余裕を確保する。この結果、マイナー制御器及びメイン制御器を合わせても１次のシステムとなる。
【００７３】
メイン制御器の伝達関数を表す（６）式の各係数をＮ１＝２．８２，Ｎ０＝９．２６×１０５及びＤ０＝１．５４×１０６とすると、（６）式は以下のように変形される。
【数２７】
（１８）式をボード線図で表すと図１５のようになる。図１５において上段はゲインの周波数特性を、下段は位相の周波数特性を表す。ゲインは約２×１０４Ｈｚまでフラットであるが、それ以上の周波数帯域では上昇している。位相は、約５×１０２Ｈｚから約１０５Ｈｚまで位相進みが大きくなり、約１０５Ｈｚ以上の周波数帯域は位相進みが少なくなっている。
【００７４】
次にマイナーループ部３０００の伝達関数（（１７）式）とメイン制御部に対応する伝達関数３０１（（１８）式）とから計算される一巡伝達関数を図１６に示す。図１６において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。上で述べたようにゲイン交差周波数は１００ＫＨｚに設定されており、ゲインはほぼ単調に減少している。一方位相は、約１０３Ｈｚまで−９０°でフラットであり、約１０３Ｈｚから約１０６Ｈｚでは位相遅れが徐々に大きくなるが、約１０６Ｈｚ以上の周波数帯域では位相遅れが減少する。なお、位相余裕は約５１°であり、安定なシステムであると言える。
【００７５】
図１０に示したようなブロック線図を実現する電源装置の回路図を図１７及び図１８に示す。図１７に示すように、電源装置１０ａは、降圧型の電源装置であって、ＬＣフィルタ部１ａと、制御部２ａと、電力変換部３とから構成される。制御部２ａは、メイン制御器及びマイナー制御器の両方を含み、これらについては図１８で詳細に述べる。
【００７６】
電力変換部３は、三角波発振器３１と、ＰＷＭ比較器３２と、ドライブ回路３３と、ダイオード３４と、ＭＯＳＦＥＴ３５と、入力電源３６とから構成される。ＰＷＭ比較器３２の第１の入力端子は制御部２の出力端子に接続され、第２の入力端子は三角波発振器３１に接続される。ＰＷＭ比較器３２の出力はドライブ回路３３に接続される。ドライブ回路３３の出力は、ＭＯＳＦＥＴ３５のゲートに接続される。ＭＯＳＦＥＴ３５のドレインは、入力電源３６の正極側端子に接続されており、ソースはダイオード３４のカソード及びチョークコイルＬに接続されている。入力電源３６の負極側端子は、ダイオード３４のアノードとキャパシタＣ（キャパシタＣの等価回路直列抵抗Ｒｃ）と負荷Ｒｏの負極側端子とに接続される。
【００７７】
ＬＣフィルタ部１ａは、チョークコイルＬと、キャパシタＣと、負荷Ｒｏとが含まれる。なお、本実施の形態では、上で述べたようにチョークコイルＬの内部抵抗ＲＬ及びキャパシタＣの等価直列抵抗Ｒｃも含まれる。その一端がＭＯＳＦＥＴ３５のソース及びダイオード３４のカソードに接続されているチョークコイルＬ及び内部抵抗ＲＬの他端は、キャパシタＣ及び等価直列抵抗Ｒｃ並びに負荷Ｒｏの正極側端子に接続されている。上で述べたように、その一端がチョークコイルＬ及び内部抵抗ＲＬ及び負荷Ｒｏの正極側端子に接続されたキャパシタＣ及び等価直列抵抗Ｒｃの他端は、負荷Ｒｏの負極側端子とダイオード３４のアノードと入力電源３６の負極側端子と接続されている。
【００７８】
図１７に示した電源装置１０ａの動作を簡単に説明すると、制御部２ａは負荷Ｒｏに現れる出力電圧Ｖｏと基準電圧Ｖｒｅｆに基づいて制御信号ｕを生成する。この制御信号ｕはＰＷＭ比較器３２において三角波発振器３１から出力される三角波信号と比較され、制御信号ｕの電圧に応じたパルス幅の信号が出力される。ＰＷＭ比較器３２の出力信号はドライブ回路３３を介してＭＯＳＦＥＴ３５をオン又はオフする。入力電源３６の入力電圧Ｖｉは、ＭＯＳＦＥＴ３５のオン及びオフに従って変換され、ダイオード３４とチョークコイルＬ及びキャパシタＣと等価直列抵抗ＲＬ及びＲｃにより構成されるＬＣフィルタとにより平滑化されて負荷Ｒｏに出力電圧Ｖｏとして出力される。これにより出力電圧Ｖｏ及び基準電圧Ｖｒｅｆに基づき安定的な制御がなされる。
【００７９】
図１８に制御部２ａの詳細な回路図を示す。制御部２ａは、オペアンプ４１乃至４５と、基準電圧電源４６と、抵抗Ｒ４１乃至Ｒ４５、Ｒ４ａ、Ｒ４ｂ、Ｒ４ｋ，Ｒ４ｌ，Ｒ４ｍ，Ｒ４ｎ，Ｒ４ｐ，Ｒ４ｑ，Ｒ４ｒ並びにＲ４ｓと、キャパシタＣ４１とを含む。抵抗Ｒ４４は、ＬＣフィルタ部１ａの負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。抵抗Ｒ４４の他端は抵抗Ｒ４５とオペアンプ４１の正極側入力端子と接続されている。抵抗Ｒ４５は、抵抗Ｒ４４とオペアンプ４１の正極側入力端子に接続されており、その他端は接地されている。オペアンプ４１の負極側入力端子は当該オペアンプ４１の出力端子に接続されている。オペアンプ４１の出力端子はまた抵抗Ｒ４ｐに接続されている。
【００８０】
また抵抗Ｒ４１及びＲ４２も、ＬＣフィルタ部１ａの負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。抵抗Ｒ４２はキャパシタＣ４１と直列に接続されており、抵抗Ｒ４２及びキャパシタＣ４１は抵抗Ｒ４１と並列に接続されている。すなわち、抵抗Ｒ４１の他端は、抵抗Ｒ４３及びキャパシタＣ４１とオペアンプ４２の負極側入力端子に接続されている。また、その一端が抵抗Ｒ４２に接続されているキャパシタＣ４１の他端もオペアンプ４２の負極側入力端子に接続されている。抵抗Ｒ４３は、抵抗Ｒ４１及びキャパシタＣ４１とオペアンプ４２の負極側入力端子とに接続されており、その他端はオペアンプ４２の出力端子と抵抗Ｒ４ｌとに接続されている。オペアンプ４２の正極側入力端子は基準電圧電源４６の正極側端子と抵抗Ｒ４ａとに接続されている。基準電圧電源４６の負極側端子は接地されている。
【００８１】
抵抗Ｒ４ａの他端は抵抗Ｒ４ｂとオペアンプ４４の正極側入力端子に接続されている。抵抗Ｒ４ｂは、抵抗Ｒ４ａとオペアンプ４４の正極側入力端子に接続されており、その他端は接地されている。オペアンプ４４の負極側入力端子はオペアンプ４４の出力端子と抵抗Ｒ４ｍとに接続されている。この抵抗Ｒ４ｍの他端はオペアンプ４５の負極側入力端子と抵抗Ｒ４ｎとに接続されている。抵抗Ｒ４ｎは、オペアンプ４５の負極側入力端子と抵抗Ｒ４ｍとに接続されており、他端はオペアンプ４５の出力端子と抵抗Ｒ４ｑに接続されている。
【００８２】
オペアンプ４２の出力端子に接続されている抵抗Ｒ４ｌの他端は抵抗Ｒ４ｋとオペアンプ４５の正極側入力端子に接続されている。抵抗Ｒ４ｋは、オペアンプ４５の正極側入力端子と抵抗Ｒ４ｌに接続されており、その他端は接地されている。
【００８３】
オペアンプ４１の出力端子に接続されている抵抗Ｒ４ｐの他端はオペアンプ４３の正極側入力端子と抵抗Ｒ４ｑに接続されている。オペアンプ４５の出力端子に接続されている抵抗Ｒ４ｑの他端は、抵抗Ｒ４ｐとオペアンプ４３の正極側入力端子に接続されている。オペアンプ４３の出力端子は抵抗Ｒ４ｒに接続されており、抵抗Ｒ４ｒの他端はオペアンプ４３の負極側入力端子及び抵抗Ｒ４ｓに接続されている。抵抗Ｒ４ｓは、抵抗Ｒ４ｒ及びオペアンプ４３の負極側入力端子に接続されており、その他端は接地されている。このオペアンプ４３の出力が、電力変換部３に対する制御信号ｕとなる。
【００８４】
図１８中、オペアンプ４１と抵抗Ｒ４４及びＲ４５を含む回路１８１３は、マイナー制御器に対応する図１０のブロック線図における伝達関数３０４の比例定数Ｋ２を実現している。すなわち、Ｋ２＝Ｒ４５／（Ｒ４５＋Ｒ４４）である。
【００８５】
図１８中、オペアンプ４２と抵抗Ｒ４１乃至Ｒ４３とキャパシタＣ４１とを含む回路１８１１と、オペアンプ４４及び４５と抵抗Ｒ４ａ，Ｒ４ｂ，Ｒ４ｋ，Ｒ４ｌ，Ｒ４ｍ及びＲ４ｎとを含む回路１８１２とにより図１０のブロック線図における（Ｖｒｅｆ−Ｖｏ）の演算器及び伝達関数３０１が実現される。なお回路１８１１において以下のような演算がなされる。
【数２８】
図１０のブロック図に従えば（６）式と（Ｖｒｅｆ−Ｖｏ）との積が計算されるが、ここではＶｒｅｆが余分に加算されている。従って、Ｎ０，Ｎ１，Ｄ０は以下のようになる。
【数２９】
【００８６】
余分に加算されているＶｒｅｆを回路１８１２で減算する。この回路１８１２にて減算されるのは以下に表される数である。
【数３０】
原理的にはＶｒｅｆが減算されれば十分であるが、実際には電力変換部３での三角波オフセット（ここでは三角波はＶｐ２＝２ＶとＶｐ１＝１．４Ｖとの間で増減するため、Ｖｒｅｆ−Ｖｐ１＝１．１Ｖ）を考慮して減算量を調整している。抵抗Ｒ４ａ及びＲ４ｂにて抵抗分割しているのはその調整のためである。Ｖｒｅｆ＝２．５Ｖであるから、以下のようにＲ４ａ及びＲ４ｂが決定される。
【数３１】
【００８７】
以上の説明をまとめると、図１９に示すような回路定数にする必要がある。すなわち、Ｒ４１＝１０ＫΩ，Ｒ４２＝２．７ＫΩ，Ｒ４３＝６ＫΩ，Ｒ４４＝１０ＫΩ，Ｒ４５＝１．２１ＫΩ，Ｒ４ｋ，Ｒ４ｌ，Ｒ４ｍ，Ｒ４ｎ，Ｒ４ｐ，Ｒ４ｑ，Ｒ４ｒ及びＲ４ｓ＝１０ＫΩ，Ｒ４ａ＝２８ＫΩ，Ｒ４ｂ＝２２ＫΩ，Ｃ４１＝２４０ｐＦである。
【００８８】
なお回路１８１４は、図１０の伝達関数３０１の出力と伝達関数３０４の出力を加算する演算器に相当する。
【００８９】
［実施の形態３］
理解を容易にするため、まず本発明の第３の実施の形態に係る電源回路のブロック線図を図２０に示す。
【００９０】
このブロック線図では、出力電圧Ｖｏは負帰還されて基準電圧Ｖｒｅｆとの差が計算され、その計算結果である（Ｖｒｅｆ−Ｖｏ）がメイン制御器に対応する伝達関数４０１に入力される。伝達関数４０１は、図２０にも示されているように以下に示す式で表される。
【数３２】
また、出力電圧Ｖｏはマイナー制御器に対応する伝達関数４０４に入力された後に正帰還され、伝達関数４０１の出力と加算される。伝達関数４０４は、図２０に示したように以下の式で表される。
【数３３】
メイン制御器に対応する伝達関数４０１の出力の値とマイナー制御器に対応する伝達関数４０４の出力の値の加算結果は、電力変換部に対応する伝達関数Ｋｐ（４０２）に入力され、伝達関数Ｋｐ（４０２）の出力はＬＣフィルタ部に対応する伝達関数Ｈ（４０３）に入力され、当該伝達関数Ｈ（４０３）の出力が出力電圧Ｖｏとなる。なお、伝達関数Ｋｐ（４０２）及び伝達関数Ｈ（４０３）から求められる伝達関数は、（３）式で表される。また、図３４で示した電源の仕様及び回路定数は本実施の形態でもそのまま使用するものとする。
【００９１】
このようなブロック線図において、伝達関数Ｋｐ（４０２）、伝達関数Ｈ（４０３）及び伝達関数４０４からなるマイナーループ部４０００における閉ループの伝達関数を考える。ここで伝達関数４０４をＧ３とすると、ＫｐＨ／（１−ＫｐＨＧ３）であるから、（３）式及び（２０）式を用いて以下のように計算される。
【数３４】
ここで（２１）式の分母の定数項に注目し、ｃ０及びｄ０を以下の条件を満たすように設定する。すなわち、定数項を０にするような条件である。
【数３５】
そうすると（２１）式は以下のように変形される。
【数３６】
【００９２】
（２２）式を見れば分母にｓが生じているので、積分器が構成されたことが分かる。このように、（２０）式のような伝達関数４０４を介して出力電圧Ｖｏを正帰還することにより、ＬＣフィルタ部及び電力変換部を含む制御対象の周波数特性を変更することができるようになる。
【００９３】
例えばｃ０＝１．５１５×１０６、ｄ０＝１．５１５×１０５、ｄ１＝−２．５１０と設定すると、（２０）式は以下のようになる。
【数３７】
【００９４】
（２３）式のボード線図を図２１に示す。図２１において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約３×１０３Ｈｚまではほぼフラットであるが、約３×１０３Ｈｚから約６×１０５Ｈｚまでの帯域では上昇している。また、約６×１０５Ｈｚ以上の帯域では再度フラットとなっている。一方位相は、約２００Ｈｚから徐々に−１８０°に向けて遅れてゆく特性となっている。
【００９５】
そして（４）式及び（２３）式から計算される、マイナーループ部４０００における閉ループの伝達関数は以下のようになる。
【数３８】
【００９６】
この（２４）式をボード線図に表すと図２２のようになる。図２２において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約１×１０５Ｈｚまで第１の傾きで減少し、それ以上の周波数帯域では第１の傾きより大きい第２の傾きで減少している。位相は、約１×１０３Ｈｚまでは−９０°でフラットであるが、それ以上の周波数帯域において約１×１０６Ｈｚで−１８０°となるまで遅れが生じている。
【００９７】
ここで図３６に示したマイナーループ部４０００が設けられていない場合におけるＬＣフィルタ部及び電力変換部を含む制御対象の周波数特性と、図２２に示したマイナーループ部４０００導入後におけるＬＣフィルタ部と電力変換部とマイナー制御器とによる閉ループの伝達関数の周波数特性とを図２３を用いて比較してみる。図２３の上段はゲインの周波数特性を表しており、下段は位相の周波数特性を示している。ゲイン曲線６１はマイナーループ部４０００が設けられていない場合のゲイン曲線であり、ゲイン曲線６２はマイナーループ部４０００導入後のゲイン曲線である。ゲインについては、約１×１０５Ｈｚ以上は同じであるが、それより低周波域では周波数特性が変化している。すなわち、共振周波数付近のピークがなくなり、フラットであった低周波域に積分要素の特性が現れている。これによりメイン制御器側には積分器を設ける必要がなくなる。なお、本実施の形態においては、メイン制御器において（１９）式に示したように一次遅れ要素を設けているが、以下でも詳細に説明するように、（１９）式の分母と（２０）式の分母を同一とすることにより、メイン制御器側の一次遅れ要素をキャンセルしている。
【００９８】
また、位相曲線６３はマイナーループ部４０００が設けられていない場合の位相曲線であり、位相曲線６４はマイナーループ部４０００導入後の位相曲線である。位相については、高周波域において位相が−１８０°遅れるのは同じであるが、位相遅れが緩やかになり、且つ約３×１０４Ｈｚから約６×１０５Ｈｚまで位相遅れが小さくなっている。すなわち、高周波域での位相余裕が増加しているため、安定性の向上を図ることができるようになる。このように、擬似的な積分器をマイナーループ部４０００により形成することにより安定性を向上させ、システムの次数を下げることが可能となる。
【００９９】
次に、メイン制御器を含む、図２０に示したブロック線図の一巡伝達関数を考える。メイン制御器の伝達関数は（１９）式であり、ｃ０＝１．５１５×１０６，及びｅ０＝７．２１５×１０５とするならば、（１９）式は以下の式で表される。
【数３９】
（２５）式で表される伝達関数４０１のボード線図を図２４に示す。上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約１×１０５Ｈｚまではフラットであるが、約１×１０５Ｈｚ以上では徐々に減少している。位相は、約５×１０３Ｈｚまでは０°であるが、徐々に遅れて約１０７Ｈｚでは９０°遅れた状態になる。
【０１００】
図２０に示したブロック線図の一巡伝達関数は（２４）式と（２５）式の積であって、以下に示す式で表される。
【数４０】
（２６）式で表される一巡伝達関数のボード線図を図２５に示す。上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約１×１０５Ｈｚまで第１の傾きで減少し、約１×１０５Ｈｚ以上の周波数帯域では第１の傾きより大きい第２の傾きで減少している。また、ゲイン交差周波数は約４×１０４Ｈｚとなっている。さらに、位相については、約１Ｋ（＝１０３）Ｈｚまでは９０°の位相遅れ、約１ＫＨｚ以上の周波数帯域では徐々に遅れが大きくなって約１０７Ｈｚでは２７０°の位相遅れになっている。なお、位相余裕は約７０°となっており、安定的なシステムであることが分かる。図２５を第１の実施の形態に係る一巡伝達関数を示す図６と比較すると、ゲイン曲線はほぼ同じような曲線であるが約１０５Ｈｚ以降の傾きが図２５の方が大きくなっていること、及び位相曲線がさらに９０°遅れるようになっていることが分かる。これらは図２４に示した伝達関数４０１の影響である。
【０１０１】
このように本実施の形態と第１の実施の形態ではメイン制御器の伝達関数２０１（０次）と伝達関数４０１（１次）とが異なるにもかかわらず、図２５に示したように一巡伝達関数のゲイン曲線がほぼ同じとなっており、その理由は以下のとおりである。すなわち、マイナーループ部４０００の閉ループ伝達関数は（２２）式に示すとおりであるから、メイン制御器の伝達関数４０１（（１９）式）を用いると、全体の一巡伝達関数は以下の式で表される。
【数４１】
（２７）式に示すように、メイン制御器の伝達関数４０１の分母（ｓ＋ｃ０）はマイナーループ部４０００の閉ループ伝達関数の分子（ｓ＋ｃ０）と約分される。なお、マイナーループ部４０００の閉ループ伝達関数の分子における（ｓ＋ｃ０）は伝達関数４０４の分母（ｓ＋ｃ０）に由来する。従って、全体の一巡伝達関数（（２８）式）では、メイン制御器の伝達関数の分母の影響は消え去っており、全体の一巡伝達関数（（２８）式）の分母の次数（３次）は第１の実施の形態における次数（（９）式）と同じになっている。従って、本実施の形態における全体の一巡伝達関数のゲイン曲線は第１の実施の形態における全体の一巡伝達関数のゲイン曲線とほぼ同じになっている。よって、メイン制御器の次数を１次にしても、メイン制御器の伝達関数４０１の分母とマイナーループ部４０００の伝達関数４０４の分母とを一致させることにより、メイン制御器の次数を０次とした場合とほぼ同じ効果を得ることができる。すなわち、メイン制御器とマイナー制御器の次数は共に１次であるが制御器全体としても１次とほぼ同じになる。但し、上で説明したように、メイン制御器の伝達関数４０１の分母（ｓ＋ｃ０）はマイナーループ部４０００の閉ループ伝達関数の分子（ｓ＋ｃ０）と約分されてしまうので、その分全体の一巡伝達関数における分子の次数が１減ってしまう。従って、位相進み要素が減ってしまったことになるため、位相は２７０°まで遅れるようになる。
【０１０２】
次に図２０に示したようなブロック線図を実現する電源装置の回路図を説明する。なお、基本的な構成は図７に示したとおりである。図７に示すように、電源装置１０は、ＬＣフィルタ部１と、制御部２と、電力変換部３とから構成される。制御部２は、メイン制御器及びマイナー制御器の両方を含み、これらについては以下図２６で詳細に述べる。
【０１０３】
図２６に制御部２の詳細な回路図を示す。制御部２は、オペアンプ２１乃至２５と、基準電圧電源２６と、抵抗Ｒ１乃至Ｒ６、Ｒａ、Ｒｂ、Ｒｋ，Ｒｌ，Ｒｍ，Ｒｎ，Ｒｐ，Ｒｑ，Ｒｒ並びにＲｓと、キャパシタＣ１及びＣ２とを含む。キャパシタＣ２が追加されたことが図８との差である。キャパシタＣ１と抵抗Ｒ２は、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。キャパシタＣ１の他端は抵抗Ｒ３とに接続されている。抵抗Ｒ３の他端は、抵抗Ｒ４とオペアンプ２１の負極側入力端子に接続されている。抵抗Ｒ２の他端は、オペアンプ２１の正極側入力端子及び抵抗Ｒ１に接続されている。抵抗Ｒ１はオペアンプ２１の正極側入力端子に接続されており、抵抗Ｒ１の他端は接地されている。抵抗Ｒ４の他端は、オペアンプ２１の出力端子及び抵抗Ｒｐに接続されている。
【０１０４】
また抵抗Ｒ５も、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。抵抗Ｒ５の他端は、オペアンプ２２の負極側入力端子と抵抗Ｒ６及びキャパシタＣ２に接続されている。抵抗Ｒ６及びキャパシタＣ２の他端は、オペアンプ２２の出力端子と抵抗Ｒｌとに接続されている。キャパシタＣ２と抵抗Ｒ６は並列に接続されている。オペアンプ２２の正極側入力端子は、基準電圧電源２６の正極側端子と抵抗Ｒａに接続されている。基準電圧電源２６の負極側端子は接地されている。抵抗Ｒａの他端は抵抗Ｒｂとオペアンプ２４の正極側入力端子に接続されている。抵抗Ｒｂはオペアンプ２４の正極側入力端子と抵抗Ｒａに接続されており、その他端は接地されている。オペアンプ２４の負極側入力端子はオペアンプ２４の出力端子と抵抗Ｒｍとに接続されている。この抵抗Ｒｍの他端はオペアンプ２５の負極側入力端子と抵抗Ｒｎと接続されている。抵抗Ｒｎは、オペアンプ２５の負極側入力端子と抵抗Ｒｍとに接続されており、その他端はオペアンプ２５の出力端子と抵抗Ｒｑに接続されている。
【０１０５】
オペアンプ２２の出力端子に接続されている抵抗Ｒｌの他端は抵抗Ｒｋとオペアンプ２５の正極側入力端子に接続されている。抵抗Ｒｋは、オペアンプ２５の正極側入力端子と抵抗Ｒｌに接続されており、その他端は接地されている。
【０１０６】
オペアンプ２１の出力端子に接続されている抵抗Ｒｐの他端はオペアンプ２３の正極側入力端子と抵抗Ｒｑに接続されている。オペアンプ２５の出力端子に接続されている抵抗Ｒｑの他端は、抵抗Ｒｐとオペアンプ２３の正極側入力端子に接続されている。オペアンプ２３の出力端子は抵抗Ｒｒに接続されており、抵抗Ｒｒの他端はオペアンプ２３の負極側入力端子及び抵抗Ｒｓに接続されている。抵抗Ｒｓは、抵抗Ｒｒ及びオペアンプ２３の負極側入力端子に接続されており、その他端は接地されている。このオペアンプ２３の出力が、電力変換部３に対する制御信号ｕとなる。
【０１０７】
図２６中、オペアンプ２１とキャパシタＣ１と抵抗Ｒ１乃至Ｒ４とを含む回路８０３は、マイナー制御器を実現しており、図２０のブロック線図における伝達関数４０４を表す（２０）式の各係数は以下のように表される。
【数４２】
【０１０８】
図２６中、オペアンプ２２と抵抗Ｒ５及びＲ６とキャパシタＣ２とを含む回路８０１ａと、オペアンプ２４及び２５と抵抗Ｒａ，Ｒｂ，Ｒｋ，Ｒｌ，Ｒｍ及びＲｎとを含む回路８０２とにより図２０のブロック線図における（Ｖｒｅｆ−Ｖｏ）の演算器及び伝達関数４０１が実現される。なお回路８０１ａにおいて以下のような演算がなされる。
【数４３】
すなわち、ｃ０＝１／（Ｃ２Ｒ６）、ｅ０＝１／（Ｃ２Ｒ５）となっているが、Ｖｒｅｆが余分に加算されているため回路８０２にてその分を減算する。この回路８０２にて減算されるのは以下に表される数である。
【数４４】
【０１０９】
原理的にはＶｒｅｆが減算されれば十分であるが、実際には電力変換部３での三角波オフセット（ここで三角波はＶｐ２＝２ＶとＶｐ１＝１．４Ｖとの間で増減するため、Ｖｒｅｆ−Ｖｐ１＝１．１Ｖ）を考慮して減算量を調整している。抵抗Ｒａ及びＲｂにて抵抗分割しているのはその調整のためである。Ｖｒｅｆ＝２．５Ｖであるから、以下のようにＲａ及びＲｂが決定される。
【数４５】
【０１１０】
以上の説明をまとめると、図２７に示すような回路定数にする必要がある。すなわち、Ｒ１＝１０ＫΩ，Ｒ２＝９０ＫΩ，Ｒ３＝１０ＫΩ，Ｒ４＝２９ＫΩ，Ｒ５＝２１ＫΩ，Ｒ６＝１０ＫΩ，Ｒｋ，Ｒｌ，Ｒｍ，Ｒｎ，Ｒｐ，Ｒｑ，Ｒｒ及びＲｓ＝１０ＫΩ，Ｒａ＝２８ＫΩ，Ｒｂ＝２２ＫΩ，Ｃ１＝６６ｐＦ，Ｃ２＝６６ｐＦである。
【０１１１】
なお回路８０４は、図２０の伝達関数４０１の出力と伝達関数４０４の出力を加算する演算器に相当する。
【０１１２】
ここで第１乃至第３の実施の形態における効果をまとめておく。従来技術で説明したＰＩＤ制御器、第１の実施の形態、第２の実施の形態、第３の実施の形態では、いずれもゲイン交差周波数を１００ＫＨｚ以下となるように設計した。これは、応答性を上げるにはゲイン交差周波数を高くすれば良いが、実際にはスイッチング周波数という限界があるため自由に高くすることはできない。そこで、ゲイン交差周波数をある条件の下で設計し、その中での性能比較を行うためである。ここでは応答性を過渡特性の評価基準として確立されている閉ループ伝達関数の極配置で判断する。
【０１１３】
閉ループ伝達関数の分母を０とした時の根が閉ループ伝達関数の極であり、この極をｓ平面上にプロットした時に、極の全てが左半平面にくればそのシステムは安定であり、１つでも右半面にくればそのシステムは不安定である。また、左半平面にある極の位置でステップ入力に対する応答が分かり、極が虚軸に近くなるほどその応答は振動的になり、極の実部が大きいほど応答が速く収束することが知られている。なお、極が複数ある場合には虚軸に最も近い極が代表極としてシステムの応答性に影響を与える。
【０１１４】
図２８（ａ）では、縦軸が虚軸、横軸が実軸であるｓ平面を使って、従来技術で説明したＰＩＤ制御器を用いた場合の閉ループ伝達関数の極（図中の×印）と、第１の実施の形態における閉ループ伝達関数の極（図中の□印）を表している。図２８（ｂ）は同じくｓ平面を使って、従来技術で説明したＰＩＤ制御器を用いた場合の閉ループ伝達関数の極（図中の×印）と、第２の実施の形態における閉ループ伝達関数の極（図中の＊印）を表している。図２９は同じくｓ平面を使って、従来技術で説明したＰＩＤ制御器を用いた場合の閉ループ伝達関数の極（図中の×印）と、第３の実施の形態における閉ループ伝達関数の極（図中の星印）を表している。いずれも右半平面には極はないので、左半平面のみを示している。従って、従来技術でも、第１乃至第３の実施の形態でも安定したシステムであることが分かる。ここでＰＩＤ制御器を用いた場合の極は虚軸にかなり近い。それに対し、第１の実施の形態における極、第２の実施の形態における極及び第３の実施の形態における極とも、従来技術の場合より虚軸から遠くなっている。このように、極の実部は従来技術より第１乃至第３の実施の形態とも大きくなっており、応答性が向上していることが分かる。
【０１１５】
［実施の形態４］
実施の形態１乃至３では、降圧型の電源装置の例を示したが、本発明は、昇圧型及び昇降圧型の電源装置にも適用可能である。降圧型の電源装置との差は、図７の回路１００の回路構成である。
【０１１６】
図３０に図７における回路１００に相当する昇圧型の回路１１０を示す。回路１１０は、入力電源１１１、チョークコイル１１２、ＭＯＳＦＥＴ１１３と、ダイオード１１４と、キャパシタ１１５と、負荷１１６とを含む。入力電源１１１の正極側端子はチョークコイル１１２に接続されている。チョークコイルの他端はＭＯＳＦＥＴ１１３のドレイン及びダイオード１１４のアノードに接続されている。ダイオード１１４のカソードは、キャパシタ１１５及び負荷１１６の正極側端子に接続されている。キャパシタ１１５の他端及び負荷１１６の負極側端子は、ＭＯＳＦＥＴ１１３のソース及び入力電源１１１の負極側端子と接続されている。なお、図示されていないが、ＭＯＳＦＥＴ１１３のゲートは電力変換部３のドライブ回路に接続されており、負荷１１６の正極側端子は制御部に接続されている。
【０１１７】
図３１に図７における回路１００に相当する昇降圧型の回路１２０を示す。回路１２０は、入力電源１２１、チョークコイル１２２、ＭＯＳＦＥＴ１２３と、ダイオード１２４と、キャパシタ１２５と、負荷１２６とを含む。入力電源１２１の正極側端子はＭＯＳＦＥＴ１２３のドレインに接続されている。ＭＯＳＦＥＴ１２３のソースはチョークコイル１２２とダイオード１２４のカソードに接続されている。ダイオード１２４のアノードはキャパシタ１２５及び負荷１２６の正極側端子に接続されている。チョークコイル１２２及びキャパシタ１２５の他端は、負荷１２６の負極側端子及び入力電源１２１の負極側端子に接続されている。なお、図示されていないが、ＭＯＳＦＥＴ１２３のゲートは電力変換部３のドライブ回路に接続されており、負荷１２６の正極側端子は制御部に接続されている。
【０１１８】
以上本発明の実施の形態を説明したが、これらは例にすぎず上記のような設計思想を用いた他の回路を採用しても良い。また、図３０及び図３１は第２の実施の形態及び第３の実施の形態にも適用できる。
【０１１９】
また、第３の実施の形態では、メイン制御器及びマイナー制御器の伝達関数の分母を１次とした例を示したが、同一であれば２次以上であってもよい。
【０１２０】
【発明の効果】
以上述べたように本発明によれば、安定性を保持しつつ高速応答を可能とする新規な電源装置を提供することでできる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における電源装置のブロック線図である。
【図２】本発明の第１の実施の形態におけるマイナー制御器の伝達関数のボード線図である。
【図３】本発明の第１の実施の形態におけるマイナーループ導入後の制御対象の伝達関数のボード線図である。
【図４】本発明の第１の実施の形態におけるマイナーループ導入前とマイナーループ導入後の制御対象の伝達関数を示すボード線図である。
【図５】本発明の第１の実施の形態におけるメイン制御器の伝達関数のボード線図である。
【図６】本発明の第１の実施の形態における一巡伝達関数のボード線図である。
【図７】本発明の第１の実施の形態の電源装置の回路を示す図である。
【図８】本発明の第１の実施の形態における制御部の回路を示す図である。
【図９】本発明の第１の実施の形態の制御部における回路定数を表すテーブルである。
【図１０】本発明の第２の実施の形態におけるブロック線図である。
【図１１】本発明の第２の実施の形態における制御対象の伝達関数のボード線図である。
【図１２】本発明の第２の実施の形態におけるマイナー制御器の伝達関数のボード線図である。
【図１３】本発明の第２の実施の形態におけるマイナーループ導入後の制御対象の伝達関数のボード線図である。
【図１４】本発明の第２の実施の形態におけるマイナーループ導入前とマイナーループ導入後の制御対象の伝達関数を示すボード線図である。
【図１５】本発明の第２の実施の形態におけるメイン制御器の伝達関数のボード線図である。
【図１６】本発明の第２の実施の形態における一巡伝達関数のボード線図である。
【図１７】本発明の第２の実施の形態の電源装置の回路図である。
【図１８】本発明の第２の実施の形態の制御部の回路を示す図である。
【図１９】図１８に示した制御部における回路定数を表すテーブルである。
【図２０】本発明の第３の実施の形態における電源装置のブロック線図である。
【図２１】本発明の第３の実施の形態におけるマイナー制御器の伝達関数のボード線図である。
【図２２】本発明の第３の実施の形態におけるマイナーループ導入後の制御対象の伝達関数のボード線図である。
【図２３】本発明の第３の実施の形態におけるマイナーループ導入前とマイナーループ導入後の制御対象の伝達関数を示すボード線図である。
【図２４】本発明の第３の実施の形態におけるメイン制御器の伝達関数のボード線図である。
【図２５】本発明の第３の実施の形態における一巡伝達関数のボード線図である。
【図２６】本発明の第３の実施の形態における制御部の回路を示す図である。
【図２７】本発明の第３の実施の形態の制御部における回路定数を表すテーブルである。
【図２８】従来技術に対する第１の実施の形態（ａ）及び第２の実施の形態（ｂ）の効果を説明するためのｓ平面を表す図である。
【図２９】従来技術に対する第３の実施の形態の効果を説明するためのｓ平面を表す図である。
【図３０】昇圧型の電源装置の回路構成例（一部）を示す図である。
【図３１】昇降圧型の電源装置の回路構成例（一部）を示す図である。
【図３２】従来技術における電源装置の回路図である。
【図３３】従来技術における制御部の回路定数を表すテーブルである。
【図３４】電源装置の仕様及びＬＣフィルタ部並びに電力変換部の回路定数を表すテーブルである。
【図３５】従来技術における電源装置のブロック線図である。
【図３６】ＬＣフィルタ部及び電力変換部を含む制御対象の伝達関数のボード線図である。
【図３７】従来技術の制御器の伝達関数のボード線図である。
【図３８】従来技術の一巡伝達関数のボード線図である。
【図３９】米国特許第５５８３７５２号に示されたブロック線図である。
【符号の説明】
１，１ａ ＬＣフィルタ部 ２，２ａ 制御部
３ 電力変換部 ３４ ダイオード
３５ ＭＯＳＦＥＴ ３６ 入力電源
【発明の属する技術分野】
本発明は、電源装置に関し、より詳しくは電源装置におけるフィードバック制御技術に関する。
【０００２】
【従来の技術】
従来のＰＩＤ制御器による電源装置１０００の回路構成を図３２に示す。電源装置１０００は、降圧型の電源装置であって、ＬＣフィルタ部１０１０と、ＰＩＤ制御器である制御部１０２０と、電力変換部１０３０とから構成される。なお、ＰＩＤ制御器は、応答性を上げるために全体のゲインを調整する比例（Ｐ：Ｐｒｏｐｏｒｔｉｏｎａｌ）要素、定常偏差を少なくするために低周波ゲインを上げる積分（Ｉ：Ｉｎｔｅｇｒａｌ）要素及びゲインを上げたときの位相補償を行う微分（Ｄ：Ｄｅｒｉｖａｔｉｖｅ）要素を組み合わせた制御器である。
【０００３】
制御部１０２０は、抵抗Ｒ２１乃至Ｒ２４と、キャパシタＣ２１及びＣ２２と、増幅器１０２１と、基準電圧電源１０２２とを含む。抵抗Ｒ２１及びキャパシタＣ２１は、ＬＣフィルタ部１０１０の負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。キャパシタＣ２１と抵抗Ｒ２２は直列に接続されており、キャパシタＣ２１及び抵抗Ｒ２２は抵抗Ｒ２１と並列に接続されている。従って、その一端がキャパシタＣ２１に接続している抵抗Ｒ２１の他端は、抵抗Ｒ２２に接続されている。また、抵抗Ｒ２１及びＲ２２は、増幅器１０２１の負極側入力端子に接続されており、さらに抵抗Ｒ２３及びキャパシタＣ２２に接続されている。キャパシタＣ２２と抵抗Ｒ２４は直列に接続されており、キャパシタＣ２２及び抵抗Ｒ２４は抵抗Ｒ２３と並列に接続されている。従って、その一端がキャパシタＣ２２に接続している抵抗Ｒ２３の他端は、抵抗Ｒ２４と接続されている。また、抵抗Ｒ２３及びＲ２４は増幅器１０２１の出力端子に接続されている。増幅器１０２１の正極側の入力端子は基準電圧電源１０２２の正極側端子に接続されており、基準電圧電源１０２２の負極側端子は接地されている。
【０００４】
電力変換部１０３０は、三角波発振器１０３１と、ＰＷＭ比較器１０３２と、ドライブ回路１０３３と、ダイオード１０３４と、ＭＯＳＦＥＴ１０３５と、入力電源１０３６とから構成される。ＰＷＭ比較器１０３２の第１の入力端子は制御部１０２０の増幅器１０２１の出力端子に接続され、第２の入力端子は三角波発振器１０３１に接続される。ＰＷＭ比較器１０３２の出力はドライブ回路１０３３に接続される。ドライブ回路１０３３の出力は、ＭＯＳＦＥＴ１０３５のゲートに接続される。ＭＯＳＦＥＴ１０３５のドレインは、入力電源１０３６の正極側端子に接続されており、ソースはダイオード１０３４のカソード及びチョークコイルＬに接続されている。入力電源１０３６の負極側端子は、ダイオード１０３４のアノードとキャパシタＣと負荷Ｒｏの負極側端子とに接続される。
【０００５】
ＬＣフィルタ部１０１０は、チョークコイルＬと、キャパシタＣと、負荷Ｒｏとが含まれる。その一端がＭＯＳＦＥＴ１０３５のソース及びダイオード１０３４のカソードに接続されているチョークコイルＬの他端は、キャパシタＣ及び負荷Ｒｏの正極側端子に接続されている。上で述べたように、その一端がチョークコイルＬ及び負荷Ｒｏの正極側端子に接続されたキャパシタＣの他端は、負荷Ｒｏの負極側端子とダイオード１０３４のアノードと入力電源１０３６の負極側端子と接続されている。
【０００６】
図３２に示すような制御部１０２０の伝達関数Ｇは、以下のように表される。
【数４】
但し、Ｅ０、Ｅ１、Ｅ２、Ｆ０及びＦ１は係数であって、抵抗Ｒ２１乃至Ｒ２４及びキャパシタＣ２１及びＣ２２との関係は以下のとおりである。
【数５】
より具体的には図３３のテーブルのような回路定数を使用する。すなわち、Ｒ２１＝１ＫΩ、Ｒ２２＝２４Ω、Ｒ２３＝１８０ＫΩ、Ｒ２４＝１５０Ω、Ｃ２１＝１０ｎＦ、Ｃ２２＝５０ｎＦである。そうすると（１）式は、以下に示すようになる。
【数６】
なお、電源装置１０００の仕様及び他の回路定数は図３４に示すものを使用するものとする。すなわち、入力電圧Ｖｉ＝６Ｖ、出力電圧Ｖｏ＝２．５Ｖ、出力電流Ｉｏ＝１Ａ（最大）、チョークコイルＬのリアクタンスＬ＝３μＨ、キャパシタＣのキャパシタンスＣ＝９．４μＦ、負荷Ｒｏ＝２．５Ω、基準電圧Ｖｒｅｆ＝２．５Ｖ、電力変換回路のゲインＫｐ＝２０ｄＢである。
【００１０】
図３２の電源回路１０００をブロック線図で表すと図３５のようになる。すなわち、出力電圧Ｖｏが負帰還されて目標電圧Ｖｒｅｆから引き算され、その結果である（Ｖｒｅｆ−Ｖｏ）が制御器１０２０の伝達関数Ｇに入力される。この伝達関数Ｇの出力は、フィードフォワードされた目標電圧Ｖｒｅｆと加算されて、加算結果が制御対象の伝達関数Ｈに入力され、当該伝達関数Ｈの出力が出力電圧Ｖｏとなる。伝達関数Ｇは上で述べた（１）式の形になる。制御対象の伝達関数Ｈは以下のような式で表される。
【数７】
これはＬＣフィルタ部１０１０と電力変換部１０３０を合わせた伝達関数である。図３４で述べた数値を代入すると以下のとおりになる。
【数８】
一巡伝達関数は、（１）式及び（３）式を掛け合わせたものとなる。より具体的には、（２）式と（４）式を掛け合わせたものとなる。
【００１３】
（４）式をボード線図で表すと図３６のようになる。図３６において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。図３６の例では、３×１０４ＨｚあたりにＬＣフィルタの共振周波数があり、位相が大幅に遅れることが示されている。（２）式をボード線図で表すと図３７のようになる。図３７において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、１０Ｈｚ程度までほぼ一定で、１０Ｈｚ以降約２×１０４Ｈｚまで減少するが、それ以上の周波数帯域では上昇する。位相は、約４×１０２Ｈｚまで遅れるが、それ以上の周波数帯域では位相遅れが減少し、約２×１０４Ｈｚ以降になると位相進み補償が行われるようになっている。このように（２）式及び（４）式から計算される、ＰＩＤ制御器を採用した場合の一巡伝達関数のボード線図は図３８のようになる。
【００１４】
帰還系制御システムでは安定性が重要なため、従来から図３８で示したように一巡伝達関数のボード線図又はナイキスト線図上で安定判別する。安定性は、ゲインが０ｄＢのときの−１８０°からの位相角度を表す位相余裕、位相が−１８０°遅れた際のマイナス側のゲイン量であるゲイン余裕の量により判断される。一般的に、ゲイン余裕は６ｄＢ、位相余裕は４５°乃至６０°必要であると言われている。さらに、このような制御理論的な安定判別の他、一巡伝達関数のゲイン交差周波数（ゲインが０ｄＢとなる周波数）が、その電源のスイッチング周波数以上にならないという条件も満たす必要がある。その理由は、スイッチング周波数以上でゲインを有することになると、そのスイッチング周波数成分のリップル電圧が制御系内に取り込まれ、発振や乱調が生じやすくなるためである。一般的には、スイッチング周波数の１／１０以下にゲイン交差周波数がなるように設計する。
【００１５】
スイッチング周波数は１ＭＨｚであり、図３８では、ゲイン交差周波数１００ＫＨｚ、ゲイン余裕６０ｄＢ以上、位相余裕６４°の安定なシステムになっていることが分かる。
【００１６】
しかしながら電源のシステムには、安定性を前提として更に高速応答性、すなわち負荷等の変動時にも高速に応答し、出力電圧を維持する能力が求められる。図３２で示したシステムが高速応答かを図３８から判断すると、共振周波数近辺でのゲインの落ち込みや、安定性を優先させるために全体的にゲインが低くなっていることから、満足のゆく応答性が得られていない。このように従来手法では安定性と高速応答性を両立するのは難しい。
【００１７】
さらに、米国特許第５５８３７５２号公報（特許文献１）には、図３９に示すような電源装置のブロック線図が示されている。すなわち、出力電圧Ｖｏが負帰還されて目標電圧Ｖｒｅｆとの差が計算され、その計算結果である（Ｖｒｅｆ−Ｖｏ）が制御器に対応する伝達関数１１０１に入力される。図３９において各ブロック内に表される式は伝達関数であり、α，ａ０，ｃ０，ｃ１，ｂ１，ｂ２は係数である。なお、伝達関数１１０３のＬＣは、ＬＣフィルタによる伝達関数を表しており、比例要素を表すものではない。また、出力電圧Ｖｏは伝達関数１１０４にも入力されており、当該伝達関数１１０４の出力と伝達関数１１０１の出力との差が計算される。すなわち、伝達関数１１０４を経由するマイナーループ１１０６は、目標電圧Ｖｒｅｆに対する負帰還となるメインループ１１０５と同様に負帰還となっている。伝達関数１１０４の出力と伝達関数１１０１の出力との差は、伝達関数１１０２に入力され、伝達関数１１０２の出力はＬＣフィルタに対応する伝達関数１１０３に入力され、出力電圧Ｖｏが計算される。
【００１８】
この図３９のブロック線図では、マイナーループ１１０６は負帰還されており、例えば仮に伝達関数１１０４を比例要素のみにすると、伝達関数１１０２と伝達関数１１０３と伝達関数１１０４にて構成される閉ループの伝達関数の周波数特性において、２次系の伝達関数の特性を示す減衰係数ζがさらに共振的になることにより、制御器による制御が困難になる。
【００１９】
また、他の従来技術として特開昭５９−１４４３６４号（特許文献２）には、電流の負帰還をマイナーループとして行う電源装置が示されているが、電流の負帰還を行うために電流検出器が必要となり、電源装置の設計上問題がある。
【００２０】
【特許文献１】
米国特許第５５８３７５２号
【特許文献２】
特開昭５９−１４４３６４号
【００２１】
【発明が解決しようとする課題】
このように従来技術では、安定性を保持しつつ十分に応答性を向上させることのできる電源装置は困難であった。
【００２２】
従って、本発明の目的は、安定性を保持しつつ高速応答を可能とする新規な電源装置を提供することである。
【００２３】
【課題を解決するための手段】
本発明の第１の態様に係る電源装置は、入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上記制御回路が、
【数９】
【００２４】
このように（５）式で表される１次の伝達関数を実現するマイナー制御器を正帰還において導入することにより、ＬＣフィルタ及び電力変換回路とを含む制御対象の伝達関数の周波数特性を変化させ、メイン制御器を比例制御要素としても安定性を確保しつつ高速応答を実現できるようになる。
【００２５】
なお、上で述べた第１回路により、電力変換回路及びＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成するようにしてもよい。このように擬似的な積分制御要素が構成されると、システム全体の次数を低下させることができ、安定性が増し、メイン制御器に基づく高ゲイン化により高速応答も実現できるようになる。
【００２６】
また、電力変換回路及びＬＣフィルタを含む制御対象の伝達関数と第１回路の伝達関数とにより構成される閉ループの伝達関数の分母の定数項が０又は実質的に０になるように少なくともａ０及びｂ０が設定されるようにしてもよい。定数項が０又は実質的に０となるような場合には、制御対象の伝達関数と第１回路の伝達関数とにより構成される閉ループの伝達関数において１／ｓが形成されることになり、積分制御要素が構成されることになる。マイナー制御部を含む閉ループの伝達関数自体に積分特性が含まれることになるため、実際の回路として積分制御要素を構成せずに済む。また、第１回路の伝達関数により制御対象の位相遅れを高周波側に移動させることができれば、位相余裕が増加し、安定性が向上する。
【００２７】
本発明の第２の態様に係る電源装置は、入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上記制御回路が、出力電圧に比例する信号を正帰還する第１回路と、
【数１０】
【００２８】
このように比例要素で表される０次の伝達関数を実現するマイナー制御器を正帰還において導入することにより、ＬＣフィルタ及び電力変換回路とを含む制御対象の伝達関数の周波数特性を変化させ、（６）式を実現する第２回路により容易に安定性を確保しつつ高速応答を実現できるようになる。
【００２９】
また、上で述べた第１回路により、電力変換回路及びＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成するようにしてもよい。このように擬似的な積分制御要素が構成されると、システム全体の次数を低下させることができ、実際の回路を設けなくとも定常偏差を減少させることができる。
【００３０】
また、電力変換回路及びＬＣフィルタを含む制御対象の伝達関数と第１回路の比例要素のみからなる伝達関数とにより構成される閉ループの伝達関数の分母の定数項が０又は実質的に０になるように第１回路の比例要素の係数が設定されるようにしてもよい。定数項が０又は実質的に０となるような場合には、制御対象の伝達関数と第１回路により実現される伝達関数とにより構成される閉ループの伝達関数において１／ｓが形成されることになり、積分制御要素が構成されることになる。これにより、メイン制御部において積分制御要素を設けずに済む。
【００３１】
本発明の第３の態様に係る、入力直流電源からの入力直流電圧を変換し、ＬＣフィルタを介して負荷に出力電圧を出力する電源装置は、出力電圧に基づき入力直流電圧の変換を制御するための信号を出力し、出力電圧に基づき正帰還を行い且つ少なくともＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成するための制御回路を有する。
【００３２】
また、上で述べた制御回路が、少なくともＬＣフィルタを含む制御対象の伝達関数の次数より低い次数の伝達関数を実現し、出力電圧と基準電圧との差に応じた信号を出力する回路を含むようにしてもよい。擬似的な積分制御要素が構成されているため、メイン制御部及びマイナー制御部の次数を下げても、十分高速性及び安定性を確保することができるようになる。
【００３３】
本発明の第４の態様に係る電源装置は、入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上記制御回路が、出力電圧に基づき正帰還を行い且つ電力変換回路及びＬＣフィルタを含む制御対象に対して擬似的な１次遅れ要素を構成するための回路を含む。
【００３４】
本発明の第５の態様に係る電源装置は、入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上記制御回路が、第１の伝達関数を実現し、当該第１の伝達関数を介して出力電圧を正帰還させるための第１回路と、第２の伝達関数を実現し、出力電圧と基準電圧との差に応じた信号を出力する第２回路とを含み、上記第１の伝達関数と上記第２の伝達関数の分母を同一とする。
【００３５】
このようにすることにより、全体の閉ループ伝達関数において約分される項が出てくるため、全体の次数を増加させることが無く、ＬＣフィルタ及び電力変換回路とを含む制御対象の伝達関数の周波数特性を変化させ、安定性を確保しつつ高速応答性を実現できるようになる。
【００３６】
また、上で述べた第１回路により、電力変換回路及びＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成するようにしてもよい。
【００３７】
さらに、上で述べた第１の伝達関数が、
【数１１】
【００３８】
なお、以下でも具体的に説明するが、本発明の第１乃至第５の態様に係る電源装置を実現する回路は多数存在し、いずれであってもよい。
【００３９】
【発明の実施の形態】
以下で述べる本発明の第１乃至第３の実施の形態は、帰還系制御を行うメイン制御器において、定常偏差を解消するために使用していた積分器を省略して低次元化し、代わりに制御対象である電源装置のＬＣフィルタ部及び電力変換部に正帰還のマイナーループを構成するマイナー制御器を加えることにより、擬似的な積分要素を構成し、定常偏差を解消する構成を有する。このような構成により、メイン制御器側に遅れ要素を省略して低次元化したことによる安定性の向上、及びその安定性の上に成り立つ応答性の向上が期待できる。
【００４０】
［実施の形態１］
理解を容易にするため、まず本発明の第１の実施の形態に係る電源回路のブロック線図を図１に示す。
【００４１】
このブロック線図では、出力電圧Ｖｏは負帰還されて基準電圧Ｖｒｅｆとの差が計算され、その計算結果である（Ｖｒｅｆ−Ｖｏ）がメイン制御器に対応する伝達関数２０１に入力される。伝達関数２０１は、図１にも示されているようにＫ１という比例定数のみである。また、出力電圧Ｖｏはマイナー制御器に対応する伝達関数２０４に入力された後に正帰還され、伝達関数２０１の出力と加算される。伝達関数２０４は、図１に示したように（５）式で表される。メイン制御器に対応する伝達関数２０１の出力の値とマイナー制御器に対応する伝達関数２０４の出力の値の加算結果は、電力変換部に対応する伝達関数Ｋｐ（２０２）に入力され、伝達関数Ｋｐ（２０２）の出力はＬＣフィルタ部に対応する伝達関数Ｈ（２０３）に入力され、当該伝達関数Ｈ（２０３）の出力が出力電圧Ｖｏとなる。なお、伝達関数Ｋｐ（２０２）及び伝達関数Ｈ（２０３）から求められる伝達関数は、（３）式で表される。図３４で示した電源の仕様及び回路定数は本実施の形態でもそのまま使用するものとする。
【００４２】
このようなブロック線図において、伝達関数Ｋｐ（２０２）、伝達関数Ｈ（２０３）及び伝達関数２０４からなるマイナーループ部２０００における閉ループの伝達関数を考える。ここで伝達関数２０４をＧ２とすると、ＫｐＨ／（１−ＫｐＨＧ２）であるから、（３）式及び（５）式を用いて以下のように計算される。
【数１２】
【数１３】
【数１４】
（９）式を見れば分母にｓが生じているので、積分器が構成されたことが分かる。このように、（５）式のような伝達関数２０４を介して出力電圧Ｖｏを正帰還することにより、ＬＣフィルタ部及び電力変換部を含む制御対象の周波数特性を変更することができるようになる。
【００４４】
例えばａ０＝１．５１６×１０６、ｂ０＝１．５１６×１０５、ｂ１＝−２．０１８と設定すると、（５）式は以下のようになる。
【数１５】
（１０）式のボード線図を図２に示す。図２において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約３×１０３Ｈｚまではほぼフラットであるが、約３×１０３Ｈｚから約１×１０６Ｈｚまでの帯域では上昇している。また、約１×１０６Ｈｚ以上の帯域では再度フラットとなっている。一方位相は、約２００Ｈｚから徐々に−１８０°に向けて遅れてゆく特性となっている。
【００４６】
そして（４）式及び（１０）式から計算される、マイナーループ部２０００における閉ループの伝達関数は以下のようになる。
【数１６】
【００４７】
ここで図３６に示したマイナーループ部２０００が設けられていない場合におけるＬＣフィルタ部及び電力変換部を含む制御対象の周波数特性と、図３に示したマイナーループ部２０００導入後におけるＬＣフィルタ部と電力変換部とマイナー制御器とによる閉ループの伝達関数の周波数特性とを図４を用いて比較してみる。図４の上段はゲインの周波数特性を表しており、下段は位相の周波数特性を示している。ゲイン曲線４１はマイナーループ部２０００が設けられていない場合のゲイン曲線であり、ゲイン曲線４２はマイナーループ部２０００導入後のゲイン曲線である。ゲインについては、約１×１０５Ｈｚ以上の帯域は同じであるが、それより低周波域では周波数特性が変化している。すなわち、共振周波数付近のピークがなくなり、フラットであった低周波域に積分要素の特性が現れている。これによりメイン制御器側には積分器を設ける必要がなくなる。よって図１のブロック線図で示したようにメイン制御器に対応する伝達関数２０１は比例定数Ｋ１のみで良くなる。
【００４８】
また、位相曲線４３はマイナーループ部２０００が設けられていない場合の位相曲線であり、位相曲線４４はマイナーループ部２０００導入後の位相曲線である。位相については、高周波域において位相が−１８０°遅れるのは同じであるが、位相遅れが緩やかになり、且つ約３×１０４Ｈｚから約６×１０５Ｈｚまで位相遅れが小さくなっている。すなわち、高周波域での位相余裕が増加しているため、安定性の向上を図ることができるようになる。このように、擬似的な積分器をマイナーループ部２０００により形成することにより安定性を向上させ、システムの次数を下げるなど構成を簡易にすることができる。
【００４９】
次に、メイン制御器を含む、図１に示したブロック線図の一巡伝達関数を考える。マイナーループ部２０００を導入して擬似的な積分要素を形成し、安定性の向上が図られているので、メイン制御器としては安定性を維持しつつ、設計条件に合わせたゲイン調整をするだけである。すなわち、メイン制御器としてはゲイン調整だけでよいから０次（比例要素）となる。この結果、マイナー制御器及びメイン制御器を合わせても１次のシステムとなる。図１に示したようにメイン制御器の伝達関数２０１は比例定数Ｋ１であって、ここではゲイン交差周波数を１００ＫＨｚ以下とするためにＫ１＝０．４６（＝−６．７ｄＢ）とする。伝達関数２０１をボード線図で表すと図５のようになる。上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは−６．７ｄＢでフラットであり、位相も０°でフラットである。
【００５０】
図１に示したブロック線図の一巡伝達関数は（１１）式とＫ１（＝０．４６）の積であって、図３に示したゲイン曲線を６．７ｄＢだけ下に移動させた形となる。位相については図５に示したように０°でフラットであるから図３に示した位相曲線と変わらない。念のため図６に一巡伝達関数のボード線図を示しておく。ゲイン交差周波数は上で設定したとおり１００Ｋ（＝１０５）Ｈｚ以下であり、その際の位相遅れは１１２°であって、位相余裕は６８°となり、安定なシステムであることが分かる。
【００５１】
図１に示したようなブロック線図を実現する電源装置の回路図を図７及び図８に示す。図７に示すように、電源装置１０は、降圧型の電源装置であって、ＬＣフィルタ部１と、制御部２と、電力変換部３とから構成される。制御部２は、メイン制御器及びマイナー制御器の両方を含み、これらについては図８で詳細に述べる。
【００５２】
電力変換部３は、三角波発振器３１と、ＰＷＭ比較器３２と、ドライブ回路３３と、ダイオード３４と、ＭＯＳＦＥＴ３５と、入力電源３６とから構成される。ＰＷＭ比較器３２の第１の入力端子は制御部２の出力端子に接続され、第２の入力端子は三角波発振器３１に接続される。ＰＷＭ比較器３２の出力はドライブ回路３３に接続される。ドライブ回路３３の出力は、ＭＯＳＦＥＴ３５のゲートに接続される。ＭＯＳＦＥＴ３５のドレインは、入力電源３６の正極側端子に接続されており、ソースはダイオード３４のカソード及びチョークコイルＬに接続されている。入力電源３６の負極側端子は、ダイオード３４のアノードとキャパシタＣと負荷Ｒｏの負極側端子とに接続される。
【００５３】
ＬＣフィルタ部１は、チョークコイルＬと、キャパシタＣと、負荷Ｒｏとが含まれる。その一端がＭＯＳＦＥＴ３５のソース及びダイオード３４のカソードに接続されているチョークコイルＬの他端は、キャパシタＣ及び負荷Ｒｏの正極側端子に接続されている。上で述べたように、その一端がチョークコイルＬ及び負荷Ｒｏの正極側端子に接続されたキャパシタＣの他端は、負荷Ｒｏの負極側端子とダイオード３４のアノードと入力電源３６の負極側端子と接続されている。
【００５４】
図７に示した電源装置１０の動作を簡単に説明すると、制御部２は負荷Ｒｏに現れる出力電圧Ｖｏと基準電圧Ｖｒｅｆに基づいて制御信号ｕを生成する。この制御信号ｕはＰＷＭ比較器３２において三角波発振器３１から出力される三角波信号と比較され、制御信号ｕの電圧に応じたパルス幅の信号が出力される。ＰＷＭ比較器３２の出力信号はドライブ回路３３を介してＭＯＳＦＥＴ３５をオン又はオフする。入力電源３６の入力電圧Ｖｉは、ＭＯＳＦＥＴ３５のオン及びオフに従って変換され、ダイオード３４とチョークコイルＬ及びキャパシタＣとにより構成されるＬＣフィルタとにより平滑化されて負荷Ｒｏに出力電圧Ｖｏとして出力される。これにより出力電圧Ｖｏ及び基準電圧Ｖｒｅｆに基づき安定的な制御がなされる。
【００５５】
図８に制御部２の詳細な回路図を示す。制御部２は、オペアンプ２１乃至２５と、基準電圧電源２６と、抵抗Ｒ１乃至Ｒ６、Ｒａ、Ｒｂ、Ｒｋ，Ｒｌ，Ｒｍ，Ｒｎ，Ｒｐ，Ｒｑ，Ｒｒ並びにＲｓと、キャパシタＣ１とを含む。キャパシタＣ１と抵抗Ｒ２は、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。キャパシタＣ１の他端は抵抗Ｒ３とに接続されている。抵抗Ｒ３の他端は、抵抗Ｒ４とオペアンプ２１の負極側入力端子に接続されている。抵抗Ｒ２の他端は、オペアンプ２１の正極側入力端子及び抵抗Ｒ１に接続されている。抵抗Ｒ１はオペアンプ２１の正極側入力端子に接続されており、抵抗Ｒ１の他端は接地されている。抵抗Ｒ４の他端は、オペアンプ２１の出力端子及び抵抗Ｒｐに接続されている。
【００５６】
また抵抗Ｒ５も、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。抵抗Ｒ５の他端は、オペアンプ２２の負極側入力端子と抵抗Ｒ６に接続されている。抵抗Ｒ６の他端は、オペアンプ２２の出力端子と抵抗Ｒｌとに接続されている。オペアンプ２２の正極側入力端子は、基準電圧電源２６の正極側端子と抵抗Ｒａに接続されている。基準電圧電源２６の負極側端子は接地されている。抵抗Ｒａの他端は抵抗Ｒｂとオペアンプ２４の正極側入力端子に接続されている。抵抗Ｒｂはオペアンプ２４の正極側入力端子と抵抗Ｒａに接続されており、その他端は接地されている。オペアンプ２４の負極側入力端子はオペアンプ２４の出力端子と抵抗Ｒｍとに接続されている。この抵抗Ｒｍの他端はオペアンプ２５の負極側入力端子と抵抗Ｒｎとに接続されている。抵抗Ｒｎは、オペアンプ２５の負極側入力端子と抵抗Ｒｍとに接続されており、その他端はオペアンプ２５の出力端子と抵抗Ｒｑに接続されている。
【００５７】
オペアンプ２２の出力端子に接続されている抵抗Ｒｌの他端は抵抗Ｒｋとオペアンプ２５の正極側入力端子に接続されている。抵抗Ｒｋは、オペアンプ２５の正極側入力端子と抵抗Ｒｌに接続されており、その他端は接地されている。
【００５８】
オペアンプ２１の出力端子に接続されている抵抗Ｒｐの他端はオペアンプ２３の正極側入力端子と抵抗Ｒｑに接続されている。オペアンプ２５の出力端子に接続されている抵抗Ｒｑの他端は、抵抗Ｒｐとオペアンプ２３の正極側入力端子に接続されている。オペアンプ２３の出力端子は抵抗Ｒｒに接続されており、抵抗Ｒｒの他端はオペアンプ２３の負極側入力端子及び抵抗Ｒｓに接続されている。抵抗Ｒｓは、抵抗Ｒｒ及びオペアンプ２３の負極側入力端子に接続されており、その他端は接地されている。このオペアンプ２３の出力が、電力変換部３に対する制御信号ｕとなる。
【００５９】
図８中、オペアンプ２１とキャパシタＣ１と抵抗Ｒ１乃至Ｒ４とを含む回路８０３は、マイナー制御器を実現しており、図１のブロック線図における伝達関数２０４を表す（５）式の各係数は以下のように表される。
【数１７】
図８中、オペアンプ２２と抵抗Ｒ５及びＲ６とを含む回路８０１と、オペアンプ２４及び２５と抵抗Ｒａ，Ｒｂ，Ｒｋ，Ｒｌ，Ｒｍ及びＲｎとを含む回路８０２とにより図１のブロック線図における（Ｖｒｅｆ−Ｖｏ）の演算器及び伝達関数２０１が実現される。なお回路８０１において以下のような演算がなされる。
【数１８】
【数１９】
【数２０】
以上の説明をまとめると、図９に示すような回路定数にする必要がある。すなわち、Ｒ１＝１０ＫΩ，Ｒ２＝９０ＫΩ，Ｒ３＝１０ＫΩ，Ｒ４＝２３．５ＫΩ，Ｒ５＝１０ＫΩ，Ｒ６＝４．６ＫΩ，Ｒｋ，Ｒｌ，Ｒｍ，Ｒｎ，Ｒｐ，Ｒｑ，Ｒｒ及びＲｓ＝１０ＫΩ，Ｒａ＝２８ＫΩ，Ｒｂ＝２２ＫΩ，Ｃ１＝６６ｐＦである。
【００６２】
なお回路８０４は、図１の伝達関数２０１の出力と伝達関数２０４の出力とを加算する演算器に相当する。
【００６３】
［実施の形態２］
理解を容易にするため、まず本発明の第２の実施の形態に係る電源回路のブロック線図を図１０に示す。
【００６４】
このブロック線図では、出力電圧Ｖｏは負帰還されて基準電圧Ｖｒｅｆとの差が計算され、その計算結果である（Ｖｒｅｆ−Ｖｏ）がメイン制御器に対応する伝達関数３０１に入力される。伝達関数３０１は、図１０にも示されているように１次の伝達関数であり、（６）式にて表される。また、出力電圧Ｖｏはマイナー制御器に対応する伝達関数３０４に入力された後に正帰還され、伝達関数３０１の出力と加算される。伝達関数３０４は、図１０に示したように比例定数Ｋ２で表される。メイン制御器に対応する伝達関数３０１の出力の値とマイナー制御器に対応する伝達関数３０４の出力の値の加算結果は、電力変換部に対応する伝達関数Ｋｐ（３０２）に入力され、伝達関数Ｋｐ（３０２）の出力はＬＣフィルタ部に対応する伝達関数Ｈａ（３０３）に入力され、当該伝達関数Ｈａ（３０３）の出力が出力電圧Ｖｏとなる。
【００６５】
本実施の形態では、チョークコイルＬにその内部抵抗ＲＬとキャパシタＣに等価直列抵抗Ｒｃを加えたモデルを考える。従って、伝達関数Ｋｐ（３０２）及び伝達関数Ｈａ（３０３）から求められる伝達関数は、（３）式ではなく、以下のように表される。
【数２１】
【数２２】
【００６６】
なお、伝達関数３０４はＫ２であり、Ｋ２＝０．１０８とすると図１２のようなボード線図となる。図１２において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表し、ゲインも位相もフラットであることが分かる。
【００６７】
このようなブロック線図において、伝達関数Ｋｐ（３０２）、伝達関数Ｈａ（３０３）及び伝達関数３０４からなるマイナーループ部３０００における閉ループの伝達関数を考える。この閉ループの伝達関数は、ＫｐＨａ／（１−ＫｐＨａＫ２）であるから、（１２）式から以下のように計算される。
【数２３】
【数２４】
【数２５】
（１６）式を見れば分母にｓが生じているので、積分器が構成されることとなる。このように、比例定数である伝達関数３０４を介して出力電圧Ｖｏを正帰還することにより、ＬＣフィルタ部及び電力変換部を含む制御対象の周波数特性を変更することができるようになる。マイナーループ部３０００における閉ループの伝達関数は、より具体的には（１３）式及びＫ２＝０．１０８より計算され、以下のようになる。
【数２６】
（１７）式をボード線図に示すと図１３のようになる。図１３では、上段にゲインの周波数特性が示され、下段に位相の周波数特性が示されている。ゲインは、ほぼ単調に減少しており、位相は約１００Ｈｚにおける−９０°から約３×１０５Ｈｚで−１７０°程度まで遅れ、そして１０７Ｈｚで−１１０°程度まで位相遅れが減少する。
【００７０】
ここで図１１に示した、マイナーループ部３０００が設けられていない場合におけるＬＣフィルタ部及び電力変換部を含む制御対象の周波数特性と、図１３に示した、マイナーループ部３０００導入後におけるＬＣフィルタ部と電力変換部とマイナー制御器とによる閉ループの伝達関数の周波数特性とを図１４を用いて比較してみる。図１４の上段はゲインの周波数特性を表しており、下段は位相の周波数特性を示している。ゲイン曲線５２はマイナーループ部３０００が設けられていない場合のゲイン曲線であり、ゲイン曲線５１はマイナーループ部３０００導入後のゲイン曲線である。ゲインについては、約１０５Ｈｚ以降は同じであるが、それより低周波域では周波数特性が変化している。すなわち、共振周波数付近のピークがなくなり、フラットであった低周波域に積分要素の特性が現れている。これによりメイン制御器側には積分器を設ける必要がなくなる。
【００７１】
また、位相曲線５４はマイナーループ部３０００が設けられていない場合の位相曲線であり、位相曲線５３はマイナーループ部３０００導入後の位相曲線である。位相については、約１０５Ｈｚ以上の高周波域において−１７０°程度の位相遅れから次第に位相遅れが減少するのは同じであるが、低周波域においてはマイナーループ部３０００導入後の位相遅れが大きくなっている。これはマイナー制御器が０次の伝達関数で表されるため第１の実施の形態のように位相進み補償の効果はないからである。従って、メイン制御器により位相進み補償を行う必要がある。なお、高周波域において位相遅れが減少するのは、等価直列抵抗Ｒｃのためであって、これらによって位相進み補償がないわけではない。このように、擬似的な積分器をマイナーループ部３０００により形成することにより、システムの次数を下げるなど構成を簡易にすることができる。
【００７２】
次に、メイン制御器を含む、図１０に示したブロック線図の一巡伝達関数を考える。マイナーループ部３０００を導入して擬似的な積分要素を形成しているので、メイン制御器としては安定性を確保するための制御を行う。すなわち、メイン制御器としては位相進み補償を行って位相余裕を確保する。この結果、マイナー制御器及びメイン制御器を合わせても１次のシステムとなる。
【００７３】
メイン制御器の伝達関数を表す（６）式の各係数をＮ１＝２．８２，Ｎ０＝９．２６×１０５及びＤ０＝１．５４×１０６とすると、（６）式は以下のように変形される。
【数２７】
【００７４】
次にマイナーループ部３０００の伝達関数（（１７）式）とメイン制御部に対応する伝達関数３０１（（１８）式）とから計算される一巡伝達関数を図１６に示す。図１６において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。上で述べたようにゲイン交差周波数は１００ＫＨｚに設定されており、ゲインはほぼ単調に減少している。一方位相は、約１０３Ｈｚまで−９０°でフラットであり、約１０３Ｈｚから約１０６Ｈｚでは位相遅れが徐々に大きくなるが、約１０６Ｈｚ以上の周波数帯域では位相遅れが減少する。なお、位相余裕は約５１°であり、安定なシステムであると言える。
【００７５】
図１０に示したようなブロック線図を実現する電源装置の回路図を図１７及び図１８に示す。図１７に示すように、電源装置１０ａは、降圧型の電源装置であって、ＬＣフィルタ部１ａと、制御部２ａと、電力変換部３とから構成される。制御部２ａは、メイン制御器及びマイナー制御器の両方を含み、これらについては図１８で詳細に述べる。
【００７６】
電力変換部３は、三角波発振器３１と、ＰＷＭ比較器３２と、ドライブ回路３３と、ダイオード３４と、ＭＯＳＦＥＴ３５と、入力電源３６とから構成される。ＰＷＭ比較器３２の第１の入力端子は制御部２の出力端子に接続され、第２の入力端子は三角波発振器３１に接続される。ＰＷＭ比較器３２の出力はドライブ回路３３に接続される。ドライブ回路３３の出力は、ＭＯＳＦＥＴ３５のゲートに接続される。ＭＯＳＦＥＴ３５のドレインは、入力電源３６の正極側端子に接続されており、ソースはダイオード３４のカソード及びチョークコイルＬに接続されている。入力電源３６の負極側端子は、ダイオード３４のアノードとキャパシタＣ（キャパシタＣの等価回路直列抵抗Ｒｃ）と負荷Ｒｏの負極側端子とに接続される。
【００７７】
ＬＣフィルタ部１ａは、チョークコイルＬと、キャパシタＣと、負荷Ｒｏとが含まれる。なお、本実施の形態では、上で述べたようにチョークコイルＬの内部抵抗ＲＬ及びキャパシタＣの等価直列抵抗Ｒｃも含まれる。その一端がＭＯＳＦＥＴ３５のソース及びダイオード３４のカソードに接続されているチョークコイルＬ及び内部抵抗ＲＬの他端は、キャパシタＣ及び等価直列抵抗Ｒｃ並びに負荷Ｒｏの正極側端子に接続されている。上で述べたように、その一端がチョークコイルＬ及び内部抵抗ＲＬ及び負荷Ｒｏの正極側端子に接続されたキャパシタＣ及び等価直列抵抗Ｒｃの他端は、負荷Ｒｏの負極側端子とダイオード３４のアノードと入力電源３６の負極側端子と接続されている。
【００７８】
図１７に示した電源装置１０ａの動作を簡単に説明すると、制御部２ａは負荷Ｒｏに現れる出力電圧Ｖｏと基準電圧Ｖｒｅｆに基づいて制御信号ｕを生成する。この制御信号ｕはＰＷＭ比較器３２において三角波発振器３１から出力される三角波信号と比較され、制御信号ｕの電圧に応じたパルス幅の信号が出力される。ＰＷＭ比較器３２の出力信号はドライブ回路３３を介してＭＯＳＦＥＴ３５をオン又はオフする。入力電源３６の入力電圧Ｖｉは、ＭＯＳＦＥＴ３５のオン及びオフに従って変換され、ダイオード３４とチョークコイルＬ及びキャパシタＣと等価直列抵抗ＲＬ及びＲｃにより構成されるＬＣフィルタとにより平滑化されて負荷Ｒｏに出力電圧Ｖｏとして出力される。これにより出力電圧Ｖｏ及び基準電圧Ｖｒｅｆに基づき安定的な制御がなされる。
【００７９】
図１８に制御部２ａの詳細な回路図を示す。制御部２ａは、オペアンプ４１乃至４５と、基準電圧電源４６と、抵抗Ｒ４１乃至Ｒ４５、Ｒ４ａ、Ｒ４ｂ、Ｒ４ｋ，Ｒ４ｌ，Ｒ４ｍ，Ｒ４ｎ，Ｒ４ｐ，Ｒ４ｑ，Ｒ４ｒ並びにＲ４ｓと、キャパシタＣ４１とを含む。抵抗Ｒ４４は、ＬＣフィルタ部１ａの負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。抵抗Ｒ４４の他端は抵抗Ｒ４５とオペアンプ４１の正極側入力端子と接続されている。抵抗Ｒ４５は、抵抗Ｒ４４とオペアンプ４１の正極側入力端子に接続されており、その他端は接地されている。オペアンプ４１の負極側入力端子は当該オペアンプ４１の出力端子に接続されている。オペアンプ４１の出力端子はまた抵抗Ｒ４ｐに接続されている。
【００８０】
また抵抗Ｒ４１及びＲ４２も、ＬＣフィルタ部１ａの負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。抵抗Ｒ４２はキャパシタＣ４１と直列に接続されており、抵抗Ｒ４２及びキャパシタＣ４１は抵抗Ｒ４１と並列に接続されている。すなわち、抵抗Ｒ４１の他端は、抵抗Ｒ４３及びキャパシタＣ４１とオペアンプ４２の負極側入力端子に接続されている。また、その一端が抵抗Ｒ４２に接続されているキャパシタＣ４１の他端もオペアンプ４２の負極側入力端子に接続されている。抵抗Ｒ４３は、抵抗Ｒ４１及びキャパシタＣ４１とオペアンプ４２の負極側入力端子とに接続されており、その他端はオペアンプ４２の出力端子と抵抗Ｒ４ｌとに接続されている。オペアンプ４２の正極側入力端子は基準電圧電源４６の正極側端子と抵抗Ｒ４ａとに接続されている。基準電圧電源４６の負極側端子は接地されている。
【００８１】
抵抗Ｒ４ａの他端は抵抗Ｒ４ｂとオペアンプ４４の正極側入力端子に接続されている。抵抗Ｒ４ｂは、抵抗Ｒ４ａとオペアンプ４４の正極側入力端子に接続されており、その他端は接地されている。オペアンプ４４の負極側入力端子はオペアンプ４４の出力端子と抵抗Ｒ４ｍとに接続されている。この抵抗Ｒ４ｍの他端はオペアンプ４５の負極側入力端子と抵抗Ｒ４ｎとに接続されている。抵抗Ｒ４ｎは、オペアンプ４５の負極側入力端子と抵抗Ｒ４ｍとに接続されており、他端はオペアンプ４５の出力端子と抵抗Ｒ４ｑに接続されている。
【００８２】
オペアンプ４２の出力端子に接続されている抵抗Ｒ４ｌの他端は抵抗Ｒ４ｋとオペアンプ４５の正極側入力端子に接続されている。抵抗Ｒ４ｋは、オペアンプ４５の正極側入力端子と抵抗Ｒ４ｌに接続されており、その他端は接地されている。
【００８３】
オペアンプ４１の出力端子に接続されている抵抗Ｒ４ｐの他端はオペアンプ４３の正極側入力端子と抵抗Ｒ４ｑに接続されている。オペアンプ４５の出力端子に接続されている抵抗Ｒ４ｑの他端は、抵抗Ｒ４ｐとオペアンプ４３の正極側入力端子に接続されている。オペアンプ４３の出力端子は抵抗Ｒ４ｒに接続されており、抵抗Ｒ４ｒの他端はオペアンプ４３の負極側入力端子及び抵抗Ｒ４ｓに接続されている。抵抗Ｒ４ｓは、抵抗Ｒ４ｒ及びオペアンプ４３の負極側入力端子に接続されており、その他端は接地されている。このオペアンプ４３の出力が、電力変換部３に対する制御信号ｕとなる。
【００８４】
図１８中、オペアンプ４１と抵抗Ｒ４４及びＲ４５を含む回路１８１３は、マイナー制御器に対応する図１０のブロック線図における伝達関数３０４の比例定数Ｋ２を実現している。すなわち、Ｋ２＝Ｒ４５／（Ｒ４５＋Ｒ４４）である。
【００８５】
図１８中、オペアンプ４２と抵抗Ｒ４１乃至Ｒ４３とキャパシタＣ４１とを含む回路１８１１と、オペアンプ４４及び４５と抵抗Ｒ４ａ，Ｒ４ｂ，Ｒ４ｋ，Ｒ４ｌ，Ｒ４ｍ及びＲ４ｎとを含む回路１８１２とにより図１０のブロック線図における（Ｖｒｅｆ−Ｖｏ）の演算器及び伝達関数３０１が実現される。なお回路１８１１において以下のような演算がなされる。
【数２８】
【数２９】
余分に加算されているＶｒｅｆを回路１８１２で減算する。この回路１８１２にて減算されるのは以下に表される数である。
【数３０】
【数３１】
以上の説明をまとめると、図１９に示すような回路定数にする必要がある。すなわち、Ｒ４１＝１０ＫΩ，Ｒ４２＝２．７ＫΩ，Ｒ４３＝６ＫΩ，Ｒ４４＝１０ＫΩ，Ｒ４５＝１．２１ＫΩ，Ｒ４ｋ，Ｒ４ｌ，Ｒ４ｍ，Ｒ４ｎ，Ｒ４ｐ，Ｒ４ｑ，Ｒ４ｒ及びＲ４ｓ＝１０ＫΩ，Ｒ４ａ＝２８ＫΩ，Ｒ４ｂ＝２２ＫΩ，Ｃ４１＝２４０ｐＦである。
【００８８】
なお回路１８１４は、図１０の伝達関数３０１の出力と伝達関数３０４の出力を加算する演算器に相当する。
【００８９】
［実施の形態３］
理解を容易にするため、まず本発明の第３の実施の形態に係る電源回路のブロック線図を図２０に示す。
【００９０】
このブロック線図では、出力電圧Ｖｏは負帰還されて基準電圧Ｖｒｅｆとの差が計算され、その計算結果である（Ｖｒｅｆ−Ｖｏ）がメイン制御器に対応する伝達関数４０１に入力される。伝達関数４０１は、図２０にも示されているように以下に示す式で表される。
【数３２】
【数３３】
【００９１】
このようなブロック線図において、伝達関数Ｋｐ（４０２）、伝達関数Ｈ（４０３）及び伝達関数４０４からなるマイナーループ部４０００における閉ループの伝達関数を考える。ここで伝達関数４０４をＧ３とすると、ＫｐＨ／（１−ＫｐＨＧ３）であるから、（３）式及び（２０）式を用いて以下のように計算される。
【数３４】
【数３５】
【数３６】
（２２）式を見れば分母にｓが生じているので、積分器が構成されたことが分かる。このように、（２０）式のような伝達関数４０４を介して出力電圧Ｖｏを正帰還することにより、ＬＣフィルタ部及び電力変換部を含む制御対象の周波数特性を変更することができるようになる。
【００９３】
例えばｃ０＝１．５１５×１０６、ｄ０＝１．５１５×１０５、ｄ１＝−２．５１０と設定すると、（２０）式は以下のようになる。
【数３７】
（２３）式のボード線図を図２１に示す。図２１において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約３×１０３Ｈｚまではほぼフラットであるが、約３×１０３Ｈｚから約６×１０５Ｈｚまでの帯域では上昇している。また、約６×１０５Ｈｚ以上の帯域では再度フラットとなっている。一方位相は、約２００Ｈｚから徐々に−１８０°に向けて遅れてゆく特性となっている。
【００９５】
そして（４）式及び（２３）式から計算される、マイナーループ部４０００における閉ループの伝達関数は以下のようになる。
【数３８】
この（２４）式をボード線図に表すと図２２のようになる。図２２において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約１×１０５Ｈｚまで第１の傾きで減少し、それ以上の周波数帯域では第１の傾きより大きい第２の傾きで減少している。位相は、約１×１０３Ｈｚまでは−９０°でフラットであるが、それ以上の周波数帯域において約１×１０６Ｈｚで−１８０°となるまで遅れが生じている。
【００９７】
ここで図３６に示したマイナーループ部４０００が設けられていない場合におけるＬＣフィルタ部及び電力変換部を含む制御対象の周波数特性と、図２２に示したマイナーループ部４０００導入後におけるＬＣフィルタ部と電力変換部とマイナー制御器とによる閉ループの伝達関数の周波数特性とを図２３を用いて比較してみる。図２３の上段はゲインの周波数特性を表しており、下段は位相の周波数特性を示している。ゲイン曲線６１はマイナーループ部４０００が設けられていない場合のゲイン曲線であり、ゲイン曲線６２はマイナーループ部４０００導入後のゲイン曲線である。ゲインについては、約１×１０５Ｈｚ以上は同じであるが、それより低周波域では周波数特性が変化している。すなわち、共振周波数付近のピークがなくなり、フラットであった低周波域に積分要素の特性が現れている。これによりメイン制御器側には積分器を設ける必要がなくなる。なお、本実施の形態においては、メイン制御器において（１９）式に示したように一次遅れ要素を設けているが、以下でも詳細に説明するように、（１９）式の分母と（２０）式の分母を同一とすることにより、メイン制御器側の一次遅れ要素をキャンセルしている。
【００９８】
また、位相曲線６３はマイナーループ部４０００が設けられていない場合の位相曲線であり、位相曲線６４はマイナーループ部４０００導入後の位相曲線である。位相については、高周波域において位相が−１８０°遅れるのは同じであるが、位相遅れが緩やかになり、且つ約３×１０４Ｈｚから約６×１０５Ｈｚまで位相遅れが小さくなっている。すなわち、高周波域での位相余裕が増加しているため、安定性の向上を図ることができるようになる。このように、擬似的な積分器をマイナーループ部４０００により形成することにより安定性を向上させ、システムの次数を下げることが可能となる。
【００９９】
次に、メイン制御器を含む、図２０に示したブロック線図の一巡伝達関数を考える。メイン制御器の伝達関数は（１９）式であり、ｃ０＝１．５１５×１０６，及びｅ０＝７．２１５×１０５とするならば、（１９）式は以下の式で表される。
【数３９】
【０１００】
図２０に示したブロック線図の一巡伝達関数は（２４）式と（２５）式の積であって、以下に示す式で表される。
【数４０】
【０１０１】
このように本実施の形態と第１の実施の形態ではメイン制御器の伝達関数２０１（０次）と伝達関数４０１（１次）とが異なるにもかかわらず、図２５に示したように一巡伝達関数のゲイン曲線がほぼ同じとなっており、その理由は以下のとおりである。すなわち、マイナーループ部４０００の閉ループ伝達関数は（２２）式に示すとおりであるから、メイン制御器の伝達関数４０１（（１９）式）を用いると、全体の一巡伝達関数は以下の式で表される。
【数４１】
【０１０２】
次に図２０に示したようなブロック線図を実現する電源装置の回路図を説明する。なお、基本的な構成は図７に示したとおりである。図７に示すように、電源装置１０は、ＬＣフィルタ部１と、制御部２と、電力変換部３とから構成される。制御部２は、メイン制御器及びマイナー制御器の両方を含み、これらについては以下図２６で詳細に述べる。
【０１０３】
図２６に制御部２の詳細な回路図を示す。制御部２は、オペアンプ２１乃至２５と、基準電圧電源２６と、抵抗Ｒ１乃至Ｒ６、Ｒａ、Ｒｂ、Ｒｋ，Ｒｌ，Ｒｍ，Ｒｎ，Ｒｐ，Ｒｑ，Ｒｒ並びにＲｓと、キャパシタＣ１及びＣ２とを含む。キャパシタＣ２が追加されたことが図８との差である。キャパシタＣ１と抵抗Ｒ２は、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。キャパシタＣ１の他端は抵抗Ｒ３とに接続されている。抵抗Ｒ３の他端は、抵抗Ｒ４とオペアンプ２１の負極側入力端子に接続されている。抵抗Ｒ２の他端は、オペアンプ２１の正極側入力端子及び抵抗Ｒ１に接続されている。抵抗Ｒ１はオペアンプ２１の正極側入力端子に接続されており、抵抗Ｒ１の他端は接地されている。抵抗Ｒ４の他端は、オペアンプ２１の出力端子及び抵抗Ｒｐに接続されている。
【０１０４】
また抵抗Ｒ５も、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。抵抗Ｒ５の他端は、オペアンプ２２の負極側入力端子と抵抗Ｒ６及びキャパシタＣ２に接続されている。抵抗Ｒ６及びキャパシタＣ２の他端は、オペアンプ２２の出力端子と抵抗Ｒｌとに接続されている。キャパシタＣ２と抵抗Ｒ６は並列に接続されている。オペアンプ２２の正極側入力端子は、基準電圧電源２６の正極側端子と抵抗Ｒａに接続されている。基準電圧電源２６の負極側端子は接地されている。抵抗Ｒａの他端は抵抗Ｒｂとオペアンプ２４の正極側入力端子に接続されている。抵抗Ｒｂはオペアンプ２４の正極側入力端子と抵抗Ｒａに接続されており、その他端は接地されている。オペアンプ２４の負極側入力端子はオペアンプ２４の出力端子と抵抗Ｒｍとに接続されている。この抵抗Ｒｍの他端はオペアンプ２５の負極側入力端子と抵抗Ｒｎと接続されている。抵抗Ｒｎは、オペアンプ２５の負極側入力端子と抵抗Ｒｍとに接続されており、その他端はオペアンプ２５の出力端子と抵抗Ｒｑに接続されている。
【０１０５】
オペアンプ２２の出力端子に接続されている抵抗Ｒｌの他端は抵抗Ｒｋとオペアンプ２５の正極側入力端子に接続されている。抵抗Ｒｋは、オペアンプ２５の正極側入力端子と抵抗Ｒｌに接続されており、その他端は接地されている。
【０１０６】
オペアンプ２１の出力端子に接続されている抵抗Ｒｐの他端はオペアンプ２３の正極側入力端子と抵抗Ｒｑに接続されている。オペアンプ２５の出力端子に接続されている抵抗Ｒｑの他端は、抵抗Ｒｐとオペアンプ２３の正極側入力端子に接続されている。オペアンプ２３の出力端子は抵抗Ｒｒに接続されており、抵抗Ｒｒの他端はオペアンプ２３の負極側入力端子及び抵抗Ｒｓに接続されている。抵抗Ｒｓは、抵抗Ｒｒ及びオペアンプ２３の負極側入力端子に接続されており、その他端は接地されている。このオペアンプ２３の出力が、電力変換部３に対する制御信号ｕとなる。
【０１０７】
図２６中、オペアンプ２１とキャパシタＣ１と抵抗Ｒ１乃至Ｒ４とを含む回路８０３は、マイナー制御器を実現しており、図２０のブロック線図における伝達関数４０４を表す（２０）式の各係数は以下のように表される。
【数４２】
図２６中、オペアンプ２２と抵抗Ｒ５及びＲ６とキャパシタＣ２とを含む回路８０１ａと、オペアンプ２４及び２５と抵抗Ｒａ，Ｒｂ，Ｒｋ，Ｒｌ，Ｒｍ及びＲｎとを含む回路８０２とにより図２０のブロック線図における（Ｖｒｅｆ−Ｖｏ）の演算器及び伝達関数４０１が実現される。なお回路８０１ａにおいて以下のような演算がなされる。
【数４３】
【数４４】
原理的にはＶｒｅｆが減算されれば十分であるが、実際には電力変換部３での三角波オフセット（ここで三角波はＶｐ２＝２ＶとＶｐ１＝１．４Ｖとの間で増減するため、Ｖｒｅｆ−Ｖｐ１＝１．１Ｖ）を考慮して減算量を調整している。抵抗Ｒａ及びＲｂにて抵抗分割しているのはその調整のためである。Ｖｒｅｆ＝２．５Ｖであるから、以下のようにＲａ及びＲｂが決定される。
【数４５】
以上の説明をまとめると、図２７に示すような回路定数にする必要がある。すなわち、Ｒ１＝１０ＫΩ，Ｒ２＝９０ＫΩ，Ｒ３＝１０ＫΩ，Ｒ４＝２９ＫΩ，Ｒ５＝２１ＫΩ，Ｒ６＝１０ＫΩ，Ｒｋ，Ｒｌ，Ｒｍ，Ｒｎ，Ｒｐ，Ｒｑ，Ｒｒ及びＲｓ＝１０ＫΩ，Ｒａ＝２８ＫΩ，Ｒｂ＝２２ＫΩ，Ｃ１＝６６ｐＦ，Ｃ２＝６６ｐＦである。
【０１１１】
なお回路８０４は、図２０の伝達関数４０１の出力と伝達関数４０４の出力を加算する演算器に相当する。
【０１１２】
ここで第１乃至第３の実施の形態における効果をまとめておく。従来技術で説明したＰＩＤ制御器、第１の実施の形態、第２の実施の形態、第３の実施の形態では、いずれもゲイン交差周波数を１００ＫＨｚ以下となるように設計した。これは、応答性を上げるにはゲイン交差周波数を高くすれば良いが、実際にはスイッチング周波数という限界があるため自由に高くすることはできない。そこで、ゲイン交差周波数をある条件の下で設計し、その中での性能比較を行うためである。ここでは応答性を過渡特性の評価基準として確立されている閉ループ伝達関数の極配置で判断する。
【０１１３】
閉ループ伝達関数の分母を０とした時の根が閉ループ伝達関数の極であり、この極をｓ平面上にプロットした時に、極の全てが左半平面にくればそのシステムは安定であり、１つでも右半面にくればそのシステムは不安定である。また、左半平面にある極の位置でステップ入力に対する応答が分かり、極が虚軸に近くなるほどその応答は振動的になり、極の実部が大きいほど応答が速く収束することが知られている。なお、極が複数ある場合には虚軸に最も近い極が代表極としてシステムの応答性に影響を与える。
【０１１４】
図２８（ａ）では、縦軸が虚軸、横軸が実軸であるｓ平面を使って、従来技術で説明したＰＩＤ制御器を用いた場合の閉ループ伝達関数の極（図中の×印）と、第１の実施の形態における閉ループ伝達関数の極（図中の□印）を表している。図２８（ｂ）は同じくｓ平面を使って、従来技術で説明したＰＩＤ制御器を用いた場合の閉ループ伝達関数の極（図中の×印）と、第２の実施の形態における閉ループ伝達関数の極（図中の＊印）を表している。図２９は同じくｓ平面を使って、従来技術で説明したＰＩＤ制御器を用いた場合の閉ループ伝達関数の極（図中の×印）と、第３の実施の形態における閉ループ伝達関数の極（図中の星印）を表している。いずれも右半平面には極はないので、左半平面のみを示している。従って、従来技術でも、第１乃至第３の実施の形態でも安定したシステムであることが分かる。ここでＰＩＤ制御器を用いた場合の極は虚軸にかなり近い。それに対し、第１の実施の形態における極、第２の実施の形態における極及び第３の実施の形態における極とも、従来技術の場合より虚軸から遠くなっている。このように、極の実部は従来技術より第１乃至第３の実施の形態とも大きくなっており、応答性が向上していることが分かる。
【０１１５】
［実施の形態４］
実施の形態１乃至３では、降圧型の電源装置の例を示したが、本発明は、昇圧型及び昇降圧型の電源装置にも適用可能である。降圧型の電源装置との差は、図７の回路１００の回路構成である。
【０１１６】
図３０に図７における回路１００に相当する昇圧型の回路１１０を示す。回路１１０は、入力電源１１１、チョークコイル１１２、ＭＯＳＦＥＴ１１３と、ダイオード１１４と、キャパシタ１１５と、負荷１１６とを含む。入力電源１１１の正極側端子はチョークコイル１１２に接続されている。チョークコイルの他端はＭＯＳＦＥＴ１１３のドレイン及びダイオード１１４のアノードに接続されている。ダイオード１１４のカソードは、キャパシタ１１５及び負荷１１６の正極側端子に接続されている。キャパシタ１１５の他端及び負荷１１６の負極側端子は、ＭＯＳＦＥＴ１１３のソース及び入力電源１１１の負極側端子と接続されている。なお、図示されていないが、ＭＯＳＦＥＴ１１３のゲートは電力変換部３のドライブ回路に接続されており、負荷１１６の正極側端子は制御部に接続されている。
【０１１７】
図３１に図７における回路１００に相当する昇降圧型の回路１２０を示す。回路１２０は、入力電源１２１、チョークコイル１２２、ＭＯＳＦＥＴ１２３と、ダイオード１２４と、キャパシタ１２５と、負荷１２６とを含む。入力電源１２１の正極側端子はＭＯＳＦＥＴ１２３のドレインに接続されている。ＭＯＳＦＥＴ１２３のソースはチョークコイル１２２とダイオード１２４のカソードに接続されている。ダイオード１２４のアノードはキャパシタ１２５及び負荷１２６の正極側端子に接続されている。チョークコイル１２２及びキャパシタ１２５の他端は、負荷１２６の負極側端子及び入力電源１２１の負極側端子に接続されている。なお、図示されていないが、ＭＯＳＦＥＴ１２３のゲートは電力変換部３のドライブ回路に接続されており、負荷１２６の正極側端子は制御部に接続されている。
【０１１８】
以上本発明の実施の形態を説明したが、これらは例にすぎず上記のような設計思想を用いた他の回路を採用しても良い。また、図３０及び図３１は第２の実施の形態及び第３の実施の形態にも適用できる。
【０１１９】
また、第３の実施の形態では、メイン制御器及びマイナー制御器の伝達関数の分母を１次とした例を示したが、同一であれば２次以上であってもよい。
【０１２０】
【発明の効果】
以上述べたように本発明によれば、安定性を保持しつつ高速応答を可能とする新規な電源装置を提供することでできる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における電源装置のブロック線図である。
【図２】本発明の第１の実施の形態におけるマイナー制御器の伝達関数のボード線図である。
【図３】本発明の第１の実施の形態におけるマイナーループ導入後の制御対象の伝達関数のボード線図である。
【図４】本発明の第１の実施の形態におけるマイナーループ導入前とマイナーループ導入後の制御対象の伝達関数を示すボード線図である。
【図５】本発明の第１の実施の形態におけるメイン制御器の伝達関数のボード線図である。
【図６】本発明の第１の実施の形態における一巡伝達関数のボード線図である。
【図７】本発明の第１の実施の形態の電源装置の回路を示す図である。
【図８】本発明の第１の実施の形態における制御部の回路を示す図である。
【図９】本発明の第１の実施の形態の制御部における回路定数を表すテーブルである。
【図１０】本発明の第２の実施の形態におけるブロック線図である。
【図１１】本発明の第２の実施の形態における制御対象の伝達関数のボード線図である。
【図１２】本発明の第２の実施の形態におけるマイナー制御器の伝達関数のボード線図である。
【図１３】本発明の第２の実施の形態におけるマイナーループ導入後の制御対象の伝達関数のボード線図である。
【図１４】本発明の第２の実施の形態におけるマイナーループ導入前とマイナーループ導入後の制御対象の伝達関数を示すボード線図である。
【図１５】本発明の第２の実施の形態におけるメイン制御器の伝達関数のボード線図である。
【図１６】本発明の第２の実施の形態における一巡伝達関数のボード線図である。
【図１７】本発明の第２の実施の形態の電源装置の回路図である。
【図１８】本発明の第２の実施の形態の制御部の回路を示す図である。
【図１９】図１８に示した制御部における回路定数を表すテーブルである。
【図２０】本発明の第３の実施の形態における電源装置のブロック線図である。
【図２１】本発明の第３の実施の形態におけるマイナー制御器の伝達関数のボード線図である。
【図２２】本発明の第３の実施の形態におけるマイナーループ導入後の制御対象の伝達関数のボード線図である。
【図２３】本発明の第３の実施の形態におけるマイナーループ導入前とマイナーループ導入後の制御対象の伝達関数を示すボード線図である。
【図２４】本発明の第３の実施の形態におけるメイン制御器の伝達関数のボード線図である。
【図２５】本発明の第３の実施の形態における一巡伝達関数のボード線図である。
【図２６】本発明の第３の実施の形態における制御部の回路を示す図である。
【図２７】本発明の第３の実施の形態の制御部における回路定数を表すテーブルである。
【図２８】従来技術に対する第１の実施の形態（ａ）及び第２の実施の形態（ｂ）の効果を説明するためのｓ平面を表す図である。
【図２９】従来技術に対する第３の実施の形態の効果を説明するためのｓ平面を表す図である。
【図３０】昇圧型の電源装置の回路構成例（一部）を示す図である。
【図３１】昇降圧型の電源装置の回路構成例（一部）を示す図である。
【図３２】従来技術における電源装置の回路図である。
【図３３】従来技術における制御部の回路定数を表すテーブルである。
【図３４】電源装置の仕様及びＬＣフィルタ部並びに電力変換部の回路定数を表すテーブルである。
【図３５】従来技術における電源装置のブロック線図である。
【図３６】ＬＣフィルタ部及び電力変換部を含む制御対象の伝達関数のボード線図である。
【図３７】従来技術の制御器の伝達関数のボード線図である。
【図３８】従来技術の一巡伝達関数のボード線図である。
【図３９】米国特許第５５８３７５２号に示されたブロック線図である。
【符号の説明】
１，１ａ ＬＣフィルタ部 ２，２ａ 制御部
３ 電力変換部 ３４ ダイオード
３５ ＭＯＳＦＥＴ ３６ 入力電源
Claims (12)
- 入力直流電源からの入力電圧を変換する電力変換回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、
を具備し、
前記制御回路が、
で表される伝達関数を実現し、当該伝達関数を介して前記出力電圧を正帰還させるための第１回路と、
前記出力電圧と基準電圧との差に比例する信号を出力する第２回路と、
を含むことを特徴とする電源装置。 - 前記第１回路により、前記電力変換回路及び前記ＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成する
ことを特徴とする請求項１記載の電源装置。 - 前記電力変換回路及び前記ＬＣフィルタを含む制御対象の伝達関数と前記第１回路の伝達関数とにより構成される閉ループの伝達関数の分母の定数項が０又は実質的に０になるように少なくともａ０及びｂ０が設定される
ことを特徴とする請求項１記載の電源装置。 - 入力直流電源からの入力電圧を変換する電力変換回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、
を具備し、
前記制御回路が、
前記出力電圧に比例する信号を正帰還する第１回路と、
で表される伝達関数を実現し、前記出力電圧と基準電圧との差に応じた信号を出力する第２回路と、
を含むことを特徴とする電源装置。 - 前記第１回路により、前記電力変換回路及び前記ＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成する
ことを特徴とする請求項４記載の電源装置。 - 前記電力変換回路及び前記ＬＣフィルタを含む制御対象の伝達関数と前記第１回路の比例要素のみからなる伝達関数とにより構成される閉ループの伝達関数の分母の定数項が０又は実質的に０になるように前記第１回路により実現される比例要素の係数が設定される
ことを特徴とする請求項４記載の電源装置。 - 入力直流電源からの入力直流電圧を変換し、ＬＣフィルタを介して負荷に出力電圧を出力する電源装置であって、
前記出力電圧に基づき前記入力直流電圧の変換を制御するための信号を出力し、前記出力電圧に基づき正帰還を行い且つ少なくとも前記ＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成するための制御回路
を有する電源装置。 - 前記制御回路が、
少なくとも前記ＬＣフィルタを含む制御対象の伝達関数の次数より低い次数の伝達関数を実現し、前記出力電圧と基準電圧との差に応じた信号を出力する回路
を含む請求項７記載の電源装置。 - 入力直流電源からの入力電圧を変換する電力変換回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、
を具備し、
前記制御回路が、
前記出力電圧に基づき正帰還を行い且つ前記電力変換回路及び前記ＬＣフィルタを含む制御対象に対して擬似的な１次遅れ要素を構成するための回路を含む
ことを特徴とする電源装置。 - 入力直流電源からの入力電圧を変換する電力変換回路と、
電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、
前記制御回路が、
第１の伝達関数を実現し、当該第１の伝達関数を介して出力電圧を正帰還させるための第１回路と、
第２の伝達関数を実現し、出力電圧と基準電圧との差に応じた信号を出力する第２回路と
を含み、
前記第１の伝達関数と前記第２の伝達関数の分母が同一である
ことを特徴とする電源装置。 - 前記第１回路により、前記電力変換回路及び前記ＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成する
ことを特徴とする請求項１０記載の電源装置。 - 前記第１の伝達関数が、
で表され、
前記電力変換回路及び前記ＬＣフィルタを含む制御対象の伝達関数と前記第１回路の伝達関数とにより構成される閉ループの伝達関数の分母の定数項が０又は実質的に０になるように少なくともｃ０及びｄ０が設定される
ことを特徴とする請求項１０記載の電源装置。
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007036097A (ja) * | 2005-07-29 | 2007-02-08 | Shinko Electric Co Ltd | パワー素子の過電流検知装置 |
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| US7791323B2 (en) | 2007-01-09 | 2010-09-07 | Denso Corporation | DC-DC converter utilizing respectively separate low-pass filters in feedback control and output voltage smoothing and method of designing the DC-DC converter |
| JP2011205873A (ja) * | 2010-03-26 | 2011-10-13 | Toshiba Corp | Ｄｃ−ｄｃ変換器 |
| JP2013110854A (ja) * | 2011-11-21 | 2013-06-06 | Renesas Electronics Corp | 電源制御装置 |
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-
2003
- 2003-04-25 JP JP2003120979A patent/JP2004254488A/ja not_active Ceased
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