JP2011205873A

JP2011205873A - Ｄｃ−ｄｃ変換器

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Publication number: JP2011205873A
Application number: JP2010073703A
Authority: JP
Inventors: Takeshi Ueno; 武司上野; Tetsuro Itakura; 哲朗板倉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-03-26
Filing date: 2010-03-26
Publication date: 2011-10-13
Anticipated expiration: 2030-03-26
Also published as: US8350547B2; JP5148649B2; US20110235367A1

Abstract

【課題】回路規模を削減できるＤＣ−ＤＣ変換器を提供する。
【解決手段】一端が入力端子に接続する第１スイッチと、一端が第１スイッチの他端に接続し他端が接地された第２スイッチと、一端が第１スイッチに接続し他端が出力端子に接続したインダクタと、一端がインダクタの他端に接続し他端が接地された平滑手段と、一端が平滑手段の一端に接続した第１インピーダンス素子と、一端が第１インピーダンス素子に接続し他端が第１インピーダンス素子の他端に接続した第１抵抗素子と、反転入力端子が第１インピーダンス素子の他端に接続し非反転入力端子に参照電圧が印加されるオペアンプと、一端が第１抵抗素子の他端に接続し他端がオペアンプの制御出力端子に接続した第２インピーダンス素子を有し、オペアンプの制御出力端子から出力される制御信号に応じて第１、第２スイッチを制御する制御手段を備えることを特徴とするＤＣ−ＤＣ変換器を提供する。
【選択図】図１

Description

本開示は、ＤＣ−ＤＣ変換器、特にスライディングモード方式のＤＣ−ＤＣ変換器に関する。

非特許文献１に示すようにスライディングモード方式のＤＣ−ＤＣ変換器が知られている。スライディングモード方式のＤＣ−ＤＣ変換器では、出力電圧ｖｃ及び平滑容量に流れる電流ｉｃをモニタすることで、外部クロックを用いずに、ＤＣ−ＤＣ変換器のスイッチを制御する方式である。これにより、外部クロックにかかわらず、ＤＣ−ＤＣ変換器に接続される負荷の変動に対して即座に応答でき、負荷に流れる電流の変動に対し、高速に応答可能であるという特徴を有する。

S. C. Tan, et. al., "On the practical design of a sliding mode voltage controlled buck converter", IEEE Transactions on Power Electronics, Volume 20, pp. 425-437, 2005.

上述した比特許文献１に示すＤＣ−ＤＣ変換器では、出力電圧ｖｃと平滑容量に流れる電流ｉｃとを別々にモニタしなければならず、回路規模が大きくなるという問題があった。

本発明は、この問題を解決するためになされたものであり、回路規模を削減できるスライディングモード方式のＤＣ−ＤＣ変換器を提供することを目的とする。

本発明の一観点によると、入力電圧をより低い出力電圧に降圧するＤＣ−ＤＣ変換器であって、前記入力電圧が入力される入力端子と、前記出力電圧が出力される出力端子と、一端が前記入力端子に接続し、オン／オフを切り替える第１スイッチと、一端が前記第１スイッチの他端に接続し、他端が接地端子に接続し、オン／オフを切り替える第２スイッチと、一端が前記第１スイッチに接続し、他端が前記出力端子に接続したインダクタと、一端が前記インダクタの他端に接続し、他端が前記接地端子に接続した平滑手段と、一端が前記平滑手段の一端に接続した第１インピーダンス素子と、一端が前記第１インピーダンス素子に接続し、他端が前記第１インピーダンス素子の他端に接続した第１抵抗素子と、反転入力端子が前記第１インピーダンス素子の他端に接続し、非反転入力端子に参照電圧が印加されるオペアンプと、一端が前記第１抵抗素子の他端に接続し、他端が前記オペアンプの制御出力端子に接続した第２インピーダンス素子と、を有し、前記オペアンプの制御出力端子から出力される制御信号に応じて前記第１及び第２スイッチを制御する制御手段と、を備えることを特徴とするＤＣ−ＤＣ変換器を提供する。

本発明によれば、回路規模を削減できるスライディングモード方式のＤＣ−ＤＣ変換器を提供することができる。

第１実施形態に係るＤＣ−ＤＣ変換器を示す図。第１実施形態に係るＳＦ生成回路１０３を示す図。第１実施形態に係るＳＦ生成回路１０３の一例を示す図。第１実施形態に係る誤差電圧Ｖｅを示す図。第１実施形態に係るキャパシタＣ０に流れる電流ｃｉを示す図。第１実施形態に係るＤＣ−ＤＣ変換器の応答特性を示す図。第２実施形態に係るＤＣ−ＤＣ変換器を示す図。第２実施形態に係るＳＦ生成回路２０３を示す図。第２実施形態に係るＳＦ生成回路２０３の伝達関数のゲイン特性を示す図。第３実施形態に係るＤＣ−ＤＣ変換器を示す図。第３実施形態に係るＳＦ生成回路３０３を示す図。第３実施形態に係るＳＦ生成回路３０３の伝達関数のゲイン特性を示す図。

以下、図面を参照し本発明の実施の形態を説明する。なお、以下の実施例中では、同一の番号を付した部分については同様の動作を行うものとし、重ねての説明を省略する。

(第１実施形態)
本発明の第１実施形態に係るＤＣ−ＤＣ変換器を説明する。図１は、本実施形態に係るＤＣ−ＤＣ変換器を示す図である。

ＤＣ−ＤＣ変換器は、電圧源１００から入力される入力電圧ｖｉをより低い出力電圧ｖｃに降圧し、負荷１０１に供給する。ＤＣ−ＤＣ変換器は、入力電圧Ｖｉが入力される入力端子Ｖｉｎと、出力電圧ｖｃが出力される出力端子Ｖｏｕｔを有している。ＤＣ−ＤＣ変換器は、一端が入力端子Ｖｉｎに接続し、オン／オフを切り替える第１スイッチＳＷＨと、一端が第１スイッチの他端に接続し、他端が接地端子に接続し、オン／オフを切り替える第２スイッチＳＷＬとを有している。ＤＣ−ＤＣ変換器は、一端が第１スイッチＳＷＨに接続し、他端が出力端子Ｖｏｕｔに接続したインダクタＬと、一端がインダクタＬに接続し他端が接地端子に接続した平滑手段を有している。図１の例では、平滑手段がキャパシタＣ０の場合を示している。

ＤＣ−ＤＣ変換器は、第１、第２スイッチＳＷＨ，ＳＷＬを制御する制御手段１０２を有している。制御手段１０２には、ＳｗｉｔｃｈｉｎｇＦｕｎｃｔｉｏｎ生成回路（ＳＦ生成回路）１０３と、スイッチ制御回路１０４とが含まれる。

図２を用いて、ＳＦ生成回路１０３の詳細を説明する。ＳＦ生成回路１０３は、一端がキャパシタＣ０に接続した第１インピーダンス素子１０５と、一端が第１インピーダンス素子１０５の一端に接続し他端が前記第１インピーダンス素子１０５の他端に接続した抵抗素子Ｒ１を有している。即ち、第１インピーダンス素子１０５と抵抗素子Ｒ１とが並列に接続されている。

ＳＦ生成回路１０３は、反転入力端子が第１インピーダンス素子１０５に接続し、非反転入力端子に参照電圧Ｖｒｅｆが印加され、制御出力端子（第３端子）から制御信号を出力するオペアンプ１０６を有している。またＳＦ生成回路１０３は、一端が抵抗素子Ｒ１の他端に接続し他端がオペアンプ１０６の制御出力端子に接続した第２インピーダンス素子１０７と、を有している。なお、ＳＦ生成回路１０３が生成する制御信号についての詳細は後述する。

図３にＳＦ生成回路１０３の一例を示す。図３に示す例では、ＳＦ生成回路１０３の第１インピーダンス素子１０５を第１キャパシタＣ１とし、第２インピーダンス素子１０６を第２抵抗素子Ｒ２としている。以下、本実施形態のＤＣ−ＤＣ変換器の説明を行う場合、ＳＦ生成回路１０３は図３に示す回路であるものとして説明する。図１に戻る。スイッチ制御回路１０４は、図示しないが比較器を有しており、制御信号の極性を判定する。スイッチ制御回路１０４は制御信号の極性に応じて第１，２スイッチＳＷＨ，ＳＷＬを制御する。

続いて、本実施形態に係るＤＣ−ＤＣ変換器の動作原理について説明する。

第１スイッチＳＷＨと第２スイッチＳＷＬは相補的に動作する。即ち、第１スイッチＳＷＨがオンのとき第２スイッチＳＷＬはオフとなり、第１スイッチＳＷＨがオフのとき第２スイッチＳＷＬはオンとなる。

これにより、第１スイッチＳＷＨがオン、第２スイッチＳＷＬがオフのときに、インダクタＬの一端に印加される電圧は、入力電圧ｖｉとなる。一方、第１スイッチＳＷＨがオフ、第２スイッチＳＷＬがオンのときに、インダクタＬの一端に印加される電圧は、接地電圧０となる。このように、インダクタＬの一端には矩形波状の電圧が印加される。

インダクタＬの一端に印加される矩形波状の電圧の平均値、即ちＤＣ電圧は、第１、第２スイッチＳＷＨ，ＳＷＬをオン／オフする差異のデューティ比に依存し、入力電圧ｖｉより常に低い電圧となる。従って、ＤＣ−ＤＣ変換器は、第１、第２スイッチを相補的にオン／オフすることで、入力電圧ｖｉの降圧を実現する。

インダクタＬの一端に印加される矩形波状の電圧は、インダクタＬ及びキャパシタＣ０で構成されるローパスフィルタを通過することで、ＤＣ成分のみが取り出され、出力電圧ｖｃに変換される。

次に第１、第２スイッチＳＷＨ，ＳＷＬの制御について説明する。

図２に示すＳＦ生成回路１０３は出力電圧ｖｃ、キャパシタＣ０に流れる電流ｉｃ及び参照電圧Ｖｒｅｆを元に以下のようなＳｗｉｔｃｈｉｎｇＦｕｎｃｔｉｏｎＳＦを生成する。

ここで、参照電圧Ｖｒｅｆは、出力電圧ｖｃの目標電圧をあらわす。ＳＦ生成回路１０３はＳＦを制御信号としてスイッチ制御回路１０４に渡す。

具体的に、図３のＳＦ生成回路１０３が制御信号を生成する原理について説明する。第１キャパシタＣ１の他端はオペアンプ１０６の働きにより参照電圧Ｖｒｅｆに保たれており、ＡＣグラウンドである。従って、キャパシタＣ０と第１キャパシタＣ１は並列接続と見なすことができる。キャパシタＣ０と第１キャパシタＣ１の両端には出力電圧ｖｃが印加される。ここでキャパシタＣ０の容量値をＣ０、第１キャパシタの容量値をＣ１とし、Ｃ１＝Ｃ０／Ｎ（Ｎは１以上の整数）とすると、第１キャパシタＣ１を流れる電流ｉ１はｉｃ／Ｎとなる。

一方、第１抵抗素子Ｒ１の両端にはｖｃ−Ｖｒｅｆの電圧が印加される。そのため、第１抵抗素子Ｒ１の抵抗値をＲ１とすると、Ｒ１＝Ｎ／αとすると、第１抵抗素子Ｒ１を流れる電流ｉ３はα（ｖｃ−Ｖｒｅｆ）／Ｎとなる。

これらの電流ｉ１、ｉ３の和が第２抵抗素子Ｒ２に流れ込むため、オペアンプ１０６の制御出力端子から出力される制御信号は、

となる。図３に示すＳＦ生成回路１０３は、（式１）で示したＳＦに比例した制御信号を、制御出力端子を介してスイッチ制御回路１０４に渡す。

スイッチ制御回路１０４は、図示しない比較器を用いてＳＦの極性を判定する。スイッチ制御回路１０４は、制御信号ＳＦが負（ＳＦ＜０）のとき、第１スイッチＳＷＨをオン、第２スイッチＳＷＬをオフとする。スイッチ制御回路１０４は、制御信号ＳＦが正（ＳＦ＞０）のとき、第１スイッチＳＷＨをオフ、第２スイッチＳＷＬをオンとする。

図４乃至図６を用いて、負荷１０１に流れる電流ｉｌｏａｄに対する本実施形態に係るＤＣ−ＤＣ変換器の動作を説明する。図４は、負荷１０１に流れる電流ｉｌｏａｄの変動した場合の誤差電圧Ｖｅ＝ｖｃ−Ｖｒｅｆを示す図である。図４では、負荷１０１に流れる電流ｉｌｏａｄがｔ＝０においてステップ状に１．２Ａ増加した場合の誤差電圧Ｖｅの時間変化を示している。図５は、負荷１０１に流れる電流ｉｌｏａｄの変動した場合の電流ｉｃを示す図である。図５では、負荷１０１に流れる電流ｉｌｏａｄがｔ＝０においてステップ状に１．２Ａ増加した場合の電流ｉｃの時間変化を示している。

図５に示すように、ｔ＝０において負荷１０１に流れる電流ｉｌｏａｄが変動すると、変動分の電流がキャパシタＣ０から供給されるため電流ｉｃは負荷１０１の変動分だけ減少する。すなわちｉｃはｔ＝０で−１．２Ａとなる。このとき、キャパシタＣ０は放電状態であるから誤差電圧Ｖｅは図４に示す通り徐々に低下する。図４，５に示す通り、負荷１０１に流れる電流ｉｌｏａｄが変動すると、誤差電圧Ｖｅも電流ｉｃも負の値となっているため、（式１）、（式２）から求められるＳＦ、制御信号はどちらの場合も負の値となる。従って、スイッチ制御回路１０４は、第１スイッチＳＷＨをオン、第２スイッチＳＷＬをオフとする。

第１スイッチＳＷＨがオンであるため、インダクタＬに流れる電流は徐々に増加し、これにより電流ｉｃも増加する。ｉｃ＝０（図５のｔ≒５）の点でキャパシタＣ０は、放電状態から充電状態に移る。

ｉｃ＝０を過ぎ、（式１）、（式２）から求められるＳＦ又は制御信号が正の値となった時点（図５のｔ≒７．５）で、スイッチ制御回路１０４は、第１スイッチＳＷＨをオフ、第２スイッチＳＷＬをオンとする。これにより電流icは減少に転じる。

キャパシタＣ０で放電された電荷と充電された電荷が等しければ、誤差電圧ＶｅはＶｅ＝０となり出力電圧ｖｃは定常電圧Ｖｒｅｆに復帰し、ｖｃ＝Ｖｒｅｆとなる。

図６に、本実施形態に係るＤＣ−ＤＣ変換器の応答特性を示す。図６の横軸は誤差電圧Ｖｅ＝ｖｃ−Ｖｒｅｆ、縦軸はキャパシタＣ０に流れる電流ｃｉを示す。図４，５のｔ＝０の点が、図６の（０，−１．２）の座標に相当する。

第１スイッチＳＷＨ、第２スイッチＳＷＬの切り換え条件であるＳＦ＝０を図示すると、原点を通り傾き-αの直線となる。（ｖｃ−Ｖｒｅｆ，ｉｃ）の軌跡が直線を横切るたびにスイッチングに変化が起こるから、αの値を調整することで第１、２スイッチＳＷＨ，ＳＷＬの切り換えタイミングを変えることができる。典型的にはαは想定される負荷電流変動に対して１回のスイッチング変化で軌跡が原点に戻るように調整する。αを決定するために必要なパラメータは負荷１０１の電流変動量Δｉｌｏａｄ、インダクタＬのインダクタンス値Ｌ、キャパシタＣ０の容量値Ｃ０である。

以上のように本実施形態に係るＤＣ−ＤＣ変換器によれば、図２に示すＳＦ生成回路１０３を用いることで、電流ｉｃ及び出力電圧ｖｃとの重み付け和ＳＦを１つの回路で生成することができるため、ＤＣ−ＤＣ変換器の回路規模を削減することができる。また、ＳＦ生成回路１０３は、オペアンプ１０６を１つしか有していないため、電流ｉｃ、出力電圧ｖｃを別々にモニタする場合に比べて消費電力を削減することができる。

（第２実施形態）
図７を用いて本発明の第２実施形態に係るＤＣ−ＤＣ変換器を説明する。図７に示すＤＣ−ＤＣ変換器は制御部２０２のＳＦ回路２０３及び平滑手段２０８の構成を除き図１に示すＤＣ−ＤＣ変換器と同じ構成である。

図８に平滑手段２０８及びＳＦ回路２０３の詳細を示す。平滑手段２０８は、キャパシタＣ０に加え直列寄生抵抗Ｒｅｓｒ（ＥＳＲ：ＥｑｕｉｖａｌｅｎｔＳｅｒｉｅｓＲｅｓｉｓｔａｎｃｅ）を考慮した回路である。このように、実際の回路では、キャパシタＣ０を設けると、直列寄生抵抗Ｒｅｓｒが発生する。

ＳＦ回路２０３は、第１インピーダンス回路２０５を除き図２又は図３に示すＳＦ回路１０３と同じ構成である。図８では、図３に示すＳＦ回路１０３と同じ構成であるとして説明する。第１インピーダンス回路は、第１キャパシタＣ１に加え、第１キャパシタＣ１と直列に接続する第３抵抗素子Ｒ３を有している。つまり、第３抵抗素子Ｒ３の一端は第１キャパシタＣ１の他端に接続し、他端はオペアンプ１０６の反転入力端子に接続している。第３抵抗素子Ｒ３の抵抗値Ｒ３を、Ｒ３＝Ｎ＊Ｒｅｓｒ（Ｒｅｓｒは、直列寄生抵抗Ｒｅｓｒの抵抗値）とする。これにより、第１キャパシタＣ１と第３抵抗Ｒ３からなるインピーダンスがキャパシタＣ０と直列寄生抵抗Ｒｅｓｒからなるインピーダンスに対しＮ倍となるから、ｉ１＝ｉｃ／Ｎなる電流が正確に生成される。

ＳＦ生成回路２０３の伝達関数を求めると、

となる。図９に、（式３）に示す伝達関数のゲイン特性を示す。横軸は周波数ｆ、縦軸はゲインを示す。ゲイン特性は、ｆ＜ｆ_ｚ２ではフラット、ｆ_ｚ２＜ｆ＜ｆ_ｐ２では微分特性、ｆ_ｐ２＜ｆでは再びフラットとなる。

（式３）より、ｆ_ｚ２、ｆ_ｐ２を求めると、

となる。

以上のように、本実施形態に係るＤＣ−ＤＣ変換器によれば、第１実施形態と同様の効果が得られるとともに、第１インピーダンス素子２０５に第３抵抗素子Ｒ３を追加することで、平滑手段２０８に直列寄生抵抗Ｒｅｓｒが発生しても、平滑手段２０８に流れる電流ｉｃを精度良く検出することができる。

（第３実施形態）
図１０を用いて本発明の第３実施形態に係るＤＣ−ＤＣ変換器を説明する。図１０に示すＤＣ−ＤＣ変換器は制御部３０２のＳＦ回路３０３の構成を除き図７に示すＤＣ−ＤＣ変換器と同じ構成である。

図１１にＳＦ回路３０３の詳細を示す。ＳＦ回路３０３は、第２インピーダンス回路３０７を除き図８に示すＳＦ回路２０３と同じ構成である。第２インピーダンス回路３０７は、第２抵抗素子Ｒ２に加え、第２抵抗素子Ｒ２と直列に接続する第２キャパシタＣ２を有している。つまり、第２キャパシタＣ２の一端は第２抵抗素子Ｒ２の他端に接続し、他端はオペアンプ１０６の制御出力端子に接続している。

ＳＦ生成回路３０３の伝達関数を求めると、

となる。図１２に、（式６）に示す伝達関数のゲイン特性を示す。横軸は周波数ｆ、縦軸はゲインを示す。図９に示す（式３）に示す伝達関数のゲイン特性に比べ、ｆ＜ｆ_ｚ1となる領域でのゲインが増加している。（式６）よりｆ_ｚ１，ｆ_ｚ２，ｆ_ｐ２を求めると、

となる。ｆ_ｚ２，ｆ_ｐ２は、第２実施形態で述べた（式４）、（式５）と等しい。即ち、ｆ＞ｆ_ｚ1となる領域では図８のＳＦ生成回路２０３と図１１のＳＦ生成回路３０３は同じ特性を示す。一般にＤＣ−ＤＣ変換器における負荷電流変動に対する応答は高い周波数領域での特性に影響される。したがって、ｆ_ｚ１が十分小さい周波数であれば第２キャパシタＣ２を付加する前後で同等の応答特性を有する。第２キャパシタＣ２を付加するとＤＣ付近のゲインを増加させることができるため、ＤＣ−ＤＣ変換器における制御ループ（制御部３０２及び第１，２スイッチＳＷＨ，ＳＷＬ、インダクタＬ、平滑手段、負荷で構成されるループ）のループゲインを高めることができ、出力電圧誤差Ｖｅ＝ｖｃ−Ｖｒｅｆを軽減することができる。

以上のように、本実施形態に係るＤＣ−ＤＣ変換器によると、第２実施形態と同様の効果が得られるとともに、第２インピーダンス素子３０７に第２キャパシタＣ２を設けることで、出力電圧ｖｃの積分値が得られ、ｆ＜ｆ_ｚ1の低周波領域でループ利得が向上するＤＣ−ＤＣ変換器が得られる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１００電圧源、１０１負荷、１０２，２０２，３０２制御部、１０３，２０３，３０３ＳＦ生成回路、１０４スイッチ制御回路、１０５，２０５第１インピーダンス素子、１０７，３０７第２インピーダンス素子

Claims

入力電圧をより低い出力電圧に降圧するＤＣ−ＤＣ変換器であって、
前記入力電圧が入力される入力端子と、
前記出力電圧が出力される出力端子と、
一端が前記入力端子に接続し、オン／オフを切り替える第１スイッチと、
一端が前記第１スイッチの他端に接続し、他端が接地端子に接続し、オン／オフを切り替える第２スイッチと、
一端が前記第１スイッチに接続し、他端が前記出力端子に接続したインダクタと、
一端が前記インダクタの他端に接続し、他端が前記接地端子に接続した平滑手段と、
一端が前記平滑手段の一端に接続した第１インピーダンス素子と、
一端が前記第１インピーダンス素子に接続し、他端が前記第１インピーダンス素子の他端に接続した第１抵抗素子と、
反転入力端子が前記第１インピーダンス素子の他端に接続し、非反転入力端子に参照電圧が印加されるオペアンプと、
一端が前記第１抵抗素子の他端に接続し、他端が前記オペアンプの制御出力端子に接続した第２インピーダンス素子と、を有し、前記オペアンプの制御出力端子から出力される制御信号に応じて前記第１及び第２スイッチを制御する制御手段と、
を備えることを特徴とするＤＣ−ＤＣ変換器。
前記第１インピーダンス素子は、第１キャパシタ素子を有することを特徴とする請求項１のＤＣ−ＤＣ変換器。
前記第２インピーダンス素子は、第２抵抗素子を有することを特徴とする請求項１のＤＣ−ＤＣ変換器。
前記第１インピーダンス素子は、前記第１キャパシタ素子と直列に接続した第２抵抗素子をさらに有することを特徴とする請求項２のＤＣ−ＤＣ変換器。
前記第２インピーダンス素子は、前記第２抵抗素子と直列に接続した第２キャパシタ素子をさらに有することを特徴とする請求項３のＤＣ−ＤＣ変換器。
前記制御手段は、前記制御信号の極性を比較するコンパレータをさらに備え、前記制御信号の極性に応じて前記第１及び第２スイッチを制御することを特徴とする請求項１のＤＣ−ＤＣ変換器。