従来のPID制御器による電源装置1mの回路構成を図39に示す。電源装置1mは、降圧型の電源装置であって、PID制御器である制御部2mと、LCフィルタ部31と電力変換部32と負荷Roとを含む制御対象3から構成される。なお、PID制御器は、応答性を上げるために全体のゲインを調整するための比例(P:Proportional)要素、定常偏差を少なくするために低周波ゲインを上げるための積分(I:Integral)要素及びゲインを上げたときの位相補償を行うための微分(D:Differential)要素を組み合わせた制御器である。
制御部2mは、抵抗Rm1乃至Rm3と、キャパシタCm1及びCm2と、増幅器Am1と、基準電圧電源4mとを含む。抵抗Rm1及びキャパシタCm1は、負荷Roの正極側の端子に接続されている。すなわち、出力電圧Voutが入力される。キャパシタCm1と抵抗Rm2は直列に接続されており、キャパシタCm1及び抵抗Rm2は抵抗Rm1と並列に接続されている。従って、その一端がキャパシタCm1に接続されている抵抗Rm1の他端は、抵抗Rm2に接続されている。また、抵抗Rm1及びRm2は、増幅器Am1の負極側入力端子に接続されており、さらに抵抗Rm3に接続されている。キャパシタCm2と抵抗Rm3は直列に接続されている。その一端が抵抗Rm3に接続されているキャパシタCm2の他端は、増幅器Am1の出力端子に接続されている。増幅器Am1の正極側の入力端子は基準電圧電源4mの正極側端子に接続されており、基準電圧電源4mの負極側端子は接地されている。
電力変換部32は、ダイオードDと、駆動回路321と、PWM制御回路322と、MOSFET323と、入力電源324とから構成される。PWM制御回路322の入力は制御部2mの増幅器Am1の出力端子に接続される。PWM制御回路322の出力は駆動回路321に接続される。駆動回路321の出力は、MOSFET323のゲートに接続される。MOSFET323のドレインは、入力電源324の正極側端子に接続されており、ソースはダイオードDのカソード及びLCフィルタ部31のチョークコイルLに接続されている。
入力電源324の負極側端子及びダイオードDのアノードは接地されている。LCフィルタ部31は、チョークコイルLと、チョークコイルLの等価直列抵抗である抵抗RLと、キャパシタCと、キャパシタCの等価直列抵抗である抵抗Rcとが含まれる。その一端がMOSFET323のソース及びダイオードDのカソードに接続されているチョークコイルLの他端は、抵抗RLを介してキャパシタCの一端及び負荷Roの正極側端子に接続されている。キャパシタCの他端は、抵抗Rcを介して接地されている。
電源装置1mの動作を簡単に説明すると、制御部2mは負荷Roに現れる出力電圧Voutと基準電圧Vrefに基づいて制御信号Veaを生成する。この制御信号VeaはPWM制御回路322において別途入力される三角波やノコギリ波等の信号と比較され、制御信号Veaの電圧に応じたパルス幅の信号が出力される。PWM制御回路322の出力信号は駆動回路321を介してMOSFET323をオン又はオフする。入力電源324の入力電圧Vinは、MOSFET324のオン及びオフに従って変換され、LCフィルタ部31により平滑化されて負荷Roに出力電圧Voutとして出力される。これにより出力電圧Voutを基準電圧Vrefに一致させるような制御がなされる。
図39に示した電源装置1mをブロック線図で表すと図40のようになる。すなわち、出力電圧Voutが負帰還されて基準電圧Vrefから引き算され、その結果である(Vref−Vout)が制御器の伝達関数PIDm(4001)に入力される。この伝達関数PIDm(4001)の出力は、フィードフォワードされた基準電圧Vrefと加算されて、加算結果が制御対象の伝達関数Gp(4002)に入力され、当該伝達関数Gp(4002)の出力が出力電圧Voutとなる。
以下図41乃至図43を用いて、図39に示した電源装置の設計について簡単に説明する。図41に制御対象3の伝達関数のボード線図を示す。図41において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。また、点線4104はスイッチング周波数を、矢印4101は低周波帯域のPWM制御回路のゲインを、点線4102はLCフィルタ部の共振周波数を、矢印4103は低周波帯域のゲインとスイッチング周波数におけるゲインとの差を示している。まず、入出力電圧の仕様とスイッチング周波数から、LCフィルタの共振周波数及びPWM制御回路のゲインを決定する。図41の例ではスイッチング周波数は300kHzとなっており、このスイッチング周波数に対して矢印4103で示す差が40dB以上になるようにPWM制御器のゲイン及びLCフィルタ部の共振周波数が設定される。
図42に制御器2mの伝達関数のボード線図を示す。図42において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。また、点線4203はLCフィルタ部31の共振周波数を示す。まず、共振周波数より低い周波帯域を示す矢印4201の帯域では、定常偏差を解決するために積分制御要素(位相遅れ要素)を適用する。また、共振周波数よりも高い周波数帯域を示す矢印4202の帯域では、安定性を確保するために微分制御要素(位相進み要素)を適用する。
図43に、電源装置1mの一巡伝達関数のボード線図を示す。図43において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。帰還系制御システムでは安定性が重要なため、従来から図43で示したように一巡伝達関数のボード線図又はナイキスト線図上で安定判別する。安定性については、ゲインが0dBのときの−180°からの位相角度を表す位相余裕を少なくとも用いて判断することが多い。位相余裕は45°乃至60°必要であると言われている。さらに、このような制御理論的な安定判別の他、一巡伝達関数のゲイン交差周波数(ゲインが0dBとなる周波数)が、その電源のスイッチング周波数以上にならないという条件も満たす必要がある。その理由は、スイッチング周波数以上でゲインを有することになると、そのスイッチング周波数成分のリプル電圧が制御系内に取り込まれ、発振や乱調が生じやすくなるためである。ゲイン交差周波数を高くすれば高速の応答が可能になるが、一般的には、ゲイン交差周波数がスイッチング周波数の1/10以下になるように設計する。
図43において点線4302はスイッチング周波数を示し、約300kHzである。ゲイン交差周波数は約29kHzとなっており、上でも述べたようにスイッチング周波数の1/10以下に設定されている。また、位相余裕は矢印4301で示されており、70°以上あるので安定性が確保されている。
ここで、図39に示した制御部2mの伝達関数PIDmは、以下のとおりである。
但しa
0、b
0、b
1、b
2、z
1及びz
2は係数である。この式は一般的なPID制御器の伝達関数でもあり、分子の根が実数になるように係数を設定すると、制御部2mのような単純な回路で実現できる。
各係数と、抵抗Rm1乃至Rm3とキャパシタCm1及びCm2の関係は以下のとおりである。
なお、制御部2mの入力電圧Vout、出力電圧Vea及び基準電圧Vref、抵抗Rm1乃至Rm3、キャパシタCm1及びCm2の関係は以下のとおりである。
次に、図44及び図45を用いて、安定性を保ちつつ応答速度を上げることについて考察する。すなわち、ゲイン交差周波数を高く設定したときに十分な位相余裕が確保できるかを検証する。以下図44及び図45において、特定の回路定数を用いた電源装置を電源装置Dとし、図41乃至図43のボード線図で示したような一般的な設計思想に基づくPID制御回路を用いた電源装置を電源装置Eとする。すなわち、電源装置Dの周波数特性は、図41乃至図43に示したものと同じになる。また、電源装置Eのスイッチング周波数及びLCフィルタの共振周波数は電源装置Dと同じとし、また設計上は電源装置Eと同程度の位相余裕が確保できるように回路定数が設定されているものとする。
図44に、設計時における電源装置D及び電源装置Eの一巡伝達関数のボード線図を示す。なお、「設計時」とは、実際の回路において発生し且つPWM制御回路、増幅器及び回路寄生のキャパシタや抵抗などによる位相遅れ(以下、無駄時間要素という)を考慮していない段階を指す。図44において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。太線4401は電源装置Dのゲインの周波数特性を、実線4402は電源装置Eのゲインの周波数特性を、太線4403は電源装置Dの位相の周波数特性を、実線4404は電源装置Eの位相の周波数特性を示す。
まず、電源装置Dの特性について述べる。電源装置Eに含まれるような一般的なPID制御器では、積分制御要素の適用はLCフィルタ部の共振周波数以下で終了する。しかし、電源装置Dに含まれるPID制御器では、LCフィルタ部の共振周波数を超える周波数域まで積分制御要素を適用するように回路定数が設定されている。このようにすると、図44に示すように、ゲインの周波数特性においてはゲインが急激に減少する周波数帯域の部分4407が設けられ、位相の周波数特性においては部分4407と同じ周波数帯域に大きく位相が遅れるトラップポイント4408が設けられる。このようなトラップポイント4408を設けると、高速応答に良いことが知られている。
ここで議論する電源装置Dは、トラップポイントを設けた上で、さらにゲイン交差周波数を高く設定した場合の例である。太線4401で示したように、電源装置Dのゲイン交差周波数は約170kHzであり、スイッチング周波数(300kHz)の1/10を超えている。また、矢印4406で示した位相余裕は約70°確保されている。
なお、電源装置Eのゲイン交差周波数はスイッチング周波数の1/10以下である約29kHzである。また矢印4405に示すように、位相余裕は約70°確保されている。このように、回路定数の設定次第では位相余裕を確保したままゲイン交差周波数の高周波化(以下、高ゲイン化)を図り、応答速度を上げることが可能なようにもみえる。しかし、上でも述べたように、図44には実回路化した際の無駄時間要素が含まれていない。
図45に、実回路における無駄時間要素の影響を考慮した場合の、電源装置D及び電源装置Eの一巡伝達関数のボード線図を示す。図45において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。太線4501は電源装置Dのゲインの周波数特性を、実線4502は電源装置Eのゲインの周波数特性を、太線4503は電源装置Dの位相の周波数特性を、実線4504は電源装置Eの位相の周波数特性を示す。太線4501及び実線4502で示したように、電源装置D及び電源装置Eのゲインの周波数特性は図44に示した特性とほぼ同じである。すなわち、ゲイン交差周波数もほぼ同じである。しかし、位相の周波数特性は、30kHz以上の高周波帯域で図44との差が生じている。矢印4505で示した電源装置Eの位相余裕は設計時と変わらず約70°確保されているが、矢印4506で示した電源装置Dの位相余裕は約40°となっており、設計時に比して減少している。これは、無駄時間要素の影響である。無駄時間要素は高周波になるほど大きく働き、位相を遅らせる。すなわち、単に高ゲイン化を図っても、位相余裕が減少し安定性に問題が生ずる。位相余裕を確保するためには、高周波帯域において位相を進めればよい。しかし、電源装置D及び電源装置Eの制御部に含まれる微分制御要素はともに1つなので、進められる位相は90°までとなり、位相余裕を確保したままでの高ゲイン化には限界がある。
また、例えば特許第3209249号公報(特許文献1)及び米国特許第5583752号公報(特許文献2)には、図46のような回路構成が示されている。すなわち、図46に示す電源装置1nは、電力変換器32nと、入力電源4nと、LCフィルタ5nと、負荷Rnと、制御器2nとから構成される。制御器2nは、抵抗Rn1乃至Rn12と、キャパシタCn1及びCn2と、増幅器11n乃至14nとを有する。抵抗Rn1の一端は負荷Rnの正極側に接続されており、出力電圧Voutが入力される。抵抗Rn1の他端は増幅器11nの正極側の入力端子及び抵抗Rn2の一端に接続されている。抵抗Rn2の他端は接地されている。抵抗Rn3の一端には指令電圧Vrefが入力され、Rn3の他端は増幅器11nの負極側の入力端子及び抵抗Rn4の一端に接続されている。Rn4の他端は、増幅器11nの出力端子並びに抵抗Rn5及び抵抗Rn9の一端に接続されている。抵抗Rn9の他端は、増幅器13nの負極側の入力端子と抵抗Rn10及びキャパシタCn2の一端に接続されている。抵抗Rn10とキャパシタCn2は並列に接続されている。抵抗Rn10及びキャパシタCn2の他端は、増幅器13nの出力端子及び抵抗Rn11の一端に接続されている。増幅器13nの正極側の入力端子は接地されている。抵抗Rn11の他端は、増幅器14nの正極側の入力端子及び抵抗Rn12の一端に接続されている。抵抗Rn12の他端は接地されている。
一端が増幅器11nの出力端子及び抵抗Rn4に接続されている抵抗Rn5の他端は、増幅器12nの負極側の入力端子及び抵抗Rn6の一端に接続されている。抵抗Rn6とキャパシタCn1は直列に接続されている。一端が抵抗Rn6に接続されているキャパシタCn1の他端は、増幅器12nの出力端子及び抵抗Rn7の一端に接続されている。増幅器12nの正極側の入力端子は接地されている。抵抗Rn7の他端は、増幅器14nの負極側の入力端子及び抵抗Rn8の一端に接続されている。Rn8の他端は増幅器14nの出力端子に接続されており、この増幅器14nの出力が制御信号Veaとなる。
なお、抵抗Rn1乃至Rn4と増幅器11nは回路15nを構成し、抵抗Rn5及びRn6とキャパシタCn1と増幅器12nは回路16nを構成し、抵抗Rn9乃至Rn12とキャパシタCn2と増幅器13nは回路17nを構成し、抵抗Rn7及びRn8と増幅器14nは回路18nを構成する。回路15n乃至18nの働きについては後に述べる。
電力変換器32nは、比較器21nと、三角波発生器22nと、ゲート駆動回路23nと、MOSFET24nと、トランス25nと、ダイオード26n及び27nとから構成される。比較器21nの第1の入力端子は制御器2nの増幅器14nに接続されており、第2の入力端子は三角波発生器22nに接続されている。比較器21nの出力はゲート駆動回路23nに接続されている。ゲート駆動回路23nの出力はMOSFET24nのゲートに接続されている。MOSFET24nのソースは入力電源4nの負極側端子に接続されており、ドレインはトランス25nの一次コイルを介して、入力電源4nの正極側端子に接続されている。
ダイオード26nのアノードはトランス25nの2次コイルを介して接地されており、カソードはダイオード27nのカソード及びコイルLnの一端に接続されている。コイルLnの他端はコンデンサCnの一端及び負荷Rnの正極側に接続されている。ダイオード27nのアノード及び負荷Rnの負極側及びコンデンサCnの他端は接地されている。
図46に示した電源装置1nの動作を簡単に説明すると、制御部2nは負荷Rnに現れる出力電圧Voutと基準電圧Vrefに基づいて制御信号Veaを生成する。比較器21nは、制御信号Veaと三角波発生器22nから入力される三角波信号とを比較し、制御信号Veaの電圧に応じたパルス幅の信号を出力する。比較器21nの出力信号はゲート駆動回路23nを介してMOSFET24nをオン又はオフする。入力電源4nの入力電圧は、MOSFET24nのオン及びオフに従って変換され、さらにトランス25nによって変圧される。変圧された電圧は、LCフィルタ部5nにより平滑化されて負荷Rnに出力電圧Voutとして出力される。これにより出力電圧Voutを基準電圧Vrefに一致させるような制御がなされる。
図47(a)及び(b)に、図46に示した電源装置1nのブロック線図を示す。図47(a)は、電源装置1nを直感的に理解し易い形にしたものである。出力電圧Voutが負帰還されて基準電圧Vrefから引き算され、その結果である(Vref−Vout)が伝達関数PI1(4701)及び伝達関数(−PI2(4702))に入力される。このVrefとVoutの差を生成しているのが、図46に示した回路15nである。また、伝達関数PI1(4701)は、図46に示した回路16nの伝達関数であり、伝達関数(−PI2(4702))は、図46に示した回路17nの伝達関数の正負を反転させたものである。この伝達関数PI1(4701)及び伝達関数(−PI2(4702))の出力が、図46に示した回路18nにより加算され、加算結果であるVeaが制御対象の伝達関数Gp(4703)に入力され、当該伝達関数Gp(4703)の出力が出力電圧Voutとなる。なお、回路18nの構成は減算器であり、本来は伝達関数PI1(4701)から回路17nの伝達関数を引き算する働きをする。しかし、ここでは説明の都合上、回路17nが実現する伝達関数の正負を反転させ、回路18nにおいて加算することにしている。なお、どちらにしても伝達関数Gp(4703)に入力される結果は同じである。
図47(b)は図47(a)と等価なブロック線図である。すなわち、伝達関数PI1(4701)及び伝達関数(−PI2(4702))を伝達関数(PI1−PI2(4704))にまとめたものである。出力電圧Voutが負帰還されて基準電圧Vrefから引き算され、その結果である(Vref−Vout)が伝達関数(PI1−PI2(4704))に入力される。この伝達関数(PI1−PI2(4704))の出力Veaが制御対象の伝達関数Gp(4703)に入力され、当該伝達関数Gp(4703)の出力が出力電圧Voutとなる。
図47(a)に示した伝達関数PI1(4701)は以下の(1)式で、伝達関数(−PI2(4702))は(2)式で、(1)と(2)式の加算結果は(3)式で表される。
(a
0、X
0、X
1、Y
0は係数)
また、(3)式を一般的な2次の伝達関数に変形すると以下のようになる。
(b
0、b
1、b
2は係数)
図46に示した電源装置1nの特徴は、(4)式の分子の根が虚数になることである。しかし、このような設計思想に基づいた回路構成にすると、図46に示したように、制御器2nに増幅器が4つも必要となり、複雑な回路構成となってしまう。すなわち、(3)式の分子の根を虚数にしつつ各回路定数をうまく決定することが困難で、設計がしにくいという問題が生じる。コストの面においても回路定数の決定の容易さにおいても、増幅器の数は少ない方が好ましい。又、出力電圧Voutがフィードバックされる経路には周波数要素が導入されていないため、後述する本発明のようなVoutの変動量を用いた制御は行われていない。
また、例えば米国特許第5844403号公報(特許文献3)には、図48のような回路構成が示されている。すなわち、図48の電源装置は、電圧変換器1002と、入力電源1003と、平滑回路1004と、負荷1005と、制御器1000とから構成される。制御器1000は、抵抗R11乃至R17と、キャパシタC11及びC12と、増幅器1011とを有する。抵抗R11及び抵抗R14の一端は負荷1005の正極側に接続されており、抵抗R11の他端は増幅器1011の負極側の入力端子並びに抵抗R12及びR13の一端に、抵抗R14の他端は抵抗R15及びR16並びにキャパシタC12の一端に接続されている。抵抗R12及びR15並びにキャパシタC12の他端は接地されている。また、その一端が抵抗R11及びR12並びに増幅器1011の負極側の入力端子に接続されている抵抗R13の他端は、キャパシタC11に接続されている。キャパシタC11の他端は、増幅器1011の出力端子及び電圧変換器1002の比較器1021の第1の入力端子に接続される。その一端が抵抗R14及びR15並びにキャパシタC12に接続される抵抗R16の他端は、増幅器1011の正極側の入力端子及び抵抗R17に接続される。抵抗R17の他端は、指令電圧電源Vrの正極側端子に接続される。指令電圧電源Vrの負極側端子は接地されている。
電圧変換器1002は、比較器1021と、三角波生成器1022と、ゲート駆動回路1023と、MOSFET1024と、チョークコイル1025とから構成される。上でも述べたように、比較器1021の第1の入力端子は増幅器1011の出力端子及びキャパシタC11に接続されており、比較器1021の第2の入力端子は三角波生成器1022に接続されている。比較器1021の出力端子はゲート駆動回路1023に接続されており、ゲート駆動回路1023の出力はMOSFET1024のゲートに接続されている。MOSFET1024のソースは接地されており、ドレインはチョークコイル1025の一端及び平滑回路1004のダイオード1041のアノードと接続されている。チョークコイル1025の他端は、入力電源1003の正極側端子に接続されている。入力電源1003の負極側端子は接地されている。
平滑回路1004は、ダイオード1041とキャパシタ1042とから構成される。上で述べたようにダイオード1041のアノードはMOSFET1024のドレイン及びチョークコイル1025の一端に接続され、カソードはキャパシタ1042の一端及び負荷1005の正極側端子に接続されている。キャパシタ1042の他端は接地されている。負荷1005の正極側端子はダイオード1041のカソード及びキャパシタ1042の一端に接続されており、負極側端子は接地されている。
制御器1000は、出力電圧Voutと指令電圧電源の指令電圧Vrとから制御信号Veaを生成する。制御信号Veaは比較器1021において三角波生成器1022の出力と比較され、比較器1021の出力はゲート駆動回路1023を介してMOSFET1024のゲートを駆動する。入力電源1003の入力電圧は、比較器1021の出力に従ってオン又はオフされるMOSFET1024及びチョークコイル1025により変換され、平滑回路1004により平滑化された後に負荷1005に出力電圧Voutとして出力される。
ここで制御器1000の伝達関数は(4)式のようになる。
なお、各係数b
0、b
1、b
2及びa
0は、以下のように表される。
この電源装置においても図46に示した電源装置と同様に、(4)式の分子の根は虚数になる。このことにより、ゲインが最も減少する周波数において位相を所定の範囲に引き上げ、より安定した制御を行うことができるとされる。しかしながら、図46に示した電源装置と同様に、図48の回路では多くの抵抗及びキャパシタが存在するので、(4)式の分子の根を虚数にしつつ各回路定数をうまく決定することが困難で設計がしにくいという問題がある。本特許文献に開示された技術では、出力電圧Voutの積分と指令電圧Vrとを同一端子に入力する正帰還の形をとっているため、Vr+∫Vout・dtとVoutの偏差に対してPID制御要素を適用していることになる。従って、後述する本発明のように、Voutの変動量を用いて基準電圧とVoutの差分を大きくするような制御は行われていない。
また、例えば特許第2531008号公報(特許文献4)、特許第3185172号公報(特許文献5)及び特許第3379161号公報(特許文献6)にも電源装置に関する技術が開示されているが、これらいずれの技術もVoutとVoutの変動量の両方を用いて基準電圧との差分をとる制御は行われていない。
さらに、例えば特開2003−61347号公報(特許文献7)、特開2003−61350号公報(特許文献8)、特開2003−61351号公報(特許文献9)及び特開2003−125583号公報(特許文献10)には、重負荷又は軽負荷のモード切替のために複数のフィルタを含む補助帰還回路を設ける例が示されている。しかし、通常の制御回路へ出力電圧Voutの変動量を入力することは開示されていない。
特許第3209249号公報
米国特許第5583752号公報
米国特許第5844403号公報
特許第2531008号公報
特許第3185172号公報
特許第3379161号公報
特開2003−61347号公報
特開2003−61350号公報
特開2003−61351号公報
特開2003−125583号公報
[発明の原理]
以下図1乃至図11を用いて、本発明の原理を説明する。まず、図1(a)乃至(d)に、図39に示した従来のPID制御を実施した場合における電流及び電圧の変化を示す。図1(a)は負荷Roへの出力電流Ioutの変化を、図1(b)は負荷Roへの出力電圧Voutの変化を、図1(c)は制御部2mの増幅器Am1への入力信号(入力電圧)の変化を、図1(d)は制御部2mからの出力である制御信号Veaの変化を示す。まず、負荷Roに流れる出力電流Ioutが図1(a)に示すように大幅に増加する事態が生ずると、図1(b)に示すように出力電圧Voutが目標電圧から低下する。出力電圧Voutが低下すると、図1(c)に示すように増幅器Am1の負極側に入力される、出力電圧Voutに基づく電圧が実線101により示されるように低下する。なお、増幅器の正極側は基準電源4mに直接接続されているので、正極側の入力は点線102に示すように一定値Vrefである。制御部2mは、点線102と実線101の差103に基づき、図1(d)に示すような制御信号Veaを出力する。図39の説明で述べたように、この制御信号Veaに基づき出力電圧Voutは調整され、再び目標電圧に戻る。すなわち、従来のPID制御では、差103の大きさが制御信号Veaの振幅等を決め、出力電圧Voutの目標電圧との差(図1(b)における電圧の落ち込み等)、すなわち電源装置1mの応答速度をも決めている。
次に、図39に示した電源装置1mに含まれる制御部2mの増幅器の正極側に基準電圧Vrefを出力電圧Voutの変動量(dVout/dt)に基づき補正した電圧を入力するような電源装置Fを仮定する。図2(a)乃至(d)に、電源装置Fを用いた場合における、電流及び電圧の変化を示す。図2(a)は負荷Roへの出力電流Ioutの変化を示す。図2(b)は負荷Roへの出力電圧Voutの変化を示しており、点線207は電源装置Fの出力電圧の変化を、実線206は比較の対象として電源装置1mの出力電圧の変化を表している。図2(c)は制御部の増幅器への入力信号の変化を示し、実線201は負極側の入力を、点線202は正極側の入力を表している。図2(d)は制御信号Veaの変化を示し、点線204は電源装置Fの制御信号を、実線205は電源装置1mの制御信号を表している。
まず、負荷Roに流れる出力電流Ioutが図2(a)に示すように大幅に変化する事態が生ずると、図2(b)に示すように出力電圧Voutが目標電圧から低下する。出力電圧Voutが低下すると、図2(c)に示すように増幅器の負極側の入力電圧も低下する。なお、増幅器の正極側へは、電源装置1mとは異なり、基準電圧Vrefを出力電圧Voutの変動量に基づいて補正した電圧が入力される。出力電圧Voutが目標電圧から低下した場合は、増幅器への入力を増加させるように補正する。すなわち、図1においては一定だった正極側の入力が、点線202に示すように増加している。このような補正により点線202と実線201との差203は、図1に示した差103に、出力電圧Voutの変動量に基づく補正電圧を足した大きさになっている。このことにより、点線204及び実線205で示したように、電源装置Fの制御信号Veaの反応は電源装置1mより大きくなる。さらに、制御信号Veaの反応が大きくなったので、点線207及び実線206で示したように、電源装置Fの出力電圧Voutの落ち込みは電源装置1mよりも小さくなっている。すなわち、上に述べたような補正を行えば、電源装置の応答速度は従来よりも早くなることが分かる。
このような原理に基づく回路構成の一例を図3に示す。なお、上で述べたような補正は、制御部のみの変更で実現でき、制御部以外の構成は図39に示したものと同じなので省略する。制御部2は主制御器21と副制御器22と基準電圧電源4とを含む。副制御器22には出力電圧Voutと基準電圧Vrefとが入力される。主制御器21には出力電圧Voutと副制御器22の出力電圧が入力される。この主制御器21の出力が制御部2の出力である制御信号Veaとなる。
副制御器22には、抵抗R4乃至R6とキャパシタC3と増幅器A2が含まれる。抵抗R4及びキャパシタC3の一端は負荷Roの正極側端子に接続されている。キャパシタC3と抵抗R5は直列に接続されており、抵抗R4とキャパシタC3及び抵抗R5は並列に接続されている。抵抗R4の他端及び一端がキャパシタC3に接続されている抵抗R5の他端は、増幅器A2の負極側の入力端子及び抵抗R6の一端に接続されている。増幅器A2の正極側の入力端子は、基準電圧電源4の正極側端子に接続されている。基準電圧電源4の負極側端子は接地されている。抵抗R6の他端は増幅器A2の出力端子に接続されている。この増幅器A2の出力が副制御器22の出力である補正基準電圧Vref'になる。
主制御器21には、抵抗R1乃至R3とキャパシタC1及びC2と増幅器A1が含まれる。抵抗R1及びキャパシタC1の一端は負荷Roの正極側端子に接続されている。キャパシタC1と抵抗R2は直列に接続されており、抵抗R1とキャパシタC1及び抵抗R2は並列に接続されている。抵抗R1の他端及び一端がキャパシタC1に接続されている抵抗R2の他端は、増幅器A1の負極側の入力端子及び抵抗R3の一端に接続されている。増幅器A1の正極側の入力端子は、増幅器A2の出力端子に接続されている。抵抗R3とキャパシタC2は直列に接続されている。一端が抵抗R3に接続されているキャパシタC2の他端は増幅器A1の出力端子に接続されている。この増幅器A1の出力が主制御器21の出力、すなわち上で述べたように、制御信号Veaになる。このように、制御部2に含まれる増幅器の数は2つであり、簡単な構成となっている。
ここで制御部2の動作を簡単に説明しておく。まず副制御器22において、基準電圧電源4の基準電圧Vrefから、出力電圧Voutに対して少なくとも微分制御要素を適用することにより得られる出力電圧の変動量(dVout/dt)を差し引いて、基準電圧の補正を実施し、補正基準電圧Vref'として出力する。次に主制御器21において、この補正基準電圧Vref'から少なくとも出力電圧Voutを差し引くような演算を実施することにより、制御信号Veaを生成し、出力する。
なお、より具体的には、副制御器22では以下の(5)式のような演算が行われる。
ここで、PD1は副制御器22の伝達関数を表し、比例制御要素P及び微分制御要素Dを含む。(5)式から、基準電圧電源4の基準電圧Vrefと出力電圧Voutの差に微分制御要素及び比例制御要素を適用することにより基準電圧の補正が実施されていることがわかる。
また、主制御器21では、副制御器22の出力である補正基準電圧Vref'に基づいて、以下の(6)式のような演算が行われる。
従来のPID制御では、PID制御要素を含む回路は基準電圧Vrefに基づいて処理を行っている。それに対して、本発明では(6)式のように、補正基準電圧Vref'に基づいて処理を行っている。
さらに、制御部2全体では、(5)式を(6)式に代入して得られる以下の(7)式のような演算が行われる。
すなわち、制御部2全体の伝達関数は、主制御器21の伝達関数PIDと副制御器22の伝達関数PD1と伝達関数PID及び伝達関数PD1の積との和で表される。この伝達関数の詳細は後に述べるが、従来の伝達関数より次数が上がっており、それによる制御能力の向上も図られている。
図3に示した制御部2は、少なくともPID制御要素を実現する主制御器21に、少なくとも微分制御要素を実現する副制御器22を追加した構成になっている。また、後に詳述するが、ブロック線図上においても、少なくともPID制御要素を実現する伝達関数に、少なくとも微分制御要素を実現する伝達関数を追加する構成になっている。一方、従来技術の欄の図40に示したブロック線図に、少なくとも微分制御要素を実現する回路(以下微分回路)を追加する方法は多数存在し、そのブロック線図を実現する回路構成はそれぞれ異なっている。そこで、以下にブロック線図上での微分回路の追加方法の例を3つ挙げ、それぞれがどのような回路構成で実現できるかを考察する。
図4は、1つ目の例であり、PID制御要素にPD制御要素を直列に追加した構成のブロック線図を示す。すなわち、出力電圧Voutが負帰還されて基準電圧Vrefから引き算され、その結果である(Vref−Vout)がPID制御要素を実現する回路の伝達関数PID(401)に入力される。この伝達関数PID(401)の出力は、微分制御要素を含む伝達関数PD1(402)に入力される。この伝達関数PD1(402)の出力は、フィードフォワードされた基準電圧Vrefと加算されて、加算結果が制御対象の伝達関数Gp(403)に入力され、当該伝達関数Gp(403)の出力が出力電圧Voutとなる。
このようなブロック線図を実現する制御部2pの回路構成の一例を図5に示す。なお、図5は概念図であり、実際の接続関係を表すものではないので、動作のみを説明する。まず、演算回路Ap1は基準電圧Vrefと出力電圧Voutの入力に対してPD制御要素を適用し、
Vref+PD(Vref−Vout)
を出力する。次に回路Ap2は回路Ap1の出力から基準電圧Vrefを引き算し、
PD(Vref−Vout)
を出力する。回路Ap3は回路Ap2の出力の極性を反転し、
−PD(Vref−Vout)
を出力する。回路Ap4は基準電圧Vrefと回路Ap3の入力に対してPID制御要素を適用し、
Vref+PID[Vref−{−PD(Vref−Vout)}]
=Vref+PID・Vref+PID・PD(Vref−Vout)
を出力する。一方、回路Ap5は基準電圧Vrefの入力に対してPID制御要素を適用し、
−PID・Vref
を出力する。そして、回路Ap6は回路Ap4と回路Ap5入力を加算し、
Vref+PID・PD(Vref−Vout)
を出力信号Veaとして出力する。
このように、制御部2pは複雑な処理を実施する。また、上で述べたような処理を実施するためには、回路Ap1乃至Ap6に、それぞれ少なくとも増幅器が1つずつは必要であり、実際の回路構成も複雑なものになる。
次に、2つ目の例のブロック線図を図6に示す。図6に示した例は、PID制御要素とPD制御要素との積に、PD制御要素を並列に追加した構成である。
図6のブロック線図では、基準電圧Vrefが微分制御要素を含む回路の伝達関数PD1(601)に入力される。また、出力電圧Voutが負帰還されて基準電圧Vrefから引き算され、その結果である(Vref−Vout)がPID制御要素とPD制御要素の積を実現する回路の伝達関数PID・PD1(602)に入力される。この伝達関数PID・PD1(602)の出力及び伝達関数PD1(601)の出力の加算結果に、さらにフィードフォワードされた基準電圧Vrefが加算されて、この加算結果が制御対象の伝達関数Gp(603)に入力され、当該伝達関数Gp(603)の出力が出力電圧Voutとなる。このように、図6に示したブロック線図は、従来技術の欄で図47(a)に示したブロック線図と似たような構成となっている。
なお、制御部全体では以下のような演算が行われている。
図6に示したようなブロック線図を実現する制御部2qの回路構成の一例を図7に示す。制御部2qは、抵抗Rq1乃至Rq10と、キャパシタCq1乃至Cq3と、増幅器Aq1乃至Aq4と、基準電圧電源4q1及び4q2とを含む。なお、抵抗Rq1乃至Rq3と、キャパシタCq1及びCq2と、増幅器Aq1とは、PID制御要素を実現する制御器21qを構成する。また、抵抗Rq4乃至Rq6と、キャパシタCq3と、増幅器Aq2とは、PD制御要素を実現する制御器22qを構成する。
抵抗Rq1及びキャパシタCq1の一端は、制御対象の負荷の正極側端子に接続されている。キャパシタCq1と抵抗Rq2は直列に接続されており、抵抗Rq1とキャパシタCq1及び抵抗Rq2とは並列に接続されている。抵抗Rq1の他端及び一端がキャパシタCq1に接続されている抵抗Rq2の他端は、増幅器Aq1の負極側の入力端子及び抵抗Rq3の一端に接続されている。一端が抵抗Rq3に接続されているキャパシタCq2の他端は増幅器Aq1の出力端子に接続されている。また、増幅器Aq1の出力端子は抵抗Rq7の一端に接続されている。増幅器Aq1の正極側の入力端子は、基準電圧電源4q2の正極側端子及びに増幅器Aq3の負極側の入力端子に接続されている。基準電圧電源4q2の負極側端子は接地されている。増幅器Aq3の正極側の入力端子は当該増幅器Aq3の出力端子に接続されている。また、増幅器Aq3の出力端子は抵抗Rq8の一端に接続されている。抵抗Rq8の他端は抵抗Rq9の一端及び増幅器Aq4の正極側の入力端子に接続されている。抵抗Rq9の他端は接地されている。一端が増幅器Aq1の出力端子に接続されている抵抗Rq7の他端は、増幅器Aq4の負極側の入力端子及び抵抗Rq10の一端に接続されている。抵抗Rq10の他端は増幅器Aq4の出力端子に接続されている。
制御器22qに含まれる抵抗Rq4及びキャパシタCq3の一端は、増幅器Aq4の出力端子に接続されている。キャパシタCq3と抵抗Rq5は直列に接続されており、抵抗Rq4とキャパシタCq3及び抵抗Rq5とは並列に接続されている。抵抗Rq4の他端及び一端がキャパシタCq3に接続されている抵抗Rq5の他端は、増幅器Aq2の負極側の入力端子及び抵抗Rq6の一端に接続されている。増幅器Aq2の正極側の入力端子は、基準電圧電源4q1の正極側端子に接続されている。基準電圧電源4q1の負極側端子は接地されている。抵抗Rq6の他端は増幅器Aq2の出力端子に接続されている。この増幅器Aq2の出力が制御部2qの出力である制御信号Veaになる。
このように、図6に示したようなブロック線図を実現する制御部2qは、増幅器が4つも含まれる複雑な構成となってしまう。
さらに、3つ目の例のブロック線図を図8に示す。図8に示した例は、PID制御要素とPD制御要素との積に、PID制御要素を並列に追加した構成である。このように、図8に示したブロック線図は、従来技術の欄で図47(a)に示したブロック線図と似たような構成となっている。
図8のブロック線図では、基準電圧VrefがPID制御要素を実現する回路の伝達関数PID(801)に入力される。また、出力電圧Voutが負帰還されて基準電圧Vrefから引き算され、その結果である(Vref−Vout)がPID制御要素とPD要素の積を実現する回路の伝達関数PID・PD1(802)に入力される。この伝達関数PID・PD1(802)の出力及び伝達関数PID(801)の出力の加算結果に、さらにフィードフォワードされた基準電圧Vrefが加算されて、この加算結果が制御対象の伝達関数Gp(803)に入力され、当該伝達関数Gp(803)の出力が出力電圧Voutとなる。
なお、制御部全体では以下のような演算が行われている。
図8に示したようなブロック線図を実現する制御部2rの回路構成の一例を図9に示す。制御部2rは、抵抗Rr1乃至Rr10と、キャパシタCr1乃至Cr3と、増幅器Ar1乃至Ar4と、基準電圧電源4r1及び4r2とを含む。なお、抵抗Rr1乃至Rr3と、キャパシタCr1及びCr2と、増幅器Ar1とは、PID制御要素を実現する制御器21rを構成する。また、抵抗Rr4乃至Rr6と、キャパシタCr3と、増幅器Ar2とは、PD制御要素を実現する制御器22rを構成する。
抵抗Rr4及びキャパシタCr3の一端は、制御対象の負荷の正極側端子に接続されている。キャパシタCr3と抵抗Rr5は直列に接続されており、抵抗Rr4とキャパシタCr3及び抵抗Rr5とは並列に接続されている。抵抗Rr4の他端及び一端がキャパシタCr3に接続されている抵抗Rr5の他端は、増幅器Ar2の負極側の入力端子及び抵抗Rr6の一端に接続されている。抵抗Rr6の他端は増幅器Ar2の出力端子に接続されている。また、増幅器Ar2の出力端子は抵抗Rr7の一端に接続されている。増幅器Ar2の正極側の入力端子は、基準電圧電源4r2の正極側端子及びに増幅器Ar3の負極側の入力端子に接続されている。基準電圧電源4r2の負極側端子は接地されている。増幅器Ar3の正極側の入力端子は当該増幅器Ar3の出力端子に接続されている。また、増幅器Ar3の出力端子は抵抗Rr8の一端に接続されている。抵抗Rr8の他端は抵抗Rr9の一端及び増幅器Ar4の正極側の入力端子に接続されている。抵抗Rr9の他端は接地されている。一端が増幅器Ar2の出力端子に接続されている抵抗Rr7の他端は、増幅器Ar4の負極側の入力端子及び抵抗Rr10の一端に接続されている。抵抗Rr10の他端は増幅器Ar4の出力端子に接続されている。
制御器21rに含まれる抵抗Rr1及びキャパシタCr1の一端は、増幅器Ar4の出力端子に接続されている。キャパシタCr1と抵抗Rr2は直列に接続されており、抵抗Rr1とキャパシタCr1及び抵抗Rr2とは並列に接続されている。抵抗Rr1の他端及び一端がキャパシタCr1に接続されている抵抗Rr2の他端は、増幅器Ar1の負極側の入力端子及び抵抗Rr3の一端に接続されている。抵抗Rr3とキャパシタCr2は直列に接続されている。一端が抵抗Rr3に接続されているキャパシタCr2の他端は、増幅器Ar1の出力端子に接続されている。この増幅器Ar1の出力が制御部2rの出力である制御信号Veaになる。
このように、図8に示したようなブロック線図を実現する制御部2rは、増幅器が4つも含まれる複雑な構成となってしまう。
以上のように3つの方法にて、少なくとも微分制御要素を含む伝達関数を追加する態様について説明したが、そのいずれにおいても、実際の回路構成は図3で示した本発明に係る回路構成よりも複雑になり、また伝達関数からの実回路化が困難となっていることが分かる。
一方、上で述べた(7)式に対応するブロック線図は図10のようになり、さらに図10を等価に変形すると図11に示すような、図3に示した回路図に対応するブロック線図を得ることができる。図10のブロック線図に示すように、本発明においては、上で述べた3つの方法とは異なる方法にて、微分制御要素を含むPD制御要素を追加している。すなわち、PID制御要素に、PID制御要素とPD制御要素の積と、PD制御要素とを並列に追加している。
図10のブロック線図を詳述すると、出力電圧Voutが負帰還されて基準電圧Vrefから引き算され、その結果である(Vref−Vout)が、主制御器21の伝達関数PID(1001)と、副制御器22の伝達関数PD1(1002)と、伝達関数PID(1001)及び伝達関数PD1(1002)の積を表す伝達関数PID・PD1(1003)に入力される。伝達関数PID(1001)の出力と、伝達関数PD1(1002)の出力と、伝達関数PID・PD1(1003)の出力の加算結果に、さらにフィードフォワードされた基準電圧Vrefが加算される。そして、この加算結果が制御対象の伝達関数Gp(1004)に入力され、当該伝達関数Gp(1004)の出力が出力電圧Voutとなる。
図10に示したブロック線図は、図11のように変形できる。図11は、図10に示したブロック線図と等価なブロック線図である。また、図3に示した本発明に係る回路に直接対応する。なお、伝達関数PD1(1101)及び伝達関数PID(1102)は、それぞれ図10に示した伝達関数PD1(1002)及び伝達関数PID(1001)と同じである。
まず、出力電圧Voutが負帰還されて基準電圧Vrefから引き算され、その結果である(Vref−Vout)が、伝達関数PD1(1101)に入力される。この伝達関数PD1(1101)の出力は、フィードフォワードされた基準電圧Vrefと加算されて、この加算結果が補正基準電圧Vref'になる。また、出力電圧Voutが負帰還されて補正基準電圧Vref'から引き算され、その結果である(Vref'−Vout)が、伝達関数PID(1102)に入力される。この伝達関数PID(1102)の出力は、フィードフォワードされた補正基準電圧Vref'と加算されて、加算結果が制御信号Veaになる。この制御信号Veaが制御対象の伝達関数Gp(1103)に入力され、当該伝達関数Gp(1103)の出力が出力電圧Voutとなる。なお、制御部全体においては、先に示した(7)式のような演算が行われる。
ここで、伝達関数PIDは以下の(8)式で、伝達関数PD1は(9)式で、伝達関数PID及び伝達関数PD1の積である伝達関数PID・PD1は(10)式で、制御部全体の伝達関数であるPID+PD1+PID・PD1は(11)式で表せる。
(a
0、b
0、b
1、b
2、z
1、z
2、d
0、e
0及びe
1は係数)
ここで、副制御器の伝達関数PD1及び主制御器の伝達関数PIDと抵抗R1乃至R6及びキャパシタC1乃至C3との関係は、以下の(12)及び(13)式のとおりである。
よって(8)、(9)、(12)及び(13)式より、以下の(14)式の関係が成り立つ。
なお、一般的な3次の伝達関数は以下のように表せる。
よって、(11)、(14)及び(15)式より、以下の(16)式の関係が成り立つ。
本発明の特徴の一つは、制御部全体の伝達関数が、3次以上の伝達関数であり、且つ(11)式のように表すことができる点にある。すなわち、分母が因数分解されており、分子の3つの項がそれぞれ3次の多項式を因数分解した形が特徴である。これは、(8)式、(9)式及び(10)式をそのまま通分して加算した形である。(8)乃至(10)式では、分子及び分母はきれいに因数分解されており、因数分解の結果を崩さずに加算すれば、(11)式のようになる。従って、PID制御要素を実現する主制御器の伝達関数が(8)式のように表すことができ、且つPD制御要素を実現する副制御器の伝達関数が(9)式のように表すことができれば、自動的に(11)式を得ることができる。ところで、(8)式の実回路との関係は(13)式で表され、(9)式の実回路との関係は(12)式で表される。(12)式及び(13)式の係数をまとめた(14)式を見れば明らかなように、各係数と抵抗値及び容量値との関係は比較的簡単である。また、副制御器に含まれる回路要素の回路定数は主制御器の伝達関数には影響は無く、さらに主制御器に含まれる回路要素の回路定数は副制御器の伝達関数には影響は無い。
以上述べたように、本発明の特徴の一つである(11)式のように伝達関数が表される場合には、主制御器と副制御器とは別個に設計することができ、主制御器及び副制御器のそれぞれの伝達関数から回路化することも比較的容易になる。すなわち、制御器全体としても、柔軟な設計ができ、設計しやすくなっている。
なお、図3は本発明の一例を示すものであって、主制御器にはPID制御要素、PIID制御要素(PID制御要素に積分制御要素をさらに追加したもの)を用いることも可能である。さらに副制御器にはPD制御要素、PID制御要素を用いることも可能である。以下これらの例について具体的に述べる。
[実施の形態1]
本発明の第1の実施の形態に係る電源装置の回路構成を図12に示す。図12に示すように第1の実施の形態に係る電源装置1は、降圧型の電源装置であって、制御部2と、LCフィルタ部31と電力変換部32と負荷Roとを含む制御対象3から構成される。
電力変換部32は、ダイオードDと、駆動回路321と、PWM制御回路322と、MOSFET323と、入力電源324とから構成される。PWM制御回路322の入力は制御部2の増幅器A1の出力端子に接続される。PWM制御回路322の出力は駆動回路321に接続される。駆動回路321の出力は、MOSFET323のゲートに接続される。MOSFET323のドレインは、入力電源324の正極側端子に接続されており、ソースはダイオードDのカソード及びLCフィルタ部31のチョークコイルLに接続されている。
入力電源324の負極側端子及びダイオードDのアノードは接地されている。LCフィルタ部31は、チョークコイルLと、チョークコイルLの等価直列抵抗である抵抗RLと、キャパシタCと、キャパシタCの等価直列抵抗である抵抗Rcとが含まれる。その一端がMOSFET323のソース及びダイオードDのカソードに接続されているチョークコイルLの他端は、抵抗RLを介してキャパシタCの一端及び負荷Roの正極側端子に接続されている。キャパシタCの他端は、抵抗Rcを介して接地されている。
制御部2の構成は発明の原理の欄で図3に示した制御部2と同じであり、詳細は省略する。なお上で述べたが、制御部2は、オペアンプ1つを含み且つPID制御要素を実現する主制御器21と、オペアンプ1つを含み且つPD制御要素を実現する副制御器22とを含む。
電源装置1の動作を簡単に説明すると、制御部2は負荷Roに現れる出力電圧Voutと基準電圧Vrefに基づいて制御信号Veaを生成する。この制御信号VeaはPWM制御回路322において別途入力される三角波やノコギリ波等の信号と比較され、制御信号Veaの電圧に応じたパルス幅の信号が出力される。PWM制御回路322の出力信号は駆動回路321を介してMOSFET323をオン又はオフする。入力電源324の入力電圧Vinは、MOSFET324のオン及びオフに従って変換され、LCフィルタ部31により平滑化されて負荷Roに出力電圧Voutとして出力される。これにより出力電圧Voutを基準電圧Vrefに一致させるような制御がなされる。
制御部2の動作については、まず副制御器22において、基準電圧電源4の基準電圧Vrefと出力電圧Voutの差にPD制御要素を適用することにより基準電圧の補正が実施され、補正基準電圧Vref'として出力される。基準電圧Vrefと出力電圧Voutの差に微分制御要素を適用するとき、出力電圧Voutの変動量に応じた電圧が生成され、これにより補正基準電圧Vref'が生成される。次に主制御器21において、この補正基準電圧Vref'と出力電圧Voutの差にPID制御要素を適用することにより、制御信号Veaを生成し、出力する。
なお、増幅器A1及びA2に着目すると、副制御器22に含まれる増幅器A2は基準電圧Vrefと出力電圧Voutの変動量とに応じた電圧を出力し、主制御器21に含まれる増幅器A1は増幅器A2の出力と出力電圧Voutとに応じた電圧を出力する。
図12に示した電源装置1のブロック線図は図11に示した通りである。すなわち、出力電圧Voutが負帰還されて基準電圧Vrefから引き算され、その結果である(Vref−Vout)が、伝達関数PD1(1101)に入力される。この伝達関数PD1(1101)の出力は、フィードフォワードされた基準電圧Vrefと加算されて、この加算結果が補正基準電圧Vref'になる。また、出力電圧Voutが負帰還されて補正基準電圧Vref'から引き算され、その結果である(Vref'−Vout)が、伝達関数PID(1102)に入力される。この伝達関数PID(1102)の出力は、フィードフォワードされた補正基準電圧Vref'と加算されて、加算結果が制御信号Veaになる。この制御信号Veaが制御対象の伝達関数Gp(1103)に入力され、当該伝達関数Gp(1103)の出力が出力電圧Voutとなる。
上でも述べたが、図11は、図10のように等価的に変形できる。すなわち、出力電圧Voutが負帰還されて基準電圧Vrefから引き算され、その結果である(Vref−Vout)が、主制御器21の伝達関数PID(1001)と、副制御器22の伝達関数PD1(1002)と、伝達関数PID(1001)及び伝達関数PD1(1002)の積を表す伝達関数PID・PD1(1003)に入力される。伝達関数PID(1001)の出力と、伝達関数PD1(1002)の出力と、伝達関数PID・PD1(1003)の出力の加算結果に、さらにフィードフォワードされた基準電圧Vrefが加算される。そして、この加算結果が制御対象の伝達関数Gp(1004)に入力され、当該伝達関数Gp(1004)の出力が出力電圧Voutとなる。
なお、副制御器22では先に示した(5)式のような演算が行われ、主制御器21では(6)式のような演算が行われる。また、制御部2全体においては、(7)式のような演算が行われる。
ここで、主制御器21の伝達関数PIDは(8)式に、副制御器22の伝達関数PD1は(9)式に、伝達関数PID及び伝達関数PD1の積である伝達関数PID・PD1は(10)式に、制御部全体の伝達関数であるPID+PD1+PID・PD1は(11)式に示したとおりである。このように伝達関数は3次となり、従来のPID制御器の次数よりも高くなっている。
ここで、伝達関数PD1及び伝達関数PIDと抵抗R1乃至R6及びキャパシタC1乃至C3との関係は(12)及び(13)式に示したとおりである。よって(8)、(9)、(12)及び(13)式より、(14)式に示した関係が成り立つ。
ここで、(11)式は、本実施の形態の特徴的な式となっており、制御部2の伝達関数がこのように表せることにより、主制御器21の伝達関数は(8)式、副制御器22の伝達関数は(9)式のように定まる。さらに主制御器21及び副制御器22とそれぞれに含まれる抵抗の値及びキャパシタの容量値との関係も(12)及び(13)式のように明確に表せるので、主制御器21及び副制御器22は個別に設計ができ、且つ伝達関数から回路を決定することも、回路から伝達関数を決定することも容易である。すなわち、目的にあった柔軟な設計が容易になる。
以下図13乃至図19を用いて、本発明の第1の実施の形態に係る電源装置1の安定性及び高速応答性を説明する。まず図13に、電源装置1と従来の電源装置の一巡伝達関数のボード線図を示す。以下本実施の形態における「従来の電源装置」とは、図44において太線4401及び4403で示したような周波数特性をもつ電源装置とする。すなわち、LCフィルタの共振周波数とゲイン交差周波数との間の周波数帯域に、位相が大きく遅れるトラップポイントを設けたような特性をもつ電源装置である。但し、図13においては、安定性を考慮し、図44に示した特性よりも若干ゲイン交差周波数を低く設定するよう回路定数を調整している。
図13において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。また、点線1307はスイッチング周波数(約300kHz)を示す。太線1301は電源装置1のゲインの周波数特性を、実線1302は従来の電源装置のゲインの周波数特性を、太線1303は電源装置1の位相の周波数特性を、実線1304は従来の電源装置の位相の周波数特性を示す。
従来の電源装置のゲイン交差周波数が約130kHzであるのに対して、電源装置1のゲイン交差周波数は約180kHzとなっており、ともにスイッチング周波数の300kHzの1/10を超える設定となっている。また、従来の電源装置の位相余裕が矢印1305に示すように約55°であるのに対して、電源装置1の位相余裕は約90°となっている。すなわち、電源装置1は従来の電源装置に比して、より高いゲイン周波数を設定しているにもかかわらず、安定性がさらに増している。すなわち、高い安定性を保持しつつ、高速応答を実現している。
図14に、従来の電源装置における負荷急変時の出力電圧Vout及び出力電流Ioの変化を示す。図14において、上段は出力電圧Voutの変化を示し、下段は出力電流Ioの変化を示す。1.0msから1.5msまでは、出力電流Ioは1Aで一定であるが、出力電圧Voutは点線枠1401で示したように振幅が大きくなっている。すなわち、不安定になっている。また、1.5msの時点で負荷が急変し、出力電流Ioが10Aへ急増すると、出力電圧Voutは約58mV幅の振れを一瞬生じている。1.5msから2.5msの間、すなわち出力電流Ioが10Aである間は、出力電圧Voutは安定している。しかし、2.5msの時点で再び出力電流Ioが1Aに低下すると、出力電圧Voutは一瞬の振れを生じた後、点線枠1402で示したように再び不安定になる。点線枠1401及び1402に示した不安定な状態は、ゲイン交差周波数を高く設定し過ぎた影響と考えられる。なお、出力電流Ioの立ち上がり時間は約1.5μsであり、立ち下がり時間は0.2μsとしている。
一方図15に、図14に示した出力電流Ioの変化と同じ条件下での、電源装置1における負荷急変時の出力電圧Vout及び出力電流Ioの変化を示す。図15において、上段は出力電圧Voutの変化を示し、下段は出力電流Ioの変化を示す。1.0msから1.5msまでは、出力電流Ioは1Aで一定であり、出力電圧Voutは2Vを中心とした電圧で安定している。1.5msの時点で負荷が急変し、出力電流Ioが10Aへ急増すると、出力電圧Voutは約27mV幅の振れを一瞬生じるが、その後は1.5msまでと同様に安定している。この一瞬の振れ幅は、従来の電源装置の半分程度に改善されている。その後、2.5msの時点において出力電流Ioが10Aから1Aへ低下しても、出力電圧Voutは一瞬の振れを生じた後、安定した動作をしている。このように、電源装置1は出力電流の値にかかわらず安定的な動作をしている。また、出力電流Ioが立ち上がる際の出力電圧Voutの振幅も従来の電源装置に比して小さくなっているので、出力電圧Voutが目標電圧に回復する時間も短くて済む。すなわち、応答性も向上している。
次に、従来の電源装置のゲイン交差周波数の設定を、図14及び図15に示したような負荷の急変に対して安定的に動作するまで低くした電源装置(以下本実施の形態において電源装置Cと呼ぶ)を想定してみる。
図16に、電源装置1と電源装置Cの一巡伝達関数のボード線図を示す。図16において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。また、点線1607はスイッチング周波数(約300kHz)を示す。太線1601及び太線1603は、それぞれ電源装置1のゲインの周波数特性及び位相の周波数特性を示し、これらは図13に示した特性と同じである。すなわち、電源装置1の位相余裕は矢印1606に示すように約90°となっている。実線1602及び実線1604は、それぞれ電源装置Cのゲインの周波数特性及び位相の周波数特性を示す。電源装置Cのゲイン交差周波数は約93kHzとなり、位相余裕は矢印1605に示すように約53°となる。すなわち、電源装置1は安定性を重視した電源装置Cに比しても、より高い安定性を持っていることがわかる。
なお、電源装置Cにおける負荷急変時の出力電圧Vout及び出力電流Ioの変化は、図17に示すような特性になる。1.0msから1.5msまでは、出力電流Ioは1Aで一定であり、出力電圧Voutは2Vを中心とした電圧で安定している。1.5msの時点で負荷が急変し、出力電流Ioが10Aへ急増すると、出力電圧Voutは約40mV幅の振れを一瞬生じ、その後は安定している。2.5msの時点において出力電流Ioが10Aから1Aへ低下すると、出力電圧Voutは一瞬の振れを生じた後に安定する。このように電源装置Cは出力電流の値にかかわらず安定的な動作をしている。しかし、出力電流Ioが立ち上がる際の出力電圧Voutの振幅は電源装置1ほど小さくなっていないので、応答性は電源装置1よりも劣る。
ここで、図18及び図19を用いて、負荷急変時における応答性についてさらなる比較をしてみる。図18は、電源装置Cの負荷急変特性を示す図であり、図17よりも短い時間幅で特性を示している。また、出力電圧Voutについても、図17より細かい目盛り表示となっており、変化の詳細が読み取れるようになっている。図18において、上段は出力電圧Voutの変化を示し、下段は出力電流Ioの変化を示す。負荷の急変に伴う出力電圧Vout及び出力電流Ioの変化の概略は、図17に示したとおりなので省略し、ここでは矢印1801に示す負荷急変時の出力電圧Voutの落ち込みのみに注目する。矢印1801に示すように、出力電圧Voutの落ち込みは約29mVとなっている。
次に、図19に電源装置1の負荷急変特性を示す。図19も、図18と同様に、出力電圧Voutの変化及び時間について詳細な表示をしている。図19において、上段は出力電圧Voutの変化を示し、下段は出力電流Ioの変化を示す。また、図18と同様に、ここでも矢印1901に示す負荷急変時の出力電圧Voutの落ち込みのみに注目する。矢印1901に示すように、出力電圧Voutの落ち込みは約18mVとなっており、図18に示した特性に比して小さくなっている。すなわち、電源装置1は従来の電源装置に比して、優れた応答性を示している。
[実施の形態2]
次に、第1の実施の形態における電源装置1の主制御器にさらにローパスフィルタを形成するための積分制御要素を追加した場合の例を説明する。本発明の第2の実施の形態に係る電源装置に含まれる制御部2aの構成を図20に示す。第2の実施の形態に係る電源装置は、制御部2aと図示しない制御対象とにより構成されるが、制御対象の構成は第1の実施の形態に係る電源装置1と同じであるので、図20では制御部2aの構成のみを示す。なお、後に述べる第3乃至第8の実施の形態においても同様に制御部の構成のみを示すものとする。
制御部2aは主制御器21aと副制御器22aと基準電圧電源4aとを含む。副制御器22aには出力電圧Voutと基準電圧Vrefとが入力される。主制御器21aには出力電圧Voutと副制御器22aの出力電圧Vref'が入力される。この主制御器21aの出力が制御部2aの出力である制御信号Veaとなる。
副制御器22aの構成は、第1の実施の形態の欄で図12に示した副制御器22の構成と同じであるので、副制御器22a内の接続関係の説明は省略する。
主制御器21aは、第1の実施の形態の欄で図12に示した主制御器21に、さらにローパスフィルタを形成するためのキャパシタCi1を追加した構成となっている。すなわち、主制御器21が実現していたPID制御要素に積分制御要素(I)が追加されることになるので、主制御器21aが実現する制御要素はPIID制御要素と表現できる。主制御器21aには、抵抗R1乃至R3とキャパシタC1、C2及びCi1と増幅器A1が含まれる。抵抗R1及びキャパシタC1の一端は図示しない負荷の正極側端子に接続されている。キャパシタC1と抵抗R2とは直列に接続されており、抵抗R1とキャパシタC1及び抵抗R2とは並列に接続されている。抵抗R1の他端及び一端がキャパシタC1に接続されている抵抗R2の他端は、増幅器A1の負極側の入力端子と抵抗R3の一端とキャパシタCi1の一端とに接続されている。増幅器A1の正極側の入力端子は、副制御器22aに含まれる増幅器A2の出力端子に接続されている。抵抗R3とキャパシタC2とは直列に接続されており、キャパシタCi1と抵抗R3及びキャパシタC2とは並列に接続されている。一端が抵抗R3に接続されているキャパシタC2の他端とキャパシタCi1の他端は、増幅器A1の出力端子に接続されている。この増幅器A1の出力が主制御器21aの出力、すなわち上で述べたように、制御信号Veaになる。
制御部2aは、増幅器1つを含み且つPIID制御要素を実現する主制御器21aと、増幅器1つを含み且つPD制御要素を実現する副制御器22aとを含む。このように、制御部2a全体の構成は、第1の実施の形態と同様に簡単なものになっている。
電源装置全体の動作は第1の実施の形態に係る電源装置1の動作と同じであるので説明を省略し、ここでは制御部2aの動作についてのみ説明する。まず副制御器22aにおいて、基準電圧電源4aの基準電圧Vrefと出力電圧Voutの差にPD制御要素を適用することにより基準電圧の補正が実施され、補正基準電圧Vref'として出力される。基準電圧Vrefと出力電圧Voutの差に微分制御要素を適用するとき、出力電圧Voutの変動量に応じた電圧が生成され、これにより補正基準電圧Vref'が生成される。次に主制御器21aにおいて、この補正基準電圧Vref'と出力電圧Voutの差にPIID制御要素を適用することにより、制御信号Veaを生成し、出力する。
なお、増幅器A1及びA2に着目すると、副制御器22aに含まれる増幅器A2は基準電圧Vrefと出力電圧Voutの変動量とに応じた電圧を出力し、主制御器21aに含まれる増幅器A1は増幅器A2の出力と出力電圧Voutとに応じた電圧を出力する。
本実施の形態に係る電源装置をブロック線図で表すと図21のようになる。図11に示した本発明の原理に係るブロック線図と比較すると、主制御器の伝達関数がPID制御要素からPIID制御要素に置換されている点が異なっている。すなわち、出力電圧Voutが負帰還されて基準電圧Vrefから引き算され、その結果である(Vref−Vout)が、副制御器22aの伝達関数PD1(2101)に入力される。この伝達関数PD1(2101)の出力は、フィードフォワードされた基準電圧Vrefと加算されて、加算結果が補正基準電圧Vref'になる。そして、出力電圧Voutが負帰還されて補正基準電圧Vref'から引き算され、その結果である(Vref'−Vout)が、主制御器21aの伝達関数PIID(2102)に入力される。この伝達関数PIID(2102)の出力は、フィードフォワードされた補正基準電圧Vref'と加算されて、加算結果が制御信号Veaになる。この制御信号Veaが制御対象の伝達関数Gp(2103)に入力され、当該伝達関数Gp(2103)の出力が出力電圧Voutとなる。
図21に示したブロック線図は、図22のように変形できる。図22は、図21に示したブロック線図と等価なブロック線図である。すなわち、出力電圧Voutが負帰還されて基準電圧Vrefから引き算され、その結果である(Vref−Vout)が、主制御器21aの伝達関数PIID(2201)と、副制御器22aの伝達関数PD1(2202)と、伝達関数PIID(2201)及び伝達関数PD1(2202)の積である伝達関数PIID・PD1(2203)に入力される。伝達関数PIID(2201)の出力と、伝達関数PD1(2202)の出力と、伝達関数PIID・PD1(2203)の出力の加算結果に、さらにフィードフォワードされた基準電圧Vrefが加算されて、加算結果が制御信号Veaとなる。この制御信号Veaが制御対象の伝達関数Gp(2204)に入力され、当該伝達関数Gp(2204)の出力が出力電圧Voutとなる。
なお、副制御器22aでは先に示した(5)式のような演算が行われ、主制御器21aでは以下の(17)式のような演算が行われる。
また、制御部2a全体においては、以下のような演算が行われる。
ここで、主制御器21aの伝達関数PIIDは以下の(18)式で、副制御器22aの伝達関数PD1は先に示した(9)式で、伝達関数PIID及び伝達関数PD1の積である伝達関数PIID・PD1は以下の(19)式で、制御部2a全体の伝達関数であるPIID+PD1+PIID・PD1は以下の(20)式で表せる。
(a
0、a
1、b
0、b
1、b
2、p
0、p
1、z
1、z
2、d
0、e
0及びe
1は係数)
このように伝達関数は4次となり、従来のPID制御器の次数よりも高くなっている。
また、伝達関数と抵抗R1乃至R6及びキャパシタC1乃至C3並びにCi1との関係は、伝達関数PD1については先に示した(12)式のとおりであり、伝達関数PIIDについては以下の(21)式のとおりである。
よって(9)、(12)、(18)及び(21)式より、以下のような関係が成り立つ。
ここで、(20)式は、本実施の形態の特徴的な式となっており、制御部2aの伝達関数がこのように表せることにより、主制御器21aの伝達関数は(18)式、副制御器22aの伝達関数は(9)式のように定まる。さらに主制御器21a及び副制御器22aとそれぞれに含まれる抵抗の値及びキャパシタの容量値との関係も(21)及び(12)式のように明確に表せるので、主制御器21a及び副制御器22aは個別に設計ができ、且つ伝達関数から回路を決定することも、回路から伝達関数を決定することも容易である。すなわち、目的にあった柔軟な設計が容易になる。
以下図23及び図24を用いて、本発明の第2の実施の形態に係る電源装置の特性を説明する。まず図23に、本実施の形態に係る電源装置の一巡伝達関数のボード線図を示す。図23において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。また、点線2304はスイッチング周波数(約300kHz)を示す。
本実施の形態に係る電源装置のゲイン交差周波数は約180kHzとなっており、スイッチング周波数の300kHzの1/10を超える設定となっている。また、位相余裕は矢印2301に示すように約82°となっている。すなわち、本実施の形態に係る電源装置も、第1の実施の形態に係る電源装置1と同様に、高い安定性を保持しつつ高速応答を実現している。
さらに、本実施の形態に係る電源装置には積分制御要素の追加によりローパスフィルタが形成されており、部分2302示す高周波帯域でゲインが下がっている。すなわち、高周波帯域におけるノイズの影響が低減されている。なお、部分2302と同じ周波数帯域で、部分2303に示すように位相が遅れているが、位相余裕には影響を与えていないので安定性に問題は生じない。
図24に、本実施の形態に係る電源装置における負荷急変時の出力電圧Vout及び出力電流Ioの変化を示す。図24において、上段は出力電圧Voutの変化を示し、下段は出力電流Ioの変化を示す。1.0msから1.5msまでは、出力電流Ioは1Aで一定であり、出力電圧Voutは2Vを中心とした電圧で安定している。1.5msの時点で負荷が急変し、出力電流Ioが10Aへ急増すると、出力電圧Voutは約27mV幅の振れを一瞬生じるが、その後は1.5msまでと同様に安定している。その後、2.5msの時点において出力電流Ioが10Aから1Aへ低下しても、出力電圧Voutは一瞬の振れを生じた後、安定した動作をしている。なお、出力電流Ioの立ち上がり時間は約1.5μsであり、立ち下がり時間は0.2μsとしている。このように、本実施の形態に係る電源装置は安定的な動作をしている。また、出力電流Ioが立ち上がる際の出力電圧Voutの振幅も小さくなっており、上でも述べたように高速応答を実現している。
[実施の形態3]
次に、第1の実施の形態における電源装置1の副制御器にさらにローパスフィルタを形成するための積分制御要素を追加した場合の例を説明する。本発明の第3の実施の形態に係る電源装置に含まれる制御部2bの構成を図25に示す。
制御部2bは主制御器21bと副制御器22bと基準電圧電源4bとを含む。副制御器22bには出力電圧Voutと基準電圧Vrefとが入力される。主制御器21bには出力電圧Voutと副制御器22bの出力電圧Vref'が入力される。この主制御器21bの出力が制御部2bの出力である制御信号Veaとなる。
主制御器21bの構成は、第1の実施の形態の欄で図12に示した主制御器21の構成と同じであるので、主制御器21b内の接続関係の説明は省略する。
副制御器22bは、第1の実施の形態の欄で図12に示した副制御器22に、さらにローパスフィルタを形成するためのキャパシタCi2を追加した構成となっている。すなわち、副制御器22が実現していたPD制御要素に積分制御要素(I)が追加されることになるので、副制御器22bが実現する制御要素はPID制御要素となる。以下副制御器22bにおける制御要素を主制御器21bにおけるPID制御要素と区別するため、PID1と表現する。
副制御器22bには、抵抗R4乃至R6とキャパシタC3及びCi2と増幅器A2が含まれる。抵抗R4及びキャパシタC3の一端は図示しない負荷の正極側端子に接続されている。キャパシタC3と抵抗R5とは直列に接続されており、抵抗R4とキャパシタC3及び抵抗R5とは並列に接続されている。抵抗R4の他端及び一端がキャパシタC3に接続されている抵抗R5の他端は、増幅器A2の負極側の入力端子と抵抗R6の一端とキャパシタCi2の一端とに接続されている。増幅器A2の正極側の入力端子は、基準電圧電源4bの正極側端子に接続されている。基準電圧電源4bの負極側端子は接地されている。キャパシタCi2と抵抗R6とは並列に接続されている。抵抗R6の他端とキャパシタCi2の他端は、増幅器A2の出力端子に接続されている。この増幅器A2の出力が副制御器22bの出力、すなわち上で述べたように、補正基準電圧Vref'になる。
制御部2bは、増幅器1つを含み且つPID制御要素を実現する主制御器21bと、増幅器1つを含み且つPID1制御要素を実現する副制御器22bとを含む。このように、制御部2b全体の構成は、第1の実施の形態と同様に簡単なものになっている。
電源装置全体の動作は第1の実施の形態に係る電源装置1の動作と同じであるので説明を省略し、ここでは制御部2bの動作についてのみ説明する。まず副制御器22bにおいて、基準電圧電源4bの基準電圧Vrefと出力電圧Voutの差にPID1制御要素を適用することにより基準電圧の補正が実施され、補正基準電圧Vref'として出力される。基準電圧Vrefと出力電圧Voutの差に微分制御要素を適用するとき、出力電圧Voutの変動量に応じた電圧が生成され、これにより補正基準電圧Vref'が生成される。次に主制御器21bにおいて、この補正基準電圧Vref'と出力電圧Voutの差にPID制御要素を適用することにより、制御信号Veaを生成し、出力する。
なお、増幅器A1及びA2に着目すると、副制御器22bに含まれる増幅器A2は基準電圧Vrefと出力電圧Voutの変動量とに応じた電圧を出力し、主制御器21bに含まれる増幅器A1は増幅器A2の出力と出力電圧Voutとに応じた電圧を出力する。
本実施の形態に係る電源装置をブロック線図で表すと図26のようになる。図11に示した本発明の原理に係るブロック線図と比較すると、副制御器の伝達関数がPD1制御要素からPID1制御要素に置換されている点が異なっている。すなわち、出力電圧Voutが負帰還されて基準電圧Vrefから引き算され、その結果である(Vref−Vout)が、副制御器22bの伝達関数PID1(2601)に入力される。この伝達関数PID1(2601)の出力は、フィードフォワードされた基準電圧Vrefと加算されて、加算結果が補正基準電圧Vref'になる。そして、出力電圧Voutが負帰還されて補正基準電圧Vref'から引き算され、その結果である(Vref'−Vout)が、主制御器21bの伝達関数PID(2602)に入力される。この伝達関数PID(2602)の出力は、フィードフォワードされた補正基準電圧Vref'と加算されて、加算結果が制御信号Veaになる。この制御信号Veaが制御対象の伝達関数Gp(2603)に入力され、当該伝達関数Gp(2603)の出力が出力電圧Voutとなる。
図26に示したブロック線図は、図27のように変形できる。図27は、図26に示したブロック線図と等価なブロック線図である。すなわち、出力電圧Voutが負帰還されて基準電圧Vrefから引き算され、その結果である(Vref−Vout)が、主制御器21bの伝達関数PID(2701)と、副制御器22bの伝達関数PID1(2702)と、伝達関数PID(2701)及び伝達関数PID1(2702)の積である伝達関数PID・PID1(2703)に入力される。伝達関数PID(2701)の出力と、伝達関数PID1(2702)の出力と、伝達関数PID・PID1(2703)の出力の加算結果に、さらにフィードフォワードされた基準電圧Vrefが加算されて、加算結果が制御信号Veaとなる。この制御信号Veaが制御対象の伝達関数Gp(2704)に入力され、当該伝達関数Gp(2704)の出力が出力電圧Voutとなる。
なお、副制御器22bでは以下の(22)式のような演算が行われ、主制御器21bでは先に示した(6)式のような演算が行われる。
また、制御部2b全体においては、以下のような演算が行われる。
ここで、主制御器21bの伝達関数PIDは先に示した(8)式で、副制御器22bの伝達関数PID1は以下の(23)式で、制御部2b全体の伝達関数であるPID+PID1+PID・PID1は以下の(24)式で表せる。
(a
0、b
2、z
1、z
2、d
0、d
1、e
0及びe
1は係数)
このように伝達関数は4次となり、従来のPID制御器の次数よりも高くなっている。
また、伝達関数と抵抗R1乃至R6及びキャパシタC1乃至C3並びにCi2との関係は、伝達関数PID1については以下の(25)式のとおりであり、伝達関数PIDについては先に示した(13)式のとおりである。
よって(8)、(13)、(23)及び(25)式より、以下のような関係が成り立つ。
ここで、(24)式は、本実施の形態の特徴的な式となっており、制御部2bの伝達関数がこのように表せることにより、主制御器21bの伝達関数は(8)式、副制御器22bの伝達関数は(23)式のように定まる。さらに主制御器21b及び副制御器22bとそれぞれに含まれる抵抗の値及びキャパシタの容量値との関係も(13)及び(25)式のように明確に表せるので、主制御器21b及び副制御器22bは個別に設計ができ、且つ伝達関数から回路を決定することも、回路から伝達関数を決定することも容易である。すなわち、目的にあった柔軟な設計が容易になる。
また、図示はしないが、本実施の形態に係る電源装置も第1の実施の形態に係る電源装置1と同様に、高い安定性を保持しつつ高速応答を実現している。
[実施の形態4]
次に、第1の実施の形態における電源装置1の主制御器及び副制御器の両方にさらにローパスフィルタを形成するための積分制御要素を追加した場合の例を説明する。本発明の第4の実施の形態に係る電源装置に含まれる制御部2cの構成を図28に示す。
制御部2cは主制御器21cと副制御器22cと基準電圧電源4cとを含む。副制御器22cには出力電圧Voutと基準電圧Vrefとが入力される。主制御器21cには出力電圧Voutと副制御器22cの出力電圧Vref'が入力される。この主制御器21cの出力が制御部2cの出力である制御信号Veaとなる。
主制御器21cの構成は第2の実施の形態の欄で図20に示した主制御器21aの構成と同じであり、副制御器22cの構成は第3の実施の形態の欄で図25に示した副制御器22bの構成と同じであるので、主制御器21c及び副制御器22c内の接続関係の説明は省略する。
制御部2cは、増幅器1つを含み且つPIID制御要素を実現する主制御器21cと、増幅器1つを含み且つPID1制御要素を実現する副制御器22cとを含む。従って、制御部2cは第1の実施の形態と同様に簡単な構成になっている。
電源装置全体の動作は第1の実施の形態に係る電源装置1の動作と同じであるので説明を省略し、ここでは制御部2cの動作についてのみ説明する。まず副制御器22cにおいて、基準電圧電源4cの基準電圧Vrefと出力電圧Voutの差にPID1制御要素を適用することにより基準電圧の補正が実施され、補正基準電圧Vref'として出力される。基準電圧Vrefと出力電圧Voutの差に微分制御要素を適用するとき、出力電圧Voutの変動量に応じた電圧が生成され、これにより補正基準電圧Vref'が生成される。次に主制御器21cにおいて、この補正基準電圧Vref'と出力電圧Voutの差にPIID制御要素を適用することにより、制御信号Veaを生成し、出力する。
なお、増幅器A1及びA2に着目すると、副制御器22cに含まれる増幅器A2は基準電圧Vrefと出力電圧Voutの変動量とに応じた電圧を出力し、主制御器21cに含まれる増幅器A1は増幅器A2の出力と出力電圧Voutとに応じた電圧を出力する。
本実施の形態に係る電源装置をブロック線図で表すと図29のようになる。図11に示した本発明の原理に係るブロック線図と比較すると、副制御器の伝達関数がPD1制御要素からPID1制御要素に置換されている点と主制御器の伝達関数がPID制御要素からPIID制御要素に置換されている点が異なっている。すなわち、出力電圧Voutが負帰還されて基準電圧Vrefから引き算され、その結果である(Vref−Vout)が、副制御器22cの伝達関数PID1(2901)に入力される。この伝達関数PID1(2901)の出力は、フィードフォワードされた基準電圧Vrefと加算されて、加算結果が補正基準電圧Vref'になる。そして、出力電圧Voutが負帰還されて補正基準電圧Vref'から引き算され、その結果である(Vref'−Vout)が、主制御器21cの伝達関数PIID(2902)に入力される。この伝達関数PIID(2902)の出力は、フィードフォワードされた補正基準電圧Vref'と加算されて、加算結果が制御信号Veaになる。この制御信号Veaが制御対象の伝達関数Gp(2903)に入力され、当該伝達関数Gp(2903)の出力が出力電圧Voutとなる。
図29に示したブロック線図は、図30のように変形できる。図30は、図29に示したブロック線図と等価なブロック線図である。すなわち、出力電圧Voutが負帰還されて基準電圧Vrefから引き算され、その結果である(Vref−Vout)が、主制御器21cの伝達関数PIID(3001)と、副制御器22cの伝達関数PID1(3002)と、伝達関数PIID(3001)及び伝達関数PID1(3002)の積である伝達関数PIID・PID1(3003)に入力される。伝達関数PIID(3001)の出力と、伝達関数PID1(3002)の出力と、伝達関数PIID・PID1(3003)の出力の加算結果に、さらにフィードフォワードされた基準電圧Vrefが加算されて、加算結果が制御信号Veaとなる。この制御信号Veaが制御対象の伝達関数Gp(3004)に入力され、当該伝達関数Gp(3004)の出力が出力電圧Voutとなる。
なお、副制御器22c及び主制御器21cでは、それぞれ先に示した(22)及び(17)式のような演算が行われる。また、制御部2c全体においては、以下のような演算が行われる。
ここで、主制御器21cの伝達関数PIID及び副制御器22cの伝達関数PID1は、それぞれ先に示した(18)及び(23)式で表され、制御部2c全体の伝達関数であるPIID+PID1+PIID・PID1は以下の(26)式のように表せる。
(b
2、d
0、d
1、e
0、e
1、p
0、p
1、z
1、z
2は係数)
このように伝達関数は5次となり、従来のPID制御器の次数よりも高くなっている。
また、伝達関数と抵抗R1乃至R6及びキャパシタC1乃至C3,Ci1並びにCi2との関係は、伝達関数PID1については先に示した(25)式のとおりであり、伝達関数PIIDについては先に示した(21)式のとおりである。よって(18)、(21)、(23)及び(25)式より、以下のような関係が成り立つ。
ここで、(26)式は、本実施の形態の特徴的な式となっており、制御部2cの伝達関数がこのように表せることにより、主制御器21cの伝達関数は(18)式、副制御器22cの伝達関数は(23)式のように定まる。さらに主制御器21c及び副制御器22cとそれぞれに含まれる抵抗の値及びキャパシタの容量値との関係も(21)及び(25)式のように明確に表せるので、主制御器21c及び副制御器22cは個別に設計ができ、且つ伝達関数から回路を決定することも、回路から伝達関数を決定することも容易である。すなわち、目的にあった柔軟な設計が容易になる。
また、図示はしないが、本実施の形態に係る電源装置も第1の実施の形態に係る電源装置1と同様に、高い安定性を保持しつつ高速応答を実現している。
[実施の形態5]
今まで述べた本発明の第1乃至第4の実施の形態では、出力電圧Voutの目標電圧と基準電圧Vrefが同じ値の場合の例を示してきた。そこで、以下第5乃至第8の実施の形態として、出力電圧Voutの目標電圧が基準電圧Vrefよりも高い場合の例を説明する。結論としては、このような場合でも本発明の原理は適用でき、抵抗分割のための抵抗を追加するだけで第1乃至第4の実施の形態と同様の効果が得られる。
まず、第1の実施の形態における電源装置1の主制御器及び副制御器の両方に抵抗分割のための抵抗を追加した場合の例を説明する。本発明の第5の実施の形態に係る電源装置に含まれる制御部2dの構成を図31に示す。
制御部2dは主制御器21dと副制御器22dと基準電圧電源4dとを含む。副制御器22dには出力電圧Voutと基準電圧Vrefとが入力される。主制御器21dには出力電圧Voutと副制御器22dの出力電圧Vref'が入力される。この主制御器21dの出力が制御部2dの出力である制御信号Veaとなる。
副制御器22dは、第1の実施の形態の欄で図12に示した副制御器22に、抵抗分割のための抵抗R8を追加した構成となっている。すなわち、副制御器22dは、少なくとも副制御器22が実現していたPD制御要素を含む。副制御器22dには、抵抗R4乃至R6並びにR8とキャパシタC3と増幅器A2が含まれる。抵抗R4及びキャパシタC3の一端は、図示しない負荷の正極側端子に接続されている。キャパシタC3と抵抗R5とは直列に接続されており、抵抗R4とキャパシタC3及び抵抗R5とは並列に接続されている。抵抗R4の他端及び一端がキャパシタC3に接続されている抵抗R5の他端は、増幅器A2の負極側の入力端子と抵抗R6の一端とR8の一端とに接続されている。抵抗R8の他端は接地されている。増幅器A2の正極側の入力端子は、基準電圧電源4dの正極側端子に接続されている。基準電圧電源4dの負極側端子は接地されている。抵抗R6の他端は増幅器A2の出力端子に接続されている。この増幅器A2の出力が副制御器22dの出力である補正基準電圧Vref'になる。
主制御器21dは、第1の実施の形態の欄で図12に示した主制御器21に、抵抗分割のための抵抗R7を追加した構成となっている。すなわち、主制御器21dは、少なくとも主制御器21が実現していたPID制御要素を含む。主制御器21dには、抵抗R1乃至R3並びにR7とキャパシタC1及びC2と増幅器A1が含まれる。抵抗R1及びキャパシタC1の一端は図示しない負荷の正極側端子に接続されている。キャパシタC1と抵抗R2とは直列に接続されており、抵抗R1とキャパシタC1及び抵抗R2とは並列に接続されている。抵抗R1の他端及び一端がキャパシタC1に接続されている抵抗R2の他端は、増幅器A1の負極側の入力端子と抵抗R3の一端とR7の一端とに接続されている。抵抗R7の他端は接地されている。増幅器A1の正極側の入力端子は、増幅器A2の出力端子に接続されている。抵抗R3とキャパシタC2とは直列に接続されている。一端が抵抗R3に接続されているキャパシタC2の他端は、増幅器A1の出力端子に接続されている。この増幅器A1の出力が主制御器21dの出力、すなわち上で述べたように、制御信号Veaになる。このように、制御部2dに含まれる増幅器の数は2つであり、簡単な構成となっている。
電源装置全体の動作は第1の実施の形態に係る電源装置1の動作とほぼ同じであるので説明を省略する。異なるのは、出力電圧Voutを基準電圧Vrefとは異なる目標電圧に一致させるような制御がなされる点である。
制御部2dの動作について説明する。まず副制御器22dにおいて、基準電圧電源4dの基準電圧Vrefと出力電圧Voutを抵抗分割により降圧した電圧との差に少なくともPD制御要素を適用することにより基準電圧の補正が実施され、補正基準電圧Vref'として出力される。このとき、出力電圧Voutの変動量に応じた電圧が生成され、これにより補正基準電圧Vref'が生成される。次に主制御器21dにおいて、この補正基準電圧Vref'と出力電圧Voutを抵抗分割により降圧した電圧との差に少なくともPID制御要素を適用することにより、制御信号Veaを生成し、出力する。
なお、増幅器A1及びA2に着目すると、副制御器22dに含まれる増幅器A2は基準電圧Vrefと出力電圧Voutの変動量とに応じた電圧を出力し、主制御器21dに含まれる増幅器A1は増幅器A2の出力と出力電圧Voutを抵抗分割により降圧した電圧とに応じた電圧を出力する。
以下、抵抗分割が制御部全体に与える影響について検討する。まず、副制御器22dで行われる演算を抵抗R4乃至R6並びにR8とキャパシタC3で表すと、以下の(27)式のようになる。
また、主制御器21dで行われる演算を抵抗R1乃至R3並びにR7とキャパシタC1及びC2で表すと、以下の(28)式のようになる。
(27)式の一部である(27−1)式及び(28)式の一部である(28−1)式は先に示した(12)及び(13)式の右辺と一致する。すなわち、(27−1)式は抵抗分割をしていない副制御器(例えば第1の実施の形態における副制御器22)の伝達関数PD1と等しく、(28−1)式は抵抗分割をしていない主制御器(例えば第1の実施の形態における主制御器21)の伝達関数PIDと等しい。
一方、(27)式の別の一部である(27−2)式と(28)式の別の一部である(28−2)式とを式の簡略化のため以下のようにおく。
従って、(12)、(13)、(29)及び(30)式を(27)及び(28)式に代入すると、以下の(31)及び(32)式が得られる。
よって、制御部2d全体では以下の(33)式のような演算が行われる。
ここで、(33)式のVrefに掛かる伝達関数A及びBについて検討する。伝達関数A及びBには(29)及び(30)式に示したようにsが含まれる。伝達関数においてsはjω(ωは角周波数)を表す。しかし、伝達関数A及びBが掛かっているVrefは通常直流であり、周波数成分を有しない固定値である。よって、伝達関数A及びBに含まれる、sが掛かる部分を無視することができる。結果として、A・Vref及びB・Vrefは以下の(34)及び(35)式のように近似できる。
通常図31に示した回路では、抵抗R1及びR4の抵抗値は等しく、且つ抵抗R7及びR8の抵抗値は等しく設定する。よって(34)及び(35)式のそれぞれの右辺は等しくなる。さらに、
(R1+R7)/R7=(R4+R8)/R8=C (36)
とおけば、(34)及び(35)式より、A・VrefはC・Vrefで近似でき、B・VrefはC・Vrefで近似できる。なお、この伝達関数Cは、抵抗分割の分圧比の逆数になっている。よって(33)式は以下の(37)式のように表せる。
次に、(37)式のPID・PD1に掛かる伝達関数Aについて検討する。この伝達関数Aは周波数要素を持つ伝達関数PID・PD1に掛かっているので、上で述べたようにsを無視することはできない。そこで、伝達関数Aを以下の(38)式のように変形する。
すると、以下の(39)式のような関係が成り立つので、伝達関数Aは積分要素(I)を含んでいることが分かる。
また、(38)式より比例要素(P)を含んでいることも明らかなので、伝達関数AはPI制御要素と表現することができ、以下の(40)式のように表せる。
(g
0、h
0及びh
1は係数)
よって、(38)及び(40)式より、以下の(41)乃至(43)式が成り立つ。
さらに、先に示した(8)及び(9)式と(40)式より、制御部2d全体の伝達関数は以下の(44)式のように表せる。
このように伝達関数は4次となり、従来のPID制御器の次数よりも高くなっている。また、第1の実施の形態と比べても1次だけ次数が大きくなっている。
また、(44)式は、本実施の形態の特徴的な式となっている。制御部2dの伝達関数がこのように表せることにより、(44)式は、抵抗分割の影響を除いた主制御器21dの伝達関数PIDである(8)式と、抵抗分割の影響を除いた副制御器22dの伝達関数PD1である(9)式と、抵抗分割に関わる部分の伝達関数PIである(40)式とに容易に分解できる。さらに、伝達関数PID、PD1及びPIと抵抗の値及びキャパシタの容量値との関係は(12)及び(13)並びに(41)乃至(43)式のように明確に表せる。従って、所望の分圧比(上で述べた伝達関数Cの逆数)が設定されると、それを踏まえた上で主制御器21d及び副制御器22dは個別に設計ができ、且つ伝達関数から回路を決定することも、回路から伝達関数を決定することも容易である。すなわち、目的にあった柔軟な設計が容易になる。
なお、本実施の形態における電源装置をブロック線図で表すと、図32のようになる。図32において、伝達関数Gs(3202)は抵抗分割の影響を除いた副制御器22dの伝達関数であり、本実施の形態では伝達関数PD1である。また、伝達関数Gm(3204)は抵抗分割の影響を除いた主制御器21dの伝達関数であり、本実施の形態では伝達関数PIDである。さらに、伝達関数A(3203)及びB(3201)はそれぞれ(29)及び(30)式で表されるものとする。
図32において、まず基準電圧Vrefが伝達関数B(3201)に入力される。この伝達関数B(3201)の出力であるB・Vrefから負帰還された出力電圧Voutが引き算され、その結果である(B・Vref−Vout)が、伝達関数Gs(3202)に入力される。この伝達関数Gs(3202)の出力は、フィードフォワードされた基準電圧Vrefと加算されて、この加算結果が補正基準電圧Vref'になる。この補正基準電圧Vref'が伝達関数A(3203)に入力され、この伝達関数A(3203)の出力A・Vref'から負帰還された出力電圧Voutが引き算され、その結果である(A・Vref'−Vout)が、伝達関数Gm(3204)に入力される。この伝達関数Gm(3204)の出力は、フィードフォワードされた補正基準電圧Vref'と加算されて、加算結果が制御信号Veaになる。この制御信号Veaが制御対象の伝達関数Gp(3205)に入力され、当該伝達関数Gp(3205)の出力が出力電圧Voutとなる。
図32は、図33のように近似的に変形できる。なお、伝達関数Gs、Gm、Aの意味は図32の説明と同じである。また、伝達関数Cは(36)式に基づくものとする。図32のブロック線図が第1乃至第4の実施の形態におけるブロック線図のように等価的に変形できない理由は、伝達関数Aと伝達関数Bとは近似的に伝達関数Cとして扱えるが、厳密には等価でないからである。
図33において、まず基準電圧Vrefが伝達関数C(3301)に入力される。この伝達関数C(3301)の出力であるC・Vrefから負帰還された出力電圧Voutが引き算され、その結果である(C・Vref−Vout)が、伝達関数Gm(3302)と、伝達関数Gs(3303)と、伝達関数Gm(3302)と伝達関数Gs(3303)と伝達関数Aの積を表す伝達関数Gm・Gs・A(3304)に入力される。伝達関数Gm(3302)の出力と、伝達関数Gs(3303)の出力と、伝達関数Gm・Gs・A(3304)の出力の加算結果に、さらにフィードフォワードされた基準電圧Vrefが加算される。そして、この加算結果が制御対象の伝達関数Gp(3305)に入力され、当該伝達関数Gp(3305)の出力が出力電圧Voutとなる。
以上述べたように、本実施の形態における電源装置は、抵抗分割が必要な場合であっても、第1の実施の形態における電源装置1と同様に、高い安定性を保持しつつ高速応答を実現している。
[実施の形態6]
次に、第2の実施の形態における電源装置の主制御器及び副制御器の両方に抵抗分割のための抵抗を追加した場合の例を説明する。本発明の第6の実施の形態に係る電源装置に含まれる制御部2eの構成を図34に示す。
制御部2eは主制御器21eと副制御器22eと基準電圧電源4eとを含む。副制御器22eには出力電圧Voutと基準電圧Vrefとが入力される。主制御器21eには出力電圧Voutと副制御器22eの出力電圧Vref'が入力される。この主制御器21eの出力が制御部2eの出力である制御信号Veaとなる。
副制御器22eの構成は、第5の実施の形態の欄で図31に示した副制御器22dの構成と同じであるので、副制御器22e内の接続関係の説明は省略する。
主制御器21eは、第2の実施の形態の欄で図20に示した主制御器21aに、抵抗分割のための抵抗R7を追加した構成となっている。すなわち、主制御器21eは、少なくとも主制御器21aが実現していたPIID制御要素を含む。主制御器21eには、抵抗R1乃至R3並びにR7とキャパシタC1、C2及びCi1と増幅器A1が含まれる。抵抗R1及びキャパシタC1の一端は図示しない負荷の正極側端子に接続されている。キャパシタC1と抵抗R2とは直列に接続されており、抵抗R1とキャパシタC1及び抵抗R2とは並列に接続されている。抵抗R1の他端及び一端がキャパシタC1に接続されている抵抗R2の他端は、増幅器A1の負極側の入力端子と抵抗R3の一端とR7の一端とキャパシタCi1の一端とに接続されている。抵抗R7の他端は接地されている。増幅器A1の正極側の入力端子は、増幅器A2の出力端子に接続されている。抵抗R3とキャパシタC2とは直列に接続されており、キャパシタCi1と抵抗R3及びキャパシタC2とは並列に接続されている。一端が抵抗R3に接続されているキャパシタC2の他端とキャパシタCi1の他端は、増幅器A1の出力端子に接続されている。この増幅器A1の出力が主制御器21eの出力、すなわち上で述べたように、制御信号Veaになる。このように、制御部2eに含まれる増幅器の数は2つであり、簡単な構成となっている。
電源装置全体の動作は第1の実施の形態に係る電源装置1の動作とほぼ同じであるので説明を省略する。異なるのは、出力電圧Voutを基準電圧Vrefとは異なる目標電圧に一致させるような制御がなされる点である。
制御部2eの動作について説明する。まず副制御器22eにおいて、基準電圧電源4eの基準電圧Vrefと出力電圧Voutを抵抗分割により降圧した電圧との差に少なくともPD制御要素を適用することにより基準電圧の補正が実施され、補正基準電圧Vref'として出力される。このとき、出力電圧Voutの変動量に応じた電圧が生成され、これにより補正基準電圧Vref'が生成される。次に主制御器21eにおいて、この補正基準電圧Vref'と出力電圧Voutを抵抗分割により降圧した電圧との差に少なくともPIID制御要素を適用することにより、制御信号Veaを生成し、出力する。
なお、増幅器A1及びA2に着目すると、副制御器22eに含まれる増幅器A2は基準電圧Vrefと出力電圧Voutの変動量とに応じた電圧を出力し、主制御器21eに含まれる増幅器A1は増幅器A2の出力と出力電圧Voutを抵抗分割により降圧した電圧とに応じた電圧を出力する。
以下、抵抗分割が制御部全体に与える影響について検討する。まず、副制御器22eで行われる演算を、抵抗R4乃至R6並びにR8とキャパシタC3で表すと、先に示した(27)式のようになる。
また、主制御器21eで行われる演算を、抵抗R1乃至R3並びにR7とキャパシタC1、C2及びCi1で表すと、以下の(45)式のようになる。
(45)式の一部である(45−1)式は先に示した(21)式の右辺と一致する。すなわち、(45−1)式は抵抗分割をしていない主制御器(例えば第2の実施の形態における主制御器21a)の伝達関数PIIDと等しい。また、第5の実施の形態の欄で述べたように、(27−1)式は抵抗分割をしていない副制御器(例えば第1の実施の形態における副制御器22)の伝達関数PD1と等しく、先に示した(12)式のように表せる。
一方、(45)式の別の一部である(45−2)式は先に示した(28−2)式と等しいので、(29)式のようにAという簡略表記を用いる。また、(27−2)式については(30)式のようにBという簡略表記を用いる。
従って、(12)、(21)、(29)及び(30)式を(27)及び(45)式に代入すると、先に示した(31)式及び以下の(46)式が得られる。
よって、制御部2e全体では以下の(47)式のような演算が行われる。
第5の実施の形態の欄で説明したように、(47)式のVrefに掛かる伝達関数A及びBについては、sが掛かる部分を無視することができる。結果として、A・Vref及びB・Vrefは先に示した(34)及び(35)式のように近似できる。
通常図34に示した回路では、抵抗R1及びR4の抵抗値は等しく、且つ抵抗R7及びR8の抵抗値は等しく設定する。よって(34)及び(35)式のそれぞれの右辺は等しくなる。さらに、先に示した(36)式のように分圧比の逆数である伝達関数Cを設定すれば、(34)及び(35)式より、A・VrefはC・Vrefで近似でき、B・VrefはC・Vrefで近似できる。よって(47)式は以下の(48)式のように表せる。
次に、(48)式のPIID・PD1に掛かる伝達関数Aは、第5の実施の形態の欄で(38)乃至(43)式を用いて説明したようにPI制御要素と表現することができ、且つ抵抗の抵抗値及びキャパシタの容量値との関係も明らかである。
よって、先に示した(9)、(18)及び(40)式より、制御部2e全体の伝達関数は以下の(49)式のように表せる。
このように伝達関数は5次となり、従来のPID制御器の次数よりも高くなっている。第2の実施の形態と比べても1次だけ次数が高くなっている。
また、(49)式は、本実施の形態の特徴的な式となっている。制御部2eの伝達関数がこのように表せることにより、(49)式は、抵抗分割の影響を除いた主制御器21eの伝達関数PIIDである(18)式と、抵抗分割の影響を除いた副制御器22eの伝達関数PD1である(9)式と、抵抗分割に関わる部分の伝達関数PIである(40)式とに容易に分解できる。さらに、伝達関数PIID、PD1及びPIと抵抗の値及びキャパシタの容量値との関係は(12)及び(21)並びに(40)乃至(43)式のように明確に表せる。従って、所望の分圧比(上で述べた伝達関数Cの逆数)が設定されると、それを踏まえた上で主制御器21e及び副制御器22eは個別に設計ができ、且つ伝達関数から回路を決定することも、回路から伝達関数を決定することも容易である。すなわち、目的にあった柔軟な設計が容易になる。
なお、本実施の形態における電源装置をブロック線図で表すと、先に示した図32のようになる。但し、伝達関数Gs(3202)は抵抗分割の影響を除いた副制御器22eの伝達関数とし、本実施の形態では伝達関数PD1である。また、伝達関数Gm(3204)は抵抗分割の影響を除いた主制御器21eの伝達関数とし、本実施の形態では伝達関数PIIDである。さらに、伝達関数A(3203)及びB(3201)はそれぞれ(29)及び(30)式で表されるものとする。
本実施の形態においても、図32は図33のように近似的に変形できる。なお、伝達関数Gs、Gm、Aの意味は上で述べたとおりであり、伝達関数Cは(36)式に基づくものとする。
以上述べたように、本実施の形態における電源装置は、抵抗分割が必要な場合であっても、第2の実施の形態における電源装置と同様に、高い安定性を保持しつつ高速応答を実現している。また、同様に高周波帯域におけるノイズの影響も低減されている。
[実施の形態7]
次に、第3の実施の形態における電源装置の主制御器及び副制御器の両方に抵抗分割のための抵抗を追加した場合の例を説明する。本発明の第7の実施の形態に係る電源装置に含まれる制御部2fの構成を図35に示す。
制御部2fは主制御器21fと副制御器22fと基準電圧電源4fとを含む。副制御器22fには出力電圧Voutと基準電圧Vrefとが入力される。主制御器21fには出力電圧Voutと副制御器22fの出力電圧Vref'が入力される。この主制御器21fの出力が制御部2fの出力である制御信号Veaとなる。
主制御器21fの構成は、第5の実施の形態の欄で図31に示した主制御器21dの構成と同じであるので、主制御器21f内の接続関係の説明は省略する。
副制御器22fは、第3の実施の形態の欄で図25に示した副制御器22bに、抵抗分割のための抵抗R8を追加した構成となっている。すなわち、副制御器22fは、少なくとも副制御器22bが実現していたPID1制御要素を含む。副制御器22fには、抵抗R4乃至R6並びにR8とキャパシタC3及びCi2と増幅器A2が含まれる。抵抗R4及びキャパシタC3の一端は図示しない負荷の正極側端子に接続されている。キャパシタC3と抵抗R5とは直列に接続されており、抵抗R4とキャパシタC3及び抵抗R5とは並列に接続されている。抵抗R4の他端及び一端がキャパシタC3に接続されている抵抗R5の他端は、増幅器A2の負極側の入力端子と抵抗R6の一端と抵抗R8の一端とキャパシタCi2の一端とに接続されている。抵抗R8の他端は接地されている。増幅器A2の正極側の入力端子は、基準電圧電源4fの正極側端子に接続されている。基準電圧電源4fの負極側端子は接地されている。キャパシタCi2と抵抗R6とは並列に接続されている。抵抗R6の他端とキャパシタCi2の他端は、増幅器A2の出力端子に接続されている。この増幅器A2の出力が副制御器22fの出力、すなわち上で述べたように、補正基準電圧Vref'になる。このように、制御部2fに含まれる増幅器の数は2つであり、簡単な構成となっている。
電源装置全体の動作は第1の実施の形態に係る電源装置1の動作とほぼ同じであるので説明を省略する。異なるのは、出力電圧Voutを基準電圧Vrefとは異なる目標電圧に一致させるような制御がなされる点である。
制御部2fの動作について説明する。まず副制御器22fにおいて、基準電圧電源4fの基準電圧Vrefと出力電圧Voutを抵抗分割により降圧した電圧との差に少なくともPID制御要素を適用することにより基準電圧の補正が実施され、補正基準電圧Vref'として出力される。このとき、出力電圧Voutの変動量に応じた電圧が生成され、これにより補正基準電圧Vref'が生成される。次に主制御器21fにおいて、この補正基準電圧Vref'と出力電圧Voutを抵抗分割により降圧した電圧との差に少なくともPID制御要素を適用することにより、制御信号Veaを生成し、出力する。
なお、増幅器A1及びA2に着目すると、副制御器22fに含まれる増幅器A2は基準電圧Vrefと出力電圧Voutの変動量とに応じた電圧を出力し、主制御器21fに含まれる増幅器A1は増幅器A2の出力と出力電圧Voutを抵抗分割により降圧した電圧とに応じた電圧を出力する。
以下、抵抗分割が制御部全体に与える影響について検討する。まず、副制御器22fで行われる演算を、抵抗R4乃至R6並びにR8とキャパシタC3及びCi2で表すと、以下の(50)式のようになる。
また、主制御器21fで行われる演算を、抵抗R1乃至R3並びにR7とキャパシタC1及びC2で表すと、先に示した(28)式のようになる。
(50)式の一部である(50−1)式は先に示した(25)式の右辺と一致する。すなわち、(50−1)式は抵抗分割をしていない副制御器(例えば第3の実施の形態における副制御器22b)の伝達関数PID1と等しい。また、第5の実施の形態の欄で述べたように、(28−1)式は抵抗分割をしていない主制御器(例えば第1の実施の形態における主制御器21)の伝達関数PIDと等しく、先に示した(13)式のように表せる。
一方、(50)式の別の一部である(50−2)式は先に示した(27−2)式と等しいので、(30)式のようにBという簡略表記を用いる。また、(28−2)式については(29)式のようにAという簡略表記を用いる。
従って、(13)、(25)、(29)及び(30)式を(28)及び(50)式に代入すると、先に示した(32)式及び以下の(51)式が得られる。
よって、制御部2f全体では以下の(52)式のような演算が行われる。
第5の実施の形態の欄で説明したように、(52)式のVrefに掛かる伝達関数A及びBについては、sが掛かる部分を無視することができる。結果として、A・Vref及びB・Vrefは先に示した(34)及び(35)式のように近似できる。
通常図35に示した回路では、抵抗R1及びR4の抵抗値は等しく、且つ抵抗R7及びR8の抵抗値は等しく設定する。よって(34)及び(35)式のそれぞれの右辺は等しくなる。さらに、先に示した(36)式のように分圧比の逆数である伝達関数Cを設定すれば、(34)及び(35)式より、A・VrefはC・Vrefで近似でき、B・VrefはC・Vrefで近似できる。よって(52)式は以下の(53)式のように表せる。
次に、(53)式のPID・PID1に掛かる伝達関数Aは、第5の実施の形態の欄で(38)乃至(43)式を用いて説明したようにPI制御要素と表現することができ、且つ抵抗の抵抗値及びキャパシタの容量値との関係も明らかである。
よって、先に示した(8)、(23)及び(40)式より、制御部2f全体の伝達関数は以下の(54)式のように表せる。
このように伝達関数は5次となり、従来のPID制御器の次数よりも高くなっている。第3の実施の形態と比べても1次だけ次数が高くなっている。
(54)式は、本実施の形態の特徴的な式となっている。制御部2fの伝達関数がこのように表せることにより、(54)式は、抵抗分割の影響を除いた主制御器21fの伝達関数PIDである(8)式と、抵抗分割の影響を除いた副制御器22fの伝達関数PID1である(23)式と、抵抗分割に関わる部分の伝達関数PIである(40)式とに容易に分解できる。さらに、伝達関数PID、PID1及びPIと抵抗の値及びキャパシタの容量値との関係は(13)及び(25)並びに(40)乃至(43)式のように明確に表せる。従って、所望の分圧比(上で述べた伝達関数Cの逆数)が設定されると、それを踏まえた上で主制御器21f及び副制御器22fは個別に設計ができ、且つ伝達関数から回路を決定することも、回路から伝達関数を決定することも容易である。すなわち、目的にあった柔軟な設計が容易になる。
なお、本実施の形態における電源装置をブロック線図で表すと、先に示した図32のようになる。但し、伝達関数Gs(3202)は抵抗分割の影響を除いた副制御器22fの伝達関数とし、本実施の形態では伝達関数PID1である。また、伝達関数Gm(3204)は抵抗分割の影響を除いた主制御器21fの伝達関数とし、本実施の形態では伝達関数PIDである。さらに、伝達関数A(3203)及びB(3201)はそれぞれ(29)及び(30)式で表されるものとする。
本実施の形態においても、図32は図33のように近似的に変形できる。なお、伝達関数Gs、Gm、Aの意味は上で述べたとおりであり、伝達関数Cは(36)式に基づくものとする。
以上述べたように、本実施の形態における電源装置は、抵抗分割が必要な場合であっても、第3の実施の形態における電源装置と同様に、高い安定性を保持しつつ高速応答を実現している。
[実施の形態8]
次に、第4の実施の形態における電源装置の主制御器及び副制御器の両方に抵抗分割のための抵抗を追加した場合の例を説明する。本発明の第8の実施の形態に係る電源装置に含まれる制御部2gの構成を図36に示す。
制御部2gは主制御器21gと副制御器22gと基準電圧電源4gとを含む。副制御器22gには出力電圧Voutと基準電圧Vrefとが入力される。主制御器21gには出力電圧Voutと副制御器22gの出力電圧Vref'が入力される。この主制御器21gの出力が制御部2gの出力である制御信号Veaとなる。
主制御器21gの構成は第6の実施の形態の欄で図34に示した主制御器21eの構成と同じであり、副制御器22gの構成は第7の実施の形態の欄で図35に示した副制御器22fの構成と同じであるので、主制御器21g及び副制御器22g内の接続関係の説明は省略する。
制御部2gは、増幅器1つを含み且つ少なくともPIID制御要素を実現する主制御器21gと、増幅器1つを含み且つ少なくともPID1制御要素を実現する副制御器22gとを含む。従って、制御部2gは簡単な構成になっている。
電源装置全体の動作は第1の実施の形態に係る電源装置1の動作とほぼ同じであるので説明を省略する。異なるのは、出力電圧Voutを基準電圧Vrefとは異なる目標電圧に一致させるような制御がなされる点である。
制御部2gの動作について説明する。まず副制御器22gにおいて、基準電圧電源4gの基準電圧Vrefと出力電圧Voutを抵抗分割により降圧した電圧との差に少なくともPID制御要素を適用することにより基準電圧の補正が実施され、補正基準電圧Vref'として出力される。このとき、出力電圧Voutの変動量に応じた電圧が生成され、これにより補正基準電圧Vref'が生成される。次に主制御器21gにおいて、この補正基準電圧Vref'と出力電圧Voutを抵抗分割により降圧した電圧との差に少なくともPIID制御要素を適用することにより、制御信号Veaを生成し、出力する。
なお、増幅器A1及びA2に着目すると、副制御器22gに含まれる増幅器A2は基準電圧Vrefと出力電圧Voutの変動量とに応じた電圧を出力し、主制御器21gに含まれる増幅器A1は増幅器A2の出力と出力電圧Voutを抵抗分割により降圧した電圧とに応じた電圧を出力する。
以下、抵抗分割が制御部全体に与える影響について検討する。まず、副制御器22gで行われる演算を、抵抗R4乃至R6並びにR8とキャパシタC3及びCi2で表すと、先に示した(50)式のようになる。
また、主制御器21gで行われる演算を、抵抗R1乃至R3並びにR7とキャパシタC1、C2及びCi2で表すと、先に示した(45)式のようになる。
第7の実施の形態の欄で述べたように、(50−1)式は抵抗分割をしていない副制御器(例えば第3の実施の形態における副制御器22b)の伝達関数PID1と等しく、先に示した(25)式のように表せる。また、第6の実施の形態の欄で述べたように、(45−1)式は抵抗分割をしていない主制御器(例えば第2の実施の形態における主制御器21a)の伝達関数PIIDと等しく、(21)式のように表せる。
従って、式の簡略化のため(45−2)及び(50−2)式をそれぞれ(29)及び(30)のようにおき、当該(29)及び(30)式並びに(21)及び(25)式を(45)及び(50)式に代入すると、先に示した(46)及び(51)式が得られる。よって、制御部2g全体では以下の(55)式のような演算が行われる。
第5の実施の形態の欄で説明したように、(55)式のVrefに掛かる伝達関数A及びBについては、sが掛かる部分を無視することができる。結果として、A・Vref及びB・Vrefは先に示した(34)及び(35)式のように近似できる。
通常図36に示した回路では、抵抗R1及びR4の抵抗値は等しく、且つ抵抗R7及びR8の抵抗値は等しく設定する。よって(34)及び(35)式のそれぞれの右辺は等しくなる。さらに、先に示した(36)式のように分圧比の逆数である伝達関数Cを設定すれば、(34)及び(35)式より、A・VrefはC・Vrefで近似でき、B・VrefはC・Vrefで近似できる。よって(55)式は以下の(56)式のように表せる。
次に、(56)式のPIID・PID1に掛かる伝達関数Aは、第5の実施の形態の欄で(38)乃至(43)式を用いて説明したようにPI制御要素と表現することができ、且つ抵抗の抵抗値及びキャパシタの容量値との関係も明らかである。
よって、先に示した(18)、(23)及び(40)式より、制御部2g全体の伝達関数は以下の(57)式のように表せる。
このように伝達関数は6次となり、従来のPID制御器の次数よりも高くなっている。第4の実施の形態と比べても1次だけ次数が高くなっている。
また、(57)式は、本実施の形態の特徴的な式となっている。制御部2gの伝達関数がこのように表せることにより、(57)式は、抵抗分割の影響を除いた主制御器21gの伝達関数PIIDである(18)式と、抵抗分割の影響を除いた副制御器22gの伝達関数PID1である(23)式と、抵抗分割に関わる部分の伝達関数PIである(40)式とに容易に分解できる。さらに、伝達関数PIID、PID1及びPIと抵抗の値及びキャパシタの容量値との関係は(21)及び(25)並びに(40)乃至(43)式のように明確に表せる。従って、所望の分圧比(上で述べた伝達関数Cの逆数)が設定されると、それを踏まえた上で主制御器21g及び副制御器22gは個別に設計ができ、且つ伝達関数から回路を決定することも、回路から伝達関数を決定することも容易である。すなわち、目的にあった柔軟な設計が容易になる。
なお、本実施の形態における電源装置をブロック線図で表すと、先に示した図32のようになる。但し、伝達関数Gs(3202)は抵抗分割の影響を除いた副制御器22gの伝達関数とし、本実施の形態では伝達関数PID1である。また、伝達関数Gm(3204)は抵抗分割の影響を除いた主制御器21gの伝達関数とし、本実施の形態では伝達関数PIIDである。さらに、伝達関数A(3203)及びB(3201)はそれぞれ(29)及び(30)式で表されるものとする。
本実施の形態においても、図32は図33のように近似的に変形できる。なお、伝達関数Gs、Gm、Aの意味は上で述べたとおりであり、伝達関数Cは(36)式に基づくものとする。
以上述べたように、本実施の形態における電源装置は、抵抗分割が必要な場合であっても、第4の実施の形態における電源装置と同様に、高い安定性を保持しつつ高速応答を実現している。
[実施の形態9]
第1乃至第8の実施の形態では、降圧型の電源装置の例を示したが、本発明は、昇圧型及び昇降圧型の電源装置にも適用可能である。降圧型の電源装置との差は制御対象の回路構成である。
図37に、図12における制御対象3に相当する昇圧型の回路3aを示す。回路3aは、ダイオードDaと、駆動回路321aと、PWM制御回路322aと、MOSFET323aと、入力電源324aと、チョークコイルLaと、キャパシタCaと、負荷Roaとから構成される。PWM制御回路322aの入力は図示しない制御部の出力端子に接続されており、制御信号Veaが入力される。PWM制御回路322aの出力は駆動回路321aに接続されている。駆動回路321aの出力は、MOSFET323aのゲートに接続されている。MOSFET323aのソースは接地されており、ドレインはチョークコイルLaの一端とダイオードDaのアノードに接続されている。チョークコイルLaの他端は入力電源324aの正極側端子に接続されている。入力電源324aの負極側端子は接地されている。ダイオードDaのカソードはキャパシタCaの一端と負荷Roaの正極側端子に接続されている。キャパシタCaの他端と負荷Roaの負極側端子は接地されている。また、負荷Roaの正極側端子は図示しない制御部の入力端子に接続されている。
図38に、図12における制御対象3に相当する昇降圧型の回路3bを示す。回路3bは、ダイオードDbと、駆動回路321bと、PWM制御回路322bと、MOSFET323bと、入力電源324bと、チョークコイルLbと、キャパシタCbと、負荷Robとから構成される。PWM制御回路322bの入力は図示しない制御部の出力端子に接続されており、制御信号Veaが入力される。PWM制御回路322bの出力は駆動回路321bに接続されている。駆動回路321bの出力は、MOSFET323bのゲートに接続されている。MOSFET323bのドレインは入力電源324bの正極側端子に接続されている。入力電源324bの負極側端子は接地されている。MOSFET323bのソースはチョークコイルLbの一端とダイオードDbのカソードに接続されている。チョークコイルLbの他端は接地されている。ダイオードDbのアノードはキャパシタCbの一端と負荷Robの正極側端子に接続されている。キャパシタCbの他端と負荷Robの負極側端子は接地されている。また、負荷Robの正極側端子は図示しない制御部の入力端子に接続されている。
このような回路3a及び3bであっても、制御部を例えば第1乃至第8の実施の形態のいずれかの構成を採用すれば、第1乃至第8の実施の形態と同等の効果を得ることができるようになる。
以上本発明の実施の形態を説明したが、これらは例にすぎず上記のような設計思想を用いた他の回路を採用しても良い。