JPWO2003007477A1 - レベル変換回路 - Google Patents
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Abstract
レベル変換部（１０１）のｐチャネルＭＯＳＦＥＴ（１１）のソースは電源電位ＶＤＤを受ける電源端子に接続され、ドレインは出力ノードＮＯに接続され、ゲートは入力ノードＩ２に接続される。ｎチャネルＭＯＳＦＥＴ（１２）のソースは入力ノードＩ１と接続され、ドレインは出力ノードＮＯに接続され、ゲートは電源電位ＶＤＤを受ける電源端子に接続される。入力信号ＣＬＫ１、ＣＬＫ２は相補に変化し、それらのハイレベルとローレベルの電位差は、電源電位ＶＤＤと接地電位との間の電位差よりも小さい。
Description
技術分野
本発明は、レベル変換技術、とくに入力信号の電圧振幅を別の電圧振幅に変換するレベル変換回路に関する。
背景技術
近年、バルクシリコンを用いた集積回路として、マイクロプロセッサまたはメモリをロジック回路と同一チップ上に搭載したシステムオンシリコンと称されるチップが開発されている。これに伴って、多くの種類の回路を可能な限り微細なデザインルールで１チップ化する技術の開発が進められている。
しかし、回路の種類ごとに異なるデザインルールで設計されているために、デザインルールの異なる回路を集積化することが避けられない。その結果、１チップ内に異なる電源電圧で動作する複数の回路が混載され、それらのインターフェイス部分で電圧のレベル変換が必要となる。また、これら複数の回路の混載がそもそも高速性の追求をひとつの目的としている以上、当然、レベル変換回路にも高速動作が要求される。
液晶表示装置、有機ＥＬ（エレクトロルミネッセンス）装置等の表示デバイスには、一般に多結晶シリコンからなる薄膜トランジスタが用いられる。このような表示デバイスと同一基板上にレベル変換回路を設ける際、通常、レベル変換回路も多結晶シリコンからなる薄膜トランジスタで構成される。トランジスタの製造工程では、しきい値電圧等の素子特性にばらつきが生じる。特に、多結晶シリコンからなる薄膜トランジスタにおいては素子特性のばらつきが大きく、それでも高い確度で動作するレベル変換回路が要求される。さらにこうした表示デバイスでは、省電力化及び高精細化の観点から小振幅の入力信号が与えられた場合でも高速動作が可能なレベル変換回路が必要になる。
図１は従来のレベル変換回路の第１の例を示す回路図である。このレベル変換回路８００は、２つのｐチャネルＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）８０１，８０２及び２つのｎチャネルＭＯＳＦＥＴ８０３，８０４を含む。ｐチャネルＭＯＳＦＥＴ８０１，８０２は電源電位ＶＤＤを受ける電源端子と出力ノードＮ１１，Ｎ１２の間にそれぞれ接続され、ｎチャネルＭＯＳＦＥＴ８０３，８０４は出力ノードＮ１１，Ｎ１２と接地端子との間にそれぞれ接続される。ｐチャネルＭＯＳＦＥＴ８０１，８０２のゲートはそれぞれ出力ノードＮ１１，Ｎ１２に交差接続される。ｎチャネルＭＯＳＦＥＴ８０３，８０４のゲートには相補に変化する入力信号ＣＬＫ１，ＣＬＫ２が与えられる。
入力信号ＣＬＫ１がハイレベルとなり、入力信号ＣＬＫ２がローレベルになると、ｎチャネルＭＯＳＦＥＴ８０３がオンし、ｎチャネルＭＯＳＦＥＴ８０４がオフする。それにより、ｐチャネルＭＯＳＦＥＴ８０２がオンし、ｐチャネルＭＯＳＦＥＴ８０１がオフする。その結果、出力ノードＮ１２の出力電位Ｖｏｕｔが上昇する。逆に、入力信号ＣＬＫ１がローレベルとなり、入力信号ＣＬＫ２がハイレベルになると、出力ノードＮ１２の出力電位Ｖｏｕｔが低下する。
この回路でｎチャネルＭＯＳＦＥＴ８０３，８０４がオンするためには、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８０３，８０４のしきい値電圧Ｖｔｎよりも大きいことが必要となる。したがって、このレベル変換回路８００は、入力信号と出力信号との電圧比が小さい場合に用いられ、この回路は、例えば３Ｖ系の信号を５Ｖ系の信号に、２．５Ｖ系の信号を３Ｖ系の信号に、または１．８Ｖ系の信号を２．５Ｖ系もしくは３．３Ｖ系の信号に変換する場合に有効である。
図２は従来のレベル変換回路の第２の例を示す回路図である。このレベル変換回路８１０は、バイアス回路８１１、ｐチャネルＭＯＳＦＥＴ８１２及びｎチャネルＭＯＳＦＥＴ８１３を含む。
ｐチャネルＭＯＳＦＥＴ８１２は電源電位ＶＤＤを受ける電源端子と出力ノードＮ１３との間に接続され、ｎチャネルＭＯＳＦＥＴ８１３は出力ノードＮ１３と所定の電位ＶＥＥを受ける電源端子との間に接続される。入力信号ＣＬＫはｐチャネルＭＯＳＦＥＴ８１２のゲート及びバイアス回路８１１に与えられる。バイアス回路８１１は入力信号の中心レベルをシフトさせてｎチャネルＭＯＳＦＥＴ８１３のゲートに与える。
入力信号ＣＬＫがハイレベルになると、ｐチャネルＭＯＳＦＥＴ８１２がオフし、ｎチャネルＭＯＳＦＥＴ８１３がオンする。それにより、出力ノードＮ１３の出力電位Ｖｏｕｔが低下する。入力信号ＣＬＫがローレベルになると、ｐチャネルＭＯＳＦＥＴ８１２がオンし、ｎチャネルＭＯＳＦＥＴ８１３がオフする。それにより、出力ノードＮ１３の出力電位Ｖｏｕｔが上昇する。
この回路は、バイアス回路８１１により入力信号ＣＬＫの中心レベルがシフトされるので、設定により、入力信号ＣＬＫの電圧振幅がｎチャネルＭＯＳＦＥＴ８１３のしきい値電圧Ｖｔｎよりも小さい場合でも動作する。
図３は従来のレベル変換回路の第３の例を示す回路図である。このレベル変換回路８２０は、クランプ回路８２１及びカレントミラー型の増幅回路８２２を含む。カレントミラー型の増幅回路８２２は、２つのｐチャネルＭＯＳＦＥＴ８３１，８３２及び２つのｎチャネルＭＯＳＦＥＴ８３３，８３４を含む。ｐチャネルＭＯＳＦＥＴ８３１，８３２は電源電位ＶＤＤを受ける電源端子と出力ノードＮ１４，Ｎ１５との間にそれぞれ接続される。ｎチャネルＭＯＳＦＥＴ８３３，８３４は出力ノードＮ１４，Ｎ１５と接地端子との間にそれぞれ接続される。ｐチャネルＭＯＳＦＥＴ８３１，８３２のゲートは出力ノードＮ１４に接続される。クランプ回路８２１は、相補に変化する入力信号ＣＬＫ１，ＣＬＫ２の中心レベルをシフトさせてｎチャネルＭＯＳＦＥＴ８３３，８３４のゲートに与える。
入力信号ＣＬＫ１がハイレベルになり、入力信号ＣＬＫ２がローレベルになると、ｎチャネルＭＯＳＦＥＴ８３３がオンし、ｎチャネルＭＯＳＦＥＴ８３４がオフする。それによりｐチャネルＭＯＳＦＥＴ８３１，８３２がオンする。その結果、出力ノードＮ１５の出力電位Ｖｏｕｔが上昇する。逆に、入力信号ＣＬＫ１がローレベルとなり、入力信号ＣＬＫ２がハイレベルになると、出力ノードＮ１５の出力電位Ｖｏｕｔが低下する。
この回路は、クランプ回路８２１により入力信号ＣＬＫ１，ＣＬＫ２の中心レベルがシフトされるので、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８３３，８３４のしきい値電圧Ｖｔｎよりも小さい場合でも動作する。
図４は従来のレベル変換回路の第４の例を示す回路図である。図４のレベル変換回路８４０は、クランプ回路８４１及びＰＭＯＳクロスカップル型の増幅回路８４２を含む。
ＰＭＯＳクロスカップル型の増幅回路８４２は、２つのｐチャネルＭＯＳＦＥＴ８５１，８５２及び２つのｎチャネルＭＯＳＦＥＴ８５３，８５４を含む。ｐチャネルＭＯＳＦＥＴ８５１，８５２は電源電位ＶＤＤを受ける電源端子と出力ノードＮ１６，Ｎ１７との間にそれぞれ接続され、ｎチャネルＭＯＳＦＥＴ８５３，８５４は出力ノードＮ１６，Ｎ１７と接地端子との間にそれぞれ接続される。ｐチャネルＭＯＳＦＥＴ８５１，８５２のゲートはそれぞれ出力ノードＮ１７，Ｎ１６に交差接続される。クランプ回路８４１は、相補に変化する入力信号ＣＬＫ１，ＣＬＫ２の中心レベルをシフトさせてｎチャネルＭＯＳＦＥＴ８５３，８５４のゲートに与える。
入力信号ＣＬＫ１がハイレベルになり、入力信号ＣＬＫ２がローレベルになると、ｎチャネルＭＯＳＦＥＴ８５３がオンし、ｎチャネルＭＯＳＦＥＴ８５４がオフする。それによりｐチャネルＭＯＳＦＥＴ８５１がオフし、ｐチャネルＭＯＳＦＥＴ８５２がオンする。その結果、出力ノードＮ１７の出力電位Ｖｏｕｔが上昇する。逆に、入力信号ＣＬＫ１がローレベルとなり、入力信号ＣＬＫ２がハイレベルになると、出力ノードＮ１７の出力電位Ｖｏｕｔが低下する。
この回路は、クランプ回路８４１により入力信号ＣＬＫ１，ＣＬＫ２の中心レベルがシフトされるので、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８５３，８５４のしきい値電圧Ｖｔｎよりも小さい場合でも動作する。
図１のレベル変換回路８００は、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８０３，８０４のしきい値電圧Ｖｔｎよりも小さい場合には動作することができない。
図２のレベル変換回路８１０は、バイアス回路８１１の存在により、入力信号ＣＬＫの電圧振幅がｎチャネルＭＯＳＦＥＴ８１３のしきい値電圧Ｖｔｎよりも小さい場合でも動作することが可能となる。同様に、図３及び図４のレベル変換回路８２０，８４０も、クランプ回路８２１，８４１の存在により、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８３３，８３４，８５３，８５４のしきい値電圧Ｖｔｎよりも小さい場合でも動作することが可能となる。
しかしながら、図２〜図４のレベル変換回路８１０，８２０，８４０においても製造工程のばらつきによってｎチャネルＭＯＳＦＥＴのしきい値電圧Ｖｔｎが設計値から大きくずれると、動作しない場合が生じる。
図１〜図４のレベル変換回路８００，８１０，８２０，８４０のいずれにおいても製造工程でｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が不規則にばらついた場合、例えばｎチャネルＭＯＳＦＥＴのしきい値電圧が大きく、ｐチャネルＭＯＳＦＥＴのしきい値電圧Ｖｔｐが小さくなった場合や、ｎチャネルＭＯＳＦＥＴのしきい値電圧Ｖｔｎが小さく、ｐチャネルＭＯＳＦＥＴのしきい値電圧Ｖｔｐが大きくなった場合、出力電圧波形のデューティー比が所定の設計値からずれる。特に、レベル変換回路を表示デバイスのクロック信号のために用いるとき、信号のデューティー比が５０％に保たれないと、複数の表示デバイス間で画素の点灯及び消灯時間にばらつきが生じる。
図１のレベル変換回路８００においては、ｎチャネルＭＯＳＦＥＴ８０３，８０４のオンオフの反転時にｐチャネルＭＯＳＦＥＴ８０１，８０２のゲート電荷の引き抜き合いが行われる。そのため、出力電位Ｖｏｕｔのレベルの反転に時間を要することとなり、高速動作を図ることができない。ｐチャネルＭＯＳＦＥＴ８０１，８０２として多結晶シリコンからなる薄膜トランジスタのように駆動能力が小さいトランジスタを用いた場合、この時間はさらに増大する。出力電位Ｖｏｕｔのレベルの反転時、電源端子からｐチャネルＭＯＳＦＥＴ８０１及びｎチャネルＭＯＳＦＥＴ８０３の経路またはｐチャネルＭＯＳＦＥＴ８０２及びｎチャネルＭＯＳＦＥＴ８０４の経路を通して接地端子には貫通電流が流れ、出力電位Ｖｏｕｔのレベルの反転に時間を要すればそれだけ消費電力が増える。
また、図３及び図４のレベル変換回路８２０，８４０のクランプ回路８２１，８４１については、一般にそれらが大きなレイアウト面積を要する点でも改善の余地が認められる。
発明の開示
したがって、本発明の目的は、製造工程でのばらつきによりトランジスタのしきい値電圧が設計値からずれた場合でも、より高い確度で動作できるとともに、高速動作、低消費電力化及び小面積化が可能なレベル変換回路を提供することにある。
本発明のある態様は、レベル変換回路に関する。この回路は、電源電圧が印加される電源ノードと出力ノードとの間に接続された第１導電型の第１のトランジスタと、第１入力信号が入力される第１入力ノードと前記出力ノードとの間に接続された第２導電型の第２のトランジスタとを備え、前記第２のトランジスタの制御電極は前記電源ノードに接続され、前記第１のトランジスタの制御電極は第２入力信号が入力される第２入力ノードに接続され、前記出力ノードから出力信号が取り出される。
この構成により、第１および第２入力信号の変化に応じて第１及び第２のトランジスタのオン状態が制御され、前記の電源電圧にそのハイレベルが依存する出力信号が得られる。したがって、例えば第１及び第２入力信号の電圧振幅が第１及び第２のトランジスタのしきい値電圧よりも小さい場合でも動作可能な構成を得ることができる。
また、第２のトランジスタの制御電極が定電位であるため、第１入力信号によって直接第２トランジスタのオン状態を変化させることができ、高速動作の実現が容易になる。高速動作が実現すれば出力信号の電位の遷移期間が短くなり、貫通電流が流れる期間が短縮され、低消費電力化に寄与できる。さらにこの構成は、主に第１及び第２のトランジスタのみで実現できるため、省面積化設計の面でも有利である。
本発明のある態様では、前記の電源電圧は前記第１および第２のトランジスタのそれぞれについて単一または個別に設けられ、第１のトランジスタに対応する電源電圧は前記第１入力信号のハイレベルよりも高い値に設定され、第２のトランジスタに対応する電源電圧は前記第２入力信号のハイレベルよりも高い値に設定され、それらの電源電圧と前記第１入力信号および第２入力信号の電圧の差に応じて前記第１及び第２のトランジスタのオン状態の程度が制御され、第１入力信号が前記電源電圧に対応した前記出力信号に変換される。
別の態様では、前記電源電圧は前記第１入力信号のハイレベルよりも高い値に設定され、それらの電圧の差に応じて前記第１のトランジスタのオン状態の程度が制御され、前記第１入力信号が前記電源電圧に対応した前記出力信号に変換される。さらに別の態様では、前記電源電圧は前記第２入力信号のハイレベルよりも高い値に設定され、それらの電圧の差に応じて前記第２のトランジスタのオン状態の程度が制御され、第１入力信号が第１のトランジスタに作用する電源電圧に対応した前記出力信号に変換される。「第１のトランジスタに作用する電源電圧」とは、たとえば、そのトランジスタがＭＯＳＦＥＴでありそのソースに電源電圧が印加されているとき、その電圧をいう。
「対応した」とは、必ずしも両者の一致をいうのではなく、出力信号が電源電圧の関数になっていればよい。例えば、電源電圧が相対的に高い値であれば、出力信号のハイレベルが入力信号のそれよりも高い方向へ引き上げられることが考えられる。
以下、第１から第４のトランジスタが存在する場合において「電源電圧」または「第１の電源電圧」および「第２の電源電圧」というとき、これらのトランジスタに共通の電源電圧がひとつだけ設けられていてもよいし、第１のトランジスタと第３のトランジスタについて別々の電源電圧が設定されていてもよい。電源電圧に関するこの考察は、電源電圧が単一か別個かに関する明示的な記述の有無によらず本明細書を通じて有効とし、その理由は、これらの異同の詳述が当業者にとって有益というよりはむしろ煩瑣に過ぎるためである。同様の考察は「接地電圧」というときにも有効である。
本発明のある態様では、第２のトランジスタの制御電極は、電源電圧を所定量引き下げる制御回路を介して電源ノードに接続される。同様に、第１のトランジスタの制御電極は、第２入力ノードの電圧を所定量引き上げる制御回路を介して第２入力ノードに接続されてもよい。これらの制御回路は、それぞれ電源電圧と第１入力ノードとの電位差、および電源電圧と第２入力ノードの電位差が大きすぎてそれぞれ第２のトランジスタおよび第１のトランジスタが必要な程度までオフしない状態を回避する。一般に、第１および第２のトランジスタはつねにともにオンさせておくことができ、ただしそのオンの程度の強弱によって出力信号をより高い電位またはより低い電位へ、いわばトランジスタの「綱引き」によって変化させることができる。トランジスタは、そのオン抵抗に等価な抵抗素子と見なすことができるためである。この方法はトランジスタが完全にオフしている状態からオンするまでの時間を必要としないため、高速動作に向く。しかし、本来オフすべきときにオンの状態が強すぎると、出力信号の電位が必要な量だけ変化しないことがある。そのため、制御回路を適度に設けることにより、制御電圧を所望の値へ調整する趣旨である。
前記の第１および第２入力ノードは単一の共通ノードであってもよい。このときまた、共通ノードに入力された第１入力信号を反転せしめる制御回路をさらに有し、第１のトランジスタの制御電極には、第２入力信号に代えてこの制御回路の出力信号が与えられてもよい。「共通ノード」とは、１）物理的にひとつのノードの場合、２）物理的にはふたつであるが、両方に共通して第１入力信号を入力する場合の両義を包含する。すなわち、ノードは物理的な意味と論理的な意味の両義を表象するものとし、これは本明細書を通じて有効とする。
本態様によって第２入力信号が不要になり、レベル変換回路への入力信号が削減でき、回路規模の縮小に貢献する。この共通ノードという考え方は、以下、いずれの態様においても有効である。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、電源ノードと第１の出力ノードとの間に接続された第１導電型の第１のトランジスタと、第１入力信号が入力される第１入力ノードと第１の出力ノードとの間に接続された第２導電型の第２のトランジスタと、電源ノードと第２の出力ノードとの間に接続された第１導電型の第３のトランジスタと、第２の入力信号が入力される第２入力ノードと第２の出力ノードとの間に接続された第２導電型の第４のトランジスタとを備える。また、第２及び第４のトランジスタの制御電極は電源ノードと接続され、第１及び第３のトランジスタの制御電極はそれぞれ第２の出力ノードおよび第１の出力ノードに接続される。この構成において、第１または第２の出力ノードから出力信号が取り出される。
この構成によれば、第１及び第３のトランジスタのしきい値電圧に拘わらず、これらをより確実に制御できるので、所望のレベル変換が実現しやすくなる。また、第１及び第２トランジスタで構成する回路の出力信号のデューティ比と第３及び第４トランジスタで構成する回路の出力信号のデューティ比に差があってもそれぞれの出力信号が互いに相手の回路の制御信号となるので、補完されて、デューティ比が揃う方向に作用する。したがって、たとえば製造ばらつきにより第１から第４トランジスタのしきい値電圧が設計値からずれた場合でも、より確実な動作が期待できる。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、電源ノードと第１の出力ノードとの間に接続された第１導電型の第１のトランジスタと、第１入力信号が入力される第１入力ノードと第１の出力ノードとの間に接続された第２導電型の第２のトランジスタと、電源ノードと第２の出力ノードとの間に接続された第１導電型の第３のトランジスタと、第２入力信号が入力される第２入力ノードと第２の出力ノードとの間に接続された第２導電型の第４のトランジスタとを備え、第２及び第４のトランジスタの制御電極はそれぞれ第２の出力ノードおよび第１の出力ノードに接続され、第１及び第３のトランジスタの制御電極はそれぞれ第２及び第１入力ノードに接続され、第１または第２の出力ノードから出力信号が取り出される。
この構成によれば、第２及び第４のトランジスタのしきい値電圧に拘わらず、これらをより確実に制御できるので、所望のレベル変換が実現しやすくなる。また、前述のデューティ比の補完作用も得られる。
以上のレベル変換回路において、第２入力信号として、所定の参照電圧信号が入力されてもよい。この参照電圧信号は固定電圧信号であってもよく、その値はたとえば電源電圧と接地電圧の間であり、一例としてそれらの中間値である。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、いままでに述べたいずれかのレベル変換回路と、その回路において第１入力信号と第２入力信号を入れ替えた回路と、さらに、それらふたつの回路の出力信号をふたつの制御入力信号とするクロスカップル型の差動増幅回路、またはカレントミラー型の増幅回路とを備え、これらいずれかの増幅回路を構成するふたつの電流経路のそれぞれに配されるふたつのトランジスタの接続点が最終的な出力信号を取り出すべき出力ノードに接続される。この構成でも、前述のデューティ比に関する改善が実現する。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、入力信号の振幅よりも電位差が大きな電源電圧と所定電圧の間に、第１および第２のトランジスタを、それらのオン抵抗によって電源電圧と所定電圧が抵抗分割されるよう直列に配し、入力信号がハイレベルのとき第１のトランジスタが強いオン状態になるとともに、この入力信号と電源電圧の電位差によって第２のトランジスタが弱いオン状態はオフ状態となるよう構成し、入力信号がローレベルのとき第２のトランジスタが強いオン状態になるとともに、この入力信号の反転信号と電源電圧の電位差によって第１のトランジスタが弱いオン状態またはオフ状態となるよう構成し、前記の抵抗分割によって生じた中間電位を出力信号として取り出すよう配したものである。ここで、所定電圧は、たとえば接地電圧や入力信号のローレベルまたはハイレベルの電圧であり、電源電圧との間で有意な電位差を生じるものである。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、入力信号の振幅よりも電位差が大きな第１の電源電圧と所定電圧の間に、第１および第２のトランジスタを、それらのオン抵抗によって前記第１の電源電圧と所定電圧が抵抗分割されるようこの順に直列に配し、前記入力信号の反転信号の振幅よりも電位差が大きな第２の電源電圧と所定電圧の間に、第３および第４のトランジスタを、それらのオン抵抗によって前記第２の電源電圧と所定電圧が抵抗分割されるようこの順に直列に配し、前記入力信号がハイレベルのとき前記第１のトランジスタと第４のトランジスタが強いオン状態になるとともに、前記第２のトランジスタと第３のトランジスタが弱いオン状態またはオフ状態となるよう構成し、前記入力信号がローレベルのとき前記第２のトランジスタと第３のトランジスタが強いオン状態になるとともに、前記第１のトランジスタと第４のトランジスタが弱いオン状態またはオフ状態となるよう構成し、前記第１と第２のトランジスタによる抵抗分割によって生じた中間電位を前記第３と第４のトランジスタのいずれかの制御に利用し、前記第３と第４のトランジスタによる抵抗分割によって生じた中間電位を前記第１と第２のトランジスタのいずれかの制御に利用し、これらの中間電位の一方を出力信号として取り出すよう配したものである。
ここで、入力信号がハイレベルのとき、この入力信号とそれぞれ第１、第２の電源電圧の電位差によって第２のトランジスタと第３のトランジスタが弱いオン状態またはオフ状態となるよう構成し、入力信号がローレベルのとき、この入力信号の反転信号とそれぞれ第１、第２の電源電圧の電位差によって第１のトランジスタと第４のトランジスタが弱いオン状態またはオフ状態となるよう構成してもよい。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、出力ノードと、入力信号のハイレベルよりも高い電源電圧が印加される電源ノードとの間に接続されたｐチャネル電界効果トランジスタと、入力信号が入力される第１入力ノードと出力ノードとの間に接続されたｎチャネル電界効果トランジスタとを備え、ｎチャネル電界効果トランジスタのゲートは電源ノードに接続され、ｐチャネル電界効果トランジスタのゲートは入力信号の反転信号が入力される第２入力ノードに接続され、出力信号が出力ノードにて取り出されるものである。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、第１の電源電圧が印加される第１の電源ノードと第１の出力ノードとの間に接続されたｐチャネル電界効果トランジスタである第１のトランジスタと、第１入力信号が入力される第１入力ノードと前記第１の出力ノードとの間に接続されたｎチャネル電界効果トランジスタである第２のトランジスタと、第２の電源電圧が印加される第２の電源ノードと第２の出力ノードとの間に接続されたｐチャネル電界効果トランジスタである第３のトランジスタと、第２入力信号が入力される第２入力ノードと前記第２の出力ノードとの間に接続されたｎチャネル電界効果トランジスタである第４のトランジスタとを備える。この構成においてさらに、
１）前記第２及び第４のトランジスタのゲートはそれぞれ前記第１または第２の電源ノードの一方と接続され、前記第１及び第３のトランジスタのゲートはそれぞれ前記第２の出力ノードおよび第１の出力ノードに接続され、前記第１または第２の出力ノードから出力信号が取り出され、または、
２）前記第２及び第４のトランジスタのゲートはそれぞれ前記第２の出力ノードおよび第１の出力ノードに接続され、前記第１及び第３のトランジスタのゲートはそれぞれ前記第２及び第１入力ノードに接続され、前記第１または第２の出力ノードから出力信号が取り出される。
ここでも、第１の電源ノードと第２の電源ノードは同一でも別でもよい。なお、第２及び第４のトランジスタのゲートはそれぞれ第１または第２の電源電圧を引き下げる制御回路を介して第１または第２の電源ノードの一方と接続されてもよい。また、第２入力信号として、所定の参照電圧信号が入力されてもよい。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、電源電圧が印加される電源ノードと第１の出力ノードとの間に接続された第１導電型の第１のトランジスタと、第１入力信号が入力される第１入力ノードと第１の出力ノードとの間に接続された第２導電型の第２のトランジスタと、電源ノードと第２の出力ノードとの間に接続された第１導電型の第３のトランジスタと、第２入力信号が入力される第２入力ノードと第２の出力ノードとの間に接続された第２導電型の第４のトランジスタとを備え、第２及び第４のトランジスタの制御電極は、電源電圧を引き下げる制御回路を介して電源ノードに接続され、第１及び第３のトランジスタの制御電極はそれぞれ第２の出力ノードおよび第１の出力ノードに接続され、第１または第２の出力ノードから出力信号が取り出される。制御回路を設けることで、いろいろな電圧範囲でも適正な動作が確保される。
以上のいずれかのレベル変換回路において、接地電圧をＶＧ、前記電源電圧をＶＤＤと表記するとき、出力信号は目標電圧Ｖｍ＝（ＶＧ＋ＶＤＤ）／２をその振幅の中心にもつよう調整されてもよい。また、目標電圧Ｖｍを動作中心点にもち、かつその出力の振幅が接地電圧付近から電源電圧付近までをカバーするバッファ回路をさらに有し、このバッファ回路に出力信号を通すことにより整形された修正出力信号を得てもよい。
以上述べたいずれかの、またはすべてのトランジスタは多結晶の半導体により形成されるものであってもよい。例えば、本発明に係るレベル変換回路を液晶表示装置その他の表示装置のドライバ回路等に利用する場合、透明なガラス基板上に回路を形成する必要があることも多く、多結晶タイプの半導体であれば、比較的性能面で有利かつガラス上に薄膜として形成しやすいため、用途によっては好都合である。また、動作速度の面でも有利なことが多い。
以上述べたいずれのレベル変換回路も所定の半導体装置その他に組み込むことができる。この半導体装置は例えば、複数のセンサと、これらのセンサのいずれかを選択する複数の選択用トランジスタと、前記複数のセンサを複数の選択用トランジスタを介して駆動する周辺回路と、所定の信号をレベル変換して前記周辺回路に与えるレベル変換回路を備える。表示装置の例は、複数の表示素子と、それら複数の表示素子のいずれかを選択するための複数の選択用トランジスタと、前記複数の表示素子を前記複数の選択用トランジスタを介して駆動する周辺回路と、所定の信号をレベル変換して前記周辺回路に与えるレベル変換回路を備える。前記複数の表示素子は液晶表示素子や有機エレクトロルミネッセンス素子であってもよく、複数の液晶素子、複数の選択用トランジスタ、周辺回路及びレベル変換回路は絶縁基板上に形成されてもよい。選択用トランジスタとレベル変換回路の第１から第４のトランジスタは、薄膜トランジスタであってもよい。いずれの場合も、トランジスタの製造ばらつきが大きい場合でも、より確実な動作が可能になり、高速動作、低消費電力化、省面積設計が容易になる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システムなどの間で変換したものもまた、本発明の態様として有効である。
発明を実施するための最良の形態
実施の形態１．
図５は第１の実施の形態におけるレベル変換回路の構成を示す回路図である。図５において、レベル変換回路１は、レベル変換部１０１及びドライブ用インバータＩＮＶ１、ＩＮＶ２を備える。レベル変換部１０１は、ｐチャネルＭＯＳＦＥＴ（金属−酸化物−半導体形電界効果トランジスタ）１１、ｎチャネルＭＯＳＦＥＴ１２を含む。ドライブ用インバータＩＮＶ１、ＩＮＶ２は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成される。
ｐチャネルＭＯＳＦＥＴ１１のソースは電源電位ＶＤＤを受ける電源端子に接続され、ドレインは出力ノードＮＯに接続され、ゲートは入力ノードＩ２に接続される。ｎチャネルＭＯＳＦＥＴ１２のソースは入力ノードＩ１と接続され、ドレインは出力ノードＮＯに接続され、ゲートは電源電位ＶＤＤを受ける電源端子に接続される。
入力ノードＩ１、Ｉ２には、相補にハイレベルとローレベルとに変化する入力信号ＣＬＫ１、ＣＬＫ２がそれぞれ与えられる。入力信号ＣＬＫ１、ＣＬＫ２のハイレベルとローレベルとの間の電位差は、電源電位ＶＤＤと接地電位との間の電位差よりも小さい。本実施の形態では、入力信号ＣＬＫ１、ＣＬＫ２のローレベルは接地電位であり、ハイレベルは電源電位ＶＤＤと接地電位の間の電位である。
図５のレベル変換回路の動作を説明する。ＣＬＫ１がローレベル、ＣＬＫ２がハイレベルのとき、ｐチャネルＭＯＳＦＥＴ１１は、ゲート電位であるＣＬＫ２のハイレベルの電位とソース電位である電源電位との電位差の絶対値とｐチャネルＭＯＳＦＥＴ１１のしきい値電圧Ｖｔｐの絶対値との大小関係により、オフ状態あるいは弱いオン状態になる。ｎチャネルＭＯＳＦＥＴ１２は、ソース電位がＣＬＫ１のローレベルの電位であり、ゲート電位が電源電位であるので強いオン状態になる。したがって、ｐチャネルＭＯＳＦＥＴ１１のオン抵抗は、ｎチャネルＭＯＳＦＥＴ１２のオン抵抗よりも大きくなり、出力ノードＮＯの電位ＶｏｕｔはｎチャネルＭＯＳＦＥＴ１２のソース電位であるＣＬＫ１のローレベルを反映して低くなる。
一方、ＣＬＫ１がハイレベル、ＣＬＫ２がローレベルのとき、ｐチャネルＭＯＳＦＥＴ１１は、ゲート電位がＣＬＫ２のローレベルの電位であり、ゲート電位が電源電位であるので強いオン状態になる。ｎチャネルＭＯＳＦＥＴ１２は、ソース電位であるＣＬＫ１のハイレベルの電位とゲート電位である電源電位との電位差の絶対値とｎチャネルＭＯＳＦＥＴ１２のしきい値電圧Ｖｔｎの絶対値との大小関係により、オフ状態あるいは弱いオン状態になる。したがって、ｐチャネルＭＯＳＦＥＴ１１のオン抵抗は、ｎチャネルＭＯＳＦＥＴ１２のオン抵抗よりも小さくなり、出力ノードＮＯの電位ＶｏｕｔはｐチャネルＭＯＳＦＥＴ１１のソース電位である電源電位を反映して高くなる。ドライブ用インバータＩＮＶ１及びＩＮＶ２は、出力電位Ｖｏｕｔを電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴに変換する。
本実施の形態におけるレベル変換回路を多結晶シリコンからなる薄膜トランジスタにより構成した場合の特性のシミュレーションを行った。まず、図５のレベル変換回路１の動作の高速性を調べた。
一般に、バルクシリコンからなるトランジスタでは、ｐチャネルトランジスタのしきい値電圧Ｖｔｐは例えば（−０．９±０．１）Ｖであり、ｎチャネルトランジスタのしきい値電圧Ｖｔｎは例えば（０．７±０．１）Ｖである。一方、多結晶シリコンを用いた薄膜トランジスタでは、ｐチャネルトランジスタのしきい値電圧Ｖｔｐは例えば（−２．０±１〜１．５）Ｖであり、ｎチャネルトランジスタのしきい値電圧Ｖｔｎは例えば（１．５±１）Ｖである。このように多結晶シリコンを用いた薄膜トランジスタでは、バルクシリコンからなるトランジスタに比べて製造工程でのしきい値電圧のばらつきは大きくなる。
図６はシミュレーション結果を示す図である。高速動作性を確認するために、入力信号ＣＬＫ１、ＣＬＫ２の周波数を２０ＭＨｚ、入力電圧振幅を３．０Ｖ、電源電圧ＶＤＤを１０Ｖとした。図６には、入力信号ＣＬＫ１、ＣＬＫ２、出力電位ＶＯＵＴ及び出力ノードＮＯの出力電位Ｖｏｕｔの波形を示す。図６のシミュレーション結果から、２０ＭＨｚという高い周波数でも入力信号ＣＬＫ１、ＣＬＫ２に応答してデューティ比５０％の出力電位ＶＯＵＴが得られることがわかる。このように、レベル変換回路１を多結晶シリコンからなる薄膜トラジスタによって構成しても高速動作が可能となる。
次に、レベル変換回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧がばらついた場合の電圧波形のシミュレーションを行った。このシミュレーションでは、実用的な速度における動作を確認するために、入力信号ＣＬＫ１、ＣＬＫ２の周波数は２ＭＨｚとした。
図７は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて小さい場合のシミュレーション結果である。図７のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータ（しきい値電圧）を−０．５Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータ（しきい値電圧）を０．５Ｖとした。
図８は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値の場合のシミュレーション結果である。図８のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータを−２．０Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータを１．５Ｖとした。
図９は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて大きい場合のシミュレーション結果である。図９のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータを−３．５Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータを２．５Ｖとした。
図７、図８及び図９の結果から、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値から比較的大きくずれた場合でも、入力信号ＣＬＫ１、ＣＬＫ２に応答してデューティ比が５０％の出力電位ＶＯＵＴが得られることがわかる。
本実施の形態におけるレベル変換回路１においては、基本的に常時オン状態になっているｐチャネルＭＯＳＦＥＴ１１及びｎチャネルＭＯＳＦＥＴ１２のオン状態の程度を入力信号ＣＬＫ１及びＣＬＫ２によって制御するので、ＣＬＫ１及びＣＬＫ２の電圧振幅がｐチャネルＭＯＳＦＥＴ１１及びｎチャネルＭＯＳＦＥＴ１２のしきい値電圧よりも小さい場合でも動作が可能になる。また、ｐチャネルＭＯＳＦＥＴ１１及びｎチャネルＭＯＳＦＥＴ１２のしきい値電圧が設計値よりも大きくずれた場合でも、入力信号ＣＬＫ１及びＣＬＫ２のレベル変化に対応した出力電位Ｖｏｕｔが得られる。このように、製造工程でのばらつきによりｐチャネルＭＯＳＦＥＴ１１及びｎチャネルＭＯＳＦＥＴ１２のしきい値電圧が設計値からずれた場合にでも高い確度で動作することができる。
また、基本的に常時オン状態になっているｐチャネルＭＯＳＦＥＴ１１及びｎチャネルＭＯＳＦＥＴ１２のオン状態の程度が制御されるので、高速動作が可能になる。さらに、高速動作が可能であるので出力電位Ｖｏｕｔのレベルの遷移期間が短くなるので、貫通電流が流れる期間が短縮される。それにより低消費電力化を図ることができる。
また、レベル変換回路１は、ｐチャネルＭＯＳＦＥＴ１１及びｎチャネルＭＯＳＦＥＴ１２のみで構成できるので、回路素子数が少なくて良く、小面積化を図ることができるとともに、回路設計が容易になる。
図１０は、図５のレベル変換回路１の別の構成を示す。図５との違いのみ示す。レベル変換部１０１には制御回路９０が新設される。制御回路９０は、ｐチャネルＭＯＳＦＥＴ９２、ｎチャネルＭＯＳＦＥＴ９４を含む。ｐチャネルＭＯＳＦＥＴ９２のソースは電源端子に接続され、ドレインはｐチャネルＭＯＳＦＥＴ１１のゲートおよびｎチャネルＭＯＳＦＥＴ９４のドレインに接続され、ゲートは入力ノードＩ１に接続される。ｎチャネルＭＯＳＦＥＴ９４のゲートは電源端子に接続され、ソースは接地される。このレベル変換部１０１では、入力ノードＩ２が省略されている。
以上の構成によれば、制御回路９０が入力信号ＣＬＫ１のインバータとして機能する。まず、ｎチャネルＭＯＳＦＥＴ９４は、ソース接地でゲートに電源電圧が与えられているため、常時強いオン状態になる。一方、ｐチャネルＭＯＳＦＥＴ９２は、入力信号ＣＬＫ１がハイレベルの場合、弱いオンまたはオフになり、ローレベルの場合、強いオンになる。したがって、入力信号ＣＬＫ１がハイレベルのとき制御回路９０の出力信号はローレベルになり、入力信号ＣＬＫ１がローレベルのとき出力信号はハイレベルになる。そのため、入力信号ＣＬＫ１の反転信号をｐチャネルＭＯＳＦＥＴ１１のゲートに入力することができ、図５の回路と同じ機能が実現できる。なお、制御回路９０のｎチャネルＭＯＳＦＥＴ９４を抵抗素子に代えてもよいし、タイプをｐチャネルＭＯＳＦＥＴへ変更してそのゲートを接地してもよい。
以上、この構成により、入力信号の数を図５に比べてひとつ減らすことができる。入力信号ＣＬＫ１、電源電圧、接地電圧以外の信号や電圧も不要なため、レベル変換回路１をＩＣ化する場合も一般に信号ピンの数が減り、配線の数も減る。したがって、コスト低減や歩留まり改善に寄与しうる。
実施の形態２．
図１１は第２の実施の形態におけるレベル変換回路の構成を示す回路図である。図１１において、レベル変換回路２は、レベル変換部２０１及びドライブ用インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４を備える。レベル変換部２０１は、ｐチャネルＭＯＳＦＥＴ２１、２３、ｎチャネルＭＯＳＦＥＴ２２、２４を含む。ドライブ用インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成される。
ｐチャネルＭＯＳＦＥＴ２１及び２３のソースは電源電位ＶＤＤを受ける電源端子にそれぞれ接続され、ドレインは出力ノードＮＯ１、ＮＯ２にそれぞれ接続され、ゲートは出力ノードＮＯ２、ＮＯ１にそれぞれ接続される。ｎチャネルＭＯＳＦＥＴ２２、２４のソースは入力ノードＩ１、Ｉ２とそれぞれ接続され、ドレインは出力ノードＮＯ１、ＮＯ２にそれぞれ接続され、ゲートは電源電位ＶＤＤを受ける電源端子にそれぞれ接続される。
このように、図１１のレベル変換回路において、ｐチャネルＭＯＳＦＥＴ２１とｎチャネルＭＯＳＦＥＴ２２で構成される回路とｐチャネルＭＯＳＦＥＴ２３とｎチャネルＭＯＳＦＥＴ２４で構成される回路は、ほぼ図５のレベル変換回路と同じ構成であるが、それぞれの回路の出力ノードＮＯ１、ＮＯ２とｐチャネルＭＯＳＦＥＴ２１、２３のゲートを交差接続する。ただし、「交差接続」とは、物理的に信号線が交差していることを要さず、図面上そのように表現されているに過ぎない。この配慮は以降も同様である。入力信号ＣＬＫ１、ＣＬＫ２と電源電位ＶＤＤの電位及びそれぞれの関係は第１の実施の形態と同じである。
以下に、図１１のレベル変換回路の動作を説明する。ＣＬＫ１がローレベル、ＣＬＫ２がハイレベルのとき、ｎチャネルＭＯＳＦＥＴ２２は、ソース電位がＣＬＫ１のローレベルの電位であり、ゲート電位が電源電位であるので強いオン状態になり、出力ノードＮＯ１の電位Ｖｏｕｔ１はｎチャネルＭＯＳＦＥＴ２２のソース電位であるＣＬＫ１のローレベルを反映して低くなる。これにより、ｐチャネルＭＯＳＦＥＴ２３のゲート電位は、低くなった出力ノードＮＯ１の電位Ｖｏｕｔ１となり、ソース電位である電源電位との関係により、十分強いオン状態になる。このとき、ｎチャネルＭＯＳＦＥＴ２４は、ソース電位であるＣＬＫ２のハイレベルの電位とゲート電位である電源電位との電位差の絶対値とｎチャネルＭＯＳＦＥＴ２４のしきい値電圧Ｖｔｎの絶対値との大小関係により、オフ状態あるいは弱いオン状態であるので、ｐチャネルＭＯＳＦＥＴ２３のオン抵抗は、ｎチャネルＭＯＳＦＥＴ２４のオン抵抗よりも十分小さくなり、出力ノードＮＯ２の電位Ｖｏｕｔ２はｐチャネルＭＯＳＦＥＴ２３のソース電位である電源電位を反映して高くなる。このときの電位Ｖｏｕｔ２はＣＬＫ１、ＣＬＫ２のハイレベルよりも十分高くなる。したがって、ｐチャネルＭＯＳＦＥＴ２１は、高くなった出力ノードＮＯ２の電位Ｖｏｕｔ２とソース電位である電源電位との電位差の絶対値とｐチャネルＭＯＳＦＥＴ２１のしきい値電圧Ｖｔｐの絶対値との大小関係により、オフ状態あるいは十分弱いオン状態になる。
一方、ＣＬＫ１がハイレベル、ＣＬＫ２がローレベルのとき、ｎチャネルＭＯＳＦＥＴ２４は、ソース電位がＣＬＫ２のローレベルの電位であり、ゲート電位が電源電位であるので強いオン状態になり、出力ノードＮＯ２の電位Ｖｏｕｔ２はｎチャネルＭＯＳＦＥＴ２４のソース電位であるＣＬＫ２のローレベルを反映して低くなる。これにより、ｐチャネルＭＯＳＦＥＴ２１のゲート電位は、低くなった出力ノードＮＯ２の電位Ｖｏｕｔ２となり、ソース電位である電源電位との関係により、十分強いオン状態になる。このとき、ｎチャネルＭＯＳＦＥＴ２２は、ソース電位であるＣＬＫ１のハイレベルの電位とゲート電位である電源電位との電位差の絶対値とｎチャネルＭＯＳＦＥＴ２２のしきい値電圧Ｖｔｎの絶対値との大小関係により、オフ状態あるいは弱いオン状態であるので、ｐチャネルＭＯＳＦＥＴ２１のオン抵抗は、ｎチャネルＭＯＳＦＥＴ２２のオン抵抗よりも十分小さくなり、出力ノードＮＯ１の電位Ｖｏｕｔ１はｐチャネルＭＯＳＦＥＴ２１のソース電位である電源電位を反映して高くなる。このときの電位Ｖｏｕｔ１はＣＬＫ１、ＣＬＫ２のハイレベルよりも十分高くなる。したがって、ｐチャネルＭＯＳＦＥＴ２３は、高くなった出力ノードＮＯ１の電位Ｖｏｕｔ１とソース電位である電源電位との電位差の絶対値とｐチャネルＭＯＳＦＥＴ２３のしきい値電圧Ｖｔｐの絶対値との大小関係により、オフ状態あるいは十分弱いオン状態になる。
ドライブ用インバータＩＮＶ１及びＩＮＶ２は、出力電位Ｖｏｕｔ１を電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴ１に変換し、ドライブ用インバータＩＮＶ３及びＩＮＶ４は、出力電位Ｖｏｕｔ２を電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴ２に変換する。
本実施の形態におけるレベル変換回路を多結晶シリコンからなる薄膜トランジスタにより構成した場合の特性のシミュレーションを行った。まず、図１１のレベル変換回路２の動作の高速性を調べた。
図１２はシミュレーション結果を示す図である。入力信号ＣＬＫ１、ＣＬＫ２の周波数を２０ＭＨｚ、入力電圧振幅を３．０Ｖ、電源電圧ＶＤＤを１０Ｖとした。図１２（ａ）には、入力信号ＣＬＫ１、ＣＬＫ２及び出力電位ＶＯＵＴ１、ＶＯＵＴ２の波形を示し、図１２（ｂ）には、出力ノードＮＯ１、ＮＯ２の出力電位Ｖｏｕｔ１、Ｖｏｕｔ２の波形を示す。
図１２のシミュレーション結果から、２０ＭＨｚという高い周波数でも入力信号ＣＬＫ１、ＣＬＫ２に応答してデューティ比５０％の出力電位ＶＯＵＴ１、ＶＯＵＴ２が得られることがわかる。このように、レベル変換回路２を多結晶シリコンからなる薄膜トラジスタによって構成しても高速動作が可能となる。
次に、レベル変換回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧がばらついた場合の電圧波形のシミュレーションを行った。このシミュレーションでは、入力信号ＣＬＫ１、ＣＬＫ２の周波数は２ＭＨｚとした。
図１３は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて小さい場合のシミュレーション結果である。図１３のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータ（しきい値電圧）を−０．５Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータ（しきい値電圧）を０．５Ｖとした。
図１４は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値の場合のシミュレーション結果である。図１４のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータを−２．０Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータを１．５Ｖとした。
図１５は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて大きい場合のシミュレーション結果である。図１５のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータを−３．５Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータを２．５Ｖとした。
図１３、図１４及び図１５の結果から、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値から比較的大きくずれた場合でも、入力信号ＣＬＫ１、ＣＬＫ２に応答してデューティ比が５０％の出力電位ＶＯＵＴ１、ＶＯＵＴ２が得られることがわかる。
本実施の形態におけるレベル変換回路２においては、ｐチャネルＭＯＳＦＥＴ２１とｎチャネルＭＯＳＦＥＴ２２で構成される回路とｐチャネルＭＯＳＦＥＴ２３とｎチャネルＭＯＳＦＥＴ２４で構成される回路のそれぞれの出力ノードＮＯ１、ＮＯ２とｐチャネルＭＯＳＦＥＴ２１、２３のゲートが交差接続されており、入力信号ＣＬＫ１、ＣＬＫ２のハイレベルとローレベルとの間の電位差よりも大きい電位差を持つＶｏｕｔ１とＶｏｕｔ２がｐチャネルＭＯＳＦＥＴ２１、２３のゲートに入力されるので、ｐチャネルＭＯＳＦＥＴ２１、２３をより確実にオンオフさせることができる。したがって、ＣＬＫ１及びＣＬＫ２の電圧振幅がｐチャネルＭＯＳＦＥＴ２１、２３及びｎチャネルＭＯＳＦＥＴ２２、２４のしきい値電圧よりも小さい場合でも確実な動作が可能になる。
また、ｐチャネルＭＯＳＦＥＴ２１とｎチャネルＭＯＳＦＥＴ２２で構成される回路とｐチャネルＭＯＳＦＥＴ２３とｎチャネルＭＯＳＦＥＴ２４で構成される回路のそれぞれの出力信号Ｖｏｕｔ１、Ｖｏｕｔ２のデューティー比が異なった場合でも、出力信号Ｖｏｕｔ１、Ｖｏｕｔ２が他方の回路の入力信号になるので、互いに補完されて両出力信号のデューティ比をそろえることができる。さらに、ｐチャネルＭＯＳＦＥＴ２１、２３及びｎチャネルＭＯＳＦＥＴ２２、２４のしきい値電圧が設計値よりも大きくずれた場合でも、入力信号ＣＬＫ１及びＣＬＫ２のレベル変化に対応した出力電位Ｖｏｕｔ１、Ｖｏｕｔ２が得られる。このように、製造工程でのばらつきによりｐチャネルＭＯＳＦＥＴ２１、２３及びｎチャネルＭＯＳＦＥＴ２２、２４のしきい値電圧が設計値からずれた場合にでも高い確度で動作することができる。
なお、図１１において電源電圧は単一に設定されたが、これはふたつのｐチャネルＭＯＳＦＥＴ２１、２３について別個に設定されてもよい。その場合、ふたつのｎチャネルＭＯＳＦＥＴ２２、２４のゲートはそれぞれｐチャネルＭＯＳＦＥＴ２１、２３に対応する電源電圧に接続されることが一般的であるが、必ずしもそれに限る必要はなく、動作可能な設定範囲であれば、当然ながら交互に接続しても差し支えはない。同様の考察は以下の実施の形態でも有効である。
図１６は、図１１のレベル変換回路の別の構成を示す。図１１との違いのみを示す。図１６では、インバータＩＮＶ３、ＩＮＶ４が削除されている。また、入力ノードＩ２には、入力信号ＣＬＫ２に代えて、所定の参照電圧信号Ｖｒｅｆが入力されている。Ｖｒｅｆの電圧は、電源電圧ＶＤＤと接地電圧の間であり、たとえばそれらの中間値付近の値である。
ＣＬＫ１がローレベルのとき、ｎチャネルＭＯＳＦＥＴ２２は強いオンになり、ノードＮＯ１がローレベルになる。その結果、ｐチャネルＭＯＳＦＥＴ２３が強いオンになり、ｎチャネルＭＯＳＦＥＴ２４は一定なので、ノードＮＯ２の電位が上がる。そのためｐチャネルＭＯＳＦＥＴ２１はオフになり、出力電圧Ｖｏｕｔ１はローレベルになる。
一方、ＣＬＫ１がハイレベルのとき、ｎチャネルＭＯＳＦＥＴ２２はオフまたは弱いオンになり、ノードＮＯ１がハイレベルになる。その結果、ｐチャネルＭＯＳＦＥＴ２３がオフまたは弱いオンになり、ｎチャネルＭＯＳＦＥＴ２４は一定なので、ノードＮＯ２の電位が下がる。そのためｐチャネルＭＯＳＦＥＴ２１はオンになり、出力電圧Ｖｏｕｔ１はハイレベルになる。以上により、実質的に図１１のレベル変換回路２同様の動作となる。
具体的な数値を挙げる。ＶＤＤ＝１０Ｖ、ＣＬＫ１＝０〜３Ｖ、ＶＯＵＴ＝０〜ＶＤＤ、Ｖｔｎ＝＋１．５Ｖ、Ｖｔｐ＝−２．０Ｖとすると、このレベル変換回路は、少なくともＶｒｅｆ＝０〜３Ｖの範囲で動作可能である。
Ｖｒｅｆ＝１．５Ｖのとき、各トランジスタの駆動能力の関係は以下の通りが望ましい。
・ｐチャネルＭＯＳＦＥＴ２１の駆動能力≦ｎチャネルＭＯＳＦＥＴ２２の駆動能力
・ｐチャネルＭＯＳＦＥＴ２３の駆動能力≦ｎチャネルＭＯＳＦＥＴ２４の駆動能力
Ｖｒｅｆ＝０Ｖのとき、各トランジスタの駆動能力の関係は以下の通りが望ましい。
・ｐチャネルＭＯＳＦＥＴ２１の駆動能力≦ｎチャネルＭＯＳＦＥＴ２２の駆動能力
・ｐチャネルＭＯＳＦＥＴ２３の駆動能力≧ｎチャネルＭＯＳＦＥＴ２４の駆動能力
Ｖｒｅｆ＝３Ｖのとき、各トランジスタの駆動能力の関係は以下の通りが望ましい。
・ｐチャネルＭＯＳＦＥＴ２１の駆動能力≧ｎチャネルＭＯＳＦＥＴ２２の駆動能力
・ｐチャネルＭＯＳＦＥＴ２３の駆動能力≦ｎチャネルＭＯＳＦＥＴ２４の駆動能力
Ｖｒｅｆを０〜３Ｖで変化させても、以上の条件で動作可能である。さらに、ＶＤＤを、例えば、５Ｖや１２Ｖに変化させても動作は可能であるが、ＶＤＤが低くなるとＶｒｅｆ＝３Ｖで動作しにくくなる。同様にＶＤＤが高くなるとＶｒｅｆ＝０Ｖで動作しにくくなる。また、Ｖｒｅｆを３Ｖより高くしても条件次第では動作可能であるが、広い動作範囲と実用性を考えると、Ｖｒｅｆは入力信号のローレベルからハイレベルの間が望ましい。より望ましくは、入力信号の中間電位付近である。
以上の構成により、例えば複数の入力信号に対してレベル変換を施す場合、参照電圧信号を共通化することにより、信号削減効果がある。したがって、コスト低減や歩留まり改善に寄与しうる。なお、図１６ではインバータＩＮＶ３、ＩＮＶ４が削除されたが、当然、これらは残しておいてもよい。
実施の形態３．
図１７は第３の実施の形態におけるレベル変換回路の構成を示す回路図である。図１７において、レベル変換回路３は、レベル変換部３０１及びドライブ用インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４を備える。レベル変換部３０１は、ｐチャネルＭＯＳＦＥＴ３１、３３、ｎチャネルＭＯＳＦＥＴ３２、３４を含む。ドライブ用インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成される。
ｐチャネルＭＯＳＦＥＴ３１及び３３のソースは電源電位ＶＤＤを受ける電源端子にそれぞれ接続され、ドレインは出力ノードＮＯ１、ＮＯ２にそれぞれ接続され、ゲートは入力ノードＩ２、Ｉ１にそれぞれ接続される。ｎチャネルＭＯＳＦＥＴ３２、３４のソースは入力ノードＩ１、Ｉ２とそれぞれ接続され、ドレインは出力ノードＮＯ１、ＮＯ２にそれぞれ接続され、ゲートは出力ノードＮＯ２、ＮＯ１にそれぞれ接続される。図１７のレベル変換回路において、特徴的なのは、それぞれの回路の出力ノードＮＯ１、ＮＯ２とｎチャネルＭＯＳＦＥＴ３２、３４のゲートを交差接続する点である。入力信号ＣＬＫ１、ＣＬＫ２と電源電位ＶＤＤの電位及びそれぞれの関係は第１及び第２の実施の形態と同じである。
図１７のレベル変換回路の動作を説明する。ＣＬＫ１がローレベル、ＣＬＫ２がハイレベルのとき、ｐチャネルＭＯＳＦＥＴ３３は、ゲート電位がＣＬＫ１のローレベルの電位であり、ソース電位が電源電位であるので強いオン状態になり、出力ノードＮＯ２の電位Ｖｏｕｔ２はｐチャネルＭＯＳＦＥＴ３３のソース電位である電源電位を反映して十分高くなる。これにより、ｎチャネルＭＯＳＦＥＴ３２のゲート電位は、高くなった出力ノードＮＯ２の電位Ｖｏｕｔ２となり、ソース電位であるＣＬＫ１のローレベルの電位との関係により、十分強いオン状態になる。このとき、ｐチャネルＭＯＳＦＥＴ３１は、ソース電位である電源電位とゲート電位であるＣＬＫ２のハイレベルの電位との電位差の絶対値とｐチャネルＭＯＳＦＥＴ３１のしきい値電圧Ｖｔｐの絶対値との大小関係により、オフ状態あるいは弱いオン状態であるので、ｎチャネルＭＯＳＦＥＴ３２のオン抵抗は、ｐチャネルＭＯＳＦＥＴ３１のオン抵抗よりも十分小さくなり、出力ノードＮＯ１の電位Ｖｏｕｔ１はｎチャネルＭＯＳＦＥＴ３２のソース電位であるＣＬＫ１のローレベルの電位を反映して低くなる。したがって、ｎチャネルＭＯＳＦＥＴ３４は、低くなった出力ノードＮＯ１の電位Ｖｏｕｔ１とソース電位であるＣＬＫ２のハイレベルの電位との電位差の絶対値とｎチャネルＭＯＳＦＥＴ３４のしきい値電圧Ｖｔｎの絶対値との大小関係により、オフ状態あるいは十分弱いオン状態である。
一方、ＣＬＫ１がハイレベル、ＣＬＫ２がローレベルのとき、ｐチャネルＭＯＳＦＥＴ３１は、ソース電位が電源電位であり、ゲート電位がＣＬＫ２のローレベルの電位であるので強いオン状態になり、出力ノードＮＯ１の電位Ｖｏｕｔ１はｐチャネルＭＯＳＦＥＴ３１のソース電位である電源電位を反映して高くなる。これにより、ｎチャネルＭＯＳＦＥＴ３４のゲート電位は、高くなった出力ノードＮＯ１の電位Ｖｏｕｔ１となり、ソース電位であるＣＬＫ１のローレベルの電位との関係により、十分強いオン状態になる。このとき、ｐチャネルＭＯＳＦＥＴ３３は、ソース電位である電源電位とゲート電位であるＣＬＫ１のハイレベルの電位との電位差の絶対値とｐチャネルＭＯＳＦＥＴ３３のしきい値電圧Ｖｔｐの絶対値との大小関係により、オフ状態あるいは弱いオン状態であるので、ｎチャネルＭＯＳＦＥＴ３４のオン抵抗は、ｐチャネルＭＯＳＦＥＴ３３のオン抵抗よりも十分小さくなり、出力ノードＮＯ２の電位Ｖｏｕｔ２はｎチャネルＭＯＳＦＥＴ３４のソース電位であるＣＬＫ２のローレベルの電位を反映して低くなる。したがって、ｎチャネルＭＯＳＦＥＴ３２は、低くなった出力ノードＮＯ２の電位Ｖｏｕｔ２とソース電位であるＣＬＫ１のハイレベルの電位との電位差の絶対値とｎチャネルＭＯＳＦＥＴ３２のしきい値電圧Ｖｔｎの絶対値との大小関係により、オフ状態あるいは十分弱いオン状態になる。
ドライブ用インバータＩＮＶ１及びＩＮＶ２は、出力電位Ｖｏｕｔ１を電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴ１に変換し、ドライブ用インバータＩＮＶ３及びＩＮＶ４は、出力電位Ｖｏｕｔ２を電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴ２に変換する。
ここで、本実施の形態におけるレベル変換回路を多結晶シリコンからなる薄膜トランジスタにより構成した場合の特性のシミュレーションを行った。まず、図１７のレベル変換回路３の動作の高速性を調べた。
図１８はシミュレーション結果を示す図である。入力信号ＣＬＫ１、ＣＬＫ２の周波数を２０ＭＨｚ、入力電圧振幅を３．０Ｖ、電源電圧ＶＤＤを１０Ｖとした。図１８（ａ）には、入力信号ＣＬＫ１、ＣＬＫ２及び出力電位ＶＯＵＴ１、ＶＯＵＴ２の波形を示し、図１８（ｂ）には、出力ノードＮＯ１、ＮＯ２の出力電位Ｖｏｕｔ１、Ｖｏｕｔ２の波形を示す。
図１８のシミュレーション結果から、２０ＭＨｚという高い周波数でも入力信号ＣＬＫ１、ＣＬＫ２に応答してデューティ比５０％の出力電位ＶＯＵＴ１、ＶＯＵＴ２が得られることがわかる。このように、レベル変換回路３を多結晶シリコンからなる薄膜トラジスタによって構成しても高速動作が可能となる。
次に、レベル変換回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧がばらついた場合の電圧波形のシミュレーションを行った。このシミュレーションでは、入力信号ＣＬＫ１、ＣＬＫ２の周波数は２ＭＨｚとした。
図１９は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて小さい場合のシミュレーション結果である。図１９のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータ（しきい値電圧）を−０．５Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータ（しきい値電圧）を０．５Ｖとした。
図２０は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値の場合のシミュレーション結果である。図２０のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータを−２．０Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータを１．５Ｖとした。
図２１は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて大きい場合のシミュレーション結果である。図２１のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータを−３．５Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータを２．５Ｖとした。
図１９、図２０及び図２１の結果から、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値から比較的大きくずれた場合でも、入力信号ＣＬＫ１、ＣＬＫ２に応答してデューティ比が５０％の出力電位ＶＯＵＴ１、ＶＯＵＴ２が得られることがわかる。
本実施の形態におけるレベル変換回路３においては、ｐチャネルＭＯＳＦＥＴ３１とｎチャネルＭＯＳＦＥＴ３２で構成される回路とｐチャネルＭＯＳＦＥＴ３３とｎチャネルＭＯＳＦＥＴ３４で構成される回路のそれぞれの出力ノードＮＯ１、ＮＯ２とｎチャネルＭＯＳＦＥＴ３２、３４のゲートが交差接続されており、入力信号ＣＬＫ１、ＣＬＫ２のハイレベルとローレベルとの間の電位差よりも大きい電位差を持つＶｏｕｔ１とＶｏｕｔ２がｐチャネルＭＯＳＦＥＴ３２、３４のゲートに入力されるので、ｎチャネルＭＯＳＦＥＴ３２、３４をより確実にオンオフさせることができる。したがって、ＣＬＫ１及びＣＬＫ２の電圧振幅がｐチャネルＭＯＳＦＥＴ３１、３３及びｎチャネルＭＯＳＦＥＴ３２、３４のしきい値電圧よりも小さい場合でも確実な動作が可能になる。
また、ｐチャネルＭＯＳＦＥＴ３１とｎチャネルＭＯＳＦＥＴ３２で構成される回路とｐチャネルＭＯＳＦＥＴ３３とｎチャネルＭＯＳＦＥＴ３４で構成される回路のそれぞれの出力信号Ｖｏｕｔ１、Ｖｏｕｔ２のデューティー比が異なった場合でも、出力信号Ｖｏｕｔ１、Ｖｏｕｔ２が他方の回路の入力信号になるので、互いに補完されて両出力信号のデューティ比をそろえることができる。さらに、ｐチャネルＭＯＳＦＥＴ３１、３３及びｎチャネルＭＯＳＦＥＴ３２、３４のしきい値電圧が設計値よりも大きくずれた場合でも、入力信号ＣＬＫ１及びＣＬＫ２のレベル変化に対応した出力電位Ｖｏｕｔ１、Ｖｏｕｔ２が得られる。このように、製造工程でのばらつきによりｐチャネルＭＯＳＦＥＴ３１、３３及びｎチャネルＭＯＳＦＥＴ３２、３４のしきい値電圧が設計値からずれた場合でも高い確度で動作する。
図２２は、図１７のレベル変換回路の別の構成を示す。図１７との違いのみを示す。図２２では、インバータＩＮＶ３、ＩＮＶ４が削除されている。ただし、インバータＩＮＶ３、ＩＮＶ４は当然残しておいてもよい。また、入力ノードＩ２には、入力信号ＣＬＫ２に代えて、所定の参照電圧信号Ｖｒｅｆが入力されている。Ｖｒｅｆの電圧は、電源電圧ＶＤＤと接地電圧の間であり、たとえばそれらの中間値付近の値である。
ＣＬＫ１がローレベルのとき、ｐチャネルＭＯＳＦＥＴ３３は強いオンになり、出力電位Ｖｏｕｔ２、すなわちｐチャネルＭＯＳＦＥＴ３３のドレインの電位が十分に高くなる。これにより、ｎチャネルＭＯＳＦＥＴ３２が十分に強いオンになる。このとき、ｐチャネルＭＯＳＦＥＴ３１はゲート電位がＶｒｅｆであるので常時オンになるが、そのオン抵抗はｎチャネルＭＯＳＦＥＴ３２のそれよりも大きくなる。この結果、出力電位Ｖｏｕｔ１は入力信号ＣＬＫ１のローレベルを反映して低くなる。したがって、ｎチャネルＭＯＳＦＥＴ３４は、オフまたは十分に弱いオンになる。
一方、ＣＬＫ１がハイレベルのとき、ｐチャネルＭＯＳＦＥＴ３３はオフまたは弱いオンになる。また、ｎチャネルＭＯＳＦＥＴ３２はＣＬＫ１がローレベルのときよりも弱いオンになる。ｐチャネルＭＯＳＦＥＴ３１は常時オンなので、出力電位Ｖｏｕｔ１は高くなり、ｎチャネルＭＯＳＦＥＴ３４はオンになる。ｐチャネルＭＯＳＦＥＴ３３はオフまたは弱いオンであるため、そのオン抵抗はｎチャネルＭＯＳＦＥＴ３４のそれよりも大きくなり、出力電位Ｖｏｕｔ２はＶｒｅｆと等しくなる。このため、ｎチャネルＭＯＳＦＥＴ３２はオフまたは十分に弱いオンとなる。以上により、図１７のレベル変換回路３同様の動作となる。
具体的な数値を挙げる。図１６同様、ＶＤＤ＝１０Ｖ、ＣＬＫ１＝０〜３Ｖ、ＶＯＵＴ＝０〜ＶＤＤ、Ｖｔｎ＝＋１．５Ｖ、Ｖｔｐ＝−２．０Ｖとすると、このレベル変換回路は、少なくともＶｒｅｆ＝０〜３Ｖの範囲で動作可能である。
Ｖｒｅｆ＝１．５Ｖのとき、各トランジスタの駆動能力の関係は以下の通りが望ましい。
・ｐチャネルＭＯＳＦＥＴ３１の駆動能力≦ｎチャネルＭＯＳＦＥＴ３２の駆動能力
・ｐチャネルＭＯＳＦＥＴ３３の駆動能力≦ｎチャネルＭＯＳＦＥＴ３４の駆動能力
Ｖｒｅｆ＝０Ｖのとき、各トランジスタの駆動能力の関係は以下の通りが望ましい。
・ｐチャネルＭＯＳＦＥＴ３１の駆動能力≦ｎチャネルＭＯＳＦＥＴ３２の駆動能力
・ｐチャネルＭＯＳＦＥＴ３３の駆動能力≧ｎチャネルＭＯＳＦＥＴ３４の駆動能力
Ｖｒｅｆ＝３Ｖのとき、各トランジスタの駆動能力の関係は以下の通りが望ましい。
・ｐチャネルＭＯＳＦＥＴ３１の駆動能力≧ｎチャネルＭＯＳＦＥＴ３２の駆動能力
・ｐチャネルＭＯＳＦＥＴ３３の駆動能力≦ｎチャネルＭＯＳＦＥＴ３４の駆動能力
動作に関する考察は図１６の場合と同様であり、Ｖｒｅｆは入力信号のローレベルからハイレベルの間が望ましい。より望ましくは、入力信号の中間電位付近である。以上の構成による効果も図１６同様である。
実施の形態４．
図２３は第４の実施の形態におけるレベル変換回路の構成を示す回路図である。図２３において、レベル変換回路４は、レベル変換部１０４及びドライブ用インバータＩＮＶ１、ＩＮＶ２を備える。レベル変換部１０４は、ｐチャネルＭＯＳＦＥＴ１１、ｎチャネルＭＯＳＦＥＴ１２及び制御回路１１０を含む。ドライブ用インバータＩＮＶ１、ＩＮＶ２は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成される。制御回路１１０は、電源電圧ＶＤＤを受けて電位を調整し出力する。
ｐチャネルＭＯＳＦＥＴ１１のソースは電源電位ＶＤＤを受ける電源端子に接続され、ドレインは出力ノードＮＯに接続され、ゲートは入力ノードＩ２に接続される。ｎチャネルＭＯＳＦＥＴ１２のソースは入力ノードＩ１と接続され、ドレインは出力ノードＮＯに接続され、ゲートは制御回路１１０を介して電源電位ＶＤＤを受ける電源端子に接続される。
入力ノードＩ１、Ｉ２には、相補にハイレベルとローレベルとに変化する入力信号ＣＬＫ１、ＣＬＫ２がそれぞれ与えられる。入力信号ＣＬＫ１、ＣＬＫ２のハイレベルとローレベルとの間の電位差は、電源電位ＶＤＤと接地電位との間の電位差よりも小さい。本実施の形態では、入力信号ＣＬＫ１、ＣＬＫ２のローレベルは接地電位であり、ハイレベルは電源電位ＶＤＤと接地電位の間の電位である。
図２３のレベル変換回路４の動作は、基本的に図５のレベル変換回路１と同じであり、ｎチャネルＭＯＳＦＥＴ１２のゲート電位が制御回路１１０によって調整された電位を受けて動作する点が異なる。
制御回路１１０は、電源電位ＶＤＤを受けて、電源電位ＶＤＤと入力信号ＣＬＫ１のハイレベルの電位との間の電位を出力する。制御回路１１０の出力電位と入力信号ＣＬＫ１との電位差の絶対値とｎチャネルＭＯＳＦＥＴ１２のしきい値電圧Ｖｔｎの絶対値との大小関係によって、ｎチャネルＭＯＳＦＥＴ１２のオン状態の程度が制御され、出力ノードＮＯの電位Ｖｏｕｔが得られる。
ドライブ用インバータＩＮＶ１及びＩＮＶ２は、出力電位Ｖｏｕｔを電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴに変換する。本実施の形態では、電源電位ＶＤＤと入力信号ＣＬＫ１及びＣＬＫ２のハイレベルの電位との電位差が大きい場合でも高い確度で動作することができる。
図２４は、図２３のレベル変換回路４の回路構成の第１の例を示す回路図である。制御回路１１０はｐチャネルＭＯＳＦＥＴ１１１とｎチャネルＭＯＳＦＥＴ１２１を含む。ｐチャネルＭＯＳＦＥＴ１１１のソースは電源電位ＶＤＤを受ける電源端子に接続され、ドレインおよびゲートはノードＮＮに接続される。ｎチャネルＭＯＳＦＥＴ１２１のソースは接地電位を受ける電源端子に接続され、ドレインおよびゲートはノードＮＮに接続される。
ノードＮＮの電位は、電源電位ＶＤＤよりもｐチャネルＭＯＳＦＥＴ１１１のしきい値電圧Ｖｔｐ以上低く、接地電位よりもｎチャネルＭＯＳＦＥＴ１２１のしきい値電圧Ｖｔｎ以上高くなり、ｐチャネルＭＯＳＦＥＴ１１１とｎチャネルＭＯＳＦＥＴ１２１のオン抵抗値に応じた電位となる。
図２５および図２６はそれぞれ、図２３のレベル変換回路４の回路構成の第２および第３の例を示す。図２５のレベル変換回路４が図２４のレベル変換回路４と異なるのは、制御回路１１０がｐチャネルＭＯＳＦＥＴ１１１の代わりに抵抗素子Ｒ１を含む点である。この場合、ノードＮＮの電位ＶＮＮは抵抗素子Ｒ１の抵抗値とｎチャネルＭＯＳＦＥＴ１２１のオン抵抗に応じた電位になる。
図２６のレベル変換回路４が図２５のレベル変換回路４と異なるのは、制御回路１１０がｎチャネルＭＯＳＦＥＴ１２１の代わりに抵抗素子Ｒ２を含む点である。この場合、ノードＮＮの電位ＶＮＮは抵抗素子Ｒ１と抵抗素子Ｒ２のそれぞれの抵抗値に応じた電位になる。
実施の形態５．
図２７は第５の実施の形態におけるレベル変換回路の構成を示す回路図である。図２７において、レベル変換回路５は、レベル変換部１０５及びドライブ用インバータＩＮＶ１、ＩＮＶ２を備える。レベル変換部１０５は、ｐチャネルＭＯＳＦＥＴ１１、ｎチャネルＭＯＳＦＥＴ１２、制御回路１２０を含む。ドライブ用インバータＩＮＶ１、ＩＮＶ２は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成される。制御回路１２０は、入力信号ＣＬＫ２を受けてＣＬＫ２の電位レベルを調整し出力する。
ｐチャネルＭＯＳＦＥＴ１１のソースは電源電位ＶＤＤを受ける電源端子に接続され、ドレインは出力ノードＮＯに接続され、ゲートは制御回路１２０を介して入力ノードＩ２に接続される。ｎチャネルＭＯＳＦＥＴ１２のソースは入力ノードＩ１と接続され、ドレインは出力ノードＮＯに接続され、ゲートは電源電位ＶＤＤを受ける電源端子に接続される。
入力ノードＩ１、Ｉ２には、相補にハイレベルとローレベルとに変化する入力信号ＣＬＫ１、ＣＬＫ２がそれぞれ与えられる。入力信号ＣＬＫ１、ＣＬＫ２のハイレベルとローレベルとの間の電位差は、電源電位ＶＤＤと接地電位との間の電位差よりも小さい。本実施の形態では、入力信号ＣＬＫ１、ＣＬＫ２のローレベルは接地電位であり、ハイレベルは電源電位ＶＤＤと接地電位の間の電位である。
図２７のレベル変換回路５の動作は、基本的に図５のレベル変換回路１と同じであり、ｐチャネルＭＯＳＦＥＴ１１のゲート電位が制御回路１２０によって電位レベルを調整された入力信号ＣＬＫ２を受けて動作する点が異なる。
制御回路１２０は、入力信号ＣＬＫ２のハイレベルの電位を電源電位ＶＤＤと入力信号ＣＬＫ２のハイレベルの電位との間の電位に調整して出力する。制御回路１２０の出力電位と電源電位ＶＤＤとの電位差の絶対値とｐチャネルＭＯＳＦＥＴ１１のしきい値電圧Ｖｔｐの絶対値との大小関係によって、ｐチャネルＭＯＳＦＥＴ１１のオン状態の程度が制御され、出力ノードＮＯの電位Ｖｏｕｔが得られる。本実施の形態では、電源電位ＶＤＤと入力信号ＣＬＫ１及びＣＬＫ２のハイレベルの電位との電位差が大きい場合でも高い確度で動作することができる。
図２８は、図２７のレベル変換回路５の回路構成の第１の例を示す回路図である。この制御回路１２０はｎチャネルＭＯＳＦＥＴ１２２とｎチャネルＭＯＳＦＥＴ１２３を含む。ｎチャネルＭＯＳＦＥＴ１２３のソースはノードＮＰに接続され、ドレインおよびゲートは電源電位ＶＤＤを受ける電源端子に接続される。ｎチャネルＭＯＳＦＥＴ１２２のソースは入力ノードＩ２に接続され、ドレインおよびゲートはノードＮＰに接続される。
ｎチャネルＭＯＳＦＥＴ１２３は常時オン状態であるので負荷抵抗として働く。入力信号ＣＬＫ２のレベルに応じてノードＮＰの電位ＶＮＰがハイレベルまたはローレベルに制御される。このとき、ノードＮＰの電位ＶＮＰのハイレベルの電位は、電源電位ＶＤＤよりもｎチャネルＭＯＳＦＥＴ１２３のしきい値電圧Ｖｔｎ以上低く、ＣＬＫ２のハイレベルの電位よりも高くなる。
図２９は、図２７のレベル変換回路５の回路構成の第２の例を示す回路図である。このレベル変換回路５が図２８のレベル変換回路５と異なるのは、制御回路１２０がｎチャネルＭＯＳＦＥＴ１２３の代わりにｐチャネルＭＯＳＦＥＴ１２１を含む点である。この場合、ｐチャネルＭＯＳＦＥＴ１２１のソースは電源電位ＶＤＤを受ける電源端子に接続され、ドレインおよびゲートはノードＮＰに接続される。
ｐチャネルＭＯＳＦＥＴ１２１により、ノードＮＰの電位ＶＮＰが電源電位ＶＤＤからしきい値電圧Ｖｔｐの絶対値分以上低いレベルに設定される。入力信号ＣＬＫ２のレベルに応じてｎチャネルＭＯＳＦＥＴ１２２によりノードＮＰの電位ＶＮＰがハイレベルまたはローレベルに制御される。このとき、ノードＮＰの電位ＶＮＰのハイレベルの電位は、電源電位ＶＤＤよりもｐチャネルＭＯＳＦＥＴ１２１のしきい値電圧Ｖｔｐ以上低く、ＣＬＫ２のハイレベルの電位よりも高くなる。
図３０は、図２７のレベル変換回路５の回路構成の第３の例を示す回路図である。このレベル変換回路５が図２９のレベル変換回路５と異なるのは、制御回路１２０のｎチャネルＭＯＳＦＥＴ１２２のゲートが電源電位ＶＤＤを受ける電源端子に接続されている点である。この場合、ｎチャネルＭＯＳＦＥＴ１２２は常時オン状態となり、負荷抵抗として働く。これにより、入力信号ＣＬＫ２のレベルに応じてノードＮＰの電位ＶＮＰがハイレベルまたはローレベルに制御される。このとき、ノードＮＰの電位ＶＮＰのハイレベルの電位は、電源電位ＶＤＤよりもｐチャネルＭＯＳＦＥＴ１２１のしきい値電圧Ｖｔｐ以上低く、ＣＬＫ２のハイレベルの電位よりも高くなる。
図３１は、図２７のレベル変換回路５の回路構成の第４の例を示す回路図である。このレベル変換回路５が図２９のレベル変換回路５と異なるのは、制御回路１２０のｐチャネルＭＯＳＦＥＴ１２１の代わりに抵抗素子Ｒ３を含む点である。この場合、入力信号ＣＬＫ２のレベルに応じてｎチャネルＭＯＳＦＥＴ１２２のオン抵抗が変化し、抵抗素子Ｒ３の抵抗値との抵抗分割によりノードＮＰの電位ＶＮＰがハイレベルまたはローレベルに制御される。
図３２は、図２７のレベル変換回路５の回路構成の第５の例を示す回路図である。このレベル変換回路５が図２９のレベル変換回路５と異なるのは、制御回路１２０のｎチャネルＭＯＳＦＥＴ１２２の代わりに抵抗素子Ｒ３を含む点である。この場合、入力信号ＣＬＫ２のレベルに応じてｐチャネルＭＯＳＦＥＴ１２１のオン抵抗が変化し、抵抗素子Ｒ３の抵抗値との抵抗分割によりノードＮＰの電位ＶＮＰがハイレベルまたはローレベルに制御される。
図３３は、図２７のレベル変換回路５の回路構成の第６の例を示す回路図である。このレベル変換回路５が図２９のレベル変換回路５と異なるのは、制御回路１２０のｐチャネルＭＯＳＦＥＴ１２１のゲートを他の信号から切り離し、接地した点である。この構成でも、ｎチャネルＭＯＳＦＥＴ１２２は、入力信号ＣＬＫ２の電位レベルに応じてオン抵抗が変化するため、ノードＮＰの電位ＶＮＰがハイレベルまたはローレベルに制御される。
図３４は、図２７のレベル変換回路５の回路構成の第７の例を示す回路図である。このレベル変換回路５が図３３のレベル変換回路５と異なるのは、制御回路１２０のｎチャネルＭＯＳＦＥＴ１２２の代わりにｐチャネルＭＯＳＦＥＴ１２３を含む点である。この場合も、入力信号ＣＬＫ２のレベルに応じてｐチャネルＭＯＳＦＥＴ１２３のオン抵抗が変化し、ノードＮＰの電位ＶＮＰがハイレベルまたはローレベルに制御される。
実施の形態６．
図３５は第６の実施の形態におけるレベル変換回路の構成を示す回路図である。レベル変換回路６は、レベル変換部１０６及びドライブ用インバータＩＮＶ１、ＩＮＶ２を備える。レベル変換部１０６は、ｐチャネルＭＯＳＦＥＴ１１、ｎチャネルＭＯＳＦＥＴ１２、制御回路１１０、１２０を含む。ドライブ用インバータＩＮＶ１、ＩＮＶ２は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成される。制御回路１１０は、電源電圧ＶＤＤを受けて電位を調整し出力し、制御回路１２０は、入力信号ＣＬＫ２を受けてＣＬＫ２の電位レベルを調整し出力する。
ｐチャネルＭＯＳＦＥＴ１１のソースは電源電位ＶＤＤを受ける電源端子に接続され、ドレインは出力ノードＮＯに接続され、ゲートは制御回路１２０を介して入力ノードＩ２に接続される。ｎチャネルＭＯＳＦＥＴ１２のソースは入力ノードＩ１と接続され、ドレインは出力ノードＮＯに接続され、ゲートは制御回路１１０を介して電源電位ＶＤＤを受ける電源端子に接続される。
入力ノードＩ１、Ｉ２には、相補にハイレベルとローレベルとに変化する入力信号ＣＬＫ１、ＣＬＫ２がそれぞれ与えられる。入力信号ＣＬＫ１、ＣＬＫ２のハイレベルとローレベルとの間の電位差は、電源電位ＶＤＤと接地電位との間の電位差よりも小さい。本実施の形態では、入力信号ＣＬＫ１、ＣＬＫ２のローレベルは接地電位であり、ハイレベルは電源電位ＶＤＤと接地電位の間の電位である。
図３５のレベル変換回路６の動作は、基本的に図５のレベル変換回路１と同じであり、ｐチャネルＭＯＳＦＥＴ１１のゲート電位が制御回路１２０によって電位レベルを調整された入力信号ＣＬＫ２を受けて動作し、ｎチャネルＭＯＳＦＥＴ１２のゲート電位が制御回路１１０によって調整された電位を受けて動作する点が異なる。
制御回路１１０は、図２３のレベル変換回路４の制御回路１１０と同じであり、制御回路１２０は、図２７のレベル変換回路５の制御回路１２０と同じである。
制御回路１２０の出力電位と入力信号ＣＬＫ２との電位差の絶対値とｐチャネルＭＯＳＦＥＴ１１のしきい値電圧Ｖｔｐの絶対値との大小関係によって、ｐチャネルＭＯＳＦＥＴ１１のオン状態の程度が制御され、制御回路１１０の出力電位と入力信号ＣＬＫ１との電位差の絶対値とｎチャネルＭＯＳＦＥＴ１２のしきい値電圧Ｖｔｎの絶対値との大小関係によって、ｎチャネルＭＯＳＦＥＴ１２のオン状態の程度が制御される。これにより、出力ノードＮＯの電位Ｖｏｕｔのハイレベル及びローレベルが制御される。
本実施の形態では、電源電位ＶＤＤと入力信号ＣＬＫ１及びＣＬＫ２のハイレベルの電位との電位差が大きい場合でも高い確度で動作することができる。制御回路１１０の具体例としては、図２４、図２５、図２６に示した回路等がある。一方、制御回路１２０の具体例としては、図２８、図２９、図３０、図３１、図３２、図３３、図３４に示した回路等がある。
実施の形態７．
図３６は第７の実施の形態におけるレベル変換回路の構成を示す回路図である。このレベル変換回路７は、レベル変換部２０７及びドライブ用インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４を備える。レベル変換部２０７は、ｐチャネルＭＯＳＦＥＴ２１、２３、ｎチャネルＭＯＳＦＥＴ２２、２４、及び制御回路１１０ａ、１１０ｂを含む。ドライブ用インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成される。制御回路１１０ａ、１１０ｂは、図２３のレベル変換回路４の制御回路１１０と同じである。
ｐチャネルＭＯＳＦＥＴ２１及び２３のソースは電源電位ＶＤＤを受ける電源端子にそれぞれ接続され、ドレインは出力ノードＮＯ１、ＮＯ２にそれぞれ接続され、ゲートは出力ノードＮＯ２、ＮＯ１にそれぞれ接続される。ｎチャネルＭＯＳＦＥＴ２２、２４のソースは入力ノードＩ１、Ｉ２とそれぞれ接続され、ドレインは出力ノードＮＯ１、ＮＯ２にそれぞれ接続され、ゲートは制御回路１１０ａ、１１０ｂを介して電源電位ＶＤＤを受ける電源端子にそれぞれ接続される。入力信号ＣＬＫ１、ＣＬＫ２と電源電位ＶＤＤの電位及びそれぞれの関係は第２の実施の形態と同じである。
図３６のレベル変換回路７の動作は、基本的に図１１のレベル変換回路２と同じであり、ｎチャネルＭＯＳＦＥＴ２２、２４のゲート電位が制御回路１１０ａ、１１０ｂによって調整された電位を受けて動作する点が異なる。
制御回路１１０ａ、１１０ｂは、電源電位ＶＤＤを受けて、電源電位ＶＤＤと入力信号ＣＬＫ１のハイレベルの電位との間の電位を出力する。制御回路１１０ａ、１１０ｂの出力電位と入力信号ＣＬＫ１との電位差の絶対値とｎチャネルＭＯＳＦＥＴ２２、２４のしきい値電圧Ｖｔｎの絶対値との大小関係によって、ｎチャネルＭＯＳＦＥＴ２２、２４のオン状態の程度が制御され、出力ノードＮＯ１、ＮＯ２の電位Ｖｏｕｔ１、Ｖｏｕｔ２がそれぞれ得られる。
ドライブ用インバータＩＮＶ１及びＩＮＶ２は、出力電位Ｖｏｕｔ１を電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴ１に変換し、ドライブ用インバータＩＮＶ３及びＩＮＶ４は、出力電位Ｖｏｕｔ２を電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴ２に変換する。
本実施の形態では、電源電位ＶＤＤと入力信号ＣＬＫ１及びＣＬＫ２のハイレベルの電位との電位差が大きい場合でも高い確度で動作することができる。
制御回路１１０ａ、１１０ｂの具体例は、図２４、図２５、図２６に示した回路等がある。
実施の形態８．
図３７は第８の実施の形態におけるレベル変換回路の構成を示す回路図である。このレベル変換回路８は、レベル変換部３０８及びドライブ用インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４を備える。レベル変換部３０８は、ｐチャネルＭＯＳＦＥＴ３１、３３、ｎチャネルＭＯＳＦＥＴ３２、３４、及び制御回路１２０ａ、１２０ｂを含む。ドライブ用インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路で構成される。制御回路１２０ａ、１２０ｂは、図２７のレベル変換回路５の制御回路１２０と同じである。
ｐチャネルＭＯＳＦＥＴ３１及び３３のソースは電源電位ＶＤＤを受ける電源端子にそれぞれ接続され、ドレインは出力ノードＮＯ１、ＮＯ２にそれぞれ接続され、ゲートは制御回路１２０ａ、１２０ｂを介して入力ノードＩ２、Ｉ１にそれぞれ接続される。ｎチャネルＭＯＳＦＥＴ３２、３４のソースは入力ノードＩ１、Ｉ２とそれぞれ接続され、ドレインは出力ノードＮＯ１、ＮＯ２にそれぞれ接続され、ゲートは出力ノードＮＯ２、ＮＯ１にそれぞれ交差接続される。入力信号ＣＬＫ１、ＣＬＫ２と電源電位ＶＤＤの電位及びそれぞれの関係は第３の実施の形態と同じである。
図３７のレベル変換回路８の動作は、基本的に図１７のレベル変換回路３と同じであり、ｎチャネルＭＯＳＦＥＴ３２、３４のゲート電位が制御回路１１０ａ、１１０ｂによって調整された電位を受けて動作する点が異なる。
制御回路１２０ａ、１２０ｂは、入力信号ＣＬＫ１、ＣＬＫ２のハイレベルの電位を電源電位ＶＤＤと入力信号ＣＬＫ１、ＣＬＫ２のハイレベルの電位との間の電位に調整して出力する。
制御回路１２０ａ、１２０ｂの出力電位と入力信号ＣＬＫ２、ＣＬＫ１との電位差の絶対値とｎチャネルＭＯＳＦＥＴ３２、３４のしきい値電圧Ｖｔｐの絶対値との大小関係によって、ｎチャネルＭＯＳＦＥＴ３２、３４のオン状態の程度が制御され、出力ノードＮＯの電位Ｖｏｕｔが得られる。
ドライブ用インバータＩＮＶ１及びＩＮＶ２は、出力電位Ｖｏｕｔ１を電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴ１に変換し、ドライブ用インバータＩＮＶ３及びＩＮＶ４は、出力電位Ｖｏｕｔ２を電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴ２に変換する。
本実施の形態では、電源電位ＶＤＤと入力信号ＣＬＫ１及びＣＬＫ２のハイレベルの電位との電位差が大きい場合でも高い確度で動作することができる。
制御回路１２０ａ、１２０ｂの具体例は、図２８、図２９、図３０、図３１、図３２、図３３、図３４に示した回路等がある。
実施の形態９．
図３８は第９の実施の形態におけるレベル変換回路の構成を示す回路図である。このレベル変換回路９は、２つのレベル変換部１０１Ａ、１０１Ｂ及び１つのＰＭＯＳクロスカップル型の差動増幅回路４００を備える。
レベル変換部１０１Ａ、１０１Ｂの構成は、第１の実施の形態におけるレベル変換部１０１の構成と同様である。ただし、レベル変換部１０１Ａの入力ノードＩ１，Ｉ２にはそれぞれ入力信号ＣＬＫ１、ＣＬＫ２が与えられ、レベル変換部１０１Ｂの入力ノードＩ１，Ｉ２にはそれぞれ入力信号ＣＬＫ２、ＣＬＫ１が与えられる。
差動増幅回路４００は、ｐチャネルＭＯＳＦＥＴ４０１、４０３及びｎチャネルＭＯＳＦＥＴ４０２、４０４を含む。ｐチャネルＭＯＳＦＥＴ４０１、４０３のソースは電源電圧ＶＤＤを受ける電源端子に接続され、ドレインは出力ノードＮＯ４０１、ＮＯ４０２にそれぞれ接続され、ゲートは出力ノードＮＯ４０２、ＮＯ４０１に交差接続される。ｎチャネルＭＯＳＦＥＴ４０２、４０４のソースには所定の電位ＶＥＥが与えられ、ドレインは出力ノードＮＯ４０１、ＮＯ４０２にそれぞれ接続され、ゲートはレベル変換部１０１Ａ、１０１Ｂの出力ノードＮＯＡ、ＮＯＢにそれぞれ接続される。所定の電位ＶＥＥは、電源電位ＶＤＤよりも低い正電位、接地電位、負電位のいずれでもよい。また、図中右側のＶＥＥにはクロック信号ＣＬＫ１が入力されてもよく、左のＶＥＥにはＣＬＫ２が入力されてもよい。
本実施の形態のレベル変換回路９においては、差動増幅回路４００の出力ノードＮＯ４０１、ＮＯ４０２から相補に変化する出力電位ＶＯＵＴ１、ＶＯＵＴ２が出力される。出力電位ＶＯＵＴ１、ＶＯＵＴ２は電源電位ＶＤＤと所定の電位ＶＥＥとの間で変化する。
実施の形態１０．
図３９は第１０の実施の形態におけるレベル変換回路の構成を示す回路図である。このレベル変換回路１０が図３８のレベル変換回路９と異なるのは、２つのレベル変換部１０１Ａ、１０１Ｂの代わりに、それぞれ制御回路１００Ａ、１００Ｂを有する２つのレベル変換部１０４Ａ、１０４Ｂを備える点である。
レベル変換部１０４Ａ、１０４Ｂの構成は、第４の実施の形態におけるレベル変換部１０４の構成と同様である。ただし、レベル変換部１０４Ａの入力ノードＩ１，Ｉ２にはそれぞれ入力信号ＣＬＫ１、ＣＬＫ２が与えられ、レベル変換部１０４Ｂの入力ノードＩ１，Ｉ２にはそれぞれ入力信号ＣＬＫ２、ＣＬＫ１が与えられる。
本実施の形態のレベル変換回路１０においては、差動増幅回路４００の出力ノードＮＯ４０１、ＮＯ４０２から相補に変化する出力電位ＶＯＵＴ１、ＶＯＵＴ２が出力される。出力電位ＶＯＵＴ１、ＶＯＵＴ２は電源電位ＶＤＤと所定の電位ＶＥＥとの間で変化する。本実施の形態の制御回路１１０の具体例は、図２４乃至図２６に示した回路等である。
なお、第９及び第１０の実施の形態では、レベル変換部としてレベル変換部１０１及び１０４を用いたが、第５の実施の形態のレベル変換部１０５、第６の実施の形態のレベル変換部１０６を用いてもよい。また、第７の実施の形態のレベル変換部２０７、第８の実施の形態のレベル変換部３０８でもよいが、このときは、レベル変換部の出力ノードＮＯ１、ＮＯ２をそれぞれ差動増幅回路のｎチャネルＭＯＳＦＥＴ４０２、４０４のゲートに接続すればよい。
実施の形態１１．
図４０は第１１の実施の形態におけるレベル変換回路の構成を示す回路図である。このレベル変換回路１１が図３８のレベル変換回路９と異なるのは、ＰＭＯＳクロスカップル型の差動増幅回路４００の代わりにカレントミラー型の増幅回路５００が接続されている点である。
カレントミラー型の増幅回路５００は、ｐチャネルＭＯＳＦＥＴ５０１、５０３及びｎチャネルＭＯＳＦＥＴ５０２、５０４を含む。ｐチャネルＭＯＳＦＥＴ５０１、５０３のソースは電源電圧ＶＤＤを受ける電源端子に接続され、ドレインは出力ノードＮＯ５０１、ＮＯ５０２にそれぞれ接続され、ゲートは出力ノードＮＯ５０２に接続される。ｎチャネルＭＯＳＦＥＴ５０２、５０４のソースには所定の電位ＶＥＥが与えられ、ドレインは出力ノードＮＯ５０１、ＮＯ５０２にそれぞれ接続され、ゲートはレベル変換部１０１Ａ、１０１Ｂの出力ノードＮＯＡ、ＮＯＢにそれぞれ接続される。所定の電位ＶＥＥは、電源電位ＶＤＤよりも低い正電位、接地電位、負電位などでよい。また、図中右のＶＥＥにはクロック信号ＣＬＫ１を入力してもよいし、左のＶＥＥにはＣＬＫ２を入力してもよい。
本実施の形態のレベル変換回路１１においては、カレントミラー型の増幅回路５００の出力ノードＮＯ５０１から出力電位ＶＯＵＴが出力される。出力電位ＶＯＵＴは電源電位ＶＤＤと所定の電位ＶＥＥとの間で変化する。
実施の形態１２．
図４１は第１２の実施の形態におけるレベル変換回路の構成を示す回路図である。このレベル変換回路１２が図４０のレベル変換回路１１と異なるのは、２つのレベル変換部１０１Ａ、１０１Ｂの代わりに、それぞれ制御回路１１０Ａ、１１０Ｂを有する２つのレベル変換部１０４Ａ、１０４Ｂを備える点である。
レベル変換部１０４Ａ、１０４Ｂの構成は、第４の実施の形態におけるレベル変換部１０４の構成と同様である。ただし、レベル変換部１０４Ａの入力ノードＩ１，Ｉ２にはそれぞれ入力信号ＣＬＫ１、ＣＬＫ２が与えられ、レベル変換部１０４Ｂの入力ノードＩ１，Ｉ２にはそれぞれ入力信号ＣＬＫ２、ＣＬＫ１が与えられる。
本実施の形態のレベル変換回路１２においては、カレントミラー型の増幅回路５００の出力ノードＮＯ５０１から出力電位ＶＯＵＴが出力される。出力電位ＶＯＵＴは電源電位ＶＤＤと所定の電位ＶＥＥとの間で変化する。本実施の形態の制御回路１１０の具体例は、図２４乃至図２６に示した回路等がある。
なお、第９及び第１０の実施の形態のレベル変換部１０１及び１０４の代わりに、第５の実施の形態のレベル変換部１０５、第６の実施の形態のレベル変換部１０６を用いてもよい。また、第７の実施の形態のレベル変換部２０７、第８の実施の形態のレベル変換部３０８を用いてもよいが、このときは、レベル変換部の出力ノードＮＯ１、ＮＯ２をそれぞれ差動増幅回路のｎチャネルＭＯＳＦＥＴ５０２、５０４のゲートに接続すればよい。
実施の形態１３．
図４２は第１３の実施の形態におけるレベル変換回路の構成を示す回路図である。このレベル変換回路１３はペア型レベル変換回路で、２つのレベル変換部１０１Ａ、１０１Ｂ及び４つのインバータＩＮＶ１Ａ、ＩＮＶ２Ａ、ＩＮＶ１Ｂ、ＩＮＶ２Ｂを備える。
レベル変換部１０１Ａ、１０１Ｂの構成は、図５のレベル変換部１０１の構成と同様である。レベル変換部１０１ＡのｎチャネルＭＯＳＦＥＴ１２のソース、レベル変換部１０１ＢのｐチャネルＭＯＳＦＥＴ１１のゲートは、入力信号ＣＬＫ１を受ける入力ノードＩＡに接続される。レベル変換部１０１ＡのｐチャネルＭＯＳＦＥＴ１１のゲート、レベル変換部１０１ＢのｎチャネルＭＯＳＦＥＴ１２のソースは、入力信号ＣＬＫ２を受ける入力ノードＩＢに接続される。
本実施の形態のレベル変換回路１３においては、入力信号ＣＬＫ１、ＣＬＫ２がレベル変換された出力信号ＶＯＵＴ１、ＶＯＵＴ２が出力される。出力電位ＶＯＵＴ１、ＶＯＵＴ２は電源電位ＶＤＤと接地電位との間で変化する。
なお、本実施の形態のレベル変換部１０１として、第４の実施の形態のレベル変換部１０４、第５の実施の形態のレベル変換部１０５、第６の実施の形態のレベル変換部１０６を用いてもよい。
実施の形態１４．
図４３は、本発明のレベル変換回路を用いた液晶表示装置の一例を示すブロック図である。この装置では、ガラス基板６００上に、複数の走査電極Ｙ１、Ｙ２、…Ｙｎ及び複数のデータ電極Ｘ１、Ｘ２、…Ｘｍが互いに交差するように配置されている。ここで、ｎ及びｍはそれぞれ任意の整数である。なお、ガラス基板６００の代わりにプラスチック等からなる基板を用いてもよい。複数の走査電極Ｙ１〜Ｙｎと複数のデータ電極Ｘ１〜Ｘｍとの交差部には薄膜トランジスタ６０１を介して液晶素子６０２が設けられる。薄膜トランジスタ６０１は、例えば、非晶質シリコンをレーザアニーリング法等により結晶化することより得られた多結晶シリコンにより形成される。
ガラス基板６００上には、走査線駆動回路６０３、データ線駆動回路６０４及び電圧変換回路７００が設けられている。走査電極Ｙ１〜Ｙｎは走査線駆動回路６０３と接続され、データ電極Ｘ１〜Ｘｍはデータ線駆動回路６０４に接続されている。電圧変換回路７００は外部制御回路６０５から与えられる相補に変化する小振幅のふたつの基本クロック信号をそれとは異なる電圧のクロック信号にレベル変換し、走査線駆動回路６０３及びデータ線駆動回路６０４に与える。
図４４は、図４３の液晶表示素子に用いられる電圧変換回路７００の構成を示すブロック図である。この電圧変換回路７００において、ガラス基板６００上に、昇圧電源回路７０１、負電源回路７０２及び第１〜第４のレベル変換回路７０３、７０４、７０５、７０６が形成されている。第１のレベル変換回路７０３には外部電源電圧８Ｖ及び３Ｖが与えられる。内部回路は図４３の走査線駆動回路６０３及びデータ線駆動回路６０４であり、０〜８Ｖ、０〜１２Ｖ、−３〜８Ｖ、−３〜１２Ｖの４通りの電圧範囲の信号を入力すると仮定する。
第１のレベル変換回路７０３は、図４３の外部制御回路６０５から与えられる基本クロック信号を０Ｖから８Ｖの範囲で変化する信号にレベル変換し、内部回路及び第２〜第４のレベル変換回路７０４、７０５、７０６に与える。第２のレベル変換回路７０４は、第１のレベル変換回路７０３から与えられる信号を昇圧電源回路７０１の電源電圧に基づいて０から１２Ｖの範囲で変化する信号にレベル変換し、内部回路及び第４のレベル変換回路７０６に与える。第３のレベル変換回路７０５は、第１のレベル変換回路７０３から与えられる信号を負電源回路７０２の負の電源電圧に基づいて−３Ｖから８Ｖの範囲で変化する信号にレベル変換し、内部回路に与える。第４のレベル変換回路７０６は、第２のレベル変換回路７０４から与えられる信号を負電源回路７０２の負の電源電圧に基づいて−３Ｖから１２Ｖの範囲で変化する信号にレベル変換し、内部回路に与える。
第１〜第４のレベル変換回路７０３、７０４、７０５、７０６として、第１〜１３の実施の形態のレベル変換回路１〜１３のいずれかが用いられる。それにより、図４３の液晶表示装置は、製造工程でのｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧のばらつきが大きい場合でも高い確度で動作することができるとともに、高速動作、低消費電力化、小面積化及び高精細化が可能となる。
実施の形態１５．
図４５は、本発明のレベル変換回路を用いた有機エレクトロルミネッセンス装置の一例を示すブロック図である。この有機エレクトロルミネッセンス装置では、ガラス基板６１０上に、複数の走査電極Ｙ１、Ｙ２、…Ｙｎ及び複数のデータ電極Ｘ１、Ｘ２、…Ｘｍが互いに交差するように配置されている。なお、ガラス基板６１０の代わりにプラスチック等からなる基板を用いてもよい。複数の走査電極Ｙ１〜Ｙｎと複数のデータ電極Ｘ１〜Ｘｍとの交差部には薄膜トランジスタ６１１及び６１２を介して有機エレクトロルミネッセンス素子６１３が設けられる。薄膜トランジスタ６１１、６１２は、例えば、非晶質シリコンをレーザアニーリング法等により結晶化することより得られた多結晶シリコンにより形成される。
ガラス基板６１０上には、走査線駆動回路６１４、データ線駆動回路６１５及び電圧変換回路７１０が設けられている。走査電極Ｙ１〜Ｙｎは走査線駆動回路６１４と接続され、データ電極Ｘ１〜Ｘｍはデータ線駆動回路６１５に接続されている。電圧変換回路７１０は外部制御回路６１６から与えられる相補に変化する小振幅のふたつの基本クロック信号をそれとは異なる電圧のクロック信号にレベル変換し、走査線駆動回路６１４及びデータ線駆動回路６１５に与える。電圧変換回路７１０の構成は、図４４に示した電圧変換回路７００の構成と同様である。
電圧変換回路７１０には、第１〜１３の実施の形態のレベル変換回路１〜１３のいずれかが用いられる。それにより、図４５の有機エレクトロルミネッセンス装置は、製造工程でのｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧のばらつきが大きい場合でも高い確度で動作することができるとともに、高速動作、低消費電力化、小面積化及び高精細化が可能となる。
実施の形態１６．
図４６は、実施の形態に係るレベル変換回路を用いたセンサ装置の一例を示すブロック図である。このセンサ装置では、ガラス基板６２０上に、複数の走査電極Ｙ１、Ｙ２、…Ｙｎ及び複数のデータ電極Ｘ１、Ｘ２、…Ｘｍが互いに交差するように配置されている。なお、ガラス基板６２０の代わりにプラスチック等からなる基板を用いてもよい。複数の走査電極Ｙ１〜Ｙｎと複数のデータ電極Ｘ１〜Ｘｍとの交差部には薄膜トランジスタ６２１を介してセンサ６２２が設けられている。薄膜トランジスタ６２１は、例えば、非晶質シリコンをレーザアニーリング法等により結晶化することより得られた多結晶シリコンにより形成される。センサ６２２としては、例えば、受光素子を用いることができる。この場合には、イメージセンサが構成される。また、センサ６２２として、圧力差を抵抗または静電容量により検知する圧力センサを用いてもよい。この場合には、物体の表面粗さを検知する表面粗さセンサ、指紋等の紋様を検知する紋様検知センサ等が構成される。
ガラス基板６２０上には、走査線駆動回路６２３、データ線駆動回路６２４及び電圧変換回路７２０が設けられている。走査電極Ｙ１〜Ｙｎは走査線駆動回路６２３と接続され、データ電極Ｘ１〜Ｘｍはデータ線駆動回路６２４に接続されている。電圧変換回路７２０は外部制御回路６２５から与えられる相補に変化する小振幅のふたつの基本クロック信号をそれとは異なる電圧のクロック信号にレベル変換し、走査線駆動回路６２３及びデータ線駆動回路６２４に与える。電圧変換回路７２０の構成は、図４４に示した電圧変換回路７００の構成と同様である。
電圧変換回路７２０には、第１〜１３の実施の形態のレベル変換回路１〜１３のいずれかが用いられる。それにより、図４６のセンサ装置は、製造工程でのｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧のばらつきが大きい場合でも高い確度で動作することができるとともに、高速動作、低消費電力化、小面積化及び高精細化が可能となる。
以上、本発明を実施の形態をもとに説明した。これらの実施の形態は例示であり、それらの各構成要素の組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
産業上の利用可能性
以上のように、本発明によれば、安定動作、高速動作、省電力化、高精細化の少なくともいずれかにおいて有利なレベル変換回路を提供することができる。
【図面の簡単な説明】
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
図１は、従来のレベル変換回路の第１の例を示す回路図である。
図２は、従来のレベル変換回路の第２の例を示す回路図である。
図３は、従来のレベル変換回路の第３の例を示す回路図である。
図４は、従来のレベル変換回路の第４の例を示す回路図である。
図５は、実施の形態１におけるレベル変換回路の構成を示す回路図である。
図６は、実施の形態１において、多結晶シリコンからなる薄膜トランジスタを用いた場合のシミュレーション結果を示す電圧波形図である。
図７は、実施の形態１において、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて小さい場合のシミュレーション結果を示す電圧波形図である。
図８は、実施の形態１において、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値の場合のシミュレーション結果を示す電圧波形図である。
図９は、実施の形態１において、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて大きい場合のシミュレーション結果を示す電圧波形図である。
図１０は、図５のレベル変換回路の別の構成を示す回路図である。
図１１は、実施の形態２におけるレベル変換回路の構成を示す回路図である。
図１２は、実施の形態２において、多結晶シリコンからなる薄膜トランジスタを用いた場合のシミュレーション結果を示す電圧波形図である。
図１３は、実施の形態２において、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて小さい場合のシミュレーション結果を示す電圧波形図である。
図１４は、実施の形態２において、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値の場合のシミュレーション結果を示す電圧波形図である。
図１５は、実施の形態２において、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて大きい場合のシミュレーション結果を示す電圧波形図である。
図１６は、図１１のレベル変換回路の別の構成を示す回路図である。
図１７は、実施の形態３におけるレベル変換回路の構成を示す回路図である。
図１８は、実施の形態３において、多結晶シリコンからなる薄膜トランジスタを用いた場合のシミュレーション結果を示す電圧波形図である。
図１９は、実施の形態３において、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて小さい場合のシミュレーション結果を示す電圧波形図である。
図２０は、実施の形態３において、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値の場合のシミュレーション結果を示す電圧波形図である。
図２１は、実施の形態３において、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて大きい場合のシミュレーション結果を示す電圧波形図である。
図２２は、図１７のレベル変換回路の別の構成を示す回路図である。
図２３は、実施の形態４におけるレベル変換回路の構成を示す回路図である。
図２４は、図２３のレベル変換回路の回路構成の第１の例を示す回路図である。
図２５は、図２３のレベル変換回路の回路構成の第２の例を示す回路図である。
図２６は、図２３のレベル変換回路の回路構成の第３の例を示す回路図である。
図２７は、実施の形態５におけるレベル変換回路の構成を示す回路図である。
図２８は、図２７のレベル変換回路の回路構成の第１の例を示す回路図である。
図２９は、図２７のレベル変換回路の回路構成の第２の例を示す回路図である。
図３０は、図２７のレベル変換回路の回路構成の第３の例を示す回路図である。
図３１は、図２７のレベル変換回路の回路構成の第４の例を示す回路図である。
図３２は、図２７のレベル変換回路の回路構成の第５の例を示す回路図である。
図３３は、図２７のレベル変換回路の回路構成の第６の例を示す回路図である。
図３４は、図２７のレベル変換回路の回路構成の第７の例を示す回路図である。
図３５は、実施の形態６におけるレベル変換回路の構成を示す回路図である。
図３６は、実施の形態７におけるレベル変換回路の構成を示す回路図である。
図３７は、実施の形態８におけるレベル変換回路の構成を示す回路図である。
図３８は、実施の形態９におけるレベル変換回路の構成を示す回路図である。
図３９は、実施の形態１０におけるレベル変換回路の構成を示す回路図である。
図４０は、実施の形態１１におけるレベル変換回路の構成を示す回路図である。
図４１は、実施の形態１２におけるレベル変換回路の構成を示す回路図である。
図４２は、実施の形態１３におけるレベル変換回路の構成を示す回路図である。
図４３は、実施の形態に係るレベル変換回路を用いた液晶表示装置の一例を示すブロック図である。
図４４は、図４３の液晶表示装置に用いられる電圧変換装置の構成を示すブロック図である。
図４５は、実施の形態に係るレベル変換回路を用いた有機エレクトロルミネッセンス装置の一例を示すブロック図である。
図４６は、実施の形態に係るレベル変換回路を用いたセンサ装置の一例を示すブロック図である。
本発明は、レベル変換技術、とくに入力信号の電圧振幅を別の電圧振幅に変換するレベル変換回路に関する。
背景技術
近年、バルクシリコンを用いた集積回路として、マイクロプロセッサまたはメモリをロジック回路と同一チップ上に搭載したシステムオンシリコンと称されるチップが開発されている。これに伴って、多くの種類の回路を可能な限り微細なデザインルールで１チップ化する技術の開発が進められている。
しかし、回路の種類ごとに異なるデザインルールで設計されているために、デザインルールの異なる回路を集積化することが避けられない。その結果、１チップ内に異なる電源電圧で動作する複数の回路が混載され、それらのインターフェイス部分で電圧のレベル変換が必要となる。また、これら複数の回路の混載がそもそも高速性の追求をひとつの目的としている以上、当然、レベル変換回路にも高速動作が要求される。
液晶表示装置、有機ＥＬ（エレクトロルミネッセンス）装置等の表示デバイスには、一般に多結晶シリコンからなる薄膜トランジスタが用いられる。このような表示デバイスと同一基板上にレベル変換回路を設ける際、通常、レベル変換回路も多結晶シリコンからなる薄膜トランジスタで構成される。トランジスタの製造工程では、しきい値電圧等の素子特性にばらつきが生じる。特に、多結晶シリコンからなる薄膜トランジスタにおいては素子特性のばらつきが大きく、それでも高い確度で動作するレベル変換回路が要求される。さらにこうした表示デバイスでは、省電力化及び高精細化の観点から小振幅の入力信号が与えられた場合でも高速動作が可能なレベル変換回路が必要になる。
図１は従来のレベル変換回路の第１の例を示す回路図である。このレベル変換回路８００は、２つのｐチャネルＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）８０１，８０２及び２つのｎチャネルＭＯＳＦＥＴ８０３，８０４を含む。ｐチャネルＭＯＳＦＥＴ８０１，８０２は電源電位ＶＤＤを受ける電源端子と出力ノードＮ１１，Ｎ１２の間にそれぞれ接続され、ｎチャネルＭＯＳＦＥＴ８０３，８０４は出力ノードＮ１１，Ｎ１２と接地端子との間にそれぞれ接続される。ｐチャネルＭＯＳＦＥＴ８０１，８０２のゲートはそれぞれ出力ノードＮ１１，Ｎ１２に交差接続される。ｎチャネルＭＯＳＦＥＴ８０３，８０４のゲートには相補に変化する入力信号ＣＬＫ１，ＣＬＫ２が与えられる。
入力信号ＣＬＫ１がハイレベルとなり、入力信号ＣＬＫ２がローレベルになると、ｎチャネルＭＯＳＦＥＴ８０３がオンし、ｎチャネルＭＯＳＦＥＴ８０４がオフする。それにより、ｐチャネルＭＯＳＦＥＴ８０２がオンし、ｐチャネルＭＯＳＦＥＴ８０１がオフする。その結果、出力ノードＮ１２の出力電位Ｖｏｕｔが上昇する。逆に、入力信号ＣＬＫ１がローレベルとなり、入力信号ＣＬＫ２がハイレベルになると、出力ノードＮ１２の出力電位Ｖｏｕｔが低下する。
この回路でｎチャネルＭＯＳＦＥＴ８０３，８０４がオンするためには、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８０３，８０４のしきい値電圧Ｖｔｎよりも大きいことが必要となる。したがって、このレベル変換回路８００は、入力信号と出力信号との電圧比が小さい場合に用いられ、この回路は、例えば３Ｖ系の信号を５Ｖ系の信号に、２．５Ｖ系の信号を３Ｖ系の信号に、または１．８Ｖ系の信号を２．５Ｖ系もしくは３．３Ｖ系の信号に変換する場合に有効である。
図２は従来のレベル変換回路の第２の例を示す回路図である。このレベル変換回路８１０は、バイアス回路８１１、ｐチャネルＭＯＳＦＥＴ８１２及びｎチャネルＭＯＳＦＥＴ８１３を含む。
ｐチャネルＭＯＳＦＥＴ８１２は電源電位ＶＤＤを受ける電源端子と出力ノードＮ１３との間に接続され、ｎチャネルＭＯＳＦＥＴ８１３は出力ノードＮ１３と所定の電位ＶＥＥを受ける電源端子との間に接続される。入力信号ＣＬＫはｐチャネルＭＯＳＦＥＴ８１２のゲート及びバイアス回路８１１に与えられる。バイアス回路８１１は入力信号の中心レベルをシフトさせてｎチャネルＭＯＳＦＥＴ８１３のゲートに与える。
入力信号ＣＬＫがハイレベルになると、ｐチャネルＭＯＳＦＥＴ８１２がオフし、ｎチャネルＭＯＳＦＥＴ８１３がオンする。それにより、出力ノードＮ１３の出力電位Ｖｏｕｔが低下する。入力信号ＣＬＫがローレベルになると、ｐチャネルＭＯＳＦＥＴ８１２がオンし、ｎチャネルＭＯＳＦＥＴ８１３がオフする。それにより、出力ノードＮ１３の出力電位Ｖｏｕｔが上昇する。
この回路は、バイアス回路８１１により入力信号ＣＬＫの中心レベルがシフトされるので、設定により、入力信号ＣＬＫの電圧振幅がｎチャネルＭＯＳＦＥＴ８１３のしきい値電圧Ｖｔｎよりも小さい場合でも動作する。
図３は従来のレベル変換回路の第３の例を示す回路図である。このレベル変換回路８２０は、クランプ回路８２１及びカレントミラー型の増幅回路８２２を含む。カレントミラー型の増幅回路８２２は、２つのｐチャネルＭＯＳＦＥＴ８３１，８３２及び２つのｎチャネルＭＯＳＦＥＴ８３３，８３４を含む。ｐチャネルＭＯＳＦＥＴ８３１，８３２は電源電位ＶＤＤを受ける電源端子と出力ノードＮ１４，Ｎ１５との間にそれぞれ接続される。ｎチャネルＭＯＳＦＥＴ８３３，８３４は出力ノードＮ１４，Ｎ１５と接地端子との間にそれぞれ接続される。ｐチャネルＭＯＳＦＥＴ８３１，８３２のゲートは出力ノードＮ１４に接続される。クランプ回路８２１は、相補に変化する入力信号ＣＬＫ１，ＣＬＫ２の中心レベルをシフトさせてｎチャネルＭＯＳＦＥＴ８３３，８３４のゲートに与える。
入力信号ＣＬＫ１がハイレベルになり、入力信号ＣＬＫ２がローレベルになると、ｎチャネルＭＯＳＦＥＴ８３３がオンし、ｎチャネルＭＯＳＦＥＴ８３４がオフする。それによりｐチャネルＭＯＳＦＥＴ８３１，８３２がオンする。その結果、出力ノードＮ１５の出力電位Ｖｏｕｔが上昇する。逆に、入力信号ＣＬＫ１がローレベルとなり、入力信号ＣＬＫ２がハイレベルになると、出力ノードＮ１５の出力電位Ｖｏｕｔが低下する。
この回路は、クランプ回路８２１により入力信号ＣＬＫ１，ＣＬＫ２の中心レベルがシフトされるので、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８３３，８３４のしきい値電圧Ｖｔｎよりも小さい場合でも動作する。
図４は従来のレベル変換回路の第４の例を示す回路図である。図４のレベル変換回路８４０は、クランプ回路８４１及びＰＭＯＳクロスカップル型の増幅回路８４２を含む。
ＰＭＯＳクロスカップル型の増幅回路８４２は、２つのｐチャネルＭＯＳＦＥＴ８５１，８５２及び２つのｎチャネルＭＯＳＦＥＴ８５３，８５４を含む。ｐチャネルＭＯＳＦＥＴ８５１，８５２は電源電位ＶＤＤを受ける電源端子と出力ノードＮ１６，Ｎ１７との間にそれぞれ接続され、ｎチャネルＭＯＳＦＥＴ８５３，８５４は出力ノードＮ１６，Ｎ１７と接地端子との間にそれぞれ接続される。ｐチャネルＭＯＳＦＥＴ８５１，８５２のゲートはそれぞれ出力ノードＮ１７，Ｎ１６に交差接続される。クランプ回路８４１は、相補に変化する入力信号ＣＬＫ１，ＣＬＫ２の中心レベルをシフトさせてｎチャネルＭＯＳＦＥＴ８５３，８５４のゲートに与える。
入力信号ＣＬＫ１がハイレベルになり、入力信号ＣＬＫ２がローレベルになると、ｎチャネルＭＯＳＦＥＴ８５３がオンし、ｎチャネルＭＯＳＦＥＴ８５４がオフする。それによりｐチャネルＭＯＳＦＥＴ８５１がオフし、ｐチャネルＭＯＳＦＥＴ８５２がオンする。その結果、出力ノードＮ１７の出力電位Ｖｏｕｔが上昇する。逆に、入力信号ＣＬＫ１がローレベルとなり、入力信号ＣＬＫ２がハイレベルになると、出力ノードＮ１７の出力電位Ｖｏｕｔが低下する。
この回路は、クランプ回路８４１により入力信号ＣＬＫ１，ＣＬＫ２の中心レベルがシフトされるので、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８５３，８５４のしきい値電圧Ｖｔｎよりも小さい場合でも動作する。
図１のレベル変換回路８００は、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８０３，８０４のしきい値電圧Ｖｔｎよりも小さい場合には動作することができない。
図２のレベル変換回路８１０は、バイアス回路８１１の存在により、入力信号ＣＬＫの電圧振幅がｎチャネルＭＯＳＦＥＴ８１３のしきい値電圧Ｖｔｎよりも小さい場合でも動作することが可能となる。同様に、図３及び図４のレベル変換回路８２０，８４０も、クランプ回路８２１，８４１の存在により、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８３３，８３４，８５３，８５４のしきい値電圧Ｖｔｎよりも小さい場合でも動作することが可能となる。
しかしながら、図２〜図４のレベル変換回路８１０，８２０，８４０においても製造工程のばらつきによってｎチャネルＭＯＳＦＥＴのしきい値電圧Ｖｔｎが設計値から大きくずれると、動作しない場合が生じる。
図１〜図４のレベル変換回路８００，８１０，８２０，８４０のいずれにおいても製造工程でｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が不規則にばらついた場合、例えばｎチャネルＭＯＳＦＥＴのしきい値電圧が大きく、ｐチャネルＭＯＳＦＥＴのしきい値電圧Ｖｔｐが小さくなった場合や、ｎチャネルＭＯＳＦＥＴのしきい値電圧Ｖｔｎが小さく、ｐチャネルＭＯＳＦＥＴのしきい値電圧Ｖｔｐが大きくなった場合、出力電圧波形のデューティー比が所定の設計値からずれる。特に、レベル変換回路を表示デバイスのクロック信号のために用いるとき、信号のデューティー比が５０％に保たれないと、複数の表示デバイス間で画素の点灯及び消灯時間にばらつきが生じる。
図１のレベル変換回路８００においては、ｎチャネルＭＯＳＦＥＴ８０３，８０４のオンオフの反転時にｐチャネルＭＯＳＦＥＴ８０１，８０２のゲート電荷の引き抜き合いが行われる。そのため、出力電位Ｖｏｕｔのレベルの反転に時間を要することとなり、高速動作を図ることができない。ｐチャネルＭＯＳＦＥＴ８０１，８０２として多結晶シリコンからなる薄膜トランジスタのように駆動能力が小さいトランジスタを用いた場合、この時間はさらに増大する。出力電位Ｖｏｕｔのレベルの反転時、電源端子からｐチャネルＭＯＳＦＥＴ８０１及びｎチャネルＭＯＳＦＥＴ８０３の経路またはｐチャネルＭＯＳＦＥＴ８０２及びｎチャネルＭＯＳＦＥＴ８０４の経路を通して接地端子には貫通電流が流れ、出力電位Ｖｏｕｔのレベルの反転に時間を要すればそれだけ消費電力が増える。
また、図３及び図４のレベル変換回路８２０，８４０のクランプ回路８２１，８４１については、一般にそれらが大きなレイアウト面積を要する点でも改善の余地が認められる。
発明の開示
したがって、本発明の目的は、製造工程でのばらつきによりトランジスタのしきい値電圧が設計値からずれた場合でも、より高い確度で動作できるとともに、高速動作、低消費電力化及び小面積化が可能なレベル変換回路を提供することにある。
本発明のある態様は、レベル変換回路に関する。この回路は、電源電圧が印加される電源ノードと出力ノードとの間に接続された第１導電型の第１のトランジスタと、第１入力信号が入力される第１入力ノードと前記出力ノードとの間に接続された第２導電型の第２のトランジスタとを備え、前記第２のトランジスタの制御電極は前記電源ノードに接続され、前記第１のトランジスタの制御電極は第２入力信号が入力される第２入力ノードに接続され、前記出力ノードから出力信号が取り出される。
この構成により、第１および第２入力信号の変化に応じて第１及び第２のトランジスタのオン状態が制御され、前記の電源電圧にそのハイレベルが依存する出力信号が得られる。したがって、例えば第１及び第２入力信号の電圧振幅が第１及び第２のトランジスタのしきい値電圧よりも小さい場合でも動作可能な構成を得ることができる。
また、第２のトランジスタの制御電極が定電位であるため、第１入力信号によって直接第２トランジスタのオン状態を変化させることができ、高速動作の実現が容易になる。高速動作が実現すれば出力信号の電位の遷移期間が短くなり、貫通電流が流れる期間が短縮され、低消費電力化に寄与できる。さらにこの構成は、主に第１及び第２のトランジスタのみで実現できるため、省面積化設計の面でも有利である。
本発明のある態様では、前記の電源電圧は前記第１および第２のトランジスタのそれぞれについて単一または個別に設けられ、第１のトランジスタに対応する電源電圧は前記第１入力信号のハイレベルよりも高い値に設定され、第２のトランジスタに対応する電源電圧は前記第２入力信号のハイレベルよりも高い値に設定され、それらの電源電圧と前記第１入力信号および第２入力信号の電圧の差に応じて前記第１及び第２のトランジスタのオン状態の程度が制御され、第１入力信号が前記電源電圧に対応した前記出力信号に変換される。
別の態様では、前記電源電圧は前記第１入力信号のハイレベルよりも高い値に設定され、それらの電圧の差に応じて前記第１のトランジスタのオン状態の程度が制御され、前記第１入力信号が前記電源電圧に対応した前記出力信号に変換される。さらに別の態様では、前記電源電圧は前記第２入力信号のハイレベルよりも高い値に設定され、それらの電圧の差に応じて前記第２のトランジスタのオン状態の程度が制御され、第１入力信号が第１のトランジスタに作用する電源電圧に対応した前記出力信号に変換される。「第１のトランジスタに作用する電源電圧」とは、たとえば、そのトランジスタがＭＯＳＦＥＴでありそのソースに電源電圧が印加されているとき、その電圧をいう。
「対応した」とは、必ずしも両者の一致をいうのではなく、出力信号が電源電圧の関数になっていればよい。例えば、電源電圧が相対的に高い値であれば、出力信号のハイレベルが入力信号のそれよりも高い方向へ引き上げられることが考えられる。
以下、第１から第４のトランジスタが存在する場合において「電源電圧」または「第１の電源電圧」および「第２の電源電圧」というとき、これらのトランジスタに共通の電源電圧がひとつだけ設けられていてもよいし、第１のトランジスタと第３のトランジスタについて別々の電源電圧が設定されていてもよい。電源電圧に関するこの考察は、電源電圧が単一か別個かに関する明示的な記述の有無によらず本明細書を通じて有効とし、その理由は、これらの異同の詳述が当業者にとって有益というよりはむしろ煩瑣に過ぎるためである。同様の考察は「接地電圧」というときにも有効である。
本発明のある態様では、第２のトランジスタの制御電極は、電源電圧を所定量引き下げる制御回路を介して電源ノードに接続される。同様に、第１のトランジスタの制御電極は、第２入力ノードの電圧を所定量引き上げる制御回路を介して第２入力ノードに接続されてもよい。これらの制御回路は、それぞれ電源電圧と第１入力ノードとの電位差、および電源電圧と第２入力ノードの電位差が大きすぎてそれぞれ第２のトランジスタおよび第１のトランジスタが必要な程度までオフしない状態を回避する。一般に、第１および第２のトランジスタはつねにともにオンさせておくことができ、ただしそのオンの程度の強弱によって出力信号をより高い電位またはより低い電位へ、いわばトランジスタの「綱引き」によって変化させることができる。トランジスタは、そのオン抵抗に等価な抵抗素子と見なすことができるためである。この方法はトランジスタが完全にオフしている状態からオンするまでの時間を必要としないため、高速動作に向く。しかし、本来オフすべきときにオンの状態が強すぎると、出力信号の電位が必要な量だけ変化しないことがある。そのため、制御回路を適度に設けることにより、制御電圧を所望の値へ調整する趣旨である。
前記の第１および第２入力ノードは単一の共通ノードであってもよい。このときまた、共通ノードに入力された第１入力信号を反転せしめる制御回路をさらに有し、第１のトランジスタの制御電極には、第２入力信号に代えてこの制御回路の出力信号が与えられてもよい。「共通ノード」とは、１）物理的にひとつのノードの場合、２）物理的にはふたつであるが、両方に共通して第１入力信号を入力する場合の両義を包含する。すなわち、ノードは物理的な意味と論理的な意味の両義を表象するものとし、これは本明細書を通じて有効とする。
本態様によって第２入力信号が不要になり、レベル変換回路への入力信号が削減でき、回路規模の縮小に貢献する。この共通ノードという考え方は、以下、いずれの態様においても有効である。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、電源ノードと第１の出力ノードとの間に接続された第１導電型の第１のトランジスタと、第１入力信号が入力される第１入力ノードと第１の出力ノードとの間に接続された第２導電型の第２のトランジスタと、電源ノードと第２の出力ノードとの間に接続された第１導電型の第３のトランジスタと、第２の入力信号が入力される第２入力ノードと第２の出力ノードとの間に接続された第２導電型の第４のトランジスタとを備える。また、第２及び第４のトランジスタの制御電極は電源ノードと接続され、第１及び第３のトランジスタの制御電極はそれぞれ第２の出力ノードおよび第１の出力ノードに接続される。この構成において、第１または第２の出力ノードから出力信号が取り出される。
この構成によれば、第１及び第３のトランジスタのしきい値電圧に拘わらず、これらをより確実に制御できるので、所望のレベル変換が実現しやすくなる。また、第１及び第２トランジスタで構成する回路の出力信号のデューティ比と第３及び第４トランジスタで構成する回路の出力信号のデューティ比に差があってもそれぞれの出力信号が互いに相手の回路の制御信号となるので、補完されて、デューティ比が揃う方向に作用する。したがって、たとえば製造ばらつきにより第１から第４トランジスタのしきい値電圧が設計値からずれた場合でも、より確実な動作が期待できる。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、電源ノードと第１の出力ノードとの間に接続された第１導電型の第１のトランジスタと、第１入力信号が入力される第１入力ノードと第１の出力ノードとの間に接続された第２導電型の第２のトランジスタと、電源ノードと第２の出力ノードとの間に接続された第１導電型の第３のトランジスタと、第２入力信号が入力される第２入力ノードと第２の出力ノードとの間に接続された第２導電型の第４のトランジスタとを備え、第２及び第４のトランジスタの制御電極はそれぞれ第２の出力ノードおよび第１の出力ノードに接続され、第１及び第３のトランジスタの制御電極はそれぞれ第２及び第１入力ノードに接続され、第１または第２の出力ノードから出力信号が取り出される。
この構成によれば、第２及び第４のトランジスタのしきい値電圧に拘わらず、これらをより確実に制御できるので、所望のレベル変換が実現しやすくなる。また、前述のデューティ比の補完作用も得られる。
以上のレベル変換回路において、第２入力信号として、所定の参照電圧信号が入力されてもよい。この参照電圧信号は固定電圧信号であってもよく、その値はたとえば電源電圧と接地電圧の間であり、一例としてそれらの中間値である。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、いままでに述べたいずれかのレベル変換回路と、その回路において第１入力信号と第２入力信号を入れ替えた回路と、さらに、それらふたつの回路の出力信号をふたつの制御入力信号とするクロスカップル型の差動増幅回路、またはカレントミラー型の増幅回路とを備え、これらいずれかの増幅回路を構成するふたつの電流経路のそれぞれに配されるふたつのトランジスタの接続点が最終的な出力信号を取り出すべき出力ノードに接続される。この構成でも、前述のデューティ比に関する改善が実現する。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、入力信号の振幅よりも電位差が大きな電源電圧と所定電圧の間に、第１および第２のトランジスタを、それらのオン抵抗によって電源電圧と所定電圧が抵抗分割されるよう直列に配し、入力信号がハイレベルのとき第１のトランジスタが強いオン状態になるとともに、この入力信号と電源電圧の電位差によって第２のトランジスタが弱いオン状態はオフ状態となるよう構成し、入力信号がローレベルのとき第２のトランジスタが強いオン状態になるとともに、この入力信号の反転信号と電源電圧の電位差によって第１のトランジスタが弱いオン状態またはオフ状態となるよう構成し、前記の抵抗分割によって生じた中間電位を出力信号として取り出すよう配したものである。ここで、所定電圧は、たとえば接地電圧や入力信号のローレベルまたはハイレベルの電圧であり、電源電圧との間で有意な電位差を生じるものである。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、入力信号の振幅よりも電位差が大きな第１の電源電圧と所定電圧の間に、第１および第２のトランジスタを、それらのオン抵抗によって前記第１の電源電圧と所定電圧が抵抗分割されるようこの順に直列に配し、前記入力信号の反転信号の振幅よりも電位差が大きな第２の電源電圧と所定電圧の間に、第３および第４のトランジスタを、それらのオン抵抗によって前記第２の電源電圧と所定電圧が抵抗分割されるようこの順に直列に配し、前記入力信号がハイレベルのとき前記第１のトランジスタと第４のトランジスタが強いオン状態になるとともに、前記第２のトランジスタと第３のトランジスタが弱いオン状態またはオフ状態となるよう構成し、前記入力信号がローレベルのとき前記第２のトランジスタと第３のトランジスタが強いオン状態になるとともに、前記第１のトランジスタと第４のトランジスタが弱いオン状態またはオフ状態となるよう構成し、前記第１と第２のトランジスタによる抵抗分割によって生じた中間電位を前記第３と第４のトランジスタのいずれかの制御に利用し、前記第３と第４のトランジスタによる抵抗分割によって生じた中間電位を前記第１と第２のトランジスタのいずれかの制御に利用し、これらの中間電位の一方を出力信号として取り出すよう配したものである。
ここで、入力信号がハイレベルのとき、この入力信号とそれぞれ第１、第２の電源電圧の電位差によって第２のトランジスタと第３のトランジスタが弱いオン状態またはオフ状態となるよう構成し、入力信号がローレベルのとき、この入力信号の反転信号とそれぞれ第１、第２の電源電圧の電位差によって第１のトランジスタと第４のトランジスタが弱いオン状態またはオフ状態となるよう構成してもよい。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、出力ノードと、入力信号のハイレベルよりも高い電源電圧が印加される電源ノードとの間に接続されたｐチャネル電界効果トランジスタと、入力信号が入力される第１入力ノードと出力ノードとの間に接続されたｎチャネル電界効果トランジスタとを備え、ｎチャネル電界効果トランジスタのゲートは電源ノードに接続され、ｐチャネル電界効果トランジスタのゲートは入力信号の反転信号が入力される第２入力ノードに接続され、出力信号が出力ノードにて取り出されるものである。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、第１の電源電圧が印加される第１の電源ノードと第１の出力ノードとの間に接続されたｐチャネル電界効果トランジスタである第１のトランジスタと、第１入力信号が入力される第１入力ノードと前記第１の出力ノードとの間に接続されたｎチャネル電界効果トランジスタである第２のトランジスタと、第２の電源電圧が印加される第２の電源ノードと第２の出力ノードとの間に接続されたｐチャネル電界効果トランジスタである第３のトランジスタと、第２入力信号が入力される第２入力ノードと前記第２の出力ノードとの間に接続されたｎチャネル電界効果トランジスタである第４のトランジスタとを備える。この構成においてさらに、
１）前記第２及び第４のトランジスタのゲートはそれぞれ前記第１または第２の電源ノードの一方と接続され、前記第１及び第３のトランジスタのゲートはそれぞれ前記第２の出力ノードおよび第１の出力ノードに接続され、前記第１または第２の出力ノードから出力信号が取り出され、または、
２）前記第２及び第４のトランジスタのゲートはそれぞれ前記第２の出力ノードおよび第１の出力ノードに接続され、前記第１及び第３のトランジスタのゲートはそれぞれ前記第２及び第１入力ノードに接続され、前記第１または第２の出力ノードから出力信号が取り出される。
ここでも、第１の電源ノードと第２の電源ノードは同一でも別でもよい。なお、第２及び第４のトランジスタのゲートはそれぞれ第１または第２の電源電圧を引き下げる制御回路を介して第１または第２の電源ノードの一方と接続されてもよい。また、第２入力信号として、所定の参照電圧信号が入力されてもよい。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、電源電圧が印加される電源ノードと第１の出力ノードとの間に接続された第１導電型の第１のトランジスタと、第１入力信号が入力される第１入力ノードと第１の出力ノードとの間に接続された第２導電型の第２のトランジスタと、電源ノードと第２の出力ノードとの間に接続された第１導電型の第３のトランジスタと、第２入力信号が入力される第２入力ノードと第２の出力ノードとの間に接続された第２導電型の第４のトランジスタとを備え、第２及び第４のトランジスタの制御電極は、電源電圧を引き下げる制御回路を介して電源ノードに接続され、第１及び第３のトランジスタの制御電極はそれぞれ第２の出力ノードおよび第１の出力ノードに接続され、第１または第２の出力ノードから出力信号が取り出される。制御回路を設けることで、いろいろな電圧範囲でも適正な動作が確保される。
以上のいずれかのレベル変換回路において、接地電圧をＶＧ、前記電源電圧をＶＤＤと表記するとき、出力信号は目標電圧Ｖｍ＝（ＶＧ＋ＶＤＤ）／２をその振幅の中心にもつよう調整されてもよい。また、目標電圧Ｖｍを動作中心点にもち、かつその出力の振幅が接地電圧付近から電源電圧付近までをカバーするバッファ回路をさらに有し、このバッファ回路に出力信号を通すことにより整形された修正出力信号を得てもよい。
以上述べたいずれかの、またはすべてのトランジスタは多結晶の半導体により形成されるものであってもよい。例えば、本発明に係るレベル変換回路を液晶表示装置その他の表示装置のドライバ回路等に利用する場合、透明なガラス基板上に回路を形成する必要があることも多く、多結晶タイプの半導体であれば、比較的性能面で有利かつガラス上に薄膜として形成しやすいため、用途によっては好都合である。また、動作速度の面でも有利なことが多い。
以上述べたいずれのレベル変換回路も所定の半導体装置その他に組み込むことができる。この半導体装置は例えば、複数のセンサと、これらのセンサのいずれかを選択する複数の選択用トランジスタと、前記複数のセンサを複数の選択用トランジスタを介して駆動する周辺回路と、所定の信号をレベル変換して前記周辺回路に与えるレベル変換回路を備える。表示装置の例は、複数の表示素子と、それら複数の表示素子のいずれかを選択するための複数の選択用トランジスタと、前記複数の表示素子を前記複数の選択用トランジスタを介して駆動する周辺回路と、所定の信号をレベル変換して前記周辺回路に与えるレベル変換回路を備える。前記複数の表示素子は液晶表示素子や有機エレクトロルミネッセンス素子であってもよく、複数の液晶素子、複数の選択用トランジスタ、周辺回路及びレベル変換回路は絶縁基板上に形成されてもよい。選択用トランジスタとレベル変換回路の第１から第４のトランジスタは、薄膜トランジスタであってもよい。いずれの場合も、トランジスタの製造ばらつきが大きい場合でも、より確実な動作が可能になり、高速動作、低消費電力化、省面積設計が容易になる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システムなどの間で変換したものもまた、本発明の態様として有効である。
発明を実施するための最良の形態
実施の形態１．
図５は第１の実施の形態におけるレベル変換回路の構成を示す回路図である。図５において、レベル変換回路１は、レベル変換部１０１及びドライブ用インバータＩＮＶ１、ＩＮＶ２を備える。レベル変換部１０１は、ｐチャネルＭＯＳＦＥＴ（金属−酸化物−半導体形電界効果トランジスタ）１１、ｎチャネルＭＯＳＦＥＴ１２を含む。ドライブ用インバータＩＮＶ１、ＩＮＶ２は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成される。
ｐチャネルＭＯＳＦＥＴ１１のソースは電源電位ＶＤＤを受ける電源端子に接続され、ドレインは出力ノードＮＯに接続され、ゲートは入力ノードＩ２に接続される。ｎチャネルＭＯＳＦＥＴ１２のソースは入力ノードＩ１と接続され、ドレインは出力ノードＮＯに接続され、ゲートは電源電位ＶＤＤを受ける電源端子に接続される。
入力ノードＩ１、Ｉ２には、相補にハイレベルとローレベルとに変化する入力信号ＣＬＫ１、ＣＬＫ２がそれぞれ与えられる。入力信号ＣＬＫ１、ＣＬＫ２のハイレベルとローレベルとの間の電位差は、電源電位ＶＤＤと接地電位との間の電位差よりも小さい。本実施の形態では、入力信号ＣＬＫ１、ＣＬＫ２のローレベルは接地電位であり、ハイレベルは電源電位ＶＤＤと接地電位の間の電位である。
図５のレベル変換回路の動作を説明する。ＣＬＫ１がローレベル、ＣＬＫ２がハイレベルのとき、ｐチャネルＭＯＳＦＥＴ１１は、ゲート電位であるＣＬＫ２のハイレベルの電位とソース電位である電源電位との電位差の絶対値とｐチャネルＭＯＳＦＥＴ１１のしきい値電圧Ｖｔｐの絶対値との大小関係により、オフ状態あるいは弱いオン状態になる。ｎチャネルＭＯＳＦＥＴ１２は、ソース電位がＣＬＫ１のローレベルの電位であり、ゲート電位が電源電位であるので強いオン状態になる。したがって、ｐチャネルＭＯＳＦＥＴ１１のオン抵抗は、ｎチャネルＭＯＳＦＥＴ１２のオン抵抗よりも大きくなり、出力ノードＮＯの電位ＶｏｕｔはｎチャネルＭＯＳＦＥＴ１２のソース電位であるＣＬＫ１のローレベルを反映して低くなる。
一方、ＣＬＫ１がハイレベル、ＣＬＫ２がローレベルのとき、ｐチャネルＭＯＳＦＥＴ１１は、ゲート電位がＣＬＫ２のローレベルの電位であり、ゲート電位が電源電位であるので強いオン状態になる。ｎチャネルＭＯＳＦＥＴ１２は、ソース電位であるＣＬＫ１のハイレベルの電位とゲート電位である電源電位との電位差の絶対値とｎチャネルＭＯＳＦＥＴ１２のしきい値電圧Ｖｔｎの絶対値との大小関係により、オフ状態あるいは弱いオン状態になる。したがって、ｐチャネルＭＯＳＦＥＴ１１のオン抵抗は、ｎチャネルＭＯＳＦＥＴ１２のオン抵抗よりも小さくなり、出力ノードＮＯの電位ＶｏｕｔはｐチャネルＭＯＳＦＥＴ１１のソース電位である電源電位を反映して高くなる。ドライブ用インバータＩＮＶ１及びＩＮＶ２は、出力電位Ｖｏｕｔを電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴに変換する。
本実施の形態におけるレベル変換回路を多結晶シリコンからなる薄膜トランジスタにより構成した場合の特性のシミュレーションを行った。まず、図５のレベル変換回路１の動作の高速性を調べた。
一般に、バルクシリコンからなるトランジスタでは、ｐチャネルトランジスタのしきい値電圧Ｖｔｐは例えば（−０．９±０．１）Ｖであり、ｎチャネルトランジスタのしきい値電圧Ｖｔｎは例えば（０．７±０．１）Ｖである。一方、多結晶シリコンを用いた薄膜トランジスタでは、ｐチャネルトランジスタのしきい値電圧Ｖｔｐは例えば（−２．０±１〜１．５）Ｖであり、ｎチャネルトランジスタのしきい値電圧Ｖｔｎは例えば（１．５±１）Ｖである。このように多結晶シリコンを用いた薄膜トランジスタでは、バルクシリコンからなるトランジスタに比べて製造工程でのしきい値電圧のばらつきは大きくなる。
図６はシミュレーション結果を示す図である。高速動作性を確認するために、入力信号ＣＬＫ１、ＣＬＫ２の周波数を２０ＭＨｚ、入力電圧振幅を３．０Ｖ、電源電圧ＶＤＤを１０Ｖとした。図６には、入力信号ＣＬＫ１、ＣＬＫ２、出力電位ＶＯＵＴ及び出力ノードＮＯの出力電位Ｖｏｕｔの波形を示す。図６のシミュレーション結果から、２０ＭＨｚという高い周波数でも入力信号ＣＬＫ１、ＣＬＫ２に応答してデューティ比５０％の出力電位ＶＯＵＴが得られることがわかる。このように、レベル変換回路１を多結晶シリコンからなる薄膜トラジスタによって構成しても高速動作が可能となる。
次に、レベル変換回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧がばらついた場合の電圧波形のシミュレーションを行った。このシミュレーションでは、実用的な速度における動作を確認するために、入力信号ＣＬＫ１、ＣＬＫ２の周波数は２ＭＨｚとした。
図７は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて小さい場合のシミュレーション結果である。図７のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータ（しきい値電圧）を−０．５Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータ（しきい値電圧）を０．５Ｖとした。
図８は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値の場合のシミュレーション結果である。図８のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータを−２．０Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータを１．５Ｖとした。
図９は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて大きい場合のシミュレーション結果である。図９のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータを−３．５Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータを２．５Ｖとした。
図７、図８及び図９の結果から、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値から比較的大きくずれた場合でも、入力信号ＣＬＫ１、ＣＬＫ２に応答してデューティ比が５０％の出力電位ＶＯＵＴが得られることがわかる。
本実施の形態におけるレベル変換回路１においては、基本的に常時オン状態になっているｐチャネルＭＯＳＦＥＴ１１及びｎチャネルＭＯＳＦＥＴ１２のオン状態の程度を入力信号ＣＬＫ１及びＣＬＫ２によって制御するので、ＣＬＫ１及びＣＬＫ２の電圧振幅がｐチャネルＭＯＳＦＥＴ１１及びｎチャネルＭＯＳＦＥＴ１２のしきい値電圧よりも小さい場合でも動作が可能になる。また、ｐチャネルＭＯＳＦＥＴ１１及びｎチャネルＭＯＳＦＥＴ１２のしきい値電圧が設計値よりも大きくずれた場合でも、入力信号ＣＬＫ１及びＣＬＫ２のレベル変化に対応した出力電位Ｖｏｕｔが得られる。このように、製造工程でのばらつきによりｐチャネルＭＯＳＦＥＴ１１及びｎチャネルＭＯＳＦＥＴ１２のしきい値電圧が設計値からずれた場合にでも高い確度で動作することができる。
また、基本的に常時オン状態になっているｐチャネルＭＯＳＦＥＴ１１及びｎチャネルＭＯＳＦＥＴ１２のオン状態の程度が制御されるので、高速動作が可能になる。さらに、高速動作が可能であるので出力電位Ｖｏｕｔのレベルの遷移期間が短くなるので、貫通電流が流れる期間が短縮される。それにより低消費電力化を図ることができる。
また、レベル変換回路１は、ｐチャネルＭＯＳＦＥＴ１１及びｎチャネルＭＯＳＦＥＴ１２のみで構成できるので、回路素子数が少なくて良く、小面積化を図ることができるとともに、回路設計が容易になる。
図１０は、図５のレベル変換回路１の別の構成を示す。図５との違いのみ示す。レベル変換部１０１には制御回路９０が新設される。制御回路９０は、ｐチャネルＭＯＳＦＥＴ９２、ｎチャネルＭＯＳＦＥＴ９４を含む。ｐチャネルＭＯＳＦＥＴ９２のソースは電源端子に接続され、ドレインはｐチャネルＭＯＳＦＥＴ１１のゲートおよびｎチャネルＭＯＳＦＥＴ９４のドレインに接続され、ゲートは入力ノードＩ１に接続される。ｎチャネルＭＯＳＦＥＴ９４のゲートは電源端子に接続され、ソースは接地される。このレベル変換部１０１では、入力ノードＩ２が省略されている。
以上の構成によれば、制御回路９０が入力信号ＣＬＫ１のインバータとして機能する。まず、ｎチャネルＭＯＳＦＥＴ９４は、ソース接地でゲートに電源電圧が与えられているため、常時強いオン状態になる。一方、ｐチャネルＭＯＳＦＥＴ９２は、入力信号ＣＬＫ１がハイレベルの場合、弱いオンまたはオフになり、ローレベルの場合、強いオンになる。したがって、入力信号ＣＬＫ１がハイレベルのとき制御回路９０の出力信号はローレベルになり、入力信号ＣＬＫ１がローレベルのとき出力信号はハイレベルになる。そのため、入力信号ＣＬＫ１の反転信号をｐチャネルＭＯＳＦＥＴ１１のゲートに入力することができ、図５の回路と同じ機能が実現できる。なお、制御回路９０のｎチャネルＭＯＳＦＥＴ９４を抵抗素子に代えてもよいし、タイプをｐチャネルＭＯＳＦＥＴへ変更してそのゲートを接地してもよい。
以上、この構成により、入力信号の数を図５に比べてひとつ減らすことができる。入力信号ＣＬＫ１、電源電圧、接地電圧以外の信号や電圧も不要なため、レベル変換回路１をＩＣ化する場合も一般に信号ピンの数が減り、配線の数も減る。したがって、コスト低減や歩留まり改善に寄与しうる。
実施の形態２．
図１１は第２の実施の形態におけるレベル変換回路の構成を示す回路図である。図１１において、レベル変換回路２は、レベル変換部２０１及びドライブ用インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４を備える。レベル変換部２０１は、ｐチャネルＭＯＳＦＥＴ２１、２３、ｎチャネルＭＯＳＦＥＴ２２、２４を含む。ドライブ用インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成される。
ｐチャネルＭＯＳＦＥＴ２１及び２３のソースは電源電位ＶＤＤを受ける電源端子にそれぞれ接続され、ドレインは出力ノードＮＯ１、ＮＯ２にそれぞれ接続され、ゲートは出力ノードＮＯ２、ＮＯ１にそれぞれ接続される。ｎチャネルＭＯＳＦＥＴ２２、２４のソースは入力ノードＩ１、Ｉ２とそれぞれ接続され、ドレインは出力ノードＮＯ１、ＮＯ２にそれぞれ接続され、ゲートは電源電位ＶＤＤを受ける電源端子にそれぞれ接続される。
このように、図１１のレベル変換回路において、ｐチャネルＭＯＳＦＥＴ２１とｎチャネルＭＯＳＦＥＴ２２で構成される回路とｐチャネルＭＯＳＦＥＴ２３とｎチャネルＭＯＳＦＥＴ２４で構成される回路は、ほぼ図５のレベル変換回路と同じ構成であるが、それぞれの回路の出力ノードＮＯ１、ＮＯ２とｐチャネルＭＯＳＦＥＴ２１、２３のゲートを交差接続する。ただし、「交差接続」とは、物理的に信号線が交差していることを要さず、図面上そのように表現されているに過ぎない。この配慮は以降も同様である。入力信号ＣＬＫ１、ＣＬＫ２と電源電位ＶＤＤの電位及びそれぞれの関係は第１の実施の形態と同じである。
以下に、図１１のレベル変換回路の動作を説明する。ＣＬＫ１がローレベル、ＣＬＫ２がハイレベルのとき、ｎチャネルＭＯＳＦＥＴ２２は、ソース電位がＣＬＫ１のローレベルの電位であり、ゲート電位が電源電位であるので強いオン状態になり、出力ノードＮＯ１の電位Ｖｏｕｔ１はｎチャネルＭＯＳＦＥＴ２２のソース電位であるＣＬＫ１のローレベルを反映して低くなる。これにより、ｐチャネルＭＯＳＦＥＴ２３のゲート電位は、低くなった出力ノードＮＯ１の電位Ｖｏｕｔ１となり、ソース電位である電源電位との関係により、十分強いオン状態になる。このとき、ｎチャネルＭＯＳＦＥＴ２４は、ソース電位であるＣＬＫ２のハイレベルの電位とゲート電位である電源電位との電位差の絶対値とｎチャネルＭＯＳＦＥＴ２４のしきい値電圧Ｖｔｎの絶対値との大小関係により、オフ状態あるいは弱いオン状態であるので、ｐチャネルＭＯＳＦＥＴ２３のオン抵抗は、ｎチャネルＭＯＳＦＥＴ２４のオン抵抗よりも十分小さくなり、出力ノードＮＯ２の電位Ｖｏｕｔ２はｐチャネルＭＯＳＦＥＴ２３のソース電位である電源電位を反映して高くなる。このときの電位Ｖｏｕｔ２はＣＬＫ１、ＣＬＫ２のハイレベルよりも十分高くなる。したがって、ｐチャネルＭＯＳＦＥＴ２１は、高くなった出力ノードＮＯ２の電位Ｖｏｕｔ２とソース電位である電源電位との電位差の絶対値とｐチャネルＭＯＳＦＥＴ２１のしきい値電圧Ｖｔｐの絶対値との大小関係により、オフ状態あるいは十分弱いオン状態になる。
一方、ＣＬＫ１がハイレベル、ＣＬＫ２がローレベルのとき、ｎチャネルＭＯＳＦＥＴ２４は、ソース電位がＣＬＫ２のローレベルの電位であり、ゲート電位が電源電位であるので強いオン状態になり、出力ノードＮＯ２の電位Ｖｏｕｔ２はｎチャネルＭＯＳＦＥＴ２４のソース電位であるＣＬＫ２のローレベルを反映して低くなる。これにより、ｐチャネルＭＯＳＦＥＴ２１のゲート電位は、低くなった出力ノードＮＯ２の電位Ｖｏｕｔ２となり、ソース電位である電源電位との関係により、十分強いオン状態になる。このとき、ｎチャネルＭＯＳＦＥＴ２２は、ソース電位であるＣＬＫ１のハイレベルの電位とゲート電位である電源電位との電位差の絶対値とｎチャネルＭＯＳＦＥＴ２２のしきい値電圧Ｖｔｎの絶対値との大小関係により、オフ状態あるいは弱いオン状態であるので、ｐチャネルＭＯＳＦＥＴ２１のオン抵抗は、ｎチャネルＭＯＳＦＥＴ２２のオン抵抗よりも十分小さくなり、出力ノードＮＯ１の電位Ｖｏｕｔ１はｐチャネルＭＯＳＦＥＴ２１のソース電位である電源電位を反映して高くなる。このときの電位Ｖｏｕｔ１はＣＬＫ１、ＣＬＫ２のハイレベルよりも十分高くなる。したがって、ｐチャネルＭＯＳＦＥＴ２３は、高くなった出力ノードＮＯ１の電位Ｖｏｕｔ１とソース電位である電源電位との電位差の絶対値とｐチャネルＭＯＳＦＥＴ２３のしきい値電圧Ｖｔｐの絶対値との大小関係により、オフ状態あるいは十分弱いオン状態になる。
ドライブ用インバータＩＮＶ１及びＩＮＶ２は、出力電位Ｖｏｕｔ１を電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴ１に変換し、ドライブ用インバータＩＮＶ３及びＩＮＶ４は、出力電位Ｖｏｕｔ２を電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴ２に変換する。
本実施の形態におけるレベル変換回路を多結晶シリコンからなる薄膜トランジスタにより構成した場合の特性のシミュレーションを行った。まず、図１１のレベル変換回路２の動作の高速性を調べた。
図１２はシミュレーション結果を示す図である。入力信号ＣＬＫ１、ＣＬＫ２の周波数を２０ＭＨｚ、入力電圧振幅を３．０Ｖ、電源電圧ＶＤＤを１０Ｖとした。図１２（ａ）には、入力信号ＣＬＫ１、ＣＬＫ２及び出力電位ＶＯＵＴ１、ＶＯＵＴ２の波形を示し、図１２（ｂ）には、出力ノードＮＯ１、ＮＯ２の出力電位Ｖｏｕｔ１、Ｖｏｕｔ２の波形を示す。
図１２のシミュレーション結果から、２０ＭＨｚという高い周波数でも入力信号ＣＬＫ１、ＣＬＫ２に応答してデューティ比５０％の出力電位ＶＯＵＴ１、ＶＯＵＴ２が得られることがわかる。このように、レベル変換回路２を多結晶シリコンからなる薄膜トラジスタによって構成しても高速動作が可能となる。
次に、レベル変換回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧がばらついた場合の電圧波形のシミュレーションを行った。このシミュレーションでは、入力信号ＣＬＫ１、ＣＬＫ２の周波数は２ＭＨｚとした。
図１３は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて小さい場合のシミュレーション結果である。図１３のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータ（しきい値電圧）を−０．５Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータ（しきい値電圧）を０．５Ｖとした。
図１４は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値の場合のシミュレーション結果である。図１４のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータを−２．０Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータを１．５Ｖとした。
図１５は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて大きい場合のシミュレーション結果である。図１５のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータを−３．５Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータを２．５Ｖとした。
図１３、図１４及び図１５の結果から、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値から比較的大きくずれた場合でも、入力信号ＣＬＫ１、ＣＬＫ２に応答してデューティ比が５０％の出力電位ＶＯＵＴ１、ＶＯＵＴ２が得られることがわかる。
本実施の形態におけるレベル変換回路２においては、ｐチャネルＭＯＳＦＥＴ２１とｎチャネルＭＯＳＦＥＴ２２で構成される回路とｐチャネルＭＯＳＦＥＴ２３とｎチャネルＭＯＳＦＥＴ２４で構成される回路のそれぞれの出力ノードＮＯ１、ＮＯ２とｐチャネルＭＯＳＦＥＴ２１、２３のゲートが交差接続されており、入力信号ＣＬＫ１、ＣＬＫ２のハイレベルとローレベルとの間の電位差よりも大きい電位差を持つＶｏｕｔ１とＶｏｕｔ２がｐチャネルＭＯＳＦＥＴ２１、２３のゲートに入力されるので、ｐチャネルＭＯＳＦＥＴ２１、２３をより確実にオンオフさせることができる。したがって、ＣＬＫ１及びＣＬＫ２の電圧振幅がｐチャネルＭＯＳＦＥＴ２１、２３及びｎチャネルＭＯＳＦＥＴ２２、２４のしきい値電圧よりも小さい場合でも確実な動作が可能になる。
また、ｐチャネルＭＯＳＦＥＴ２１とｎチャネルＭＯＳＦＥＴ２２で構成される回路とｐチャネルＭＯＳＦＥＴ２３とｎチャネルＭＯＳＦＥＴ２４で構成される回路のそれぞれの出力信号Ｖｏｕｔ１、Ｖｏｕｔ２のデューティー比が異なった場合でも、出力信号Ｖｏｕｔ１、Ｖｏｕｔ２が他方の回路の入力信号になるので、互いに補完されて両出力信号のデューティ比をそろえることができる。さらに、ｐチャネルＭＯＳＦＥＴ２１、２３及びｎチャネルＭＯＳＦＥＴ２２、２４のしきい値電圧が設計値よりも大きくずれた場合でも、入力信号ＣＬＫ１及びＣＬＫ２のレベル変化に対応した出力電位Ｖｏｕｔ１、Ｖｏｕｔ２が得られる。このように、製造工程でのばらつきによりｐチャネルＭＯＳＦＥＴ２１、２３及びｎチャネルＭＯＳＦＥＴ２２、２４のしきい値電圧が設計値からずれた場合にでも高い確度で動作することができる。
なお、図１１において電源電圧は単一に設定されたが、これはふたつのｐチャネルＭＯＳＦＥＴ２１、２３について別個に設定されてもよい。その場合、ふたつのｎチャネルＭＯＳＦＥＴ２２、２４のゲートはそれぞれｐチャネルＭＯＳＦＥＴ２１、２３に対応する電源電圧に接続されることが一般的であるが、必ずしもそれに限る必要はなく、動作可能な設定範囲であれば、当然ながら交互に接続しても差し支えはない。同様の考察は以下の実施の形態でも有効である。
図１６は、図１１のレベル変換回路の別の構成を示す。図１１との違いのみを示す。図１６では、インバータＩＮＶ３、ＩＮＶ４が削除されている。また、入力ノードＩ２には、入力信号ＣＬＫ２に代えて、所定の参照電圧信号Ｖｒｅｆが入力されている。Ｖｒｅｆの電圧は、電源電圧ＶＤＤと接地電圧の間であり、たとえばそれらの中間値付近の値である。
ＣＬＫ１がローレベルのとき、ｎチャネルＭＯＳＦＥＴ２２は強いオンになり、ノードＮＯ１がローレベルになる。その結果、ｐチャネルＭＯＳＦＥＴ２３が強いオンになり、ｎチャネルＭＯＳＦＥＴ２４は一定なので、ノードＮＯ２の電位が上がる。そのためｐチャネルＭＯＳＦＥＴ２１はオフになり、出力電圧Ｖｏｕｔ１はローレベルになる。
一方、ＣＬＫ１がハイレベルのとき、ｎチャネルＭＯＳＦＥＴ２２はオフまたは弱いオンになり、ノードＮＯ１がハイレベルになる。その結果、ｐチャネルＭＯＳＦＥＴ２３がオフまたは弱いオンになり、ｎチャネルＭＯＳＦＥＴ２４は一定なので、ノードＮＯ２の電位が下がる。そのためｐチャネルＭＯＳＦＥＴ２１はオンになり、出力電圧Ｖｏｕｔ１はハイレベルになる。以上により、実質的に図１１のレベル変換回路２同様の動作となる。
具体的な数値を挙げる。ＶＤＤ＝１０Ｖ、ＣＬＫ１＝０〜３Ｖ、ＶＯＵＴ＝０〜ＶＤＤ、Ｖｔｎ＝＋１．５Ｖ、Ｖｔｐ＝−２．０Ｖとすると、このレベル変換回路は、少なくともＶｒｅｆ＝０〜３Ｖの範囲で動作可能である。
Ｖｒｅｆ＝１．５Ｖのとき、各トランジスタの駆動能力の関係は以下の通りが望ましい。
・ｐチャネルＭＯＳＦＥＴ２１の駆動能力≦ｎチャネルＭＯＳＦＥＴ２２の駆動能力
・ｐチャネルＭＯＳＦＥＴ２３の駆動能力≦ｎチャネルＭＯＳＦＥＴ２４の駆動能力
Ｖｒｅｆ＝０Ｖのとき、各トランジスタの駆動能力の関係は以下の通りが望ましい。
・ｐチャネルＭＯＳＦＥＴ２１の駆動能力≦ｎチャネルＭＯＳＦＥＴ２２の駆動能力
・ｐチャネルＭＯＳＦＥＴ２３の駆動能力≧ｎチャネルＭＯＳＦＥＴ２４の駆動能力
Ｖｒｅｆ＝３Ｖのとき、各トランジスタの駆動能力の関係は以下の通りが望ましい。
・ｐチャネルＭＯＳＦＥＴ２１の駆動能力≧ｎチャネルＭＯＳＦＥＴ２２の駆動能力
・ｐチャネルＭＯＳＦＥＴ２３の駆動能力≦ｎチャネルＭＯＳＦＥＴ２４の駆動能力
Ｖｒｅｆを０〜３Ｖで変化させても、以上の条件で動作可能である。さらに、ＶＤＤを、例えば、５Ｖや１２Ｖに変化させても動作は可能であるが、ＶＤＤが低くなるとＶｒｅｆ＝３Ｖで動作しにくくなる。同様にＶＤＤが高くなるとＶｒｅｆ＝０Ｖで動作しにくくなる。また、Ｖｒｅｆを３Ｖより高くしても条件次第では動作可能であるが、広い動作範囲と実用性を考えると、Ｖｒｅｆは入力信号のローレベルからハイレベルの間が望ましい。より望ましくは、入力信号の中間電位付近である。
以上の構成により、例えば複数の入力信号に対してレベル変換を施す場合、参照電圧信号を共通化することにより、信号削減効果がある。したがって、コスト低減や歩留まり改善に寄与しうる。なお、図１６ではインバータＩＮＶ３、ＩＮＶ４が削除されたが、当然、これらは残しておいてもよい。
実施の形態３．
図１７は第３の実施の形態におけるレベル変換回路の構成を示す回路図である。図１７において、レベル変換回路３は、レベル変換部３０１及びドライブ用インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４を備える。レベル変換部３０１は、ｐチャネルＭＯＳＦＥＴ３１、３３、ｎチャネルＭＯＳＦＥＴ３２、３４を含む。ドライブ用インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成される。
ｐチャネルＭＯＳＦＥＴ３１及び３３のソースは電源電位ＶＤＤを受ける電源端子にそれぞれ接続され、ドレインは出力ノードＮＯ１、ＮＯ２にそれぞれ接続され、ゲートは入力ノードＩ２、Ｉ１にそれぞれ接続される。ｎチャネルＭＯＳＦＥＴ３２、３４のソースは入力ノードＩ１、Ｉ２とそれぞれ接続され、ドレインは出力ノードＮＯ１、ＮＯ２にそれぞれ接続され、ゲートは出力ノードＮＯ２、ＮＯ１にそれぞれ接続される。図１７のレベル変換回路において、特徴的なのは、それぞれの回路の出力ノードＮＯ１、ＮＯ２とｎチャネルＭＯＳＦＥＴ３２、３４のゲートを交差接続する点である。入力信号ＣＬＫ１、ＣＬＫ２と電源電位ＶＤＤの電位及びそれぞれの関係は第１及び第２の実施の形態と同じである。
図１７のレベル変換回路の動作を説明する。ＣＬＫ１がローレベル、ＣＬＫ２がハイレベルのとき、ｐチャネルＭＯＳＦＥＴ３３は、ゲート電位がＣＬＫ１のローレベルの電位であり、ソース電位が電源電位であるので強いオン状態になり、出力ノードＮＯ２の電位Ｖｏｕｔ２はｐチャネルＭＯＳＦＥＴ３３のソース電位である電源電位を反映して十分高くなる。これにより、ｎチャネルＭＯＳＦＥＴ３２のゲート電位は、高くなった出力ノードＮＯ２の電位Ｖｏｕｔ２となり、ソース電位であるＣＬＫ１のローレベルの電位との関係により、十分強いオン状態になる。このとき、ｐチャネルＭＯＳＦＥＴ３１は、ソース電位である電源電位とゲート電位であるＣＬＫ２のハイレベルの電位との電位差の絶対値とｐチャネルＭＯＳＦＥＴ３１のしきい値電圧Ｖｔｐの絶対値との大小関係により、オフ状態あるいは弱いオン状態であるので、ｎチャネルＭＯＳＦＥＴ３２のオン抵抗は、ｐチャネルＭＯＳＦＥＴ３１のオン抵抗よりも十分小さくなり、出力ノードＮＯ１の電位Ｖｏｕｔ１はｎチャネルＭＯＳＦＥＴ３２のソース電位であるＣＬＫ１のローレベルの電位を反映して低くなる。したがって、ｎチャネルＭＯＳＦＥＴ３４は、低くなった出力ノードＮＯ１の電位Ｖｏｕｔ１とソース電位であるＣＬＫ２のハイレベルの電位との電位差の絶対値とｎチャネルＭＯＳＦＥＴ３４のしきい値電圧Ｖｔｎの絶対値との大小関係により、オフ状態あるいは十分弱いオン状態である。
一方、ＣＬＫ１がハイレベル、ＣＬＫ２がローレベルのとき、ｐチャネルＭＯＳＦＥＴ３１は、ソース電位が電源電位であり、ゲート電位がＣＬＫ２のローレベルの電位であるので強いオン状態になり、出力ノードＮＯ１の電位Ｖｏｕｔ１はｐチャネルＭＯＳＦＥＴ３１のソース電位である電源電位を反映して高くなる。これにより、ｎチャネルＭＯＳＦＥＴ３４のゲート電位は、高くなった出力ノードＮＯ１の電位Ｖｏｕｔ１となり、ソース電位であるＣＬＫ１のローレベルの電位との関係により、十分強いオン状態になる。このとき、ｐチャネルＭＯＳＦＥＴ３３は、ソース電位である電源電位とゲート電位であるＣＬＫ１のハイレベルの電位との電位差の絶対値とｐチャネルＭＯＳＦＥＴ３３のしきい値電圧Ｖｔｐの絶対値との大小関係により、オフ状態あるいは弱いオン状態であるので、ｎチャネルＭＯＳＦＥＴ３４のオン抵抗は、ｐチャネルＭＯＳＦＥＴ３３のオン抵抗よりも十分小さくなり、出力ノードＮＯ２の電位Ｖｏｕｔ２はｎチャネルＭＯＳＦＥＴ３４のソース電位であるＣＬＫ２のローレベルの電位を反映して低くなる。したがって、ｎチャネルＭＯＳＦＥＴ３２は、低くなった出力ノードＮＯ２の電位Ｖｏｕｔ２とソース電位であるＣＬＫ１のハイレベルの電位との電位差の絶対値とｎチャネルＭＯＳＦＥＴ３２のしきい値電圧Ｖｔｎの絶対値との大小関係により、オフ状態あるいは十分弱いオン状態になる。
ドライブ用インバータＩＮＶ１及びＩＮＶ２は、出力電位Ｖｏｕｔ１を電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴ１に変換し、ドライブ用インバータＩＮＶ３及びＩＮＶ４は、出力電位Ｖｏｕｔ２を電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴ２に変換する。
ここで、本実施の形態におけるレベル変換回路を多結晶シリコンからなる薄膜トランジスタにより構成した場合の特性のシミュレーションを行った。まず、図１７のレベル変換回路３の動作の高速性を調べた。
図１８はシミュレーション結果を示す図である。入力信号ＣＬＫ１、ＣＬＫ２の周波数を２０ＭＨｚ、入力電圧振幅を３．０Ｖ、電源電圧ＶＤＤを１０Ｖとした。図１８（ａ）には、入力信号ＣＬＫ１、ＣＬＫ２及び出力電位ＶＯＵＴ１、ＶＯＵＴ２の波形を示し、図１８（ｂ）には、出力ノードＮＯ１、ＮＯ２の出力電位Ｖｏｕｔ１、Ｖｏｕｔ２の波形を示す。
図１８のシミュレーション結果から、２０ＭＨｚという高い周波数でも入力信号ＣＬＫ１、ＣＬＫ２に応答してデューティ比５０％の出力電位ＶＯＵＴ１、ＶＯＵＴ２が得られることがわかる。このように、レベル変換回路３を多結晶シリコンからなる薄膜トラジスタによって構成しても高速動作が可能となる。
次に、レベル変換回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧がばらついた場合の電圧波形のシミュレーションを行った。このシミュレーションでは、入力信号ＣＬＫ１、ＣＬＫ２の周波数は２ＭＨｚとした。
図１９は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて小さい場合のシミュレーション結果である。図１９のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータ（しきい値電圧）を−０．５Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータ（しきい値電圧）を０．５Ｖとした。
図２０は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値の場合のシミュレーション結果である。図２０のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータを−２．０Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータを１．５Ｖとした。
図２１は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて大きい場合のシミュレーション結果である。図２１のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータを−３．５Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータを２．５Ｖとした。
図１９、図２０及び図２１の結果から、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値から比較的大きくずれた場合でも、入力信号ＣＬＫ１、ＣＬＫ２に応答してデューティ比が５０％の出力電位ＶＯＵＴ１、ＶＯＵＴ２が得られることがわかる。
本実施の形態におけるレベル変換回路３においては、ｐチャネルＭＯＳＦＥＴ３１とｎチャネルＭＯＳＦＥＴ３２で構成される回路とｐチャネルＭＯＳＦＥＴ３３とｎチャネルＭＯＳＦＥＴ３４で構成される回路のそれぞれの出力ノードＮＯ１、ＮＯ２とｎチャネルＭＯＳＦＥＴ３２、３４のゲートが交差接続されており、入力信号ＣＬＫ１、ＣＬＫ２のハイレベルとローレベルとの間の電位差よりも大きい電位差を持つＶｏｕｔ１とＶｏｕｔ２がｐチャネルＭＯＳＦＥＴ３２、３４のゲートに入力されるので、ｎチャネルＭＯＳＦＥＴ３２、３４をより確実にオンオフさせることができる。したがって、ＣＬＫ１及びＣＬＫ２の電圧振幅がｐチャネルＭＯＳＦＥＴ３１、３３及びｎチャネルＭＯＳＦＥＴ３２、３４のしきい値電圧よりも小さい場合でも確実な動作が可能になる。
また、ｐチャネルＭＯＳＦＥＴ３１とｎチャネルＭＯＳＦＥＴ３２で構成される回路とｐチャネルＭＯＳＦＥＴ３３とｎチャネルＭＯＳＦＥＴ３４で構成される回路のそれぞれの出力信号Ｖｏｕｔ１、Ｖｏｕｔ２のデューティー比が異なった場合でも、出力信号Ｖｏｕｔ１、Ｖｏｕｔ２が他方の回路の入力信号になるので、互いに補完されて両出力信号のデューティ比をそろえることができる。さらに、ｐチャネルＭＯＳＦＥＴ３１、３３及びｎチャネルＭＯＳＦＥＴ３２、３４のしきい値電圧が設計値よりも大きくずれた場合でも、入力信号ＣＬＫ１及びＣＬＫ２のレベル変化に対応した出力電位Ｖｏｕｔ１、Ｖｏｕｔ２が得られる。このように、製造工程でのばらつきによりｐチャネルＭＯＳＦＥＴ３１、３３及びｎチャネルＭＯＳＦＥＴ３２、３４のしきい値電圧が設計値からずれた場合でも高い確度で動作する。
図２２は、図１７のレベル変換回路の別の構成を示す。図１７との違いのみを示す。図２２では、インバータＩＮＶ３、ＩＮＶ４が削除されている。ただし、インバータＩＮＶ３、ＩＮＶ４は当然残しておいてもよい。また、入力ノードＩ２には、入力信号ＣＬＫ２に代えて、所定の参照電圧信号Ｖｒｅｆが入力されている。Ｖｒｅｆの電圧は、電源電圧ＶＤＤと接地電圧の間であり、たとえばそれらの中間値付近の値である。
ＣＬＫ１がローレベルのとき、ｐチャネルＭＯＳＦＥＴ３３は強いオンになり、出力電位Ｖｏｕｔ２、すなわちｐチャネルＭＯＳＦＥＴ３３のドレインの電位が十分に高くなる。これにより、ｎチャネルＭＯＳＦＥＴ３２が十分に強いオンになる。このとき、ｐチャネルＭＯＳＦＥＴ３１はゲート電位がＶｒｅｆであるので常時オンになるが、そのオン抵抗はｎチャネルＭＯＳＦＥＴ３２のそれよりも大きくなる。この結果、出力電位Ｖｏｕｔ１は入力信号ＣＬＫ１のローレベルを反映して低くなる。したがって、ｎチャネルＭＯＳＦＥＴ３４は、オフまたは十分に弱いオンになる。
一方、ＣＬＫ１がハイレベルのとき、ｐチャネルＭＯＳＦＥＴ３３はオフまたは弱いオンになる。また、ｎチャネルＭＯＳＦＥＴ３２はＣＬＫ１がローレベルのときよりも弱いオンになる。ｐチャネルＭＯＳＦＥＴ３１は常時オンなので、出力電位Ｖｏｕｔ１は高くなり、ｎチャネルＭＯＳＦＥＴ３４はオンになる。ｐチャネルＭＯＳＦＥＴ３３はオフまたは弱いオンであるため、そのオン抵抗はｎチャネルＭＯＳＦＥＴ３４のそれよりも大きくなり、出力電位Ｖｏｕｔ２はＶｒｅｆと等しくなる。このため、ｎチャネルＭＯＳＦＥＴ３２はオフまたは十分に弱いオンとなる。以上により、図１７のレベル変換回路３同様の動作となる。
具体的な数値を挙げる。図１６同様、ＶＤＤ＝１０Ｖ、ＣＬＫ１＝０〜３Ｖ、ＶＯＵＴ＝０〜ＶＤＤ、Ｖｔｎ＝＋１．５Ｖ、Ｖｔｐ＝−２．０Ｖとすると、このレベル変換回路は、少なくともＶｒｅｆ＝０〜３Ｖの範囲で動作可能である。
Ｖｒｅｆ＝１．５Ｖのとき、各トランジスタの駆動能力の関係は以下の通りが望ましい。
・ｐチャネルＭＯＳＦＥＴ３１の駆動能力≦ｎチャネルＭＯＳＦＥＴ３２の駆動能力
・ｐチャネルＭＯＳＦＥＴ３３の駆動能力≦ｎチャネルＭＯＳＦＥＴ３４の駆動能力
Ｖｒｅｆ＝０Ｖのとき、各トランジスタの駆動能力の関係は以下の通りが望ましい。
・ｐチャネルＭＯＳＦＥＴ３１の駆動能力≦ｎチャネルＭＯＳＦＥＴ３２の駆動能力
・ｐチャネルＭＯＳＦＥＴ３３の駆動能力≧ｎチャネルＭＯＳＦＥＴ３４の駆動能力
Ｖｒｅｆ＝３Ｖのとき、各トランジスタの駆動能力の関係は以下の通りが望ましい。
・ｐチャネルＭＯＳＦＥＴ３１の駆動能力≧ｎチャネルＭＯＳＦＥＴ３２の駆動能力
・ｐチャネルＭＯＳＦＥＴ３３の駆動能力≦ｎチャネルＭＯＳＦＥＴ３４の駆動能力
動作に関する考察は図１６の場合と同様であり、Ｖｒｅｆは入力信号のローレベルからハイレベルの間が望ましい。より望ましくは、入力信号の中間電位付近である。以上の構成による効果も図１６同様である。
実施の形態４．
図２３は第４の実施の形態におけるレベル変換回路の構成を示す回路図である。図２３において、レベル変換回路４は、レベル変換部１０４及びドライブ用インバータＩＮＶ１、ＩＮＶ２を備える。レベル変換部１０４は、ｐチャネルＭＯＳＦＥＴ１１、ｎチャネルＭＯＳＦＥＴ１２及び制御回路１１０を含む。ドライブ用インバータＩＮＶ１、ＩＮＶ２は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成される。制御回路１１０は、電源電圧ＶＤＤを受けて電位を調整し出力する。
ｐチャネルＭＯＳＦＥＴ１１のソースは電源電位ＶＤＤを受ける電源端子に接続され、ドレインは出力ノードＮＯに接続され、ゲートは入力ノードＩ２に接続される。ｎチャネルＭＯＳＦＥＴ１２のソースは入力ノードＩ１と接続され、ドレインは出力ノードＮＯに接続され、ゲートは制御回路１１０を介して電源電位ＶＤＤを受ける電源端子に接続される。
入力ノードＩ１、Ｉ２には、相補にハイレベルとローレベルとに変化する入力信号ＣＬＫ１、ＣＬＫ２がそれぞれ与えられる。入力信号ＣＬＫ１、ＣＬＫ２のハイレベルとローレベルとの間の電位差は、電源電位ＶＤＤと接地電位との間の電位差よりも小さい。本実施の形態では、入力信号ＣＬＫ１、ＣＬＫ２のローレベルは接地電位であり、ハイレベルは電源電位ＶＤＤと接地電位の間の電位である。
図２３のレベル変換回路４の動作は、基本的に図５のレベル変換回路１と同じであり、ｎチャネルＭＯＳＦＥＴ１２のゲート電位が制御回路１１０によって調整された電位を受けて動作する点が異なる。
制御回路１１０は、電源電位ＶＤＤを受けて、電源電位ＶＤＤと入力信号ＣＬＫ１のハイレベルの電位との間の電位を出力する。制御回路１１０の出力電位と入力信号ＣＬＫ１との電位差の絶対値とｎチャネルＭＯＳＦＥＴ１２のしきい値電圧Ｖｔｎの絶対値との大小関係によって、ｎチャネルＭＯＳＦＥＴ１２のオン状態の程度が制御され、出力ノードＮＯの電位Ｖｏｕｔが得られる。
ドライブ用インバータＩＮＶ１及びＩＮＶ２は、出力電位Ｖｏｕｔを電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴに変換する。本実施の形態では、電源電位ＶＤＤと入力信号ＣＬＫ１及びＣＬＫ２のハイレベルの電位との電位差が大きい場合でも高い確度で動作することができる。
図２４は、図２３のレベル変換回路４の回路構成の第１の例を示す回路図である。制御回路１１０はｐチャネルＭＯＳＦＥＴ１１１とｎチャネルＭＯＳＦＥＴ１２１を含む。ｐチャネルＭＯＳＦＥＴ１１１のソースは電源電位ＶＤＤを受ける電源端子に接続され、ドレインおよびゲートはノードＮＮに接続される。ｎチャネルＭＯＳＦＥＴ１２１のソースは接地電位を受ける電源端子に接続され、ドレインおよびゲートはノードＮＮに接続される。
ノードＮＮの電位は、電源電位ＶＤＤよりもｐチャネルＭＯＳＦＥＴ１１１のしきい値電圧Ｖｔｐ以上低く、接地電位よりもｎチャネルＭＯＳＦＥＴ１２１のしきい値電圧Ｖｔｎ以上高くなり、ｐチャネルＭＯＳＦＥＴ１１１とｎチャネルＭＯＳＦＥＴ１２１のオン抵抗値に応じた電位となる。
図２５および図２６はそれぞれ、図２３のレベル変換回路４の回路構成の第２および第３の例を示す。図２５のレベル変換回路４が図２４のレベル変換回路４と異なるのは、制御回路１１０がｐチャネルＭＯＳＦＥＴ１１１の代わりに抵抗素子Ｒ１を含む点である。この場合、ノードＮＮの電位ＶＮＮは抵抗素子Ｒ１の抵抗値とｎチャネルＭＯＳＦＥＴ１２１のオン抵抗に応じた電位になる。
図２６のレベル変換回路４が図２５のレベル変換回路４と異なるのは、制御回路１１０がｎチャネルＭＯＳＦＥＴ１２１の代わりに抵抗素子Ｒ２を含む点である。この場合、ノードＮＮの電位ＶＮＮは抵抗素子Ｒ１と抵抗素子Ｒ２のそれぞれの抵抗値に応じた電位になる。
実施の形態５．
図２７は第５の実施の形態におけるレベル変換回路の構成を示す回路図である。図２７において、レベル変換回路５は、レベル変換部１０５及びドライブ用インバータＩＮＶ１、ＩＮＶ２を備える。レベル変換部１０５は、ｐチャネルＭＯＳＦＥＴ１１、ｎチャネルＭＯＳＦＥＴ１２、制御回路１２０を含む。ドライブ用インバータＩＮＶ１、ＩＮＶ２は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成される。制御回路１２０は、入力信号ＣＬＫ２を受けてＣＬＫ２の電位レベルを調整し出力する。
ｐチャネルＭＯＳＦＥＴ１１のソースは電源電位ＶＤＤを受ける電源端子に接続され、ドレインは出力ノードＮＯに接続され、ゲートは制御回路１２０を介して入力ノードＩ２に接続される。ｎチャネルＭＯＳＦＥＴ１２のソースは入力ノードＩ１と接続され、ドレインは出力ノードＮＯに接続され、ゲートは電源電位ＶＤＤを受ける電源端子に接続される。
入力ノードＩ１、Ｉ２には、相補にハイレベルとローレベルとに変化する入力信号ＣＬＫ１、ＣＬＫ２がそれぞれ与えられる。入力信号ＣＬＫ１、ＣＬＫ２のハイレベルとローレベルとの間の電位差は、電源電位ＶＤＤと接地電位との間の電位差よりも小さい。本実施の形態では、入力信号ＣＬＫ１、ＣＬＫ２のローレベルは接地電位であり、ハイレベルは電源電位ＶＤＤと接地電位の間の電位である。
図２７のレベル変換回路５の動作は、基本的に図５のレベル変換回路１と同じであり、ｐチャネルＭＯＳＦＥＴ１１のゲート電位が制御回路１２０によって電位レベルを調整された入力信号ＣＬＫ２を受けて動作する点が異なる。
制御回路１２０は、入力信号ＣＬＫ２のハイレベルの電位を電源電位ＶＤＤと入力信号ＣＬＫ２のハイレベルの電位との間の電位に調整して出力する。制御回路１２０の出力電位と電源電位ＶＤＤとの電位差の絶対値とｐチャネルＭＯＳＦＥＴ１１のしきい値電圧Ｖｔｐの絶対値との大小関係によって、ｐチャネルＭＯＳＦＥＴ１１のオン状態の程度が制御され、出力ノードＮＯの電位Ｖｏｕｔが得られる。本実施の形態では、電源電位ＶＤＤと入力信号ＣＬＫ１及びＣＬＫ２のハイレベルの電位との電位差が大きい場合でも高い確度で動作することができる。
図２８は、図２７のレベル変換回路５の回路構成の第１の例を示す回路図である。この制御回路１２０はｎチャネルＭＯＳＦＥＴ１２２とｎチャネルＭＯＳＦＥＴ１２３を含む。ｎチャネルＭＯＳＦＥＴ１２３のソースはノードＮＰに接続され、ドレインおよびゲートは電源電位ＶＤＤを受ける電源端子に接続される。ｎチャネルＭＯＳＦＥＴ１２２のソースは入力ノードＩ２に接続され、ドレインおよびゲートはノードＮＰに接続される。
ｎチャネルＭＯＳＦＥＴ１２３は常時オン状態であるので負荷抵抗として働く。入力信号ＣＬＫ２のレベルに応じてノードＮＰの電位ＶＮＰがハイレベルまたはローレベルに制御される。このとき、ノードＮＰの電位ＶＮＰのハイレベルの電位は、電源電位ＶＤＤよりもｎチャネルＭＯＳＦＥＴ１２３のしきい値電圧Ｖｔｎ以上低く、ＣＬＫ２のハイレベルの電位よりも高くなる。
図２９は、図２７のレベル変換回路５の回路構成の第２の例を示す回路図である。このレベル変換回路５が図２８のレベル変換回路５と異なるのは、制御回路１２０がｎチャネルＭＯＳＦＥＴ１２３の代わりにｐチャネルＭＯＳＦＥＴ１２１を含む点である。この場合、ｐチャネルＭＯＳＦＥＴ１２１のソースは電源電位ＶＤＤを受ける電源端子に接続され、ドレインおよびゲートはノードＮＰに接続される。
ｐチャネルＭＯＳＦＥＴ１２１により、ノードＮＰの電位ＶＮＰが電源電位ＶＤＤからしきい値電圧Ｖｔｐの絶対値分以上低いレベルに設定される。入力信号ＣＬＫ２のレベルに応じてｎチャネルＭＯＳＦＥＴ１２２によりノードＮＰの電位ＶＮＰがハイレベルまたはローレベルに制御される。このとき、ノードＮＰの電位ＶＮＰのハイレベルの電位は、電源電位ＶＤＤよりもｐチャネルＭＯＳＦＥＴ１２１のしきい値電圧Ｖｔｐ以上低く、ＣＬＫ２のハイレベルの電位よりも高くなる。
図３０は、図２７のレベル変換回路５の回路構成の第３の例を示す回路図である。このレベル変換回路５が図２９のレベル変換回路５と異なるのは、制御回路１２０のｎチャネルＭＯＳＦＥＴ１２２のゲートが電源電位ＶＤＤを受ける電源端子に接続されている点である。この場合、ｎチャネルＭＯＳＦＥＴ１２２は常時オン状態となり、負荷抵抗として働く。これにより、入力信号ＣＬＫ２のレベルに応じてノードＮＰの電位ＶＮＰがハイレベルまたはローレベルに制御される。このとき、ノードＮＰの電位ＶＮＰのハイレベルの電位は、電源電位ＶＤＤよりもｐチャネルＭＯＳＦＥＴ１２１のしきい値電圧Ｖｔｐ以上低く、ＣＬＫ２のハイレベルの電位よりも高くなる。
図３１は、図２７のレベル変換回路５の回路構成の第４の例を示す回路図である。このレベル変換回路５が図２９のレベル変換回路５と異なるのは、制御回路１２０のｐチャネルＭＯＳＦＥＴ１２１の代わりに抵抗素子Ｒ３を含む点である。この場合、入力信号ＣＬＫ２のレベルに応じてｎチャネルＭＯＳＦＥＴ１２２のオン抵抗が変化し、抵抗素子Ｒ３の抵抗値との抵抗分割によりノードＮＰの電位ＶＮＰがハイレベルまたはローレベルに制御される。
図３２は、図２７のレベル変換回路５の回路構成の第５の例を示す回路図である。このレベル変換回路５が図２９のレベル変換回路５と異なるのは、制御回路１２０のｎチャネルＭＯＳＦＥＴ１２２の代わりに抵抗素子Ｒ３を含む点である。この場合、入力信号ＣＬＫ２のレベルに応じてｐチャネルＭＯＳＦＥＴ１２１のオン抵抗が変化し、抵抗素子Ｒ３の抵抗値との抵抗分割によりノードＮＰの電位ＶＮＰがハイレベルまたはローレベルに制御される。
図３３は、図２７のレベル変換回路５の回路構成の第６の例を示す回路図である。このレベル変換回路５が図２９のレベル変換回路５と異なるのは、制御回路１２０のｐチャネルＭＯＳＦＥＴ１２１のゲートを他の信号から切り離し、接地した点である。この構成でも、ｎチャネルＭＯＳＦＥＴ１２２は、入力信号ＣＬＫ２の電位レベルに応じてオン抵抗が変化するため、ノードＮＰの電位ＶＮＰがハイレベルまたはローレベルに制御される。
図３４は、図２７のレベル変換回路５の回路構成の第７の例を示す回路図である。このレベル変換回路５が図３３のレベル変換回路５と異なるのは、制御回路１２０のｎチャネルＭＯＳＦＥＴ１２２の代わりにｐチャネルＭＯＳＦＥＴ１２３を含む点である。この場合も、入力信号ＣＬＫ２のレベルに応じてｐチャネルＭＯＳＦＥＴ１２３のオン抵抗が変化し、ノードＮＰの電位ＶＮＰがハイレベルまたはローレベルに制御される。
実施の形態６．
図３５は第６の実施の形態におけるレベル変換回路の構成を示す回路図である。レベル変換回路６は、レベル変換部１０６及びドライブ用インバータＩＮＶ１、ＩＮＶ２を備える。レベル変換部１０６は、ｐチャネルＭＯＳＦＥＴ１１、ｎチャネルＭＯＳＦＥＴ１２、制御回路１１０、１２０を含む。ドライブ用インバータＩＮＶ１、ＩＮＶ２は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成される。制御回路１１０は、電源電圧ＶＤＤを受けて電位を調整し出力し、制御回路１２０は、入力信号ＣＬＫ２を受けてＣＬＫ２の電位レベルを調整し出力する。
ｐチャネルＭＯＳＦＥＴ１１のソースは電源電位ＶＤＤを受ける電源端子に接続され、ドレインは出力ノードＮＯに接続され、ゲートは制御回路１２０を介して入力ノードＩ２に接続される。ｎチャネルＭＯＳＦＥＴ１２のソースは入力ノードＩ１と接続され、ドレインは出力ノードＮＯに接続され、ゲートは制御回路１１０を介して電源電位ＶＤＤを受ける電源端子に接続される。
入力ノードＩ１、Ｉ２には、相補にハイレベルとローレベルとに変化する入力信号ＣＬＫ１、ＣＬＫ２がそれぞれ与えられる。入力信号ＣＬＫ１、ＣＬＫ２のハイレベルとローレベルとの間の電位差は、電源電位ＶＤＤと接地電位との間の電位差よりも小さい。本実施の形態では、入力信号ＣＬＫ１、ＣＬＫ２のローレベルは接地電位であり、ハイレベルは電源電位ＶＤＤと接地電位の間の電位である。
図３５のレベル変換回路６の動作は、基本的に図５のレベル変換回路１と同じであり、ｐチャネルＭＯＳＦＥＴ１１のゲート電位が制御回路１２０によって電位レベルを調整された入力信号ＣＬＫ２を受けて動作し、ｎチャネルＭＯＳＦＥＴ１２のゲート電位が制御回路１１０によって調整された電位を受けて動作する点が異なる。
制御回路１１０は、図２３のレベル変換回路４の制御回路１１０と同じであり、制御回路１２０は、図２７のレベル変換回路５の制御回路１２０と同じである。
制御回路１２０の出力電位と入力信号ＣＬＫ２との電位差の絶対値とｐチャネルＭＯＳＦＥＴ１１のしきい値電圧Ｖｔｐの絶対値との大小関係によって、ｐチャネルＭＯＳＦＥＴ１１のオン状態の程度が制御され、制御回路１１０の出力電位と入力信号ＣＬＫ１との電位差の絶対値とｎチャネルＭＯＳＦＥＴ１２のしきい値電圧Ｖｔｎの絶対値との大小関係によって、ｎチャネルＭＯＳＦＥＴ１２のオン状態の程度が制御される。これにより、出力ノードＮＯの電位Ｖｏｕｔのハイレベル及びローレベルが制御される。
本実施の形態では、電源電位ＶＤＤと入力信号ＣＬＫ１及びＣＬＫ２のハイレベルの電位との電位差が大きい場合でも高い確度で動作することができる。制御回路１１０の具体例としては、図２４、図２５、図２６に示した回路等がある。一方、制御回路１２０の具体例としては、図２８、図２９、図３０、図３１、図３２、図３３、図３４に示した回路等がある。
実施の形態７．
図３６は第７の実施の形態におけるレベル変換回路の構成を示す回路図である。このレベル変換回路７は、レベル変換部２０７及びドライブ用インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４を備える。レベル変換部２０７は、ｐチャネルＭＯＳＦＥＴ２１、２３、ｎチャネルＭＯＳＦＥＴ２２、２４、及び制御回路１１０ａ、１１０ｂを含む。ドライブ用インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成される。制御回路１１０ａ、１１０ｂは、図２３のレベル変換回路４の制御回路１１０と同じである。
ｐチャネルＭＯＳＦＥＴ２１及び２３のソースは電源電位ＶＤＤを受ける電源端子にそれぞれ接続され、ドレインは出力ノードＮＯ１、ＮＯ２にそれぞれ接続され、ゲートは出力ノードＮＯ２、ＮＯ１にそれぞれ接続される。ｎチャネルＭＯＳＦＥＴ２２、２４のソースは入力ノードＩ１、Ｉ２とそれぞれ接続され、ドレインは出力ノードＮＯ１、ＮＯ２にそれぞれ接続され、ゲートは制御回路１１０ａ、１１０ｂを介して電源電位ＶＤＤを受ける電源端子にそれぞれ接続される。入力信号ＣＬＫ１、ＣＬＫ２と電源電位ＶＤＤの電位及びそれぞれの関係は第２の実施の形態と同じである。
図３６のレベル変換回路７の動作は、基本的に図１１のレベル変換回路２と同じであり、ｎチャネルＭＯＳＦＥＴ２２、２４のゲート電位が制御回路１１０ａ、１１０ｂによって調整された電位を受けて動作する点が異なる。
制御回路１１０ａ、１１０ｂは、電源電位ＶＤＤを受けて、電源電位ＶＤＤと入力信号ＣＬＫ１のハイレベルの電位との間の電位を出力する。制御回路１１０ａ、１１０ｂの出力電位と入力信号ＣＬＫ１との電位差の絶対値とｎチャネルＭＯＳＦＥＴ２２、２４のしきい値電圧Ｖｔｎの絶対値との大小関係によって、ｎチャネルＭＯＳＦＥＴ２２、２４のオン状態の程度が制御され、出力ノードＮＯ１、ＮＯ２の電位Ｖｏｕｔ１、Ｖｏｕｔ２がそれぞれ得られる。
ドライブ用インバータＩＮＶ１及びＩＮＶ２は、出力電位Ｖｏｕｔ１を電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴ１に変換し、ドライブ用インバータＩＮＶ３及びＩＮＶ４は、出力電位Ｖｏｕｔ２を電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴ２に変換する。
本実施の形態では、電源電位ＶＤＤと入力信号ＣＬＫ１及びＣＬＫ２のハイレベルの電位との電位差が大きい場合でも高い確度で動作することができる。
制御回路１１０ａ、１１０ｂの具体例は、図２４、図２５、図２６に示した回路等がある。
実施の形態８．
図３７は第８の実施の形態におけるレベル変換回路の構成を示す回路図である。このレベル変換回路８は、レベル変換部３０８及びドライブ用インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４を備える。レベル変換部３０８は、ｐチャネルＭＯＳＦＥＴ３１、３３、ｎチャネルＭＯＳＦＥＴ３２、３４、及び制御回路１２０ａ、１２０ｂを含む。ドライブ用インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路で構成される。制御回路１２０ａ、１２０ｂは、図２７のレベル変換回路５の制御回路１２０と同じである。
ｐチャネルＭＯＳＦＥＴ３１及び３３のソースは電源電位ＶＤＤを受ける電源端子にそれぞれ接続され、ドレインは出力ノードＮＯ１、ＮＯ２にそれぞれ接続され、ゲートは制御回路１２０ａ、１２０ｂを介して入力ノードＩ２、Ｉ１にそれぞれ接続される。ｎチャネルＭＯＳＦＥＴ３２、３４のソースは入力ノードＩ１、Ｉ２とそれぞれ接続され、ドレインは出力ノードＮＯ１、ＮＯ２にそれぞれ接続され、ゲートは出力ノードＮＯ２、ＮＯ１にそれぞれ交差接続される。入力信号ＣＬＫ１、ＣＬＫ２と電源電位ＶＤＤの電位及びそれぞれの関係は第３の実施の形態と同じである。
図３７のレベル変換回路８の動作は、基本的に図１７のレベル変換回路３と同じであり、ｎチャネルＭＯＳＦＥＴ３２、３４のゲート電位が制御回路１１０ａ、１１０ｂによって調整された電位を受けて動作する点が異なる。
制御回路１２０ａ、１２０ｂは、入力信号ＣＬＫ１、ＣＬＫ２のハイレベルの電位を電源電位ＶＤＤと入力信号ＣＬＫ１、ＣＬＫ２のハイレベルの電位との間の電位に調整して出力する。
制御回路１２０ａ、１２０ｂの出力電位と入力信号ＣＬＫ２、ＣＬＫ１との電位差の絶対値とｎチャネルＭＯＳＦＥＴ３２、３４のしきい値電圧Ｖｔｐの絶対値との大小関係によって、ｎチャネルＭＯＳＦＥＴ３２、３４のオン状態の程度が制御され、出力ノードＮＯの電位Ｖｏｕｔが得られる。
ドライブ用インバータＩＮＶ１及びＩＮＶ２は、出力電位Ｖｏｕｔ１を電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴ１に変換し、ドライブ用インバータＩＮＶ３及びＩＮＶ４は、出力電位Ｖｏｕｔ２を電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴ２に変換する。
本実施の形態では、電源電位ＶＤＤと入力信号ＣＬＫ１及びＣＬＫ２のハイレベルの電位との電位差が大きい場合でも高い確度で動作することができる。
制御回路１２０ａ、１２０ｂの具体例は、図２８、図２９、図３０、図３１、図３２、図３３、図３４に示した回路等がある。
実施の形態９．
図３８は第９の実施の形態におけるレベル変換回路の構成を示す回路図である。このレベル変換回路９は、２つのレベル変換部１０１Ａ、１０１Ｂ及び１つのＰＭＯＳクロスカップル型の差動増幅回路４００を備える。
レベル変換部１０１Ａ、１０１Ｂの構成は、第１の実施の形態におけるレベル変換部１０１の構成と同様である。ただし、レベル変換部１０１Ａの入力ノードＩ１，Ｉ２にはそれぞれ入力信号ＣＬＫ１、ＣＬＫ２が与えられ、レベル変換部１０１Ｂの入力ノードＩ１，Ｉ２にはそれぞれ入力信号ＣＬＫ２、ＣＬＫ１が与えられる。
差動増幅回路４００は、ｐチャネルＭＯＳＦＥＴ４０１、４０３及びｎチャネルＭＯＳＦＥＴ４０２、４０４を含む。ｐチャネルＭＯＳＦＥＴ４０１、４０３のソースは電源電圧ＶＤＤを受ける電源端子に接続され、ドレインは出力ノードＮＯ４０１、ＮＯ４０２にそれぞれ接続され、ゲートは出力ノードＮＯ４０２、ＮＯ４０１に交差接続される。ｎチャネルＭＯＳＦＥＴ４０２、４０４のソースには所定の電位ＶＥＥが与えられ、ドレインは出力ノードＮＯ４０１、ＮＯ４０２にそれぞれ接続され、ゲートはレベル変換部１０１Ａ、１０１Ｂの出力ノードＮＯＡ、ＮＯＢにそれぞれ接続される。所定の電位ＶＥＥは、電源電位ＶＤＤよりも低い正電位、接地電位、負電位のいずれでもよい。また、図中右側のＶＥＥにはクロック信号ＣＬＫ１が入力されてもよく、左のＶＥＥにはＣＬＫ２が入力されてもよい。
本実施の形態のレベル変換回路９においては、差動増幅回路４００の出力ノードＮＯ４０１、ＮＯ４０２から相補に変化する出力電位ＶＯＵＴ１、ＶＯＵＴ２が出力される。出力電位ＶＯＵＴ１、ＶＯＵＴ２は電源電位ＶＤＤと所定の電位ＶＥＥとの間で変化する。
実施の形態１０．
図３９は第１０の実施の形態におけるレベル変換回路の構成を示す回路図である。このレベル変換回路１０が図３８のレベル変換回路９と異なるのは、２つのレベル変換部１０１Ａ、１０１Ｂの代わりに、それぞれ制御回路１００Ａ、１００Ｂを有する２つのレベル変換部１０４Ａ、１０４Ｂを備える点である。
レベル変換部１０４Ａ、１０４Ｂの構成は、第４の実施の形態におけるレベル変換部１０４の構成と同様である。ただし、レベル変換部１０４Ａの入力ノードＩ１，Ｉ２にはそれぞれ入力信号ＣＬＫ１、ＣＬＫ２が与えられ、レベル変換部１０４Ｂの入力ノードＩ１，Ｉ２にはそれぞれ入力信号ＣＬＫ２、ＣＬＫ１が与えられる。
本実施の形態のレベル変換回路１０においては、差動増幅回路４００の出力ノードＮＯ４０１、ＮＯ４０２から相補に変化する出力電位ＶＯＵＴ１、ＶＯＵＴ２が出力される。出力電位ＶＯＵＴ１、ＶＯＵＴ２は電源電位ＶＤＤと所定の電位ＶＥＥとの間で変化する。本実施の形態の制御回路１１０の具体例は、図２４乃至図２６に示した回路等である。
なお、第９及び第１０の実施の形態では、レベル変換部としてレベル変換部１０１及び１０４を用いたが、第５の実施の形態のレベル変換部１０５、第６の実施の形態のレベル変換部１０６を用いてもよい。また、第７の実施の形態のレベル変換部２０７、第８の実施の形態のレベル変換部３０８でもよいが、このときは、レベル変換部の出力ノードＮＯ１、ＮＯ２をそれぞれ差動増幅回路のｎチャネルＭＯＳＦＥＴ４０２、４０４のゲートに接続すればよい。
実施の形態１１．
図４０は第１１の実施の形態におけるレベル変換回路の構成を示す回路図である。このレベル変換回路１１が図３８のレベル変換回路９と異なるのは、ＰＭＯＳクロスカップル型の差動増幅回路４００の代わりにカレントミラー型の増幅回路５００が接続されている点である。
カレントミラー型の増幅回路５００は、ｐチャネルＭＯＳＦＥＴ５０１、５０３及びｎチャネルＭＯＳＦＥＴ５０２、５０４を含む。ｐチャネルＭＯＳＦＥＴ５０１、５０３のソースは電源電圧ＶＤＤを受ける電源端子に接続され、ドレインは出力ノードＮＯ５０１、ＮＯ５０２にそれぞれ接続され、ゲートは出力ノードＮＯ５０２に接続される。ｎチャネルＭＯＳＦＥＴ５０２、５０４のソースには所定の電位ＶＥＥが与えられ、ドレインは出力ノードＮＯ５０１、ＮＯ５０２にそれぞれ接続され、ゲートはレベル変換部１０１Ａ、１０１Ｂの出力ノードＮＯＡ、ＮＯＢにそれぞれ接続される。所定の電位ＶＥＥは、電源電位ＶＤＤよりも低い正電位、接地電位、負電位などでよい。また、図中右のＶＥＥにはクロック信号ＣＬＫ１を入力してもよいし、左のＶＥＥにはＣＬＫ２を入力してもよい。
本実施の形態のレベル変換回路１１においては、カレントミラー型の増幅回路５００の出力ノードＮＯ５０１から出力電位ＶＯＵＴが出力される。出力電位ＶＯＵＴは電源電位ＶＤＤと所定の電位ＶＥＥとの間で変化する。
実施の形態１２．
図４１は第１２の実施の形態におけるレベル変換回路の構成を示す回路図である。このレベル変換回路１２が図４０のレベル変換回路１１と異なるのは、２つのレベル変換部１０１Ａ、１０１Ｂの代わりに、それぞれ制御回路１１０Ａ、１１０Ｂを有する２つのレベル変換部１０４Ａ、１０４Ｂを備える点である。
レベル変換部１０４Ａ、１０４Ｂの構成は、第４の実施の形態におけるレベル変換部１０４の構成と同様である。ただし、レベル変換部１０４Ａの入力ノードＩ１，Ｉ２にはそれぞれ入力信号ＣＬＫ１、ＣＬＫ２が与えられ、レベル変換部１０４Ｂの入力ノードＩ１，Ｉ２にはそれぞれ入力信号ＣＬＫ２、ＣＬＫ１が与えられる。
本実施の形態のレベル変換回路１２においては、カレントミラー型の増幅回路５００の出力ノードＮＯ５０１から出力電位ＶＯＵＴが出力される。出力電位ＶＯＵＴは電源電位ＶＤＤと所定の電位ＶＥＥとの間で変化する。本実施の形態の制御回路１１０の具体例は、図２４乃至図２６に示した回路等がある。
なお、第９及び第１０の実施の形態のレベル変換部１０１及び１０４の代わりに、第５の実施の形態のレベル変換部１０５、第６の実施の形態のレベル変換部１０６を用いてもよい。また、第７の実施の形態のレベル変換部２０７、第８の実施の形態のレベル変換部３０８を用いてもよいが、このときは、レベル変換部の出力ノードＮＯ１、ＮＯ２をそれぞれ差動増幅回路のｎチャネルＭＯＳＦＥＴ５０２、５０４のゲートに接続すればよい。
実施の形態１３．
図４２は第１３の実施の形態におけるレベル変換回路の構成を示す回路図である。このレベル変換回路１３はペア型レベル変換回路で、２つのレベル変換部１０１Ａ、１０１Ｂ及び４つのインバータＩＮＶ１Ａ、ＩＮＶ２Ａ、ＩＮＶ１Ｂ、ＩＮＶ２Ｂを備える。
レベル変換部１０１Ａ、１０１Ｂの構成は、図５のレベル変換部１０１の構成と同様である。レベル変換部１０１ＡのｎチャネルＭＯＳＦＥＴ１２のソース、レベル変換部１０１ＢのｐチャネルＭＯＳＦＥＴ１１のゲートは、入力信号ＣＬＫ１を受ける入力ノードＩＡに接続される。レベル変換部１０１ＡのｐチャネルＭＯＳＦＥＴ１１のゲート、レベル変換部１０１ＢのｎチャネルＭＯＳＦＥＴ１２のソースは、入力信号ＣＬＫ２を受ける入力ノードＩＢに接続される。
本実施の形態のレベル変換回路１３においては、入力信号ＣＬＫ１、ＣＬＫ２がレベル変換された出力信号ＶＯＵＴ１、ＶＯＵＴ２が出力される。出力電位ＶＯＵＴ１、ＶＯＵＴ２は電源電位ＶＤＤと接地電位との間で変化する。
なお、本実施の形態のレベル変換部１０１として、第４の実施の形態のレベル変換部１０４、第５の実施の形態のレベル変換部１０５、第６の実施の形態のレベル変換部１０６を用いてもよい。
実施の形態１４．
図４３は、本発明のレベル変換回路を用いた液晶表示装置の一例を示すブロック図である。この装置では、ガラス基板６００上に、複数の走査電極Ｙ１、Ｙ２、…Ｙｎ及び複数のデータ電極Ｘ１、Ｘ２、…Ｘｍが互いに交差するように配置されている。ここで、ｎ及びｍはそれぞれ任意の整数である。なお、ガラス基板６００の代わりにプラスチック等からなる基板を用いてもよい。複数の走査電極Ｙ１〜Ｙｎと複数のデータ電極Ｘ１〜Ｘｍとの交差部には薄膜トランジスタ６０１を介して液晶素子６０２が設けられる。薄膜トランジスタ６０１は、例えば、非晶質シリコンをレーザアニーリング法等により結晶化することより得られた多結晶シリコンにより形成される。
ガラス基板６００上には、走査線駆動回路６０３、データ線駆動回路６０４及び電圧変換回路７００が設けられている。走査電極Ｙ１〜Ｙｎは走査線駆動回路６０３と接続され、データ電極Ｘ１〜Ｘｍはデータ線駆動回路６０４に接続されている。電圧変換回路７００は外部制御回路６０５から与えられる相補に変化する小振幅のふたつの基本クロック信号をそれとは異なる電圧のクロック信号にレベル変換し、走査線駆動回路６０３及びデータ線駆動回路６０４に与える。
図４４は、図４３の液晶表示素子に用いられる電圧変換回路７００の構成を示すブロック図である。この電圧変換回路７００において、ガラス基板６００上に、昇圧電源回路７０１、負電源回路７０２及び第１〜第４のレベル変換回路７０３、７０４、７０５、７０６が形成されている。第１のレベル変換回路７０３には外部電源電圧８Ｖ及び３Ｖが与えられる。内部回路は図４３の走査線駆動回路６０３及びデータ線駆動回路６０４であり、０〜８Ｖ、０〜１２Ｖ、−３〜８Ｖ、−３〜１２Ｖの４通りの電圧範囲の信号を入力すると仮定する。
第１のレベル変換回路７０３は、図４３の外部制御回路６０５から与えられる基本クロック信号を０Ｖから８Ｖの範囲で変化する信号にレベル変換し、内部回路及び第２〜第４のレベル変換回路７０４、７０５、７０６に与える。第２のレベル変換回路７０４は、第１のレベル変換回路７０３から与えられる信号を昇圧電源回路７０１の電源電圧に基づいて０から１２Ｖの範囲で変化する信号にレベル変換し、内部回路及び第４のレベル変換回路７０６に与える。第３のレベル変換回路７０５は、第１のレベル変換回路７０３から与えられる信号を負電源回路７０２の負の電源電圧に基づいて−３Ｖから８Ｖの範囲で変化する信号にレベル変換し、内部回路に与える。第４のレベル変換回路７０６は、第２のレベル変換回路７０４から与えられる信号を負電源回路７０２の負の電源電圧に基づいて−３Ｖから１２Ｖの範囲で変化する信号にレベル変換し、内部回路に与える。
第１〜第４のレベル変換回路７０３、７０４、７０５、７０６として、第１〜１３の実施の形態のレベル変換回路１〜１３のいずれかが用いられる。それにより、図４３の液晶表示装置は、製造工程でのｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧のばらつきが大きい場合でも高い確度で動作することができるとともに、高速動作、低消費電力化、小面積化及び高精細化が可能となる。
実施の形態１５．
図４５は、本発明のレベル変換回路を用いた有機エレクトロルミネッセンス装置の一例を示すブロック図である。この有機エレクトロルミネッセンス装置では、ガラス基板６１０上に、複数の走査電極Ｙ１、Ｙ２、…Ｙｎ及び複数のデータ電極Ｘ１、Ｘ２、…Ｘｍが互いに交差するように配置されている。なお、ガラス基板６１０の代わりにプラスチック等からなる基板を用いてもよい。複数の走査電極Ｙ１〜Ｙｎと複数のデータ電極Ｘ１〜Ｘｍとの交差部には薄膜トランジスタ６１１及び６１２を介して有機エレクトロルミネッセンス素子６１３が設けられる。薄膜トランジスタ６１１、６１２は、例えば、非晶質シリコンをレーザアニーリング法等により結晶化することより得られた多結晶シリコンにより形成される。
ガラス基板６１０上には、走査線駆動回路６１４、データ線駆動回路６１５及び電圧変換回路７１０が設けられている。走査電極Ｙ１〜Ｙｎは走査線駆動回路６１４と接続され、データ電極Ｘ１〜Ｘｍはデータ線駆動回路６１５に接続されている。電圧変換回路７１０は外部制御回路６１６から与えられる相補に変化する小振幅のふたつの基本クロック信号をそれとは異なる電圧のクロック信号にレベル変換し、走査線駆動回路６１４及びデータ線駆動回路６１５に与える。電圧変換回路７１０の構成は、図４４に示した電圧変換回路７００の構成と同様である。
電圧変換回路７１０には、第１〜１３の実施の形態のレベル変換回路１〜１３のいずれかが用いられる。それにより、図４５の有機エレクトロルミネッセンス装置は、製造工程でのｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧のばらつきが大きい場合でも高い確度で動作することができるとともに、高速動作、低消費電力化、小面積化及び高精細化が可能となる。
実施の形態１６．
図４６は、実施の形態に係るレベル変換回路を用いたセンサ装置の一例を示すブロック図である。このセンサ装置では、ガラス基板６２０上に、複数の走査電極Ｙ１、Ｙ２、…Ｙｎ及び複数のデータ電極Ｘ１、Ｘ２、…Ｘｍが互いに交差するように配置されている。なお、ガラス基板６２０の代わりにプラスチック等からなる基板を用いてもよい。複数の走査電極Ｙ１〜Ｙｎと複数のデータ電極Ｘ１〜Ｘｍとの交差部には薄膜トランジスタ６２１を介してセンサ６２２が設けられている。薄膜トランジスタ６２１は、例えば、非晶質シリコンをレーザアニーリング法等により結晶化することより得られた多結晶シリコンにより形成される。センサ６２２としては、例えば、受光素子を用いることができる。この場合には、イメージセンサが構成される。また、センサ６２２として、圧力差を抵抗または静電容量により検知する圧力センサを用いてもよい。この場合には、物体の表面粗さを検知する表面粗さセンサ、指紋等の紋様を検知する紋様検知センサ等が構成される。
ガラス基板６２０上には、走査線駆動回路６２３、データ線駆動回路６２４及び電圧変換回路７２０が設けられている。走査電極Ｙ１〜Ｙｎは走査線駆動回路６２３と接続され、データ電極Ｘ１〜Ｘｍはデータ線駆動回路６２４に接続されている。電圧変換回路７２０は外部制御回路６２５から与えられる相補に変化する小振幅のふたつの基本クロック信号をそれとは異なる電圧のクロック信号にレベル変換し、走査線駆動回路６２３及びデータ線駆動回路６２４に与える。電圧変換回路７２０の構成は、図４４に示した電圧変換回路７００の構成と同様である。
電圧変換回路７２０には、第１〜１３の実施の形態のレベル変換回路１〜１３のいずれかが用いられる。それにより、図４６のセンサ装置は、製造工程でのｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧のばらつきが大きい場合でも高い確度で動作することができるとともに、高速動作、低消費電力化、小面積化及び高精細化が可能となる。
以上、本発明を実施の形態をもとに説明した。これらの実施の形態は例示であり、それらの各構成要素の組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
産業上の利用可能性
以上のように、本発明によれば、安定動作、高速動作、省電力化、高精細化の少なくともいずれかにおいて有利なレベル変換回路を提供することができる。
【図面の簡単な説明】
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
図１は、従来のレベル変換回路の第１の例を示す回路図である。
図２は、従来のレベル変換回路の第２の例を示す回路図である。
図３は、従来のレベル変換回路の第３の例を示す回路図である。
図４は、従来のレベル変換回路の第４の例を示す回路図である。
図５は、実施の形態１におけるレベル変換回路の構成を示す回路図である。
図６は、実施の形態１において、多結晶シリコンからなる薄膜トランジスタを用いた場合のシミュレーション結果を示す電圧波形図である。
図７は、実施の形態１において、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて小さい場合のシミュレーション結果を示す電圧波形図である。
図８は、実施の形態１において、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値の場合のシミュレーション結果を示す電圧波形図である。
図９は、実施の形態１において、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて大きい場合のシミュレーション結果を示す電圧波形図である。
図１０は、図５のレベル変換回路の別の構成を示す回路図である。
図１１は、実施の形態２におけるレベル変換回路の構成を示す回路図である。
図１２は、実施の形態２において、多結晶シリコンからなる薄膜トランジスタを用いた場合のシミュレーション結果を示す電圧波形図である。
図１３は、実施の形態２において、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて小さい場合のシミュレーション結果を示す電圧波形図である。
図１４は、実施の形態２において、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値の場合のシミュレーション結果を示す電圧波形図である。
図１５は、実施の形態２において、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて大きい場合のシミュレーション結果を示す電圧波形図である。
図１６は、図１１のレベル変換回路の別の構成を示す回路図である。
図１７は、実施の形態３におけるレベル変換回路の構成を示す回路図である。
図１８は、実施の形態３において、多結晶シリコンからなる薄膜トランジスタを用いた場合のシミュレーション結果を示す電圧波形図である。
図１９は、実施の形態３において、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて小さい場合のシミュレーション結果を示す電圧波形図である。
図２０は、実施の形態３において、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値の場合のシミュレーション結果を示す電圧波形図である。
図２１は、実施の形態３において、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて大きい場合のシミュレーション結果を示す電圧波形図である。
図２２は、図１７のレベル変換回路の別の構成を示す回路図である。
図２３は、実施の形態４におけるレベル変換回路の構成を示す回路図である。
図２４は、図２３のレベル変換回路の回路構成の第１の例を示す回路図である。
図２５は、図２３のレベル変換回路の回路構成の第２の例を示す回路図である。
図２６は、図２３のレベル変換回路の回路構成の第３の例を示す回路図である。
図２７は、実施の形態５におけるレベル変換回路の構成を示す回路図である。
図２８は、図２７のレベル変換回路の回路構成の第１の例を示す回路図である。
図２９は、図２７のレベル変換回路の回路構成の第２の例を示す回路図である。
図３０は、図２７のレベル変換回路の回路構成の第３の例を示す回路図である。
図３１は、図２７のレベル変換回路の回路構成の第４の例を示す回路図である。
図３２は、図２７のレベル変換回路の回路構成の第５の例を示す回路図である。
図３３は、図２７のレベル変換回路の回路構成の第６の例を示す回路図である。
図３４は、図２７のレベル変換回路の回路構成の第７の例を示す回路図である。
図３５は、実施の形態６におけるレベル変換回路の構成を示す回路図である。
図３６は、実施の形態７におけるレベル変換回路の構成を示す回路図である。
図３７は、実施の形態８におけるレベル変換回路の構成を示す回路図である。
図３８は、実施の形態９におけるレベル変換回路の構成を示す回路図である。
図３９は、実施の形態１０におけるレベル変換回路の構成を示す回路図である。
図４０は、実施の形態１１におけるレベル変換回路の構成を示す回路図である。
図４１は、実施の形態１２におけるレベル変換回路の構成を示す回路図である。
図４２は、実施の形態１３におけるレベル変換回路の構成を示す回路図である。
図４３は、実施の形態に係るレベル変換回路を用いた液晶表示装置の一例を示すブロック図である。
図４４は、図４３の液晶表示装置に用いられる電圧変換装置の構成を示すブロック図である。
図４５は、実施の形態に係るレベル変換回路を用いた有機エレクトロルミネッセンス装置の一例を示すブロック図である。
図４６は、実施の形態に係るレベル変換回路を用いたセンサ装置の一例を示すブロック図である。
【００１０】
が実現する。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、入力信号の振幅よりも電位差が大きな電源電圧と所定電圧の間に、第１および第２のトランジスタを、それらのオン抵抗によって電源電圧と所定電圧が抵抗分割されるよう直列に配し、入力信号がハイレベルのとき第１のトランジスタが強いオン状態になるとともに、この入力信号と電源電圧の電位差によって第２のトランジスタが弱いオン状態またはオフ状態となるよう構成し、入力信号がローレベルのとき第２のトランジスタが強いオン状態になるとともに、この入力信号の反転信号と電源電圧の電位差によって第１のトランジスタが弱いオン状態またはオフ状態となるよう構成し、前記の抵抗分割によって生じた中間電位を出力信号として取り出すよう配したものである。ここで、所定電圧は、たとえば接地電圧や入力信号のローレベルまたはハイレベルの電圧であり、電源電圧との間で有意な電位差を生じるものである。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、入力信号の振幅よりも電位差が大きな第１の電源電圧と所定電圧の間に、第１および第２のトランジスタを、それらのオン抵抗によって前記第１の電源電圧と所定電圧が抵抗分割されるようこの順に直列に配し、前記入力信号の反転信号の振幅よりも電位差が大きな第２の電源電圧と所定電圧の間に、第３および第４のトランジスタを、それらのオン抵抗によって前記第２の電源電圧と所定電圧が抵抗分割されるようこの順に直列に配し、前記入力信号がハイレベルのとき前記第１のトランジスタと第４のトランジスタが強いオン状態になるとともに、前記第２のトランジスタと第３のトランジスタが弱いオン状態またはオフ状態となるよう構成し、前記入力信号がローレベルのとき前記第２のトランジスタと第３のトランジスタが強いオン状態になるとともに、前記第１のトランジスタと第４のトランジスタが弱いオン状態またはオフ状態となるよう構成し、前記第１と第２のトランジスタによる抵抗分割によって生じた中間電位を前記第３と第４のトランジスタのいずれかの制御に利用し、前記第３と第４のトランジスタによる抵抗分割によって生じた中間電位を前記第１と第２のトランジスタのいずれかの制御に利用し、これらの中間電位の一方を出力信号として取り出すよう配したものである。
が実現する。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、入力信号の振幅よりも電位差が大きな電源電圧と所定電圧の間に、第１および第２のトランジスタを、それらのオン抵抗によって電源電圧と所定電圧が抵抗分割されるよう直列に配し、入力信号がハイレベルのとき第１のトランジスタが強いオン状態になるとともに、この入力信号と電源電圧の電位差によって第２のトランジスタが弱いオン状態またはオフ状態となるよう構成し、入力信号がローレベルのとき第２のトランジスタが強いオン状態になるとともに、この入力信号の反転信号と電源電圧の電位差によって第１のトランジスタが弱いオン状態またはオフ状態となるよう構成し、前記の抵抗分割によって生じた中間電位を出力信号として取り出すよう配したものである。ここで、所定電圧は、たとえば接地電圧や入力信号のローレベルまたはハイレベルの電圧であり、電源電圧との間で有意な電位差を生じるものである。
本発明のさらに別の態様もレベル変換回路に関する。この回路は、入力信号の振幅よりも電位差が大きな第１の電源電圧と所定電圧の間に、第１および第２のトランジスタを、それらのオン抵抗によって前記第１の電源電圧と所定電圧が抵抗分割されるようこの順に直列に配し、前記入力信号の反転信号の振幅よりも電位差が大きな第２の電源電圧と所定電圧の間に、第３および第４のトランジスタを、それらのオン抵抗によって前記第２の電源電圧と所定電圧が抵抗分割されるようこの順に直列に配し、前記入力信号がハイレベルのとき前記第１のトランジスタと第４のトランジスタが強いオン状態になるとともに、前記第２のトランジスタと第３のトランジスタが弱いオン状態またはオフ状態となるよう構成し、前記入力信号がローレベルのとき前記第２のトランジスタと第３のトランジスタが強いオン状態になるとともに、前記第１のトランジスタと第４のトランジスタが弱いオン状態またはオフ状態となるよう構成し、前記第１と第２のトランジスタによる抵抗分割によって生じた中間電位を前記第３と第４のトランジスタのいずれかの制御に利用し、前記第３と第４のトランジスタによる抵抗分割によって生じた中間電位を前記第１と第２のトランジスタのいずれかの制御に利用し、これらの中間電位の一方を出力信号として取り出すよう配したものである。
Claims (30)
- 電源電圧が印加される電源ノードと出力ノードとの間に接続された第１導電型の第１のトランジスタと、
第１入力信号が入力される第１入力ノードと前記出力ノードとの間に接続された第２導電型の第２のトランジスタとを備え、
前記第２のトランジスタの制御電極は前記電源ノードに接続され、前記第１のトランジスタの制御電極は第２入力信号が入力される第２入力ノードに接続され、前記出力ノードから出力信号が取り出されることを特徴とするレベル変換回路。 - 前記電源電圧は前記第１および第２のトランジスタのそれぞれについて単一または個別に設けられ、第１のトランジスタに対応する電源電圧は前記第１入力信号のハイレベルよりも高い値に設定され、第２のトランジスタに対応する電源電圧は前記第２入力信号のハイレベルよりも高い値に設定され、それらの電源電圧と前記第１入力信号および第２入力信号の電圧の差に応じて前記第１及び第２のトランジスタのオン状態の程度が制御され、第１入力信号が前記電源電圧に対応した前記出力信号に変換されることを特徴とする請求の範囲１に記載のレベル変換回路。
- 前記電源電圧は前記第１入力信号のハイレベルよりも高い値に設定され、それらの電圧の差に応じて前記第１のトランジスタのオン状態の程度が制御され、前記第１入力信号が前記電源電圧に対応した前記出力信号に変換されることを特徴とする請求の範囲１に記載のレベル変換回路。
- 前記電源電圧は前記第２入力信号のハイレベルよりも高い値に設定され、それらの電圧の差に応じて前記第２のトランジスタのオン状態の程度が制御され、前記第１入力信号が前記第１のトランジスタに作用する電源電圧に対応した前記出力信号に変換されることを特徴とする請求の範囲１に記載のレベル変換回路。
- 前記第２のトランジスタの制御電極は、前記電源電圧を所定量引き下げる制御回路を介して前記電源ノードに接続されることを特徴とする請求の範囲１から４のいずれかに記載のレベル変換回路。
- 前記第１のトランジスタの制御電極は、前記第２入力ノードの電圧を所定量引き上げる制御回路を介して前記第２入力ノードに接続されることを特徴とする請求の範囲１から５のいずれかに記載のレベル変換回路。
- 前記第１および第２入力ノードは単一の共通ノードである請求の範囲１から６のいずれかに記載のレベル変換回路。
- 前記共通ノードに入力された前記第１入力信号を反転せしめる制御回路をさらに有し、前記第１のトランジスタの制御電極には、前記第２入力信号に代えて前記制御回路の出力信号が与えられることを特徴とする請求の範囲７に記載のレベル変換回路。
- 電源電圧が印加される電源ノードと第１の出力ノードとの間に接続された第１導電型の第１のトランジスタと、
第１入力信号が入力される第１入力ノードと前記第１の出力ノードとの間に接続された第２導電型の第２のトランジスタと、
前記電源ノードと第２の出力ノードとの間に接続された第１導電型の第３のトランジスタと、
第２入力信号が入力される第２入力ノードと前記第２の出力ノードとの間に接続された第２導電型の第４のトランジスタとを備え、
前記第２及び第４のトランジスタの制御電極は前記電源ノードと接続され、前記第１のトランジスタの制御電極は前記第２の出力ノードに接続され、前記第３のトランジスタの制御電極は前記第１の出力ノードに接続され、前記第１または第２の出力ノードから出力信号が取り出されることを特徴とするレベル変換回路。 - 電源電圧が印加される電源ノードと第１の出力ノードとの間に接続された第１導電型の第１のトランジスタと、
第１入力信号が入力される第１入力ノードと前記第１の出力ノードとの間に接続された第２導電型の第２のトランジスタと、
前記電源ノードと第２の出力ノードとの間に接続された第１導電型の第３のトランジスタと、
第２入力信号が入力される第２入力ノードと前記第２の出力ノードとの間に接続された第２導電型の第４のトランジスタとを備え、
前記第２のトランジスタの制御電極は前記第２の出力ノードに接続され、前記第４のトランジスタの制御電極は前記第１の出力ノードに接続され、前記第１及び第３のトランジスタの制御電極はそれぞれ前記第２及び第１入力ノードに接続され、前記第１または第２の出力ノードから出力信号が取り出されることを特徴とするレベル変換回路。 - 前記電源電圧は前記第１および第２のトランジスタのそれぞれについて単一または個別に設けられ、第１のトランジスタに対応する電源電圧は前記第１入力信号のハイレベルよりも高い値に設定され、第２のトランジスタに対応する電源電圧は前記第２入力信号のハイレベルよりも高い値に設定され、それらの電源電圧と前記第１入力信号および第２入力信号の電圧の差に応じて前記第１から第４のトランジスタのオン状態の程度が制御され、第１入力信号が前記電源電圧に対応した前記出力信号に変換されることを特徴とする請求の範囲９、１０に記載のレベル変換回路。
- 前記第２および第４のトランジスタの制御電極は、前記電源電圧を所定量引き下げる制御回路を介して前記電源ノードに接続されることを特徴とする請求の範囲９または１１に記載のレベル変換回路。
- 前記第１および第３のトランジスタの制御電極は、前記第２入力ノードの電圧を所定量引き上げる制御回路を介して前記第２入力ノードに接続されることを特徴とする請求の範囲１０または１１に記載のレベル変換回路。
- 前記第２入力信号として、所定の参照電圧信号が入力されることを特徴とする請求の範囲９から１３のいずれかに記載のレベル変換回路。
- 請求の範囲１に記載のレベル変換回路と、請求の範囲１に記載のレベル変換回路において第１入力信号と第２入力信号を入れ替えたレベル変換回路と、それらふたつのレベル変換回路の出力信号をふたつの制御入力信号とするクロスカップル型の差動増幅回路とを備え、この差動増幅回路を構成するふたつの電流経路のそれぞれに配されるふたつのトランジスタの接続点が最終的な出力信号を取り出すべき出力ノードに接続されることを特徴とするレベル変換回路。
- 前記クロスカップル型の差動増幅回路に代えてカレントミラー型の増幅回路を配したことを特徴とする請求の範囲１５に記載のレベル変換回路。
- 前記第１および第２入力ノードは単一の共通ノードである請求の範囲１５または１６に記載のレベル変換回路。
- 前記共通ノードに入力された前記第１入力信号を反転せしめる制御回路をさらに有し、前記第１のトランジスタの制御電極には、前記第２入力信号に代えて前記制御回路の出力信号が与えられることを特徴とする請求の範囲１７に記載のレベル変換回路。
- 入力信号の振幅よりも電位差が大きな電源電圧と所定電圧の間に、第１および第２のトランジスタを、それらのオン抵抗によって前記電源電圧と所定電圧が抵抗分割されるよう直列に配し、
前記入力信号がハイレベルのとき前記第１のトランジスタが強いオン状態になるとともに、この入力信号と前記電源電圧の電位差によって前記第２のトランジスタが弱いオン状態またはオフ状態となるよう構成し、
前記入力信号がローレベルのとき前記第２のトランジスタが強いオン状態になるとともに、この入力信号の反転信号と前記電源電圧の電位差によって前記第１のトランジスタが弱いオン状態またはオフ状態となるよう構成し、
前記抵抗分割によって生じた中間電位を出力信号として取り出すよう配したことを特徴とするレベル変換回路。 - 入力信号の振幅よりも電位差が大きな第１の電源電圧と所定電圧の間に、第１および第２のトランジスタを、それらのオン抵抗によって前記第１の電源電圧と所定電圧が抵抗分割されるようこの順に直列に配し、
前記入力信号の反転信号の振幅よりも電位差が大きな第２の電源電圧と所定電圧の間に、第３および第４のトランジスタを、それらのオン抵抗によって前記第２の電源電圧と所定電圧が抵抗分割されるようこの順に直列に配し、
前記入力信号がハイレベルのとき前記第１のトランジスタと第４のトランジスタが強いオン状態になるとともに、前記第２のトランジスタと第３のトランジスタが弱いオン状態またはオフ状態となるよう構成し、
前記入力信号がローレベルのとき前記第２のトランジスタと第３のトランジスタが強いオン状態になるとともに、前記第１のトランジスタと第４のトランジスタが弱いオン状態またはオフ状態となるよう構成し、
前記第１と第２のトランジスタによる抵抗分割によって生じた中間電位を前記第３と第４のトランジスタのいずれかの制御に利用し、前記第３と第４のトランジスタによる抵抗分割によって生じた中間電位を前記第１と第２のトランジスタのいずれかの制御に利用し、これらの中間電位の一方を出力信号として取り出すよう配したことを特徴とするレベル変換回路。 - 前記入力信号がハイレベルのとき、この入力信号とそれぞれ前記第１、第２の電源電圧の電位差によって前記第２のトランジスタと第３のトランジスタが弱いオン状態またはオフ状態となるよう構成し、
前記入力信号がローレベルのとき、この入力信号の反転信号とそれぞれ前記第１、第２の電源電圧の電位差によって前記第１のトランジスタと第４のトランジスタが弱いオン状態またはオフ状態となるよう構成したことを特徴とする請求の範囲２０に記載のレベル変換回路。 - 出力ノードと、入力信号のハイレベルよりも高い電源電圧が印加される電源ノードとの間に接続されたｐチャネル電界効果トランジスタと、
前記入力信号が入力される第１入力ノードと前記出力ノードとの間に接続されたｎチャネル電界効果トランジスタとを備え、
前記ｎチャネル電界効果トランジスタのゲートは前記電源ノードに接続され、前記ｐチャネル電界効果トランジスタのゲートは前記入力信号の反転信号が入力される第２入力ノードに接続され、出力信号が前記出力ノードにて取り出されることを特徴とするレベル変換回路。 - 第１の電源電圧が印加される第１の電源ノードと第１の出力ノードとの間に接続されたｐチャネル電界効果トランジスタである第１のトランジスタと、
第１入力信号が入力される第１入力ノードと前記第１の出力ノードとの間に接続されたｎチャネル電界効果トランジスタである第２のトランジスタと、
第２の電源電圧が印加される第２の電源ノードと第２の出力ノードとの間に接続されたｐチャネル電界効果トランジスタである第３のトランジスタと、
第２入力信号が入力される第２入力ノードと前記第２の出力ノードとの間に接続されたｎチャネル電界効果トランジスタである第４のトランジスタとを備え、
前記第２及び第４のトランジスタのゲートはそれぞれ前記第１または第２の電源ノードの一方と接続され、前記第１のトランジスタのゲートは前記第２の出力ノードに接続され、前記第３のトランジスタのゲートは前記第１の出力ノードに接続され、前記第１または第２の出力ノードから出力信号が取り出されることを特徴とするレベル変換回路。 - 前記第２及び第４のトランジスタのゲートはそれぞれ前記第１または第２の電源電圧を引き下げる制御回路を介して前記第１または第２の電源ノードの一方と接続されることを特徴とする請求の範囲２３に記載のレベル変換回路。
- 第１の電源電圧が印加される第１の電源ノードと第１の出力ノードとの間に接続されたｐチャネル電界効果トランジスタである第１のトランジスタと、
第１入力信号が入力される第１入力ノードと前記第１の出力ノードとの間に接続されたｎチャネル電界効果トランジスタである第２のトランジスタと、
第２の電源電圧が印加される第２の電源ノードと第２の出力ノードとの間に接続されたｐチャネル電界効果トランジスタである第３のトランジスタと、
第２入力信号が入力される第２入力ノードと前記第２の出力ノードとの間に接続されたｎチャネル電界効果トランジスタである第４のトランジスタとを備え、
前記第２のトランジスタのゲートは前記第２の出力ノードに接続され、前記第４のトランジスタのゲートは前記第１の出力ノードに接続され、前記第１及び第３のトランジスタのゲートはそれぞれ前記第２及び第１入力ノードに接続され、前記第１または第２の出力ノードから出力信号が取り出されることを特徴とするレベル変換回路。 - 前記第２入力信号として、所定の参照電圧信号が入力されることを特徴とする請求の範囲２３から２５のいずれかに記載のレベル変換回路。
- 電源電圧が印加される電源ノードと第１の出力ノードとの間に接続された第１導電型の第１のトランジスタと、
第１入力信号が入力される第１入力ノードと前記第１の出力ノードとの間に接続された第２導電型の第２のトランジスタと、
前記電源ノードと第２の出力ノードとの間に接続された第１導電型の第３のトランジスタと、
第２入力信号が入力される第２入力ノードと前記第２の出力ノードとの間に接続された第２導電型の第４のトランジスタとを備え、
前記第２及び第４のトランジスタの制御電極は、前記電源電圧を引き下げる制御回路を介して前記電源ノードに接続され、前記第１のトランジスタの制御電極は前記第２の出力ノードおよび第１の出力ノードに接続され、前記第３のトランジスタの制御電極は前記第１の出力ノードに接続され、
前記第１または第２の出力ノードから出力信号が取り出されることを特徴とするレベル変換回路。 - 接地電圧をＶＧ、前記電源電圧をＶＤＤと表記するとき、前記出力信号は目標電圧Ｖｍ＝（ＶＧ＋ＶＤＤ）／２をその振幅の中心にもつよう調整されることを特徴とする請求の範囲１から２７のいずれかに記載のレベル変換回路。
- 前記目標電圧Ｖｍを動作中心点にもち、かつその出力の振幅が前記接地電圧付近から前記電源電圧付近までをカバーするバッファ回路をさらに有し、このバッファ回路に前記出力信号を通すことにより整形された修正出力信号を得ることを特徴とする請求の範囲２８に記載のレベル変換回路。
- 前記トランジスタは、多結晶シリコンにより形成されることを特徴とする請求の範囲１から２９のいずれかに記載のレベル変換回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001212913 | 2001-07-12 | ||
| JP2001212913 | 2001-07-12 | ||
| PCT/JP2002/007026 WO2003007477A1 (fr) | 2001-07-12 | 2002-07-10 | Circuit convertisseur de niveau |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPWO2003007477A1 true JPWO2003007477A1 (ja) | 2004-11-04 |
Family
ID=19047985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003513128A Pending JPWO2003007477A1 (ja) | 2001-07-12 | 2002-07-10 | レベル変換回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7078934B2 (ja) |
| JP (1) | JPWO2003007477A1 (ja) |
| KR (1) | KR100639741B1 (ja) |
| CN (1) | CN100527624C (ja) |
| TW (1) | TWI237947B (ja) |
| WO (1) | WO2003007477A1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI282537B (en) * | 2005-04-21 | 2007-06-11 | Au Optronics Corp | Display units |
| KR100719678B1 (ko) * | 2006-01-20 | 2007-05-17 | 삼성에스디아이 주식회사 | 레벨 쉬프터 |
| KR100719679B1 (ko) * | 2006-01-20 | 2007-05-17 | 삼성에스디아이 주식회사 | 레벨 쉬프터 |
| JP2008048254A (ja) * | 2006-08-18 | 2008-02-28 | Nec Electronics Corp | レベル変換回路及び半導体装置 |
| JP4260176B2 (ja) * | 2006-08-31 | 2009-04-30 | 株式会社沖データ | レベルシフト回路、駆動装置、ｌｅｄヘッド及び画像形成装置 |
| JP4550139B2 (ja) * | 2006-11-17 | 2010-09-22 | パナソニック株式会社 | マルチ位相レベルシフトシステム |
| KR100925034B1 (ko) | 2006-12-05 | 2009-11-03 | 한국전자통신연구원 | 비동기 디지털 신호레벨 변환회로 |
| JP4289410B2 (ja) * | 2007-03-12 | 2009-07-01 | セイコーエプソン株式会社 | レベルシフト回路、電気光学装置、およびレベルシフト方法 |
| GB2455432B (en) * | 2007-12-14 | 2013-04-10 | Icera Inc | Voltage control |
| JP4686589B2 (ja) * | 2008-11-17 | 2011-05-25 | 三菱電機株式会社 | レベルシフト回路 |
| CN106027014B (zh) | 2012-05-11 | 2019-10-01 | 意法半导体研发(深圳)有限公司 | 用于功率驱动器电路应用的电流斜率控制方法和装置 |
| CN103426395B (zh) | 2012-05-24 | 2016-12-14 | 意法半导体研发(深圳)有限公司 | 用于功率驱动器电路应用的电压斜率控制方法和装置 |
| KR101322738B1 (ko) * | 2012-11-08 | 2013-11-04 | 숭실대학교산학협력단 | 스위치 제어를 위한 레벨 컨버터 |
| TWI606683B (zh) * | 2016-05-03 | 2017-11-21 | 國立中興大學 | 零靜功耗高低多端互補式多位準轉換器 |
| CN107623518B (zh) * | 2017-09-26 | 2024-05-14 | 北京集创北方科技股份有限公司 | 电平转换电路和应用电平转换电路的方法 |
| US11411394B2 (en) * | 2020-12-31 | 2022-08-09 | Skyechip Sdn Bhd | Voltage clamping circuit for protecting an internal circuitry and a method of operating thereof |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4486670A (en) * | 1982-01-19 | 1984-12-04 | Intersil, Inc. | Monolithic CMOS low power digital level shifter |
| JPH01231418A (ja) * | 1988-03-11 | 1989-09-14 | Hitachi Ltd | 入力バッファ回路 |
| JPH01176115A (ja) * | 1987-12-29 | 1989-07-12 | Nec Corp | 半導体集積回路 |
| JPH0691442B2 (ja) * | 1988-03-31 | 1994-11-14 | 日本電気株式会社 | レベルシフト回路 |
| JPH03291013A (ja) | 1990-04-09 | 1991-12-20 | Sumitomo Electric Ind Ltd | レベルシフト回路 |
| JPH0497616A (ja) * | 1990-08-16 | 1992-03-30 | Toshiba Corp | レベルシフタ回路 |
| JPH0637624A (ja) * | 1992-07-13 | 1994-02-10 | Nec Corp | レベル変換回路 |
| JP2836412B2 (ja) | 1992-12-04 | 1998-12-14 | 日本電気株式会社 | レベル変換回路 |
| JPH06204850A (ja) * | 1993-01-07 | 1994-07-22 | Oki Electric Ind Co Ltd | レベルシフタ回路 |
| JPH09205351A (ja) * | 1996-01-25 | 1997-08-05 | Sony Corp | レベルシフト回路 |
| JP3695967B2 (ja) * | 1998-11-16 | 2005-09-14 | 株式会社東芝 | 半導体集積回路装置 |
| GB2347567A (en) * | 1999-03-05 | 2000-09-06 | Sharp Kk | CMOS level shifters and sense amplifiers |
| JP3583999B2 (ja) * | 2000-03-01 | 2004-11-04 | 三洋電機株式会社 | レベル変換回路 |
-
2002
- 2002-07-05 TW TW091114916A patent/TWI237947B/zh not_active IP Right Cessation
- 2002-07-10 KR KR1020047000337A patent/KR100639741B1/ko not_active IP Right Cessation
- 2002-07-10 CN CNB028139283A patent/CN100527624C/zh not_active Expired - Fee Related
- 2002-07-10 JP JP2003513128A patent/JPWO2003007477A1/ja active Pending
- 2002-07-10 WO PCT/JP2002/007026 patent/WO2003007477A1/ja active Application Filing
-
2004
- 2004-01-12 US US10/754,926 patent/US7078934B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| WO2003007477A1 (fr) | 2003-01-23 |
| CN100527624C (zh) | 2009-08-12 |
| KR100639741B1 (ko) | 2006-10-31 |
| TWI237947B (en) | 2005-08-11 |
| KR20040015342A (ko) | 2004-02-18 |
| US7078934B2 (en) | 2006-07-18 |
| US20040140829A1 (en) | 2004-07-22 |
| CN1526200A (zh) | 2004-09-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050113 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061107 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061225 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070123 |