JP2008048254A - レベル変換回路及び半導体装置 - Google Patents

Abstract

【課題】従来のレベル変換回路では、周波数の高い信号を伝達する場合に、信号の振幅が減衰してしまう問題があった。
【解決手段】本発明にかかるレベル変換回路２０は、同一の導電型の半導体で形成される第１乃至第４のトランジスタを有し、第１のトランジスタは、第１の電源と第２の出力端子との間に接続され、第２のトランジスタは、第２の電源と第１の出力端子との間に接続され、第３のトランジスタは、第１の電源と第１の出力端子との間に接続され、前記第４のトランジスタは、第２の電源と第２の出力端子との間に接続され、第１、第２のトランジスタには、第１の差動信号のうち一方の信号が入力され、第３、第４のトランジスタには、前記第１の差動信号のうち他方の信号が入力されることを特徴とするものである。
【選択図】図４

Description

本発明はレベル変換回路及び半導体装置に関し、特に広い帯域に亘って伝達する信号の減衰を抑制するレベル変換回路及び半導体装置に関する。

近年、半導体装置の動作速度が高速化している。そのため、例えば半導体装置間で送受信される信号の周波数が増大している。このような高周波の信号を送受信する場合、信号の振幅を小さくし、かつ、信号を差動信号として扱うことが一般的に行われている。信号の振幅を小さくすることで、出力バッファの電流駆動能力を増大させることなく、高速に変化する信号を生成することが可能になる。また、信号を差動信号とすることで、小振幅の信号のノイズ耐性を向上させることが可能になる。このような小振幅信号には、例えば電源電圧と接地電圧との電圧よりも小さな振幅を有するＣＭＬ（Current Mode Logic）レベル信号などがある。これに対して、接地電圧から電源電圧までの大きな振幅を有する信号をＣＭＯＳ（Complementary Metal Oxide Semiconductor）レベル信号と称する。

ＣＭＬレベル信号を扱う回路の一例を図１２及び図１３に示す。図１２に送信回路１００を示す。送信回路１００は、ＣＭＬレベル信号を送信する回路であって、パラレルに入力されるＣＭＯＳレベル信号をシリアルに出力されるＣＭＬレベル信号に変換する。ここで、このＣＭＬレベル信号は、差動動作し、振幅の中心電圧が接地電圧に近い信号である。この信号をＰＭＯＳ−ＣＭＬレベル信号と称する。一方、差動動作し、振幅の中心電圧が電源電圧に近い信号をＮＭＯＳ−ＣＭＬレベル信号と称する。

送信回路１００は、パラレル−シリアル変換回路１０１、ＣＭＯＳ増幅回路１０２、ＰＭＯＳ−ＣＭＬ増幅回路１０３を有している。ＣＭＯＳ増幅回路１０２は、ＣＭＯＳトランジスタで構成される。また、ＣＭＯＳレベルを有するシングルエンド信号からＣＭＯＳレベルを有する差動信号を生成して出力する。パラレル−シリアル変換回路１０１は、ＣＭＯＳ増幅回路１０２から入力されるパラレル信号をシリアル信号に変換して出力する。このとき、パラレル−シリアル変換回路１０１は、ＣＭＯＳレベル信号をＰＭＯＳ−ＣＭＬレベル信号に変換する。従って、パラレル−シリアル変換回路１０１は、ＰＭＯＳ−ＣＭＬレベル信号を生成するために、ＰＭＯＳトランジスタで差動対が構成されるＰＭＯＳ−ＣＭＬ増幅回路を有している。ＰＭＯＳ−ＣＭＬ増幅回路１０３は、ＰＭＯＳトランジスタで差動対が構成される増幅回路である。また、ＰＭＯＳ−ＣＭＬ増幅回路１０３は、出力インピーダンスをＰＭＯＳ−ＣＭＬ増幅回路の出力に接続される負荷抵抗ＲＬｔ、ＲＬｂとマッチングさせて、ＰＭＯＳ−ＣＭＬレベル信号を出力する。出力されるＰＭＯＳ−ＣＭＬレベル信号は、パラレル−シリアル変換回路１０１の出力に基づき生成される。

一方、図１３に示す受信回路２００は、ＣＭＬレベル信号を受信する回路であって、シリアルに入力されるＣＭＬレベル信号をパラレルに出力されるＣＭＯＳレベル信号に変換する。ここで、このＣＭＬレベル信号は、ＰＭＯＳ−ＣＭＬレベル信号である。

受信回路２００は、シリアル−パラレル変換回路２０１、ＰＭＯＳ−ＣＭＬ増幅回路２０２、ＣＭＯＳ増幅回路２０３、レベル変換回路２０４を有している。ＰＭＯＳ−ＣＭＬ増幅回路２０２は、ＰＭＯＳトランジスタで差動対が構成される。ＰＭＯＳ−ＣＭＬ増幅回路２０２は、ＰＭＯＳ−ＣＭＬレベル信号を受信する入力バッファとして動作する。シリアル−パラレル変換回路２０１は、ＰＭＯＳ−ＣＭＬ増幅回路２０２から入力されるシリアル信号をパラレル信号に変換して出力する。シリアル−パラレル変換回路２０１は、ＰＭＯＳ−ＣＭＬレベル信号を扱うためにＰＭＯＳトランジスタで差動対が構成されるＰＭＯＳ−ＣＭＬ増幅回路を有している。レベル変換回路２０４は、例えば図１４、１５に示すような差動増幅回路であって、ＣＭＬレベルで入力される信号をＣＭＯＳレベルの信号に変換する。なお、レベル変換回路２０４の他の例が特許文献１〜３に開示されている。ＣＭＯＳ増幅回路２０３は、ＣＭＯＳトランジスタで構成される。
特開平６−１５２３７９号公報 特開平９−２６１０３２号公報 特開２００４−１２８７４７号公報

接地電圧に近いレベルのＣＭＬレベル信号を扱う場合、ＮＭＯＳトランジスタで差動対を構成した増幅回路を使用することはできない。これは、このような低いレベルの信号では、ＮＭＯＳトランジスタのゲート電圧が閾値を越えないためである。従って、このような低い信号レベルの差動信号を扱う場合、差動対をＰＭＯＳトランジスタで構成する必要がある。

しかしながら、ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタに比べキャリアの移動度が低いために、伝達できる信号の周波数がＮＭＯＳトランジスタよりも劣ることが一般的に知られている。そのため、低い信号レベルのＣＭＬレベル信号を扱う場合、上記のＰＭＯＳ−ＣＭＬ増幅回路を使用した回路では、高い周波数の信号を伝達できない問題がある。

本発明にかかるレベル変換回路は、同一の導電型の半導体で形成される第１乃至第４のトランジスタを有し、前記第１のトランジスタは、第１の電源と第２の出力端子との間に接続され、前記第２のトランジスタは、第２の電源と第１の出力端子との間に接続され、前記第３のトランジスタは、前記第１の電源と前記第１の出力端子との間に接続され、前記第４のトランジスタは、前記第２の電源と前記第２の出力端子との間に接続され、前記第１、第２のトランジスタには、第１の差動信号のうち一方の信号が入力され、前記第３、第４のトランジスタには、前記第１の差動信号のうち他方の信号が入力されることを特徴とするものである。

また、本発明にかかるレベル変換回路は、同一の導電型の半導体で形成される第１乃至第４のトランジスタを有し、第１の電源にソースが接続され第２の出力端子にドレインが接続される前記第１のトランジスタと、第２の電源にドレインが接続され前記第２の出力端子にソースが接続される前記第４のトランジスタとを備える第１のソースフォロワと、前記第１の電源にソースが接続され第１の出力端子にドレインが接続される前記第３のトランジスタと、前記第２の電源にドレインが接続され前記第１の出力端子にソースが接続される前記第２の第２のトランジスタを備える第２のソースフォロワとを有し、前記第１、第２のトランジスタには、第１の差動信号のうち一方の信号が入力され、前記第３、第４のトランジスタには、前記第１の差動信号のうち他方の信号が入力されることを特徴とするものである。

本発明にかかるレベル変換回路によれば、第１、第３のトランジスタがソースフォロワの電流源として動作する。また、出力信号の振幅は第１、第４のトランジスタで発生する抵抗の比によって設定される。つまり、第１、第４トランジスタの抵抗比及び第２、第３のトランジスタの抵抗比を一定に保ちながら、トランジスタの抵抗値を低減することが可能である。これによって、ソースフォロワの増幅段として動作する第２、第４のトランジスタに供給する電流量を多くしてトランジスタのキャリアの移動度を高めることで周波数特性を改善することが可能である。さらに、出力信号の振幅を大きくすることが可能である。

一方、本発明にかかる半導体装置は、差動入力信号を第１の信号レベルを有する第１の差動信号に変換する第１のレベル変換回路と、差動入力信号を第２の信号レベルを有する第２の差動信号に変換する第２のレベル変換回路と、前記第１の差動信号を前記第２の差動信号に変換する第３のレベル変換回路とを有し、前記第１のレベル変換回路と前記第２のレベル変換回路との間に前記第３のレベル変換回路が接続されることを特徴とするものである。

本発明にかかる半導体装置によれば、第１の差動信号をＮＭＯＳ−ＣＭＬレベル信号とし、第２の差動信号をＰＭＯＳ−ＣＭＬレベル信号とした場合、第３のレベル変換回路によって、ＮＭＯＳ−ＣＭＬレベル信号をＰＭＯＳ−ＣＭＬレベル信号に変換することが可能である。従って、本発明にかかる半導体装置によれば、第１のレベル変換回路として周波数特性に優れるＮＭＯＳ−ＣＭＬ増幅回路を使用し、第２のレベル変換回路として周波数特性の劣るＰＭＯＳ−ＣＭＬ増幅回路を使用することで、ＰＭＯＳ−ＣＭＬレベル信号を広い帯域で振幅を減衰させることなく伝達することが可能である。

なお、第１の差動信号をＰＭＯＳ−ＣＭＬレベル信号とし、第２の差動信号をＮＭＯＳ−ＣＭＬレベル信号とすることも可能である。このとき、第１のレベル変換回路は、ＰＭＯＳ−ＣＭＬ増幅回路を使用し、第２のレベル変換回路は、ＮＭＯＳ−ＣＭＬ増幅回路を使用する。

本発明にかかるレベル変換回路及び半導体装置によれば、トランジスタの特性による周波数特性の劣化を改善することが可能である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１では、半導体装置の送信回路に本発明の回路を用いた場合について説明する。実施の形態１にかかる送信回路１のブロック図を示す。図１に示すように、送信回路１はＮＭＯＳ−ＣＭＬ増幅回路１０、レベル変換回路２０、ＰＭＯＳ−ＣＭＬ増幅回路３０を有している。実施の形態１においては、第１のレベル変換回路としてＮＭＯＳ−ＣＭＬ増幅回路１０が使用され、第２のレベル変換回路としてＰＭＯＳ−ＣＭＬ増幅回路３０が使用され、第３のレベル変換回路としてレベル変換回路２０が使用される。なお、半導体装置は、送信回路１に加え、その他の信号処理を行う回路（不図示）を有している。そして、ＮＭＯＳ−ＣＭＬ増幅回路１０に入力される差動信号（図中のＩＴ、ＩＢ）は、それらの回路にて生成される。

ＮＭＯＳ−ＣＭＬ増幅回路１０は、差動入力信号ＩＴ、ＩＢの信号レベルを第１の信号レベル（例えば、ＮＭＯＳ−ＣＭＬレベル）に変換して第１の差動信号を出力する。本実施の形態においては、差動入力信号の信号レベルは、ＣＭＯＳレベル又はＮＭＯＳ−ＣＭＬレベルである。レベル変換回路２０は、第１の信号レベルを有する第１の差動信号の信号レベルを第２の信号レベル（例えば、ＰＭＯＳ−ＣＭＬレベル）に変換して第２の差動信号を出力する。ＰＭＯＳ−ＣＭＬ増幅回路３０は、半導体装置の出力バッファとして動作する。つまり、第２の差動信号を受信して、受信した第２の差動信号を差動出力信号ＯＴ、ＯＢとして出力する。このとき、ＰＭＯＳ−ＣＭＬ増幅回路３０の出力インピーダンスは、外部に接続される負荷抵抗ＲＬｔ、ＲＬｂのインピーダンスが同じになるように設定される。この状態をインピーダンスマッチングがとれている状態と称す。なお、図１では負荷抵抗ＲＬｔ、ＲＬｂは、半導体装置の外部に接続されているが、これは半導体装置内に内蔵されたものであっても良い。

ＣＭＬレベル信号について説明する。ＣＭＬレベル信号は、接地電圧から電源電圧までの振幅を有するＣＭＯＳレベル信号に比べ振幅が小さい信号である。ＣＭＬレベル信号は、例えば、接地電圧がＶＳＳであって、電源電圧がＶＤＤである場合、電源電圧の半分の振幅を有する。本実施の形態では、電源電圧に近い信号レベル（例えば、ＶＤＤ／２からＶＤＤまでの振幅及び信号レベル）のＣＭＬレベル信号をＮＭＯＳ−ＣＭＬレベル信号と称し、接地電圧に近い信号レベル（例えば、ＶＳＳからＶＤＤ／２の振幅及び信号レベル）のＣＭＬレベル信号をＰＭＯＳ−ＣＭＬレベルと称す。なお、ＣＭＬレベル信号の振幅及び信号レベルは、上記の場合に限られるものではなく、例えば、０．１Ｖ程度の振幅であっても良い。

ここで、ＮＭＯＳ−ＣＭＬ増幅回路１０、レベル変換回路２０、ＰＭＯＳ−ＣＭＬ増幅回路３０についてより詳細に説明する。図２にＮＭＯＳ−ＣＭＬ増幅回路１０の回路図を示す。ＮＭＯＳ−ＣＭＬ増幅回路１０は、ＮＭＯＳ−ＣＭＬレベル信号の入力を可能にするために、ＮＭＯＳトランジスタで構成される差動対を有している。図２に示すように、ＮＭＯＳ−ＣＭＬ増幅回路１０は、ＮＭＯＳトランジスタＮ１〜Ｎ３、抵抗Ｒｎ１、Ｒｎ２を有している。ＮＭＯＳトランジスタＮ１、Ｎ２は、差動対を構成している。ＮＭＯＳトランジスタＮ１のゲートには、差動入力信号のうち一方の差動信号（例えば、差動信号ＩＴ）が入力される。ＮＭＯＳトランジスタＮ２のゲートには、差動入力信号のうち他方の差動信号（例えば、差動信号ＩＢ）が入力される。この差動信号ＩＴ、ＩＢは、互いに反転した信号である。

また、ＮＭＯＳトランジスタＮ１、Ｎ２のソースは共通に接続されており、その共通接続点と第１の電源（例えば、接地電圧）との間には、ＮＭＯＳトランジスタＮ３が接続されている。ＮＭＯＳトランジスタＮ３は、ゲートに印加されるバイアス電圧ＶＢの電圧値に応じた電流を差動対に供給する。ＮＭＯＳトランジスタＮ１のドレインと第２の電源（例えば、電源電圧）との間には抵抗Ｒｎ１が接続されている。そして、ＮＭＯＳトランジスタＮ１と抵抗Ｒｎ１との接続点からＮＭＯＳ−ＣＭＬ増幅回路１０が出力する差動出力信号のうち一方の差動信号ＯＢが出力される。ＮＭＯＳトランジスタＮ２のドレインと電源電圧との間には抵抗Ｒｎ２が接続されている。そして、ＮＭＯＳトランジスタＮ２と抵抗Ｒｎ２との接続点からＮＭＯＳ−ＣＭＬ増幅回路１０が出力する差動出力信号のうち他方の差動信号ＯＴが出力される。ＮＭＯＳ−ＣＭＬ増幅回路１０が出力する差動信号ＯＢ、ＯＴの信号レベルは、ＮＭＯＳ−ＣＭＬレベルである。また、ＮＭＯＳ−ＣＭＬ増幅回路１０が出力する差動信号ＯＢ、ＯＴの振幅は、抵抗Ｒｎ１、Ｒｎ２の抵抗値とそれぞれの抵抗に流れる電流によって設定される。

図３にＰＭＯＳ−ＣＭＬ増幅回路３０の回路図を示す。ＰＭＯＳ−ＣＭＬ増幅回路３０は、ＰＭＯＳ−ＣＭＬレベル信号の入力を可能にするために、ＰＭＯＳトランジスタで構成される差動対を有している。図３に示すように、ＰＭＯＳ−ＣＭＬ増幅回路３０は、ＰＭＯＳトランジスタＰ１〜Ｐ３、抵抗Ｒｐ１、Ｒｐ２を有している。ＰＭＯＳトランジスタＰ１、Ｐ２は、差動対を構成している。ＰＭＯＳトランジスタＰ１のゲートには、差動入力信号のうち一方の差動信号（例えば、差動信号ＩＴ）が入力される。ＰＭＯＳトランジスタＰ２のゲートには、差動入力信号のうち他方の差動信号（例えば、差動信号ＩＢ）が入力される。この差動信号ＩＴ、ＩＢは、互いに反転した信号である。

また、ＰＭＯＳトランジスタＰ１、Ｐ２のソースは共通に接続されており、その共通接続点と電源電圧との間には、ＰＭＯＳトランジスタＰ３が接続されている。ＰＭＯＳトランジスタＰ３は、ゲートに印加されるバイアス電圧ＶＢの電圧値に応じた電流を差動対に供給する。ＰＭＯＳトランジスタＰ１のドレインと接地電圧との間には抵抗Ｒｐ１が接続されている。そして、ＰＭＯＳトランジスタＰ１と抵抗Ｒｐ１との接続点からＰＭＯＳ−ＣＭＬ増幅回路３０が出力する差動出力信号のうち一方の差動信号ＯＢが出力される。ＰＭＯＳトランジスタＰ２のドレインと接地電圧との間には抵抗Ｒｐ２が接続されている。そして、ＰＭＯＳトランジスタＰ２と抵抗Ｒｐ２との接続点からＰＭＯＳ−ＣＭＬ増幅回路３０が出力する差動出力信号のうち他方の差動信号ＯＴが出力される。ＰＭＯＳ−ＣＭＬ増幅回路３０が出力する差動信号ＯＢ、ＯＴの信号レベルは、ＰＭＯＳ−ＣＭＬレベルである。また、ＰＭＯＳ−ＣＭＬ増幅回路３０が出力する差動信号ＯＢ、ＯＴの振幅は、抵抗Ｒｐ１、Ｒｐ２の抵抗値とそれぞれの抵抗に流れる電流によって設定される。

図４にレベル変換回路２０の回路図を示す。本実施の形態にかかるレベル変換回路２０は、第１の差動信号（例えば、ＮＭＯＳ−ＣＭＬレベルの差動信号）を入力し、第２の差動信号（例えば、ＰＭＯＳ−ＣＭＬレベルの差動信号）を出力するために、ＮＭＯＳトランジスタで構成される。図４に示すようにレベル変換回路２０は、第１のソースフォロワ２１、第２のソースフォロワ２２、周波数特性調整回路２３を有している。

第１のソースフォロワ２１は、第１のトランジスタ（例えば、ＮＭＯＳトランジスタＮ４）、第４のトランジスタ（例えば、ＮＭＯＳトランジスタＮ７）を有している。ＮＭＯＳトランジスタＮ４は、接地電圧にソースが接続され、第２の出力端子にドレインが接続されている。ＮＭＯＳトランジスタＮ７は、電源電圧にドレインが接続され、第２の出力端子にソースが接続されている。ＮＭＯＳトランジスタＮ４のゲートには、第１の差動信号のうち一方の差動信号（例えば、差動入力信号ＩＴ）が入力され、ＮＭＯＳトランジスタＮ７のゲートには、第１の差動信号のうち他方の差動信号（例えば、差動入力信号ＩＢ）が入力される。第２の出力端子からは、第２の差動信号のうち一方の差動信号ＯＢが出力される。

また、ＮＭＯＳトランジスタＮ４は、第１のソースフォロワ２１の電流源として動作する。一方、ＮＭＯＳトランジスタＮ７は、第１のソースフォロワ２１の増幅段として動作する。この差動信号ＯＢの振幅及び信号レベルは、ＮＭＯＳトランジスタＮ４とＮＭＯＳトランジスタＮ７とで発生する抵抗値の比に基づいて設定される。また、増幅段として動作するＮＭＯＳトランジスタＮ７に流れる電流は、電源電圧とＮＭＯＳトランジスタＮ４で発生する抵抗値とＮＭＯＳトランジスタＮ７で発生する抵抗値との和とに基づき設定される。つまり、トランジスタで発生する抵抗値を小さくすることで、ＮＭＯＳトランジスタＮ７に流れる電流量を増加させることが可能である。このとき、ＮＭＯＳトランジスタＮ４とＮＭＯＳトランジスタＮ７とで発生する抵抗値の比は、差動信号ＯＢの振幅がある程度の大きさになるように設定する。

第２のソースフォロワ２２は、第２のトランジスタ（例えば、ＮＭＯＳトランジスタＮ５）、第３のトランジスタ（例えば、ＮＭＯＳトランジスタＮ６）を有している。ＮＭＯＳトランジスタＮ６は、接地電圧にソースが接続され、第１の出力端子にドレインが接続されている。ＮＭＯＳトランジスタＮ５は、電源電圧にドレインが接続され、第１の出力端子にソースが接続されている。ＮＭＯＳトランジスタＮ５のゲートには、第１の差動信号のうち差動入力信号ＩＴが入力され、ＮＭＯＳトランジスタＮ６のゲートには、第１の差動信号のうち差動入力信号ＩＢが入力される。第１の出力端子からは、第２の差動信号のうち他方の差動信号ＯＴが出力される。

また、ＮＭＯＳトランジスタＮ６は、第２のソースフォロワ２２の電流源として動作する。一方、ＮＭＯＳトランジスタＮ５は、第２のソースフォロワ２２の増幅段として動作する。この差動信号ＯＴの振幅及び信号レベルは、ＮＭＯＳトランジスタＮ５とＮＭＯＳトランジスタＮ６とで発生する抵抗値の比に基づいて設定される。また、増幅段として動作するＮＭＯＳトランジスタＮ５に流れる電流は、電源電圧とＮＭＯＳトランジスタＮ５で発生する抵抗値とＮＭＯＳトランジスタＮ６で発生する抵抗値との和とに基づき設定される。つまり、トランジスタで発生する抵抗値を小さくすることで、ＮＭＯＳトランジスタＮ５に流れる電流量を増加させることが可能である。このとき、ＮＭＯＳトランジスタＮ５とＮＭＯＳトランジスタＮ６とで発生する抵抗値の比は、差動信号ＯＴの振幅がある程度の大きさになるように設定する。

周波数特性調整回路２３は、第１の出力端子と第２の出力端子との間に接続される。周波数特性調整回路２３は、抵抗Ｒ１、Ｒ２、インダクタＬを有している。図４に示す例では、インダクタＬの両端に抵抗Ｒ１、Ｒ２がそれぞれ配置され、抵抗Ｒ１、Ｒ２、インダクタＬが直列に接続されている。周波数特性調整回路２３は、これらの抵抗、インダクタと、第１、第２の出力端子に接続されるトランジスタのドレイン容量やゲート容量などとでフィルタを形成し、伝達する信号のカットオフ周波数近傍の周波数特性を調整する。なお、周波数特性とは、信号の周波数の増加に対する信号振幅の変化をいう。以下の説明では、より高い周波数まで信号の振幅を一定に保つことができるトランジスタを、周波数特性が優れているトランジスタと称する。

なお、周波数特性調整回路２３は、回路全体の周波数特性を考慮して、挿入しない場合も考えられる。また、図４に示す例では、抵抗とインダクタとを有しているが、いずれか一方のみを接続しても良い。以下に周波数特性調整回路２３の特性を変更した場合の違いについて説明する。図５〜７に、周波数特性調整回路２３の特性を変更した場合に伝達される信号の波形を示す。

図５に示す例は、周波数特性調整回路２３を接続しない第１の条件において、伝達される信号の波形を示すものである。図５に示す波形は、上段の波形がレベル変換回路２０の入力信号の波形であり、中段の波形がレベル変換回路２０の出力信号の波形である。また、下段の波形は、ＰＭＯＳ−ＣＭＬ増幅回路３０の出力信号の波形である。

図５に示すように、この場合、レベル変換回路２０は、入力信号の信号レベルをＮＭＯＳ−ＣＭＬレベルからＰＭＯＳ−ＣＭＬレベルに変換する。このとき信号の振幅は、若干小さくなる。レベル変換回路２０の出力信号の振幅は、直列に接続されるＮＭＯＳトランジスタで発生する抵抗値の比によって設定される。また、タイミングＴ２〜Ｔ５の期間で、入力信号が"０""１""０"と変化するが、この期間のうちタイミングＴ３〜Ｔ４の期間における出力信号のレベルは、他の期間に比べて信号レベルの減衰が大きい。これは、トランジスタの周波数特性に依存するものである。具体的には、伝達できる信号の周波数が、ＮＭＯＳトランジスタＮ４〜Ｎ７が伝達できる信号の帯域の限界付近にあるために、トランジスタのスルーレートが信号の変化に追従できないためである。

また、ＰＭＯＳ−ＣＭＬ増幅回路３０の出力信号の信号レベルは、レベル変換回路２０の出力信号の信号レベルとほぼ同じである。そして、タイミングＴ３〜Ｔ４の期間における信号の減衰は、レベル変換回路２０の出力信号よりも大きくなる。これは、ＰＭＯＳトランジスタＰ１、Ｐ２の周波数特性に依存するものである。

図６に示す例は、周波数特性調整回路２３を接続した第２の条件において、伝達される信号の波形を示すものである。図６に示す波形は、上段の波形がレベル変換回路２０の入力信号の波形であり、中段の波形がレベル変換回路２０の出力信号の波形である。また、下段の波形は、ＰＭＯＳ−ＣＭＬ増幅回路３０の出力信号の波形である。

図６に示すように、この場合、レベル変換回路２０は、入力信号の信号レベルをＮＭＯＳ−ＣＭＬレベルからＰＭＯＳ−ＣＭＬレベルに変換する。このとき信号の振幅は、若干小さくなる。レベル変換回路２０の出力信号の振幅は、直列に接続されるＮＭＯＳトランジスタで発生する抵抗値の比、及び、周波数特性調整回路２３の抵抗Ｒ１、Ｒ２の値によって設定される。また、タイミングＴ２〜Ｔ５の期間で、入力信号が"０""１""０"と変化するが、この期間のうちタイミングＴ３〜Ｔ４の期間における出力信号のレベルの減衰は、他の期間よりもやや大きくなる。これは、トランジスタの周波数特性による振幅の減衰を補うように、周波数特性調整回路２３によって、トランジスタの周波数特性を補正したためである。つまり、周波数特性調整回路２３は、レベル変換回路２０の出力信号の振幅が減衰するカットオフ周波数近傍の周波数特性を強調することで、この減衰を補正する。なお、この補正の程度は、周波数特性調整回路２３の抵抗Ｒ１、Ｒ２、インダクタＬの値と、ＮＭＯＳトランジスタＮ５、Ｎ７の拡散層容量、ＰＭＯＳ−ＣＭＬ回路のＰＭＯＳトランジスタＰ１、Ｐ２のゲート容量などの値と、によって設定される。

また、ＰＭＯＳ−ＣＭＬ増幅回路３０の出力信号の信号レベルは、レベル変換回路２０の出力信号の信号レベルとほぼ同じである。そして、タイミングＴ３〜Ｔ４の期間における信号の減衰は、図５に示す例ほど大きくはなく、他の期間の振幅とほぼ同じである。

図７に示す例は、周波数特性調整回路２３を接続した第３の条件において、伝達される信号の波形を示すものである。図６に示す例は、レベル変換回路２０の出力信号の振幅をできるだけ一定に保つように補正していたのに対し、図７に示す例は、信号が変化する期間における振幅を他の期間よりも大きくするように補正するものである。このような補正を行う周波数特性調整回路２３を有するレベル変換回路２０を送信回路１に使用することで、送信回路１をプリエンファシス回路として使用することが可能である。プリエンファシス回路は、例えば、出力に接続される配線によって、出力信号の変化がなだらかになるのを防ぐために、予め出力信号の立ち上がりを強調する。図７に示す波形は、上段の波形がレベル変換回路２０の入力信号の波形であり、中段の波形がレベル変換回路２０の出力信号の波形である。また、下段の波形は、ＰＭＯＳ−ＣＭＬ増幅回路３０の出力信号の波形である。

図７に示すように、この場合、レベル変換回路２０は、入力信号の信号レベルをＮＭＯＳ−ＣＭＬレベルからＰＭＯＳ−ＣＭＬレベルに変換する。このとき信号の振幅は小さくなる。レベル変換回路２０の出力信号の振幅は、直列に接続されるＮＭＯＳトランジスタで発生する抵抗値の比、及び、周波数特性調整回路２３の抵抗Ｒ１、Ｒ２の値によって設定される。また、タイミングＴ１〜Ｔ５の期間で、入力信号が"０""０""１""０"と変化するが、この期間のうちタイミングＴ２〜Ｔ３の期間の出力信号のレベルは、他の期間よりも小さくなる。これは、タイミングＴ２で入力信号のレベル変化がなく、出力信号の周波数が等価的に低くなるために、レベル変換回路２０の増幅率が低い状態となるためである。一方、タイミングＴ３〜Ｔ４の期間におる出力信号のレベルは、タイミングＴ２〜Ｔ３の期間よりも大きくなる。これは、タイミングＴ３で入力信号のレベルが変化し、入力信号の周波数が等価的に高くなるために、レベル変換回路２０の増幅率が高い状態となるためである。つまり、周波数特性調整回路２３によって、出力信号のカットオフ周波数近傍の周波数特性を強調することで、トランジスタの周波数特性を補正する。すなわち、周波数特性調整回路２３は、レベル変換回路２０の出力信号のカットオフ周波数近傍の周波数特性を強調することで、出力信号のカットオフ周波数近傍の振幅を増幅する。なお、この補正の程度は、周波数特性調整回路２３の抵抗Ｒ１、Ｒ２、インダクタＬの値と、ＮＭＯＳトランジスタＮ５、Ｎ７の拡散層容量、ＰＭＯＳ−ＣＭＬ回路のＰＭＯＳトランジスタＰ１、Ｐ２のゲート容量などの値と、によって設定される。

また、ＰＭＯＳ−ＣＭＬ増幅回路３０の出力信号の信号レベルは、レベル変換回路２０の出力信号の信号レベルとほぼ同じである。そして、タイミングＴ３〜Ｔ４の期間における信号の振幅は、レベル変換回路２０の出力信号と同様に他の期間の振幅よりも大きくなる。

ここで、第１の条件〜第３の条件における周波数特性について説明する。それぞれの条件における周波数特性のグラフを図８、９に示す。図８に示すグラフは、横軸（対数軸）に信号の周波数を示し、縦軸（線形軸）にレベル変換回路２０の入出力信号の増幅率を示したものである。図８に示すように、第１の条件では、信号の周波数が１．５ＧＨｚとなるあたりから増幅率の減衰が開始され、増幅率の減衰が−３ｄＢとなる周波数は、約６ＧＨｚである。つまり、第１の条件におけるカットオフ周波数は６ＧＨｚである。第２の条件では、信号の周波数が２ＧＨｚとなるあたりから増幅率が若干大きくなり、５ＧＨｚあたりから増幅率が減衰する。つまり、第２の条件では、第１の条件におけるカットオフ周波数近傍における増幅率を若干大きくする。第３の条件では、信号の周波数が５００ＭＨｚとなるあたりから増幅率が大きくなり、５ＧＨｚあたりで増幅率のピークとなり、その後増幅率は減衰する。つまり、第３の条件では、第１の条件におけるカットオフ周波数近傍における増幅率を大きくすることで出力信号を強調している。

図９に示すグラフは、横軸（対数軸）に信号の周波数を示し、縦軸（線形軸）にレベル変換回路２０の入力信号に対するＰＭＯＳ−ＣＭＬ増幅回路３０の出力信号の増幅率を示したものである。図９に示すように、第１の条件では、信号の周波数が１ＧＨｚとなるあたりから増幅率の減衰が開始され、増幅率の減衰が−３ｄＢとなる周波数は、約４ＧＨｚである。つまり、第１の条件におけるカットオフ周波数は４ＧＨｚである。第２の条件では、信号の周波数が２ＧＨｚとなるあたりから増幅率の減衰が開始され、６ＧＨｚあたりで増幅率が−３ｄＢとなる。つまり、第２の条件では、第１の条件におけるカットオフ周波数近傍における増幅率を若干大きくすることで、ＰＭＯＳ−ＣＭＬ増幅回路３０の増幅率の減衰を補正している。第３の条件では、信号の周波数が５００ＭＨｚとなるあたりから増幅率が大きくなり、５ＧＨｚあたりで増幅率のピークとなり、その後増幅率は減衰する。つまり、第３の条件では、第１の条件におけるカットオフ周波数近傍における増幅率を大きくすることで出力信号を強調している。

上記説明より、本実施の形態の送信回路１によれば、レベル変換回路によって、ＮＭＯＳ−ＣＭＬレベルの信号をＰＭＯＳ−ＣＭＬレベルの信号に変換する。これによって、ＰＭＯＳ−ＣＭＬレベルの信号を出力しなければならない場合であっても、周波数特性の劣るＰＭＯＳ−ＣＭＬ増幅回路３０を使用する数を減らすことが可能である。つまり、高い周波数のＰＭＯＳ−ＣＭＬレベル信号の振幅の減衰を抑制しながら、信号の伝達が可能である。

また、レベル変換回路２０に周波数特性調整回路２３を接続することで、伝達する信号のカットオフ周波数近傍の周波数特性を強調する。これによって、ＰＭＯＳ−ＣＭＬ増幅回路３０で発生する振幅の減衰を補正することが可能である。強調の程度をさらに大きくした場合は、送信回路１をプリエンファシス回路とすることが可能である。

一方、レベル変換回路２０は、ＮＭＯＳトランジスタＮ４、Ｎ６を電流源とした第１のソースフォロワ２１及び第２のソースフォロワ２２を有している。ＮＭＯＳトランジスタＮ４、Ｎ６は、増幅段となるＮＭＯＳトランジスタＮ５、Ｎ７を駆動する信号と反転する信号に基づき動作する。これによって、レベル変換回路２０が出力する信号の振幅は、ＮＭＯＳトランジスタＮ４、Ｎ７で発生する抵抗の比、及び、ＮＭＯＳトランジスタＮ５、Ｎ６で発生する抵抗の比に基づき設定することが可能になる。つまり、トランジスタで発生する抵抗の比を出力信号の振幅に応じて一定にし、トランジスタで発生する抵抗の合計を小さくすることで、トランジスタに流れる電流が増大する。これによって、より高い周波数の信号を減衰なく伝達しながら、出力信号の振幅を大きくすることが可能である。一方、定電流源や抵抗を用いて増幅段を駆動するソースフォロワでは、振幅を大きくするために、トランジスタの抵抗値を大きくすると、トランジスタに流れる電流が減少するため、高い周波数の信号の振幅が減衰する問題がある。

実施の形態２
実施の形態２にかかる半導体装置は、実施の形態１にかかるＮＭＯＳ−ＣＭＬ増幅回路１０とＰＭＯＳ−ＣＭＯＳ増幅回路３０を用いて受信回路２を構成したものである。実施の形態２では、ＰＭＯＳ−ＣＭＬレベル信号をＮＭＯＳ−ＣＭＬレベル信号に変換するレベル変換回路４０を有している。

図１０に受信回路２のブロック図を示し、この図を参照して実施の形態２にかかる受信回路２について説明する。受信回路２は、半導体装置に入力される信号の受信部である。図１０に示すように、受信回路２はＮＭＯＳ−ＣＭＬ増幅回路１０、レベル変換回路４０、ＰＭＯＳ−ＣＭＬ増幅回路３０を有している。実施の形態２においては、第１のレベル変換回路としてＰＭＯＳ−ＣＭＬ増幅回路３０が使用され、第２のレベル変換回路としてＮＭＯＳ−ＣＭＬ増幅回路１０が使用され、第３のレベル変換回路としてレベル変換回路４０が使用される。なお、半導体装置は、受信回路２に加え、その他の信号処理を行う回路（不図示）を有している。そして、ＰＭＯＳ−ＣＭＬ増幅回路３０の入力と接地電位との間には、信号源抵抗ＲＬｔ、ＲＬｂが接続されている。この信号源抵抗は、半導体装置に内蔵されたものでも良く、また、外付けされるものでも良い。また、受信回路２が出力する差動信号（図中のＯＴ、ＯＢ）は、図示しない内部回路に送信される。

受信回路２は、ＰＭＯＳ−ＣＭＬ増幅回路３０とＮＭＯＳ−ＣＭＬ増幅回路１０との間に、レベル変換回路４０が接続されている。ここで、ＰＭＯＳ−ＣＭＬ増幅回路３０とＮＭＯＳ−ＣＭＬ増幅回路１０とは、実施の形態１と同じものであるため説明を省略する。レベル変換回路４０について説明する。本実施の形態にかかるレベル変換回路４０は、第１の差動信号（実施の形態２では、ＰＭＯＳ−ＣＭＬレベルの差動信号）を入力し、第２の差動信号（実施の形態２では、ＮＭＯＳ−ＣＭＬレベルの差動信号）を出力するために、ＰＭＯＳトランジスタで構成される。レベル変換回路４０の回路図を図１１に示す。図１１に示すように、レベル変換回路４０は、第１のソースフォロワ４１、第２のソースフォロワ４２、周波数特性調整回路４３を有している。

第１のソースフォロワ４１は、第１のトランジスタ（例えば、ＰＭＯＳトランジスタＰ４）、第４のトランジスタ（例えば、ＰＭＯＳトランジスタＰ７）を有している。ＰＭＯＳトランジスタＰ４は、第１の電源（実施の形態２では、電源電圧）にソースが接続され、第２の出力端子にドレインが接続されている。ＰＭＯＳトランジスタＰ７は、第２の電源（実施の形態２では、接地電圧）にドレインが接続され、第２の出力端子にソースが接続されている。ＰＭＯＳトランジスタＰ４のゲートには、第１の差動信号のうち一方の差動信号（例えば、差動入力信号ＩＢ）が入力され、ＰＭＯＳトランジスタＰ７のゲートには、第１の差動信号のうち他方の差動信号（例えば、差動入力信号ＩＴ）が入力される。第２の出力端子からは、第２の差動信号のうち一方の差動信号ＯＢが出力される。

また、ＰＭＯＳトランジスタＰ４は、第１のソースフォロワ４１の電流源として動作する。一方、ＰＭＯＳトランジスタＰ７は、第１のソースフォロワ４１の増幅段として動作する。この差動信号ＯＢの振幅及び信号レベルは、ＰＭＯＳトランジスタＰ４とＰＭＯＳトランジスタＰ７とで発生する抵抗値の比に基づいて設定される。また、増幅段として動作するＰＭＯＳトランジスタＰ７に流れる電流は、電源電圧とＰＭＯＳトランジスタＰ４で発生する抵抗値とＰＭＯＳトランジスタＰ７で発生する抵抗値との和とに基づき設定される。つまり、トランジスタで発生する抵抗値を小さくすることで、ＰＭＯＳトランジスタＰ７に流れる電流量を増加させることが可能である。このとき、ＰＭＯＳトランジスタＰ４とＰＭＯＳトランジスタＰ７とで発生する抵抗値の比は、差動信号ＯＢの振幅がある程度の大きさになるように設定する。

第２のソースフォロワ４２は、第２のトランジスタ（例えば、ＰＭＯＳトランジスタＰ５）、第３のトランジスタ（例えば、ＰＭＯＳトランジスタＰ６）を有している。ＰＭＯＳトランジスタＰ６は、電源電圧にソースが接続され、第１の出力端子にドレインが接続されている。ＰＭＯＳトランジスタＰ５は、接地電圧にドレインが接続され、第１の出力端子にソースが接続されている。ＰＭＯＳトランジスタＰ５のゲートには、第１の差動信号のうち差動入力信号ＩＢが入力され、ＰＭＯＳトランジスタＰ６のゲートには、第１の差動信号のうち差動入力信号ＩＴが入力される。第１の出力端子からは、第２の差動信号のうち他方の差動信号ＯＴが出力される。

また、ＰＭＯＳトランジスタＰ６は、第２のソースフォロワ４２の電流源として動作する。一方、ＰＭＯＳトランジスタＰ５は、第２のソースフォロワ４２の増幅段として動作する。この差動信号ＯＴの振幅及び信号レベルは、ＰＭＯＳトランジスタＰ５とＰＭＯＳトランジスタＰ６とで発生する抵抗値の比に基づいて設定される。また、増幅段として動作するＰＭＯＳトランジスタＰ５に流れる電流は、電源電圧とＰＭＯＳトランジスタＰ５で発生する抵抗値とＰＭＯＳトランジスタＰ６で発生する抵抗値との和とに基づき設定される。つまり、トランジスタで発生する抵抗値を小さくすることで、ＰＭＯＳトランジスタＰ５に流れる電流量を増加させることが可能である。このとき、ＰＭＯＳトランジスタＰ５とＰＭＯＳトランジスタＰ６とで発生する抵抗値の比は、差動信号ＯＴの振幅がある程度の大きさになるように設定する。

周波数特性調整回路４３は、第１の出力端子と第２の出力端子との間に接続される。周波数特性調整回路２３は、抵抗Ｒ１、Ｒ２、インダクタＬを有している。図４に示す例では、インダクタＬの両端に抵抗Ｒ１、Ｒ２がそれぞれ配置され、抵抗Ｒ１、Ｒ２、インダクタＬが直列に接続されている。周波数特性調整回路２３は、これらの抵抗、インダクタと、第１、第２の出力端子に接続されるトランジスタのドレイン容量やゲート容量などとでフィルタを形成し、伝達する信号のカットオフ周波数近傍の周波数特性を調整する。

上記説明より、実施の形態２にかかるレベル変換回路４０は、実施の形態１にかかるレベル変換回路２０をＰＭＯＳトランジスタを用いて構成したものに相当する。つまり、実施の形態２にかかるレベル変換回路４０によれば、ＰＭＯＳ−ＣＭＬ増幅回路３０の数を削減しながら、ＰＭＯＳ−ＣＭＬレベル信号の受信回路を構成することが可能である。また、レベル変換回路４０を用いることで、ＰＭＯＳ−ＣＭＬ増幅回路３０においてカットオフ周波数近傍で減衰する振幅を補正することが可能である。なお、受信回路２の周波数調整回路４３に実施の形態１の第３の条件のような特性を持たせた場合、受信回路２をイコライジング回路として使用することが可能である。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ＮＭＯＳ−ＣＭＬ増幅回路１０及びＰＭＯＳ−ＣＭＬ増幅回路３０は、上記実施の形態で例示したものに限らず、上記実施の形態とは異なる回路構成であってもかまわない。

実施の形態１にかかる送信回路のブロック図である。 実施の形態１にかかるＮＭＯＳ−ＣＭＬ増幅回路の回路図である。 実施の形態１にかかるＰＭＯＳ−ＣＭＬ増幅回路の回路図である。 実施の形態１にかかるレベル変換回路の回路図である。 実施の形態１にかかる送信回路の第１の条件における信号波形を示す図である。 実施の形態１にかかる送信回路の第２の条件における信号波形を示す図である。 実施の形態１にかかる送信回路の第３の条件における信号波形を示す図である。 実施の形態１にかかるレベル変換回路の周波数特性を示す図である。 実施の形態１にかかるレベル変換回路からＰＭＯＳ−ＣＭＬ増幅回路までの周波数特性を示す図である。 実施の形態２にかかる送信回路のブロック図である。 実施の形態２にかかるレベル変換回路の回路図である。 従来の送信回路のブロック図である。 従来の受信回路のブロック図である。 従来のレベル変換回路の回路図の一例である。 従来のレベル変換回路の回路図の一例である。

符号の説明

１ 送信回路
２ 受信回路
１０ ＮＭＯＳ−ＣＭＬ増幅回路
３０ ＰＭＯＳ−ＣＭＬ増幅回路
２０、４０ レベル変換回路
２１、４１ 第１のソースフォロワ
２２、４１ 第２のソースフォロワ
２３、４３ 周波数特性調整回路
Ｎ１〜Ｎ７ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ７ ＰＭＯＳトランジスタ
ＲＬｔ 信号源抵抗、負荷抵抗
ＲＬｂ 信号源抵抗、負荷抵抗
Ｒ１、Ｒ２、Ｒｎ１、Ｒｎ１、Ｒｐ１、Ｒｐ２ 抵抗
Ｌ インダクタ

Claims (16)

1. 同一の導電型の半導体で形成される第１乃至第４のトランジスタを有し、
   前記第１のトランジスタは、第１の電源と第２の出力端子との間に接続され、
   前記第２のトランジスタは、第２の電源と第１の出力端子との間に接続され、
   前記第３のトランジスタは、前記第１の電源と前記第１の出力端子との間に接続され、
   前記第４のトランジスタは、前記第２の電源と前記第２の出力端子との間に接続され、
   前記第１、第２のトランジスタには、第１の差動信号のうち一方の信号が入力され、
   前記第３、第４のトランジスタには、前記第１の差動信号のうち他方の信号が入力されることを特徴とするレベル変換回路。
2. 前記第１、第２の出力端子の間に抵抗が接続されていることを特徴とする請求項１に記載のレベルシフト回路。
3. 前記第１、第２の出力端子の間にインダクタが接続されていることを特徴とする請求項１に記載のレベルシフト回路。
4. 前記第１、第２の出力端子の間に抵抗及びインダクタが接続されていることを特徴とする請求項１に記載のレベルシフト回路。
5. 前記レベル変換回路は、前記第１の差動信号の信号レベルをレベルシフトさせた第２の差動信号を出力することを特徴とする請求項１乃至４のいずれか１項に記載のレベル変換回路。
6. 前記第１、第２の差動信号は、第１の電源と第２の電源との電位差よりも小さい振幅を有するＣＭＬレベルの信号であることを特徴とする請求項５に記載のレベル変換回路。
7. 前記第１の出力端子から出力される前記第２の差動信号の振幅及び信号レベルは、前記第２のトランジスタ及び前記第３のトランジスタで発生する抵抗値の比に基づいて設定され、前記第２の出力端子から出力される前記第２の差動信号の振幅及び信号レベルは、前記第１のトランジスタ及び前記第４のトランジスタで発生する抵抗値の比に基づいて設定されることを特徴とする請求項５に記載のレベル変換回路。
8. 同一の導電型の半導体で形成される第１乃至第４のトランジスタを有し、
   第１の電源にソースが接続され第２の出力端子にドレインが接続される前記第１のトランジスタと、第２の電源にドレインが接続され前記第２の出力端子にソースが接続される前記第４のトランジスタとを備える第１のソースフォロワと、
   前記第１の電源にソースが接続され第１の出力端子にドレインが接続される前記第３のトランジスタと、前記第２の電源にドレインが接続され前記第１の出力端子にソースが接続される前記第２の第２のトランジスタを備える第２のソースフォロワとを有し、
   前記第１、第２のトランジスタには、第１の差動信号のうち一方の信号が入力され、
   前記第３、第４のトランジスタには、前記第１の差動信号のうち他方の信号が入力されることを特徴とするレベル変換回路。
9. 前記第１、第２の出力端子の間に抵抗が接続されていることを特徴とする請求項８に記載のレベルシフト回路。
10. 前記第１、第２の出力端子の間にインダクタが接続されていることを特徴とする請求項８に記載のレベルシフト回路。
11. 前記第１、第２の出力端子の間に抵抗及びインダクタが接続されていることを特徴とする請求項８に記載のレベルシフト回路。
12. 前記レベル変換回路は、前記第１の差動信号の信号レベルをレベルシフトさせた第２の差動信号を出力することを特徴とする請求項８乃至１１のいずれか１項に記載のレベル変換回路。
13. 前記第１、第２の差動信号は、第１の電源と第２の電源との電位差よりも小さい振幅を有するＣＭＬレベルの信号であることを特徴とする請求項１２に記載のレベル変換回路。
14. 差動入力信号を第１の信号レベルを有する第１の差動信号に変換する第１のレベル変換回路と、
    差動入力信号を第２の信号レベルを有する第２の差動信号に変換する第２のレベル変換回路と、
    前記第１の差動信号を前記第２の差動信号に変換する第３のレベル変換回路とを有し、
    前記第１のレベル変換回路と前記第２のレベル変換回路との間に前記第３のレベル変換回路が接続されることを特徴とする半導体装置。
15. 前記第３のレベル変換回路は、前記第１の差動信号のカットオフ周波数近傍の周波数成分を強調することを特徴とする請求項１４に記載の半導体装置。
16. 前記差動入力信号及び第１、第２の差動信号は、第１の電源と第２の電源との電位差よりも小さい振幅を有するＣＭＬレベルの信号であることを特徴とする請求項１４又は１５に記載の半導体装置。
    
    

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