JPH09261032A - インターフェース回路 - Google Patents
インターフェース回路Info
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- JPH09261032A JPH09261032A JP8066732A JP6673296A JPH09261032A JP H09261032 A JPH09261032 A JP H09261032A JP 8066732 A JP8066732 A JP 8066732A JP 6673296 A JP6673296 A JP 6673296A JP H09261032 A JPH09261032 A JP H09261032A
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- mos
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Abstract
(57)【要約】
【課題】ＥＣＬ−ＣＭＯＳレベル変換用のインターフェ
ース回路において、入力段差動増幅回路の高域周波特性
を改善し、増幅用の差動対トランジスタの動作バイアス
点の決定を容易にし、回路設計の容易化を図る。 【解決手段】ＥＣＬレベルの信号が入力する増幅用の差
動対をなすバイポーラトランジスタＱ１、Ｑ２およびカ
レントミラー負荷用のＭＯＳトランジスタＭ１、Ｍ２を
用いたＢｉ−ＭＯＳ型の差動増幅回路１０と、Ｂｉ−Ｍ
ＯＳ型の差動増幅回路の後段に接続され、ＣＭＯＳレベ
ルの信号を出力するＣＭＯＳ型の差動増幅回路２０とを
具備する。
ース回路において、入力段差動増幅回路の高域周波特性
を改善し、増幅用の差動対トランジスタの動作バイアス
点の決定を容易にし、回路設計の容易化を図る。 【解決手段】ＥＣＬレベルの信号が入力する増幅用の差
動対をなすバイポーラトランジスタＱ１、Ｑ２およびカ
レントミラー負荷用のＭＯＳトランジスタＭ１、Ｍ２を
用いたＢｉ−ＭＯＳ型の差動増幅回路１０と、Ｂｉ−Ｍ
ＯＳ型の差動増幅回路の後段に接続され、ＣＭＯＳレベ
ルの信号を出力するＣＭＯＳ型の差動増幅回路２０とを
具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＣＬレベルから
ＣＭＯＳレベルへの高速変換を必要とするインターフェ
ース回路に係り、例えば磁気ディスク装置などに使用さ
れる。
ＣＭＯＳレベルへの高速変換を必要とするインターフェ
ース回路に係り、例えば磁気ディスク装置などに使用さ
れる。
【０００２】
【従来の技術】図４は、従来のＥＣＬレ−ＣＭＯＳレベ
ル変換用のインターフェース回路の一例を示しており、
図４中、４０はバイポーラ型の差動増幅回路、２０はＣ
ＭＯＳ型の差動増幅回路である。
ル変換用のインターフェース回路の一例を示しており、
図４中、４０はバイポーラ型の差動増幅回路、２０はＣ
ＭＯＳ型の差動増幅回路である。
【０００３】上記バイポーラ型の差動増幅回路４０にお
いて、Ｑ１およびＱ２は各エミッタが共通に接続された
差動対をなす増幅用のＮＰＮトランジスタであり、その
エミッタ共通接続ノードと接地ノードとの間には定電流
源Ｉo が接続されている。
いて、Ｑ１およびＱ２は各エミッタが共通に接続された
差動対をなす増幅用のＮＰＮトランジスタであり、その
エミッタ共通接続ノードと接地ノードとの間には定電流
源Ｉo が接続されている。
【０００４】Ｑ３およびＱ４は互いのエミッタ同士・ベ
ース同士が共通に接続された負荷用のＰＮＰトランジス
タであり、その各エミッタは電源ノードに接続されてお
り、各コレクタは対応して前記差動対トランジスタＱ１
およびＱ２の各コレクタに接続されている。
ース同士が共通に接続された負荷用のＰＮＰトランジス
タであり、その各エミッタは電源ノードに接続されてお
り、各コレクタは対応して前記差動対トランジスタＱ１
およびＱ２の各コレクタに接続されている。
【０００５】Ｒ１およびＲ２は対応して上記負荷用のＰ
ＮＰトランジスタＱ３およびＱ４のベース・コレクタ間
に接続された抵抗素子である。前記増幅用の差動対トラ
ンジスタＱ１およびＱ２の各ベースには、直流バイアス
Ｅが供給され、上記各ベース間に差動信号入力Ｖinが印
加されることにより、上記増幅用の差動対トランジスタ
Ｑ２およびＱ１の各コレクタ（差動出力ノード）から増
幅出力Ｖout1、Ｖout2が得られる。
ＮＰトランジスタＱ３およびＱ４のベース・コレクタ間
に接続された抵抗素子である。前記増幅用の差動対トラ
ンジスタＱ１およびＱ２の各ベースには、直流バイアス
Ｅが供給され、上記各ベース間に差動信号入力Ｖinが印
加されることにより、上記増幅用の差動対トランジスタ
Ｑ２およびＱ１の各コレクタ（差動出力ノード）から増
幅出力Ｖout1、Ｖout2が得られる。
【０００６】上記差動増幅回路４０において、負荷用の
ＰＮＰトランジスタ対Ｑ３、Ｑ４はカレントミラー接続
されているので、それぞれに等しいコレクタ電流が流
れ、電源ノードと増幅用の差動対トランジスタＱ１、Ｑ
２の各コレクタとの間のインピーダンスは見掛け上高く
なり、電圧増幅率は高くなる。この場合、抵抗素子Ｒ１
およびＲ２の接続中点（負荷用のＰＮＰトランジスタ対
Ｑ３、Ｑ４のベース共通接続ノード）の電圧は一定であ
り、電圧増幅率は上記抵抗素子Ｒ１、Ｒ２の値のみで決
定される。
ＰＮＰトランジスタ対Ｑ３、Ｑ４はカレントミラー接続
されているので、それぞれに等しいコレクタ電流が流
れ、電源ノードと増幅用の差動対トランジスタＱ１、Ｑ
２の各コレクタとの間のインピーダンスは見掛け上高く
なり、電圧増幅率は高くなる。この場合、抵抗素子Ｒ１
およびＲ２の接続中点（負荷用のＰＮＰトランジスタ対
Ｑ３、Ｑ４のベース共通接続ノード）の電圧は一定であ
り、電圧増幅率は上記抵抗素子Ｒ１、Ｒ２の値のみで決
定される。
【０００７】そして、負荷用のＰＮＰトランジスタＲ
１、Ｒ２の各ベース電流ＩB により抵抗素子Ｒ１または
Ｒ２でΔＶ＝ＩB ×Ｒ１（またはＲ２）なる電圧降下が
生じる。 これにより、無信号入力時（差動信号入力が
印加されない平衡状態）における増幅出力Ｖout （Ｖou
t1およびＶout2）の直流電位は、電源ノードの電源電圧
Ｖccから負荷用のＰＮＰトランジスタＱ３またはＱ４の
エミッタ・ベース間電圧ＶEBと前記電圧降下ΔＶとを差
し引いた値（Ｖcc−ＶEB−ΔＶ）となる。
１、Ｒ２の各ベース電流ＩB により抵抗素子Ｒ１または
Ｒ２でΔＶ＝ＩB ×Ｒ１（またはＲ２）なる電圧降下が
生じる。 これにより、無信号入力時（差動信号入力が
印加されない平衡状態）における増幅出力Ｖout （Ｖou
t1およびＶout2）の直流電位は、電源ノードの電源電圧
Ｖccから負荷用のＰＮＰトランジスタＱ３またはＱ４の
エミッタ・ベース間電圧ＶEBと前記電圧降下ΔＶとを差
し引いた値（Ｖcc−ＶEB−ΔＶ）となる。
【０００８】ところで、前記負荷用のＰＮＰトランジス
タＱ３、Ｑ４は、一般に電流増幅率ｈfeが低く、ベース
電流が大きいので、差動増幅回路４０の電圧増幅率を上
げるために抵抗素子Ｒ１、Ｒ２の値を大きくすると、前
記電圧降下ΔＶが大きくなる。これにより、増幅用の差
動対トランジスタＱ１、Ｑ２の動作バイアス点が不安定
になり、その決定が困難になる。
タＱ３、Ｑ４は、一般に電流増幅率ｈfeが低く、ベース
電流が大きいので、差動増幅回路４０の電圧増幅率を上
げるために抵抗素子Ｒ１、Ｒ２の値を大きくすると、前
記電圧降下ΔＶが大きくなる。これにより、増幅用の差
動対トランジスタＱ１、Ｑ２の動作バイアス点が不安定
になり、その決定が困難になる。
【０００９】また、前段のバイポーラ型差動増幅回路４
０の負荷用のＰＮＰトランジスタＱ３、Ｑ４のエミッタ
・ベース間電圧ＶEBと後段のＣＭＯＳ型差動増幅回路２
０の差動入力用のＭＯＳトランジスタＭ３、Ｍ４のゲー
ト閾値との誤差（製造プロセスによるばらつき）が大き
い。これにより、ＣＭＯＳ型差動増幅回路２０の入力段
のバイアスの設計が困難になる。
０の負荷用のＰＮＰトランジスタＱ３、Ｑ４のエミッタ
・ベース間電圧ＶEBと後段のＣＭＯＳ型差動増幅回路２
０の差動入力用のＭＯＳトランジスタＭ３、Ｍ４のゲー
ト閾値との誤差（製造プロセスによるばらつき）が大き
い。これにより、ＣＭＯＳ型差動増幅回路２０の入力段
のバイアスの設計が困難になる。
【００１０】また、前記負荷用のＰＮＰトランジスタＱ
３、Ｑ４は、一般にラテラル構造を有し、帯域特性が狭
いので、図４中のバイポーラ型の差動増幅回路４０の周
波数特性は例えば図５に示すようになり、カットオフ周
波数が低く（２５ＭＨｚ程度）、スイッチング動作の速
度が遅く、高速性が劣っている。
３、Ｑ４は、一般にラテラル構造を有し、帯域特性が狭
いので、図４中のバイポーラ型の差動増幅回路４０の周
波数特性は例えば図５に示すようになり、カットオフ周
波数が低く（２５ＭＨｚ程度）、スイッチング動作の速
度が遅く、高速性が劣っている。
【００１１】因みに、上記したようなバイポーラ型の差
動増幅回路４０を用いたＥＣＬ−ＣＭＯＳレベル変換回
路におけるトランジェント特性の解析結果は例えば図６
に示すようになり、信号レベル変換時間７０ｎｓ程度で
ある。
動増幅回路４０を用いたＥＣＬ−ＣＭＯＳレベル変換回
路におけるトランジェント特性の解析結果は例えば図６
に示すようになり、信号レベル変換時間７０ｎｓ程度で
ある。
【００１２】
【発明が解決しようとする課題】上記したように従来の
バイポーラ型差動増幅回路は、高域周波特性が悪く、増
幅用の差動対トランジスタの動作バイアス点の決定が困
難であり、ＥＣＬ−ＣＭＯＳレベル変換用のインターフ
ェース回路への使用に際して回路設計が困難であるとい
う問題があった。
バイポーラ型差動増幅回路は、高域周波特性が悪く、増
幅用の差動対トランジスタの動作バイアス点の決定が困
難であり、ＥＣＬ−ＣＭＯＳレベル変換用のインターフ
ェース回路への使用に際して回路設計が困難であるとい
う問題があった。
【００１３】本発明は上記の問題点を解決すべくなされ
たもので、入力段差動増幅回路の高域周波特性を改善で
き、増幅用の差動対トランジスタの動作バイアス点の決
定が容易であり、ＥＣＬ−ＣＭＯＳレベル変換用の回路
設計が容易になるインターフェース回路を提供すること
を目的とする。
たもので、入力段差動増幅回路の高域周波特性を改善で
き、増幅用の差動対トランジスタの動作バイアス点の決
定が容易であり、ＥＣＬ−ＣＭＯＳレベル変換用の回路
設計が容易になるインターフェース回路を提供すること
を目的とする。
【００１４】
【課題を解決するための手段】本発明のインターフェー
ス回路は、ＥＣＬレベルの信号が入力する増幅用の差動
対をなすバイポーラトランジスタおよびカレントミラー
負荷用のＭＯＳトランジスタを用いたＢｉ−ＭＯＳ型の
差動増幅回路と、上記Ｂｉ−ＭＯＳ型の差動増幅回路の
後段に接続され、ＣＭＯＳレベルの信号を出力するＣＭ
ＯＳ型の差動増幅回路とを具備することを特徴とする。
ス回路は、ＥＣＬレベルの信号が入力する増幅用の差動
対をなすバイポーラトランジスタおよびカレントミラー
負荷用のＭＯＳトランジスタを用いたＢｉ−ＭＯＳ型の
差動増幅回路と、上記Ｂｉ−ＭＯＳ型の差動増幅回路の
後段に接続され、ＣＭＯＳレベルの信号を出力するＣＭ
ＯＳ型の差動増幅回路とを具備することを特徴とする。
【００１５】前記Ｂｉ−ＭＯＳ型の差動増幅回路は、各
エミッタが共通に接続された差動対をなす増幅用のバイ
ポーラトランジスタと、上記差動対をなすバイポーラト
ランジスタのエミッタ共通接続ノードと第１の電源ノー
ドとの間に接続された定電流源と、第２の電源ノードと
前記差動対をなすバイポーラトランジスタの各コレクタ
との間にそれぞれ対応して接続され、互いのゲート同士
が共通に接続された一対の負荷用の第１導電型のＭＯＳ
トランジスタと、上記一対の負荷用のＭＯＳトランジス
タのゲート共通接続ノードと前記差動対をなすバイポー
ラトランジスタの各コレクタとの間にそれぞれ対応して
接続された一対の抵抗素子とを具備し、前記差動対をな
すバイポーラトランジスタの各ベースに直流バイアスが
供給され、上記各ベース間に差動入力が印加されること
により前記差動対トランジスタの各コレクタ間に差動増
幅出力を得る。
エミッタが共通に接続された差動対をなす増幅用のバイ
ポーラトランジスタと、上記差動対をなすバイポーラト
ランジスタのエミッタ共通接続ノードと第１の電源ノー
ドとの間に接続された定電流源と、第２の電源ノードと
前記差動対をなすバイポーラトランジスタの各コレクタ
との間にそれぞれ対応して接続され、互いのゲート同士
が共通に接続された一対の負荷用の第１導電型のＭＯＳ
トランジスタと、上記一対の負荷用のＭＯＳトランジス
タのゲート共通接続ノードと前記差動対をなすバイポー
ラトランジスタの各コレクタとの間にそれぞれ対応して
接続された一対の抵抗素子とを具備し、前記差動対をな
すバイポーラトランジスタの各ベースに直流バイアスが
供給され、上記各ベース間に差動入力が印加されること
により前記差動対トランジスタの各コレクタ間に差動増
幅出力を得る。
【００１６】前記ＣＭＯＳ型の差動増幅回路は、上記Ｂ
ｉ−ＭＯＳ型の差動増幅回路の差動増幅出力が各ゲート
間に印加され、各一端が共通に接続された差動対をなす
増幅用の第１導電型のＭＯＳトランジスタと、前記第２
の電源ノードと上記差動対をなす増幅用のＭＯＳトラン
ジスタの共通接続ノードとの間に接続された抵抗素子
と、前記差動対をなす増幅用のＭＯＳトランジスタの各
他端と前記第１の電源ノードとの間に接続され、第２導
電型のＭＯＳトランジスタがカレントミラー接続されて
なる負荷回路とを具備する。
ｉ−ＭＯＳ型の差動増幅回路の差動増幅出力が各ゲート
間に印加され、各一端が共通に接続された差動対をなす
増幅用の第１導電型のＭＯＳトランジスタと、前記第２
の電源ノードと上記差動対をなす増幅用のＭＯＳトラン
ジスタの共通接続ノードとの間に接続された抵抗素子
と、前記差動対をなす増幅用のＭＯＳトランジスタの各
他端と前記第１の電源ノードとの間に接続され、第２導
電型のＭＯＳトランジスタがカレントミラー接続されて
なる負荷回路とを具備する。
【００１７】
【発明の実施の形態】ＥＣＬレベル入力段として増幅用
の差動対をなすバイポーラトランジスタおよびカレント
ミラー負荷用のＭＯＳトランジスタを用いたＢｉ−ＭＯ
Ｓ型差動増幅回路が使用されているので、その高域周波
特性が改善され、増幅用の差動対トランジスタの動作バ
イアス点の決定が容易である。
の差動対をなすバイポーラトランジスタおよびカレント
ミラー負荷用のＭＯＳトランジスタを用いたＢｉ−ＭＯ
Ｓ型差動増幅回路が使用されているので、その高域周波
特性が改善され、増幅用の差動対トランジスタの動作バ
イアス点の決定が容易である。
【００１８】また、Ｂｉ−ＭＯＳ型差動増幅回路の後段
にＣＭＯＳレベル出力段としてＣＭＯＳ型差動増幅回路
が接続されているので、Ｂｉ−ＭＯＳ型差動増幅回路の
負荷用のＭＯＳトランジスタの閾値電圧の影響とＣＭＯ
Ｓ型差動増幅回路の増幅用の差動対トランジスタの閾値
電圧の影響とが相殺され、回路設計が容易になる。
にＣＭＯＳレベル出力段としてＣＭＯＳ型差動増幅回路
が接続されているので、Ｂｉ−ＭＯＳ型差動増幅回路の
負荷用のＭＯＳトランジスタの閾値電圧の影響とＣＭＯ
Ｓ型差動増幅回路の増幅用の差動対トランジスタの閾値
電圧の影響とが相殺され、回路設計が容易になる。
【００１９】以下、図面を参照して本発明の実施の形態
を詳細に説明する。図１は、本発明の一実施の形態に係
るＥＣＬ−ＣＭＯＳレベル変換用のインターフェース回
路を示している。図１に示すインターフェース回路は、
Ｂｉ−ＭＯＳ型の差動増幅回路１０の後段にＣＭＯＳ型
の差動増幅回路（電圧比較型回路）２０が接続されてい
る。
を詳細に説明する。図１は、本発明の一実施の形態に係
るＥＣＬ−ＣＭＯＳレベル変換用のインターフェース回
路を示している。図１に示すインターフェース回路は、
Ｂｉ−ＭＯＳ型の差動増幅回路１０の後段にＣＭＯＳ型
の差動増幅回路（電圧比較型回路）２０が接続されてい
る。
【００２０】上記Ｂｉ−ＭＯＳ型の差動増幅回路１０
は、増幅用の差動対をなすバイポーラトランジスタＱ
１、Ｑ２およびカレントミラー負荷用のＭＯＳ ＦＥＴ
（絶縁ゲート型電界効果トランジスタ）Ｍ１、Ｍ２を用
いたＢｉ−ＭＯＳ型の差動増幅回路である。
は、増幅用の差動対をなすバイポーラトランジスタＱ
１、Ｑ２およびカレントミラー負荷用のＭＯＳ ＦＥＴ
（絶縁ゲート型電界効果トランジスタ）Ｍ１、Ｍ２を用
いたＢｉ−ＭＯＳ型の差動増幅回路である。
【００２１】即ち、上記Ｂｉ−ＭＯＳ型の差動増幅回路
１０は、各エミッタが共通に接続された差動対をなす増
幅用のバイポーラトランジスタ（本例ではＮＰＮトラン
ジスタ）Ｑ１、Ｑ２と、上記差動対をなすＮＰＮトラン
ジスタのエミッタ共通接続ノードと第１の電源ノード
（本例では接地電位Ｖss）との間に接続された定電流源
Ｉo と、第２の電源ノード（本例では電源電位Ｖcc）と
前記差動対をなすＮＰＮトランジスタの各コレクタとの
間にそれぞれ対応して接続され、互いのゲート同士が共
通に接続された一対の負荷用の第１導電型（本例ではＰ
チャネル型）のＭＯＳトランジスタＭ１、Ｍ２と、上記
一対の負荷用のＰＭＯＳトランジスタのゲート共通接続
ノードと前記差動対をなすＮＰＮトランジスタの各コレ
クタとの間にそれぞれ対応して接続された一対の抵抗素
子Ｒ１、Ｒ２とを具備する。
１０は、各エミッタが共通に接続された差動対をなす増
幅用のバイポーラトランジスタ（本例ではＮＰＮトラン
ジスタ）Ｑ１、Ｑ２と、上記差動対をなすＮＰＮトラン
ジスタのエミッタ共通接続ノードと第１の電源ノード
（本例では接地電位Ｖss）との間に接続された定電流源
Ｉo と、第２の電源ノード（本例では電源電位Ｖcc）と
前記差動対をなすＮＰＮトランジスタの各コレクタとの
間にそれぞれ対応して接続され、互いのゲート同士が共
通に接続された一対の負荷用の第１導電型（本例ではＰ
チャネル型）のＭＯＳトランジスタＭ１、Ｍ２と、上記
一対の負荷用のＰＭＯＳトランジスタのゲート共通接続
ノードと前記差動対をなすＮＰＮトランジスタの各コレ
クタとの間にそれぞれ対応して接続された一対の抵抗素
子Ｒ１、Ｒ２とを具備する。
【００２２】そして、前記差動対をなすＮＰＮトランジ
スタＱ１、Ｑ２の各ベースに直流バイアスＥが供給さ
れ、上記各ベース間に差動入力電圧Ｖinが印加されるこ
とにより前記差動対トランジスタの各コレクタに増幅出
力Ｖout2、Ｖout1を得る。
スタＱ１、Ｑ２の各ベースに直流バイアスＥが供給さ
れ、上記各ベース間に差動入力電圧Ｖinが印加されるこ
とにより前記差動対トランジスタの各コレクタに増幅出
力Ｖout2、Ｖout1を得る。
【００２３】また、前記ＣＭＯＳ型の差動増幅回路２０
は、上記Ｂｉ−ＭＯＳ型の差動増幅回路の差動増幅出力
が各ゲート間に印加され、各一端が共通に接続された差
動対をなす増幅用のＰＭＯＳトランジスタＭ３、Ｍ４
と、前記Ｖcc電源ノードと上記差動対をなす増幅用のＮ
ＭＯＳトランジスタＭ３、Ｍ４の共通接続ノードとの間
に接続された抵抗素子Ｒ３と、上記差動対をなす増幅用
のＮＭＯＳトランジスタのＭ３、Ｍ４各他端と前記Ｖss
ノードとの間に接続され、第２導電型（本例ではＮチャ
ネル型）のＭＯＳトランジスタＭ５、Ｍ６がカレントミ
ラー接続されてなるカレントミラー負荷回路とを具備す
る。
は、上記Ｂｉ−ＭＯＳ型の差動増幅回路の差動増幅出力
が各ゲート間に印加され、各一端が共通に接続された差
動対をなす増幅用のＰＭＯＳトランジスタＭ３、Ｍ４
と、前記Ｖcc電源ノードと上記差動対をなす増幅用のＮ
ＭＯＳトランジスタＭ３、Ｍ４の共通接続ノードとの間
に接続された抵抗素子Ｒ３と、上記差動対をなす増幅用
のＮＭＯＳトランジスタのＭ３、Ｍ４各他端と前記Ｖss
ノードとの間に接続され、第２導電型（本例ではＮチャ
ネル型）のＭＯＳトランジスタＭ５、Ｍ６がカレントミ
ラー接続されてなるカレントミラー負荷回路とを具備す
る。
【００２４】次に、図１のＢｉ−ＭＯＳ型の差動増幅回
路の動作を説明する。無信号入力時には、差動対トラン
ジスタＱ１、Ｑ２の各ベース電位は等しく、また、上記
差動対トランジスタＱ１、Ｑ２の各コレクタ電流ＩC1、
ＩC2は等しく、定電流源Ｉo の電流Ｉo の１／２であ
る。そして、負荷用のＰＭＯＳトランジスタＭ１、Ｍ２
のゲート電圧は、製造プロセスに依存するＰＭＯＳトラ
ンジスタの閾値電圧Ｖthで決定され、Ｖcc−Ｖthとな
る。
路の動作を説明する。無信号入力時には、差動対トラン
ジスタＱ１、Ｑ２の各ベース電位は等しく、また、上記
差動対トランジスタＱ１、Ｑ２の各コレクタ電流ＩC1、
ＩC2は等しく、定電流源Ｉo の電流Ｉo の１／２であ
る。そして、負荷用のＰＭＯＳトランジスタＭ１、Ｍ２
のゲート電圧は、製造プロセスに依存するＰＭＯＳトラ
ンジスタの閾値電圧Ｖthで決定され、Ｖcc−Ｖthとな
る。
【００２５】いま、ＥＣＬレベルの差動入力電圧Ｖinと
してＮＰＮトランジスタＱ１のベース電圧ＶBQ1 よりも
ＮＰＮトランジスタＱ２のベース電圧ＶBQ2 が高い電圧
が印加された時には、コレクタ電流ＩC1、ＩC2の関係が
ＩC1＞ＩC2（但し、ＩC1＋ＩC2＝Ｉo ）になる。この場
合、 ΔＶin＝ＶBQ1 −ＶBQ2 ＝ＶT ・ｌｎ（ＩC2／ＩC1） …（１） で表わされる。ここで、ＶT は熱電圧である。
してＮＰＮトランジスタＱ１のベース電圧ＶBQ1 よりも
ＮＰＮトランジスタＱ２のベース電圧ＶBQ2 が高い電圧
が印加された時には、コレクタ電流ＩC1、ＩC2の関係が
ＩC1＞ＩC2（但し、ＩC1＋ＩC2＝Ｉo ）になる。この場
合、 ΔＶin＝ＶBQ1 −ＶBQ2 ＝ＶT ・ｌｎ（ＩC2／ＩC1） …（１） で表わされる。ここで、ＶT は熱電圧である。
【００２６】上式（１）を変形すると、 ＩC2／ＩC1＝ｅｘｐ( Vin/VT ) …（２） となる。つまり、差動対トランジスタＱ１、Ｑ２には、
上式（２）で表わされる比率のコレクタ電流ＩC1、ＩC2
が流れる。
上式（２）で表わされる比率のコレクタ電流ＩC1、ＩC2
が流れる。
【００２７】この時、前記負荷用のＰＭＯＳトランジス
タＭ１、Ｍ２に流れる電流は、上記ＰＭＯＳトランジス
タＭ１、Ｍ２のゲート電圧が前記したようにＶcc−Ｖth
で一定であるので、それぞれＩo ／２となる。
タＭ１、Ｍ２に流れる電流は、上記ＰＭＯＳトランジス
タＭ１、Ｍ２のゲート電圧が前記したようにＶcc−Ｖth
で一定であるので、それぞれＩo ／２となる。
【００２８】従って、前記したようにＩC1＝ＩC2の状態
からＩC1＞ＩC2の状態に変化した時のＩC1の増加量ΔＩ
は、ＰＭＯＳトランジスタＭ２から抵抗素子Ｒ２および
Ｒ１を経て補給される。この時、当然ながら、ＩC2はΔ
Ｉの量だけ減少する。
からＩC1＞ＩC2の状態に変化した時のＩC1の増加量ΔＩ
は、ＰＭＯＳトランジスタＭ２から抵抗素子Ｒ２および
Ｒ１を経て補給される。この時、当然ながら、ＩC2はΔ
Ｉの量だけ減少する。
【００２９】そして、ＮＰＮトランジスタＱ２のコレク
タ電圧Ｖout1は、 Ｖout1＝（ＶCC−Ｖth）＋ΔＩ・Ｒ２ …（３） となり、ＮＰＮトランジスタＱ１のコレクタ電圧Ｖout2
は、 Ｖout2＝（ＶCC−Ｖth）−ΔＩ・Ｒ１ …（４） となり、Ｂｉ−ＭＯＳ型の差動増幅回路１０の電圧増幅
率はＧｖは、 Ｇｖ＝ΔＩ・Ｒ２／ΔＶin …（５） となる。
タ電圧Ｖout1は、 Ｖout1＝（ＶCC−Ｖth）＋ΔＩ・Ｒ２ …（３） となり、ＮＰＮトランジスタＱ１のコレクタ電圧Ｖout2
は、 Ｖout2＝（ＶCC−Ｖth）−ΔＩ・Ｒ１ …（４） となり、Ｂｉ−ＭＯＳ型の差動増幅回路１０の電圧増幅
率はＧｖは、 Ｇｖ＝ΔＩ・Ｒ２／ΔＶin …（５） となる。
【００３０】この時、ＣＭＯＳ型の差動増幅回路２０に
おいて、差動入力対をなすＰＭＯＳトランジスタＭ３、
Ｍ４は、前段のＢｉ−ＭＯＳ型の差動増幅回路１０の増
幅出力電圧Ｖout1、Ｖout2のうちで電位が低い方（本例
ではＶout2）が入力する一方のトランジスタ（本例では
Ｍ４）がオンし、他方のトランジスタ（本例ではＭ３）
はオフ状態になる。これにより、カレントミラー負荷回
路をなすＮＭＯＳトランジスタＭ５、Ｍ６はオフになる
ので、ＭＯＳ型の差動増幅回路２０の増幅出力電圧Ｖo
はＣＭＯＳレベルの高レベル（ほぼＶCC）になる。
おいて、差動入力対をなすＰＭＯＳトランジスタＭ３、
Ｍ４は、前段のＢｉ−ＭＯＳ型の差動増幅回路１０の増
幅出力電圧Ｖout1、Ｖout2のうちで電位が低い方（本例
ではＶout2）が入力する一方のトランジスタ（本例では
Ｍ４）がオンし、他方のトランジスタ（本例ではＭ３）
はオフ状態になる。これにより、カレントミラー負荷回
路をなすＮＭＯＳトランジスタＭ５、Ｍ６はオフになる
ので、ＭＯＳ型の差動増幅回路２０の増幅出力電圧Ｖo
はＣＭＯＳレベルの高レベル（ほぼＶCC）になる。
【００３１】これに対して、ＥＣＬレベルの差動入力電
圧ＶinとしてＮＰＮトランジスタＱ１のベース電圧ＶBQ
1 よりもＮＰＮトランジスタＱ２のベース電圧ＶBQ2 が
低いい電圧が印加された時には、コレクタ電流ＩC1、Ｉ
C2の関係がＩC1＜ＩC2になり、ＮＰＮトランジスタＱ２
のコレクタ電圧Ｖout1は、（ＶCC−Ｖth）−ΔＩ・Ｒ２
となり、ＮＰＮトランジスタＱ１のコレクタ電圧Ｖou
t2は、（ＶCC−Ｖth）＋ΔＩ・Ｒ１となる。
圧ＶinとしてＮＰＮトランジスタＱ１のベース電圧ＶBQ
1 よりもＮＰＮトランジスタＱ２のベース電圧ＶBQ2 が
低いい電圧が印加された時には、コレクタ電流ＩC1、Ｉ
C2の関係がＩC1＜ＩC2になり、ＮＰＮトランジスタＱ２
のコレクタ電圧Ｖout1は、（ＶCC−Ｖth）−ΔＩ・Ｒ２
となり、ＮＰＮトランジスタＱ１のコレクタ電圧Ｖou
t2は、（ＶCC−Ｖth）＋ΔＩ・Ｒ１となる。
【００３２】これにより、ＣＭＯＳ型の差動増幅回路２
０において差動入力対をなすＰＭＯＳトランジスタの一
方Ｍ３がオンし、他方Ｍ４がオフ状態になり、カレント
ミラー負荷回路をなすＮＭＯＳトランジスタＭ５、Ｍ６
はオンになるので、ＣＭＯＳ型の差動増幅回路２０の増
幅出力電圧Ｖo はＣＭＯＳレベルの低レベルになる。
０において差動入力対をなすＰＭＯＳトランジスタの一
方Ｍ３がオンし、他方Ｍ４がオフ状態になり、カレント
ミラー負荷回路をなすＮＭＯＳトランジスタＭ５、Ｍ６
はオンになるので、ＣＭＯＳ型の差動増幅回路２０の増
幅出力電圧Ｖo はＣＭＯＳレベルの低レベルになる。
【００３３】この時、カレントミラー負荷回路における
入力側トランジスタＭ５に流れる電流は、（ＶCC−ΔＩ
・Ｒ２）／Ｒ３であり、Ｂｉ−ＭＯＳ型の差動増幅回路
１０におけるＮＭＯＳトランジスタＭ１、Ｍ２の閾値電
圧Ｖthの影響と、ＣＭＯＳ型の差動増幅回路２０におけ
る差動入力対をなすＰＭＯＳトランジスタＭ３、Ｍ４の
閾値電圧Ｖthの影響とがほぼ相殺されることになる。
入力側トランジスタＭ５に流れる電流は、（ＶCC−ΔＩ
・Ｒ２）／Ｒ３であり、Ｂｉ−ＭＯＳ型の差動増幅回路
１０におけるＮＭＯＳトランジスタＭ１、Ｍ２の閾値電
圧Ｖthの影響と、ＣＭＯＳ型の差動増幅回路２０におけ
る差動入力対をなすＰＭＯＳトランジスタＭ３、Ｍ４の
閾値電圧Ｖthの影響とがほぼ相殺されることになる。
【００３４】図２は、図１中のＢｉ−ＭＯＳ型差動増幅
回路１０の周波数特性の一例を示しており、カットオフ
周波数が２００ＭＨｚ程度であり、従来例の２５ＭＨｚ
程度と比べて著しく改善されていることが分かる。
回路１０の周波数特性の一例を示しており、カットオフ
周波数が２００ＭＨｚ程度であり、従来例の２５ＭＨｚ
程度と比べて著しく改善されていることが分かる。
【００３５】図３は、図１のインターフェース回路のト
ランジェント特性の解析結果の一例を示しており、スイ
ッチング速度が速く、信号レベル変換時間は１５ｎｓ程
度であり、従来例の７０ｎｓ程度と比べて著しく改善さ
れていることが分かる。
ランジェント特性の解析結果の一例を示しており、スイ
ッチング速度が速く、信号レベル変換時間は１５ｎｓ程
度であり、従来例の７０ｎｓ程度と比べて著しく改善さ
れていることが分かる。
【００３６】即ち、上記実施の形態によるインターフェ
ース回路において、ＥＣＬレベル入力用の差動増幅回路
１０は、増幅用の差動対をなすＮＰＮトランジスタＱ
１、Ｑ２のカレントミラー負荷としてＰＭＯＳトランジ
スタＭ１、Ｍ２からなるＢｉ−ＭＯＳ型が使用されてい
る。このようにＭＯＳ型のカレントミラー負荷が用いら
れているので、その高域周波特性が改善されており、従
来例のバイポーラ型のカレントミラー負荷におけるよう
なベース電流による電圧降下変動が生じないので、増幅
用の差動対トランジスタＱ１、Ｑ２の動作バイアス点の
決定が容易である。
ース回路において、ＥＣＬレベル入力用の差動増幅回路
１０は、増幅用の差動対をなすＮＰＮトランジスタＱ
１、Ｑ２のカレントミラー負荷としてＰＭＯＳトランジ
スタＭ１、Ｍ２からなるＢｉ−ＭＯＳ型が使用されてい
る。このようにＭＯＳ型のカレントミラー負荷が用いら
れているので、その高域周波特性が改善されており、従
来例のバイポーラ型のカレントミラー負荷におけるよう
なベース電流による電圧降下変動が生じないので、増幅
用の差動対トランジスタＱ１、Ｑ２の動作バイアス点の
決定が容易である。
【００３７】また、Ｂｉ−ＭＯＳ型差動増幅回路の後段
にＣＭＯＳレベル出力段としてＣＭＯＳ型差動増幅回路
２０が接続されており、Ｂｉ−ＭＯＳ型差動増幅回路１
０の負荷用のＰＭＯＳトランジスタＭ１、Ｍ２の閾値電
圧の影響とＣＭＯＳ型差動増幅回路２０の増幅用の差動
対トランジスタＭ３、Ｍ４の閾値電圧の影響とが相殺さ
れ、ＣＭＯＳ型差動増幅回路２０の入力段のバイアス設
計が容易になる。
にＣＭＯＳレベル出力段としてＣＭＯＳ型差動増幅回路
２０が接続されており、Ｂｉ−ＭＯＳ型差動増幅回路１
０の負荷用のＰＭＯＳトランジスタＭ１、Ｍ２の閾値電
圧の影響とＣＭＯＳ型差動増幅回路２０の増幅用の差動
対トランジスタＭ３、Ｍ４の閾値電圧の影響とが相殺さ
れ、ＣＭＯＳ型差動増幅回路２０の入力段のバイアス設
計が容易になる。
【００３８】
【発明の効果】上述したように本発明のインターフェー
ス回路によれば、入力段差動増幅回路の高域周波特性を
改善でき、増幅用の差動対トランジスタの動作バイアス
点の決定が容易であり、回路設計を容易化することがで
きる。
ス回路によれば、入力段差動増幅回路の高域周波特性を
改善でき、増幅用の差動対トランジスタの動作バイアス
点の決定が容易であり、回路設計を容易化することがで
きる。
【図１】本発明の一実施の形態に係るＥＣＬ−ＣＭＯＳ
レベル変換用のインターフェース回路を示す回路図。
レベル変換用のインターフェース回路を示す回路図。
【図２】図１のインターフェース回路におけるＢｉ−Ｍ
ＯＳ型差動増幅回路の周波数特性の一例を示す図。
ＯＳ型差動増幅回路の周波数特性の一例を示す図。
【図３】図１のインターフェース回路のトランジェント
特性の解析結果の一例を示す図。
特性の解析結果の一例を示す図。
【図４】従来のＥＣＬ−ＣＭＯＳレベル変換用のインタ
ーフェース回路の一例を示す回路図。
ーフェース回路の一例を示す回路図。
【図５】図４中のバイポーラ型差動増幅回路の周波数特
性の一例を示す図。
性の一例を示す図。
【図６】図４のＥＣＬ−ＣＭＯＳレベル変換回路のトラ
ンジェント特性の解析結果の一例を示す図。
ンジェント特性の解析結果の一例を示す図。
１０…Ｂｉ−ＭＯＳ型の差動増幅回路、Ｉo …定電流
源、２０…ＣＭＯＳ型の差動増幅回路（電圧比較型回
路）、Ｑ１、Ｑ２…ＮＰＮトランジスタ、Ｍ１〜Ｍ４…
ＰＭＯＳトランジスタ、Ｍ５、Ｍ６…ＮＭＯＳトランジ
スタ、Ｒ１〜Ｒ３…抵抗素子。
源、２０…ＣＭＯＳ型の差動増幅回路（電圧比較型回
路）、Ｑ１、Ｑ２…ＮＰＮトランジスタ、Ｍ１〜Ｍ４…
ＰＭＯＳトランジスタ、Ｍ５、Ｍ６…ＮＭＯＳトランジ
スタ、Ｒ１〜Ｒ３…抵抗素子。
Claims (2)
- 【請求項１】 ＥＣＬレベルの信号が入力する増幅用の
差動対をなすバイポーラトランジスタおよびカレントミ
ラー負荷用のＭＯＳトランジスタを用いたＢｉ−ＭＯＳ
型の差動増幅回路と、上記Ｂｉ−ＭＯＳ型の差動増幅回
路の後段に接続され、ＣＭＯＳレベルの信号を出力する
ＣＭＯＳ型の差動増幅回路とを具備することを特徴とす
るインターフェース回路。 - 【請求項２】 請求項１記載のインターフェース回路に
おいて、前記Ｂｉ−ＭＯＳ型の差動増幅回路は、各エミ
ッタが共通に接続された差動対をなす増幅用のバイポー
ラトランジスタと、上記差動対をなすバイポーラトラン
ジスタのエミッタ共通接続ノードと第１の電源ノードと
の間に接続された定電流源と、第２の電源ノードと前記
差動対をなすバイポーラトランジスタの各コレクタとの
間にそれぞれ対応して接続され、互いのゲート同士が共
通に接続された一対の負荷用の第１導電型のＭＯＳトラ
ンジスタと、上記一対の負荷用のＭＯＳトランジスタの
ゲート共通接続ノードと前記差動対をなすバイポーラト
ランジスタの各コレクタとの間にそれぞれ対応して接続
された一対の抵抗素子とを具備し、前記差動対をなすバ
イポーラトランジスタの各ベースに直流バイアスが供給
され、上記各ベース間に差動入力が印加されることによ
り前記差動対トランジスタの各コレクタ間に差動増幅出
力を得るものであり、前記ＣＭＯＳ型の差動増幅回路
は、前記Ｂｉ−ＭＯＳ型の差動増幅回路の差動増幅出力
が各ゲート間に印加され、各一端が共通に接続された差
動対をなす増幅用の第１導電型のＭＯＳトランジスタ
と、前記第２の電源ノードと上記差動対をなす増幅用の
ＭＯＳトランジスタの共通接続ノードとの間に接続され
た抵抗素子と、前記差動対をなす増幅用のＭＯＳトラン
ジスタの各他端と前記第１の電源ノードとの間に接続さ
れ、第２導電型のＭＯＳトランジスタがカレントミラー
接続されてなる負荷回路とを具備することを特徴とする
インターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8066732A JPH09261032A (ja) | 1996-03-22 | 1996-03-22 | インターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8066732A JPH09261032A (ja) | 1996-03-22 | 1996-03-22 | インターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09261032A true JPH09261032A (ja) | 1997-10-03 |
Family
ID=13324364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8066732A Pending JPH09261032A (ja) | 1996-03-22 | 1996-03-22 | インターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09261032A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19930178C1 (de) * | 1999-06-30 | 2001-01-11 | Siemens Ag | ECL/CMOS-Pegelwandler |
| US7504859B2 (en) | 2006-08-18 | 2009-03-17 | Nec Electronics Corporation | Level converter and semiconductor device |
-
1996
- 1996-03-22 JP JP8066732A patent/JPH09261032A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19930178C1 (de) * | 1999-06-30 | 2001-01-11 | Siemens Ag | ECL/CMOS-Pegelwandler |
| US7504859B2 (en) | 2006-08-18 | 2009-03-17 | Nec Electronics Corporation | Level converter and semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020430 |