JP2005151508A - 電流モードロジック回路 - Google Patents
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Abstract
【課題】 低い電源電圧でも安定して動作する電流モードロジック回路を提供する。
【解決手段】 クロックバッファ回路は、クロック信号CIよって動作する電界効果トランジスタQaと、反転クロック信号CIBによって動作する電界効果トランジスタQbと、電界効果トランジスタQaのドレインに接続された負荷回路Zaと、電界効果トランジスタQbのドレインに接続された負荷回路Zbと、電界効果トランジスタQa,Qbの各ソースが共通接続されたソース側ノードn1とグランドラインGNDとの間に接続された電流制御用の電界効果トランジスタQcと、負荷回路Za,Zbの各電源側が共通接続されたドレイン側ノードn5と電源ラインVDとの間に接続された電流制御用の電界効果トランジスタQhなどで構成される。
【選択図】 図1
【解決手段】 クロックバッファ回路は、クロック信号CIよって動作する電界効果トランジスタQaと、反転クロック信号CIBによって動作する電界効果トランジスタQbと、電界効果トランジスタQaのドレインに接続された負荷回路Zaと、電界効果トランジスタQbのドレインに接続された負荷回路Zbと、電界効果トランジスタQa,Qbの各ソースが共通接続されたソース側ノードn1とグランドラインGNDとの間に接続された電流制御用の電界効果トランジスタQcと、負荷回路Za,Zbの各電源側が共通接続されたドレイン側ノードn5と電源ラインVDとの間に接続された電流制御用の電界効果トランジスタQhなどで構成される。
【選択図】 図1
Description
本発明は、差動信号で動作する差動増幅回路を有する電流モードロジック回路に関する。
図9は、従来の電流モードロジック回路の一例を示す回路図である。ここでは、理解容易のため、D型フリップフロップ回路の半分のラッチ回路を例示している。電界効果トランジスタQa,Qbは、差動信号が入力される差動トランジスタ対を構成し、電界効果トランジスタQaのゲートにはデータ信号Dが入力され、電界効果トランジスタQbのゲートには反転データ信号DBが入力される。
電界効果トランジスタQaのドレインと電源ラインVDとの間には、負荷回路Zaが接続される。電界効果トランジスタQbのドレインと電源ラインVDとの間には、負荷回路Zbが接続される。電界効果トランジスタQa,Qbの各ソースはソース側ノードn1で共通接続される。ソース側ノードn1とグランドラインGNDとの間には、クロックスイッチング用の電界効果トランジスタQcが接続され、このゲートにはクロック信号Cが入力される。
電界効果トランジスタQaのドレインには出力ラインLaが接続され、反転データ信号DOBが出力される。電界効果トランジスタQbのドレインには出力ラインLbが接続され、データ信号DOが出力される。
電界効果トランジスタQdのゲートには出力ラインLaを介して反転データ信号DOBが入力され、そのドレインは出力ラインLbに接続される。電界効果トランジスタQeのゲートには出力ラインLbを介してデータ信号DOBが入力され、そのドレインは出力ラインLaに接続される。電界効果トランジスタQd,Qeの各ソースはソース側ノードn2で共通接続される。ソース側ノードn2とグランドラインGNDとの間には、クロックスイッチング用の電界効果トランジスタQfが接続され、このゲートには反転クロック信号CBが入力される。
この動作について説明する。クロック信号Cがハイレベルで、反転クロック信号CBがローレベルの場合、電界効果トランジスタQcはオン(導通)となり、電界効果トランジスタQfはオフ(遮断)となる。一方、クロック信号Cがローレベルで、反転クロック信号CBがハイレベルの場合、電界効果トランジスタQfはオンとなり、電界効果トランジスタQcはオフとなる。
そこで、クロック信号Cのハイレベルへの立上り時に、データ信号Dがハイレベルで、反転データ信号DBがローレベルであれば、電界効果トランジスタQaがオンとなって、出力ラインLaにローレベルの反転データ信号DOBを出力する。このとき電界効果トランジスタQbはオフとなって、出力ラインLbにハイレベルのデータ信号DOを出力する。
次にクロック信号Cがローレベルになると、反転クロック信号CBはハイレベルへ立上って、電界効果トランジスタQfがオンとなる。このときデータ信号DOがハイレベルであるため、電界効果トランジスタQeがオンとなって出力ラインLaをプルダウンし、反転データ信号DOBをローレベルに維持する。これにより電界効果トランジスタQdはオフとなって、データ信号DOはハイレベルに維持される。
続いてクロック信号Cの立上り時に、今度はデータ信号Dがローレベルで、反転データ信号DBがハイレベルであれば、電界効果トランジスタQbがオンとなって、出力ラインLbにローレベルのデータ信号DOを出力する。このとき電界効果トランジスタQaはオフとなって、出力ラインLaにハイレベルの反転データ信号DOBを出力する。
次にクロック信号Cの立下り時に、反転クロック信号はハイレベルへ立上って、電界効果トランジスタQfがオンとなる。このとき反転データ信号DOBがハイレベルであるため、電界効果トランジスタQdがオンとなって出力ラインLbをプルダウンし、データ信号DOをローレベルに維持する。これにより電界効果トランジスタQeはオフとなって、反転データ信号DOBはハイレベルに維持される。
こうしてクロック信号Cの立上り時にデータ信号Dの状態を取り込んで、次のクロック立上りまでデータ信号DOとして維持するラッチ動作が行われる。
図10は、従来の電流モードロジック回路の他の例を示す回路図である。これは、図9に示した回路に加えて、電界効果トランジスタQc,Qfの各ソースがソース側ノードn3で共通接続され、ソース側ノードn3とグランドラインGNDとの間には電界効果トランジスタQgが接続され、このゲートには一定のバイアス電圧BSが印加される。
この電界効果トランジスタQgは、Id(ドレイン電流)−Vg(ゲート電圧)特性に従ってバイアス電圧BSに応じた一定の電流を供給する定電流源として動作する。ここでは、バイアス電圧BSの調整により電界効果トランジスタQc,Qfに流れる電流量を制御することによって、a)データ信号DOおよび反転データ信号DOBについてハイレベル時の電圧レベルとローレベル時の電圧レベルが調整可能になり、b)クロック信号Cと反転クロック信号CBとの間の位相誤差が調整可能になる。
図11は、図10に示した回路のためのバイアス回路の一例を示す回路図である。電界効果トランジスタQo,Qqはカレントミラー回路を構成する。電界効果トランジスタQqの負荷として電界効果トランジスタQpが接続され、電界効果トランジスタQp,Qrは別のカレントミラー回路を構成する。電界効果トランジスタQrの負荷としてダイオード接続した電界効果トランジスタQsが接続され、この接続ノードからバイアス電圧BSが出力される。
なお、関連する先行技術(例えば特許文献1〜3)には、差動信号で動作する差動増幅回路が記載されている。
図9に示した回路において、クロックスイッチング用の電界効果トランジスタQc,Qfのドレイン電流は、電源電圧の変動やクロックレベルの変動などに起因して変動することから、出力ラインLa,Lbでの出力レベルが不安定になる傾向がある。一方、図10に示した回路では、定電流源として動作する電界効果トランジスタQgを設けることによって、こうした問題点を解消している。
しかしながら、グランド側に新たな電界効果トランジスタQgを追加しているため、電界効果トランジスタQgのオン抵抗に相当する電圧ロスが発生し、その分電源電圧変動の許容範囲が厳しくなる。また、電源ラインVDに低い電源電圧が供給された場合、クロック信号Cおよび反転クロック信号CBのクロスレベルも低くなって、電界効果トランジスタQgが飽和できなくなり、定電流源として動作しなくなる。
また、図11に示したバイアス回路では、IC製造プロセス、温度、電源電圧などの変動に敏感であることから、その対策としてバンドギャップ型の回路素子を採用することが望まれる。しかしながら、SOI(Silicon On Insulator)基板上ではバイポーラ素子を設けることが困難である。
本発明の目的は、低い電源電圧でも安定して動作する電流モードロジック回路を提供することである。
本発明に係る電流モードロジック回路は、デジタル信号によって動作する第1電界効果トランジスタと、
反転デジタル信号によって動作する第2電界効果トランジスタと、
第1電界効果トランジスタのドレインに接続された第1負荷回路と、
第2電界効果トランジスタのドレインに接続された第2負荷回路と、
第1電界効果トランジスタおよび第2電界効果トランジスタの各ソースが共通接続されたソース側ノードとグランドラインとの間に接続された第1電流制御回路と、
第1負荷回路および第2負荷回路の各電源側が共通接続されたドレイン側ノードと電源ラインとの間に接続された第2電流制御回路とを備えることを特徴とする。
反転デジタル信号によって動作する第2電界効果トランジスタと、
第1電界効果トランジスタのドレインに接続された第1負荷回路と、
第2電界効果トランジスタのドレインに接続された第2負荷回路と、
第1電界効果トランジスタおよび第2電界効果トランジスタの各ソースが共通接続されたソース側ノードとグランドラインとの間に接続された第1電流制御回路と、
第1負荷回路および第2負荷回路の各電源側が共通接続されたドレイン側ノードと電源ラインとの間に接続された第2電流制御回路とを備えることを特徴とする。
本発明によれば、第1電界効果トランジスタおよび第2電界効果トランジスタは差動トランジスタ対となって、ソース側の第1電流制御回路とともに差動増幅回路を構成するとともに、この差動増幅回路の電源ライン側に第2電流制御回路を設けることによって、電源ラインの電圧変動が差動増幅回路に影響を及ぼすのを抑制することができる。
また、第2電流制御回路として電界効果トランジスタを用いた場合、オン抵抗に相当する電圧降下が発生するため、入力信号および出力信号の閾値レベルを下げることができる。その結果、前段あるいは後段でのレベルシフト回路を省くことができる。
実施の形態1.
図1は、本発明の第1実施形態を示す回路図である。ここでは電流モードロジック回路としてクロックバッファ回路を例示している。電界効果トランジスタQa,Qbは、差動信号が入力される差動トランジスタ対を構成し、電界効果トランジスタQaのゲートにはクロック信号CIが入力され、電界効果トランジスタQbのゲートには反転クロック信号CIBが入力される。
図1は、本発明の第1実施形態を示す回路図である。ここでは電流モードロジック回路としてクロックバッファ回路を例示している。電界効果トランジスタQa,Qbは、差動信号が入力される差動トランジスタ対を構成し、電界効果トランジスタQaのゲートにはクロック信号CIが入力され、電界効果トランジスタQbのゲートには反転クロック信号CIBが入力される。
電界効果トランジスタQa,Qbの各ソースはソース側ノードn1で共通接続される。ソース側ノードn1とグランドラインGNDとの間には、電流制御用の電界効果トランジスタQcが接続され、このゲートには一定のバイアス電圧BS1が印加される。電界効果トランジスタQa,Qb,Qcは、例えばnMOSトランジスタで構成され、典型的な差動増幅回路を構成する。
電界効果トランジスタQaのドレインには負荷回路Zaが接続され、電界効果トランジスタQbのドレインには負荷回路Zbが接続され、負荷回路Za,Zbの各電源側はドレイン側ノードn5で共通接続される。ドレイン側ノードn5と電源ラインVDとの間には、電流制御用の電界効果トランジスタQhが接続され、このゲートには一定のバイアス電圧BS2が印加される。
電界効果トランジスタQaのドレインには出力ラインLaが接続され、反転クロック信号COBが出力される。電界効果トランジスタQbのドレインには出力ラインLbが接続され、クロック信号COが出力される。
この動作について説明する。クロック信号CIがハイレベルで、反転クロック信号CIBがローレベルになると、電界効果トランジスタQaがオン(導通)となって、出力ラインLaにローレベルの反転クロック信号COBを出力する。このとき電界効果トランジスタQbはオフ(遮断)となり、出力ラインLbにハイレベルのクロック信号COを出力する。
電界効果トランジスタQc,Qhは、Id(ドレイン電流)−Vg(ゲート電圧)特性に従って各バイアス電圧BS1,BS2に応じた一定の電流を供給する定電流源としてそれぞれ動作する。
本実施形態では、差動増幅回路の電源ライン側に、定電流源として電界効果トランジスタQhを配置することによって、電源ラインVDの電圧変動が差動増幅回路に影響を及ぼすのを抑制することができる。
また、電界効果トランジスタQhのオン抵抗に相当する電圧降下が発生するため、各クロック信号の閾値レベルを下げることができる。その結果、前段あるいは後段でのレベルシフト回路を省くことができる。さらに、負荷回路Za,Zbとしてコイル等の誘導性素子を使用することが好ましく、これにより負荷回路Za,Zbによる電圧降下を小さくできる。
実施の形態2.
図2は、本発明の第2実施形態を示す回路図である。ここでは電流モードロジック回路としてD型フリップフロップ回路の半分のラッチ回路を例示している。電界効果トランジスタQa,Qbは、差動信号が入力される差動トランジスタ対を構成し、電界効果トランジスタQaのゲートにはデータ信号Dが入力され、電界効果トランジスタQbのゲートには反転データ信号DBが入力される。
図2は、本発明の第2実施形態を示す回路図である。ここでは電流モードロジック回路としてD型フリップフロップ回路の半分のラッチ回路を例示している。電界効果トランジスタQa,Qbは、差動信号が入力される差動トランジスタ対を構成し、電界効果トランジスタQaのゲートにはデータ信号Dが入力され、電界効果トランジスタQbのゲートには反転データ信号DBが入力される。
電界効果トランジスタQaのドレインと電源ラインVDとの間には、負荷回路Zaが接続される。電界効果トランジスタQbのドレインと電源ラインVDとの間には、負荷回路Zbが接続される。電界効果トランジスタQa,Qbの各ソースはソース側ノードn1で共通接続される。ソース側ノードn1とグランドラインGNDとの間には、クロックスイッチング用の電界効果トランジスタQcが接続され、このゲートには反転クロック信号CBが入力される。
電界効果トランジスタQaのドレインには出力ラインLaが接続され、反転データ信号DOBが出力される。電界効果トランジスタQbのドレインには出力ラインLbが接続され、データ信号DOが出力される。
電界効果トランジスタQdのゲートには出力ラインLaを介して反転データ信号DOBが入力され、そのドレインは出力ラインLbに接続される。電界効果トランジスタQeのゲートには出力ラインLbを介してデータ信号DOBが入力され、そのドレインは出力ラインLaに接続される。電界効果トランジスタQd,Qeの各ソースはソース側ノードn2で共通接続される。ソース側ノードn2とグランドラインGNDとの間には、クロックスイッチング用の電界効果トランジスタQfが接続され、このゲートにはクロック信号Cが入力される。電界効果トランジスタQa〜Qfは、例えばnMOSトランジスタで構成される。
電流ブリッジ回路Hは、電界効果トランジスタQi,Qj,Qkを含む。電界効果トランジスタQiは、例えばpMOSトランジスタで構成され、電源ラインVDとノードn6との間に接続され、このゲートには一定のバイアス電圧BS3が印加される。電界効果トランジスタQiは、Id−Vg特性に従ってバイアス電圧BS3に応じた一定の電流を供給する定電流源として動作する。
電界効果トランジスタQjは、例えばnMOSトランジスタで構成され、ノードn6とソース側ノードn1との間に接続され、このゲートには一定のバイアス電圧BS4が印加される。電界効果トランジスタQkは、例えばnMOSトランジスタで構成され、ノードn6とソース側ノードn2との間に接続され、このゲートには一定のバイアス電圧BS4が印加される。
電流ブリッジ回路Hの機能について説明する。電界効果トランジスタQiは一定の電流Ihを維持するため、電界効果トランジスタQjに流れる電流Ih1と電界効果トランジスタQkに流れる電流Ih2との合計と一致する(即ち、Ih=Ih1+Ih2)。そのためノードn1の電圧が上昇すると、電界効果トランジスタQjのゲート−ソース間電圧Vgsが減少して、電流Ih1が減少するため、逆に電流Ih2を増加させて、ノードn2の電圧を下降させようとする。一方、ノードn2の電圧が上昇すると、電界効果トランジスタQkのゲート−ソース間電圧Vgsが減少して、電流Ih2が減少するため、逆に電流Ih1を増加させて、ノードn1の電圧を下降させようとする。こうして電流ブリッジ回路Hは、各ノードn1,n2にバイアス電流を供給して、ノードn1の電圧とノードn2の電圧の差を拡大するように機能する。
この動作について説明する。反転クロック信号CBがハイレベルで、クロック信号Cがローレベルの場合、電界効果トランジスタQcはオン(導通)となり、電界効果トランジスタQfはオフ(遮断)となる。一方、反転クロック信号CBがローレベルで、クロック信号Cがハイレベルの場合、電界効果トランジスタQfはオンとなり、電界効果トランジスタQcはオフとなる。
そこで、反転クロック信号CBのハイレベルへの立上り時に、データ信号Dがハイレベルで、反転データ信号DBがローレベルであれば、電界効果トランジスタQaがオンとなって、出力ラインLaにローレベルの反転データ信号DOBを出力する。このとき電界効果トランジスタQbはオフとなって、出力ラインLbにハイレベルのデータ信号DOを出力する。
その際、電界効果トランジスタQfはオフとなり、電流ブリッジ回路Hから電流Ih2が供給されることによって、電界効果トランジスタQfのドイレン電圧(=ノードn2の電圧)が上昇する。すると、電界効果トランジスタQfのゲート−ソース間電圧Vgsが減少して、電流Ih2が減少するため、電界効果トランジスタQjに流れる電流Ih1は増加するようになる。その結果、電界効果トランジスタQa,Qbのうちオンとなっていたトランジスタのドレイン電流が減少するのを促進し、オン状態からオフ状態に移行する際のテイル電流を抑制できるため、電界効果トランジスタQe,Qdのフェッチ動作前でのデータ信号Dおよび反転データ信号DBのレベル安定化に寄与する。さらに、図10に示した従来の電流モードロジック回路における電界効果トランジスタQgを省略することができる。
次に反転クロック信号CBがローレベルになると、クロック信号Cはハイレベルへ立上って、電界効果トランジスタQfがオンとなる。このときデータ信号DOがハイレベルであるため、電界効果トランジスタQeがオンとなって出力ラインLaをプルダウンし、反転データ信号DOBをローレベルに維持する。これにより電界効果トランジスタQdはオフとなって、データ信号DOはハイレベルに維持される。
続いて反転クロック信号CBの立上り時に、今度はデータ信号Dがローレベルで、反転データ信号DBがハイレベルであれば、電界効果トランジスタQbがオンとなって、出力ラインLbにローレベルのデータ信号DOを出力する。このとき電界効果トランジスタQaはオフとなって、出力ラインLaにハイレベルの反転データ信号DOBを出力する。
その際、上述と同様に、電流ブリッジ回路Hの存在によって、電界効果トランジスタQa,Qbのうちオンとなっていたトランジスタがオフ状態に移行する際のテイル電流を抑制できるため、電界効果トランジスタQe,Qdのフェッチ動作前でのデータ信号Dおよび反転データ信号DBのレベル安定化に寄与する。
次に反転クロック信号CBの立下り時に、クロック信号Cはハイレベルへ立上って、電界効果トランジスタQfがオンとなる。このとき反転データ信号DOBがハイレベルであるため、電界効果トランジスタQdがオンとなって出力ラインLbをプルダウンし、データ信号DOをローレベルに維持する。これにより電界効果トランジスタQeはオフとなって、反転データ信号DOBはハイレベルに維持される。
こうして反転クロック信号CBの立上り時にデータ信号Dの状態を取り込んで、次のクロック立上りまでデータ信号DOとして維持するラッチ動作が行われる。
実施の形態3.
図3は、本発明の第3実施形態を示す回路図である。ここでは電流モードロジック回路としてD型フリップフロップ回路の半分のラッチ回路を例示するとともに、図2の電流ブリッジ回路Hにおいて、電界効果トランジスタQi,Qj,Qkをダイオード接続することにより、バイアス電圧BS3,BS4を発生するためのバイアス回路を省略している。
図3は、本発明の第3実施形態を示す回路図である。ここでは電流モードロジック回路としてD型フリップフロップ回路の半分のラッチ回路を例示するとともに、図2の電流ブリッジ回路Hにおいて、電界効果トランジスタQi,Qj,Qkをダイオード接続することにより、バイアス電圧BS3,BS4を発生するためのバイアス回路を省略している。
電界効果トランジスタQa,Qbは、差動信号が入力される差動トランジスタ対を構成し、電界効果トランジスタQaのゲートにはデータ信号Dが入力され、電界効果トランジスタQbのゲートには反転データ信号DBが入力される。
電界効果トランジスタQaのドレインと電源ラインVDとの間には、負荷回路Zaが接続される。電界効果トランジスタQbのドレインと電源ラインVDとの間には、負荷回路Zbが接続される。電界効果トランジスタQa,Qbの各ソースはソース側ノードn1で共通接続される。ソース側ノードn1とグランドラインGNDとの間には、クロックスイッチング用の電界効果トランジスタQcが接続され、このゲートには反転クロック信号CBが入力される。
電界効果トランジスタQaのドレインには出力ラインLaが接続され、反転データ信号DOBが出力される。電界効果トランジスタQbのドレインには出力ラインLbが接続され、データ信号DOが出力される。
電界効果トランジスタQdのゲートには出力ラインLaを介して反転データ信号DOBが入力され、そのドレインは出力ラインLbに接続される。電界効果トランジスタQeのゲートには出力ラインLbを介してデータ信号DOBが入力され、そのドレインは出力ラインLaに接続される。電界効果トランジスタQd,Qeの各ソースはソース側ノードn2で共通接続される。ソース側ノードn2とグランドラインGNDとの間には、クロックスイッチング用の電界効果トランジスタQfが接続され、このゲートにはクロック信号Cが入力される。電界効果トランジスタQa〜Qfは、例えばnMOSトランジスタで構成される。
電流ブリッジ回路Hは、電界効果トランジスタQi,Qj,Qkを含む。電界効果トランジスタQiは、例えばpMOSトランジスタで構成され、電源ラインVDとノードn6との間に接続され、このゲートとソースとの接続によってダイオード接続している。電界効果トランジスタQiは、Id−Vg特性に従って一定の電流を供給する定電流源として動作する。
電界効果トランジスタQjは、例えばnMOSトランジスタで構成され、ノードn6とソース側ノードn1との間に接続され、このゲートとドレインとの接続によってダイオード接続している。電界効果トランジスタQkは、例えばnMOSトランジスタで構成され、ノードn6とソース側ノードn2との間に接続され、このゲートとドレインとの接続によってダイオード接続している。
こうした電界効果トランジスタQi,Qj,Qkのダイオード接続によって、簡易な定電流源を構成でき、回路構成の簡略化が図られる。
電流ブリッジ回路Hの機能について説明する。電界効果トランジスタQiは一定の電流Ihを維持するため、電界効果トランジスタQjに流れる電流Ih1と電界効果トランジスタQkに流れる電流Ih2との合計と一致する(即ち、Ih=Ih1+Ih2)。そのためノードn1の電圧が上昇すると、電界効果トランジスタQjのゲート−ソース間電圧Vgsが減少して、電流Ih1が減少するため、逆に電流Ih2を増加させて、ノードn2の電圧を下降させようとする。一方、ノードn2の電圧が上昇すると、電界効果トランジスタQkのゲート−ソース間電圧Vgsが減少して、電流Ih2が減少するため、逆に電流Ih1を増加させて、ノードn1の電圧を下降させようとする。こうして電流ブリッジ回路Hは、各ノードn1,n2にバイアス電流を供給して、ノードn1の電圧とノードn2の電圧の差を拡大するように機能する。
この動作について説明する。反転クロック信号CBがハイレベルで、クロック信号Cがローレベルの場合、電界効果トランジスタQcはオン(導通)となり、電界効果トランジスタQfはオフ(遮断)となる。一方、反転クロック信号CBがローレベルで、クロック信号Cがハイレベルの場合、電界効果トランジスタQfはオンとなり、電界効果トランジスタQcはオフとなる。
そこで、反転クロック信号CBのハイレベルへの立上り時に、データ信号Dがハイレベルで、反転データ信号DBがローレベルであれば、電界効果トランジスタQaがオンとなって、出力ラインLaにローレベルの反転データ信号DOBを出力する。このとき電界効果トランジスタQbはオフとなって、出力ラインLbにハイレベルのデータ信号DOを出力する。
その際、電界効果トランジスタQfはオフとなり、電流ブリッジ回路Hから電流Ih2が供給されることによって、電界効果トランジスタQfのドイレン電圧(=ノードn2の電圧)が上昇する。すると、電界効果トランジスタQfのゲート−ソース間電圧Vgsが減少して、電流Ih2が減少するため、電界効果トランジスタQjに流れる電流Ih1は増加するようになる。その結果、電界効果トランジスタQa,Qbのうちオンとなっていたトランジスタのドレイン電流が減少するのを促進し、オン状態からオフ状態に移行する際のテイル電流を抑制できるため、電界効果トランジスタQe,Qdのフェッチ動作前でのデータ信号Dおよび反転データ信号DBのレベル安定化に寄与する。さらに、図10に示した従来の電流モードロジック回路における電界効果トランジスタQgを省略することができる。
次に反転クロック信号CBがローレベルになると、クロック信号Cはハイレベルへ立上って、電界効果トランジスタQfがオンとなる。このときデータ信号DOがハイレベルであるため、電界効果トランジスタQeがオンとなって出力ラインLaをプルダウンし、反転データ信号DOBをローレベルに維持する。これにより電界効果トランジスタQdはオフとなって、データ信号DOはハイレベルに維持される。
続いて反転クロック信号CBの立上り時に、今度はデータ信号Dがローレベルで、反転データ信号DBがハイレベルであれば、電界効果トランジスタQbがオンとなって、出力ラインLbにローレベルのデータ信号DOを出力する。このとき電界効果トランジスタQaはオフとなって、出力ラインLaにハイレベルの反転データ信号DOBを出力する。
その際、上述と同様に、電流ブリッジ回路Hの存在によって、電界効果トランジスタQa,Qbのうちオンとなっていたトランジスタがオフ状態に移行する際のテイル電流を抑制できるため、電界効果トランジスタQe,Qdのフェッチ動作前でのデータ信号Dおよび反転データ信号DBのレベル安定化に寄与する。
次に反転クロック信号CBの立下り時に、クロック信号Cはハイレベルへ立上って、電界効果トランジスタQfがオンとなる。このとき反転データ信号DOBがハイレベルであるため、電界効果トランジスタQdがオンとなって出力ラインLbをプルダウンし、データ信号DOをローレベルに維持する。これにより電界効果トランジスタQeはオフとなって、反転データ信号DOBはハイレベルに維持される。
こうして反転クロック信号CBの立上り時にデータ信号Dの状態を取り込んで、次のクロック立上りまでデータ信号DOとして維持するラッチ動作が行われる。
実施の形態4.
図4は、本発明の第4実施形態を示す回路図である。これは、図1に示した電流モードロジック回路のためのバイアス回路の一例を示す回路図である。
図4は、本発明の第4実施形態を示す回路図である。これは、図1に示した電流モードロジック回路のためのバイアス回路の一例を示す回路図である。
電源ラインVDとグランドラインGNDとの間には、抵抗R1,R2が直列接続された分圧回路が設けられる。分圧回路からの出力は、電界効果トランジスタQnのゲートに接続される。電界効果トランジスタQnのソースは、抵抗R3を介してグランドラインGNDに接続され、そのドレインは電界効果トランジスタQoのドレインに接続される。
電界効果トランジスタQo,Qqは、カレントミラー回路を構成し、これらのソースはグランドラインGNDに接続される。電界効果トランジスタQoのドレインは抵抗R4を介して電源ラインVDに接続される。電界効果トランジスタQqのドレインは、直列接続された電界効果トランジスタQp,Qtを介して電源ラインVDに接続される。
電界効果トランジスタQp,Qrは、カレントミラー回路を構成し、電界効果トランジスタQt,Quは、別のカレントミラー回路を構成する。
電界効果トランジスタQsのソースはグランドラインGNDに接続され、そのドレインは、直列接続された電界効果トランジスタQr,Quを介して電源ラインVDに接続される。電界効果トランジスタQs,Qvは、別のカレントミラー回路を構成する。電界効果トランジスタQvのソースはグランドラインGNDに接続され、そのドレインは電界効果トランジスタQwを介して電源ラインVDに接続される。電界効果トランジスタQuのドレインは電界効果トランジスタQwのゲートに接続される。
バイアス電圧BS1は、電界効果トランジスタQrのソースから出力され、バイアス電圧BS2は、電界効果トランジスタQwのソースから出力される。
なお、電界効果トランジスタQn,Qo,Qq,Qsは、例えばnMOSトランジスタで構成され、電界効果トランジスタQp,Qr,Qt,Qu,Qv,Qwは、例えばpMOSトランジスタで構成される。
ここで、電界効果トランジスタQnのドレイン電流ID1、電界効果トランジスタQnのゲート電圧VG1、電界効果トランジスタQnのゲート−ソース間電圧VGS1、電界効果トランジスタQoの閾値電圧Vth1、係数kとして、ドレイン電流ID1を計算する。
式を整理する。
ここで、ID1<<1で、k>1とすると、ドレイン電流ID1は次のように近似できる。
次に、電源ラインVDの電圧変動の影響を検討するため、電界効果トランジスタQoのドレイン側のノード電圧Vx、電界効果トランジスタQoのドレイン電流ID2とする。
次に、パラメータXに対するパラメータYの感度を次のように定義して、電源ラインVDの電圧VDDの変動に対するドレイン電流ID2の感度を計算する。ここで、ノード電圧Vxおよびドレイン電流ID2を一定とした。
そこで、抵抗R1〜R4の値が次のような関係を満たすことによって、電源ラインVDの電圧VDDの変動に対するドレイン電流ID2の感度をゼロに設定できる。
電界効果トランジスタQoのドレイン電流が安定化すると、後段のカレントミラー回路での動作電流も安定化する。その結果、バイアス電圧BS1,BS2は電源電圧変動による影響を受けなくなり、安定化される。
このバイアス回路では、電界効果トランジスタQnは飽和領域で動作することが好ましく、さらに電界効果トランジスタQnのドレイン電流ID1が大きくなると電界効果トランジスタQnの線形性が低下することから、電界効果トランジスタQnのチャネル長Lを大きくして、電界効果トランジスタQnと抵抗R3からなる電流パスの線形性を向上させることが好ましい。
実施の形態5.
図5は、本発明の第5実施形態を示す回路図である。ここでは、電流モードロジック回路として、4ビットのパラレル信号をシリアル信号に変換するシリアライザ回路の一例を示している。
図5は、本発明の第5実施形態を示す回路図である。ここでは、電流モードロジック回路として、4ビットのパラレル信号をシリアル信号に変換するシリアライザ回路の一例を示している。
シリアライザ回路は、クロック信号および反転クロック信号を扱うバッファ回路BF1,BF2,BF3,BF4と、データ信号および反転データ信号を扱うバッファ回路BF5,BF6,BF7,BF8と、1/2分周を行う分周回路DV1,DV2と、マルチプレクサ回路SR1,SR2,SR3と、ラッチ回路LTなどで構成される。
バッファ回路BF1〜BF8は、図1に示したクロックバッファ回路が使用可能である。また、分周回路DV1,DV2、マルチプレクサ回路SR1,SR2,SR3およびラッチ回路LTは、図2〜図3に示したD型フリップフロップ回路が使用可能である。
バッファ回路BF1は、例えば周波数10GHzのクロック信号Cおよび反転クロック信号CBが入力され、周波数10GHzのクロック信号C1および反転クロック信号C1Bを分周回路DV1とラッチ回路LTに出力する。分周回路DV1は、クロック信号C1および反転クロック信号C1Bを1/2分周し、バッファ回路BF2を経由して、周波数5GHzのクロック信号C2および反転クロック信号C2Bを分周回路DV2、マルチプレクサ回路SR3とバッファ回路BF3に出力する。分周回路DV2は、クロック信号C2および反転クロック信号C2Bを1/2分周し、バッファ回路BF4を経由して、周波数2.5GHzのクロック信号C3および反転クロック信号C3Bをマルチプレクサ回路SR1,SR2に出力する。
マルチプレクサ回路SR1は、クロック信号C3および反転クロック信号C3Bのタイミングでラッチ動作を行うラッチ回路で構成され、パラレル信号の第1ビットに相当するデータ信号D0および反転データ信号D0Bがバッファ回路BF5を経由して入力され、パラレル信号の第3ビットに相当するデータ信号D2および反転データ信号D2Bがバッファ回路BF6を経由して入力され、そして、データ信号D5としてデータ信号D0,D2の順でシリアル出力し、反転データ信号D5Bとして反転データ信号D0B,D2Bの順でシリアル出力する。
マルチプレクサ回路SR2は、クロック信号C3および反転クロック信号C3Bのタイミングでラッチ動作を行うラッチ回路で構成され、パラレル信号の第2ビットに相当するデータ信号D1および反転データ信号D1Bがバッファ回路BF7を経由して入力され、パラレル信号の第4ビットに相当するデータ信号D3および反転データ信号D3Bがバッファ回路BF8を経由して入力され、そして、データ信号D6としてデータ信号D1,D3の順でシリアル出力し、反転データ信号D6Bとして反転データ信号D1B,D3Bの順でシリアル出力する。
続くマルチプレクサ回路SR3は、クロック信号C2および反転クロック信号C2Bのタイミングでラッチ動作を行うラッチ回路で構成され、データ信号D5および反転データ信号D5Bが入力され、データ信号D6および反転データ信号D6Bが入力され、そして、データ信号D7としてデータ信号D0,D1,D2,D3の順でシリアル出力し、反転データ信号D7Bとして反転データ信号D0B,D1B,D2B,D3Bの順でシリアル出力する。
最後のラッチ回路LTは、データ信号D7および反転データ信号D7Bをクロック信号C1および反転クロック信号C1Bのタイミングでラッチして、データ信号DOおよび反転データ信号DOBとして出力する。
こうしたシリアライザ回路は、約0.85Vの電源電圧で動作可能であるため、回路全体の電力消費を低減できる。また、バッファ回路BF1〜BF8として、図1に示したクロックバッファ回路を用いることによって、上述したように、電源電圧の利用範囲が広くなり、内部の電界効果トランジスタを小型化できる。例えば、図10に示した回路では、チャネル幅W=40μm、チャネル長さL=0.1μmの電界効果トランジスタが必要であるが、本発明では、チャネル幅W=16μm、チャネル長さL=0.1μmの電界効果トランジスタが使用可能になる。
また、電界効果トランジスタが小型化できると、寄生容量も小さくなる。そのため、クロック信号の遅延もより小さくなり、シリアライザ回路においてクロックのタイミングマージンが大きくなり、動作の高速化を図ることができる。また、寄生容量が小さくなると、回路全体の電力消費を低減できる。
実施の形態6.
図6は、本発明の第6実施形態を示す回路図である。ここでは、電流モードロジック回路として、8GHzから12GHzへのクロックディバイダ回路の一例を示している。
図6は、本発明の第6実施形態を示す回路図である。ここでは、電流モードロジック回路として、8GHzから12GHzへのクロックディバイダ回路の一例を示している。
クロックディバイダ回路は、ラッチ回路21とラッチ回路22が直列的に接続され、ラッチ回路22の出力がラッチ回路21の入力に帰還するループを有する。
ラッチ回路21,22は、図3に示した回路が使用可能であり、ラッチ回路21は、内部の差動トランジスタ対の負荷回路として抵抗を使用している。一方、後段のラッチ回路22は、内部の差動トランジスタ対の負荷回路として誘導性素子を使用することによって、周波数バンド幅が向上している。
実施の形態7.
図7は、本発明の第7実施形態を示す回路図である。ここでは、電流モードロジック回路として、5Gbpsから10Gbpsへのマルチプレクサ回路の一例を示している。
図7は、本発明の第7実施形態を示す回路図である。ここでは、電流モードロジック回路として、5Gbpsから10Gbpsへのマルチプレクサ回路の一例を示している。
マルチプレクサ回路は、ラッチ回路31,32が直列的に接続された2段シフトレシジスタと、ラッチ回路33,34,35が直列的に接続された3段シフトレシジスタと、これらの出力を選択するセレクタ回路36などを含む。
ラッチ回路31〜35は、図3に示した回路が使用可能であり、内部の差動トランジスタ対の負荷回路として抵抗を使用している。一方、セレクタ回路36は、図3に示した回路において、電界効果トランジスタQd,Qeの各ゲートがラッチ回路33の差動出力に接続されており、内部の差動トランジスタ対の負荷回路として誘導性素子を使用することによって、周波数バンド幅が向上している。
実施の形態8.
図8は、本発明の第8実施形態を示す回路図である。ここでは、電流モードロジック回路として、10Gbpsのリタイミング回路の一例を示している。
図8は、本発明の第8実施形態を示す回路図である。ここでは、電流モードロジック回路として、10Gbpsのリタイミング回路の一例を示している。
リタイミング回路は、ラッチ回路41とラッチ回路42が直列的に接続される。従来のリタイミング回路では、差動クロック信号間の遅延を解消するためのクロックバッファ回路が必要であったが、本発明では差動クロック信号間の遅延が小さくなるため、こうした遅延調整用のクロックバッファ回路を省くことができる。
Qa〜Qf,Qh〜Qk,Qn〜Qv 電界効果トランジスタ、 負荷回路 Za,Zb、 H 電流ブリッジ回路、 BF1〜BF8 バッファ回路、 DV1,DV2 分周回路、 SR1〜SR3 マルチプレクサ回路、 LT,21,22,31〜35,41,42 ラッチ回路、 36 セレクタ回路。
Claims (5)
- デジタル信号によって動作する第1電界効果トランジスタと、
反転デジタル信号によって動作する第2電界効果トランジスタと、
第1電界効果トランジスタのドレインに接続された第1負荷回路と、
第2電界効果トランジスタのドレインに接続された第2負荷回路と、
第1電界効果トランジスタおよび第2電界効果トランジスタの各ソースが共通接続されたソース側ノードとグランドラインとの間に接続された第1電流制御回路と、
第1負荷回路および第2負荷回路の各電源側が共通接続されたドレイン側ノードと電源ラインとの間に接続された第2電流制御回路とを備えることを特徴とする電流モードロジック回路。 - 第1電流制御回路および第2電流制御回路の各バイアス電圧を供給するためのバイアス回路を備え、
該バイアス回路は、カレントミラー回路と、
電源ラインとグランドラインとの間に接続された分圧回路と、
分圧回路からの出力電圧に応じて、カレントミラー回路の参照電流を制御するための参照電流制御回路とを含むことを特徴とする請求項1記載の電流モードロジック回路。 - データ信号によって動作する第1電界効果トランジスタと、
反転データ信号によって動作する第2電界効果トランジスタと、
第1電界効果トランジスタのドレインに接続された第1負荷回路と、
第2電界効果トランジスタのドレインに接続された第2負荷回路と、
第1電界効果トランジスタおよび第2電界効果トランジスタの各ソースが共通接続された第1ソース側ノードとグランドラインとの間に接続され、反転クロック信号によって動作する第3電界効果トランジスタと、
第1電界効果トランジスタのドレイン電圧がハイレベルのとき、第2電界効果トランジスタのドレイン出力をプルダウンするための第4電界効果トランジスタと、
第2電界効果トランジスタのドレイン電圧がハイレベルのとき、第1電界効果トランジスタのドレイン出力をプルダウンするための第5電界効果トランジスタと、
第4電界効果トランジスタおよび第5電界効果トランジスタの各ソースが共通接続された第2ソース側ノードとグランドラインとの間に接続され、クロック信号によって動作する第6電界効果トランジスタと、
第1ソース側ノードにバイアス電流を供給し、第2ソース側ノードの電圧変化に応じて該バイアス電流を制御するための電流ブリッジ回路とを備えることを特徴とする電流モードロジック回路。 - 電流ブリッジ回路は、電源ライン側に設けられた定電流回路と、
ソースが第1ソース側ノードに接続され、ドレインが定電流回路に接続され、ゲートにバイアス電圧が印加された第1バイアス用トランジスタと、
ソースが第2ソース側ノードに接続され、ドレインが定電流回路に接続され、ゲートにバイアス電圧が印加された第2バイアス用トランジスタとを含むことを特徴とする請求項3記載の電流モードロジック回路。 - 定電流回路は、ダイオード接続されたpMOSトランジスタで構成され、
第1バイアス用トランジスタおよび第2バイアス用トランジスタは、ダイオード接続さたnMOSトランジスタでそれぞれ構成されていることを特徴とする請求項4記載の電流モードロジック回路。
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