KR101141456B1 - 전압 레벨 시프터 - Google Patents

Abstract

입력되는 전압의 레벨을 변경하는 출력하는 전압 레벨 시프터가 개시된다. 상기 전압 레벨 시프터는, 입력 전압이 제공되는 제1 입력을 갖는 연산 증폭기; 상기 제1 연산 증폭기의 출력에 연결된 게이트와, 전원이 인가되는 소스와, 출력 전압이 출력되는 드레인을 갖는 제1 MOSFET; 상기 제1 MOSFET의 드레인에 순차적으로 직렬 연결된 복수의 분압 저항을 포함하며, 상기 복수의 분압 저항 사이의 일 연결노드가 상기 연산 증폭기의 제2 입력에 연결된, 분압 저항부; 및 상기 분압 저항 중 적어도 하나의 양단에 각각 연결된 소스와 드레인을 가지며, 상기 제1 MOSFET의 게이트에 연결된 게이트를 갖는 제2 MOSFET를 포함할 수 있다.

Description

전압 레벨 시프터{VOLTAGE LEVEL SHIFTER}

본 발명은 전자회로 분야에 관한 것으로, 더욱 상세하게는 입력되는 전압의 레벨을 변경하는 출력하는 전압 레벨 시프터에 관한 것이다.

현재 CMOS(Complementary Metal Oxide Semiconductor) 기술을 이용한 아날로그 회로와 이를 제어하는 아날로그 제어 블록의 집적화에 대한 연구가 활발하게 진행되고 있다. 이러한 CMOS 기술을 이용하여 구현되는 아날로그 회로와 그 제어 블록에 대한 연구는 회로 설계의 단순화를 통해 사이즈를 감소시킴과 동시에, 소모하는 전력을 감소시키는 방향으로 이루어지고 있다.

CMOS 기술을 이용하여 아날로그 회로에서 널리 사용되는 회로 중 하나로서 전압 레벨 시프터(level shifter)가 알려져 있다. 전압 레벨 시프터는 입력 전압을 소정 비율로 증가 또는 감소시켜 그 레벨을 변경하여 출력 전압을 생성하는 회로이다.

종래의 전압 레벨 시프터는, 주로 입력 전압이 일 입력으로 하는 연산 증폭기와, 연산 증폭기의 출력에 게이트가 연결되고 전원 전압을 소스로 인가받는 MOSFET과, 상기 MOSFET의 드레인에 직렬 연결된 복수의 저항으로 구현되었다.

종래의 전압 레벨 시프터는, MOSFET의 드레인으로 출력 전압을 출력하고, 복수의 저항에 의해 분압된 출력 전압의 분압 전압을 연산 증폭기의 다른 하나의 출력으로 피드백하는 회로 연결구조를 갖는다. 종래의 전압 레벨 시프터는, 복수의 저항에 의해 전압 레벨의 변동폭이 결정될 수 있다.

그러나 종래의 전압 레벨 시프터는, 입력 전압의 크기가 변경됨에 따라 전압 레벨의 변동폭을 조정하여야 하는 경우, 복수의 연산 증폭기를 사용하여 다른 크기의 레벨 변동폭을 갖는 전압 레벨 시프터를 추가하여야 한다.

이와 같이, 종래의 전압 레벨 시프터는, 전압 레벨 변동폭을 조정하기 위해 추가의 연산 증폭기가 요구되므로 회로의 사이즈가 커지고 전력 소모가 증가하는 문제가 있다.

본 발명은 회로 사이즈나 소모 전력을 증가시키지 않고서 전압 레벨의 변동 폭을 조정할 수 있는 전압 레벨 시프터를 제공하는 것을 해결하고자 하는 기술적 과제로 한다.

전술한 기술적 과제를 해결하기 위한 수단으로서, 본 발명은,

입력 전압이 제공되는 제1 입력을 갖는 연산 증폭기;

상기 제1 연산 증폭기의 출력에 연결된 게이트와, 전원이 인가되는 소스와, 출력 전압이 출력되는 드레인을 갖는 제1 MOSFET;

상기 제1 MOSFET의 드레인에 순차적으로 직렬 연결된 복수의 분압 저항을 포함하며, 상기 복수의 분압 저항 사이의 일 연결노드가 상기 연산 증폭기의 제2 입력에 연결된, 분압 저항부; 및

상기 분압 저항 중 적어도 하나의 양단에 각각 연결된 소스와 드레인을 가지며, 상기 제1 MOSFET의 게이트에 연결된 게이트를 갖는 제2 MOSFET

을 포함하는 전압 레벨 시프터를 제공한다.

본 발명의 일실시형태에서, 상기 분압 저항부는 상기 제1 MOSFET의 드레인에 순차적으로 직렬 연결된 셋 이상의 분압 저항을 포함할 수 있다.

이 실시형태는, 상기 제2 MOSFET의 소스와 드레인이 연결되는 분압 저항의 위치에 따라, 상기 입력 전압과 출력 전압의 관계가 형성하는 그래프의 기울기 변화 위치가 변경될 수 있다.

또한, 이 실시형태는, 상기 제2 MOSFET의 소스와 드레인이 연결되는 분압 저항의 크기에 따라, 상기 입력 전압과 출력 전압의 관계가 형성하는 그래프의 기울기 변화의 크기가 변경될 수 있다.

상기 실시형태들에서, 상기 제1 MOSFET 및 제2 MOSFET은 P채널 MOSFET일 수 있다.

본 발명에 따르면, 단순히 MOSFET을 추가함으로써 전압 레벨 시프터의 전압 레벨 변동폭과 전압 레벨이 변동되는 시점을 조절할 수 있다.

본 발명에 따르면 전압 레벨 시프터의 전압 레벨 변동폭을 조정하기 위해 회로의 사이즈가 증가하거나 소모 전력이 증가하는 것을 방지할 수 있다.

도 1은 본 발명의 일실시형태에 따른 전압 레벨 시프터의 회로도이다.
도 2는 본 발명의 일실시형태에 따른 전압 레벨 시프터의 입력 전압과 출력 전압의 관계를 도시한 그래프이다.
도 3 및 도 4는 본 발명의 다양한 실시형태에 따른 전압 레벨 시프터의 회로도이다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태를 보다 상세하게 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에 도시된 구성요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다는 점을 유념해야 할 것이다.

도 1은 본 발명의 일실시형태에 따른 전압 레벨 시프터의 회로도이다.

도 1에 도시된 바와 같이, 본 발명의 일실시형태에 따른 전압 레벨 시프터는, 연산 증폭기(OP)와, 두 개의 MOSFET(M1, M2) 및 분압 저항부(R1, R2)을 포함하여 구성될 수 있다.

더욱 구체적으로, 상기 연산 증폭기(OP)는 제1 입력(반전입력), 제2 입력(비반전입력) 및 출력을 가질 수 있다. 상기 제1 입력으로, 전압 레벨이 변경되는 입력 전압(Vin)이 제공된다. 상기 제2 입력으로, 전압 레벨이 변경된 상태의 출력 전압(Vout)에 대응되는 전압이 인가된다. 상기 제2 입력으로 인가되는 전압은 출력 전압(Vout)을 분압 저항(R1, R2)으로 분압한 전압일 수 있다.

상기 연산 증폭기(OP)는 두 입력으로 인가되는 입력 전압과 피드백된 출력 전압에 대응되는 전압을 상호 비교하여 두 입력 전압의 크기가 동일해지는 제어가 가능하도록 출력을 생성한다. 즉, 상기 연산 증폭기(OP)는 실질적으로 오차 증폭기로 동작할 수 있다.

상기 제1 MOSFET(M1)은 연산 증폭기(OP)의 출력에 연결된 게이트와 전원전압(Vbat)이 인가되는 소스와, 전압 레벨 시프터의 출력 전압(Vout)을 형성하는 드레인을 갖는다.

상기 제1 MOSFET(M1)은 게이트로 인가되는 연산 증폭기(OP)의 출력에 따라 게이트로 인가된 전원전압(Vbat)을 소정 레벨 하강시켜 드레인으로 출력 전압(Vout)을 출력한다.

상기 연산 증폭기(OP)의 두 입력이 실질적으로 동일한 경우, 연산 증폭기(OP)의 출력은 로우(low) 상태가 된다. 이 때, 제1 MOSFET(M1)의 게이트 전압은 접지 레벨과 같은 낮은 상태이고 소스 전압은 전원 전압(Vbat)에 연결되어 매우 높은 상태가 되므로, 제1 MOSFET(M1)의 소스-게이트 전압은 자신의 임계전압(Vth)보다 큰 상태가 될 수 있다. 이로 인해, 제1 MOSFET(M1)은 온(ON) 상태가 된다. 제1 MOSFET(M1)은 소스와 드레인 사이에 연결된 소정 저항으로 작용한다.

전술한 것과 같은 동작을 위해, 상기 제1 MOSFET(M1)은 P 채널 MOSFET이 채용될 수 있다.

상기 분압 저항부(R1, R2)는, 분압 저항(R1, R2)을 이용하여 출력 전압(Vout)을 분압하고, 분압된 전압을 연산 증폭기(OP)의 일 입력에 제공한다.

예를 들어, 제2 MOSFET(M2)이 오프인 상태에서, 상기 분압 저항부(R1, R2)는, 제1 저항(R1) 및 제2 저항(R2)의 두 저항으로 이루어질 수 있다. 상기 제1 및 제2 분압 저항(R1, R2)는 제1 MOSFET(M1)의 드레인과 접지 사이에 직렬 연결될 수 있다. 상기 제1 및 제2 분압 저항(R1, R2)의 연결 노드는 연산 증폭기(OP)의 제2 입력과 연결된다.

이러한 연결구조를 통해 제1 및 제2 분압 저항(R1, R2)는 출력 전압(Vout)을 그 저항값에 따라 분압하여 제공한다.

연산 증폭기(OP)가 갖는 가상 접지의 특성으로 인해 두 입력의 전압차는 0 이므로 제1 및 제2 분압 저항(R1, R2)에 의해 분압된 전압은 입력 전압과 동일한 값을 갖는다.

즉, 입력 전압(Vin)은 하기의 식 1과 같이 표현될 수 있으며, 하기 식 1에 의해 출력 전압(Vout)은 식 2와 같이 결정될 수 있다.

[식 1]

[식 2]

즉, 도 1에 도시된 본 발명의 일실시형태에 따른 전압 레벨 시프터는, 제2 MOSFET(M2)이 오프 상태일 때, 입력 전압(Vin)을 (R1+R2)/R2 배 시프트한 출력 전압(Vout)을 출력할 수 있다.

제2 MOSFET(M2)은 분압 저항 중 적어도 하나의 저항(R1)의 양단에 각각 연결된 소스와 드레인을 가지며, 제1 MOSFET(M1)의 게이트에 연결된 게이트를 갖는다.

입력 전압(Vin)의 레벨이 낮은 상태에서 제2 MOSFET(M2)은 오프 상태이다. 입력 전압(Vin)이 증가함에 따라 상기 식 2에 의해 출력 전압(Vout)도 증가한다.

출력 전압(Vout)이 증가하면 제1 MOSFET(M1)의 드레인 전압이 상승하면서 제1 MOSFET(M1)의 소스 전압과 드레인 전압 차가 감소한다. 즉, 제1 MOSFET(M1)의 소스-드레인 저항이 감소하게 되므로, 제1 MOSFET(M1)의 게이트 전압이 하강하게 된다.

이러한, 제1 MOSFET(M1)의 게이트 전압이 하강함에 따라 동일 노드에 연결된 제2 MOSFET(M2)의 게이트 전압도 하강하게 된다. 제2 MOSFET(M2)의 게이트 전압이 하강하여 제2 MOSFET(M2)의 소스-게이트 전압이 제2 MOSFET(M2)의 임계전압보다 커지면 제2 MOSFET(M2)는 턴온되어 제1 분압 저항(R1)에 병렬 연결된 저항으로 작용하게 된다.

전술한 제2 MOSFET(M2)의 동작을 구현하기 위해, 상기 제2 MOSFET(M2)은 P 채널 MOSFET을 적용할 수 있다.

제2 MOSFET(M2)가 온 상태가 되어 형성하는 저항을 RM이라고 하면, 제2 MOSFET(M2)가 온 상태인 경우 출력 전압의 값은 하기 식 3과 같다.

[식 3]

제2 MOSFET(M2)과 이에 병렬연결된 제1 분압 저항(R1)이 형성하는 합성 저항값은 제1 분압 저항(R1)의 저항값보다 작아진다. 따라서, 상기 식 3을 참조하면, 제2 MOSFET(M2)가 온 상태가 된 이 후에는, 그 이전보다 입력 전압(Vin)을 변화시키는 정도가 감소한다. 이러한 특성은 도 2에 도시된다.

도 2는 본 발명의 일실시형태에 따른 전압 레벨 시프터의 입력 전압과 출력 전압의 관계를 도시한 그래프이다.

도 2에 도시한 바와 같이, 제2 MOSFET(M2)이 턴온 되기 이전에는, 상기 식 2에 나타나는 기울기(S1=(R1+R2)/R2)에 따라 출력 전압(Vout)이 증가하게 된다.

제2 MOSFET(M2)이 턴온 되면, 제1 분압 저항(R1) 대신 제1 분압 저항(R1)과 이에 병렬 연결된 제2 MOSFET(M2)에 의한 저항(RM)의 합성 저항이 형성하는 기울기(S2=((R1//RM)+R2)/R2)에 따라 출력 전압(Vout)이 증가하게 된다.

제1 분압 저항(R1)과 이에 병렬 연결된 제2 MOSFET(M2)에 의한 저항(RM)의 합성 저항의 저항값이 제1 분압 저항(R1)보다 작으므로, 제2 MOSFET(M2)이 턴온 된 후의 기울기(S2)는 턴온 이전의 기울기(S1)보다 작게 나타난다.

이와 같이, 본 발명은 MOSFET만 추가하여 전압 레벨 시프터의 입출력 전압 관계를 조정할 수 있다.

한편, 본 발명은, 분압저항의 개수나 제2 MOSFET의 소스/드레인의 연결 위치를 조정함으로써, 입출력 전압의 관계가 변경되는 시점이나 변경되는 기울기를 조정할 수 있다.

도 3 및 도 4는 본 발명의 다양한 실시형태에 따른 전압 레벨 시프터의 회로도이다. 도 3 및 도 4는 서로 동일한 세 개의 분압 저항을 사용한 회로에서 제2 MOSFET(M2)의 소스/드레인의 연결 위치를 변경한 회로를 도시한다.

도 3은 출력 전압(Vout)이 출력되는 제1 MOSFET(M1)의 드레인에 직접 연결된 제1 분압 저항(R1)에 제2 MOSFET(M2)이 연결된 예이고, 도 4는 제1 분압 저항(R1)과 제3 분압 저항(R3) 사이에 연결된 제2 분압 저항(R2)에 제2 MOSFET(M2)이 연결된 예를 도시한다.

도 3 및 도 4에 도시된 회로 모두 제2 분압 저항(R2)와 제3 분압 저항(R3)의 연결 노드가 연산 증폭기(OP)의 입력 중 하나와 연결된다.

도 3에 도시된 회로에서 제2 MOSFET(M2)의 소스는 출력 전압에 연결되고, 도 4에 도시된 회로에서 제2 MOSFET(M2)의 소스는 제1 분압 저항(R1)과 제2 분압 저항(R2)의 연결 노드에 연결된다. 이러한 연결관계에 의해, 도 4의 회로에서 제2 MOSFET(M2)의 소스가 연결된 노드는 출력 전압(Vout) 보다 낮은 전압이 형성된다.

따라서, 제2 MOSFET(M2)의 게이트 전압이 하강함에 따라, 도 3에 도시된 회로의 제2 MOSFET(M2)의 소스-게이트 전압이 도 4에 도시된 회로의 제2 MOSFET(M2)의 소스-게이트 전압보다 먼저 MOSFET의 임계 전압보다 커진다.

즉, 입출력 전압 관계의 그래프에서 기울기가 변화하는 시점이, 도 2의 회로가 도 3의 회로보다 먼저 형성된다.

이와 같이, 본 발명은 제2 MOSFET을 연결하는 분압 저항의 위치를 조정함으로써, 입출력 전압 관계의 그래프에서 기울기가 변화하는 시점을 조정할 수 있다.

한편, 도 3 및 도 4와 같이 세 개의 분압저항을 사용한 예에서, 제1 분압 저항(R1) 및 제2 분압 저항(R2)의 합성 저항값을 일정하게 유지하면, 제3 분압 저항(R3)과의 관계를 통해 분압되는 출력 전압(Vout)의 비율은 일정하게 유지될 수 있다.

따라서, 또한, 도 3 및 도 4에 도시된 회로에서, 두 저항의 합성 저항값이 일정하게 유지되는 상태로, 제1 분압 저항(R1) 및 제2 분압 저항(R2)의 값을 조정함으로써 입출력 전압 관계의 그래프에서 기울기 변화의 크기를 조정할 수 있다.

이상에서 설명한 바와 같이, 본 발명은 분압저항의 개수와 제2 MOSFET의 소스/드레인이 연결되는 분압저항 위치를 조정함으로써, 다양한 입출력 관계를 갖는 전압 레벨 시프터를 구현할 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위 및 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

OP : 연산증폭기 M1 : 제1 MOSFET
M2 : 제2 MOSFET R1, R2, R3: 분압저항

Claims (5)

1. 삭제
2. 삭제
3. 입력 전압이 제공되는 제1 입력을 갖는 연산 증폭기;
   상기 제1 연산 증폭기의 출력에 연결된 게이트와, 전원이 인가되는 소스와, 출력 전압이 출력되는 드레인을 갖는 제1 MOSFET;
   상기 제1 MOSFET의 드레인에 순차적으로 직렬 연결된 복수의 분압 저항을 포함하며, 상기 복수의 분압 저항 사이의 일 연결노드가 상기 연산 증폭기의 제2 입력에 연결된 분압 저항부; 및
   상기 분압 저항 중 적어도 하나의 양단에 각각 연결된 소스와 드레인을 가지며, 상기 제1 MOSFET의 게이트에 연결된 게이트를 갖는 제2 MOSFET
   를 포함하고,
   상기 제2 MOSFET의 소스와 드레인이 연결되는 분압 저항의 위치에 따라, 상기 입력 전압과 출력 전압의 관계가 형성하는 그래프의 기울기 변화 위치가 변경되는 것을 특징으로 하는 전압 레벨 시프터.
   
4. 입력 전압이 제공되는 제1 입력을 갖는 연산 증폭기;
   상기 제1 연산 증폭기의 출력에 연결된 게이트와, 전원이 인가되는 소스와, 출력 전압이 출력되는 드레인을 갖는 제1 MOSFET;
   상기 제1 MOSFET의 드레인에 순차적으로 직렬 연결된 복수의 분압 저항을 포함하며, 상기 복수의 분압 저항 사이의 일 연결노드가 상기 연산 증폭기의 제2 입력에 연결된 분압 저항부; 및
   상기 분압 저항 중 적어도 하나의 양단에 각각 연결된 소스와 드레인을 가지며, 상기 제1 MOSFET의 게이트에 연결된 게이트를 갖는 제2 MOSFET
   를 포함하고,
   상기 제2 MOSFET의 소스와 드레인이 연결되는 분압 저항의 크기에 따라, 상기 입력 전압과 출력 전압의 관계가 형성하는 그래프의 기울기 변화의 크기가 변경되는 것을 특징으로 하는 전압 레벨 시프터.
   
5. 제3항 또는 제4항에 있어서,
   상기 제1 MOSFET 및 제2 MOSFET은 P채널 MOSFET인 것을 특징으로 하는 전압 레벨 시프터.

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