JP2008311609A - 電圧レギュレーター及びその製造方法 - Google Patents
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Abstract
【解決手段】本発明は、入力端子、出力端子、及び接地端子が備えられた電圧レギュレーターであって、前記入力端子を介して基準電圧を生成する基準電圧発生部と、複数の一定パターンに配列された金属配線、及び前記金属配線を選択的に相互に接続して活性化する導電性金属配線パターンで構成される活性抵抗、及びフィードバック抵抗によって出力端子の電圧を分配する電圧分配部と、前記基準電圧発生部の基準電圧、及び前記フィードバックされる電圧分配部の分配電圧を入力して差動増幅する増幅部と、前記入力端子を介して入力された電源を前記増幅部の出力電圧によって前記出力端子に伝達するトランジスタとを含む。
【選択図】図2
Description
図に示すように、従来の電圧レギュレーター10は、増幅器及びトランジスタを含むアナログ回路1と、複数の抵抗の役目をする金属配線の抵抗レイヤー、複数のトリミングパッド(TP1〜TPn)、及び前記トリミングパッド(TP1〜TPn)を電気的に相互に短絡させるようにする複数のヒューズ(FUSE1〜FUSEn−1)からなる電圧分配部2とから構成される。
また、従来の電圧レギュレーター10は、高電流又はレーザーを利用するトリミング工程の際、高エネルギーによって、前記電圧レギュレーター10が潜在的損傷(Latent damage)を被る可能性があるという問題点があった。
本発明の他の目的は、電圧レギュレーターの製造において、電圧レギュレーターのチップサイズを減らして、チップの製造原価を節減し、原料に対する製品歩留まり(yield)を増大させるようにする電圧レギュレーターを提供することにある。
また、本発明のさらに他の目的は、電圧レギュレーターの製造工程において、トリミングパッド及びヒューズが不要であるように構成してトリミング工程を不要にすることで、工程を短縮するとともに、製造原価を節減する電圧レギュレーターの製造方法を提供することにある。
前記金属配線パターンは、前記トランジスタ領域に第1金属配線パターンを形成し、かつ前記金属配線及びコンタクト領域に第2金属配線パターンを形成してなることができる。
また、本発明は、電圧レギュレーターの製造工程において、従来のトリミングパッドが無いように構成し、金属配線及び金属配線パターンを単一工程でなすことにより、別途のトリミングパッドに対する工程及びトリミング工程が不要であり、これによる電圧レギュレーターチップの製造工程を短縮するとともに、製造原価を節減する効果がある。
図2は本発明による電圧レギュレーターのブロック図である。
図に示すように、本発明による電圧レギュレーター100は、入力端子(Vin)、出力端子(Vout)、及び接地端子を外部に備え、内部には、基準電圧発生部110、電圧分配部120、増幅部130、及びトランジスタ140を含んで構成される。
前記基準電圧発生部110は、前記入力端子を介して電圧を受けて基準電圧を生成し、前記増幅部130は、前記基準電圧発生部110の基準電圧と、後述する電圧分配部120の分配電圧とを受けて差動増幅し、前記トランジスタ140は、前記増幅部130の出力電圧による制御によって、前記入力端子を介して入力された電源を前記出力端子に伝達する。
この際、前記金属配線122は、金属又は不純物が注入された多結晶シリコンで構成されることが好ましく、前記複数の金属配線122のうち、前記金属配線パターン124によって選択的に相互に接続されたものは活性化し、残りの接続されていないものは活性化しなくなる。
図に示すように、前記フィードバック抵抗121とともに電圧分配部120を構成する金属配線122の一実施例として、第1〜第9抵抗(R1〜R9)を配列したものである。
前記第1〜第9抵抗(R1〜R9)は、前記金属配線パターン124の形状によって、前記第1〜第9抵抗(R1〜R9)の一部又は全部が活性化することができる。
また、図3には、より簡単な例として、前記電圧分配部120に含まれた抵抗を前記第1〜第9抵抗(R1〜R9)のみ記載したが、実際の素子上においては、一般的に電圧レギュレーターの出力電圧の範囲である5V内に対するすべての抵抗値を有するように、これより多くの抵抗で構成することができるのは明らかである。
この際、金属配線パターン124は、トランジスタ140のソース端と第1抵抗(R1)とを接続し、前記第1抵抗(R1)と前記第4〜第6抵抗(R4〜R6)とを接続し、前記第4〜第6抵抗(R4〜R6)と前記第8抵抗(R8)とを接続し、前記第8抵抗(R8)を前記フィードバック抵抗121と電気的に接続するように形成される。
図に示すように、本発明による電圧レギュレーター100は、アナログ回路を構成する基準電圧発生部110及び増幅部130、P型インプラント及びN型インプラント、ゲートポリ、並びにコンタクトを含んでトランジスタ140を形成する段階と、複数の規則的に配列された金属配線122を形成する段階と、前記トランジスタ140及び金属配線122を導電性の配線で接続するための金属配線パターン124を形成する段階とを含んで構成される。
すなわち、前記金属薄膜は、前記トランジスタ140を形成するために、フォトマスクを利用してインプラント、エッチング、LOCOSなどの一連の工程を行った後、前記トランジスタ140のゲートのためのゲートポリ及び前記金属配線122を形成し、前記トランジスタ140及び金属配線122の上層部の全面を覆うように積層する。
この場合、前記金属薄膜は、元のトランジスタ140のゲート、ドレイン、及びソースを外部に接続する金属パターンを形成するために、前記トランジスタ140の上層部に積層されなければならないので、このために別の工程が加えられない。
また、本発明において、前記金属配線122は、前記ゲートポリを形成する前又は後に形成することができ、あるいはゲートポリと同時に形成することもできる。
これは、前記トランジスタ140のための第1金属配線パターンがいつも同一であるのに対し、前記金属配線122のための第2金属配線パターンは、前記電圧分配部120の電圧分配割合によって選択的にその形状が変わらなければならないからである。
また、前記第2金属配線パターンは、前記第2金属配線パターンに対する場合の数だけフォトマスクを備え、その中で選択された一つのフォトマスクによって形成されるようにすることが好ましい。
そして、前記第1金属配線パターン及び第2金属配線パターンを一つのフォトマスクにすべて形成されるようにすることもできる。
これは、実際の素子上では、前記金属配線122を前記トランジスタ140と同一面上に配置することにより、前記トランジスタ140のための第1金属配線パターン及び前記金属配線122のための第2金属配線パターンも同一面上に配置されるからである。
図に示すように、本発明による電圧レギュレーター100の電圧分配部120において、活性抵抗125は、規則的に配列された多数の金属配線122と、電圧レギュレーター100の出力電圧に応じて前記金属配線122を選択して接続することにより活性化するための金属配線パターン124とによって決定され、前記金属配線122及びトランジスタ140は、コンタクト123によって接続される。
2 電圧分配部
10、100 電圧レギュレーター
110 基準電圧発生部
120 電圧分配部
121 フィードバック抵抗
122 金属配線
123 コンタクト
124 金属配線パターン
125 活性抵抗
130 増幅部
140 トランジスタ
Claims (4)
- 入力端子、出力端子、及び接地端子が備えられた電圧レギュレーターであって、
前記入力端子を介して基準電圧を生成する基準電圧発生部と、
複数の一定パターンに配列された金属配線、及び前記金属配線を選択的に相互に接続して活性化する導電性金属配線パターンで構成される活性抵抗、及びフィードバック抵抗によって出力端子の電圧を分配する電圧分配部と、
前記基準電圧発生部の基準電圧、及び前記フィードバックされる電圧分配部の分配電圧を入力して差動増幅する増幅部と、
前記入力端子を介して入力された電源を前記増幅部の出力電圧によって前記出力端子に伝達するトランジスタと、を含んでなることを特徴とする、電圧レギュレーター。 - 前記電圧分配部の活性抵抗が、前記出力端子の所定出力電圧範囲に対するすべての抵抗値を有するように金属配線を形成し、前記金属配線を必要な出力電圧によって選択して相互に接続する金属配線パターンを形成し、かつ前記金属配線の一定部分には、前記金属配線パターンに接続するようにしたコンタクトを含んでなることを特徴とする、請求項1に記載の電圧レギュレーター。
- 基準電圧発生部、電圧分配部、増幅部、及びトランジスタからなる電圧レギュレーターの製造工程において、
前記電圧分配部を構成する多数の規則的なパターンに配列される金属配線及びコンタクトを形成する段階と、
前記トランジスタ、前記金属配線、及びコンタクトを導電性の配線で接続するための金属配線パターンを形成する段階と、を含んでなることを特徴とする、電圧レギュレーターの製造方法。 - 前記金属配線パターンは、前記トランジスタ領域に第1金属配線パターンを形成し、かつ前記金属配線及びコンタクト領域に第2金属配線パターンを形成してなることを特徴とする、請求項3に記載の電圧レギュレーターの製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101141456B1 (ko) | 2010-12-07 | 2012-05-04 | 삼성전기주식회사 | 전압 레벨 시프터 |
KR101871408B1 (ko) * | 2017-06-05 | 2018-06-26 | 주식회사 맵스 | 스윙 제어 게이트 드라이버 장치 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7721119B2 (en) * | 2006-08-24 | 2010-05-18 | International Business Machines Corporation | System and method to optimize multi-core microprocessor performance using voltage offsets |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6059413A (ja) * | 1983-09-09 | 1985-04-05 | Matsushita Electronics Corp | 電圧安定化集積回路装置 |
JPH1078826A (ja) * | 1996-09-04 | 1998-03-24 | Seiko Epson Corp | 定電圧回路 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2767055B2 (ja) * | 1989-03-18 | 1998-06-18 | 富士通株式会社 | 電源ユニツトの出力電圧設定方法 |
US5231316A (en) * | 1991-10-29 | 1993-07-27 | Lattice Semiconductor Corporation | Temperature compensated cmos voltage to current converter |
US5534788A (en) * | 1994-12-09 | 1996-07-09 | National Semiconductor Corporation | Integrated resistor for sensing electrical parameters |
US5917311A (en) * | 1998-02-23 | 1999-06-29 | Analog Devices, Inc. | Trimmable voltage regulator feedback network |
JP2003086700A (ja) * | 2001-09-14 | 2003-03-20 | Mitsubishi Electric Corp | 半導体装置 |
KR100475716B1 (ko) * | 2002-08-13 | 2005-03-10 | 매그나칩 반도체 유한회사 | 복합 반도체 장치의 멀티 반도체 기판의 적층 구조 및 그방법 |
JP2004102675A (ja) | 2002-09-10 | 2004-04-02 | Sony Corp | 電流制御回路および電流出力型駆動回路 |
EP1606830A1 (en) * | 2003-03-20 | 2005-12-21 | Microbridge Technologies Inc. | Trimminig temperature coefficients of electronic components and circuits |
US7019585B1 (en) * | 2003-03-25 | 2006-03-28 | Cypress Semiconductor Corporation | Method and circuit for adjusting a reference voltage signal |
US7038523B2 (en) * | 2003-10-08 | 2006-05-02 | Infineon Technologies Ag | Voltage trimming circuit |
JP4322732B2 (ja) * | 2004-05-07 | 2009-09-02 | 株式会社リコー | 定電流発生回路 |
JP2006073553A (ja) * | 2004-08-31 | 2006-03-16 | Nec Electronics Corp | ヒューズトリミング回路 |
JP2006072860A (ja) * | 2004-09-03 | 2006-03-16 | Rohm Co Ltd | 負荷駆動用半導体装置 |
KR20070000166A (ko) * | 2005-06-27 | 2007-01-02 | 주식회사 하이닉스반도체 | 반도체 장치의 전압 강하 회로 |
US8212544B2 (en) * | 2007-08-13 | 2012-07-03 | SK hynix, Inc. | Semiconductor integrated circuit having level regulation for reference voltage |
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6059413A (ja) * | 1983-09-09 | 1985-04-05 | Matsushita Electronics Corp | 電圧安定化集積回路装置 |
JPH1078826A (ja) * | 1996-09-04 | 1998-03-24 | Seiko Epson Corp | 定電圧回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101141456B1 (ko) | 2010-12-07 | 2012-05-04 | 삼성전기주식회사 | 전압 레벨 시프터 |
KR101871408B1 (ko) * | 2017-06-05 | 2018-06-26 | 주식회사 맵스 | 스윙 제어 게이트 드라이버 장치 |
Also Published As
Publication number | Publication date |
---|---|
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