TWI566517B - 晶體振盪電路、此晶體振盪電路的增益級及其設計方法 - Google Patents

Description

晶體振盪電路、此晶體振盪電路的增益級及其設計方法

本發明是有關於一種振盪電路，且特別是有關於一種晶體振盪電路、此晶體振盪電路的增益級及其設計方法。

晶體振盪電路是各種電子設備電路的重要組成部分，用以產生電路所需要的振盪頻率。目前常見的晶體振盪電路之一例如是皮爾斯震盪器(Pierce oscillator)，其是以反相器的形式作為增益級(gain stage)，並且電路簡單、工作有效而穩定。一般而言，習知晶體振盪電路的增益級具有固定的增益參數。在選購晶體振盪電路的不同增益級時，系統設計者需要充分考慮整個電路的功率消耗問題。然而，習知晶體振盪電路的不同增益級彼此之間的增益差異過大，往往不適合晶體振盪電路的參數最佳化。如何發展出一種增益級可提供用戶依據應用環境來彈性設置最佳化參數，這是一個有待克服的課題。

有鑑於此，本發明提供一種晶體振盪電路、此晶體振盪電路的增益級及其設計方法。本發明的實施例所述增益級可以提供用戶依據所需規格而彈性選擇/設定適當的增益級跨導。此外，本發明的實施例所述增益級更以限流電阻保護晶體振盪電路之增益級的內部電路。

本發明實施例提供一種晶體振盪電路之增益級(gain stage)，包括多個放大器及多個限流電阻。多個放大器的輸入端共同耦接至第一銲墊，其中這些放大器的跨導(transconductance)相互不同，而第一銲墊用以電性耦接至振盪晶體模組的第一端。多個限流電阻的第一端以一對一方式分別連接到多個放大器的輸出端，而多個限流電阻的第二端共同耦接至第二銲墊，其中第二銲墊用以電性耦接至振盪晶體模組的第二端。

在本發明的一實施例中，上述的放大器中的任一個包括開關單元及反相器。開關單元的第一端耦接至第一銲墊。反相器的輸入端耦接至開關單元的第二端，反相器的輸出端耦接至限流電阻中的一對應限流電阻的第一端。

在本發明的一實施例中，上述的放大器中的任一個包括第一傳輸閘、第二傳輸閘、第一電晶體以及第二電晶體。第一傳輸閘其第一端耦接至第一銲墊。第二傳輸閘其第一端耦接至第一銲墊。第一電晶體的第一端耦接第一電壓源，第一電晶體的第二 端耦接限流電阻中的一對應限流電阻的第一端，第一電晶體的控制端耦第一傳輸閘的第二端。第二電晶體的第一端耦接第一電晶體的第二端，第二電晶體的第二端耦接第二電壓源，第二電晶體的控制端耦第二傳輸閘的第二端。

在本發明的一實施例中，上述的晶體振盪電路之增益級還包括第一二極體及第二二極體。第一二極體的陰極耦接第一電源軌線，以及第一二極體的陽極耦接第二銲墊。第二二極體的陰極耦接第二銲墊，以及第二二極體的陽極耦接第二電源軌線。

在本發明的一實施例中，上述的晶體振盪電路之增益級還包括第一二極體及第二二極體。第一二極體的陰極耦接第一電源軌線，以及第一二極體的陽極耦接第一銲墊。第二二極體的陰極耦接第一銲墊，以及第二二極體的陽極耦接第二電源軌線。

本發明實施例提供一種晶體振盪電路，包括第一銲墊、第二銲墊、第一電阻、振盪晶體模組、第一電容、第二電容以及增益級。第一電阻其第一端與第二端分別耦接至第一銲墊及第二銲墊。振盪晶體模組其第一端與第二端分別耦接至第一銲墊及第二銲墊。第一電容其第一端與第二端分別耦接至第一銲墊與參考電壓源。第二電容其第一端與第二端分別耦接至第二銲墊與參考電壓源。增益級其輸入端與輸出端分別耦接至第一銲墊及第二銲墊，其中該增益級包括多個放大器及多個限流電阻。放大器的輸入端共同耦接至第一銲墊，其中放大器的跨導相互不同。多個限流電阻的第一端以一對一方式分別連接到多個放大器的輸出端， 而多個限流電阻的第二端共同耦接至第二銲墊。

在本發明的一實施例中，上述的放大器中的任一個包括開關單元及反相器。開關單元其第一端耦接至第一銲墊。反相器其輸入端耦接至開關單元的第二端，反相器的輸出端耦接至多個限流電阻中的一對應限流電阻的第一端。

在本發明的一實施例中，上述的放大器中的任一個包括第一傳輸閘、第二傳輸閘、第一電晶體以及第二電晶體。第一傳輸閘其第一端耦接至第一銲墊。第二傳輸閘其第一端耦接至第一銲墊。第一電晶體的第一端耦接第一電壓源，第一電晶體的第二端耦接多個限流電阻中的一對應限流電阻的第一端，第一電晶體的控制端耦第一傳輸閘的第二端。第二電晶體的第一端耦接第一電晶體的第二端，第二電晶體的第二端耦接第二電壓源，第二電晶體的控制端耦第二傳輸閘的第二端。

在本發明的一實施例中，上述的增益級還包括第一二極體及第二二極體。第一二極體的陰極耦接第一電源軌線，以及第一二極體的陽極耦接第二銲墊。第二二極體的陰極耦接第二銲墊，以及第二二極體的陽極耦接第二電源軌線。

在本發明的一實施例中，上述的增益級還包括第一二極體及第二二極體。第一二極體的陰極耦接第一電源軌線，以及第一二極體的陽極耦接第一銲墊。第二二極體的陰極耦接第一銲墊，以及第二二極體的陽極耦接第二電源軌線。

在本發明的一實施例中，上述的晶體振盪電路，還包括 第二電阻，其第一端耦接至第二銲墊，第二端耦接至振盪晶體模組的第二端與第二電容的第一端。

本發明實施例提供一種晶體振盪電路的設計方法，包括以下多個步驟。首先，提供一規格。進行第一模擬步驟，以使晶體振盪電路進行第一模擬而獲得第一模擬結果。接下來，依照規格與第一模擬結果的關係，改變晶體振盪電路的增益級的跨導。進行第二模擬步驟，以使晶體振盪電路使用跨導進行第二模擬而獲得第二模擬結果。之後，依照規格與第二模擬結果的關係，改變晶體振盪電路的電阻的阻值。

本發明實施例提供一種晶體振盪電路之增益級，包括基底、第一N型摻雜區、多個第一閘極、多個第一P+摻雜區、多個第二P+摻雜區、第一P型摻雜區、多個第二閘極、多個第一N+摻雜區、多個第二N+摻雜區以及多個金屬導線。基底至少具有第一區域與第二區域。第一N型摻雜區配置於第一區域中。多個第一閘極相互平行配置於第一N型摻雜區上。多個第一P+摻雜區配置於第一N型摻雜區中。多個第二P+摻雜區配置於第一N型摻雜區中，其中第一P+摻雜區分別作為多個第一電晶體的源極，多個第一閘極分別作為多個第一電晶體的閘極，多個第二P+摻雜區分別作為多個第一電晶體的汲極。第一P型摻雜區配置於第二區域中，其中第一P型摻雜區平行於第一N型摻雜區。多個第二閘極相互平行配置於第一P型摻雜區上。多個第一N+摻雜區配置於第一P型摻雜區中。多個第二N+摻雜區配置於第一P型摻雜區中， 其中多個第一N+摻雜區分別作為多個第二電晶體的源極，多個第二閘極分別作為多個第二電晶體的閘極，多個第二N+摻雜區分別作為多個第二電晶體的汲極。多個金屬導線相互平行配置於第一N型摻雜區與第一P型摻雜區上，以及各自電性連接多個第一電晶體中的至少一第一對應電晶體的汲極，以及各自電性連接多個第二電晶體中的至少一第二對應電晶體的汲極。

在本發明的一實施例中，上述的晶體振盪電路之增益級更包括第二N型摻雜區、多個第三閘極、多個第三P+摻雜區、多個第四P+摻雜區、第二P型摻雜區、多個第四閘極、多個第三N+摻雜區以及多個第四N+摻雜區。第二N型摻雜區配置於第一區域中，且平行於第一N型摻雜區。多個第三閘極相互平行配置於第二N型摻雜區上。多個第三P+摻雜區配置於第二N型摻雜區中。多個第四P+摻雜區配置於第二N型摻雜區中，其中多個第三P+摻雜區分別作為多個第三電晶體的源極，多個第三閘極分別作為多個第三電晶體的閘極，多個第四P+摻雜區分別作為多個第三電晶體的汲極。第二P型摻雜區配置於第二區域中，且平行於第一P型摻雜區。多個第四閘極相互平行配置於第二P型摻雜區上。多個第三N+摻雜區配置於第二P型摻雜區中。多個第四N+摻雜區配置於第二P型摻雜區中。多個第三N+摻雜區分別作為多個第四電晶體的源極，多個第四閘極分別作為多個第四電晶體的閘極，多個第四N+摻雜區分別作為多個第四電晶體的汲極。其中多個金屬導線相互平行配置於第二N型摻雜區與第二P型摻雜區 上，以及各自電性連接多個第三電晶體中的至少一第三對應電晶體的汲極，以及各自電性連接多個第四電晶體中的至少一第四對應電晶體的汲極。

在本發明的一實施例中，上述的多個第一電晶體的源極耦接至第一電壓源，多個第二電晶體的源極耦接至第二電壓源。

在本發明的一實施例中，上述的晶體振盪電路之增益級，更包括多個限流電阻，其配置於基底上，多個限流電阻的第一端以一對一方式分別連接到多個金屬導線，而多個限流電阻的第二端共同耦接至銲墊。

在本發明的一實施例中，上述的晶體振盪電路之增益級，更包括第一二極體及第二二極體。第一二極體配置於第一區域中，其中第一二極體的陰極耦接第一電源軌線，以及第一二極體的陽極耦接銲墊。第二二極體配置於第二區域中，其中第二二極體的陰極耦接銲墊，以及第二二極體的陽極耦接第二電源軌線。

基於上述，本發明實施例揭示了晶體振盪電路、此晶體振盪電路的增益級及其設計方法。本發明的實施例透過具有不同跨導的多個放大器提供多階段的增益值。用戶可以選擇性地致能(或禁能)這些放大器的部份或全部，以彈性地選擇/設定晶體振盪電路之增益級以符合石英晶體的驅動功率(drive level)。此外，本發明的實施例更將多個限流電阻以一對一方式分別連接至各個放大器之輸出端，利用限流電阻之限流能力保護晶體振盪電路之增益級之內部電路。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10、40、53、90‧‧‧晶體振盪電路之增益級

111~115‧‧‧放大器

121~125、921~924‧‧‧限流電阻

13、14、941‧‧‧銲墊

50、60‧‧‧晶體振盪電路

54‧‧‧振盪晶體模組

901~904‧‧‧PMOS電晶體

911~914‧‧‧NMOS電晶體

950‧‧‧基底之第一區域

951‧‧‧N型摻雜區

952、962‧‧‧閘極

953、954‧‧‧P+摻雜區

960‧‧‧基底之第二區域

961‧‧‧P型摻雜區

963、964‧‧‧N+摻雜區

970‧‧‧金屬導線

×1、×2、×4、×8、×16‧‧‧跨導

A-A’、B-B’‧‧‧晶體振盪電路之橫切面

C1、C2‧‧‧電容

D1~D4、931~932‧‧‧二極體

INV1~INV5‧‧‧反相器

Q11~Q15、Q21~Q25‧‧‧電晶體

Rf、RL‧‧‧電阻

S0~S4‧‧‧開關單元

S710~S760‧‧‧步驟

Sc1、Sc2、Sc3、Sc4、Sc5‧‧‧控制訊號

TR11~TR15、TR21~TR25‧‧‧傳輸閘

V1、V2、Vref‧‧‧電壓源

V11、V22‧‧‧電源軌線

圖1是依照本發明一實施例所繪示之晶體振盪電路之增益級的電路示意圖。

圖2為在本發明一實施例中繪示圖1之晶體振盪電路之增益級的電路示意圖。

圖3為在本發明另一實施例中繪示圖1之晶體振盪電路之增益級的電路示意圖。

圖4是依照本發明之另一實施例所繪示之晶體振盪電路之增益級的電路示意圖。

圖5是依照本發明一實施例所繪示之晶體振盪電路的電路示意圖。

圖6是依照本發明另一實施例所繪示之晶體振盪電路的電路示意圖。

圖7是依照本發明一實施例所繪示之晶體振盪電路設計方法的流程示意圖。

圖8A是依照本發明一實施例所繪示之晶體振盪電路的模擬示意圖。

圖8B是依照本發明另一實施例所繪示之晶體振盪電路的模 擬示意圖。

圖9A是依照本發明一實施例說明圖4所示晶體振盪電路之增益級的電路布局示意圖。

圖9B繪示圖9A之晶體振盪電路之增益級沿剖面線A-A’之橫切面示意圖。

圖9C繪示圖9A之晶體振盪電路之增益級沿剖面線B-B’之橫切面示意圖。

現將詳細參考本發明之示範性實施例，在附圖中說明所述示範性實施例之實例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件代表相同或類似部分。

圖1是依照本發明一實施例所繪示之晶體振盪電路之增益級(gain stage)的電路示意圖。請參照圖1，晶體振盪電路之增益級10包括多個放大器與多個限流電阻(本實施例是以放大器111~115與限流電阻121~125為例做說明，但不限於此)。值得注意的是，放大器111~115分具有不同的跨導(transconductance)。本實施例將放大器111~115所具有之跨導分別以×1、×2、×4、×8及×16表示，但本發明不限於此。

在本實施例中，放大器111~115的輸入端共同耦接至第一銲墊13。限流電阻121~125的第一端以一對一方式分別連接到放大器111~115的輸出端，以及限流電阻121~125的第二端共同 耦接至第二銲墊14。第一銲墊13及第二銲墊14分別用以電性耦接至振盪晶體模組的第一端及第二端(請參照圖5與圖6所示振盪晶體模組54的相關說明而類推)。

具體而言，本實施例的晶體振盪電路藉由5個放大器111~115將增益級10的驅動等級(drive level)切分為2^5段。用戶可以藉由控制訊號Sc1、Sc2、Sc3、Sc4與Sc5來選擇性地致能(或禁能)這些放大器111~115的部份或全部，以彈性地選擇/設定晶體振盪電路之增益級10的驅動等級。因此，此晶體振盪電路之增益級10可以受控於5個位元的控制訊號。藉由適當的改變這些控制訊號Sc1~Sc5的組態，增益級10可提供2^5種跨導(即，驅動等級)。請參照表1，表1為依照本發明一實施例所例舉之控制訊號的排列組合與跨導之對應關係。

舉例而言，當用戶選擇之驅動等級為0時，可藉由控制訊號Sc1~Sc5使所有的放大器111~115皆為禁能(disable)的狀態。當用戶選擇之驅動等級為1時，可藉由控制訊號Sc1~Sc5使 放大器111致能(enable)，但其餘的放大器112~115仍為禁能的狀態。當用戶選擇之驅動等級為3時，可藉由控制訊號Sc1~Sc5使放大器111、112致能，但其餘的放大器113~115仍為禁能的狀態。同理可推，當用戶選擇之驅動等級為編號31時，可藉由控制訊號Sc1~Sc5使所有的放大器111~115皆為致能的狀態。如此，藉由控制訊號Sc1~Sc5控制多個具有不同跨導之放大器111~115，可將增益級10的驅動等級切分為多段。驅動等級的切分段數越多，可縮小每一個驅動等級所對應之頻率區間，進而提供用戶依據應用環境來彈性設置最佳化參數。

另一方面，再沒有配置限流電阻121~125的狀況下，若考量每一個放大器111~115之輸出端所面臨靜電放電(Electrostatic Discharge，ESD)之問題，則每一個放大器111~115的輸出電路皆需配置大面積之電晶體，然而大面積之電晶體將會耗佔晶體振盪電路過多面積。本實施例將限流電阻121~125分別連接至放大器111~115之輸出端。當第二銲墊14發生ESD事件時，限流電阻121~125可限制從第二銲墊14流至放大器111~115的ESD電流的電流量，進而保護增益級10之內部電路不被ESD電流燒毀。如此一來，放大器111~115無需考量ESD電流，而可以選擇配置小面積之電晶體。

圖2為在本發明一實施例中繪示圖1之晶體振盪電路之增益級10的電路示意圖。圖2中所示的晶體振盪電路之增益級10、放大器111~115、限流電阻121~125、第一銲墊13及第二銲 墊14可以參照圖1的相關說明，在此不再贅述。在圖2所繪示實施例中，放大器111~115分別包括開關單元及反相器(本實施例是以開關單元S0~S4及反相器INV1~INV5為例做說明，但不限於此)，其中反相器INV1~INV5分別具有不同的跨導，由小到大排列並分別以×1、×2、×4、×8及×16表示，但本發明不限於此。

在本實施例中，開關單元S0~S4的第一端皆耦接至第一銲墊13。開關單元S0~S4可以是任何類型的開關電路/元件，例如傳輸閘(transmission gate)、電晶體或是其他開關元件。反相器INV1~INV5的輸入端分別耦接至開關單元S0~S4中的一對應開關單元的第二端，以及反相器INV1~INV5的輸出端分別耦接至限流電阻121~125中的一對應限流電阻的第一端。如此，開關單元S0~S4可以控制反相器INV1~INV5，以提供晶體振盪電路的增益級10的多個驅動等級。因此，用戶可以依據應用環境來彈性設置晶體振盪電路的最佳化參數。

圖3為在本發明另一實施例中繪示圖1之晶體振盪電路之增益級的電路示意圖。圖3中所示的晶體振盪電路之增益級10其放大器111~115、限流電阻121~125、第一銲墊13及第二銲墊14可以參照圖1的相關說明，在此不再贅述。在圖3所示本實施例中，放大器111~115分別可包括第一傳輸閘、第二傳輸閘、第一電晶體以及第二電晶體(本實施例是以第一傳輸閘TR11~TR15、第二傳輸閘TR21~TR25、第一電晶體Q11~Q15及第二電晶體Q21~Q25為例做說明，但不限於此)。第一電晶體 Q11~Q15為PMOS電晶體，分別具有不同的跨導，而第二電晶體Q21~Q25為NMOS電晶體，亦分別具有不同的跨導，但本發明不限於此。

第一傳輸閘TR11~TR15及第二傳輸閘TR21~TR25的第一端皆耦接至第一銲墊13。第一電晶體Q11~Q15的第一端(例如源極)皆耦接第一電壓源V1。第一電晶體Q11~Q15的第二端(例如汲極)分別耦接限流電阻121~125中的一對應限流電阻的第一端。舉例來說，第一電晶體Q11的汲極耦接限流電阻121的第一端，以及第一電晶體Q15的汲極耦接限流電阻125的第一端。第一電晶體Q11~Q15的控制端(例如閘極)分別耦接第一傳輸閘TR11~TR15中的一對應第一傳輸閘的第二端。舉例來說，第一電晶體Q11的閘極耦接第一傳輸閘TR11的第二端，以及第一電晶體Q15的閘極耦接第一傳輸閘TR15的第二端。第二電晶體Q21~Q25的第一端(例如汲極)分別耦接第一電晶體Q11~Q15中的一對應第一電晶體Q11~Q15的第二端。舉例來說，第二電晶體Q21的汲極耦接第一電晶體Q11的汲極，以及第二電晶體Q25的汲極耦接第一電晶體Q15的汲極。第二電晶體Q21~Q25的第二端(例如源極)皆耦接第二電壓源V2。第二電晶體Q21~Q25的控制端(例如閘極)分別耦接第二傳輸閘TR21~TR25中的一對應第二傳輸閘的第二端。舉例來說，第二電晶體Q21的閘極耦接第二傳輸閘TR21的第二端，以及第二電晶體Q25的閘極耦接第二傳輸閘TR25的第二端。其中，第一電壓源V1例如是系統電壓源， 而第二電壓源V2例如是接地電壓源，但本實施例並未對第一電壓源V1或第二電壓源V2有所限制。在本實施例中，第一電晶體Q11~Q15分別可受控於第一傳輸閘TR11~TR15，第二電晶體Q21~Q25分別可受控於第二傳輸閘TR21~T25，晶體振盪電路的增益級10因而可透過第一傳輸閘TR11~TR15及第二傳輸閘TR21~T25的控制而提供多個不同的驅動等級。因此，用戶可以依據應用環境來彈性設置晶體振盪電路的最佳化參數。

圖4是依照本發明之另一實施例所繪示之晶體振盪電路之增益級40的電路示意圖。圖4中所示的晶體振盪電路之增益級40、放大器111~115、限流電阻121~125、第一銲墊13及第二銲墊14可以參照圖1所示增益級10、放大器111~115、限流電阻121~125、第一銲墊13及第二銲墊14的相關說明而類推，在此不再贅述。

在圖4所示實施例中，增益級40還包括二極體D1、二極體D2、二極體D3與二極體D4。二極體D1的陰極耦接第一電源軌線(power rails)V11。二極體D1的陽極耦接第一銲墊13。二極體D2的陰極耦接第一銲墊13。二極體D2的陽極耦接第二電源軌線V22。二極體D3的陰極耦接第一電源軌線V11。二極體D3的陽極耦接該第二銲墊14。二極體D4的陰極耦接第二銲墊14。二極體D4的陽極耦接第二電源軌線V22。應該說明的是，圖4所示第一電源軌線V11之電壓可以等同於圖3所示第一電壓源V1之電壓或不同於第一電壓源V1之電壓，圖4所示第二電源軌 線V22之電壓亦可以等同於圖3所示第二電壓源V2之電壓或不同於第二電壓源V2之電壓，本發明並未對此有所限制。

當第一銲墊13發生正靜電放電脈衝時，此正靜電放電脈衝將經由二極體D1而被導入第一電源軌線V11。當第一銲墊13發生負靜電放電脈衝時，此負靜電放電脈衝將經由二極體D2而被導入第二電源軌線V22。同理，對於第二銲墊14而言，二極體D3與二極體D4可以將第二銲墊14的靜電放電脈衝導入電源軌線V11或V22。

由於在本實施例中之增益級40設置了多個限流電阻121~125。當第二銲墊14發生ESD事件時，限流電阻121~125可限制從第二銲墊14流至放大器111~115的ESD電流的電流量，進而保護增益級10之內部電路不被ESD電流燒毀。

圖5是依照本發明一實施例所繪示之晶體振盪電路50的電路示意圖。晶體振盪電路50包括第一銲墊13、第二銲墊14、增益級53、振盪晶體模組54、第一電阻Rf、第一電容C1以及第二電容C2，其中振盪晶體模組54例如是石英晶體，但本發明不限於此。上述圖1~圖4所示實施例之增益級10或40可以被應用於圖5所示晶體振盪電路50之增益級53。圖5所示增益級53的實施細節可以參照圖1~圖4所示增益級10或40的相關說明，在此不再贅述。

在圖5所示實施例中，第一電阻Rf與增益級53與振盪晶體模組54並聯在一起(亦即第一電阻Rf與增益級53與振盪晶 體模組54並聯於第一銲墊13及第二銲墊14之間)。第一電容C1耦接於第一銲墊13與參考電壓源Vref之間，以及第二電容C2耦接於第二銲墊14與參考電壓源Vref之間，其中參考電壓源Vref例如是接地電壓源，本發明並未對此有所限制。第一電容C1及第二電容C2提供一負載(load)給振盪晶體模組54，以供並聯共振(parallel resonance)所需。值得注意的是，由於將圖1~圖4所示之增益級10或增益級40應用於圖5之增益級53，藉由控制增益級53來提供較多選擇的跨導而提供較準確之驅動等級，因此晶體振盪電路50可依據應用環境來彈性設置最佳化參數。

值得注意的是，在其他實施例中，晶體振盪電路50還可以增加額外的限流電阻。舉例來說，圖6是依照本發明另一實施例所繪示之晶體振盪電路60的電路示意圖。晶體振盪電路60包括第一銲墊13、第二銲墊14、增益級53、振盪晶體模組54、第一電阻Rf、第二電阻RL、第一電容C1以及第二電容C2。圖6中所示的晶體振盪電路60、第一銲墊13、第二銲墊14、增益級53、振盪晶體模組54、第一電阻Rf、第一電容C1以及第二電容C2可以參照圖5所示晶體振盪電路50、第一銲墊13、第二銲墊14、增益級53、振盪晶體模組54、第一電阻Rf、第一電容C1以及第二電容C2的相關說明而類推，在此不再贅述。

主要與圖5不同的地方在於，第二電阻RL的第一端耦接至第二銲墊14，第二電阻RL的第二端耦接至振盪晶體模組54的第二端與第二電容C2的第一端。第二電阻RL作為限流電阻之 用。如此，設計者除了藉由控制增益級53來提供較適當的跨導之外，亦可透過調整第二電阻RL的阻值，來調整晶體振盪電路60的最佳化參數。

圖7是依照本發明一實施例所繪示之晶體振盪電路設計方法的流程示意圖。請同時參照圖6及圖7，本實施例的晶體振盪電路設計方法適用於圖6的晶體振盪電路60。步驟S710提供規格，此規格可以是產品的設計規格。進一步來說，步驟S710所提供的規格可能包括運作條件以及靜態特性。運作條件例如是驅動等級之功率、執行溫度範圍等設定，而靜態特性則例如是標稱頻率(nominal frequency)、頻率容許差度、等效串聯電阻值、並聯電容值或絕緣電阻值等等，本發明並未對此有所限制。

步驟S720進行第一模擬步驟，以使晶體振盪電路60進行第一模擬(例如直流模擬)而獲得第一模擬結果。在本實施例中，可依據用戶所提供的上述運作條件以及靜態特性的規格進行模擬。舉例來說(但不限於此)，對晶體振盪電路60進行第一模擬所得到的模擬結果可以參照圖8A所示。圖8A是依照本發明一實施例所繪示之晶體振盪電路的模擬示意圖。圖8A所示橫軸表示增益級53的驅動等級，而縱軸表示增益級53的增益值。由於在本實施例中之晶體振盪電路60之增益級53可具有多段驅動等級(例如為2^5段驅動等級)，使得晶體振盪電路60之增益級53可提供2^5種跨導(或2^5種增益值)。如圖8A的橫軸所示，本實施例以整數0-31表示增益級53的不同驅動等級。經進行所述第 一模擬後，可以獲知晶體振盪電路60的驅動等級0-31與增益值的關係曲線如圖8A所繪示。

在步驟S730中，依照步驟S710所提供的規格與步驟S720的第一模擬結果的關係，晶體振盪電路60的增益級53的跨導可以被對應改變。在本實施例中，步驟S730可依據圖8A所示的模擬結果及步驟S710提供的規格來自動選取適當的驅動等級。舉例來說，若步驟S710提供的規格指示晶體振盪電路60所需之增益值為2，則步驟S730可以從圖8A所示曲線中選擇驅動等級3作為晶體振盪電路60的增益級53之驅動等級，因為驅動等級3的增益值大於2且最接近2。

在步驟S740中，進行第二模擬步驟，以使晶體振盪電路使用步驟S730所選擇的跨導(驅動等級)進行第二模擬(例如暫態模擬)而獲得第二模擬結果。在本實施例中，所述第二模擬結果可以包含上述步驟S730中所選擇之驅動等級所對應的功率。

步驟S750可以判別步驟S730所選擇之驅動等級所對應之功率(即步驟S740的模擬結果)是否符合步驟S710所提供的規格。在本實施例中，若步驟S750的判斷結果表示步驟S730所選擇的驅動等級所對應之功率小於步驟S710所提供的規格(亦即在步驟S740的模擬結果已符合步驟S710所提供的規格)，則結束圖7所示流程。也就是說，當晶體振盪電路60的功率與步驟S710所提供的規格相符時，即為驅動等級的最佳配置(也就是已完成最佳化參數)。若步驟S730所選擇的驅動等級所對應之功率大於 步驟S710所提供的規格時(表示晶體振盪電路60的目前參數不符合步驟S710所提供的規格)，則接續執行步驟760。

舉例來說，若步驟S710提供的規格指示最大功率為10μW，而上述步驟S740之模擬結果表示晶體振盪電路60的功率為174μW，則需接續執行步驟760。

依照步驟S710提供的規格與步驟S740的第二模擬結果的關係，步驟S760可以改變晶體振盪電路60的電阻的阻值。在本實施例中，若晶體振盪電路60的功率與步驟S710所提供的規格不符時，步驟S760可改變第二電阻RL的阻值(例如加大第二電阻RL的阻值)。在完成步驟S760後，步驟S720~S750再次被執行，直到步驟S750的判斷結果表示步驟S740的模擬結果已符合步驟S710所提供的規格。

舉例來說，在完成步驟S760後，步驟S720再次被執行而得到新的模擬結果(如圖8B所示)。圖8B是依照本發明另一實施例所繪示之晶體振盪電路60的模擬示意圖。圖8B所示橫軸表示增益級53的驅動等級，而縱軸表示增益級53的增益值。在改變了第二電阻RL的阻值後，晶體振盪電路60的驅動等級0-31與增益值的新的關係曲線如圖8B所繪示。依據圖8B所示的模擬結果及步驟S710提供的規格，步驟S730可以選取適當的驅動等級。在本實施例中，由於步驟S710提供的規格指示晶體振盪電路60所需之增益值為2，則步驟S730可以從圖8B所示曲線選擇驅動等級8作為晶體振盪電路60之新的驅動等級，因為驅動等級8的 增益值最接近2。在步驟S740中，使用步驟S730所選擇的驅動等級8再次進行第二模擬，並取得晶體振盪電路60的功率為9.62μW。由於晶體振盪電路60的功率小於等於步驟S710所提供之規格10μW，表示晶體振盪電路60的功率已符合規格，因而步驟S750判斷可結束執行圖7所示流程步驟，並同時獲得晶體振盪電路60的的最佳配置。

簡言之，本發明實施例的晶體振盪電路60可根據步驟S710提供的規格先進行初次模擬，以選擇適當的驅動等級。當依據所選擇的驅動等級進行模擬時，若晶體振盪電路60之功率仍大於規格時，則步驟S760還可改變晶體振盪電路60之額外電阻(例如第二電阻RL)的阻值，並再次選擇適當的驅動等級進行模擬，以最佳化晶體振盪電路60之功率與其他參數。

圖9A是依照本發明一實施例說明圖4所示晶體振盪電路之增益級的電路布局示意圖。請參照圖9A，圖9A的晶體振盪電路之增益級90包括了多組PMOS電晶體901~904、多組NMOS電晶體911~914、限流電阻921~924、二極體931~932、焊墊941、基底之第一區域950、基底之第二區域960以及多個金屬導線970，其中多組PMOS電晶體901~904、限流電阻921~924、二極體931配置於基底之第一區域950中，而多組NMOS電晶體911~914及二極體932配置於基底之第二區域960中。

除此之外，多組PMOS電晶體901~904與多組NMOS電晶體911~914可藉由多個金屬導線970串連而組成多組放大器。 需說明的是，由多組PMOS電晶體901~904與多組NMOS電晶體911~914所組成的多組放大器可等效於圖4所示的放大器111~115，限流電阻921~924可等效於圖4所示的限流電阻121~125，而二極體931~932則可等效於圖4所示的二極體D3、D4。

在本實施例中，由多組PMOS電晶體901~904與多組NMOS電晶體911~914所組成的各組放大器分別藉由不同面積大小的電晶體表示，用以實現各組放大器所具有之不同跨導。舉例而言，第一組PMOS電晶體901之面積(或通道寬度)為第二組PMOS電晶體902的2倍(於圖9A中以「x2」表示)，故第一組PMOS電晶體901所具有的跨導為第二組PMOS電晶體902的2倍。第三組PMOS電晶體903之面積(或通道寬度)為第二組PMOS電晶體902的0.5倍(於圖9A中以「x0.5」表示)，故第三組PMOS電晶體903所具有的跨導為第二組PMOS電晶體902的0.5倍。而第四組PMOS電晶體904的部分電晶體所具有的之面積(或通道寬度)為第二組PMOS電晶體902的0.25倍(於圖9A中以「x0.25」表示)，故第四組PMOS電晶體904的部分電晶體所具有的跨導為第二組PMOS電晶體902的0.25倍。同理可推得各組NMOS電晶體所具有之跨導的比例關係，本實施例在此不再贅述。

圖9B繪示圖9A之晶體振盪電路之增益級90中的PMOS電晶體901沿剖面線A-A’之橫切面示意圖。增益級90中的其他PMOS電晶體902~904可以參照PMOS電晶體901的相關說明而 類推，故不再贅述。在圖9B的結構中包括了基底之第一區域950、第一N型摻雜區951、多個第一閘極952、多個第一P+摻雜區953以及多個第二P+摻雜區954。請參考圖9A與圖9B，第一N型摻雜區951配置於基底之第一區域950中。第一N型摻雜區951可以是N型井、深N井、N型基底或是其他類型的N型摻雜半導體。多個第一閘極952相互平行配置於第一N型摻雜區951上。多個第一P+摻雜區953配置於第一N型摻雜區951中，而多個第二P+摻雜區954亦配置於第一N型摻雜區951中。第一P+摻雜區953不接觸於第二P+摻雜區954。

應該注意的是，多個第一P+摻雜區953分別作為如圖9A所示的第一組PMOS電晶體901中的多個PMOS電晶體的源極，多個第一閘極952分別作為所述第一組PMOS電晶體901中的多個PMOS電晶體的閘極，多個第二P+摻雜區954分別作為所述第一組PMOS電晶體901中的多個PMOS電晶體的汲極。這些PMOS電晶體的源極(第一P+摻雜區953)可以被電性接至第一電壓源V1。第一電壓源V1例如是系統電壓源或是其他供電電壓源，本實施例並未對第一電壓源V1有所限制。這些PMOS電晶體的閘極(第一閘極952)可以被電性接至對應的傳輸閘的第二端(請參照圖3的相關說明而類推)。這些PMOS電晶體的汲極(第二P+摻雜區954)可以被電性接至金屬導線970中的一條對應金屬導線。

圖9C繪示圖9A之晶體振盪電路之增益級90中的NMOS電晶體911沿剖面線B-B’之橫切面示意圖。增益級90中的其他 NMOS電晶體912~914可以參照NMOS電晶體911的相關說明而類推，故不再贅述。在圖9C的結構中包括了基底之第二區域960、第一P型摻雜區961、多個第二閘極962、多個第一N+摻雜區963以及多個第二N+摻雜區964。請參考圖9A與圖9C，第一P型摻雜區961配置於基底之第二區域960中。第一P型摻雜區961可以是P型井、PN井、P型基底或是其他類型的P型摻雜半導體。多個第二閘極962相互平行配置於第一P型摻雜區961上。多個第一N+摻雜區963配置於第一P型摻雜區961中。而多個第二N+摻雜區964亦配置於第一P型摻雜區961中。第一N+摻雜區963不接觸於第二N+摻雜區964。

應該注意的是，多個第一N+摻雜區963分別作為如圖9A所示的第一組NMOS電晶體911中的多個NMOS電晶體的源極，多個第二閘極962分別作為所述第一組NMOS電晶體911中的多個NMOS電晶體的閘極，多個第二N+摻雜區964分別作為所述第一組NMOS電晶體911中的多個NMOS電晶體的汲極。這些NMOS電晶體的源極(第一N+摻雜區963)可以被電性接至第二電壓源V2。第二電壓源V2例如是接地電壓源或是其他參考電壓源，本實施例並未對第二電壓源V2有所限制。這些NMOS電晶體的閘極(第二閘極962)可以被電性接至對應的傳輸閘的第二端(請參照圖3的相關說明而類推)。這些NMOS電晶體的汲極(第二N+摻雜區964)可以被電性接至金屬導線970中的一條對應金屬導線。

圖9B及圖9C所示之多個PMOS電晶體及多個NMOS電晶體藉由如圖9A所示的多個金屬導線970串連。這些金屬導線970相互平行配置於第一N型摻雜區951與第一P型摻雜區961上，並且各自電性連接第一組PMOS電晶體901中的至少一個對應PMOS電晶體的汲極，以及各自電性連接第一組NMOS電晶體911中的至少一個對應NMOS電晶體的汲極。如此一來，本實施例透過多個金屬導線970電性連接多個PMOS電晶體以及多個NMOS電晶體，以形成多組放大器。

請再次參照圖9A，多個金屬導線970串連多組PMOS電晶體901~904與多組NMOS電晶體911~914之後，多個金屬導線970以一對一方式分別連接到多個限流電阻921~924的第一端，而多個限流電阻921~924的第二端共同耦接至銲墊941。銲墊941可以參照圖1至圖6所示第二銲墊14的相關說明而類推。銲墊941還耦接了二極體931、932。二極體931、932可以參照圖4所示二極體D3與二極體D4的相關說明而類推。二極體931配置於基底之第一區域950，而二極體932配置於基底之第二區域960。

因此，本實施例藉由配置多組PMOS電晶體901~904與多組NMOS電晶體911~914組成具有不同跨導的多組放大器，使得晶體振盪電路之增益級90的驅動等級可被切分為多段而提供較準確之跨導，以因應環境來彈性設置最佳化參數。此外，本實施例的多個限流電阻921~924可限制從銲墊941流至多組PMOS電晶體901~904與多組NMOS電晶體911~914的ESD電流的電流 量，進而保護多組PMOS電晶體901~904與多組NMOS電晶體911~914不被ESD電流燒毀，達到ESD防護的功效。

綜上所述，本發明諸實施例揭示晶體振盪電路、此晶體振盪電路的增益級及其設計方法。本發明的實施例透過具有不同跨導的多個放大器提供多階段的增益值。系統(或用戶)可以選擇性地致能(或禁能)這些放大器的部份或全部，以彈性地選擇/設定晶體振盪電路之增益級的驅動等級。此外，本發明的實施例更將多個限流電阻以一對一方式分別連接至各個放大器之輸出端，利用限流電阻之限流能力保護晶體振盪電路之增益級之內部電路。如此一來，放大器因為無需考量ESD電流造成的影響而可以選擇配置小面積之電晶體，進而節省成本。

雖然本發明已以實施例揭露如上，然其並非用以限.定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧晶體振盪電路之增益級

111~115‧‧‧放大器

121~125‧‧‧限流電阻

13、14‧‧‧銲墊

×1、×2、×4、×8、×16‧‧‧跨導

Sc1、Sc2、Sc3、Sc4、Sc5‧‧‧控制訊號

Claims (9)

1. 一種晶體振盪電路之增益級，包括：多個放大器，該些放大器的輸入端共同耦接至一第一銲墊，其中該些放大器的跨導相互不同，而該第一銲墊用以電性耦接至一振盪晶體模組的第一端；以及多個限流電阻，該些限流電阻的第一端以一對一方式分別連接到該些放大器的輸出端，而該些限流電阻的第二端共同耦接至一第二銲墊，其中該第二銲墊用以電性耦接至該振盪晶體模組的第二端；其中該些放大器中的任一個包括：一第一傳輸閘，其第一端耦接至該第一銲墊；一第二傳輸閘，其第一端耦接至該第一銲墊；一第一電晶體，該第一電晶體的第一端耦接一第一電壓源，該第一電晶體的第二端耦接該些限流電阻中的一對應限流電阻的該第一端，該第一電晶體的控制端耦接該第一傳輸閘的第二端；以及一第二電晶體，該第二電晶體的第一端耦接該第一電晶體的第二端，該第二電晶體的第二端耦接一第二電壓源，該第二電晶體的控制端耦該第二傳輸閘的第二端。
2. 如申請專利範圍第1項所述的晶體振盪電路之增益級，其中該些放大器中的任一個包括： 一開關單元，其第一端耦接至該第一銲墊；以及一反相器，其輸入端耦接至該開關單元的第二端，該反相器的輸出端耦接至該些限流電阻中的一對應限流電阻的該第一端。
3. 如申請專利範圍第1項所述的晶體振盪電路之增益級，還包括：一第一二極體，該第一二極體的陰極耦接一第一電源軌線，以及該第一二極體的陽極耦接該第二銲墊；以及一第二二極體，該第二二極體的陰極耦接該第二銲墊，以及該第二二極體的陽極耦接一第二電源軌線。
4. 如申請專利範圍第1項所述的晶體振盪電路之增益級，還包括：一第一二極體，該第一二極體的陰極耦接一第一電源軌線，以及該第一二極體的陽極耦接該第一銲墊；以及一第二二極體，該第二二極體的陰極耦接該第一銲墊，以及該第二二極體的陽極耦接一第二電源軌線。
5. 一種晶體振盪電路，包括：一第一銲墊；一第二銲墊；一第一電阻，其第一端與第二端分別耦接至該第一銲墊及該第二銲墊；一振盪晶體模組，其第一端與第二端分別耦接至該第一銲墊及該第二銲墊； 一第一電容，其第一端與第二端分別耦接至該第一銲墊與一參考電壓源；以及一第二電容，其第一端與第二端分別耦接至該第二銲墊與該參考電壓源；以及一增益級，其輸入端與輸出端分別耦接至該第一銲墊及該第二銲墊，其中該增益級包括：多個放大器，該些放大器的輸入端共同耦接至該第一銲墊，其中該些放大器的跨導相互不同；以及多個限流電阻，該些限流電阻的第一端以一對一方式分別連接到該些放大器的輸出端，而該些限流電阻的第二端共同耦接至該第二銲墊；其中該些放大器中的任一個包括：一第一傳輸閘，其第一端耦接至該第一銲墊；一第二傳輸閘，其第一端耦接至該第一銲墊；一第一電晶體，該第一電晶體的第一端耦接一第一電壓源，該第一電晶體的第二端耦接該些限流電阻中的一對應限流電阻的該第一端，該第一電晶體的控制端耦該第一傳輸閘的第二端；以及一第二電晶體，該第二電晶體的第一端耦接該第一電晶體的第二端，該第二電晶體的第二端耦接一第二電壓源，該第二電晶體的控制端耦該第二傳輸閘的第二端。
6. 如申請專利範圍第5項所述之晶體振盪電路，其中該些放大器中的任一個包括：一開關單元，其第一端耦接至該第一銲墊；以及一反相器，其輸入端耦接至該開關單元的第二端，該反相器的輸出端耦接至該些限流電阻中的一對應限流電阻的該第一端。
7. 如申請專利範圍第5項所述之晶體振盪電路，其中該增益級還包括：一第一二極體，該第一二極體的陰極耦接一第一電源軌線，以及該第一二極體的陽極耦接該第二銲墊；以及一第二二極體，該第二二極體的陰極耦接該第二銲墊，以及該第二二極體的陽極耦接一第二電源軌線。
8. 如申請專利範圍第5項所述之晶體振盪電路，其中該增益級還包括：一第一二極體，該第一二極體的陰極耦接一第一電源軌線，以及該第一二極體的陽極耦接該第一銲墊；以及一第二二極體，該第二二極體的陰極耦接該第一銲墊，以及該第二二極體的陽極耦接一第二電源軌線。
9. 如申請專利範圍第5項所述之晶體振盪電路，還包括：一第二電阻，其第一端耦接至該第二銲墊，該第二電阻的第二端耦接至該振盪晶體模組的該第二端與該第二電容的該第一端。