CN106257826B - 晶体振荡电路、此晶体振荡电路的增益级及其设计方法 - Google Patents
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Abstract
一种晶体振荡电路、此晶体振荡电路的增益级及其设计方法。增益级包括多个放大器及多个限流电阻。多个放大器的输入端共同耦接至第一焊垫，其中放大器的跨导相互不同，而第一焊垫用以电性耦接至振荡晶体模块的第一端。多个限流电阻的第一端以一对一方式分别连接到多个放大器的输出端，而多个限流电阻的第二端共同耦接至第二焊垫，其中第二焊垫用以电性耦接至振荡晶体模块的第二端。据此，可以提供用户依据所需规格而弹性选择/设定适当的增益级跨导。
Description
技术领域
本发明涉及一种振荡电路，且特别涉及一种晶体振荡电路、此晶体振荡电路的增益级及其设计方法。
背景技术
晶体振荡电路是各种电子设备电路的重要组成部分，用以产生电路所需要的振荡频率。目前常见的晶体振荡电路之一例如是皮尔斯震荡器(Pierce oscillator)，其是以反相器的形式作为增益级(gain stage)，并且电路简单、工作有效而稳定。一般而言，现有晶体振荡电路的增益级具有固定的增益参数。在选购晶体振荡电路的不同增益级时，系统设计者需要充分考虑整个电路的功率消耗问题。然而，现有晶体振荡电路的不同增益级彼此之间的增益差异过大，往往不适合晶体振荡电路的参数最佳化。如何发展出一种增益级可提供用户依据应用环境来弹性设置最佳化参数，这是一个有待克服的课题。
发明内容
有鉴于此，本发明提供一种晶体振荡电路、此晶体振荡电路的增益级及其设计方法。本发明的实施例所述增益级可以提供用户依据所需规格而弹性选择/设定适当的增益级跨导。此外，本发明的实施例所述增益级更以限流电阻保护晶体振荡电路的增益级的内部电路。
本发明实施例提供一种晶体振荡电路的增益级(gain stage)，包括多个放大器及多个限流电阻。多个放大器的输入端共同耦接至第一焊垫，其中这些放大器的跨导(transconductance)相互不同，而第一焊垫用以电性耦接至振荡晶体模块的第一端。多个限流电阻的第一端以一对一方式分别连接到多个放大器的输出端，而多个限流电阻的第二端共同耦接至第二焊垫，其中第二焊垫用以电性耦接至振荡晶体模块的第二端。
在本发明的一实施例中，上述的放大器中的任一个包括开关单元及反相器。开关单元的第一端耦接至第一焊垫。反相器的输入端耦接至开关单元的第二端，反相器的输出端耦接至限流电阻中的一对应限流电阻的第一端。
在本发明的一实施例中，上述的放大器中的任一个包括第一传输门、第二传输门、第一晶体管以及第二晶体管。第一传输门其第一端耦接至第一焊垫。第二传输门其第一端耦接至第一焊垫。第一晶体管的第一端耦接第一电压源，第一晶体管的第二端耦接限流电阻中的一对应限流电阻的第一端，第一晶体管的控制端耦第一传输门的第二端。第二晶体管的第一端耦接第一晶体管的第二端，第二晶体管的第二端耦接第二电压源，第二晶体管的控制端耦第二传输门的第二端。
在本发明的一实施例中，上述的晶体振荡电路的增益级还包括第一二极管及第二二极管。第一二极管的阴极耦接第一电源轨线，以及第一二极管的阳极耦接第二焊垫。第二二极管的阴极耦接第二焊垫，以及第二二极管的阳极耦接第二电源轨线。
在本发明的一实施例中，上述的晶体振荡电路的增益级还包括第一二极管及第二二极管。第一二极管的阴极耦接第一电源轨线，以及第一二极管的阳极耦接第一焊垫。第二二极管的阴极耦接第一焊垫，以及第二二极管的阳极耦接第二电源轨线。
本发明实施例提供一种晶体振荡电路，包括第一焊垫、第二焊垫、第一电阻、振荡晶体模块、第一电容、第二电容以及增益级。第一电阻其第一端与第二端分别耦接至第一焊垫及第二焊垫。振荡晶体模块其第一端与第二端分别耦接至第一焊垫及第二焊垫。第一电容其第一端与第二端分别耦接至第一焊垫与参考电压源。第二电容其第一端与第二端分别耦接至第二焊垫与参考电压源。增益级其输入端与输出端分别耦接至第一焊垫及第二焊垫，其中该增益级包括多个放大器及多个限流电阻。放大器的输入端共同耦接至第一焊垫，其中放大器的跨导相互不同。多个限流电阻的第一端以一对一方式分别连接到多个放大器的输出端，而多个限流电阻的第二端共同耦接至第二焊垫。
在本发明的一实施例中，上述的放大器中的任一个包括开关单元及反相器。开关单元其第一端耦接至第一焊垫。反相器其输入端耦接至开关单元的第二端，反相器的输出端耦接至多个限流电阻中的一对应限流电阻的第一端。
在本发明的一实施例中，上述的放大器中的任一个包括第一传输门、第二传输门、第一晶体管以及第二晶体管。第一传输门其第一端耦接至第一焊垫。第二传输门其第一端耦接至第一焊垫。第一晶体管的第一端耦接第一电压源，第一晶体管的第二端耦接多个限流电阻中的一对应限流电阻的第一端，第一晶体管的控制端耦第一传输门的第二端。第二晶体管的第一端耦接第一晶体管的第二端，第二晶体管的第二端耦接第二电压源，第二晶体管的控制端耦第二传输门的第二端。
在本发明的一实施例中，上述的增益级还包括第一二极管及第二二极管。第一二极管的阴极耦接第一电源轨线，以及第一二极管的阳极耦接第二焊垫。第二二极管的阴极耦接第二焊垫，以及第二二极管的阳极耦接第二电源轨线。
在本发明的一实施例中，上述的增益级还包括第一二极管及第二二极管。第一二极管的阴极耦接第一电源轨线，以及第一二极管的阳极耦接第一焊垫。第二二极管的阴极耦接第一焊垫，以及第二二极管的阳极耦接第二电源轨线。
在本发明的一实施例中，上述的晶体振荡电路，还包括第二电阻，其第一端耦接至第二焊垫，第二端耦接至振荡晶体模块的第二端与第二电容的第一端。
本发明实施例提供一种晶体振荡电路的设计方法，包括以下多个步骤。首先，提供一规格。进行第一模拟步骤，以使晶体振荡电路进行第一模拟而获得第一模拟结果。接下来，依照规格与第一模拟结果的关系，改变晶体振荡电路的增益级的跨导。进行第二模拟步骤，以使晶体振荡电路使用跨导进行第二模拟而获得第二模拟结果。之后，依照规格与第二模拟结果的关系，改变晶体振荡电路的电阻的阻值。
本发明实施例提供一种晶体振荡电路的增益级，包括基底、第一N型掺杂区、多个第一栅极、多个第一P+掺杂区、多个第二P+掺杂区、第一P型掺杂区、多个第二栅极、多个第一N+掺杂区、多个第二N+掺杂区以及多个金属导线。基底至少具有第一区域与第二区域。第一N型掺杂区配置在第一区域中。多个第一栅极相互平行配置在第一N型掺杂区上。多个第一P+掺杂区配置在第一N型掺杂区中。多个第二P+掺杂区配置在第一N型掺杂区中，其中第一P+掺杂区分别作为多个第一晶体管的源极，多个第一栅极分别作为多个第一晶体管的栅极，多个第二P+掺杂区分别作为多个第一晶体管的漏极。第一P型掺杂区配置在第二区域中，其中第一P型掺杂区平行于第一N型掺杂区。多个第二栅极相互平行配置在第一P型掺杂区上。多个第一N+掺杂区配置在第一P型掺杂区中。多个第二N+掺杂区配置在第一P型掺杂区中，其中多个第一N+掺杂区分别作为多个第二晶体管的源极，多个第二栅极分别作为多个第二晶体管的栅极，多个第二N+掺杂区分别作为多个第二晶体管的漏极。多个金属导线相互平行配置在第一N型掺杂区与第一P型掺杂区上，以及各自电性连接多个第一晶体管中的至少一第一对应晶体管的漏极，以及各自电性连接多个第二晶体管中的至少一第二对应晶体管的漏极。
在本发明的一实施例中，上述的晶体振荡电路的增益级还包括第二N型掺杂区、多个第三栅极、多个第三P+掺杂区、多个第四P+掺杂区、第二P型掺杂区、多个第四栅极、多个第三N+掺杂区以及多个第四N+掺杂区。第二N型掺杂区配置在第一区域中，且平行于第一N型掺杂区。多个第三栅极相互平行配置在第二N型掺杂区上。多个第三P+掺杂区配置在第二N型掺杂区中。多个第四P+掺杂区配置在第二N型掺杂区中，其中多个第三P+掺杂区分别作为多个第三晶体管的源极，多个第三栅极分别作为多个第三晶体管的栅极，多个第四P+掺杂区分别作为多个第三晶体管的漏极。第二P型掺杂区配置在第二区域中，且平行于第一P型掺杂区。多个第四栅极相互平行配置在第二P型掺杂区上。多个第三N+掺杂区配置在第二P型掺杂区中。多个第四N+掺杂区配置在第二P型掺杂区中。多个第三N+掺杂区分别作为多个第四晶体管的源极，多个第四栅极分别作为多个第四晶体管的栅极，多个第四N+掺杂区分别作为多个第四晶体管的漏极。其中多个金属导线相互平行配置在第二N型掺杂区与第二P型掺杂区上，以及各自电性连接多个第三晶体管中的至少一第三对应晶体管的漏极，以及各自电性连接多个第四晶体管中的至少一第四对应晶体管的漏极。
在本发明的一实施例中，上述的多个第一晶体管的源极耦接至第一电压源，多个第二晶体管的源极耦接至第二电压源。
在本发明的一实施例中，上述的晶体振荡电路的增益级，还包括多个限流电阻，其配置在基底上，多个限流电阻的第一端以一对一方式分别连接到多个金属导线，而多个限流电阻的第二端共同耦接至焊垫。
在本发明的一实施例中，上述的晶体振荡电路的增益级，还包括第一二极管及第二二极管。第一二极管配置在第一区域中，其中第一二极管的阴极耦接第一电源轨线，以及第一二极管的阳极耦接焊垫。第二二极管配置在第二区域中，其中第二二极管的阴极耦接焊垫，以及第二二极管的阳极耦接第二电源轨线。
基于上述，本发明实施例揭示了晶体振荡电路、此晶体振荡电路的增益级及其设计方法。本发明的实施例通过具有不同跨导的多个放大器提供多阶段的增益值。用户可以选择性地致能(或禁能)这些放大器的部分或全部，以弹性地选择/设定晶体振荡电路的增益级以符合石英晶体的驱动功率(drive level)。此外，本发明的实施例还将多个限流电阻以一对一方式分别连接至各个放大器的输出端，利用限流电阻的限流能力保护晶体振荡电路的增益级的内部电路。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明一实施例所绘示的晶体振荡电路的增益级的电路示意图。
图2为在本发明一实施例中绘示图1的晶体振荡电路的增益级的电路示意图。
图3为在本发明另一实施例中绘示图1的晶体振荡电路的增益级的电路示意图。
图4是依照本发明的另一实施例所绘示的晶体振荡电路的增益级的电路示意图。
图5是依照本发明一实施例所绘示的晶体振荡电路的电路示意图。
图6是依照本发明另一实施例所绘示的晶体振荡电路的电路示意图。
图7是依照本发明一实施例所绘示的晶体振荡电路设计方法的流程示意图。
图8A是依照本发明一实施例所绘示的晶体振荡电路的模拟示意图。
图8B是依照本发明另一实施例所绘示的晶体振荡电路的模拟示意图。
图9A是依照本发明一实施例说明图4所示晶体振荡电路的增益级的电路布局示意图。
图9B绘示图9A的晶体振荡电路的增益级沿剖面线A-A’的横切面示意图。
图9C绘示图9A的晶体振荡电路的增益级沿剖面线B-B’的横切面示意图。
【符号说明】
10、40、53、90：晶体振荡电路的增益级
111～115：放大器
121～125、921～924：限流电阻
13、14、941：焊垫
50、60：晶体振荡电路
54：振荡晶体模块
901～904：PMOS晶体管
911～914：NMOS晶体管
950：基底的第一区域
951：N型掺杂区
952、962：栅极
953、954：P+掺杂区
960：基底的第二区域
961：P型掺杂区
963、964：N+掺杂区
970：金属导线
×1、×2、×4、×8、×16：跨导
A-A’、B-B’：晶体振荡电路的横切面
C1、C2：电容
D1～D4、931～932：二极管
INV1～INV5：反相器
Q11～Q15、Q21～Q25：晶体管
Rf、RL：电阻
S0～S4：开关单元
S710～S760：步骤
Sc1、Sc2、Sc3、Sc4、Sc5：控制信号
TR11～TR15、TR21～TR25：传输门
V1、V2、Vref：电压源
V11、V22：电源轨线
具体实施方式
现将详细参考本发明的示范性实施例，在附图中说明所述示范性实施例的实例。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件代表相同或类似部分。
图1是依照本发明一实施例所绘示的晶体振荡电路的增益级(gain stage)的电路示意图。请参照图1，晶体振荡电路的增益级10包括多个放大器与多个限流电阻(本实施例是以放大器111～115与限流电阻121～125为例做说明，但不限于此)。值得注意的是，放大器111～115分具有不同的跨导(transconductance)。本实施例将放大器111～115所具有的跨导分别以×1、×2、×4、×8及×16表示，但本发明不限于此。
在本实施例中，放大器111～115的输入端共同耦接至第一焊垫13。限流电阻121～125的第一端以一对一方式分别连接到放大器111～115的输出端，以及限流电阻121～125的第二端共同耦接至第二焊垫14。第一焊垫13及第二焊垫14分别用以电性耦接至振荡晶体模块的第一端及第二端(请参照图5与图6所示振荡晶体模块54的相关说明而类推)。
具体而言，本实施例的晶体振荡电路藉由5个放大器111～115将增益级10的驱动等级(drive level)切分为2^5段。用户可以藉由控制信号Sc1、Sc2、Sc3、Sc4与Sc5来选择性地致能(或禁能)这些放大器111～115的部分或全部，以弹性地选择/设定晶体振荡电路的增益级10的驱动等级。因此，此晶体振荡电路的增益级10可以受控于5位的控制信号。藉由适当的改变这些控制信号Sc1～Sc5的组态，增益级10可提供2^5种跨导(即，驱动等级)。请参照表1，表1为依照本发明一实施例所例举的控制信号的排列组合与跨导的对应关系。
表1：增益级10的控制信号与驱动等级
举例而言，当用户选择的驱动等级为0时，可藉由控制信号Sc1～Sc5使所有的放大器111～115皆为禁能(disable)的状态。当用户选择的驱动等级为1时，可藉由控制信号Sc1～Sc5使放大器111致能(enable)，但其余的放大器112～115仍为禁能的状态。当用户选择的驱动等级为3时，可藉由控制信号Sc1～Sc5使放大器111、112致能，但其余的放大器113～115仍为禁能的状态。同理可推，当用户选择的驱动等级为编号31时，可藉由控制信号Sc1～Sc5使所有的放大器111～115皆为致能的状态。如此，藉由控制信号Sc1～Sc5控制多个具有不同跨导的放大器111～115，可将增益级10的驱动等级切分为多段。驱动等级的切分段数越多，可缩小每一个驱动等级所对应的频率区间，进而提供用户依据应用环境来弹性设置最佳化参数。
另一方面，再没有配置限流电阻121～125的状况下，若考虑每一个放大器111～115的输出端所面临静电放电(Electrostatic Discharge，ESD)的问题，则每一个放大器111～115的输出电路皆需配置大面积的晶体管，然而大面积的晶体管将会耗占晶体振荡电路过多面积。本实施例将限流电阻121～125分别连接至放大器111～115的输出端。当第二焊垫14发生ESD事件时，限流电阻121～125可限制从第二焊垫14流至放大器111～115的ESD电流的电流量，进而保护增益级10的内部电路不被ESD电流烧毁。如此一来，放大器111～115无需考虑ESD电流，而可以选择配置小面积的晶体管。
图2为在本发明一实施例中绘示图1的晶体振荡电路的增益级10的电路示意图。图2中所示的晶体振荡电路的增益级10、放大器111～115、限流电阻121～125、第一焊垫13及第二焊垫14可以参照图1的相关说明，在此不再赘述。在图2所绘示实施例中，放大器111～115分别包括开关单元及反相器(本实施例是以开关单元S0～S4及反相器INV1～INV5为例做说明，但不限于此)，其中反相器INV1～INV5分别具有不同的跨导，由小到大排列并分别以×1、×2、×4、×8及×16表示，但本发明不限于此。
在本实施例中，开关单元S0～S4的第一端皆耦接至第一焊垫13。开关单元S0～S4可以是任何类型的开关电路/元件，例如传输门(transmission gate)、晶体管或是其他开关元件。反相器INV1～INV5的输入端分别耦接至开关单元S0～S4中的一对应开关单元的第二端，以及反相器INV1～INV5的输出端分别耦接至限流电阻121～125中的一对应限流电阻的第一端。如此，开关单元S0～S4可以控制反相器INV1～INV5，以提供晶体振荡电路的增益级10的多个驱动等级。因此，用户可以依据应用环境来弹性设置晶体振荡电路的最佳化参数。
图3为在本发明另一实施例中绘示图1的晶体振荡电路的增益级的电路示意图。图3中所示的晶体振荡电路的增益级10其放大器111～115、限流电阻121～125、第一焊垫13及第二焊垫14可以参照图1的相关说明，在此不再赘述。在图3所示本实施例中，放大器111～115分别可包括第一传输门、第二传输门、第一晶体管以及第二晶体管(本实施例是以第一传输门TR11～TR15、第二传输门TR21～TR25、第一晶体管Q11～Q15及第二晶体管Q21～Q25为例做说明，但不限于此)。第一晶体管Q11～Q15为PMOS晶体管，分别具有不同的跨导，而第二晶体管Q21～Q25为NMOS晶体管，亦分别具有不同的跨导，但本发明不限于此。
第一传输门TR11～TR15及第二传输门TR21～TR25的第一端皆耦接至第一焊垫13。第一晶体管Q11～Q15的第一端(例如源极)皆耦接第一电压源V1。第一晶体管Q11～Q15的第二端(例如漏极)分别耦接限流电阻121～125中的一对应限流电阻的第一端。举例来说，第一晶体管Q11的漏极耦接限流电阻121的第一端，以及第一晶体管Q15的漏极耦接限流电阻125的第一端。第一晶体管Q11～Q15的控制端(例如栅极)分别耦接第一传输门TR11～TR15中的一对应第一传输门的第二端。举例来说，第一晶体管Q11的栅极耦接第一传输门TR11的第二端，以及第一晶体管Q15的栅极耦接第一传输门TR15的第二端。第二晶体管Q21～Q25的第一端(例如漏极)分别耦接第一晶体管Q11～Q15中的一对应第一晶体管Q11～Q15的第二端。举例来说，第二晶体管Q21的漏极耦接第一晶体管Q11的漏极，以及第二晶体管Q25的漏极耦接第一晶体管Q15的漏极。第二晶体管Q21～Q25的第二端(例如源极)皆耦接第二电压源V2。第二晶体管Q21～Q25的控制端(例如栅极)分别耦接第二传输门TR21～TR25中的一对应第二传输门的第二端。举例来说，第二晶体管Q21的栅极耦接第二传输门TR21的第二端，以及第二晶体管Q25的栅极耦接第二传输门TR25的第二端。其中，第一电压源V1例如是系统电压源，而第二电压源V2例如是接地电压源，但本实施例并未对第一电压源V1或第二电压源V2有所限制。在本实施例中，第一晶体管Q11～Q15分别可受控于第一传输门TR11～TR15，第二晶体管Q21～Q25分别可受控于第二传输门TR21～T25，晶体振荡电路的增益级10因而可通过第一传输门TR11～TR15及第二传输门TR21～T25的控制而提供多个不同的驱动等级。因此，用户可以依据应用环境来弹性设置晶体振荡电路的最佳化参数。
图4是依照本发明的另一实施例所绘示的晶体振荡电路的增益级40的电路示意图。图4中所示的晶体振荡电路的增益级40、放大器111～115、限流电阻121～125、第一焊垫13及第二焊垫14可以参照图1所示增益级10、放大器111～115、限流电阻121～125、第一焊垫13及第二焊垫14的相关说明而类推，在此不再赘述。
在图4所示实施例中，增益级40还包括二极管D1、二极管D2、二极管D3与二极管D4。二极管D1的阴极耦接第一电源轨线(power rails)V11。二极管D1的阳极耦接第一焊垫13。二极管D2的阴极耦接第一焊垫13。二极管D2的阳极耦接第二电源轨线V22。二极管D3的阴极耦接第一电源轨线V11。二极管D3的阳极耦接该第二焊垫14。二极管D4的阴极耦接第二焊垫14。二极管D4的阳极耦接第二电源轨线V22。应该说明的是，图4所示第一电源轨线V11的电压可以等同于图3所示第一电压源V1的电压或不同于第一电压源V1的电压，图4所示第二电源轨线V22的电压也可以等同于图3所示第二电压源V2的电压或不同于第二电压源V2的电压，本发明并未对此有所限制。
当第一焊垫13发生正静电放电脉冲时，此正静电放电脉冲将经由二极管D1而被导入第一电源轨线V11。当第一焊垫13发生负静电放电脉冲时，此负静电放电脉冲将经由二极管D2而被导入第二电源轨线V22。同理，对于第二焊垫14而言，二极管D3与二极管D4可以将第二焊垫14的静电放电脉冲导入电源轨线V11或V22。
由于在本实施例中的增益级40设置了多个限流电阻121～125。当第二焊垫14发生ESD事件时，限流电阻121～125可限制从第二焊垫14流至放大器111～115的ESD电流的电流量，进而保护增益级10的内部电路不被ESD电流烧毁。
图5是依照本发明一实施例所绘示的晶体振荡电路50的电路示意图。晶体振荡电路50包括第一焊垫13、第二焊垫14、增益级53、振荡晶体模块54、第一电阻Rf、第一电容C1以及第二电容C2，其中振荡晶体模块54例如是石英晶体，但本发明不限于此。上述图1～图4所示实施例的增益级10或40可以被应用于图5所示晶体振荡电路50的增益级53。图5所示增益级53的实施细节可以参照图1～图4所示增益级10或40的相关说明，在此不再赘述。
在图5所示实施例中，第一电阻Rf与增益级53与振荡晶体模块54并联在一起(亦即第一电阻Rf与增益级53与振荡晶体模块54并联于第一焊垫13及第二焊垫14之间)。第一电容C1耦接于第一焊垫13与参考电压源Vref之间，以及第二电容C2耦接在第二焊垫14与参考电压源Vref之间，其中参考电压源Vref例如是接地电压源，本发明并未对此有所限制。第一电容C1及第二电容C2提供一负载(load)给振荡晶体模块54，以供并联共振(parallelresonance)所需。值得注意的是，由于将图1～图4所示的增益级10或增益级40应用于图5的增益级53，藉由控制增益级53来提供较多选择的跨导而提供较准确的驱动等级，因此晶体振荡电路50可依据应用环境来弹性设置最佳化参数。
值得注意的是，在其他实施例中，晶体振荡电路50还可以增加额外的限流电阻。举例来说，图6是依照本发明另一实施例所绘示的晶体振荡电路60的电路示意图。晶体振荡电路60包括第一焊垫13、第二焊垫14、增益级53、振荡晶体模块54、第一电阻Rf、第二电阻RL、第一电容C1以及第二电容C2。图6中所示的晶体振荡电路60、第一焊垫13、第二焊垫14、增益级53、振荡晶体模块54、第一电阻Rf、第一电容C1以及第二电容C2可以参照图5所示晶体振荡电路50、第一焊垫13、第二焊垫14、增益级53、振荡晶体模块54、第一电阻Rf、第一电容C1以及第二电容C2的相关说明而类推，在此不再赘述。
主要与图5不同的地方在于，第二电阻RL的第一端耦接至第二焊垫14，第二电阻RL的第二端耦接至振荡晶体模块54的第二端与第二电容C2的第一端。第二电阻RL作为限流电阻之用。如此，设计者除了藉由控制增益级53来提供较适当的跨导之外，也可通过调整第二电阻RL的阻值，来调整晶体振荡电路60的最佳化参数。
图7是依照本发明一实施例所绘示的晶体振荡电路设计方法的流程示意图。请同时参照图6及图7，本实施例的晶体振荡电路设计方法适用于图6的晶体振荡电路60。步骤S710提供规格，此规格可以是产品的设计规格。进一步来说，步骤S710所提供的规格可能包括运作条件以及静态特性。运作条件例如是驱动等级的功率、执行温度范围等设定，而静态特性则例如是标称频率(nominal frequency)、频率容许差度、等效串联电阻值、并联电容值或绝缘电阻值等等，本发明并未对此有所限制。
步骤S720进行第一模拟步骤，以使晶体振荡电路60进行第一模拟(例如直流模拟)而获得第一模拟结果。在本实施例中，可依据用户所提供的上述运作条件以及静态特性的规格进行模拟。举例来说(但不限于此)，对晶体振荡电路60进行第一模拟所得到的模拟结果可以参照图8A所示。图8A是依照本发明一实施例所绘示的晶体振荡电路的模拟示意图。图8A所示横轴表示增益级53的驱动等级，而纵轴表示增益级53的增益值。由于在本实施例中的晶体振荡电路60的增益级53可具有多段驱动等级(例如为2^5段驱动等级)，使得晶体振荡电路60的增益级53可提供2^5种跨导(或2^5种增益值)。如图8A的横轴所示，本实施例以整数0-31表示增益级53的不同驱动等级。经进行所述第一模拟后，可以获知晶体振荡电路60的驱动等级0-31与增益值的关系曲线如图8A所绘示。
在步骤S730中，依照步骤S710所提供的规格与步骤S720的第一模拟结果的关系，晶体振荡电路60的增益级53的跨导可以被对应改变。在本实施例中，步骤S730可依据图8A所示的模拟结果及步骤S710提供的规格来自动选取适当的驱动等级。举例来说，若步骤S710提供的规格指示晶体振荡电路60所需的增益值为2，则步骤S730可以从图8A所示曲线中选择驱动等级3作为晶体振荡电路60的增益级53的驱动等级，因为驱动等级3的增益值大于2且最接近2。
在步骤S740中，进行第二模拟步骤，以使晶体振荡电路使用步骤S730所选择的跨导(驱动等级)进行第二模拟(例如暂态模拟)而获得第二模拟结果。在本实施例中，所述第二模拟结果可以包含上述步骤S730中所选择的驱动等级所对应的功率。
步骤S750可以判别步骤S730所选择的驱动等级所对应的功率(即步骤S740的模拟结果)是否符合步骤S710所提供的规格。在本实施例中，若步骤S750的判断结果表示步骤S730所选择的驱动等级所对应的功率小于步骤S710所提供的规格(亦即在步骤S740的模拟结果已符合步骤S710所提供的规格)，则结束图7所示流程。也就是说，当晶体振荡电路60的功率与步骤S710所提供的规格相符时，即为驱动等级的最佳配置(也就是已完成最佳化参数)。若步骤S730所选择的驱动等级所对应的功率大于步骤S710所提供的规格时(表示晶体振荡电路60的目前参数不符合步骤S710所提供的规格)，则接续执行步骤760。
举例来说，若步骤S710提供的规格指示最大功率为10μW，而上述步骤S740的模拟结果表示晶体振荡电路60的功率为174μW，则需接续执行步骤760。
依照步骤S710提供的规格与步骤S740的第二模拟结果的关系，步骤S760可以改变晶体振荡电路60的电阻的阻值。在本实施例中，若晶体振荡电路60的功率与步骤S710所提供的规格不符时，步骤S760可改变第二电阻RL的阻值(例如加大第二电阻RL的阻值)。在完成步骤S760后，步骤S720～S750再次被执行，直到步骤S750的判断结果表示步骤S740的模拟结果已符合步骤S710所提供的规格。
举例来说，在完成步骤S760后，步骤S720再次被执行而得到新的模拟结果(如图8B所示)。图8B是依照本发明另一实施例所绘示的晶体振荡电路60的模拟示意图。图8B所示横轴表示增益级53的驱动等级，而纵轴表示增益级53的增益值。在改变了第二电阻RL的阻值后，晶体振荡电路60的驱动等级0-31与增益值的新的关系曲线如图8B所绘示。依据图8B所示的模拟结果及步骤S710提供的规格，步骤S730可以选取适当的驱动等级。在本实施例中，由于步骤S710提供的规格指示晶体振荡电路60所需的增益值为2，则步骤S730可以从图8B所示曲线选择驱动等级8作为晶体振荡电路60的新的驱动等级，因为驱动等级8的增益值最接近2。在步骤S740中，使用步骤S730所选择的驱动等级8再次进行第二模拟，并取得晶体振荡电路60的功率为9.62μW。由于晶体振荡电路60的功率小于等于步骤S710所提供的规格10μW，表示晶体振荡电路60的功率已符合规格，因而步骤S750判断可结束执行图7所示流程步骤，并同时获得晶体振荡电路60的最佳配置。
简言之，本发明实施例的晶体振荡电路60可根据步骤S710提供的规格先进行初次模拟，以选择适当的驱动等级。当依据所选择的驱动等级进行模拟时，若晶体振荡电路60的功率仍大于规格时，则步骤S760还可改变晶体振荡电路60的额外电阻(例如第二电阻RL)的阻值，并再次选择适当的驱动等级进行模拟，以最佳化晶体振荡电路60的功率与其他参数。
图9A是依照本发明一实施例说明图4所示晶体振荡电路的增益级的电路布局示意图。请参照图9A，图9A的晶体振荡电路的增益级90包括了多组PMOS晶体管901～904、多组NMOS晶体管911～914、限流电阻921～924、二极管931～932、焊垫941、基底的第一区域950、基底的第二区域960以及多个金属导线970，其中多组PMOS晶体管901～904、限流电阻921～924、二极管931配置在基底的第一区域950中，而多组NMOS晶体管911～914及二极管932配置在基底的第二区域960中。
除此之外，多组PMOS晶体管901～904与多组NMOS晶体管911～914可藉由多个金属导线970串连而组成多组放大器。需说明的是，由多组PMOS晶体管901～904与多组NMOS晶体管911～914所组成的多组放大器可等效于图4所示的放大器111～115，限流电阻921～924可等效于图4所示的限流电阻121～125，而二极管931～932则可等效于图4所示的二极管D3、D4。
在本实施例中，由多组PMOS晶体管901～904与多组NMOS晶体管911～914所组成的各组放大器分别藉由不同面积大小的晶体管表示，用以实现各组放大器所具有的不同跨导。举例而言，第一组PMOS晶体管901的面积(或沟道宽度)为第二组PMOS晶体管902的2倍(在图9A中以「x2」表示)，故第一组PMOS晶体管901所具有的跨导为第二组PMOS晶体管902的2倍。第三组PMOS晶体管903的面积(或沟道宽度)为第二组PMOS晶体管902的0.5倍(在图9A中以「x0.5」表示)，故第三组PMOS晶体管903所具有的跨导为第二组PMOS晶体管902的0.5倍。而第四组PMOS晶体管904的部分晶体管所具有的的面积(或沟道宽度)为第二组PMOS晶体管902的0.25倍(在图9A中以「x0.25」表示)，故第四组PMOS晶体管904的部分晶体管所具有的跨导为第二组PMOS晶体管902的0.25倍。同理可推得各组NMOS晶体管所具有的跨导的比例关系，本实施例在此不再赘述。
图9B绘示图9A的晶体振荡电路的增益级90中的PMOS晶体管901沿剖面线A-A’的横切面示意图。增益级90中的其他PMOS晶体管902～904可以参照PMOS晶体管901的相关说明而类推，故不再赘述。在图9B的结构中包括了基底的第一区域950、第一N型掺杂区951、多个第一栅极952、多个第一P+掺杂区953以及多个第二P+掺杂区954。请参考图9A与图9B，第一N型掺杂区951配置在基底的第一区域950中。第一N型掺杂区951可以是N型井、深N井、N型基底或是其他类型的N型掺杂半导体。多个第一栅极952相互平行配置在第一N型掺杂区951上。多个第一P+掺杂区953配置在第一N型掺杂区951中，而多个第二P+掺杂区954亦配置在第一N型掺杂区951中。第一P+掺杂区953不接触于第二P+掺杂区954。
应该注意的是，多个第一P+掺杂区953分别作为如图9A所示的第一组PMOS晶体管901中的多个PMOS晶体管的源极，多个第一栅极952分别作为所述第一组PMOS晶体管901中的多个PMOS晶体管的栅极，多个第二P+掺杂区954分别作为所述第一组PMOS晶体管901中的多个PMOS晶体管的漏极。这些PMOS晶体管的源极(第一P+掺杂区953)可以被电性接至第一电压源V1。第一电压源V1例如是系统电压源或是其他供电电压源，本实施例并未对第一电压源V1有所限制。这些PMOS晶体管的栅极(第一栅极952)可以被电性接至对应的传输门的第二端(请参照图3的相关说明而类推)。这些PMOS晶体管的漏极(第二P+掺杂区954)可以被电性接至金属导线970中的一条对应金属导线。
图9C绘示图9A的晶体振荡电路的增益级90中的NMOS晶体管911沿剖面线B-B’的横切面示意图。增益级90中的其他NMOS晶体管912～914可以参照NMOS晶体管911的相关说明而类推，故不再赘述。在图9C的结构中包括了基底的第二区域960、第一P型掺杂区961、多个第二栅极962、多个第一N+掺杂区963以及多个第二N+掺杂区964。请参考图9A与图9C，第一P型掺杂区961配置在基底的第二区域960中。第一P型掺杂区961可以是P型井、PN井、P型基底或是其他类型的P型掺杂半导体。多个第二栅极962相互平行配置在第一P型掺杂区961上。多个第一N+掺杂区963配置在第一P型掺杂区961中。而多个第二N+掺杂区964亦配置在第一P型掺杂区961中。第一N+掺杂区963不接触于第二N+掺杂区964。
应该注意的是，多个第一N+掺杂区963分别作为如图9A所示的第一组NMOS晶体管911中的多个NMOS晶体管的源极，多个第二栅极962分别作为所述第一组NMOS晶体管911中的多个NMOS晶体管的栅极，多个第二N+掺杂区964分别作为所述第一组NMOS晶体管911中的多个NMOS晶体管的漏极。这些NMOS晶体管的源极(第一N+掺杂区963)可以被电性接至第二电压源V2。第二电压源V2例如是接地电压源或是其他参考电压源，本实施例并未对第二电压源V2有所限制。这些NMOS晶体管的栅极(第二栅极962)可以被电性接至对应的传输门的第二端(请参照图3的相关说明而类推)。这些NMOS晶体管的漏极(第二N+掺杂区964)可以被电性接至金属导线970中的一条对应金属导线。
图9B及图9C所示的多个PMOS晶体管及多个NMOS晶体管藉由如图9A所示的多个金属导线970串连。这些金属导线970相互平行配置在第一N型掺杂区951与第一P型掺杂区961上，并且各自电性连接第一组PMOS晶体管901中的至少一个对应PMOS晶体管的漏极，以及各自电性连接第一组NMOS晶体管911中的至少一个对应NMOS晶体管的漏极。如此一来，本实施例通过多个金属导线970电性连接多个PMOS晶体管以及多个NMOS晶体管，以形成多组放大器。
请再次参照图9A，多个金属导线970串连多组PMOS晶体管901～904与多组NMOS晶体管911～914之后，多个金属导线970以一对一方式分别连接到多个限流电阻921～924的第一端，而多个限流电阻921～924的第二端共同耦接至焊垫941。焊垫941可以参照图1至图6所示第二焊垫14的相关说明而类推。焊垫941还耦接了二极管931、932。二极管931、932可以参照图4所示二极管D3与二极管D4的相关说明而类推。二极管931配置在基底的第一区域950，而二极管932配置在基底的第二区域960。
因此，本实施例藉由配置多组PMOS晶体管901～904与多组NMOS晶体管911～914组成具有不同跨导的多组放大器，使得晶体振荡电路的增益级90的驱动等级可被切分为多段而提供较准确的跨导，以因应环境来弹性设置最佳化参数。此外，本实施例的多个限流电阻921～924可限制从焊垫941流至多组PMOS晶体管901～904与多组NMOS晶体管911～914的ESD电流的电流量，进而保护多组PMOS晶体管901～904与多组NMOS晶体管911～914不被ESD电流烧毁，达到ESD防护的功效。
综上所述，本发明诸实施例揭示晶体振荡电路、此晶体振荡电路的增益级及其设计方法。本发明的实施例通过具有不同跨导的多个放大器提供多阶段的增益值。系统(或用户)可以选择性地致能(或禁能)这些放大器的部分或全部，以弹性地选择/设定晶体振荡电路的增益级的驱动等级。此外，本发明的实施例还将多个限流电阻以一对一方式分别连接至各个放大器的输出端，利用限流电阻的限流能力保护晶体振荡电路的增益级的内部电路。如此一来，放大器因为无需考虑ESD电流造成的影响而可以选择配置小面积的晶体管，进而节省成本。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书界定范围为准。
Claims (5)
1.一种晶体振荡电路的增益级，其特征在于，所述增益级包括：
基底，至少具有第一区域与第二区域；
第一N型掺杂区，配置在该第一区域中；
多个第一栅极，相互平行配置在该第一N型掺杂区上；
多个第一P+掺杂区，配置在该第一N型掺杂区中；
多个第二P+掺杂区，配置在该第一N型掺杂区中，其中这些第一P+掺杂区分别作为多个第一晶体管的源极，这些第一栅极分别作为这些第一晶体管的栅极，这些第二P+掺杂区分别作为这些第一晶体管的漏极；
第一P型掺杂区，配置在该第二区域中，其中该第一P型掺杂区平行于该第一N型掺杂区；
多个第二栅极，相互平行配置在该第一P型掺杂区上；
多个第一N+掺杂区，配置在该第一P型掺杂区中；
多个第二N+掺杂区，配置在该第一P型掺杂区中，其中这些第一N+掺杂区分别作为多个第二晶体管的源极，这些第二栅极分别作为这些第二晶体管的栅极，这些第二N+掺杂区分别作为这些第二晶体管的漏极；以及
多个金属导线，相互平行配置在该第一N型掺杂区与该第一P型掺杂区上，以及各自电性连接这些第一晶体管中的至少一第一对应晶体管的漏极，以及各自电性连接这些第二晶体管中的至少一第二对应晶体管的漏极。
2.如权利要求1所述的晶体振荡电路的增益级，其特征在于，所述增益级还包括：
第二N型掺杂区，配置在该第一区域中，且平行于该第一N型掺杂区；
多个第三栅极，相互平行配置在该第二N型掺杂区上；
多个第三P+掺杂区，配置在该第二N型掺杂区中；
多个第四P+掺杂区，配置在该第二N型掺杂区中，其中这些第三P+掺杂区分别作为多个第三晶体管的源极，这些第三栅极分别作为这些第三晶体管的栅极，这些第四P+掺杂区分别作为这些第三晶体管的漏极；
第二P型掺杂区，配置在该第二区域中，且平行于该第一P型掺杂区；
多个第四栅极，相互平行配置在该第二P型掺杂区上；
多个第三N+掺杂区，配置在该第二P型掺杂区中；以及
多个第四N+掺杂区，配置在该第二P型掺杂区中，其中这些第三N+掺杂区分别作为多个第四晶体管的源极，这些第四栅极分别作为这些第四晶体管的栅极，这些第四N+掺杂区分别作为这些第四晶体管的漏极；
其中这些金属导线相互平行配置在该第二N型掺杂区与该第二P型掺杂区上，以及各自电性连接这些第三晶体管中的至少一第三对应晶体管的漏极，以及各自电性连接这些第四晶体管中的至少一第四对应晶体管的漏极。
3.如权利要求1所述的晶体振荡电路的增益级，其特征在于，这些第一晶体管的源极耦接至第一电压源，这些第二晶体管的源极耦接至第二电压源。
4.如权利要求1所述的晶体振荡电路的增益级，其特征在于，所述增益级还包括：
多个限流电阻，配置在该基底上，这些限流电阻的第一端以一对一方式分别连接到这些金属导线，而这些限流电阻的第二端共同耦接至焊垫。
5.如权利要求4所述的晶体振荡电路的增益级，其特征在于，所述增益级还包括：
第一二极管，配置在该第一区域中，其中该第一二极管的阴极耦接第一电源轨线，以及该第一二极管的阳极耦接该焊垫；以及
第二二极管，配置在该第二区域中，其中该第二二极管的阴极耦接该焊垫，以及该第二二极管的阳极耦接第二电源轨线。
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