JP2022044415A - レベルシフタ - Google Patents

Abstract

【課題】レベルシフタにおいて入力電圧の耐圧を向上可能にしたレベルシフタを提供する。【解決手段】レベルシフタ１の高電圧入力部２は、半導体基板にトレンチゲート等の素子分離用ゲートを形成することにより生成した寄生容量Ｃによって、高電圧の入力電圧Ｖinに対する耐性を有する。寄生容量Ｃは、トレンチゲートの素子分離用の絶縁膜を基板上に形成することで生成される容量成分である。レベルシフタ１の電圧変換部３は、高電圧入力部２で入力した入力電圧Ｖinを、入力電圧Ｖinよりも低い一定値の低電圧（出力信号Ｓout）に変換して出力する。【選択図】図１

Description

本発明は、入力電圧をレベル変換して出力するレベルシフタに関する。

従来、入力電圧を所定の電圧値に変換して出力するレベルシフタが周知である（特許文献１、２等参照）。近年、車両には、エンジン等を制御する電子制御機器等の多くのＥＣＵが車載されている。これら電子制御機器は、例えば５［Ｖ］の電源で駆動されるものの、一方、車載されたバッテリは、１２［Ｖ］であることが多い。よって、この種の車両では、１２［Ｖ］のバッテリ電圧をレベルシフタによって５［Ｖ］に変換して、電子制御機器を駆動する。

特開平９－２０００３０号公報 特開２００５－２６９２１６号公報

この種のレベルシフタでは、例えば前述の１２［Ｖ］よりも高い入力電圧をレベル変換して出力したいニーズがある。よって、より高い入力電圧を受けることが可能なレベルシフタが必要とされていた。

前記問題点を解決するレベルシフタは、半導体基板に素子分離用ゲートを形成することにより生成した寄生容量によって、高電圧の入力電圧に対する耐性を有する高電圧入力部と、前記高電圧入力部で入力した前記入力電圧を、前記入力電圧よりも低い一定値の低電圧に変換して出力する電圧変換部とを備えた。

本発明によれば、レベルシフタにおいて入力電圧の耐圧を向上できる。

第１実施形態のレベルシフタの回路図。 半導体基板の断面図を使用してコンデンサ構造を示した説明図。 （ａ）寄生容量のコンデンサ構造図、（ｂ）は等価回路図。 素子分離用ゲートの基板上の配置図。 入力電圧、スイッチ信号、及び出力信号の変化を示す波形図。 スイッチ信号がＬｏレベル時のレベルシフタの作動状態を示す回路図。 スイッチ信号がＨｉレベル時のレベルシフタの作動状態を示す回路図。 第２実施形態の素子分離用ゲートの基板上の配置図。 半導体基板の断面図。 第３実施形態の素子分離用ゲートの基板上の配置図。 半導体基板の断面図。

（第１実施形態）
以下、レベルシフタの第１実施形態を説明する。
図１に示すように、レベルシフタ１は、外部から高圧の入力電圧Ｖinを入力する高電圧入力部２と、高電圧入力部２で入力した電圧を所定の値に変換して出力する電圧変換部３とを備える。高電圧入力部２は、高電圧の入力に対する耐性を確保するコンデンサ部４を備えている。コンデンサ部４の入力は、入力電圧Ｖinを入力する電圧入力端子５に接続されている。

コンデンサ部４は、レベルシフタ１の回路に発生する寄生容量Ｃを備えている。寄生容量Ｃは、レベルシフタ１の回路の中に発生する容量成分（コンデンサ成分）である。本例の場合、寄生容量Ｃは、例えば、第１寄生容量Ｃ１及び第２寄生容量Ｃ２の一対設けられている。第１寄生容量Ｃ１及び第２寄生容量Ｃ２は、並列接続されている。

図２に、半導体基板７のトレンチゲート構造を使用して生成される寄生容量Ｃ（第１寄生容量Ｃ１及び第２寄生容量Ｃ２）の構造を図示する。半導体基板７は、半導体基板７のメイン基板となる第１基板層８を備えている。第１基板層８は、例えばＰｓｕｂ（P substrate：Ｐ型基板）であって、片方の面に絶縁層９が形成されている。絶縁層９は、例えば、第１基板層８の全面に形成されている。半導体基板７は、半導体基板７をＧＮＤに接続するグランド層１０を備えている。グランド層１０は、例えば、Ｐｓｕｂ（P substrate：Ｐ型基板）であることが好ましい。

半導体基板７は、寄生容量Ｃを発生するために半導体基板７上に設けられた寄生容量生成部１１を備えている。寄生容量生成部１１は、半導体基板７において寄生容量Ｃを生成するための領域（以降、寄生容量形成領域１２と記す）に設けられている。本例の寄生容量生成部１１は、第１寄生容量Ｃ１を生成する第１寄生容量生成部１１ａと、第２寄生容量Ｃ２を生成する第２寄生容量生成部１１ｂとを備えている。第１寄生容量生成部１１ａ及び第２寄生容量生成部１１ｂは、近傍に配置されてもよいし、或いは離れて配置されていてもよい。

寄生容量生成部１１は、寄生容量Ｃを生成する要素となる第１電極部１５及び第２電極部１６を備えている。寄生容量生成部１１は、グランド層１０と第１電極部１５とを分離するとともに第２電極部１６を生成する素子分離用ゲート１７を備えている。本例の場合、第１寄生容量生成部１１ａの第１電極部１５を「１５ａ」とし、第２電極部１６を「１６ｂ」とし、素子分離用ゲート１７を「第１素子分離用ゲート１７ａ」とする。また、第２寄生容量生成部１１ｂの第１電極部１５を「１５ｂ」とし、第２電極部１６を「１６ｂ」とし、素子分離用ゲート１７を「第２素子分離用ゲート１７ｂ」とする。

第１電極部１５は、第１基板層８及び絶縁層９の盤面上の所定領域にスポット形成されている。第１電極部１５は、第２基板層１８、活性層１９、及び、Ｐ型領域２０を備えている。第２基板層１８は、例えばＰｓｕｂ（P substrate：Ｐ型基板）である。第２基板層１８は、第１基板層８よりも小さく形成され、第１基板層８とで絶縁層９を挟み込むように設けられている。活性層１９は、例えば、ＰＷ（Pwell）であって、第２基板層１８の片方の面上の全域に形成されている。寄生容量Ｃは、半導体基板７に形成された活性層１９と素子分離用ゲート１７との間に生じる容量である。Ｐ型領域２０は、例えばＰ＋ドレインであって、活性層１９の表面の中央部に配置されている。

素子分離用ゲート１７（第１素子分離用ゲート１７ａ、第２素子分離用ゲート１７ｂ）は、例えば、半導体基板７にトレンチ２３を形成することで素子分離されたトレンチゲート２４である。トレンチゲート２４は、表面に形成した溝部分にゲートを埋め込むことで形成されたＦＥＴの一種である。

素子分離用ゲート１７は、第１基板層８上において環状に形成され、具体的には、四角状に形成されている。素子分離用ゲート１７は、立設された第１絶縁膜２５と、第１絶縁膜２５と対をなすように設けられた第２絶縁膜２６と、第１絶縁膜２５及び第２絶縁膜２６の間に設けられた凹部２７とを備えている。寄生容量Ｃは、半導体基板７に形成された絶縁膜（第１絶縁膜２５、第２絶縁膜２６）によって生成される。第１絶縁膜２５は、半導体基板７において径方向内側に配置されている。第２絶縁膜２６は、半導体基板７において径方向外側に配置されている。第１絶縁膜２５及び第２絶縁膜２６は、互いに対向するように第１基板層８の上面に立設されている。第２電極部１６は、凹部２７（トレンチ２４）の内部に配置されている。第２電極部１６は、例えばドープト層である。第２電極部１６は、例えば、ＰｏｌｙＳｉ（ポリシリコン）であることが好ましい。

第１素子分離用ゲート１７ａ及び第２素子分離用ゲート１７ｂは、同様の構造をとる。すなわち、第１素子分離用ゲート１７ａ及び第２素子分離用ゲート１７ｂの各々は、第２基板層１８、活性層１９、Ｐ型領域２０、トレンチ２３、第１絶縁膜２５、第２絶縁膜２６、及び、凹部２７を備えている。

図１に示す通り、電圧変換部３は、複数（複数段）のインバータ３０を備えている。本例のインバータ３０は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータである。本例のインバータ３０は、第１インバータ３０ａ、第２インバータ３０ｂ、第３インバータ３０ｃ、及び第４インバータ３０ｄを備えている。第１インバータ３０ａ、第２インバータ３０ｂ、第３インバータ３０ｃ、及び第４インバータ３０ｄは、素子分離用ゲート１７とともに第１基板層８に形成されている。第１インバータ３０ａ、第２インバータ３０ｂ、第３インバータ３０ｃ、及び第４インバータ３０ｄは、半導体基板７において寄生容量形成領域１２以外の箇所に形成されている。

第１インバータ３０ａは、互いのドレイン端子が接続された一対のＦＥＴ３１、３２を備えている。ＦＥＴ３１のソース端子は、入力電圧Ｖinとは別の電源電圧を入力する低電源入力端子３３に接続されている。低電源入力端子３３には、入力電圧Ｖinの最大値Ｖmaxよりも低い電圧に設定された電源Ｖccが入力される。ＦＥＴ３２のソース端子は、グランドに接続されている。ＦＥＴ３１、３２のゲート端子は、レベルシフタ１の作動を設定するスイッチ信号Ｓswを入力するスイッチ信号入力端子３４に接続されている。

第２インバータ３０ｂは、互いのドレイン端子が接続された一対のＦＥＴ３８、３９を備えている。ＦＥＴ３８のソース端子は、低電源入力端子３３に接続されている。ＦＥＴ３９のソース端子は、グランドに接続されている。ＦＥＴ３８、３９のドレイン端子は、第１寄生容量Ｃ１のオンオフを切り換える第１スイッチ４０に接続されている。ＦＥＴ３８、３９のゲート端子は、ＦＥＴ３１、３２のドレイン端子に接続されるとともに、第２寄生容量Ｃ２のオンオフを切り換える第２スイッチ４１に接続されている。

コンデンサ部４は、第２スイッチ４１を介して基準電圧入力端子４２に接続されている。このように、第２スイッチ４１は、基準電圧入力端子４２に接続されている。基準電圧入力端子４２には、第２電極部１６に印加される基準電圧Ｖrefが入力される。

電圧変換部３は、第３インバータ３０ｃへの電圧入力の状態を設定するスイッチング素子４３を備えている。スイッチング素子４３は、例えば、ＮＭＯＳＦＥＴ４４である。ＮＭＯＳＦＥＴ４４のゲート端子は、第２インバータ３０ｂのＦＥＴ３８、３９のゲート端子に接続されている。ＮＭＯＳＦＥＴ４４のドレイン端子は、第１寄生容量Ｃ１及び第１スイッチ４０の中点４５に接続されるとともに、第３インバータ３０ｃに接続されている。ＮＭＯＳＦＥＴ４４のソース端子は、グランドに接続されている。

第３インバータ３０ｃは、互いのドレイン端子が接続された一対のＦＥＴ４６、４７を備えている。ＦＥＴ４６のソース端子は、低電源入力端子３３に接続されている。ＦＥＴ４７のソース端子は、グランドに接続されている。ＦＥＴ４６、４７のゲート端子は、ＮＭＯＳＦＥＴ４４のドレイン端子に接続されている。

第４インバータ３０ｄは、互いのドレイン端子が接続された一対のＦＥＴ４８、４９を備えている。ＦＥＴ４８のソース端子は、低電源入力端子３３に接続されている。ＦＥＴ４９のソース端子は、グランドに接続されている。ＦＥＴ４８、４９のゲート端子は、ＦＥＴ４６、４７のドレイン端子に接続されている。ＦＥＴ４８、４９のドレイン端子は、レベルシフタ１の出力信号Ｓoutを出力する出力端子５０に接続されている。

図３（ａ）に、寄生容量生成部１１により生じる半導体基板７のコンデンサ構造を示する。また、図３（ｂ）に、その等価回路を示す。第１電極部１５に入力電圧Ｖin印加され、第２電極部１６に基準電圧Ｖrefが印加されると、第１電極部１５及び第２電極部１６の間に寄生容量Ｃ（第１寄生容量Ｃ１、第２寄生容量Ｃ２）が発生する。なお、このとき、グランド層１０にも寄生容量Ｃ’が発生する。この寄生容量Ｃ’は、高電圧入力に対する耐性には特に寄与しない。

図４に示すように、半導体基板７は、基板上の実装箇所としてボンディングパッド５２を備えている。本例のボンディングパッド５２は、電圧入力端子５に接続されるパッドとして設けられている。第１素子分離用ゲート１７ａ、第２素子分離用ゲート１７ｂ、及び、電圧入力端子５のボンディングパッド５２の各々は、半導体基板７上において異なる位置に配置されている。すなわち、電圧入力端子５、第１素子分離用ゲート１７ａ、及び、第２素子分離用ゲート１７ｂの各々は、基板上のパッド部が重ならないように配置されている。

次に、本実施形態のレベルシフタ１の作用について説明する。
図５に示すように、レベルシフタ１をＬｏ出力の状態とする場合、スイッチ信号入力端子３４には、例えばスイッチ信号ＳswとしてＬｏレベル信号が入力される。このＬｏレベル信号は、例えば０［Ｖ］の信号である。なお、基準電圧入力端子４２には、所定レベルの基準電圧Ｖrefが常時印加された状態をとることとする。

図６に示すように、スイッチ信号ＳswとしてＬｏレベル信号がスイッチ信号入力端子３４に入力された場合、第１スイッチ４０がオフとなり、第２スイッチ４１がオンとなる。このとき、第２寄生容量生成部１１ｂ（第２寄生容量Ｃ２）の第２電極部１６ｂには、第２スイッチ４１を介して基準電圧Ｖrefが印加される。また、第１寄生容量生成部１１ａの第２電極部１６ａは、ＮＭＯＳＦＥＴ４４を介して第３インバータ３０ｃに０［Ｖ］を印加する。以上により、出力端子５０からは、例えば、Ｌｏレベル（０［Ｖ］）の出力信号Ｓoutが出力される。

図７に示すように、レベルシフタ１をＨｉ出力の状態とする場合、スイッチ信号入力端子３４には、例えばスイッチ信号ＳswとしてＨｉレベル信号が入力される（図５に示す時刻ｔ１）。このＨｉレベル信号は、例えば５［Ｖ］等の所定の電圧値を有する信号である。スイッチ信号ＳswとしてＨｉレベル信号がスイッチ信号入力端子３４に入力された場合、第１スイッチ４０がオンとなり、第２スイッチ４１がオフとなる。第１スイッチ４０がオンとなり、第２スイッチ４１がオフとなると、電圧入力端子５の入力電圧ＶinがＮＭＯＳＦＥＴ４４で検出される。

図５に示す通り、スイッチ信号ＳswがＬｏ→Ｈｉに切り換わると、入力電圧Ｖinが上昇を開始する。本例の場合、入力電圧Ｖinの入力初期段階（０［Ｖ］～Ｖａ［Ｖ］）では、出力端子５０から０［Ｖ］の出力信号Ｓoutが出力され、入力電圧ＶinがＶａを超えたタイミングで、電源Ｖccに基づく電圧値の出力信号Ｓoutが出力端子５０から出力される。このように、入力電圧Ｖinが０［Ｖ］→Ｖmax［Ｖ］に変化する場合に、出力端子５０からは、０［Ｖ］→５［Ｖ］の出力信号Ｓoutが出力される。

本例の場合、入力電圧Ｖinが０→Ｖmax（例えば、２４［Ｖ］など）に上昇しても、レベルシフタ１の出力端子５０からは、０→Ｖcc（例えば、５［Ｖ］など）の出力信号Ｓoutが出力される。このように、レベルシフタ１に入力電圧Ｖinが高い電圧値で入力される構成であっても、レベルシフタ１の出力端子５０からは、低い電圧値の「Ｖcc」を出力することが可能となる。また、高耐圧の素子として寄生容量Ｃを使用したので、例えば、ＰＮＰトランジスタ等を用いた構成に比べて、より高電圧な入力電圧Ｖinを受けることも可能となる。

上記実施形態のレベルシフタ１によれば、以下のような効果を得ることができる。
（１）レベルシフタ１の高電圧入力部２は、半導体基板７に素子分離用ゲート１７を形成することにより生成した寄生容量Ｃによって、高電圧の入力電圧Ｖinに対する耐性を有する。レベルシフタ１の電圧変換部３は、高電圧入力部２で入力した入力電圧Ｖinを、入力電圧Ｖinよりも低い一定値の低電圧（出力信号Ｓout）に変換して出力する。

本例の構成によれば、素子分離用ゲート１７を形成することで生成される寄生容量Ｃによって入力電圧Ｖinを受けるようにしたので、例えばトランジスタ等の部材によって入力電圧Ｖinを受ける場合に比べて、高い入力電圧Ｖinを受けることが可能となる。よって、レベルシフタにおいて入力電圧Ｖinの耐圧を向上できる。

（２）高電圧入力部２は、一対の寄生容量Ｃが並列接続されるように設けられている。この構成によれば、並列接続された一対の寄生容量Ｃを用いて、高い入力電圧Ｖinを受けるようにすることができる。

（３）素子分離用ゲート１７は、半導体基板７にトレンチ２３を形成することで素子分離されたトレンチゲート２４である。寄生容量Ｃは、トレンチ２３に形成された絶縁膜（第１絶縁膜２５、第２絶縁膜２６）によって生成される。この構成によれば、トレンチゲート２４を用いた簡易的な構成によって、寄生容量Ｃからなる高耐圧な高電圧入力部２を設けることができる。

（４）寄生容量Ｃは、半導体基板７に形成された活性層１９と素子分離用ゲート１７との間に生じる容量である。この構成によれば、半導体の活性層１９によって十分な容量値の寄生容量Ｃを生成することができる。

（５）素子分離用ゲート１７は、半導体基板７において環状に形成されている。この構成によれば、素子分離用ゲート１７を環状という簡素な形状で形成することができ、ひいてはレベルシフタ１の製造の簡素化にも寄与する。

（６）電圧変換部３は、電圧変換部３に設けられたスイッチ信号入力端子３４で入力するスイッチ信号Ｓswのレベル状態が切り換わった場合に、高電圧の入力電圧Ｖinを低電圧に変換して出力する動作を開始する。この構成によれば、スイッチ信号Ｓswのレベル状態の変化によって、レベルシフタ１の作動状態を切り換えることができる。

（第２実施形態）
次に、第２実施形態を説明する。なお、第２実施形態は、第１実施形態の寄生容量生成部１１の構成を変更した実施例である。よって、第１実施形態と同一部分には同じ符号を付して詳しい説明を省略し、異なる部分についてのみ詳述する。

図８に示すように、第１寄生容量生成部１１ａ及び第２寄生容量生成部１１ｂは、一方を他方の枠内に配置した２重構造をとっている。本例の場合、第２寄生容量生成部１１ｂの第２素子分離用ゲート１７ｂの内部に、第１寄生容量生成部１１ａの第１素子分離用ゲート１７ａが配置されている。この場合、第２寄生容量生成部１１ｂの第２素子分離用ゲート１７ｂの径は、第１寄生容量生成部１１ａの第１素子分離用ゲート１７ａの径よりも大きく形成されている。

本例の場合、第１素子分離用ゲート１７ａ及び第２素子分離用ゲート１７ｂの組は、半導体基板７のボンディングパッド５２を周囲から囲むように配置されている。また、第１素子分離用ゲート１７ａ、第２素子分離用ゲート１７ｂ、及びボンディングパッド５２は、同一軸心上に配置されている。なお、本例のボンディングパッド５２の用途は、特に限定しない。

図９に示すように、半導体基板７の寄生容量形成領域１２のうち、第１素子分離用ゲート１７ａ及び第２素子分離用ゲート１７ｂに囲まれた領域が、電圧入力端子５が接続される第１電極部１５となっている。このように、第１素子分離用ゲート１７ａと第２素子分離用ゲート１７ｂとの間に介在された第１電極部１５に、入力電圧Ｖinが入力される。本例の場合、第１電極部１５は、第１寄生容量生成部１１ａ及び第２寄生容量生成部１１ｂで共用されている。なお、第１素子分離用ゲート１７ａの内側部分の電極部５３は、任意に使用することができる。

さて、本開示の構成の場合、レベルシフタ１の駆動時には、第１素子分離用ゲート１７ａ及び第２素子分離用ゲート１７ｂの間に介在された第１電極部１５に、第１寄生容量Ｃ１及び第２寄生容量Ｃ２が発生する。このように、本例の場合、第１素子分離用ゲート１７ａの径方向外側に位置する第１電極部１５に第１寄生容量Ｃ１が生成される。また、第２素子分離用ゲート１７ｂの径方向内側に位置する第１電極部１５に第２寄生容量Ｃ２が生成される。従って、これら第１寄生容量Ｃ１及び第２寄生容量Ｃ２によって、入力電圧Ｖinの高耐圧が実現される。

上記実施形態のレベルシフタ１によれば、第１実施形態に記載の効果に加え、以下のような効果を得ることができる。
（７）素子分離用ゲート１７は、一対設けられた寄生容量Ｃの一方を生成する第１素子分離用ゲート１７ａと、一対設けられた寄生容量Ｃの他方を生成する第２素子分離用ゲート１７ｂとを備えている。第１素子分離用ゲート１７ａ及び第２素子分離用ゲート１７ｂは、第２素子分離用ゲート１７ｂよりも径が小さく形成された第１素子分離用ゲート１７ａを、第２素子分離用ゲート１７ｂの内部に収めるように配置した２重構造をとる。この構成によれば、素子分離用ゲート１７の配置に必要なスペースが小さく済むので、装置サイズの小型化に寄与する。

（第３実施形態）
次に、第３実施形態を説明する。なお、第３実施形態も、第１実施形態及び第２実施形態に対して異なる部分についてのみ説明する。

図１０に示すように、第１素子分離用ゲート１７ａ及び第２素子分離用ゲート１７ｂは、各々が非環状（本例は、直線状）に形成されるとともに、第１素子分離用ゲート１７ａ及び第２素子分離用ゲート１７ｂの配列方向（幅方向：図１０の紙面左右方向）に沿って交互に配置されている。本例の場合、第１素子分離用ゲート１７ａ及び第２素子分離用ゲート１７ｂの各々は、７つずつ形成されている。第１素子分離用ゲート１７ａ及び第２素子分離用ゲート１７ｂは、ボンディングパッド５２の下面に配置されている。

図１１に示すように、半導体基板７の寄生容量形成領域１２のうち、第１素子分離用ゲート１７ａ及び第２素子分離用ゲート１７ｂが配置されていない領域が、電圧入力端子５が接続される第１電極部１５となっている。具体的には、第１素子分離用ゲート１７ａ及び第２素子分離用ゲート１７ｂの間の領域や、第１素子分離用ゲート１７ａ及び第２素子分離用ゲート１７ｂの群の周囲の領域などに、入力電圧Ｖinが入力される。

さて、本開示の構成の場合、レベルシフタ１の駆動時には、第１素子分離用ゲート１７ａの両側の第１電極部１５に第１寄生容量Ｃ１が生成され、第２素子分離用ゲート１７ｂの両側の第１電極部１５に第２寄生容量Ｃ２が生成される。従って、これら第１寄生容量Ｃ１及び第２寄生容量Ｃ２によって、入力電圧Ｖinの高耐圧が実現される。

上記実施形態のレベルシフタ１によれば、第１実施形態に記載の効果に加え、以下のような効果を得ることができる。
（８）素子分離用ゲート１７は、一対設けられた寄生容量Ｃの一方を生成する第１素子分離用ゲート１７ａと、一対設けられた寄生容量Ｃの他方を生成する第２素子分離用ゲート１７ｂとを備えている。第１素子分離用ゲート１７ａ及び第２素子分離用ゲート１７ｂは、非環状の形状で複数並べられた配列をとり、かつ第１素子分離用ゲート１７ａ及び第２素子分離用ゲート１７ｂの配列方向において第１素子分離用ゲート１７ａ及び第２素子分離用ゲート１７ｂが交互に並ぶように配置されている。この構成によれば、寄生容量Ｃの電極を多くとることが可能となるので、高い値の寄生容量Ｃを生成することができる。

なお、本実施形態は、以下のように変更して実施することができる。本実施形態及び以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
・各実施形態において、例えば電圧変換部３を複数設けて、出力信号Ｓoutとして異なる複数の電圧値を出力可能としてもよい。

・各実施形態において、高電圧入力部２の寄生容量Ｃは、寄生容量Ｃが１つでもよいし、或いは３つ以上でもよい。
・各実施形態において、素子分離用ゲート１７は、トレンチゲート２４に限定されず、素子分離用の絶縁膜（参加層）を備えたものであればよい。

・第１及び第２実施形態において、素子分離用ゲート１７は、四角の環状に限定されず、例えば円環状としてもよい。
・第２実施形態において、素子分離用ゲート１７は、２重構造に限定されず、３重以上の構造としてもよい。

・第３実施形態において、素子分離用ゲート１７は、非環状の場合、直線状に限定されず、曲線状や屈曲状など、他の形状に変更してもよい。
・各実施形態において、複数の寄生容量Ｃは、並列接続されたものに限定されず、直列接続のものや、直列及び並列を組み合わせたものでもよい。

・各実施形態において、電圧変換部３は、ＦＥＴ以外の種々のスイッチング素子を用いた構成としてもよい。
・各実施形態において、電圧変換部３は、実施例以外の他の回路構成に適宜変更できる。

・各実施形態において、レベルシフタ１は、車両に適用されることに限らず、他の機器や装置に使用してもよい。
・各実施形態において、本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

１…レベルシフタ、２…高電圧入力部、３…電圧変換部、７…半導体基板、１７…素子分離用ゲート、１７ａ…第１素子分離用ゲート、１７ｂ…第２素子分離用ゲート、１９…活性層、２３…トレンチ、２４…トレンチゲート、２５…第１絶縁膜、２６…第２絶縁膜、３２…スイッチ信号入力端子、Ｃ…寄生容量、Ｃ１…第１寄生容量、Ｃ２…第２寄生容量、Ｖin…入力電圧、Ｓout…出力信号、Ｓout…スイッチ信号。

Claims (8)

1. 半導体基板に素子分離用ゲートを形成することにより生成した寄生容量によって、高電圧の入力電圧に対する耐性を有する高電圧入力部と、
   前記高電圧入力部で入力した前記入力電圧を、前記入力電圧よりも低い一定値の低電圧に変換して出力する電圧変換部と
   を備えたレベルシフタ。
2. 前記高電圧入力部は、一対の前記寄生容量が並列接続されるように設けられている
   請求項１に記載のレベルシフタ。
3. 前記素子分離用ゲートは、前記半導体基板にトレンチを形成することで素子分離されたトレンチゲートであり、
   前記寄生容量は、前記トレンチに形成された絶縁膜によって生成される
   請求項１又は２に記載のレベルシフタ。
4. 前記寄生容量は、前記半導体基板に形成された活性層と前記素子分離用ゲートとの間に生じる容量である
   請求項１～３のうちいずれか一項に記載のレベルシフタ。
5. 前記素子分離用ゲートは、前記半導体基板において環状に形成されている
   請求項１～４のうちいずれか一項に記載のレベルシフタ。
6. 前記素子分離用ゲートは、一対設けられた前記寄生容量の一方を生成する第１素子分離用ゲートと、一対設けられた前記寄生容量の他方を生成する第２素子分離用ゲートとを備え、
   前記第１素子分離用ゲート及び前記第２素子分離用ゲートは、前記第２素子分離用ゲートよりも径が小さく形成された前記第１素子分離用ゲートを、前記第２素子分離用ゲートの内部に収めるように配置した２重構造をとる
   請求項５に記載のレベルシフタ。
7. 前記素子分離用ゲートは、一対設けられた前記寄生容量の一方を生成する第１素子分離用ゲートと、一対設けられた前記寄生容量の他方を生成する第２素子分離用ゲートとを備え、
   前記第１素子分離用ゲート及び前記第２素子分離用ゲートは、非環状の形状で複数並べられた配列をとり、かつ前記第１素子分離用ゲート及び前記第２素子分離用ゲートの配列方向において前記第１素子分離用ゲート及び前記第２素子分離用ゲートが交互に並ぶように配置されている
   請求項１～４のうちいずれか一項に記載のレベルシフタ。
8. 前記電圧変換部は、前記電圧変換部に設けられたスイッチ信号入力端子で入力するスイッチ信号のレベル状態が切り換わった場合に、高電圧の前記入力電圧を前記低電圧に変換して出力する動作を開始する
   請求項１～７のうちいずれか一項に記載のレベルシフタ。

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