JPH0758294A - 半導体集積回路チップ - Google Patents

Abstract

(57)【要約】 【目的】 ノイズの悪影響を受け易いキャパシタへのノ
イズの混入を減少する。 【構成】 対向するポリシリコン配線４６a の電極とア
ルミニウム配線４８a の電極とによってキャパシタが形
成されている。該キャパシタは、該キャパシタに蓄えら
れた電荷量に依存した動作をする内部回路に用いられて
いる。ウェル４２a は、前記キャパシタを作り込んだキ
ャパシタレイヤでの、該キャパシタの電極部と基板との
間に形成されている。又、パッド１０は、前記ウェル４
２に接続され、又、当該半導体集積回路チップの外部と
の接続に用いられる。又、該パッド１０は、前記ウェル
４２の電位バイアス専用に設けられた定電位供給パッド
として用いられている。前記ウェル４２a によって、ノ
イズが混入されている基板４０からの前記キャパシタへ
の悪影響を減少することができている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、その内部に作り込んだ
キャパシタに蓄えられた電荷量に依存した動作をする内
部回路を備えた半導体集積回路に係り、特に、集積度の
低下を抑えながら、又製造プロセスの増加を抑えなが
ら、内部回路間でのノイズの悪影響を低減することがで
きる半導体集積回路チップに関する。

【０００２】

【従来の技術】半導体集積回路は、周知の通り、例えば
所定のマスクを用いながら酸化膜を形成し、又種々の不
純物原子を導入（拡散）等しながら、例えばpn接合を形
成することでダイオードやトランジスタ等を作り込んだ
り、あるいは抵抗やキャパシタ等を作り込みながら、所
望の回路が集積されている。

【０００３】例えば、半導体集積回路チップ上に作り込
まれるキャパシタは、主として、異なる２つのアルミニ
ウム配線層それぞれに作り込まれた配線パターン間の容
量や、ポリシリコン層に作り込まれた配線パターンとア
ルミニウム配線層に作り込まれた配線パターンとの間の
容量、更には、２つの異なるポリシリコン層それぞれに
作り込まれた配線パターン間の容量（２層ポリシリコン
プロセス）等を用いたものとなっている。このようなキ
ャパシタは、例えばＡ／Ｄ（analog to digital ）コン
バータの入力側に用いられるホールド回路に用いられ
る。該ホールド回路は、Ａ／Ｄ変換される入力電圧の大
きさを、これに応じてキャパシタ（ホールドコンデン
サ）に蓄えられる電荷量として保持するというものであ
る。

【０００４】図６は、従来から用いられているホールド
回路を備えたチョッパ型コンパレータの回路図である。

【０００５】この図６において、チョッパ型コンパレー
タは、Ａ／Ｄ変換対象となる入力電圧Ｖinの入力側に設
けられたスイッチＳＷ１a と、該入力電圧Ｖinと比較さ
れる参照電圧Ｖref の入力側に設けられたスイッチＳＷ
１b と、ホールドコンデンサＣs と、インバータを構成
するＰチャネルＭＯＳトランジスタＴＰ及びＮチャネル
ＭＯＳトランジスタＴＮと、該インバータの入力と出力
との間に接続されるスイッチＳＷ２とにより構成されて
いる。なお、キャパシタＣx は、配線Ｌb 及びその周辺
に係る寄生容量である。

【０００６】この図６に示されるチョッパ型コンパレー
タは、前記入力電圧Ｖinと前記参照電圧Ｖref との間の
電圧の大きさの大小関係に従って、電圧Ｖout を出力す
るというものである。

【０００７】該チョッパ型コンパレータは、その動作に
あたって、まず、前記スイッチＳＷ１a 及びＳＷ２が共
にオンとなり、前記スイッチＳＷ１b がオフとなる。こ
れによって、前記ホールドコンデンサＣs には、前記入
力電圧Ｖinの大きさに応じた電荷量の電荷が蓄えられ
る。

【０００８】この後、前記スイッチＳＷ１b をオンと
し、前記スイッチＳＷ１a 及びＳＷ２をオフとする。こ
の時、前記参照電圧Ｖref と、前記ホールドコンデンサ
に蓄えられた電荷量に従った電圧とが比較され、その比
較結果が前記インバータから出力電圧Ｖout として出力
される。

【０００９】しかしながら、従来から、半導体集積回路
に作り込まれた回路においては、ノイズの問題があっ
た。例えば、単一の半導体集積回路において、デジタル
回路からアナログ回路へとノイズが混入してしまうとい
う問題である。特に、その内部に作り込んだキャパシタ
に蓄えられた電荷量に依存した動作をする内部回路を備
えた半導体集積回路チップにおいては、ノイズによる悪
影響の問題が大きい。例えば、前記図６に示されるよう
なチョッパ型コンパレータに用いられるホールド回路等
で問題となる。

【００１０】これは、その動作の中心となるキャパシタ
に蓄えられる電荷量がノイズによって影響を受け易いた
めである。例えば、前記図６に示されるチョッパ型コン
パレータの後段はデジタル回路であるので、その動作に
従って出力がＨ状態やＬ状態に切り替わる度にノイズが
発生してしまう。このノイズは、電源線やグランド線に
よって伝えられ、種々の寄生容量によって混入してしま
うものである。

【００１１】図７は、前記図６に示したチョッパ型コン
パレータのホールド回路部分の回路図である。又、この
図７に示される回路部分の半導体集積回路チップ上での
断面は、図８に示す通りである。

【００１２】例えばこの図８において、前記ホールドコ
ンデンサＣs は、基板４０上に形成されるポリシリコン
層に作り込まれるポリシリコン配線４６c と、前記基板
４０上に形成されるアルミニウム配線層に作り込まれる
アルミニウム配線４８c とによって構成されている。該
ホールドコンデンサＣs は、酸化絶縁膜５０c を介して
対向する、前記ポリシリコン配線４６c と前記アルミニ
ウム配線４８c との間のキャパシタによるものである。

【００１３】このような前記ホールドコンデンサＣs に
おいては、例えば前記基板４０に対して寄生容量を有す
るものである。あるいは、該基板４０上に前記図８に破
線で図示されるようなウェル４２が形成される場合（該
ウェル４２は形成しない場合もある）、該ウェル４２に
対して、前記ホールドコンデンサＣs に係る浮遊容量が
形成されるものである。これは、前記図８の断面図に示
される通り、前記ポリシリコン配線４６c 及び前記アル
ミニウム配線４８c による前記ホールドコンデンサＣs
は、前記基板４０や前記ウェル４２に対しても、所定の
距離で対向する面積を有し、これによって寄生容量が生
じるためである。

【００１４】このような寄生容量は、前記ホールドコン
デンサＣs に係る動作に悪影響を与えてしまうノイズを
混入させてしまう。例えば、デジタル回路で発生してし
まったノイズが電源線やグランド線にて伝えられ、前記
基板４０や前記ウェル４２に係る寄生容量によって混入
してしまう。

【００１５】このため、特開昭５９−１９３０４６で
は、アナログ回路とデジタル回路とを備えた半導体集積
回路において、アナログ回路を動作させるための電源配
線と、デジタル回路を動作させるための電源配線とを独
立させると共に、これら電源配線を、それぞれ独立させ
て外部接続用端子に接続するという技術が開示されてい
る。該特開昭５９−１９３０４６で開示されている技術
によれば、デジタル回路部分で発生してしまったノイズ
が、電源線やグランド線を介してアナログ回路へと混入
してしまうことを防止することができる。

【００１６】更に、特開平３−２２２４６７では、半導
体集積回路の基板と同一導電型の第１及び第２ウェルに
設けられたノイズを受け易い回路について、前記第１の
ウェルをこれと同一導電型の高不純物濃度層にて包被す
るように形成するという技術が開示されている。該特開
平３−２２２４６７によれば、前述のような高不純物濃
度層によって、基板やウェル側からノイズを受け易い回
路へと混入してしまうノイズを低減することができる。

【００１７】

【発明が達成しようとする課題】しかしながら、前記特
開昭５９−１９３０４６では、電源線やグランド線を介
して伝えられるノイズを低減することができるものの、
寄生容量によって混入してしまうノイズを低減すること
はできない。例えば、デジタル回路とアナログ回路とが
電源線やグランド線に関して互いに独立していたとして
も、デジタル回路で発生し、デジタル回路用の電源線や
グランド線によって伝えられているノイズが、種々の寄
生容量によってアナログ回路へと混入してしまうことに
ついては、該特開昭５９−１９３０４６では低減するこ
とはできない。

【００１８】又、前記特開平２−２３８６５７では、特
に、寄生容量等によって半導体集積回路の基板やウェル
を介して混入してしまうノイズを低減することができる
ものの、その半導体集積回路に作り込まれるウェルは複
数の領域へと分割される必要があり、集積度の低下等の
問題がある。

【００１９】又、前記特開平３−２２２４６７では、前
述のような高不純物濃度層を半導体集積回路チップ上に
作り込むためには新たなプロセスの増加を必要とし、生
産性が低下してしまったり、製造コストが上昇してしま
う等の問題がある。

【００２０】本発明は、前記従来の問題点を解決するべ
くなされたもので、集積度の低下を抑えながら、又、製
造プロセスを増加を抑えながら、内部回路間でのノイズ
の悪影響を低減することができる、半導体集積回路チッ
プを提供することを目的とする。

【００２１】

【課題を達成するための手段】本発明は、その内部に作
り込んだキャパシタに蓄えられた電荷量に依存した動作
をする内部回路を備えた半導体集積回路チップにおい
て、前記キャパシタを作り込んだキャパシタレイヤで
の、該キャパシタの電極部と基板との間に形成された分
離電極と、該分離電極に接続され、又、当該半導体集積
回路チップの外部との接続に用いられる、前記分離電極
の電位バイアス専用に設けられた定電位供給パッドとを
備えたことにより、前記課題を達成したものである。

【００２２】

【作用】本発明は、その内部に作り込んだキャパシタに
蓄えられた電荷量に依存した動作をする半導体集積回路
の内部回路が、特にノイズの影響を受け易いことに着目
してなされたものである。又、このような内部回路へと
悪影響を与えてしまうノイズの混入経路について、特
に、このような内部回路中の前記キャパシタの下層の基
板やウェルを経由したノイズの混入経路に着目したもの
である。

【００２３】このため、本発明においては、ノイズの影
響を受け易い前記内部回路の前記キャパシタを作り込ん
だキャパシタレイヤでの、該キャパシタの電極部と基板
との間に形成された分離電極を備えるようにしている。
この分離電極は、従来からある半導体集積回路の製造プ
ロセスにて作り込むことも可能なものであり、例えば、
後述する第１実施例ではウェルが用いられている。又、
後述する第２実施例ではこの分離電極として、ポリシリ
コン層に作り込まれた配線が用いられている。

【００２４】更に、本発明においては、前記分離電極に
接続され、又、当該半導体集積回路チップの外部との接
続に用いられる、前記分離電極の電位バイアス専用に設
けられた定電位供給パッドを備えるようにしている。

【００２５】前記分離電極を前記キャパシタへと寄生容
量によって混入されるノイズ低減に用いることでは、該
分離電極を比較的電位の安定した、例えば半導体集積回
路チップ中のアナログ回路の電源線やグランド線に接続
することも考えられる。しかしながら、発明者によれ
ば、このような半導体集積回路チップ内での接続では十
分な効果が得られないことが見出されている。

【００２６】このため、本発明においては、前述のよう
な定電位供給パッドを設け、前記分離電極を直接当該半
導体集積回路チップの外部へと接続するようにしてい
る。これは、該定電位供給パッドを、前記分離電極を半
導体集積回路チップ外部の定電位供給源へと接続するた
めに、専用に用いるというものである。即ち、このよう
な定電位供給源への接続は、デジタル回路やアナログ回
路への電源供給等に関して、少なくともその半導体集積
回路中では独立されている。

【００２７】なお、前述の如く、前記分離電極について
は、ウェルやポリシリコン層に作り込まれた配線、ある
いはアルミニウム配線層に作り込まれた配線であっても
よく、又、何らかの導電体によるものであればよく、本
発明はこれを限定するものではない。しかしながら、Ｃ
ＭＯＳ（complementary metal oxide semiconductor）
半導体集積回路等については、ラッチアップ現象につい
ても配慮しなければならない。例えば、前記分離電極に
どのような配線層のものを用いるか、又該分離電極をど
のような電圧の定電位に接続するかについては、ラッチ
アップ現象が発生し難くするように配慮しなければなら
ない。

【００２８】例えば、前記分離電極としてウェルを用い
るようにした場合には、ＣＭＯＳ半導体集積回路にあっ
ては、該ウェルの分離電極をゼロボルトないしはその近
傍の電圧の定電位となるようにすることが好ましい。一
方、例えばポリシリコン層に作り込まれた配線やアルミ
ニウム配線層に作り込まれた配線を前記分離電極とした
場合には、該分離電極のラッチアップ現象を配慮した定
電位の電圧については、比較的自由となり、例えばＣＭ
ＯＳ半導体集積回路にあっては、ゼロボルトないしは電
源電圧の範囲の定電位とすることも考えられる。

【００２９】このように、本発明においては、半導体集
積回路の他の回路、例えば電源線やグランド線とは独立
して、前記定電位供給パッドを経由して当該半導体集積
回路外部から定電位を供給することで、前記分離電極を
用いて効果的にノイズの混入を防止することができる。
即ち、寄生容量によって混入してしまうノイズを効果的
に低減することが可能である。

【００３０】この際、前記分離電極や前記定電位供給パ
ッド、又これら分離電極と定電位供給パッドとを接続す
る配線は、従来からその半導体集積回路の製造に用いら
れているプロセスのみで作り込むことも可能であり、製
造プロセスを増加させてしまうという問題も少ない。

【００３１】又、本発明において集積度の低下の原因と
して考えられるものは、前記定電位供給パッドを新たに
設けること、又該定電位供給パッドとそれぞれの前記分
離電極とを接続する配線等を新たに設けることが考えら
れる。しかしながら、このような本発明における集積度
の低下は、前述した特開平２−２３８６５７におけるウ
ェル領域の分割に比べれば小さなものである。例えば、
本発明における前記定電位供給パッドについては、その
半導体集積回路チップ上に１個あるいは比較的少数のみ
備えたとしても、その半導体集積回路チップ上の全ての
前記分離電極に有効に定電位を供給することが可能であ
る。従って、該定電位供給パッドによる集積度の低下は
僅かなものである。

【００３２】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００３３】図１は、本発明が適用された半導体集積回
路チップの第１実施例及び第２実施例へと作り込まれる
チョッパ型コンパレータの回路図である。

【００３４】この図１に示されるチョッパ型コンパレー
タは、前記図６に示した従来のものに対応するものであ
り、寄生容量Ｃx に関する部分だけが異なっている。

【００３５】本実施例の該寄生容量Ｃx は、本発明の特
徴である前記分離電極と前記定電位供給パッドとに関す
るものである。即ち、本実施例においては、前記分離電
極によって、前記配線Ｌb の、前記ＰチャネルＭＯＳト
ランジスタＴＰ及び前記ＮチャネルＭＯＳトランジスタ
ＴＮによる前記インバータのグランドＧb に対する寄生
容量は極僅かとなっている。又、このような分離電極
は、本発明が適用された定電位供給パッドに相当するパ
ッドによって当該半導体集積回路チップ外部と直接に接
続されるよう、前記インバータの前記グランドＧb とは
独立した、専用のグランドＧa へと接続されている。

【００３６】従って、前記インバータの動作やあるいは
他のデジタル回路の動作に伴って、前記グランドＧb へ
とノイズが混入されたとしても、前記グランドＧa に対
して悪影響を与えることはない。これは、前記グランド
Ｇa と前記グランドＧb とが、少なくとも半導体集積回
路中で独立しているためである。

【００３７】図２は、前記第１実施例の、特に本発明の
適用部分である前記ホールドコンデンサＣs の部分の断
面図である。

【００３８】この図２に示される如く、前記ホールドコ
ンデンサＣs は、前記基板４０上に形成されるポリシリ
コン層に作り込まれるポリシリコン配線４６a と、前記
基板４０上に形成されるアルミニウム配線層に作り込ま
れるアルミニウム配線４８aとの対向部分による容量と
なっている。前記ポリシリコン配線４６a は前記配線Ｌ
a を含み、前記アルミニウム配線４８a は前記配線Ｌb
を含んでいる。又、このようなホールドコンデンサＣs
について、前記寄生容量Ｃx は、前記ポリシリコン配線
４６a や前記アルミニウム配線４８a の、ウェル４２a
に対する容量となっている。

【００３９】本第１実施例においては、該ウェル４２a
が、本発明が適用された分離電極となっている。該ウェ
ル４２a は、当該半導体集積回路チップの外部との接続
に用いられる、本発明の定電位供給パッドとされたパッ
ド１０へと接続されている（図２の二点鎖線）。

【００４０】このようなウェル４２a を作り込むことに
よって、又、該ウェル４２a を前記パッド１０へと直接
接続することによって、前記ポリシリコン配線４６a と
前記基板４０との寄生容量は極僅かなものとされ、前記
アルミニウム配線４８a と前記基板４０との間の寄生容
量も極僅かなものとされている。

【００４１】図３は、前記第１実施例の前記ホールドコ
ンデンサ部分の平面図である。

【００４２】この図３に示されるＩ−Ｉ断面は、前記図
２の断面図に示されたものである。又、この図３に示さ
れる如く、本発明が適用された分離電極として用いられ
る前記ウェル４２a は、コンタクト６２a にて、前記ア
ルミニウム配線４８a と同一のアルミニウム配線層に作
り込んだアルミニウム配線４８b に接続され、前記パッ
ド１０へと接続されている。

【００４３】図４は、前記第２実施例の前記ホールドコ
ンデンサＣs の部分の断面図である。

【００４４】本第２実施例においては、前記ホールドコ
ンデンサＣs は、前記基板４０上に形成される第１アル
ミニウム配線層に作り込まれる第１アルミニウム配線５
２aと、前記基板４０上に形成される第２アルミニウム
配線層に作り込まれる第２アルミニウム配線５４a との
間の容量となっている。又、前記第１アルミニウム配線
５２a は、前記配線Ｌa をも含んでいる。前記第２アル
ミニウム配線５４a は、前記配線Ｌb をも含んでいる。

【００４５】更に、本第２実施例においては、本発明が
適用された分離電極は、前記基板４０上に形成されるポ
リシリコン層に作り込まれるポリシリコン配線４６b と
なっている。該ポリシリコン配線４６b は、前記ホール
ドコンデンサＣs を作り込んだキャパシタレイヤ、即ち
該ホールドコンデンサＣs の電極部と前記基板４０との
間に形成されている。又、該ポリシリコン配線４６b
は、本発明が適用された定電位供給パッドとして用いら
れているパッド１０へと接続されている（図４の二点鎖
線）。

【００４６】図５は、前記第２実施例の前記ホールドコ
ンデンサＣs の部分の平面図である。

【００４７】この図５におけるII−II断面が前記図４の
断面図となっている。この図５に示されるように、本発
明が適用された分離電極となっている前記ポリシリコン
配線４６b は、コンタクト６２b によって前記基板４０
上に形成される第２アルミニウム配線層に作り込まれた
第２アルミニウム配線５４b へと接続されており、本発
明が適用された前記定電位供給パッドとして用いられて
いる前記パッド１０へと接続されている。

【００４８】本第２実施例においては、前記ポリシリコ
ン配線４６b によって、前記第１アルミニウム配線５２
a と前記基板４０との間の寄生容量は極僅かなものとさ
れており、又、前記第２アルミニウム配線５４a と前記
基板４０との間の寄生容量も極僅かなものとされてい
る。従って、該基板４０を伝わるノイズが静電誘導され
て混入されてしまうことが低減されている。

【００４９】

【発明の効果】以上説明した通り、本発明によれば、集
積度の低下を抑えながら、又、製造プロセスの増加を抑
えながら、内部回路間でのノイズの悪影響を低減するこ
とができるという優れた効果を得ることができる。

【図面の簡単な説明】

【図１】本発明が適用された半導体集積回路チップの第
１実施例及び第２実施例に作り込まれるチョッパ型コン
パレータの回路図

【図２】前記第１実施例のホールドコンデンサ部分の断
面図

【図３】前記第１実施例の前記ホールドコンデンサ部分
の平面図

【図４】前記第２実施例のホールドコンデンサ部分の断
面図

【図５】前記第２実施例の前記ホールドコンデンサ部分
の平面図

【図６】従来から用いられている半導体集積回路チップ
に作り込まれるチョッパ型コンパレータの回路図

【図７】従来から用いられる前記チョッパ型コンパレー
タのホールドコンデンサ周辺の等価回路図

【図８】従来から用いられている前記チョッパ型コンパ
レータのホールドコンデンサ部分の断面図

【符号の説明】

１０…パッド（本発明の定電位供給パッドに対応するも
の） ４０…基板 ４２a 〜４２c …ウェル ４４…ＬＯＣＯＳ（local oxidation of silicon） ４６a 〜４６c …ポリシリコン配線 ４８a 〜４８c …アルミニウム配線 ５０a 〜５０c …酸化絶縁膜 ５２a …第１アルミニウム配線 ５４a 、５４b …第２アルミニウム配線 Ｖin…入力電圧 Ｖref …参照電圧 Ｖout …出力電圧 Ｇ…グランド Ｇa …グランド（本発明が適用された分離電極に定電位
を供給するもの） Ｇb …グランド（前記グランドＧa とは独立された、デ
ジタル回路のもの） ＳＷ１a 、ＳＷ１b 、ＳＷ２…スイッチ Ｃs …ホールドコンデンサ Ｃx …寄生容量 Ｌa 、Ｌb …配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｅ

Claims (1)

【特許請求の範囲】
1. 【請求項１】その内部に作り込んだキャパシタに蓄えら
   れた電荷量に依存した動作をする内部回路を備えた半導
   体集積回路チップにおいて、 前記キャパシタを作り込んだキャパシタレイヤでの、該
   キャパシタの電極部と基板との間に形成された分離電極
   と、 該分離電極に接続され、又、当該半導体集積回路チップ
   の外部との接続に用いられる、前記分離電極の電位バイ
   アス専用に設けられた定電位供給パッドとを備えたこと
   を特徴とする半導体集積回路チップ。