WO2006059547A1 - 半導体装置 - Google Patents

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Yuki Iwata
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Rohm Co., Ltd
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Definitions

  • the present invention relates to a semiconductor device, and particularly to a semiconductor device using rewiring.
  • BGA All Grid Array
  • the BGA structure is a solder bump that is not connected to the substrate by a lead frame like the conventional QFP (Quad Flat Package) structure.
  • the terminal is connected to the substrate.
  • the entire surface of the semiconductor device can be provided with an external connection terminal, and a lead frame around the component is not required, so that the mounting area can be greatly reduced.
  • CSP Chip Size Package
  • WL-CSP Wafer Level CSP
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-297961
  • the mounting area can be reduced, but the distance between each terminal is close.
  • the signal is routed to the bump position by rewiring the electrode force on the surface of the semiconductor chip, and connected to the bump by an electrode part called a post. The existence of this is something that cannot be ignored, and problems such as crosstalk between each electrode terminal and noise wraparound.
  • the present invention has been made in view of these problems, and an object thereof is to provide a semiconductor device in which signal interference between a plurality of functional blocks is reduced.
  • a semiconductor device includes a semiconductor substrate on which an integrated circuit including a plurality of functional blocks is formed, and a plurality of electrodes provided on the integrated circuit.
  • a plurality of external electrodes that are connected to the pads via rewiring and serve as connection terminals to an external circuit.
  • the plurality of external electrodes are classified into a plurality of external electrode groups according to the function blocks to be connected, and are arranged in a plurality of regions for each classified external electrode group.
  • the rewiring connected to the low-impedance external electrode is laid in the boundary area between the multiple areas.
  • a plurality of electrode pads provided on an integrated circuit refers to an electrode pad provided for supplying a signal to a circuit element constituting the integrated circuit, drawing out the signal, or grounding the signal.
  • the “external electrode” refers to an electrode that functions as a connection terminal to an external circuit, such as a solder bump, a solder ball, or a post.
  • a plurality of functional blocks for which signal interference is not desired are divided into a plurality of regions, and an external electrode connected to each functional block is divided into a plurality of regions.
  • signal interference between a plurality of regions separated by rewiring can be reduced by electrically disposing the external electrodes by rewiring with low impedance.
  • At least one of the plurality of functional blocks is a small signal that handles a small signal. It may be a circuit.
  • another functional block may be a large signal circuit that handles large signals.
  • Small signal circuits that handle small signals include, for example, circuits that perform digital signal processing and analog control circuits.Large signal circuits that handle large signals include power transistors, etc. This refers to circuits that handle high voltages, but small signal circuits and large signal circuits may be separated by the relative relationship of signal levels.
  • the rewiring connected to the low-impedance external electrode may be a ground line connected to an external ground terminal or a power supply line connected to a power supply voltage terminal.
  • the redistribution that is laid in the boundary area of multiple areas and connected to the low impedance external electrode is used as a ground line, the signal escapes to the external ground terminal, so signal interference between multiple areas is prevented. Can be reduced. Further, by using this rewiring as a power supply line, a signal can be released through a bypass capacitor or the like connected to the outside, so that signal interference between a plurality of regions can be reduced.
  • this rewiring be formed as thick as the process rules allow.
  • rewirings connected to the low-impedance external electrode, and they may be laid adjacent to each other. By separating a plurality of regions by a plurality of rewirings, signal interference can be more preferably reduced.
  • Two of the plurality of rewirings connected to the low impedance external electrode are any combination of a ground line and a power line, a ground line and a ground line, or a power line and a power line. Moyo! /
  • the rewiring connected to the low-impedance external electrode may be laid next to the ground line, power line, and ground line in order.
  • the rewiring connected to the low impedance external electrode may be connected to the low impedance external electrode at both ends thereof.
  • the impedance of the rewiring can be lowered and the potential stabilized.
  • signal interference between a plurality of regions can be more preferably reduced.
  • FIG. 1 is a view of a semiconductor device according to an embodiment of the present invention as viewed from the electrode pad side.
  • FIG. 2 is a cross-sectional view taken along line 2-2 in FIG.
  • FIG. 3 is a diagram showing an arrangement of semiconductor integrated circuits formed on a semiconductor substrate.
  • FIG. 4 is a diagram showing a modification of the semiconductor device according to the embodiment.
  • FIG. 5 is a diagram showing another modification of the semiconductor device according to the embodiment.
  • FIG. 1 is a diagram of semiconductor device 100 according to an embodiment of the present invention as viewed from the electrode pad side.
  • the semiconductor device 100 has a CSP structure.
  • an external circuit formed by a plurality of electrode pads 10 and solder bumps provided on a semiconductor substrate 40 to input / output signals to / from an external circuit.
  • Electrode 20 and rewiring 30 are shown.
  • the same components are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the external electrode 20 is arranged in a matrix on the surface of the semiconductor device 100.
  • the electrode pad 10 is disposed on the outermost periphery of the semiconductor substrate 40 so as to surround the integrated circuit.
  • the external electrode 20 and the electrode pad 10 are connected via a rewiring 30.
  • FIG. 2 is a cross-sectional view taken along line 2-2 of FIG.
  • This semiconductor device 100 is formed on a semiconductor substrate 40. It has a WL-CSP structure that directly forms external connection electrodes.
  • the semiconductor device 100 includes a semiconductor substrate 40, a passivation film 42 for passivation, an electrode pad 10, a rewiring 30, a post 48, an external electrode 20, and a sealing resin 50.
  • a semiconductor integrated circuit including circuit elements such as transistors and resistors is formed on the upper surface of the semiconductor substrate 40, and electrode pads 10 for signal input / output are provided.
  • the electrode pad 10 is usually formed of a material such as aluminum.
  • the protective film 42 is a silicon nitride film or the like, and is formed by opening the upper part of the electrode pad 10.
  • the rewiring 30 is made of copper, aluminum, gold, or the like, and routes the signal from the electrode pad 10 to the position of the external electrode 20 that is the final formation position of the external extraction electrode, and connects to the post 48.
  • the columnar post 48 is formed of gold, copper, or the like, and electrically connects the external electrode 20 and the rewiring 30.
  • an insulating layer may be further formed on the upper layer of the protective film 42 using an oxide film or a resin film such as polyimide, and the rewiring 30 may be formed on the insulating layer.
  • FIG. 3 is a diagram showing an arrangement of the semiconductor integrated circuit 300 formed on the semiconductor substrate 40.
  • the semiconductor integrated circuit 300 includes a small signal circuit 310 and a large signal circuit 320 as a plurality of functional blocks.
  • the signal interference generated between the small signal circuit 310 and the large signal circuit 320 causes malfunction of the circuit and the accuracy of the signal generated by the semiconductor integrated circuit 300.
  • the circuit 320 is divided into two regions.
  • the small signal circuit 310 includes a band gap reference circuit used for generating a reference voltage and a constant current, a digital analog converter, and the like.
  • the large signal circuit 320 includes a power transistor provided in an output stage for driving the load circuit.
  • the small signal circuit 310 and the large signal circuit 320 are separately supplied with a power supply voltage and a ground voltage in order to avoid electrical interference.
  • each of the small signal circuit 310 and the large signal circuit 320 includes an electrode pad for supplying a power supply voltage and a ground voltage.
  • the electrode pads 10a and 10c are electrode pads for supplying a ground potential to the large signal circuit 320
  • the electrode pad 10b is an electrode node for supplying a power supply voltage to the large signal circuit 320
  • the electrode pad 10d is used to supply a power supply voltage to the small signal circuit 310.
  • the electrode pad lOe is an electrode pad for supplying a ground potential to the small signal circuit 310.
  • the plurality of external electrodes 20 are divided into a first external electrode group 210 connected to the small signal circuit 310 and a second external electrode group 220 connected to the large signal circuit 320, and arranged in two regions. Has been.
  • the external electrode 20 is supplied with the power supply voltage and the ground voltage for each functional block in order to avoid electrical interference between the small signal circuit 310 and the large signal circuit 320.
  • the external electrode 20a is a ground terminal GND, and is grounded outside the semiconductor device 100.
  • the external electrode 20a is connected to the electrode pad 10a via the rewiring 30a ′, and supplies a ground voltage to the large signal circuit 320 of the semiconductor integrated circuit 300. .
  • the external electrode 20b is a power supply voltage terminal Vdd, is connected to an external voltage source, is connected to the electrode pad 10b by rewiring 30b ′, and supplies a power supply voltage to the large signal circuit 320 of the semiconductor integrated circuit 300.
  • the external electrode 20c is a ground terminal, and is connected to the electrode node 10c through the rewiring 30c ′, and supplies a ground voltage to the large signal circuit 320.
  • the semiconductor device 100 includes rewirings 30a to 30c.
  • the rewirings 30a to 30c are laid in boundary regions between regions where the first external electrode group 210 and the second external electrode group 220 are respectively disposed.
  • the rewirings 30a to 30c are connected to the external electrodes 20a to 20c, respectively.
  • the external electrodes 20a and 20c are fixed to the ground potential, and the external electrode 20b is a terminal fixed to the power supply voltage, both of which have low impedance. Therefore, the impedance of the rewirings 30a to 30c and the rewirings 30a to 30c connected to these external electrodes 20a to 20c is set to be low.
  • the rewirings 30a to 30c and the rewirings 30a 'to 30c' laid in the boundary region between the first external electrode group 210 and the second external electrode group 220 are designed to be as wide as possible. It is desirable to reduce the rewiring impedance.
  • a plurality of external electrodes 20 is classified into the first and second external electrode groups 210 and 220 according to the function block to be connected, and the plurality of external electrodes 20 are divided into a plurality of regions for each of the plurality of external electrode groups. Has been.
  • the first external electrode group 210 and the second external electrode group 220 are electrically cut off by rewiring, and noise signals generated from the small signal circuit 310 and the large signal circuit 320 are regenerated with low impedance. It can escape to the outside of the semiconductor device 100 through the wirings 30a to 30c and the external electrode 20, and signal interference between a plurality of functional blocks can be reduced.
  • multilayer aluminum wiring on semiconductor integrated circuit 300 is used to separate small signal circuit 310 and large signal circuit 320 using rewiring 30. Compared with the case of separating them, signal interference can be reduced without increasing the area of the semiconductor substrate 40, that is, the chip cost. Further, since the wiring width of the rewiring 30 can be increased as much as allowed between the external electrodes 20, the small signal circuit 310 and the large signal circuit 320 can be more effectively separated.
  • the small signal circuit 310 and the large signal circuit 320 are electrically separated using the rewirings 30a to 30c and the rewirings 30a ′ to 30c ′.
  • the conventional design can be performed for the layer below the protective film 42.
  • FIG. 4 is a view showing a modification of the semiconductor device 100 of FIG.
  • the small signal circuit 310 shown in FIG. 3 is further divided into two circuit blocks 310a and 310b by a broken line 330.
  • the large signal circuit 320 is also divided into two circuit blocks 320a and 320b by the broken line 340!
  • the external electrodes 20 connected to the circuit blocks 310a and 310b are also divided into an external electrode group 210a and an external electrode group 210b.
  • the signal circuit 310 is provided with a self-recovery line 30d, 30d ', 30e, 30e' force S. Redistribution 30d 'is used to supply power to small signal circuit 310.
  • the rewiring 30e ′ is connected to the external electrode 20e for supplying a ground potential to the small signal circuit 310.
  • the rewiring 30d and the rewiring 30e are laid in a boundary region between the external electrode group 210a and the external electrode group 210b, and electrically cut off between the external electrode groups 210a and 210b.
  • two or more external electrode groups are also electrically divided by rewiring connected to external electrodes having low impedance. Therefore, signal interference between circuit blocks inside the small signal circuit 310 or the large signal circuit 320 can be reduced.
  • the technology in which the small signal circuit 310 and the large signal circuit 320 are further divided into a plurality of circuit blocks and electrically separated by rewiring is used in an integrated circuit provided with a plurality of channels having the same function. Therefore, it can be suitably used in cases where signal interference between channels is prevented.
  • FIG. 5 is a view showing another modified example of the semiconductor device 100.
  • the external electrodes 20h and 20h ′ are grounding external extraction electrodes
  • the external electrodes 20i and 20i ′ are power supply voltage supply electrodes.
  • the rewiring 30h is connected to the low impedance external electrodes 20h and 20h ′ at both ends thereof.
  • rewiring 30i is connected to external electrodes 20i and 20i at both ends.
  • rewiring 30h and 30i is connected to an external circuit via external electrodes 20h and 20h 'and 20i and 20', respectively. That's true.
  • the connection resistance is 1Z2 compared to the case where it is connected to an external circuit through one external electrode. Can be lowered.
  • the resistance component of the rewiring and the Inductance component increases and impedance of rewiring becomes nonuniform. Impedance of rewiring can be reduced uniformly by connecting external electrodes to both ends.
  • noise generated from the small signal circuit 310 and the large signal circuit 320 is transferred to the external circuit via the external electrodes 20h, 20h ′, 20i, and 20i ′. Since it can be escaped, signal interference between the small signal circuit 310 and the large signal circuit 320 can be more suitably reduced.
  • the semiconductor integrated circuit 300 is divided into two or four functional blocks and rewiring is laid in the boundary region of the external electrode group connected to each functional block has been described.
  • the number of circuit blocks to be divided can be freely set according to the characteristics required for the semiconductor device 100 !.
  • the small signal circuit 310 and the large signal circuit 320 are divided at the center of the semiconductor device 100, and accordingly, the first and second external electrode groups 210 and 220 are also semiconductor devices.
  • the present invention is not limited to this, and it may be divided at an arbitrary position according to the size of each circuit!
  • a region where the small signal circuit 310 and the large signal circuit 320 which are functional blocks are disposed, and a region where the first and second external electrode groups 210 and 220 connected to the respective functional blocks are disposed do not necessarily match.
  • a part of the large signal circuit 320 may overlap with a part of a region where the first external electrode group 210 is disposed.
  • the number of rewirings laid in the boundary region of the plurality of external electrode groups may be determined in consideration of how much signal interference between functional blocks should be reduced.
  • the rewiring laid in the boundary region between the first external electrode group and the second external electrode group may be formed twice. The rewiring impedance can be further reduced and signal interference can be further reduced.
  • the first external electrode group 210 and the second external electrode group 220 The rewiring 30 laid in the boundary area has been described as being connected to the external electrode 20 for supplying the power supply voltage and ground voltage of the large signal circuit 320. It can be an external electrode 20 for supplying voltage or a combination thereof.
  • the present invention can be applied to any of an analog circuit, a digital circuit, and an analog / digital mixed circuit, and the semiconductor manufacturing process is also applied to! /, Deviation of a bipolar process, a CMOS process, and a BiCMOS process. can do.

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Abstract

　複数の機能ブロック間の信号干渉を低減した半導体装置を提供する。 　ＣＳＰ構造を有する半導体装置１００において、半導体基板４０には、複数の機能ブロックを含む集積回路が形成される。複数の外部電極２０は、接続される機能ブロックに応じて複数の外部電極群２１０、２２０に分類され、かつ分類された外部電極群ごとに複数の領域に分けて配置される。複数の領域の境界領域には、低インピーダンスの外部電極２０ａ、２０ｂ、２０ｃに接続された再配線３０ａ、３０ｂ、３０ｃが敷設される。

Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、半導体装置に関し、特に再配線を利用した半導体装置に関する。
背景技術
[0002] 近年の携帯電話、 PDA (Personal Digital Assistance)、等の情報端末機器の 小型化に伴い、内部に使用される LSIなどの半導体装置に対する小型化の要求が 高まっている。こうした状況において、 BGA (Ball Grid Array)構造と呼ばれる実 装技術が着目されている。
[0003] BGA構造とは、従来の QFP (Quad Flat Package)構造のように、リードフレー ムにより基板と接続されるのではなぐはんだバンプある 、ははんだボールと呼ばれ る半導体装置の表面に設置した端子によって基板と接続される。この BGA構造によ れば、半導体装置の表面全体に外部との接続端子を備えることができ、部品周辺の リードフレームが不要となるため、実装面積を大幅に削減することができる。
[0004] このような BGA構造を利用して CSP (Chip Size Package)技術と呼ばれる、半 導体チップの面積と実装面積が同程度となるパッケージ技術が開発されている。さら に、半導体チップ上に、基板を介さずに直接はんだバンプを形成する WL— CSP ( Wafer Level CSP)と呼ばれる技術も開発されており、半導体装置の小型化が進 められている（特許文献 1)。
[0005] このような CSP技術を適用した半導体装置は、特許文献 1の図 1に示されるように、 はんだバンプにより形成される外部接続端子が、半導体装置の表面に規則的に配 置され、プリント基板と接続される場合が多い。
一方、半導体基板上には半導体集積回路が形成されており、信号の入出力を行う ための電極パッドは、 QFP構造の場合と同様に、半導体集積回路の外周部に配置 されている場合が多い。この半導体集積回路上の外周部に形成された電極パッドは 、再配線層によって規則的に配置されたはんだバンプの位置まで引き回され、電気 的に接続される。 [0006] 特許文献 1 :特開 2003— 297961号公報
発明の開示
発明が解決しょうとする課題
[0007] CSP技術を適用した半導体装置においては、実装面積を低減できる反面、各端子 間の距離が近接することになる。特に、 WL— CSP技術においては、半導体チップ表 面の電極力 再配線によりバンプの位置まで信号の引き回しを行い、ポストと呼ばれ る電極部分によってバンプと接続されるため、各電極間の寄生容量の存在が無視で きないものとなり、各電極端子間のクロストークやノイズの回り込みなどが問題となる。
[0008] 本発明はこうした課題に鑑みてなされたものであり、その目的は、複数の機能ブロッ ク間の信号干渉を低減した半導体装置の提供にある。
課題を解決するための手段
[0009] 上記課題を解決するために、本発明のある態様の半導体装置は、複数の機能プロ ックを含む集積回路が形成される半導体基板と、集積回路上に設けられた複数の電 極パッドと再配線を介して接続され、外部回路との接続端子となる複数の外部電極と 、を備える。複数の外部電極は、接続される機能ブロックに応じて複数の外部電極群 に分類され、かつ分類された外部電極群ごとに複数の領域に分けて配置される。複 数の領域の境界領域には、低インピーダンスの外部電極に接続された再配線が敷 設される。
[0010] 「集積回路上に設けられた複数の電極パッド」とは、集積回路を構成する回路素子 に信号を供給し、信号を引き出し、あるいは接地等するために設けられた電極パッド をいう。また、「外部電極」とは、はんだバンプ、はんだボール、あるいはポストなど、外 部回路との接続端子として機能する電極をいう。
[0011] この態様によると、集積回路において、信号干渉が望まれない複数の機能ブロック を複数の領域に分けて形成し、さらにそれぞれの機能ブロックに接続される外部電 極を複数の領域に分けて配置し、外部電極同士を低インピーダンスとなる再配線に よって電気的に遮断することによって、再配線で区切られた複数の領域間の信号干 渉を低減することができる。
[0012] 複数の機能ブロックのうち、少なくともひとつの機能ブロックは小信号を扱う小信号 回路であってもよい。
また、複数の機能ブロックのうち、別の機能ブロックは、大信号を扱う大信号回路で あってもよい。
小信号を扱う小信号回路とは、たとえば、デジタル信号処理を行う回路や、アナ口 グの制御回路などをいい、大信号を扱う大信号回路とは、パワートランジスタなどを含 み、大電流あるいは高電圧を扱う回路などをいうが、小信号回路と大信号回路は、信 号レベルの相対的な関係で分けてもよ 、。
[0013] 低インピーダンスの外部電極に接続された再配線は、外部の接地端子と接続され る接地ライン、または電源電圧端子に接続される電源ラインであってもよ 、。
複数の領域の境界領域に敷設され低インピーダンスの外部電極に接続された再配 線を、接地ラインとした場合には、外部の接地端子に信号が逃げるため、複数の領 域間の信号干渉を低減することができる。また、この再配線を、電源ラインとすること により、外部に接続されるバイパスコンデンサなどを介して信号を逃がすことができる ため、複数の領域間の信号干渉を低減することができる。
この再配線は、プロセスルールが許容する範囲において、太く形成することが望ま しい。
[0014] 低インピーダンスの外部電極に接続された再配線は複数であり、互いに隣接して敷 設されてもよい。複数の再配線によって複数の領域を隔てることにより、信号干渉をよ り好適に低減することができる。
[0015] 低インピーダンスの外部電極に接続された複数の再配線のうちの 2本は、接地ライ ンと電源ライン、接地ラインと接地ライン、または電源ラインと電源ラインのいずれかの 組み合わせであってもよ!/、。
[0016] 低インピーダンスの外部電極に接続された再配線は、接地ライン、電源ライン、接 地ラインの 3本が順に隣接して敷設されてもょ 、。
[0017] 低インピーダンスの外部電極に接続された再配線は、その両端で低インピーダンス の外部電極に接続されてもょ 、。
シールド配線として機能する再配線の両端に、電源電圧端子または接地端子など を接続することによって、再配線のインピーダンスを下げ、電位を安定させることがで き、複数の領域間の信号干渉をより好適に低減することができる。
[0018] なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置 、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 発明の効果
[0019] 本発明に係る半導体装置により、異なる機能ブロックに接続される外部電極間の信 号干渉を低減することができる。
図面の簡単な説明
[0020] [図 1]本発明の実施の形態に係る半導体装置を電極パッド側からみた図である。
[図 2]図 1の 2— 2線断面図である。
[図 3]半導体基板上に形成される半導体集積回路の配置を示す図である。
[図 4]実施の形態に係る半導体装置の変形例を示す図である。
[図 5]実施の形態に係る半導体装置の別の変形例を示す図である。
符号の説明
[0021] 10 電極パッド、 20 外部電極、 30 再配線、 40 半導体基板、 42 保護膜 、 48 ポスト、 50 封止榭脂、 100 半導体装置、 210 第 1の外部電極群、 220 第 2の外部電極群、 300 半導体集積回路、 310 小信号回路、 320 大 信号回路。
発明を実施するための最良の形態
[0022] 図 1は、本発明の実施の形態に係る半導体装置 100を電極パッド側からみた図で ある。半導体装置 100は、 CSP構造を有しており、同図には、外部回路と信号の入 出力を行うために半導体基板 40上に設けられた複数の電極パッド 10、はんだバンプ により形成される外部電極 20、再配線 30が示されている。以降の図において、同一 の構成要素には同一の符号を付し、適宜説明を省略するものとする。
[0023] 外部電極 20は、半導体装置 100の表面にマトリクス状に配置される。また、電極パ ッド 10は、半導体基板 40の最外周に集積回路を囲むようにして配置されている。外 部電極 20と電極パッド 10は、再配線 30を介して接続されている。
[0024] 図 2は、図 1の 2— 2線断面図である。この半導体装置 100は、半導体基板 40上に 外部との接続電極を直接形成する WL— CSP構造を有している。半導体装置 100は 半導体基板 40、パッシベーシヨンのための保護膜 42、電極パッド 10、再配線 30、ポ スト 48、外部電極 20、封止榭脂 50を含む。
半導体基板 40の上面にはトランジスタ、抵抗などの回路素子を含む半導体集積回 路が形成されており、信号の入出力用の電極パッド 10が設けられている。電極パッド 10は、通常アルミニウムなどの材料によって形成される。
[0025] 保護膜 42は、窒化シリコン膜などであり、電極パッド 10の上部が開口されて形成さ れる。再配線 30は、銅、アルミニウム、金などから形成され、電極パッド 10から最終的 な外部引出電極の形成位置となる外部電極 20の位置まで信号を引き回し、ポスト 48 と接続する。柱状のポスト 48は金や銅などによって形成され、外部電極 20と再配線 3 0を電気的に接続する。なお、保護膜 42の上層にさらに酸ィ匕膜や、ポリイミドなどの 榭脂膜によって絶縁層を形成し、その上部に再配線 30を形成してもよい。
[0026] 図 3は、半導体基板 40上に形成される半導体集積回路 300の配置を示す図である 。同図に示すように、半導体集積回路 300は、複数の機能ブロックとして小信号回路 310と、大信号回路 320を含んでいる。小信号回路 310と大信号回路 320間に発生 する信号干渉は、回路の誤動作や半導体集積回路 300により生成される信号の精 度の悪ィ匕の原因となるため、小信号回路 310と大信号回路 320は、 2つの領域に分 けて形成されている。たとえば、小信号回路 310は、基準電圧ゃ定電流を生成する ために用いられるバンドギャップリファレンス回路や、デジタルアナログ変換器などを 含んでいる。また、大信号回路 320は、負荷回路を駆動するための出力段に設けら れるパワートランジスタなどを含んで 、る。
[0027] 小信号回路 310と大信号回路 320は、電気的な干渉を避けるため、電源電圧と接 地電圧がそれぞれに対して別々に供給される。そのために、小信号回路 310および 大信号回路 320は、それぞれが電源電圧および接地電圧を供給するための電極パ ッドを備えている。
図中、電極パッド 10a、 10cは、大信号回路 320に接地電位を供給するための電極 パッドであり、電極パッド 10bは、大信号回路 320に電源電圧を供給するための電極 ノッドである。また電極パッド 10dは、小信号回路 310に電源電圧を供給するための 電極パッドであり、電極パッド lOeは、小信号回路 310に接地電位を供給するための 電極パッドである。
[0028] 図 1に戻る。複数の外部電極 20は、小信号回路 310に接続される第 1の外部電極 群 210と、大信号回路 320に接続される第 2の外部電極群 220とに分けて、 2つの領 域に配置されている。
[0029] 電極パッド 10と同様、外部電極 20についても、小信号回路 310と大信号回路 320 間の電気的な干渉を避けるために、電源電圧および接地電圧は機能ブロックごと〖こ 供給される。
外部電極 20aは、接地端子 GNDであって半導体装置 100の外部において接地さ れ、再配線 30a'を介して電極パッド 10aと接続され、半導体集積回路 300の大信号 回路 320に接地電圧を供給する。
外部電極 20bは、電源電圧端子 Vddであり、外部の電圧源に接続され、再配線 30 b 'によって電極パッド 10bと接続され、半導体集積回路 300の大信号回路 320に電 源電圧を供給する。
外部電極 20cも外部電極 20aと同様に接地端子であり、再配線 30c 'を介して電極 ノッド 10cと接続され、大信号回路 320に接地電圧を供給する。
[0030] さらに、本実施の形態に係る半導体装置 100は、再配線 30a〜30cを備える。この 再配線 30a〜30cは、第 1の外部電極群 210と、第 2の外部電極群 220がそれぞれ 配置される領域の境界領域に敷設されている。再配線 30a〜30cは、それぞれ、外 部電極 20a〜20cと接続されて!、る。
[0031] ここで外部電極 20a、 20cは接地電位に固定され、外部電極 20bは電源電圧に固 定される端子であり、いずれも低インピーダンスとなる。したがって、これらの外部電 極 20a〜20cに接続される再配線 30a〜30cおよび再配線 30a，〜30c，のインピー ダンスち低く設定されること〖こなる。
[0032] 第 1の外部電極群 210と第 2の外部電極群 220の境界領域に敷設される再配線 30 a〜30cおよび再配線 30a'〜30c'は、可能な限り配線幅を太く設計し、再配線のィ ンピーダンスを低下させることが望まし 、。
[0033] 以上のように、本実施の形態に係る半導体装置 100においては、複数の外部電極 20は、接続される機能ブロックに応じて第 1、第 2の外部電極群 210、 220に分類さ れ、かつ複数の外部電極 20は、複数の外部電極群ごとに複数の領域に分けて配置 されている。
さらに、第 1の外部電極群 210と第 2の外部電極群 220の境界領域には、低インピ 一ダンスの外部電極 20に接続された再配線 30a〜30c、 30a，〜30c，が敷設されて いる。
[0034] 再配線によって第 1の外部電極群 210と第 2の外部電極群 220は電気的に遮断さ れ、小信号回路 310および大信号回路 320から発生するノイズ信号を、低インピーダ ンスの再配線 30a〜30cおよび外部電極 20を介して半導体装置 100の外部へと逃 がすことができ、複数の機能ブロック間の信号干渉を低減することができる。
[0035] 本実施の形態に係る半導体装置 100によれば、再配線 30を用いて小信号回路 31 0および大信号回路 320間を分離するため、半導体集積回路 300上の多層アルミ配 線を用いて分離する場合と比べて、半導体基板 40の面積、すなわちチップコストを 増加させることなぐ信号干渉を減少させることができる。また、再配線 30の配線幅は 、外部電極 20間において許容される限り太くすることが可能なため、より効果的に小 信号回路 310と大信号回路 320を分離することができる。
[0036] さらに、本実施の形態に係る半導体装置 100では、小信号回路 310と大信号回路 320の電気的な分離を再配線 30a〜30c、再配線 30a'〜30c 'を用いて行うため、 パッケージ工程以前、すなわち図 2に示す断面図において、保護膜 42より下層につ いては従来通りの設計を行うことができる。
[0037] 図 4は、図 1の半導体装置 100の変形例を示す図である。図 4の半導体装置 100で は、図 3に示す小信号回路 310がさらに、破線 330によって 2つの回路ブロック 310a 、 310bに分割されている。また、大信号回路 320も破線 340によって 2つの回路プロ ック 320a、 320b【こ分害 ijされて!/ヽる。
[0038] それにともない、図 4に示すように、それぞれの回路ブロック 310a、 310bに接続さ れる外部電極 20も、外部電極群 210aと、外部電極群 210bに分けられる。
図 4の半導体装置 100の/ J、信号回路 310には、再酉己線 30d、 30d'、 30e、 30e'力 S 敷設されている。再配線 30d'は、小信号回路 310に電源電圧を供給するための外 部電極 20dと接続され、再配線 30e'は、小信号回路 310に接地電位を供給するた めの外部電極 20eと接続されている。再配線 30dおよび再配線 30eは、外部電極群 210aと外部電極群 210bの境界領域に敷設されており、両外部電極群 210a、 210b 間を電気的に遮断している。
[0039] 同様に大信号回路 320についても、図 3の破線 340で分けられる 2つの回路ブロッ ク 320a、 320bにそれぞれ接続される外咅電極群 220a、 220b力 再酉己線 30f、 30f '、 30g、 30g'により電気的に遮断される。
[0040] 図 4に示すように、本変形例によれば、 2つ以上の外部電極群についても、低インピ 一ダンスとなる外部電極と接続される再配線により分割することによって、電気的に分 離することができ、小信号回路 310あるいは大信号回路 320の内部の回路ブロック 間の信号干渉を低減することができる。
[0041] こうした小信号回路 310ゃ大信号回路 320をさらに複数の回路ブロックに分割して 再配線により電気的に分離する技術は、同一機能を持つ回路が複数チャネル設けら れる集積回路にお 、て各チャネル間の信号干渉を防止した 、場合などに好適に用 いることがでさる。
[0042] 図 5は、半導体装置 100の別の変形例を示す図である。図 5において、図 1や図 4と 同様の構成要素は省略されている。この半導体装置 100において、外部電極 20h、 20h'は、それぞれ接地用の外部引出電極であり、外部電極 20i、 20i'は、それぞれ 電源電圧供給用の電極となって 、る。
[0043] 図 5の半導体装置 100では、再配線 30hは、その両端で低インピーダンスの外部 電極 20h、 20h'と接続されている。同様に再配線 30iについても、その両端で外部 電極 20i、 20i，と接続されている。
[0044] 再配線 30hおよび 30iのように両端で外部電極と接続することにより、再配線 30h、 30iは、それぞれ外部電極 20h、 20h'および 20i、 20'を介して外部の回路と接続さ れること〖こなる。その結果、 1つの外部電極を介して外部回路と接続される場合に比 ベて接続抵抗が 1Z2となるため、図 1や図 4に示した半導体装置 100と比べて、再 配線のインピーダンスをさらに下げることができる。また、 1つの外部電極を介して外 部回路と接続した場合には、外部電極から遠ざかるに従い、再配線の抵抗成分およ びインダクタンス成分が増加することになり、再配線のインピーダンスが不均一となる 力 両端に外部電極を接続することにより、再配線のインピーダンスを均一に下げる ことができる。
[0045] その結果、図 5に示す半導体装置 100によれば、小信号回路 310および大信号回 路 320から発生するノイズを、外部電極 20h、 20h'、 20i、 20i'を介して外部回路に 逃がすことができるため、小信号回路 310と大信号回路 320間の信号干渉をより好 適に低減することができる。
[0046] 上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せに いろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当 業者に理解されるところである。
[0047] 実施の形態においては、半導体集積回路 300を 2つまたは 4つの機能ブロックに分 割し、各機能ブロックに接続される外部電極群の境界領域に再配線を敷設する場合 について説明したが、分割する回路ブロックの数は半導体装置 100に要求される特 性に応じて自由に設定すればよ!、。
[0048] また、実施の形態においては、小信号回路 310および大信号回路 320が半導体装 置 100の中央で分割され、それにともなって第 1、第 2の外部電極群 210、 220も半 導体装置 100の中央で分割して配置される場合について説明したが、これにも限定 されず、各回路のサイズに応じて任意の位置で分割すればよ!、。
[0049] また、機能ブロックである小信号回路 310と大信号回路 320が配置される領域と、 それぞれの機能ブロックに接続される第 1、第 2の外部電極群 210、 220が配置され る領域は、必ずしも一致している必要はない。たとえば、大信号回路 320の一部が、 第 1の外部電極群 210が配置される領域の一部と重なっていてもよい。
[0050] また、複数の外部電極群の境界領域に敷設される再配線の本数につ!、ても、機能 ブロック間の信号干渉をどの程度低減すべきかを考慮して決定すればよい。また、再 配線 30が多層となる CSP構造を有する半導体装置の場合、第 1の外部電極群と第 2 の外部電極群の境界領域に敷設される再配線を 2重に形成してもよぐ再配線のイン ピーダンスをさらに下げ、信号干渉をさらに低減することができる。
[0051] また、実施の形態においては、第 1の外部電極群 210と第 2の外部電極群 220の 境界領域に敷設される再配線 30は、大信号回路 320の電源電圧および接地電圧を 供給するための外部電極 20に接続される場合について説明したが、小信号回路 31 0側の電源電圧、接地電圧を供給するための外部電極 20であってもよぐまた、それ らの組み合せであってもよ 、。
[0052] 本発明は、アナログ回路、デジタル回路、アナログデジタル混載回路のいずれにも 適用することができ、また半導体製造プロセスも、バイポーラプロセス、 CMOSプロセ ス、 BiCMOSプロセスの!/、ずれにも適用することができる。
産業上の利用可能性
[0053] 本発明に係る半導体装置により、異なる機能ブロックに接続される外部電極間の信 号干渉を低減することができる。

Claims

請求の範囲
[1] 複数の機能ブロックを含む集積回路が形成される半導体基板と、
前記集積回路上に設けられた複数の電極パッドと再配線を介して接続され、外部 回路との接続端子となる複数の外部電極と、を備え、
前記複数の外部電極は、接続される機能ブロックに応じて複数の外部電極群に分 類され、かつ分類された外部電極群ごとに複数の領域に分けて配置され、
前記複数の領域の境界領域には、低インピーダンスの外部電極に接続された再配 線が敷設されることを特徴とする半導体装置。
[2] 前記複数の機能ブロックのうち、少なくともひとつの機能ブロックは小信号を扱う小 信号回路であることを特徴とする請求項 1に記載の半導体装置。
[3] 前記低インピーダンスの外部電極に接続された再配線は、外部の接地端子と接続 される接地ライン、または電源電圧端子に接続される電源ラインであることを特徴とす る請求項 1または 2に記載の半導体装置。
[4] 前記低インピーダンスの外部電極に接続された前記再配線は複数であり、互いに 隣接して敷設されることを特徴とする請求項 1または 2に記載の半導体装置。
[5] 前記低インピーダンスの外部電極に接続された複数の前記再配線のうちの 2本は、 接地ラインと電源ライン、接地ラインと接地ライン、または電源ラインと電源ラインのい ずれかの組み合わせであることを特徴とする請求項 4に記載の半導体装置。
[6] 前記低インピーダンスの外部電極に接続された再配線は、接地ライン、電源ライン
、接地ラインの 3本が順に隣接して敷設されることを特徴とする請求項 4に記載の半 導体装置。
[7] 前記低インピーダンスの外部電極に接続された前記再配線は、その両端で前記低 インピーダンスの外部電極に接続されることを特徴とする請求項 1または 2に記載の 半導体装置。
[8] 前記低インピーダンスの外部電極に接続された再配線は、多層であることを特徴と する請求項 1または 2に記載の半導体装置。
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