JP2003229428A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 チップ面積を増加させることなく、サージに
対する破壊耐圧が高い半導体装置を提供する。 【解決手段】 サージ保護回路１を備える半導体装置で
あって、サージ保護回路１に接続されたパッド３と、サ
ージ保護回路に接続されていないパッド２、４とを備
え、接続されたパッド３と接続されていないパッド２、
４とが、再配線層１０の配線５、６を介して接続されて
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、異常電圧およびサ
ージパルスによる損傷からチップの内部素子を保護する
ための保護回路を有する半導体装置に関するものであ
る。

【０００２】

【従来の技術】従来の半導体装置のパッドとサージ保護
回路との接続関係について図４を用いて説明する。図４
（ａ）はパッドとサージ保護回路との関係を示す平面図
であり、図４（ｂ）は図４（ａ）のｂ−ｂ’断面図であ
り、図４（ｃ）は図４（ａ）のｃ−ｃ’断面図である。

【０００３】パッド１０１とサージ保護回路１０４とが
素子配線層の配線１０７で接続され、パッド１０２とサ
ージ保護回路１０５とが素子配線層の配線１０８で接続
され、パッド１０３とサージ保護回路１０６とが素子配
線層の配線１０９で接続されている。また、１１０は基
板であり、１１１は再配線層である。

【０００４】このような構成の半導体装置にサージが入
力された場合の動作について説明する。まず、パッド１
０１にサージが入力された場合、サージはパッド１０１
から素子配線層の配線１０７を通過し、サージ保護回路
１０４に吸収される。次に、パッド１０２にサージが入
力された場合、サージはパッド１０２から素子配線層の
配線１０８を通過し、サージ保護回路１０５に吸収され
る。パッド１０３にサージが入力された場合、サージは
パッド１０３から素子配線層の配線１０９を通過しサー
ジ保護回路１０６に吸収される。

【０００５】

【発明が解決しようとする課題】パッケージ方式の１つ
であるフリップチップ方式では、チップ周辺以外のチッ
プ内部の回路機能面上にもパッドが配置されている。そ
のため、ワイヤボンディング方式に比べ多数のパッドを
有することができるという利点がある。しかし、すべて
のパッドのサージ耐圧を強化するためには、図４に示す
ように、すべてのパッド１０１、１０２、１０３にサー
ジ保護回路１０４、１０５、１０６を接続する必要があ
る。

【０００６】そのため、パッドが増加すると、サージ保
護回路、および、パッドとサージ保護回路とを接続する
配線も増加するためチップ面積が増加する。また、配線
が混在するので、効率の悪いレイアウトとなる。

【０００７】さらに、素子配線層の配線１０７、１０
８、１０９を用いているため、配線幅を大きくできな
い。したがって、配線１０７、１０８、１０９は高抵抗
となる。配線１０７、１０８、１０９が高抵抗になる
と、サージがサージ保護回路１０４、１０５、１０６ま
で到達しにくくなり、直接内部素子にサージが入力され
やすくなる。したがって、サージに対する破壊耐圧が低
下する。

【０００８】本発明は、上記課題に鑑みてなされたもの
であり、チップ面積を増加させることなく、サージに対
する破壊耐圧が高い半導体装置を提供することを目的と
する。

【０００９】

【課題を解決するための手段】本発明の半導体装置は、
サージ保護回路を備える半導体装置であって、前記サー
ジ保護回路に接続されたパッドと、前記サージ保護回路
に接続されていないパッドとを備え、前記接続されたパ
ッドと前記接続されていないパッドとが、再配線層の配
線を介して接続されている。

【００１０】この構成によれば、素子配線層の配線に比
べて低抵抗とすることが可能な再配線層の配線を用いて
いるので、サージが内部素子に直接入力するようなこと
がなく、破壊耐圧が高くなる。また、前述したように、
低抵抗の配線でパッド同士が接続されているので、複数
のパッドのサージを一つのサージ保護回路で吸収するこ
とができる。したがって、パッドごとにサージ保護回路
を用意する必要がないのでチップ面積を小さくすること
ができる。さらに、素子配線層とは異なる再配線層に配
線を設けるので、配線の数が増えることによる、チップ
面積の増加、配線の煩雑化がなく、効率的なレイアウト
も可能となる。

【００１１】また、本発明の他の半導体装置は、サージ
保護回路を備える半導体装置であって、前記サージ保護
回路に、再配線層の配線を介して接続されたパッドを備
えている。

【００１２】また、本発明の他の半導体装置は、サージ
保護回路を備える半導体装置であって、異なる信号を入
出力する各パッドが、再配線層の配線を介して、サージ
保護回路に接続されている。

【００１３】

【発明の実施の形態】（実施の形態１）本発明の実施の
形態１にかかる半導体装置のパッドとサージ保護回路と
の接続関係について図１を用いて説明する。図１（ａ）
は平面図であり、図１（ｂ）は図１（ａ）のｂ−ｂ’断
面図であり、図１（ｃ）は図１（ａ）のｃ−ｃ’断面図
である。

【００１４】サージ保護回路１は、素子配線層の配線７
でパッド３と接続されている。パッド２とパッド４と
は、それぞれ、再配線層１０の配線５、６でパッド３に
接続されている。すなわち、パッド２およびパッド４
は、サージ保護回路１に直接接続されずに、再配線層１
０の配線５、６で接続されたパッド３を介して、サージ
保護回路１に接続されている。９は基板である。

【００１５】ここで、再配線層１０とは、パッケージ組
立時に配線される層のことで、素子配線層より上の層で
ある。また、再配線層１０での配線５、６は、素子配線
層の配線７より低抵抗の材料を用い、素子配線層の配線
７より配線幅を大きくすることが可能である。それによ
り、再配線層１０の配線５、６は、素子配線層の配線７
よりも低抵抗配線とすることができる。

【００１６】パッド３にサージが入力された場合、サー
ジはパッド３から素子配線層の配線７を通過し、サージ
保護回路１に吸収される。また、パッド２にサージが入
力された場合、サージはパッド２から再配線層１０の配
線５を通過し、パッド３に到達し、パッド３から素子配
線層の配線７を通過し、サージ保護回路１に吸収され
る。同様に、パッド４にサージが入力された場合、サー
ジはパッド４から再配線層１０の配線６を通過し、パッ
ド３に到達しパッド４から素子配線層の配線７を通過し
サージ保護回路１に吸収される。再配線層１０の配線
５、６は低抵抗であるため、内部素子にサージを入力さ
せることなく、パッド３へとサージを通過させ、サージ
保護回路１で吸収させることができる。

【００１７】以上のように、実施の形態１における半導
体装置によれば、再配線層１０の配線は低抵抗であるた
め、サージは、直接、内部素子に入力されることなく、
確実にサージ保護回路１で吸収される。また、低抵抗の
配線５、６でパッド２、３、４同士が接続されているの
で、パッド２、３、４のサージを一つのサージ保護回路
１で吸収することができる。したがって、パッド２、
３、４ごとに、サージ保護回路１を備える必要がないの
で、サージ保護回路を減少できチップ面積を小さくでき
る。

【００１８】また、層が異なるため、再配線層１０の配
線は、素子配線層の配線と混在することがなく、配線に
よってチップ面積が大きくなることはなく、さらに、効
率的にレイアウトできる。

【００１９】（実施の形態２）本発明の実施の形態２に
かかる半導体装置のパッドとサージ保護回路との接続関
係について図２を用いて説明する。図２（ａ）は平面図
であり、図２（ｂ）は図２（ａ）のｂ−ｂ’断面図であ
り、図２（ｃ）は図２（ａ）のｃ−ｃ’断面図である。

【００２０】実施の形態２における半導体装置の基本構
成は、実施の形態１における半導体装置と同様である
が、パッド３とサージ保護回路１とが、再配線層１０の
配線８で接続されていることが異なる点である。それ以
外は、実施の形態１における半導体装置と同一構成であ
る。

【００２１】パッド３にサージが入力された場合、サー
ジはパッド３から低抵抗の配線である再配線層１０の配
線８を通過し、サージ保護回路１に吸収される。また、
パッド２にサージが入力された場合、サージはパッド２
から再配線層１０の配線５を通過し、パッド３に到達
し、パッド３から再配線層１０の配線８を通過し、サー
ジ保護回路１に吸収される。同様に、パッド４にサージ
が入力された場合、サージはパッド４から再配線層１０
の配線６を通過しパッド３に到達しパッド４から再配線
層１０の配線８を通過しサージ保護回路１に吸収され
る。再配線層１０の配線５、６、８は低抵抗であるた
め、内部素子にサージを入力させることなく、パッド３
へとサージを通過させることができる。

【００２２】以上のように、実施の形態２における半導
体装置によれば、パッド３とサージ保護回路１間も再配
線層１０の配線８で接続することとしたので、さらに確
実にサージが吸収される。なお、パッド３とサージ保護
回路１間は、配線８と共に、素子配線層の配線を用いて
接続してもよい。

【００２３】また、層が異なるため、再配線層１０の配
線は、素子配線層の配線と混在することがなく、配線に
よってチップ面積が大きくなることはなく、さらに、効
率的にレイアウトできる。また、すべてのパッドに対し
て、サージ保護回路１を備えているわけではないので、
サージ保護回路を減少できチップ面積を小さくできる。

【００２４】（実施の形態３）本発明の実施の形態３に
かかる半導体装置のパッドとサージ保護回路との接続関
係について図３を用いて説明する。図３（ａ）は平面図
であり、図３（ｂ）は図３（ａ）のｂ−ｂ’断面図であ
る。

【００２５】パッド３２とパッド３３が、それぞれ再配
線層３８に形成された配線である配線３５および配線３
６でサージ保護回路３１と接続されている。なお、３７
は基板である。

【００２６】ここで、パッド３２とパッド３３とは、異
なった種類の信号を入出力する。また、サージ保護回路
３１は、吸収するサージの基準電圧を備えていず、接続
されたパッド３３の電位が、基準電圧とされる保護回路
である。

【００２７】パッド３２にサージが入力された場合、サ
ージはパッド３２から再配線層３８の配線３５を通過
し、サージ保護回路３１に到達して、サージが吸収され
る。さらに、吸収しきれないサージが、サージ保護回路
３１から再配線層３８の配線３６を通過し、パッド３３
に吸収される。

【００２８】なお、信号を電源にして構成しても同様の
効果が得られる。また、基準電圧を基準電流または基準
電源にしてもよい。

【００２９】以上のように、実施の形態３における半導
体装置によれば、再配線層３８の配線が低抵抗であるた
め、パッド３２へのサージは、直接、内部素子に入力さ
れることなく、確実にサージ保護回路３１およびパッド
３３で吸収される。

【００３０】また、層が異なるため、再配線層３８の配
線は、素子配線層の配線と混在することがなく、配線に
よってチップ面積が大きくなることはなく、さらに、効
率的にレイアウトできる。また、すべてのパッドに対し
て、サージ保護回路３１を備えているわけではないの
で、サージ保護回路を減少できチップ面積を小さくでき
る。

【００３１】なお、上述した実施の形態において、再配
線層の材料を素子配線層と同じにしたり、再配線層の配
線幅を素子配線層と同じにしてもよい。

【００３２】

【発明の効果】本発明にかかる半導体装置によれば、サ
ージ保護回路を備える半導体装置であって、サージ保護
回路に接続されたパッドと、サージ保護回路に接続され
ていないパッドとを備え、接続されたパッドと接続され
ていないパッドとが、再配線層の配線を介して接続され
ている。それにより、パッドとサージ保護回路との接続
配線の配線幅を大きくすることができ、また、素子配線
層より低抵抗の材料を用いることができるので、パッド
とサージ保護回路とが低抵抗の配線で接続することがで
きる。そのため、パッドにサージが入力されても、サー
ジ保護回路に容易にサージを逃がすとともに、直接内部
素子にサージが入力されることを防ぎ、サージ耐圧を強
化することができる。

【００３３】また、すべてのパッドに対して、サージ保
護回路を備える必要がなく、さらに、サージ保護回路と
パッドとの接続に素子配線層を使用しないので、パッド
とサージ保護回路との接続配線によるチップ面積の増加
を防ぐことができる。また、効率的な、レイアウトがで
きる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１にかかる半導体装置の
パッドとサージ保護回路との接続関係を示し、図１
（ａ）は平面図、図１（ｂ）は図１（ａ）のｂ−ｂ’断
面図、図１（ｃ）は図１（ａ）のｃ−ｃ’断面図

【図２】 本発明の実施の形態２にかかる半導体装置の
パッドとサージ保護回路との接続関係を示し、図２
（ａ）は平面図、図２（ｂ）は図２（ａ）のｂ−ｂ’断
面図、図２（ｃ）は図２（ａ）のｃ−ｃ’断面図

【図３】 本発明の実施の形態３にかかる半導体装置の
パッドとサージ保護回路との接続関係を示し、図３
（ａ）は平面図、図３（ｂ）は図３（ａ）のｂ−ｂ’断
面図

【図４】 従来の半導体装置のパッドとサージ保護回路
との接続関係を示し、図４（ａ）は平面図、図４（ｂ）
は図４（ａ）のｂ−ｂ’断面図、図４（ｃ）は図４
（ａ）のｃ−ｃ’断面図

【符号の説明】

１、３１、１０４、１０５、１０６ サ
ージ保護回路 ２、３、４、３２、３３、１０１、１０２、１０３ パ
ッド ５、６、８、３５、３６ 再
配線層の配線 ７、１０７、１０８、１０９ 素
子配線層の配線 １０、３８、１１１ 再
配線層 ９、３７、１１０ 基
板

フロントページの続き (72)発明者 波佐 昭則 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F033 UU03 UU04 VV00 VV07 XX03 XX10 XX33 5F038 BE07 BH13 CA10 CD12 CD20 EZ20

Claims (3)

【特許請求の範囲】
1. 【請求項１】 サージ保護回路を備える半導体装置であ
   って、 前記サージ保護回路に接続されたパッドと、 前記サージ保護回路に接続されていないパッドとを備
   え、 前記接続されたパッドと前記接続されていないパッドと
   が、再配線層の配線を介して接続されていることを特徴
   とする半導体装置。
2. 【請求項２】 サージ保護回路を備える半導体装置であ
   って、 前記サージ保護回路に、再配線層の配線を介して接続さ
   れたパッドを備えていることを特徴とする半導体装置。
3. 【請求項３】 サージ保護回路を備える半導体装置であ
   って、 異なる信号を入出力する各パッドが、再配線層の配線を
   介して、サージ保護回路に接続されたことを特徴とする
   半導体装置。