JP2011082544A - 半導体集積回路装置、半導体集積回路装置の設計方法 - Google Patents

Abstract

【課題】高いＥＳＤ耐量を実現するＬＳＩ及びその設計方法を得る。
【解決手段】ＬＳＩチップは、複数の電源系回路部を備え、第１の電源配線１０６から電力を供給される第１の回路部１０１と、第１の回路部が接続される第１のグランド配線１０９を有する。又、第２の電源配線１１３から電力を供給される第２の回路部１０２と、第２の回路部に接続された第２のグランド配線１１６を有する。第１の回路部は第１のインターフェース回路部１０４を備え、第２の回路部は、第１のインターフェース回路部との間において、信号の入力及び／もしくは出力を行う第２のインターフェース回路部１１１を備える。第１のグランド配線と前記第２のグランド配線は保護回路１１７を介して接続され、第１のインターフェース回路部近傍に前記第２のインターフェース回路部が配置されている。
【選択図】図１

Description

本発明は半導体集積回路装置及びその設計方法に関し、特に、半導体集積回路装置のＥＳＤ（Electro Static Discharge）保護に関する。

近年の半導体集積回路の高集積化とデジタル技術の進歩に伴い、多くの製品において、デジタル回路とアナログ回路が一つのＬＳＩチップ内に形成された回路が実装されている。例えば、デジタルカメラやビデオ装置においては、アナログ信号とデジタル信号間で信号変換を行うＤＡコンバータやＡＤコンバータが、一つのチップとして実装されている。デジタル回路とアナログ回路のように、異なる複数の電源系によって動作する回路が一つのＬＳＩチップに配置される場合、ＥＳＤ（Electro Static Discharge）設計において、一つの電源系を備える回路とは異なる設計が必要とされる。特に半導体回路の微細化が進むにつれ、この点が益々無視できないものになってきている。

例えば、２種類以上の電源系を備える半導体集積回路装置において、素子の静電破壊を防止するため、高電位側電源配線と低電位側電源配線との間に、様々な態様でＥＳＤ保護素子を挿入する発明が知られている（特許文献１参照）。第１及び第２電源系を備える回路において、第１の高電位側の電源線と第２の高電位側の電源線とは分離されており、第１の低電位側の電源線と第２の低電位側の電源線とは保護回路（ＨＫ）を介して接続さる。これにより、第１の低電位側の電源線の電位上昇による第２回路内の素子破壊を防止する。この外、異なる電源系の高電位側の電源線と低電位側の電源線とを、保護素子を介して接続すること、第１電源系と第２電源系との間の信号配線とグランド配線との間に保護素子を接続することなどが知られている。

しかし、例えば、高電位側の電源線もしくは低電位側の電源線における各回路の接続点について考慮されておらず、この従来技術では、ＥＳＤ耐量にばらつき生じ、十分なＥＳＤ耐量を備えるＬＳＩの製造が難しい。あるいは、異なる電源系を備える回路チップにおいて、電源が異なるアナログ機能セルとデジタル回路が存在するとき、アナログ機能回路の入出力信号とデジタル回路の入出力信号のレベル変換をするため、アナログ機能セルに供給される電源とデジタル回路に供給される電源の両者を引き込んだレベル変換回路を挿入する技術が知られている（例えば特許文献２参照）。しかし、この技術は回路面積に最適化に関する技術であり、ＥＳＤ耐量向上の観点からの設計はなされていない。そのため、無視できない配線抵抗や配線遅延が生じ、ＥＳＤ耐量にばらつきが発生する。

一方、一つのチップ内に複数の異なる回路部を形成するＳｏＣ（System on Chip）技術の他に、一つのパッケージに複数のチップを実装するＳＩＰ（System In Package）が注目を集めている。ＳＩＰは、複数のチップを備え、各チップが一つのパッケージ内において積層もしくは平行に配置されている。各チップ間は、チップ間接続配線を介して接続される。チップ間接続配線は、組み立て基板の内部配線あるいはチップ同士を直接接続するバンプなどから構成される。ＳＩＰにおいては、従来の１チップ内におけるＥＳＤ電流のみならず、チップ間を流れるＥＳＤ電流を考慮することが必要とされる。

特開平９−１７２１４６号公報 特開平１０−１５０３６４号公報

上述のようなことから、従来技術では、回路内部のＥＳＤ破壊を効果的に抑制することが困難であった。

本発明の第１の態様は、一つのパッケージ内に実装される第１チップと第２チップを有する半導体集積回路装置であって、前記第１チップは、第１内部回路部と第１インターフェース回路部を備え、前記第２チップは、第２内部回路部と第２インターフェース回路部を備え、前記第１内部回路部と第２内部回路部とは電源系が異なり、前記第１内部回路部と第２内部回路部は、前記第１インターフェース回路部と前記第２インターフェース回路部を介して信号の入力及び／もしくは出力を行い、前記第１インターフェース回路部と前記第２インターフェース回路部の電源系は共通化されている。これによって、チップ間で信号の受け渡しを行う回路のトランジスタ破壊をより効果的に防止することができる。

本発明の第２の態様は、一つのパッケージ内に実装される第１チップと第２チップを有する半導体集積回路装置であって、前記第１チップは、第１インターフェース回路部と、前記第１インターフェース回路部への電力を伝送する第１電力供給配線と、を備え、前記第２チップは、第２内部回路部と、前記第２内部回路部への電力を伝送する第２電力供給配線と、第２インターフェース回路部と、を備え、前記第１インターフェース回路部と第２内部回路部は、前記第２インターフェース回路部を介して信号の入力及び／もしくは出力を行い、前記第１電力供給配線から、前記第１及び第２インターフェース回路部に電力を供給する配線経路が形成され、前記第１電力供給配線と前記第２電力供給配線とを結び、前記第１及び第２インターフェース回路部を迂回する配線経路が形成されている。

本発明の第３の態様は、一つのパッケージ内に実装される第１チップと第２チップを有する半導体集積回路装置であって、前記第１チップは、第１インターフェース回路部と、前記１インターフェース回路部に接続され前記第１インターフェース回路部に電力を供給する電力供給配線と、を備え、前記第２チップは、前記第１インターフェース回路部との間において信号の入力及び／もしくは出力を行い、前記電力供給配線を介して電力を供給される第２インターフェース回路部を備え、前記電力供給配線は、前記第２インターフェース回路部へ電力供給する複数の接続点を備えている。これによって、チップ間で信号の受け渡しを行う回路のトランジスタ破壊をより効果的に防止することができる。

本発明によれば、高いＥＳＤ耐量を実現するＬＳＩを得ることが可能となる。

実施の形態１における半導体集積回路装置の回路構成を示す図である。 実施の形態１における半導体集積回路装置において、ＥＳＤサージ電流の影響を説明する図である。 実施の形態１における半導体集積回路装置において、ＥＳＤサージ電流の影響を説明する図である。 実施の形態２における半導体集積回路装置の回路構成を示す図である。 実施の形態３における半導体集積回路装置の回路構成を示す図である。 実施の形態４における半導体集積回路装置の回路構成を示す図である。 実施の形態５における半導体集積回路装置の回路構成を示す図である。 実施の形態１−５におけるＳｏＣの構成を示す図である。 実施の形態６におけるＳＩＰの構成を示す図である。 実施の形態６におけるＳＩＰの構成を示す図である。 実施の形態７における半導体集積回路装置の回路構成を示す図である。 実施の形態８における半導体集積回路装置の回路構成を示す図である。 実施の形態９における半導体集積回路装置の回路構成を示す図である。 実施の形態１０における半導体集積回路装置の回路構成を示す図である。 実施の形態１１における半導体集積回路装置の回路構成を示す図である。 実施の形態１２における入出力回路部付近の回路構成を示す図である。 他の形態における設計装置の論理構成を示す図である。 他の形態における設計装置のハードウェア構成を示す図である。

以下に、本発明を適用可能な実施の形態が図面を参照して説明される。各図において、同一の符号を付されたものは同様の要素を示しており、適宜説明が省略される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。尚、各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略されている。

実施の形態１
図１は、実施の形態１における半導体集積回路装置の回路構成の概略を説明するブロック図である。図１において、１０１は第１の電源系によって供給される電力によって動作する第１の電源系回路部、１０２は第２の電源系によって供給される電力によって動作する第２の電源系回路部である。第１の電源系回路部と第２の電源系回路部の典型的な例は、ＬＳＩチップ内に配置されるデジタル回路部とアナログ回路部である。その他、デジタル内部回路と入出力インターフェース回路部との間において、異なる電源系を利用する半導体集積回路装置などを例とすることができる。デジタル回路部とアナログ回路部を１チップの半導体集積回路装置で構成する混成回路では、デジタル回路部において発生するノイズ成分によってアナログ回路部の特性が劣化することを抑制するために、アナログ回路部とデジタル回路部のそれぞれに、別の電源パッドとグランド・パッドが与えられ、回路内部において異なる電源配線とグランド配線が与えられ、異なる電源系として動作する。

図１の回路構成について説明する。第１電源系回路部１０１は、第１電源から電力が供給される素子間で信号の受け渡しを行う第１電源系内部回路部１０３と、第２電源から電力が供給される素子との間で信号の受け渡しを行う第１電源系入出力回路部１０４とを備えている。１０５は回路外部に配置される電源から第１電源電圧（ＶＤＤ１）が供給される第１電源系電源パッドである。１０６は、電力供給配線の一つであって、第１電源系電源パッド１０５に接続され、第１電源系電源パッド１０５から供給される電源電圧を伝送する第１電源系電源配線である。

第１電源系内部回路１０３と第１電源系入出力回路１０４は第１電源系電源配線１０６に接続され、必要な電力が供給される。１０７、１０８は回路外部のグランド回路部と接続され、グランド電位（ＧＮＤ１）が与えられる第１電源系グランド・パッドである。本形態の第１電源系回路部１０１は、２つのグランド・パッドを備えている。１０９は電力供給配線の一つであって、第１電源系グランド・パッド１０７、１０８と接続され、第１電源系回路部１０１にグランド電位を与える第１電源系グランド配線である。第１電源系内部回路１０３、第１電源系入出力回路１０４は、第１電源系電源配線１０６と第１電源系グランド配線１０９の間において必要な電力が供給されている。

第２電源系回路部１０２は、第２電源から電力が供給される素子間で信号の受け渡しを行う第２電源系内部回路部１１０と、第１電源から電力が供給される素子との間で信号の受け渡しを行う第２電源系入出力回路部１１１とを備えている。１１２は回路外部に配置される電源から第２電源電圧（ＶＤＤ２）が供給される第２電源系電源パッドである。１１３は電力供給配線の一つであって、第２電源系電源パッド１１２に接続され、第２電源系電源パッド１１２から供給される電源電圧を伝送する第２電源系電源配線である。第１電源系入出力回路と第２電源系入出力回路は、インターフェース回路の一例である。インタフェース回路は、入力もしくは出力の一方、もしくはその双方を行う回路を含む。

第２電源系内部回路１１０と第２電源系入出力回路１１１は第２電源系電源配線１１３に接続され、必要な電力が供給される。１１４、１１５は回路外部のグランド回路部と接続され、グランド電位（ＧＮＤ２）が与えられる第２電源系グランド・パッドである。本形態の第２電源系は、２つのグランド・パッドを備えている。１１６は電力供給配線の一つであって、第２電源系グランド・パッド１１４、１１５と接続され、第２電源系回路部１０２にグランド電位を与える第２電源系グランド配線である。第２電源系内部回路１１０、第２電源系入出力回路１１１は、第２電源系電源配線１１３と第２電源系グランド配線１１６の間において必要な電力が供給されている。

第１電源系グランド配線１０９と第２電源系グランド配線１１６とは、ＥＳＤ（Electro Static Discharge）保護素子１１７を介して接続されている。保護素子１１７はグランド配線間電位が所定値以上になると、グランド配線間を導通し電流を流す機能を備えている。ＥＳＤ保護素子１１７は双方向性を有していることが好ましく、トランジスタや双方向ダイオードなどを利用することができる。尚、保護素子１１７は、回路設計に従って必要な場合に使用することができる。アナログ回路部とデジタル回路部のように、デジタル・ノイズによるアナログ回路への影響がある場合などに、好ましくない相互影響を抑制するために特に有用である。保護素子が不要な場合、第１電源系グランド配線と第２電源系グランド配線とは、特定の素子が配置されていない接続点を介して接続することができる。この接続点は回路的な点であって、視覚的に認識されるものに限定されない。

尚、２つの電源系の電位は、異なる電位もしくは同一の電位とすることができる。グランド電位は、電源電位よりも低い電位に設定されるが、電位値は設計により適宜決定される。２つの電源系のグランド電位は、回路設計にしたがって、同電位もしくは異なる電位を与えることができる。又、図１には示されていないが、第１電源系電源配線１０６と第１電源系グランド配線１０９とは、電源保護回路を介して接続することができる。同様に、第２電源系電源配線１１３と第２電源系グランド配線１１６とは、電源保護回路を介して接続することができる。これらの点は、以下の実施の形態において同様である。

図２を参照し、ＬＳＩチップの静電破壊を引き起こしうる外部からのＥＳＤサージによる影響について説明する。ＬＳＩチップは、外部からパッドを介して入力されるＥＳＤサージによって静電破壊を起こしうる。このように外部からのＥＳＤサージによる静電破壊につて説明するため、第１電源系電源パッドから第２電源系グランド・パッドにＥＳＤサージ電流が流れたときの、回路内部電位について説明する。

本形態の半導体集積回路において、第１電源系電源パッドから第２電源系グランド・パッドにＥＳＤサージ電流が流れたときの回路内部電位について説明する。半導体集積回路の静電破壊の一つの要因は、ＭＯＳトランジスタのゲート酸化膜破壊である。異なる電源系の回路が混在する半導体集積回路装置において、異なる電源系回路部間の入出力回路部におけるＭＯＳトランジスタ、特に入力側のＭＯＳトランジスタのゲート酸化膜破壊が問題となる。図２は、本形態におけるＥＳＤサージ電流の影響を説明するための回路図であり、説明の明確化のために、簡略化された回路が記載されている。

図２において、図１と同一の符号を付した要素は、図１において説明された要素と同様であり、説明を省略する。図２において、第１電源系入出力回路が出力側、第２電源系入出力回路が入力側と定義されている。尚入出力回路とは、ＬＳＩ回路内のプリミティブブロックの最終段に相当するものであり、ＬＳＩ外部との入出力回路部とは異なる。２０１は第１電源系電源配線と第１電源系グランド配線との間に接続された電源保護回路、２０２は第２電源系電源配線と第２電源系グランド配線との間に接続されている電源保護回路である。２０３は、第１電源系入出力回路部１０４に含まれる出力インバータであって、第１電源系電源配線１０６に接続されるＰＭＯＳと第１電源系グランド配線１０９に接続されるＮＭＯＳを備えるＣＭＯＳ回路である。２０４は、第２電源系入出力回路部１１１に含まれる入力インバータであって、第２電源系電源配線１１３に接続されるＰＭＯＳと第２電源系グランド配線１１６に接続されるＮＭＯＳを備えるＣＭＯＳ回路である。第１電源系のＣＭＯＳと第２電源系のＣＭＯＳとが信号配線２０５によって接続されている。

第２電源系のＮＭＯＳトランジスタのゲート−ソース間にかかる電位差をＶｇｓ、第１電源系のＰＭＯＳのソース−ドレイン間にかかる電位差をＶｐｍｏｓと定義する。さらに、第１電源系の電源保護回路２０１のクランプ電圧をＶｐｏｗｅｒ、第１及び第２電源系グランド配線間の保護素子１１７によるクランプ電圧をＶｄｉｏｄｅと定義する。又、第１電源系電源保護回路２０１から第１電源系出力インバータ２０３までの第１電源系グランド配線抵抗をＲＧＮＤ１、第１電源系出力インバータ２０３からグランド配線間保護素子１１７までの第１電源系グランド配線抵抗をＲＧＮＤ１Ｄと定義する。さらに、グランド配線間保護素子１１７から第２電源系入力インバータ２０４までの第２電源系グランド配線抵抗をＲＧＮＤ２と定義し、第２電源系入力インバータ２０４からＧＮＤパッド２までの第２電源系グランド配線抵抗をＲＧＮＤと定義する。

第１電源系電源パッド１０５と第２電源系グランド・パッド１１４との間にＥＳＤサージ電流が印加された場合、第１電源系電源保護回路２０１がターン・オンし、ＥＳＤサージ電流（Ｉｅｓｄ）が流れる。ＥＳＤサージ電流として、第１電源系電源パッド１０５→第１電源系電源保護回路２０１→第１電源系グランド配線１０９→グランド配線間保護素子１１７→第２電源系グランド配線１１６→第２電源系グランド・パッド１１４の経路で流れる場合を検討する。ＥＳＤサージが印加されると、ＥＳＤサージ電流が流れる経路上に存在する配線抵抗による電圧降下で、チップ内部に電位差が発生する。第１電源系電源パッド１０５と第２電源系グランド・パッド１１４との間にＥＳＤサージが印加されたときに、第２電源系入力インバータのＮＭＯＳのゲート−ソース間にかかる電圧Ｖｇｓは、
Vgs=(Vpower+RGND1*Iesd+RGND1D*Iesd+Vdiode+RGN2D*Iesd)-Vpmos
となる。

１３０ｎｍクラスのＣＭＯＳプロセスでは、ＭＯＳトランジスタのゲート酸化膜厚はＴｏｘ＝２ｎｍ程度であり、典型的には、ゲート酸化膜に６Ｖ程度の電位差がかかるとゲート酸化膜破壊が起こる。ＨＢＭ（Human Body Model）規格に従って２０００ＶのＥＳＤサージが印加された場合、ＥＳＤサージ電流Ｉｅｓｄのピークは１．３Ａである。ＨＢＭ規格で２０００ＶのＥＳＤ耐量試験をパスするためには、このＥＳＤサージ電流がＬＳＩ内部に流れた場合でも、Ｖｇｓが６Ｖを超えないようにＬＳＩを設計する必要がある。例えば、電源保護回路のクランプ電圧Ｖｐｏｗｅｒ＝３．５Ｖ、グランド配線間保護ダイオードのクランプ電圧Ｖｄｉｏｄｅ＝１．２Ｖ、出力インバータのＰＭＯＳのソース−ドレイン電圧Ｖｐｍｏｓ＝０Ｖの時、グランド配線抵抗は、
RGND1+RGND1D+RGND2D≦(6V-3.5V-1.2V)/1.3A=1.0Ω
を満足する必要がある。このように、ＥＳＤサージが印加された場合、ＥＳＤサージ電流が流れるパスにおけるグランド配線抵抗を小さくすることが重要な要素の一つである。

ＬＳＩチップの静電破壊の一つの態様は、図２を参照して説明したように、異なる電源系の電源パッドとグランド・パッド間のＥＳＤサージによって引き起こされる。この態様の他に、チップに帯電された電荷がパッドから放出されることによって、ＬＳＩチップの静電破壊が引き起こされうる。このタイプの静電破壊に関する試験として、ＣＤＭ（Charged Device Model）試験がある。ＣＤＭ試験は、ＬＳＩチップ全体に電荷を蓄積した状態から、測定ピンを外部ＧＮＤとショートさせ、ＬＳＩのＥＳＤ耐量を測定する試験である。

図３を参照して、チップ蓄積電荷の放電作用について説明する。図３に示された回路構成は、追加記載された主な浮遊容量以外、図５における回路と同様であるので説明は省略される。主な浮遊容量は、電源配線、グランド配線、信号配線、拡散層のそれぞれと基板との間の浮遊容量である。この浮遊容量に蓄積された電荷は外部接続パッドから放出される。電荷が蓄積された状態から、第１電源系電源パッドを外部ＧＮＤとショートさせ、ＬＳＩチップ内部に蓄積した電荷を放電させた場合のチップ内部の状態を説明する。

第１電源系グランド配線１０９と第２電源系グランド配線１１６とに蓄積された電荷が移動することで発生する電流をＩｃｄｍｇ、出力インバータと入力インバータ間の信号配線２０５に蓄積されて電荷が移動することで発生する電流をＩｃｄｍｓ、第１電源系電源配線の抵抗成分をRVDD1と定義する。放電の際に、入力インバータ２０４のＮＭＯＳのゲート−ソース間電圧Ｖｇｓは、
Vgs=(Vpower+RGND1*Icdmg+RGND1D*Icdmg+Vdiode+RGND2D*Icdmg)
− (Rs*Icdms+Vpmos+RVDD1*Icdms)
となる。

信号配線抵抗とグランド配線抵抗との差、信号配線抵抗と電源配線抵抗との差が大きい場合、ＩｃｄｍｇとＩｃｄｍｓに時間差が発生することでＶｇｓが増加し、ゲート酸化膜が破壊される。通常、電源配線抵抗とグランド配線抵抗は小さいため、ＣＤＭによるゲート酸化膜破壊を防止するためには、信号配線抵抗ＲＳを小さくすることが重要な点となる。

図１を参照して、本形態における半導体集積回路の回路構成の詳細について説明する。本形態の半導体集積回路において、第１電源系入出力回路１０４と第２電源系入出力回路１１１は近傍域内に配置されている。第１電源系入出力回路１０４と第２電源系入出力回路１１１は、第１電源系回路１０１と第２電源系回路１０２との境界で接するように配置されることがさらに好ましい。第１電源系入出力回路１０４を第２電源系入出力回路１１１の近くに配置することによって、グランド配線抵抗を小さくすることができる。

図２を参照すれば、ＲＧＮＤ１ＤとＲＧＮＤ２Ｄのグランド配線抵抗値を小さくすることができるので、ＥＳＤサージによるＭＯＳデート電位Ｖｇｓを低く抑え、ゲート酸化膜破壊を抑制することができる。あるいは、信号配線抵抗ＲＳを小さくすることができるので、蓄積容量放出におけるグランド配線と信号配線との間の電流遅延を抑制することができる。第１電源系と第２電源系の入出力回路間の配線遅延は、ＥＳＤの観点から小さくするように形成される。配線遅延は、配線長の短縮、配線幅の増加、あるいは配線抵抗の縮小によって実現することができる。配線遅延を抑制することによって、ＥＳＤ放電電流の時間差によるゲート絶縁膜破壊を抑制することができる。

第１及び第２電源系の入出力回路部１０４、１１１は、グランド配線間保護素子１１７の近傍において、それぞれのグランド配線に接続される。これにより、ＥＳＤサージ電流パスにおけるグランド配線抵抗を小さくすることができる。図２を参照すれば、ＲＧＮＤ１ＤとＲＧＮＤ２Ｄのグランド配線抵抗値を小さくすることができる。

第１及び第２電源系におけるそれぞれのグランド・パッドの一つ１０８、１１５は、グランド配線間保護素子１１７の近傍に接続される。第２電源系のグランド・パッド１１５は、グランド配線間保護素子１１７と第２電源系入出力回路−第２電源系グランド配線の接続点１１９の間において、第２電源系グランド配線１１６に接続点１１８で接続されることが好ましい。グランド・パッドを入出力回路部よりも保護素子の近くに接続することによって、入出力回路部を迂回するＥＳＤサージ電流パスが形成され、ＥＳＤサージによる入出力回路部（もしくはその内部のゲート電圧Ｖｇｓ）への影響を抑制することができる。第１電源系のグランド・パッド１０８も、グランド配線間保護素子１１７と第１電源系入出力回路−第１電源系グランド配線の接続点１２１との間において、第２電源系グランド配線１１６に接続点１２０で接続される。

以上のように、本実施の形態によれば、ＬＳＩチップ内部で電源系が複数ある場合に、電源ラインにつく抵抗を抑制し、チップ内部素子破壊を防止することができる。又。ＬＳＩ内部の回路構成に依存せずに、チップ内部のＥＳＤ破壊を防止し、高いＥＳＤ耐量が安定してえることができる。

実施の形態２
図４（ａ）は、本発明の第２の形態に係る半導体集積回路の概略構成を示す、回路図である。本形態の半導体集積回路は、第１電源系回路として素子数が多くあるいは面積の大きいデジタル回路を備え、第２電源系回路として素子数が少なくあるいは面積の小さいアナログ回路を備えている。アナログ回路の一部はアナログ・マクロとして設計されたものであり、アナログ・マクロは、その内部に第１電源によって動作する第１電源系入出力回路部を備えている。図４において、４０１はデジタル回路部、４０２はアナログ・マクロである。アナログ・マクロは、アナログ内部回路４０３と、入出力回路部４０４を備えている。

図４（ｂ）は、アナログ・マクロの入出力回路部４０４の構成の詳細を説明する回路図である。入出力回路部４０４は、第１電源系の入出力回路部４０５と第２電源系の入出力回路部４０６を備えている。図４（ｂ）において、４０７は第１電源系出力インバータ、４０８は第１電源系入力インバータである。４０９は第２電源系出力インバータ、４１０は第２電源系入力インバータである。４１１はゲート保護素子であり、第１電源系の入力インバータ４０８の入力信号を受けるゲートと、第１電源系グランド配線１０９とに接続されたＮＭＯＳトランジスタによって構成されている。ゲート保護素子４１１は、高電圧が発生した場合に、ゲートとグランド配線間の電位をクランプ電位にクランプし、入力インバータのゲート−ソース間電位をクランプ電位以下に維持することでゲート絶縁膜破壊を抑制することができる。クランプ素子は、広く知られた様々な素子を利用することができる。

第２電源系の入力インバータ４１０の入力信号を受けるゲートと第２電源系グランド配線１１６との間にも、ゲート保護素子４１２が接続されている。クランプ素子は、入力インバータの入力信号を受けるゲートと電源配線との間に接続することも可能である。例えば、第２電源系の入力インバータ４１０の入力信号を受けるゲートと第２電源系電源配線１１３との間に接続される。第１電源系出力インバータの出力と第２電源系入力インバータとが接続配線により接続され、第２電源系出力インバータの出力と第１電源系入力インバータとが接続配線により接続されている。

アナログ・マクロの内部に、第１電源系の入出力回路部と第２電源系入出力回路部を配置することによって、アナログ・マクロ内でのＥＳＤ対策設計が可能となり、ＬＳＩチップレイアウト設計におけるＥＳＤ設計が容易となり、あるいはデジタル回路設計におけるＥＳＤ設計を不要とすることができる。又、アナログ・マクロ内に上記２つの入出力回路部を配置することによって、静電破壊防止のために、第１電源系の入出力回路部と第２電源系入出力回路部を第１電源系回路部と第２電源系回路部の境界に配置され、近傍領域内に配置設計することをより容易に行うことができる。

以上のように、本実施の形態によれば、例えば、他社が設計したハードマクロの電源を、チップ内部で他の電源と分離する場合、チップ内部のＥＳＤ破壊を防止し、高いＥＳＤ耐量をもつＬＳＩを実現するつなぎセルを小さい面積で実現し、自動設計できる。

実施の形態３
本発明にかかる第３の実施形態について、図５を参照して説明する。図５は、本形態の半導体集積回路装置の概略構成を示す回路図である。図５において、５０１は第１電源系電源配線１０６と第１電源系グランド配線１０９との間に接続されたＶＤＤ１−ＧＮＤ１間保護素子、５０２は、第２電源系電源配線１１３と第２電源系グランド配線１１６との間に接続されたＶＤＤ２−ＧＮＤ２間保護素子である。電源保護素子は、ＥＳＤ印加時において、電源とグランド間の電位差がクランプ電位以上に大きくなると、電源とグランド間の電位をクランプ電位にクランプする。保護素子は、トランジスタを利用したクランプ素子など、広く知られた様々な素子を利用することができる。

ＶＤＤ１−ＧＮＤ１間保護素子５０１は、接続点５０３において第１グランド配線１０９に接続される。接続点５０３は、グランド配線間保護素子１１７の近傍に配置される。これにより、接続点とグランド配線間保護素子の間のグランド配線抵抗を小さくすることができ、ＥＳＤ電流パスのグランド配線抵抗の低下に寄与する。接続点５０３は、好ましくは、第１電源系入出力回路部と第１電源系グランド配線との接続点１２１と、グランド配線間保護素子１１７との間に配置される。入出力回路の接続点に対して、ＥＳＤ電流パスの迂回路を形成することによって、入出力回路へのＥＳＤサージ電流による影響を抑制することができる。

同様に、ＶＤＤ２−ＧＮＤ２間保護素子５０２は、接続点５０４において第２グランド配線１１６に接続される。接続点５０４は、グランド配線間保護素子１１７の近傍に配置される。接続点５０４は、好ましくは、第２電源系入出力回路部と第２電源系グランド配線との接続点１１９よりも、グランド配線間保護素子１１７の近くに配置される。ＶＤＤ１−ＧＮＤ１間保護素子５０１、ＶＤＤ２−ＧＮＤ２間保護素子５０２、そしてグランド配線間保護素子１１７は一つのセル内に形成されている。予め設計された一つのセルを、異なる電源系回路の境界に配置することによって、ＥＳＤ設計を容易に行うことができる。

実施の形態４
本発明にかかる第４の実施形態について、図６を参照して説明する。図６は、本形態の半導体集積回路装置の概略構成を示す回路図である。本形態の半導体集積回路装置は、異なる電源系の電源とグランド間にＥＳＤ保護素子が設けられている。図６において、６０１は、第１電源系電源配線１０６と第２電源系グランド配線１１６との間に接続されたＶＤＤ１−ＧＮＤ２間保護素子である。６０２は、第２電源系電源配線１１３と第１電源系グランド配線１０９との間に接続されたＶＤＤ２−ＧＮＤ１間保護素子である。

ＶＤＤ１−ＧＮＤ２間保護素子６０１とグランド配線１１６との接続点６０３は、保護素子１１７から見て、第２電源系入出力回路部と第２電源系グランド配線との接続点１１９よりも遠い側に接続されている。接続点６０３は接続点１１９と第２電源系グランド・パッド１１４と間に配置される。ＶＤＤ２−ＧＮＤ１間保護素子とグランド配線との接続点６０４は、第１電源系入出力回路部と第１電源系グランド配線との接続点１２１と、第１電源系グランド・パッド１０７との間に接続されている。

第１電源系電源配線と第２電源系グランド配線を、保護素子を介して接続することによって第１電源系電源パッドＶＤＤ１から第２電源系グランド・パッドＧＮＤ２へ形成される、ＥＳＤサージ電流パスを考える。ＶＤＤ２−ＧＮＤ１間保護素子とグランド配線１との接続点６０３は、第１電源系入出力回路部と第１電源系グランド配線との接続点１１９よりも、グランド・パッド１１４の近くに配置されるので、第２電源系入出力回路部とグランド配線の接続点を迂回するＥＳＤサージ電流パスが形成され、ＥＳＤサージ電流による第２電源系入出力回路部への影響を抑制することがきる。第２電源系電源配線１１３と第１電源系グランド配線１０９とのＶＤＤ２−ＧＮＤ１間保護素子６０２を介した接続についても、同様に、第２電源系電源パッドから始まるＥＳＤサージ電流パス関して、第１電源系入出力回路部への影響を抑制することがきる。

ＶＤＤ１−ＧＮＤ２間保護素子６０１、ＶＤＤ２−ＧＮＤ１間保護素子６０２、そしてグランド配線間保護素子１１７は一つのセル内に形成することができる。予め設計された一つのセルを、異なる電源系回路の境界に配置することによって、ＥＳＤ設計を容易に行うことができる。

実施の形態５
本発明にかかる第５の実施形態について、図７を参照して説明する。図７は、本形態の半導体集積回路装置の概略構成を示す回路図である。本形態の半導体集積回路装置は、同一電源系の電源とグランド間にＥＳＤ保護素子が設けられている。図７において、７０１は第１電源系電源配線１０６と第１電源系グランド配線１０９との間に接続されたＶＤＤ１−ＧＮＤ１間保護素子、７０２は、第２電源系電源配線１１３と第２電源系グランド配線１１６との間に接続されたＶＤＤ２−ＧＮＤ２間保護素子である。保護素子として利用される素子は、実施の形態４において説明したものと同様である。

ＶＤＤ１−ＧＮＤ１間保護素子７０１と第１電源系電源配線１０６との接続点７０３は、第１電源系電源パッド１０５と、第１電源系入出力回路部１０４と第１電源系電源配線１０６との接続点７０４との間に配置される。ＶＤＤ１−ＧＮＤ１間保護素子７０１を、第１電源系入出力回路部の接続点７０４よりも、第１電源系電源パッドの近くに接続することによって、第１電源系入出力回路部の接続点を迂回するＥＳＤサージ電流パスを形成することができる。第１電源系電源パッドから始まるＥＳＤサージ電流パスは、ＶＤＤ１−ＧＮＤ１間保護素子７０１を通過して第１電源系グランド配線１０９に流れる。

従って、図５を参照して説明された回路と異なり、第１電源パッドＶＤＤ１からＶＤＤ１−ＧＮＤ１間保護素子を介して第１電源系グランド配線へ流れるＥＳＤサージ電流パスが、第１電源系入出力回路の接続点を迂回しているので、第１電源系入出力回路部へのＥＳＤサージ電流による影響を抑制することができる。第２電源系電源配線と第２電源系グランド配線との間の接続についても、ＶＤＤ２−ＧＮＤ２間保護素子７０２と第２電源系電源配線１１３との接続点７０５は、第２電源系電源パッド１１２と、第１電源系入出力回路部１１１と第１電源系電源配線１１３との接続点７０６との間に配置され、第２電源系入出力回路部の接続点を迂回するＥＳＤサージ電流パスが形成されているので、第２電源系入出力回路部へのＥＳＤサージによる影響を抑制することができる。

図６において説明された、ＶＤＤ１−ＧＮＤ２間保護素子６０１についても、第１電源系の電源配線との接続点は、第１電源系の入出力回路よりも、電源パッドに近い点であることが好ましい。ＶＤＤ２−ＧＮＤ１間保護素子６０２も、第２電源系の電源配線との接続点は、第２電源系の入出力回路の接続点と、電源パッドとの間にあることが好ましい。これにより、入出力回路の接続点を迂回するＥＳＤサージ電流パスを形成することができる。

実施の形態６
上記の実施の形態１−５において、１つのチップ内において異なる電源系から電力を供給される複数の回路が形成されたＳｏＣ（System On Chip）を例としてＥＳＤ保護に関する説明が行われた。以下の実施形態においては、一つのパッケージ内に複数のチップが実装されるＳＩＰ（System In Package）におけるＥＳＤ保護について説明を行う。まず、ＳＩＰのいくつかの態様について説明を行う。尚、上記の実施の形態１−５において説明されたＥＳＤ保護に関する発明は、以下に説明されるＳＩＰに適用することが可能である。また、上記実施の形態及びＳＩＰにおいて、上記実施形態における電源配線とグランド配線を入れ替えた回路構成に、本発明を適用することが可能である。

図８は、１つのパッケージに一つのチップが実装される従来のパッケージ構成を示している。図８に示すように、組み立て基板８１０上にはチップ８２０が実装され、チップ８２０上に形成されたボンディング・パッド８２１と組み立て基板８１０上のボンディング・パッド８１１がボンディング・ワイヤ８３１によって接続されている。チップ８２０はＳｏＣであって、複数の回路８２２、８２３が構成されている。組み立て基板８１０下面には外部との接続のための複数のボール８１２が配置されている。組み立て基板８１０内にはボンディング・パッド８１１、ボール８１２間を接続する内部配線が形成されている。

次に、ＳＩＰの構成例を説明する。以下においては、複数のチップが積層されるチップ・オン・チップ構造を例として説明されるが、複数のチップを平面状に配置するＳＩＰに本発明を適用することも可能である。図９は、ＳＩＰの一つの構成例を示す側面図である。ＳＩＰ９００は、第１のチップ９１０、第２チップ９２０、組み立て基板９３０を有している。図９においては、第２チップ９２０上に第１のチップ９１０が積層配置され、さらに、これらが組み立て基板９３０上に配置されている。第１のチップ９１０と第２チップ９２０の回路形成面が同じ方向（基板と反対側）にあるように、これらは集積されている。

第１のチップ９１０は、表面上にボンディング・パッド９１１、９１２を備え、組み立て基板９３０のボンディング・パッド９３１、９３２とボンディング・ワイヤ９４１によって接続されている。第１のチップ９１０は回路部９１３及び回路部９１４を備えている。回路部９１３、９１４は、ボンディング・パッド９１１、９１２を介して組み立て基板９３０に接続されている。

また、第２のチップ９２０は、表面上にボンディング・パッド９２１、９２２を備え、組み立て基板９３０のボンディング・パッド９３３、９３４とボンディング・ワイヤ９４２によって接続されている。第２のチップ９１０は回路部９２３及び回路部９２４を備えている。回路部９２３、９２４は、ボンディング・パッド９２１、９２２を介して組み立て基板９３０に接続されている。

第１のチップ９１０と第２チップ９２０は個別に組み立て基板９３０に接続されており、第１のチップ９１０と第２チップ９２０の間の接続は、組み立て基板９３０の内部配線を介して行われる。組み立て基板９３０の下面には複数のボール９３５が形成されており、外部回路との接続に使用される。

図１０は、ＳＩＰの他の構成例を示す側面図である。ＳＩＰ１０００は、第１のチップ１０１０、第２チップ１０２０、組み立て基板１０３０を有している。図１０においては、第２チップ１０２０上に第１のチップ１０１０が積層配置され、さらに、これらが組み立て基板１０３０上に配置されている。第１のチップ１０１０と第２チップ１０２０の回路形成面が向かい合うように、これらは集積されている。

第１のチップ１０１０は、第２のチップ１０２０と向かう側に、回路部１０１１、１０１２を有している。また、第２のチップ１０２０と向かう表面上に接続パッド１０１３を備えている。同様に、第２のチップ１０２０は、第１のチップ１０１０と向かう側に、回路部１０２１、１０２２を有している。また、第１のチップ１０１０と向かう表面上に接続パッド１０２３を備えている。第１のチップ１０１０の回路と第２のチップ１０２０の回路の接続は、これらの接続パッド１０１３、１０２３を介して行われる。

第２のチップ１０２０は、表面上にボンディング・パッド１０２５、１０２６を備え、組み立て基板１０３０のボンディング・パッド１０３３、１０３４とボンディング・ワイヤ１０４２によって接続されている。回路部１０２１、回路部１０２２は、ボンディング・パッド１０３３、１０３４を介して組み立て基板１０３０に接続されている。組み立て基板１０３０の下面には複数のボール１０３５が形成されており、外部回路との接続に使用される。組み立て基板１０３０内には内部配線が形成され、ボンディング・パッド１０３３、１０３４、ボール１０３５を接続している。

図１０の例においては、第１のチップ１０１０は組み立て基板１０３０と直接接続されておらず、組み立て基板１０３０との接続は、第２のチップ１０２０を介して行われる。尚、第１のチップ１０１０がボンディング・パッドを備え、電源、ＧＮＤなどの供給を組み立て基板１０３０から行う回路構成とすることが可能である。

上記の実施の形態１−５において説明されたＥＳＤ保護に関する回路構成は、上に説明された各ＳＩＰに適用することが可能である。例えば、実施の形態１−５において説明された異なる電源系に属する回路部を、それぞれ別のチップ内に形成することができる。上記の第１電源系と第２電源系における信号の入出力は、チップ間接続配線を介して実行される。チップ間接続配線は、上記のように、例えば組み立て基板内配線、あるいは、チップ同士を直接接続する接続パッドなどから構成される。

ここで、図２を参照して説明されたＥＳＤサージ電流（Ｉｅｓｄ）による影響を、ＳＩＰの例について説明する。図２における、第１電源系の回路が第１のチップに形成されており、第２電源系の回路が第２のチップに形成されているとする。図２におけるダイオードによる保護回路１１７は、チップ間接配線の寄生抵抗成分（RGND12）によって置き換える。すると、第１電源系電源パッド１０５と第２電源系グランド・パッド１１４との間にＥＳＤサージが印加されたときに、第２電源系入力インバータのＮＭＯＳのゲート−ソース間にかかる電圧Ｖｇｓは、
Vgs=(Vpower+RGND1*Iesd+RGND1D*Iesd+RGND12*Iesd +RGN2D*Iesd)-Vpmos
となる。
ゲート酸化膜の破壊直前の電圧をVgsmaxとすると、ゲート酸化膜が破壊されない条件は、
RGND12＜(Vgsmax+Vpmos-Vpower)/Iesd-RGND1-RGND1D-RGN2D
となる。

一方、図３を参照して説明されたチップ蓄積電荷の放電作用を、同様に、ＳＩＰの例について説明する。保護回路１１７は、チップ間接配線の寄生抵抗成分（RGND12）によって置き換える。放電の際に、入力インバータ２０４のＮＭＯＳのゲート−ソース間電圧Ｖｇｓは、
Vgs=(Vpower+RGND1*Icdmg+RGND1D*Icdmg+RGND12*Icdmg
+RGND2D*Icdmg)−(Rs*Icdms+Vpmos+RVDD1*Icdms)
となる。ゲート酸化膜が破壊されない条件は、
RGND12＜(Vgsmax+Vpmos-Vpower)/Icdmg
-(RGND1+RGND1D+RGND2D)+(Rs+RVDD1)*Icdms/Icdmg
となる。

実施の形態７
図１１は、本形態における半導体集積回路装置の回路構成の概略を説明するブロック図である。図１１は、図９に示されたＳＩＰに適用される回路構成を平面図に展開して示している。図１１において、１１１０は第１チップ、１１２０は第２チップ、１１３０は第１及び第２チップが実装される組み立て基板である。第１チップ１１１０は、電源電位を供給する第１チップ電源配線１１１１と、グランド電位を供給する第１チップグランド配線１１１２と有している。第１チップ電源配線１１１１と第１チップグランド配線１１１２の間において、第１のチップの回路部に電力が供給される。図には明示していないが、第１のチップの回路部は、第２チップ１１２０の入出力回路部と信号の入力及び／もしくは出力を行うインターフェースとしての入出力回路部と、主要回路としての内部回路部を含んでいる。

第１チップ電源配線１１１１及び第１チップグランド配線１１１２のそれぞれは、第１チップのボンディング・パッド１１１３及び組み立て基板１１３０を介して外部回路に接続される。具体的には、第１チップ１１１０のボンディング・パッド１１１３は、組み立て基板のボンディング・パッド１１３１にボンディング・ワイヤ１１４１によって接続されており、さらに、組み立て基板のボンディング・パッド１１３１は、組み立て基板の内部配線１１３２を介して外部回路と接続されるボール１１３５に接続されている。

第２チップ１１２０は、第１チップ１１１０の入出力回路部との間において信号の入力及び／もしくは出力を行う入出力回路部１１２１、入出力回路部１１２１との間において、レベルシフタ１１２２を介して信号の入力及び／もしくは出力を行う主要回路部としての内部回路部１１２３を備えている。主要回路部である内部回路部１１２３は、入出力回路部１１２１よりも消費電力は相対的に大きい。内部回路部１１２３には、第２チップ第１電源配線１１２４及び第２チップ第１グランド配線１１２５から電力が供給される。従って、第２チップの内部回路部１１２３は、第１チップの回路部と電源系が異なる。第２チップ第１電源配線１１２４及び第２チップ第１グランド配線１１２５は、第２チップのボンディング・パッド１１２６を介して組み立て基板１１３０に接続されている。第１チップ電源配線１１１１と第１チップグランド配線１１１２と同様に、組み立て基板のボール１１３５及びボンディング・パッド１１３１を介して、外部から第２チップ第１電源配線１１２４及び第２チップ第１グランド配線１１２５に電位を与えることができる。

入出力回路部１１２１には、第１チップ１１１０から電源及びグランド電位が供給されている。第１電源配線及び第１グランド配線は、チップ間接続配線（配線及びパッドなどの端子を含む）を介して、入出力回路部１１２１の入出力回路部電源配線１１２７と入出力回路部グランド配線１１２８に接続されている。チップ間配線には寄生の抵抗成分１１５１が存在しているが、第１チップ電源配線１１１１と入出力回路部電源配線１１２７及び第１チップグランド配線１１１２と入出力回路部グランド配線１１２８は、それぞれ保護素子を介することなく接続されている。

従って、第１チップ１１１０（の入出力回路部）と入出力回路部１１２１の間において、電源及びグランド電位のそれぞれは同一であり、電源系が共通である。尚、引き込まれた電力供給配線（電源・グランド配線）によって動作する入出力回路部は、相対的に電源系が多いチップ、もしくは、相対的に接合耐圧が低いチップに形成することが好ましい。これらにおいては、保護回路のための領域が相対的に小さいため、全体的な回路構成を効率化することができる。

レベルシフタ１１２２には、入出力回路部電源配線１１２７及び第２チップ第１電源配線１１２４が接続され、これらは保護回路１１２９を介して接続されている。また、入出力回路部グランド配線１１２８及び第２チップ第１グランド配線１１２５がレベルシフタ１１２２に接続され、これらは保護回路１１２９を介して接続されている。第１チップ１１１０と第２チップ１１２０の電位値は同一、もしくは、異なる電位値であることができる。

本形態において、第１チップ１１１０の内部回路部と第２チップ１１２０の内部回路部間において異なる電源系が構成されている。また、第１チップ１１１０の回路（内部回路及び入入出力回路部）と第２チップの入出力回路部１１２１の間で信号の受け渡しが行われ、これらは共通の電源系に含まれ、電源及びグランド電位が同一である。図１１に示すように、入出力回路部１１２１と信号の受け渡しを行う第１チップ１１１０の回路の電源とグランドが第２チップ１１２０に引き込まれ、入出力回路部１１２１には引き込まれた電源・グランドが供給されている。チップ間のＥＳＤ放電において、ＥＳＤ電流は主に共通化された電源配線・グランド配線（電力供給配線）を流れるため、チップ間における入出力回路間の電位差を小さくすることができる。このため、チップ間で信号の受け渡しを行う入出力回路部のトランジスタ破壊を防止する、あるいは、そのためのＥＳＤ保護回路を低減することができる。

実施の形態８
図１２は、本形態における半導体集積回路装置の回路構成の概略を説明するブロック図である。図１２は、図１０に示されたＳＩＰに適用される回路構成を平面図に展開して示している。第２チップへの電源及びグランド電位の供給は、第１チップ内の配線を介して行われる。図１２に示すように、第１チップ１２１０は、第１回路部１２１１と第２回路部１２１２を備えている。第１回路部１２１１と第２回路部１２１２は、異なる電源系に含まれている。これらの電位値は、同一もしくは異なるものであることができる。第１回路部１２１１へは第１チップの第１電源配線１２１３及び第１グランド配線１２１４から電力が供給される。第１チップの第２回路部１２１２へは、第１チップの第２電源配線１２１５及び第２グランド配線１２１６から電力が供給される。第１及び第２電源配線１２１３、１２１５、第１及び第２グランド配線１２１４、１２１６は、ボンディング・パッド１１１３を介して、外部と接続されている。

第２チップ１２２０は、第１回路部１２２１と第２回路部１２２２を備えている。第２チップの第１回路部１１２１は第１チップの第１回路部１２１１と信号の受け渡しを行い、第２チップの第２回路部１２２２は、第２チップの第２回路部１２１２と信号の受け渡しを行う。また、第２チップの第１回路部１２２１へは、第１チップの第１回路部１２１１の電源とグランドが引き込まれ、これらには、同一の電源及びグランド電位が供給される。同様に、第２チップの第２回路部１２２２へは、第１チップの第２回路部１２１２の電源とグランドが引き込まれ、これらには、同一の電源及びグランド電位が供給される。

具体的には、第１チップの第１電源配線１２１３と第２チップの第１回路部へ電力供給する電源配線１２２３は、チップ間接続配線（配線及びパッドなどの端子を含む）を介して接続されている。チップ間配線には、寄生の抵抗成分１２５１が存在しているが、電源配線１２１３、１２２３は保護素子を介することなく接続されている。同様に、第１チップの第１グランド配線１２１４と第２チップの第１回路部へ電力供給するグランド配線１２２４は、保護素子を介することなく接続されている。このように、第２チップの第１回路部１２２１への電源、グランド電位は、第１チップの第１回路部１２１１の電源配線、グランド配線を介して供給されている。

第１チップの第２回路部１２１２及び第２チップの第２回路部１２２２の電源・グランド系についても、上記第１及び第２チップの第１回路部１２１１、１２２１と同様の構成となっている。第１チップ１２１０と第２チップ１２２０の間において、第２回路部の電源配線１２１５、１２２５、及び、グランド配線１２１６、１２２６のそれぞれは、保護素子を介することなく、チップ間配線によって接続されている。

このように、第１チップ１２１０及び第２チップ１２２０のそれぞれが、電源系の異なる回路部（第１回路部１２１１、１２２１と第２回路部１２１２、１２２２）を備えている場合において、第１及び第２チップ間において信号の受け渡しを行う回路部間（第１回路部１２１１、１２２１の間、及び、第２回路部１２１２、１２２２の間）において、電源系は共通である。チップ間のＥＳＤ放電において、ＥＳＤ電流は主に共通化された電源配線・グランド配線（電力供給配線）を流れるため、チップ間で信号の受け渡しを行う回路部のトランジスタ破壊を防止する、あるいは、そのためのＥＳＤ保護回路を低減することができる。

実施の形態９
図１３は、本形態における半導体集積回路装置の回路構成の概略を説明するブロック図である。図１３は、図１０に示されたＳＩＰに適用される回路構成を平面図に展開して示している。第１チップ１３１０は、主要回路の一つである第１内部回路部１３１１と、主要回路の一つである第２内部回路部１３１２を備えている。第１内部回路部１３１１と第２内部回路部１３１２は、異なる電源系に含まれている。これらの電位値は、同一もしくは異なるものであることができる。

第１内部回路部１３１１へは第１電源配線１３１３及び第１グランド配線１３１４から電力が供給される。第２内部回路部１３１２へは、第２電源配線１３１５及び第２グランド配線１３１６から電力が供給される。第１、第２電源配線１３１３、１３１５及び第１、第２グランド配線１３１４、１３１６は、ボンディング・パッド１１３１を介して、外部と接続されている。

第１チップ１３１０は、さらに、第１内部回路部１３１１と第２チップの回路部の間において信号のインターフェース回路として機能する入出力回路部１３１７を備えている。入出力回路部１３１７は、第１内部回路部１３１１及び第２内部回路部１３１２とは異なる電源系に含まれ、第３の電源配線１３１８及び第３のグランド配線１３１９から電源電位及びグランド電位が供給される。第３の電源配線１３１８及びグランド配線１３１９は、ボンディング・パッド１１１３を介して外部回路に接続されている。また、第３の電源配線１３１８及び第３のグランド配線１３１９は、第２チップ１３２０とチップ間接続配線を介して接続される。尚、図１３においては、第１内部回路部１３１１と入出力回路部１３１７の間のレベルシフタは省略されている。

第２チップ１３２０は回路部１３２１を備えている。図に明示しないが、回路部１３２１は入出力回路部と主要回路部としての内部回路部を有している。回路部１３２１（の入出力回路部）は、第１チップの入出力回路部１３１７と信号の受け渡しを行う。回路部１３２１への電力は、第１チップの第３電源配線１３１８及び第３グランド配線１３１９を介して供給される。第２チップ１３２０には、電源配線１３２２とグランド配線１３２３が形成されており、これらは、第３の電源配線１３１８及び第３のグランド配線１３１９と、チップ間接続配線によって接続される。チップ間接続配線は寄生抵抗成分１３５１を含んでいるが、第２チップの電源配線１３２２とグランド配線１３２３のそれぞれは、第３の電源配１３１８線及び第３のグランド配線１３１９のそれぞれと、保護回路を介することなく接続されている。これによって、第１チップの入出力回路部１３１７と第２チップ１３２０は回路部１３２１の電源系が共通化される。

上記のように、第１チップの第１回路部１３１１と第２チップの回路部１３２１は異なる電源系に含まれ、これらの回路間において信号の入出力が行われる。さらに、第１チップ１３１０上には、上記回路間の信号のインターフェースを行う入出力回路部１３１７が形成されている。第１チップの入出力回路部１３１７と第２チップの回路部１３２１（入出力回路部と内部回路部を含む）は、同一の電源系に含まれており、入出力回路部１３１７に電源、グランド電位を供給する第３電源配線・グランド配線１３１８、１３１９を介して、第２チップの回路部１３２１に電力が供給されている。チップ間のＥＳＤ放電において、ＥＳＤ電流は主に共通化された電力供給線としての電源配線（１３２２、１３１８）・グランド配線（１３２３、１３１９）を流れるため、チップ間で信号の受け渡しを行う入出力回路のトランジスタ破壊を防止する、あるいは、そのためのＥＳＤ保護回路を低減することができる。

実施の形態１０
図１４は、本形態における半導体集積回路装置の回路構成の概略を説明するブロック図である。図１４は、図１１に示された回路構成に加え、チップ間において、第１チップ及び第２チップの入出回路部を迂回して形成された電源配線及びグランド配線経路を備えている。尚、図１１における保護回路１１２９を介した接続は、本例ではなされていない。図１４を参照して、第１チップ１１１０は、内部回路部１４１１と、第２チップ１１２０との間で信号の入力及び／もしくは出力を行う入出力回路部１４１２と、を有している。内部回路部１４１１と入出力回路部１４１２の電源及びグランドは共通化されており、これら回路部は、電源配線１１１１とグランド配線１１１２の間において電力を供給されている。

第２チップの入出力回路部１１２１は、第１チップの入出力回路部１４１２との間で信号の入力及び／もしくは出力を行う。第２チップの入出力回路部１１２１の電源及びグランドは第１チップの入出力回路部１４１２と共通化されており、これらは共通の電源系に含まれている。図１４に示すように、第１チップの電源配線１１１１は分岐し、一方の配線経路は、第１チップの入出力回路部１４１２と第２チップの入出力回路部１１２１へ電源電位を供給する。もう一方の配線経路は、ＥＳＤ放電用経路として、チップ間配線を介して第２チップ１１２０の内部回路部１１２３の電源配線１１２４に保護回路１４４１を介して接続される。

第１チップの電源配線１１１１から分岐した電源配線１４１３は第１チップの入出力回路部１４１２を迂回し、これに接続されず、入出力回路部１４１２に電源電位を供給していない。分岐した電源配線１４１３は、チップ間接続配線を介して、第２チップの配線１４２１に接続されている。第２チップの配線１４２１は、保護回路１４４１を介して、配線１４２２によって第２チップ内部回路１１２３の電源配線１１２４に接続される。第２チップの配線１４２１及び１４２２によって規定される経路は、第２チップの入出力回路部１１２１へ電力供給を行うことなく、入出力回路部１１２１を迂回して形成されている。

グランド配線についても同様の構成となっている。第１チップのグランド配線１１１２は分岐し、一方の配線経路は、第１チップの入出力回路部１１４２及び第２チップの入出力回路部１１２１へグランド電位を供給し、もう一方の配線経路は、ＥＳＤ放電用経路として、チップ間配線、保護回路１４４２を介して第２チップ内部回路１１２３のグランド配線に接続される。グランド配線１１１２から分岐したグランド配線１４１４は第１チップの入出力回路部１４１２を迂回し、これに接続されず、入出力回路部１４１２にグランド電位を供給していない。

第１チップの分岐したグランド配線１４１４は、チップ間接続配線を介して、第２チップの配線１４２３に接続される。第２チップの配線１４２３は、保護回路１４４２、配線１４２４を介して、第２チップ内部回路１１２３のグランド配線１１２５に接続されている。このように、第２チップ１１２０において、内部回路１１２３に電力供給するグランド配線１１２５は分岐し、ＥＳＤ放電用の配線経路が形成されている。この配線経路を構成する配線１４２３、配線１４２４は、第２チップの入出力回路部１１２１を迂回し、これに接続されず、入出力回路部１１２１に電力を供給していない。

本形態において、第２チップの内部回路部の電源配線１１２４と、第１チップの内部回路部の電源配線１１１１との間において、第１及び第２チップの入出力回路部１４１２、１１２１に接続されず、これらを迂回するＥＳＤ放電用の経路が形成されている。同様に、第２チップ内部回路部のグランド配線１１２５と、第１チップ内部回路部のグランド配線１１１２との間において、第１及び第２チップの入出力回路部１４１２、１１２１に接続されず、これらを迂回するＥＳＤ放電用の経路が形成されている。外部接続端子（ボンディング・パッド）及びチップ間を流れるＥＳＤ電流は、主にこのＥＳＤ放電用経路を流れるので、チップ間で信号の受け渡しを行うインターフェース回路のトランジスタ破壊を防止する、あるいは、このためのＥＳＤ保護回路を低減することができる。尚、本例においては第２チップの内部回路部１１２３と第１チップの内部回路部１４１１の電源系が異なるが、本発明を、これらが共通化された回路構成に適用することも可能である。

実施の形態１１
図１５は、本形態における半導体集積回路装置の回路構成の概略を説明するブロック図である。図１５は、図１３に示された回路構成に加え、第１チップの入出力回路部と第２チップの入出力回路部の電源・グランド配線を、チップ間接続を介して直接に接続する配線経路が形成されている。図１５を参照して、１５１１は、第１チップ１３１０において、内部回路部１３１１と入出力回路部との間のレベルシフタである。第２チップは内部回路１５２１と、第１チップとの間で信号の入力及び／もしくは出力を行う入出力回路部１５２２を有している。第２チップの入出力回路部１５２２は、第１チップの入出力回路部１３１７との間で信号の入力及び／もしくは出力を行う。

第１チップの第３電源配線１３１８は分岐し、一方の配線経路は第２チップの内部回路部１５２１へ電源電位を供給し、もう一方の配線経路は第１チップの入出力回路部１３１７及び第２チップの入出力回路部１５２２へ電源電位を供給する。具体的には、第３電源配線１３１８は第１チップ内において分岐され、一方の電源配線１５１２は第１チップの入出力回路部１３１７に接続され、電力を供給する。さらに、電源配線１５１２は、チップ間接続配線を介して、第２チップの入出力回路部１５２２に電力を供給する電源配線１５２３に接続されている。電源配線１５１２と電源配線１５２３は、保護回路を介することなく接続され、電源系が共通化されている。

第３電源配線１３１８のもう一方の配線経路は、チップ間接続配線を介して第２チップ内部回路部に電力供給する電源配線１３２２に接続されている。第２チップ１３２０において、第２チップ内部回路部の電源配線１３２２と電源配線と、入出力回路部１５２２の電源配線１５２３とは、保護回路１５４１を介して接続されている。

グランド配線についても、上記電源配線と同様の構成となっている。第１チップの第３グランド配線１３１９は分岐し、一方の配線経路は第２チップの内部回路部１５２１へ電力を供給し、もう一方の配線経路は第１チップの入出力回路部１３１７及び第２チップの入出力回路部１５２２へ電力を供給する。具体的には、第３グランド配線１３１９は第１チップ１３１０内において分岐され、一方のグランド配線１５１３は第１チップの入出力回路部１３１７に接続され、グランド電位を供給する。さらに、第１チップの入出力回路部１３１７のグランド配線１５１３は、チップ間接続配線を介して、第２チップの入出力回路部１５２２へグランド電位を供給するグランド配線１５２４に接続されている。グランド配線１５１３とグランド配線１５２４は保護回路を介することなく接続され、電源系は共通化されている。

もう一方の第３グランド配線１３１９の配線経路は、チップ間接続配線を介して第２チップの内部回路部１５２１に電力供給するグランド配線１３２３に接続されている。第２チップにおいて、内部回路部のグランド配線１３２３と、入出力回路部１５２２のグランド配線１５２４とは、保護回路１５４２を介して接続されている。

上記のように、第２チップの入出力回路部へ電力供給する電源配線・グランド配線経路と、第２チップの主要回路部である内部回路部１５２１へ電力供給する電源配線・グランド配線とは、別に形成されている。第１チップの電力供給配線１３１８、１３１９と、第２チップの内部回路部１５２１の電力供給配線１３２２、１３２３を接続する配線経路は、第１及び第２チップの入出力回路部に接続されることなく、これらを迂回するように形成されている。これによって、第２チップの内部回路部１５２１からのＣＤＭ放電電流は、主にこの配線経路を介して放電される。一方、第２チップの入出力回路部１５２２の電源配線・グランド配線の浮遊容量は、第２チップの内部回路部１５２１の電源配線・グランド配線よりも小さいので、入出力回路部間のＣＤＭ放電電流が小さくなり、チップ間で信号の受け渡しを行う回路のトランジスタ破壊を防止する、あるいは、ＥＳＤ保護回路を低減することができる。尚、上記例においては、第１チップの内部回路部１３１１と第２チップの内部回路部１５２１は異なる電源系に属するが、本発明をこれらの回路の電源系が共通化された回路構成に適用することも可能である。

実施の形態１２
図１６は、図１５に示された回路構成において、第１チップの入出力回路部１３１７付近の好ましい回路構成を示している。図１６において、１６０１は入出力回路部内の各回路要素、１６０２は各回路要素の第２チップ１３２０とのチップ間信号接続点である。各回路要素１６０１には、電源配線１５１２及びグランド配線１５１３から電力が供給されている。１６０３は、第２チップの内部力回路部１５２１へ電源電位を供給する電源配線１３１８の接続点を示して、１６０４は、第２チップの内部回路部１５２１へグランド電位を供給するグランド配線１３１９の接続点を示している。接続点１６０３、１６０４は、第１チップの入出力回路部１３１７と外部接続点（ボンディング・パッド１１３１）との間に形成される。

１６０５は、電源配線１５１２における、第２チップの入出力回路部１５２２へ電源電位を供給する電源配線１５２３との接続点である。電源配線１５１２には、複数の接続点１６０５が設けられている。好ましくは、各チップ間信号接続点１６０２の間に、電源配線の接続点１６０５が配置される。グランド配線１５１３についても同様に構成されている。１６０６は、グランド配線１５１３における、第２チップの入出力回路部１５２２へグランド電位を供給するグランド配線１５２４との接続点である。グランド配線１５１３には、複数の接続点が設けられている。好ましくは、各チップ間信号接続点１６０２の間に、グランド接続点１６０６が配置される。このように、電源配線もしくはグランド配線に関して、第１及び第２チップの入出力回路部間において複数のチップ間接続点及びチップ間接続配線を形成することによって、第１及び第２チップの入出力回路部間の寄生抵抗を小さくすることができる。
尚、上記図１１−１５を参照して、ＳＩＰにおける回路構成について説明したが、図１１−１５において、チップ内の異なる電源・グランド間、電源・電源間、あるいはグランド・グランド間に保護回路を形成することができる。上記説明においてこれらは省略されているが、これら保護回路を有する回路構成に本発明を適用することが、もちろん可能である。

その他の形態
本発明に係る半導体集積回路装置の設計方法について説明する。上記実施の形態において、高いＥＳＤ耐量を得ることができるＬＳＩチップ回路構成が説明された。これら回路構成を得るためには、ＬＳＩチップの設計段階において、ＥＤＳ耐量を考慮した設計を行うことが必要となる。一つには、レイアウト設計のためにＥＳＤサージ電流が抜ける経路上の抵抗を小さくする回路構成を予め作りこむことで、高いＥＳＤ耐量を持つＬＳＩを、ＬＳＩの内部回路構成によらず、自動レイアウト設計することが可能となる。あるいは、ＥＳＤサージ電流パスが入出力回路部の接続点を迂回するように自動レイアウト設計されることで、高いＥＳＤ耐量のＬＳＩチップを設計することができる。本発明に係る半導体集積回路装置を設計するために、ＥＳＤ耐量が弱い箇所を見つけ出すことが必要となる。複数の電源系を備える回路においては、異なる電源系間で信号の受け渡しを行う入出力回路部見つけ出すことが必要であり、特に、異なる電源系から信号を入力するトランジスタを見つけることが重要である。

図１７は、半導体集積回路装置の設計装置の論理を示す構成図である。図１７において、１７０１はセルの形状やピン配置など、多くのセルに関する情報を格納する

セルライブラリ、１７０２はセル配置において予め設定されている配置ルールである。１７０３は入力された回路データ１７０４から、セルがレイアウトされた回路データ１７０５を生成する配置設計部である。配置設計部１７０３は、予め用意されているセルライブラリと配置ルールに基づいて、セルがレイアウトされた回路データ１７０５を生成する。配置設計部１７０３は、素子／回路特定部１７０６と配置設計処理部とを備えている。素子／回路特定部１７０６は、回路データ１７０４とセルデータに基づき、異なる電源系間で信号の受け渡しを行う入出力回路部、もしくは入出力回路部内の特定の回路を見つけ出す機能を備えている。配置設計処理部１７０７は、回路全体の配置設計において、特定された入出力回路部を、予め定められた配置ルール１７０２に従って、配置することができる。

レイアウト設計にける、素子／回路特定部１７０６の処理について説明する。異なる電源系から信号を入力するトランジスタを見つける処理の一つは、次の処理フローにより構成することができる。まず、レイアウト設計するトランジスタ回路データ１７０４を取得する。回路データにおいて、少なくとも１端子が電源端子に接続された素子は、電源に接続されていない端子も電源に接続されるよう接続情報を変更する、又は、その素子をショートさせる。例えば、ドレイン、ゲート、ソース、バックゲートの内、ソースが電源端子に接続されたＭＯＳトランジスタは、ドレイン、ゲート、バックゲートも電源に接続する。尚、接続情報を変更して素子をショートさせるのではなく、予め接続をショートさせたセルを用意しておき、そのセルと入れ替えることも可能である。

次に、電源パッドにテキストを打つ。このとき、異なる電源パッドには異なるテキストが打たれる。最後に、異なるテキストが打たれた端子同士がショートしている接続点を見つける。この接続点が、異なる電源系から信号を入力する素子と特定される。異なる電源系から信号を入力する素子が特定されると、異なる電源系間で信号の受け渡しを行う入出力回路部を特定することができる。

素子と入出力回路部とが特定されると、上記実施の形態において説明された回路構成を行うように、予め定められた配置ルール１７０２に基づいて、配置設計処理部１７０７によってレイアウト設計がなされる。例えば、異なる電源系の入出力回路が近傍域内に配置され、異なる電源系の境界に配置されるよう設計される。あるいは、入力回路と出力回路との間のＥＳＤ配線遅延が小さくなるように設計される。ＥＳＤ配線遅延は、例えば、配線長の長さを小さくし、あるいは配線幅の増加や抵抗を下げるよう設計することによって小さくすることができる。電源配線、グランド配線及び保護素子に関して上記に説明された各接続態様についても、ＥＳＤに関する設計ルールとして明示的に示されたルールに基づいて、回路設計がなされる。又、異なる電源系から信号を入力するＭＯＳトランジスタを特定することによって、ゲート絶縁膜破壊を防止する保護素子としてのクランプ素子を備えるセルを追加する、あるいはそのようなセルと入れ替える設計を行うことができる。

図１８は、本形態の設計装置１８００のハードウェア構成の一例を示す。設計装置の機能はＣＰＵ１８１０、ＲＯＭ１８２０、ＲＡＭ１８３０、ハードディスクドライブ１８４０、及び外部記憶装置としてのＣＤ−ＲＯＭ１８５０ドライブを備える計算機と、計算機上で実行されるプログラムとの連携により実現される。セルライブラリ８０１及び配置ルール８０２は、ハードディスク１８４０内に予め記憶しておくことができる。設計装置の機能を実現するプログラムは計算機を、素子／回路特定部１７０６、配置設計処理部１７０７、セルライブラリ格納部、配置ルール格納部として機能させることができる。プログラムもしくは必要なデータは、フレキシブルディスク、ＣＤ−ＲＯＭのほか、光ディスク、光磁気ディスク、テープ媒体など、様々な記録媒体に記録することができる。

以上のように、本実施の形態によれば、高いＥＳＤ耐量を実現するＬＳＩを容易に設計できる設計方法を提供することができる。特に、高いＥＳＤ耐量を持つＬＳＩを自動レイアウト設計可能とする設計方法を提供することができる。あるいは、ＥＳＤサージ電流が抜ける経路の抵抗を予め小さくする工夫を作りこむことで、自動設計時の制約をなくすことができる。

１０１ 第１電源系回路部、１０３ 第１電源系内部回路部、１０４ 第１電源系入出力回路部、１０４ 第１電源系入出力回路、１０５ 第１電源系電源パッド、１０６ 第１電源系電源配線、１０７、１０８ 第１電源系グランド・パッド、１０９ 第１電源系グランド配線、１１０ 第２電源系内部回路部、１１１ 第２電源系入出力回路部、１１２ 第２電源系電源パッド、１１３ 第２電源系電源配線、１１４、１１５ 第２電源系グランド・パッド、１１６ 第２電源系グランド配線、１１７ ＥＳＤ保護素子、２０１ 電源保護回路、２０２ 電源保護回路、２０３ 出力インバータ、２０４ 入力インバータ、２０５ 信号配線、４０１ デジタル回路部、４０２ アナログ・マクロ、４０３ アナログ内部回路、４０４ 入出力回路部、４０５ 第１電源系の入出力回路部、４０６ 第２電源系の入出力回路部、４０７ 第１電源系出力インバータ、４０８ 第１電源系入力インバータ、４０９ 第２電源系出力インバータ、４１０ 第２電源系入力インバータ、５０１ ＶＤＤ１−ＧＮＤ１間保護素子、５０２ ＶＤＤ２−ＧＮＤ２間保護素子、６０１ ＶＤＤ１−ＧＮＤ２間保護素子、６０２ ＶＤＤ２−ＧＮＤ１間保護素子、７０１ ＶＤＤ１−ＧＮＤ１間保護素子、７０２ ＶＤＤ２−ＧＮＤ２間保護素子、８１０ 組み立て基板、８１１ ボンディング・パッド、８１２ ボール、８２０ チップ、８２１ ボンディング・パッド、８２２、８２３ 回路部、８３１ ボンディング・ワイヤ、９００ ＳＩＰ、９１０ 第１のチップ、９１１、９１２ ボンディング・パッド、９１３、９１４ 回路部、９２０ 第２チップ、９２１、９２２ ボンディング・パッド、９２３、９２４ 回路部、９３０ 組み立て基板、９３１、９３２ ボンディング・パッド、９３３、９３４ ボンディング・パッド、９３５ ボール、９４１ ボンディング・ワイヤ、９４２ ボンディング・ワイヤ、１０００ ＳＩＰ、１０１０ 第１チップ、１０１１、１０１２ 回路部、１０１３ 接続パッド、１０２０ 第２チップ、１０２１、１０２２ 回路部、１０２３ 接続パッド、１０２５、１０２６ ボンディング・パッド、１０３０ 組み立て基板、１０３３、１０３４ ボンディング・パッド、１０３５ ボール、１０４２ ボンディング・ワイヤ、１１１０ 第１チップ、１１１１ 電源配線、１１１２ グランド配線、１１１３ ボンディング・パッド、１１２０ 第２チップ、１１２１ 入出力回路部、１１２２ レベルシフタ、１１２３ 内部回路部、１１２９ 保護回路、１１３０ 組み立て基板、１１３１ ボンディング・パッド、１１３２ 内部配線、１１３５ ボール、１１４１ ボンディング・ワイヤ、１１５１ 寄生抵抗成分、１２１０ チップ、１２１１、１２１２ 回路部、１２１３ 電源配線、１２１４ グランド配線、１２１５ 電源配線、１２１６ グランド配線、１２２０ チップ１２２１、１２２２ 回路部、１２２３ 電源配線、１２２４ グランド配線、１２２５ 電源配線、１２２６ グランド配線、１２５１ 寄生抵抗成分、１３１０ チップ、１３１１ 内部回路部、１３１２ 内部回路部、１３１３ 電源配線、１３１４ グランド配線、１３１５ 電源配線、１３１６ グランド配線、１３１７ 入出力回路部、１３１８ 電源配線、１３１９ グランド配線、１３２０ チップ、１３２１ 回路部、１３２２ 電源配線、１３２３ グランド配線、１３５１ 寄生抵抗成分、１４１１ 内部回路部、１４１２ 入出力回路部、１４１３ 電源配線、１４１４ グランド配線、１４２１ 電源配線、１４２２ 電源配線、１４２３ グランド配線、１４２４ グランド配線、１４４１、１４４２ 保護回路、１５１１ レベルシフタ、１５１２ 電源配線、１５１３ グランド配線、１５２１ 内部回路部、１５２２ 入出力回路部、１５２３ 電源配線、１５２４ グランド配線、１５４１、１５４２ 保護回路、１６０１ 入出力回路部内の回路要素、１６０２ 回路要素の第２チップとのチップ間信号接続点、１６０３ 第２チップの内部力回路部へ電源電位を供給する電源配線の接続点、１６０４、第２チップの内部回路部へグランド電位を供給するグランド配線の接続点、１６０５ 電源配線における、第２チップの入出力回路部へ電源電位を供給する電源配線との接続点、１６０６ グランド配線における、第２チップの入出力回路部へグランド電位を供給するグランド配線との接続点

Claims (13)

1. 一つのパッケージ内に実装される第１チップと第２チップを有する半導体集積回路装置であって、
   前記第１チップは、第１内部回路部と第１インターフェース回路部を備え、
   前記第２チップは、第２内部回路部と第２インターフェース回路部を備え、
   前記第１内部回路部と第２内部回路部とは電源系が異なり、
   前記第１内部回路部と第２内部回路部は、前記第１インターフェース回路部と前記第２インターフェース回路部を介して信号の入力及び／もしくは出力を行い、
   前記第１インターフェース回路部と前記第２インターフェース回路部の電源系は共通化されている、
   半導体集積回路装置。
2. 前記第１内部回路と前記第１インターフェース回路部の電源系は共通化されている、請求項１に記載の半導体集積回路装置。
3. 前記前記第１内部回路への電力は、前記第１チップに形成された外部端子を介して供給され、
   前記前記第２内部回路への電力は、前記第２チップに形成された外部端子を介して供給される、
   請求項２に記載の半導体集積回路装置
4. 前記第１チップは、前記第１インターフェース回路部へ電力を供給する電力供給配線をさらに備え、
   前記電力供給配線を介して前記第２内部回路部へ電力が供給され、前記第１インターフェース回路部と前記第２内部回路部の電源系が共通である、
   請求項１に記載の半導体集積回路装置。
5. 前記第２インターフェース回路部と前記第２内部回路部とは電源系が異なる、請求項４に記載の半導体集積回路装置。
6. 前記第２チップは、前記第２インターフェース回路部へ電力供給する第１の電力供給配線と、前記第２内部回路部へ電力供給する第２電力供給配線を供え、
   前記第１の電力供給配線と前記第２電力供給配線は保護回路を介して接続されている、
   請求項５に記載の半導体集積回路装置。
7. 一つのパッケージ内に実装される第１チップと第２チップを有する半導体集積回路装置であって、
   前記第１チップは、第１インターフェース回路部と、前記第１インターフェース回路部への電力を伝送する第１電力供給配線と、を備え、
   前記第２チップは、第２内部回路部と、前記第２内部回路部への電力を伝送する第２電力供給配線と、第２インターフェース回路部と、を備え、
   前記第１インターフェース回路部と第２内部回路部は、前記第２インターフェース回路部を介して信号の入力及び／もしくは出力を行い、
   前記第１電力供給配線から、前記第１及び第２インターフェース回路部に電力を供給する配線経路が形成され、
   前記第１電力供給配線と前記第２電力供給配線とを結び、前記第１及び第２インターフェース回路部を迂回する配線経路が形成されている、
   半導体集積回路装置。
8. 前記第１電力供給配線と前記第２電力供給配線とは保護回路を介して接続されている、請求項７に記載の半導体集積回路装置。
9. 前記第１電力供給配線と前記第２電力供給配線とは保護回路を介することなく接続され、共通の電源系に属している、請求項７に記載の半導体集積回路装置。
10. 前記第１及び第２インターフェース回路部に電力を供給する配線経路と、前記第２電力供給配線とは、保護回路を介して接続されている、請求項９に記載の半導体集積回路装置。
11. 前記第１電力供給配線と前記第２電力供給配線とを結び前記第１及び第２インターフェース回路部を迂回する配線経路と、前記第１電力供給配線との接続点は、前記第１インターフェース回路部と前記第１電力供給配線が接続される外部端子との間にある、請求項９に記載の半導体集積回路装置。
12. 前記第１電力供給配線には、前記第１及び第２インターフェース回路部に電力を供給する複数の接続点が形成されている、請求項９に記載の半導体集積回路装置。
13. 一つのパッケージ内に実装される第１チップと第２チップを有する半導体集積回路装置であって、
    前記第１チップは、第１インターフェース回路部と、前記１インターフェース回路部に接続され前記第１インターフェース回路部に電力を供給する電力供給配線と、を備え、
    前記第２チップは、前記第１インターフェース回路部との間において信号の入力及び／もしくは出力を行い、前記電力供給配線を介して電力を供給される第２インターフェース回路部を備え、
    前記電力供給配線は、前記第２インターフェース回路部へ電力供給する複数の接続点を備えている、
    半導体集積回路装置。

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