CN116072669A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括被布置在芯片上的输入/输出单元、IO电源单元、核心电源单元和核心逻辑电路，并且核心电源单元包括ESD保护电路。输入/输出单元包括电平移位器电路，并且电平移位器电路被布置在输入/输出单元中。核心逻辑电路被布置在输入/输出单元的外部。核心电源单元未被布置在与输入/输出单元相同的行中，而是被布置在于第一区域与第二区域之间设置的第三区域中，在第一区域中布置输入/输出单元和IO电源单元，在第二区域中布置核心逻辑电路。

Description

半导体器件
相关申请的交叉引用
于2021年10月29日提交的日本专利申请No.2021-178382的公开内容(包括说明书、附图和摘要)通过引用被整体并入本文中。
技术领域
本公开涉及一种半导体器件，并且提供一种有效地应用于具有ESD(静电放电)保护电路的半导体器件的技术。
背景技术
如在日本未审专利申请公开No.2020-161721(专利文件1)中所述，已知一种半导体器件，其中从半导体器件的外部输入到输入/输出焊盘电极的信号经由包括ESD保护元件(也称为ESD保护电路)和输入逻辑电路输入/输出单元以及电平移位电路的被循序地传送到内部电路。此外，如在国际专利公开No.2016/203648(专利文件2)中所述，已知一种半导体器件，其中输入/输出单元和电源单元被布置在沿半导体芯片的外围端而设置的IO区域中，并且内部电路被设置在由半导体芯片的IO区域围绕的中心区域中。
下面列出了所公开的技术。
[专利文件1]日本未审专利申请公开No.2020-161721
[专利文件2]国际专利公开No.2016/203648
发明内容
当通过向半导体器件施加ESD浪涌来执行测试时，在某些情况下，电平移位器电路可能在ESD保护电路之前被破坏。
本公开的目的是提供一种技术，该技术能够确保所期望的ESD电阻，而不会在ESD保护电路之前破坏诸如电平移位器电路的内部电路。
根据本说明书的描述和附图，其它目的和新颖特征将是明显的。
下面将简要描述本公开中的代表性实施例的概要。
根据本公开的实施例，半导体器件包括被布置在芯片上的输入/输出单元、IO电源单元，核心电源单元和核心逻辑电路，并且核心电源单元包括ESD保护电路。输入/输出单元包括电平移位器电路，并且电平移位器电路被布置在输入/输出单元中。核心逻辑电路被布置在输入/输出单元的外部。核心电源单元未被布置在与输入/输出单元相同的行中，而是被布置在第三区域中，该第三区域被设置在第一区域与第二区域之间，输入/输出单元和IO电源单元被布置在第一区域中，核心逻辑电路被布置在第二区域中。
利用根据上述实施例的半导体器件，可以确保所期望的ESD电阻，而不会在ESD保护电路之前破坏诸如电平移位器电路的内部电路。
附图说明
图1是根据比较示例的半导体器件的示意性框图。
图2是图1所示的半导体器件的示意性布局图。
图3是根据一个示例的半导体器件的示意性框图。
图4是图3所示的半导体器件的示意性布局图。
图5是其中形成有图3中的半导体器件的半导体芯片的示意性平面图。
具体实施方式
在下文中，将参考附图描述实施例和示例。然而，在以下描述中，相同的组件由相同的附图标记表示，并且在一些情况下将省略其重复描述。注意，为了使描述更清楚，附图与实际方面相比可以示意性地示出，但是它们仅仅是示例，并不限制对本发明的解释。
(实施例)
在描述根据本公开的实施例和示例之前，将参考图1和图2描述根据本公开所研究的技术(以下称为比较示例)的半导体器件，以便容易理解本公开。图1是根据比较示例的半导体器件的示意性框图。图2是图1所示的半导体器件的示意性布局图。
半导体器件10S包括在由单晶硅等制成的矩形半导体芯片的外围部分中的输入/输出单元(IOC)11、第一电源单元(IO电源单元IOPC)12(IO电源单元12A、IO电源单元12B)、以及第二电源单元(核心电源单元CPC)13(核心电源单元13A、核心电源单元13B)。其中布置有输入/输出单元11以及电源单元12和13的区域被称为IO区域。IO区域在平面图中沿着半导体芯片的芯片端的四边提供。半导体器件10S还包括作为核心逻辑电路(CORE-LOG)的内部电路14。其中布置有内部电路14的核心逻辑区域是半导体芯片的中心部分，并且是由IO区域围绕的区域。
输入/输出单元11是被连接到一个输入/输出焊盘的输入/输出电路的形成区域。电源单元12和13中的每一者是ESD保护电路(CESD，ESD)的形成区域，该ESD保护电路保护半导体器件免受ESD(静电放电)和噪声的影响、以及用于将电源电位(VDDIO，VDD)或接地电位(VSSIO，VSS)提供到芯片中的布线。由于需要均匀地减小电源阻抗，电源单元12和13被布置为针对多个输入/输出单元11中的每个输入/输出单元而分布，并且被相邻地布置在输入/输出单元11与输入/输出单元11之间。
电源电位(VDDIO，VDD)包括输入/输出单元11的第一电源电位VDDIO和内部电路14的第二电源电位VDD。类似地，接地电位(VSSIO，VSS)包括输入/输出单元11的第一接地电位VSSIO和内部电路14的第二接地电位VSS。第一电源电位VDDIO可以被呈现为比第二电源电位VDD大的电位(VDDIO>VDD)。第一电源电位VDDIO、第一接地电位VSSIO、第二电源电位VDD和第二接地电位VSS经由电源布线被提供给输入/输出单元11。第二电源电位VDD和第二接地电位VSS经由电源布线被提供给内部电路14。
IO电源单元12A包括ESD保护电路(ESD)和桥电路15，并且将第一电源电位VDDIO提供给电源布线。IO电源单元12B包括ESD保护电路(ESD)和桥电路15，并且将第一接地电位VSSIO提供给电源布线(也称为接地布线)。
核心电源单元13A包括ESD保护电路(CESD)和桥电路15，并且将第二电源电位VDD提供给电源布线。核心电源单元13B包括ESD保护电路(CESD)和桥电路15，并且将第二接地电位VSS提供给电源布线(也称为接地布线)。
ESD保护电路(ESD)被连接在向其提供第一电源电位VDDIO的电源布线与向其提供第一接地电位VSSIO的电源布线之间。ESD保护电路(CESD)被连接在向其提供第二电源电位VDD的电源布线与向其提供第二接地电位VSS的电源布线之间。
桥电路15被连接在向其提供第一接地电位VSSIO的电源布线与向其提供第二接地电位VSS的电源布线之间，并且包括双向二极管对，该双向二极管对将向其提供第一接地电位VSSIO的电源布线和向其提供第二接地电位VSS的电源布线连接。一个二极管的阳极被连接到向其提供第一接地电位VSSIO的电源布线，而其阴极被连接到向其提供第二接地电位VSS的电源布线。另一个二极管的阳极被连接到向其提供第二接地电位VSS的电源布线，而其阴极被连接到向其提供第一接地电位VSSIO的电源布线。
输入/输出单元11包含被连接到输入/输出端子(TIO)的输入/输出电路。输入/输出端子TIO、电源端子TVDD和TVDDIO以及接地端子TVSS和TVSSIO被分别布置在输入/输出单元11、IO电源单元12和核心电源单元13上，但是它们可以分别与输入/输出单元11、IO电源单元12和核心电源单元13分开布置。输入/输出端子TIO、电源端子TVDD和TVDDIO以及接地端子TVSS和TVSSIO被连接到键合布线等，并且也分别被称为输入/输出焊盘、电源焊盘和接地焊盘。
构成输入/输出单元11的输入/输出电路包括：构成ESD保护电路的二极管D1和D2、具有P沟道晶体管Q1和N沟道晶体管Q2(将输出信号传输到被连接到输入/输出端子TIO的信号布线)的输出电路、具有CMOS反相器(经由信号布线接收从输入/输出端子TIO输入的输入信号)的输入/输出逻辑电路IOL、以及电平移位器电路LSC。经由信号布线从输入/输出端子TIO输入的输入信号经由输入/输出逻辑电路IOL被输入到电平移位器电路LSC，并且在由电平移位器电路LSC进行电平转换之后被提供给内部电路14。另一方面，从内部电路14输出的信号被输入到电平移位器电路LSC，进行电平转换，被提供给输入/输出逻辑电路IOL，然后作为输出信号从具有P沟道晶体管Q1和N沟道晶体管Q2的输出电路被输出到输入/输出端子TIO。
P沟道晶体管Q1被连接在第一电源电位VDDIO的电源布线与来自输入/输出端子TIO的信号布线之间，并且N沟道晶体管Q2被连接在信号布线与第一接地电位VSSIO的接地布线之间。二极管D1的阳极被连接到来自输入/输出端子TIO的信号布线，其阴极被连接到第一电源电位VDDIO的电源布线。二极管D2的阳极被连接到第一接地电位VSSIO的接地布线，其阴极被连接到来自输入/输出端子TIO的信号布线。二极管D1被配置为使从输入/输出端子TIO引导的浪涌电流经由信号布线和第一电源电位VDDIO的电源布线流向电源端子VDDIO，并且二极管D2被配置为使从接地端子TVDDIO引导的浪涌电流经由第一接地电位VSSIO的接地布线和信号布线流向输入/输出端子TIO。输出电路可以是不具有P沟道晶体管Q1的所谓的开漏极型。此外，并不总是需要向输入/输出电路提供输出电路和输入电路。
电源单元12A和13A中的每一者包括与电源端子(TVDDIO，TVDD)相对应的ESD保护电路(CESD，ESD)，并且电源单元12B和13B中的每一者包括与接地端子(TVSSIO，TVSS)相对应的ESD保护电路(CESD，ESD)。
第一电源电位VDD10例如是1.8V(或3.3V)，第二电源电位VDD例如是0.8V。
当第一电源电位VDDIO为1.8V且第二电源电位VDD为0.8V时，(1)输出电路的晶体管Q1和Q2和输入/输出逻辑电路IOL仅由耐压为1.8V的MOSFET(也称为1.8V-MOS)组成，(2)内部电路14仅由耐压为0.8V的MOSFET(也称为核心MOS)组成，(3)电平移位器电路LSC由以混合方式提供的1.8V-MOS和核心MOS组成，(4)核心电源单元13A和13B保护内部电路14的核心MOS和电平移位器电路LSC的核心MOS，以及(5)IO电源单元12A和12B保护输出电路的晶体管Q1和Q2以及输入/输出逻辑电路IOL的1.8V-MOS。
图2示出了在IO电源单元12A和12B、两个输入/输出单元11、以及被布置在IO区域中的核心电源单元13A和13B与被布置在核心逻辑区域中的内部电路14之间的布置关系。在图2中，MOS晶体管T1和T2表示构成ESD保护电路(CESD)的晶体管，并且MOS晶体管T3和T4表示构成ESD保护电路(ESD)的晶体管。如图2所示，IO电源单元12A和12B、两个输入/输出单元11、以及核心电源单元13A和13B以此顺序被布置在IO区域中，并且内部电路14被布置在IO区域的上侧以便与IO区域相邻。
对于图1中的电源端子TVDD与接地端子TVSS之间的ESD浪涌，ESD电流如ESD电流Iesd所示地流动。结果，电平移位器电路LSC可能被破坏，该电平移位器电路LSC在规模上与用作内部电路14的核心逻辑电路相比是相对较小的。这是因为核心电源单元(13A，13B)中由R指示的部分的布线电阻劣化。
在7nm代中，由于核心MOS的电阻劣化和核心电源单元(13A，13B)中的布线电阻劣化的影响，在图2所示的单元布置方法中的ESD保护电路(CESD)之前破坏电平移位器电路LCS。因此，存在以下问题：不能实现针对车载产品所需的ESD电阻水平(人体模型(HBM)：2kV)。
本公开的半导体器件10是其中输入输出单元11、IO电源单元12(12A，12B)、核心电源单元13(13A，13B)以及核心逻辑电路14被布置在半导体芯片(101)上的半导体器件。核心电源单元13(13A，13B)包括ESD保护电路(CESD)。
输入/输出单元11包括电平移位器电路LSC，并且电平移位器电路LSC被布置在输入/输出单元11中。
核心逻辑电路14被布置在输入/输出单元11的外部。
核心电源单元13(13A，13B)未被布置在与输入/输出单元11相同的行中，而是被布置在第三区域(13R)中，该第三区域(13R)在输入/输出单元11和IO电源单元12(12A，12B)的第一区域(IO区域IOR)与核心逻辑电路14的第二区域(中心区域CER)之间。
另外，核心电源单元13(13A，13B)被形成为使得其外部尺寸的长边B2比IO电源单元12(12A，12B)的外部形状的长边B1短(B2<B1)，并且其外部尺寸的短边A2等于或大于IO电源单元12(12A，12B)的外部形状的短边A1(A2≥A1)。
另外，核心电源单元13(13A，13B)未被布置在输入/输出单元11与核心逻辑电路14之间，而是被布置在IO电源单元12(12A，12B)与核心逻辑电路14之间的第四区域(13RR)中。
因此，根据上述半导体器件，可以确保所期望的ESD电阻，而不会在ESD保护电路(CESD)之前破坏诸如电平移位器电路LSC的内部电路。
在7nm代的先进CMOS技术中，可以确保所期望的ESD电阻，而不会在保护电路之前破坏内部电路(例如，电平移位器电路LSC，易受静电应力的影响)。特别地，可以可靠地实现针对车载半导体产品所需的2kV的HBM。
(示例)
接下来，将参考图3至图5描述根据示例的半导体器件10。图3是根据一个示例的半导体器件的示意性框图。图4是图3所示的半导体器件的示意性布局图。图5是其中形成图3中的半导体器件的半导体芯片的示意性平面图。图4示出了图5中由V表示的虚线区域中的布局布置。
如图5所示，半导体器件10包括在由单晶硅等制成的矩形半导体芯片101的外围部分中的输入/输出单元(IOC)11、第一电源单元(IO电源单元IOPC)12(IO电源单元12A、IO电源单元12B)、以及第二电源单元(核心电源单元CPC)13(核心电源单元13A、核心电源单元13B)。其中布置有输入/输出单元11和电源单元12的区域被称为IO区域IOR。IO区域IOR在平面图中沿着半导体芯片101的芯片端的四个边21、22、23和24而设置。四个边21、22、23和24包括第一边21、被设置为面对第一边21的第三边23、被设置在第一边21与第三边23之间的第二边22、以及被设置为面对第二边22的第四边24。
半导体器件10还包括作为核心逻辑电路(CORE-LOG)的内部电路14。其中布置有内部电路14的核心逻辑区域(也称为中心区域或第二区域)CER被设置在半导体芯片101的中心部分中。第二电源单元(核心电源单元CPC)13(核心电源单元13A、核心电源单元13B)被布置在核心逻辑区域CER与IO区域IOR之间的区域(也称为第三区域)13R中。
图3示出了根据该示例的半导体器件10的示意性框图。图3中的半导体器件10与图1中的半导体器件10S的不同之处在于，核心电源单元13A和核心电源单元13B未被设置在输入/输出单元(IOC)11和第一电源单元(IO电源单元IOPC)的阵列中，而是被设置在具有内部电路14的一侧。另外，在该示例中，核心电源单元13A和核心电源单元13B未被设置有桥电路15。
由于图3中的其它配置和操作与图1中的那些相同，将省略重复的描述。即，图1的描述可以用于并参考对输入/输出单元11、IO电源单元12A、IO电源单元12B、核心电源单元13A和核心电源单元13B的电路配置、操作和连接的描述。
如图3和图4所示，半导体器件10包括输入/输出端子TIO、第一电源端子TVDDIO、第二电源端子TVDD、第一接地端子TVSSIO和第二接地端子TVSS。第一电源电位VDDIO被提供给第一电源端子TVDDIO。第二电源电位VDD被提供给第二电源端子TVDD。第一接地电位VSSIO被提供给第一接地端子TVSSIO。第二接地电位VSS被提供给第二接地端子TVSS。
在IO区域IOR中，第一电源布线31、第二电源布线(也称为第一接地布线)32、第三电源布线33和第四电源布线(也称为第二接地布线)34沿着第一方向X来设置。第一电源电位VDDIO从第一电源端子TVDDIO被提供给第一电源布线31。第一接地电位VSSIO从第一接地端子TVSSIO被提供给第二电源布线(第一接地布线)32。第二电源电位VDD从第二电源端子TVDD被提供给第三电源布线33。第二接地电位VSS从第二接地端子TVSS被提供给第四电源布线(第二接地布线)34。
在核心逻辑区域CER中，沿第一方向X而设置的第五电源布线35和第六电源布线36、以及沿与第一方向X相交的第二方向Y而设置的第七电源布线37和第八电源布线38被设置。第五电源布线35被连接到第二电源端子TVDD，并且第六电源布线36被连接到第二接地端子TVSS。第五电源布线35和第七电源布线37电连接，并且从第二电源端子TVDD提供第二电源电位VDD。第六电源布线36和第八电源布线38电连接，并且从第二接地端子TVSS提供第二接地电位VSS。
第七电源布线37和第八电源布线38中的每一者也被布置在区域13R中，并且被连接到在IO区域IOR中设置的第三电源布线33和第四电源布线34。核心电源单元13A和核心电源单元13B被连接在于区域13R中布置的第七电源布线37与第八电源布线38之间。
第一电源电位VDDIO、第一接地电位VSSIO、第二电源电位VDD和第二接地电位VSS被提供给输入/输出单元11。第二电源电位VDD和第二接地电位VSS被提供给内部电路14。
IO电源单元12A包括具有晶体管T1和桥电路15的ESD保护电路(ESD)，并且将第一电源电位VDDIO提供给电源布线31。IO电源单元12B包括具有晶体管T2和桥电路15的ESD保护电路(ESD)，并且将第一接地电位VSSIO提供给电源布线32。
ESD保护电路(ESD)被连接在向其提供第一电源电位VDDIO的电源布线31与向其提供第一接地电位VSSIO的电源布线32之间。
桥电路15被连接在向其提供第一接地电位VSSIO的电源布线32与向其提供第二接地电位VSS的电源布线34之间，并且包括双向二极管对，该双向二极管对将向其提供第一接地电位VSSIO的电源布线32和向其提供第二接地电位VSS的电源布线34连接。一个二极管的阳极被连接到向其提供第一接地电位VSSIO的电源布线32，而其阴极被连接到向其提供第二接地电位VSS的电源布线34。另一个二极管的阳极被连接到向其提供第二接地电位VSS的电源布线34，而其阴极被连接到向其提供第一接地电位VSSIO的电源布线32。
核心电源单元13A包括具有晶体管T3的ESD保护电路(CESD)，并且核心电源单元13B包括具有晶体管T4的ESD保护电路(CESD)。核心电源单元13A和核心电源单元13B保护内部电路14不受ESD和噪声的影响。晶体管T3和T4的源极-漏极路径被连接在于区域13R中布置的第七电源布线37与第八电源布线38之间。
输入/输出单元11包含被连接到输入/输出端子(TIO)的输入/输出电路。输入/输出端子TIO、电源端子TVDD和TVDDIO以及接地端子TVSS和TVSSIO分别被布置在输入/输出单元11、IO电源单元12和核心电源单元13上，但是它们可以分别与输入/输出单元11、IO电源单元12和核心电源单元13分开布置。输入/输出端子TIO、电源端子TVDD和TVDDIO以及接地端子TVSS和TVSSIO被连接到键合布线等，并且也分别被称为输入/输出焊盘、电源焊盘和接地焊盘。
构成输入/输出单元11的输入/输出电路包括构成ESD保护电路的二极管D1和D2、具有P沟道晶体管Q1和N沟道晶体管Q2(将输出信号传输到被连接到输入/输出端子TIO的信号布线)的输出电路、具有CMOS反相器(经由信号布线接收从输入/输出端子TIO输入的输入信号)的输入/输出逻辑电路IOL、以及电平移位器电路LSC。经由信号布线从输入/输出端子TIO输入的输入信号经由输入/输出逻辑电路IOL被输入到电平移位器电路LSC，并且在由电平移位器电路LSC进行电平转换之后被提供给内部电路14。另一方面，从内部电路14输出的信号被输入到电平移位器电路LSC，进行电平转换，被提供给输入/输出逻辑电路IOL，然后作为输出信号从具有P沟道晶体管Q1和N沟道晶体管Q2的输出电路被输出到输入/输出端子TIO。
P沟道晶体管Q1被连接在第一电源电位VDDIO的电源布线31与来自输入/输出端子TIO的信号布线之间，并且N沟道晶体管Q2被连接在信号布线与第一接地电位VSSIO的接地布线32之间。二极管D1的阳极被连接到来自输入/输出端子TIO的信号布线，而其阴极被连接到第一电源电位VDDIO的电源布线31。二极管D2的阳极被连接到第一接地电位VSSIO的接地布线32，而其阴极被连接到来自输入/输出端子TIO的信号布线。二极管D1被配置为使从输入/输出端子TIO引导的浪涌电流经由信号布线和第一电源电位VDDIO的电源布线31流向电源端子VDDIO，并且二极管D2被配置为使从接地端子TVDDIO引导的浪涌电流经由第一接地电位VSSIO的接地布线32和信号布线流向输入/输出端子TIO。输出电路可以是不具有P沟道晶体管Q1的所谓的开漏极型。另外，并不总是需要向输入/输出电路提供输出电路和输入电路。
在图3中，内部电路14、核心电源单元13A和核心电源单元13B被连接在从电源端子TVDD向其提供第二电源电位VDD的电源布线(35，37，参见图4)与从接地端子TVSS向其提供第二接地电位VSS的接地布线(36，38，参见图4)之间。如图3所示，由于核心电源单元13A和核心电源单元13B未被布置在与输入/输出单元11相同的行中，可以防止单元中的布线电阻的增加。
如图4所示，输入/输出单元11、IO电源单元12A和IO电源单元12B被布置在IO区域IOR中。在该示例中，IO电源单元12A和IO电源单元12B被布置在输入/输出单元11的两侧。内部电路14被布置在核心逻辑区域CER中。此外，核心电源单元13A和核心电源单元13B被布置在核心逻辑区域CER与IO区域IOR之间的区域13R中。另外，核心电源单元13A和核心电源单元13B被布置在核心逻辑区域CER与IO电源单元12A和12B之间的区域(也称为第四区域)13RR中。
电源端子TVDD被连接到于内部电路14中布置的第二电源电位VDD的电源布线35。另外，接地端子TVSS被配置为连接到于内部电路14中布置的第二接地电位VSS的接地布线36。
这里，将描述图4的布局图的配置示例的特征。
这里，核心电源单元13(13A，13B)的外部形状的长边B2可以被表示为核心电源单元13(13A，13B)沿着核心电源单元13(13A，13B)的晶体管T3和T4的源极-漏极路径的方向(或栅极长度方向)的一边。核心电源单元13(13A，13B)的外部形状的短边A2可以被表示为核心电源单元13(13A，13B)沿着与核心电源单元13(13A，13B)的晶体管T3和T4的源极-漏极路径的方向(或栅极宽度方向)正交的方向的一边。
另外，IO电源单元12(12A，12B)的外部形状的长边B1可以被表示为IO电源单元12(12A，12B)沿着IO电源单元12(12A，12B)的晶体管T1和T2的源极-漏极路径的方向(或栅极长度方向)的一边。IO电源单元12(12A，12B)的外部形状的短边A1可以被表示为IO电源单元12(12A，12B)沿着与IO电源单元12(12A，12B)的晶体管T1和T2的源极-漏极路径的方向(或栅极宽度方向)正交的方向的一边。
(1)为了防止核心电源单元13(13A，13B)中的布线电阻的增加，核心电源单元13(13A，13B)未被布置在与输入/输出单元11相同的行中，而是被布置在IO电源单元12(12A，12B)的形成区域与内部电路14的形成区域之间的区域(第四区域)13RR中。
(2)核心电源单元13(13A，13B)的外部形状的长边B2比IO电源单元12(12A，12B)的长边B1小(B2<B1)。
(3)核心电源单元13(13A，13B)的外部形状的短边A2等于或大于IO电源单元12(12A，12B)的短边A1(A2≥A1)。
(4)核心电源单元13(13A，13B)未被布置在输入/输出单元11与内部电路14之间。结果，可以提高电平移位器电路LSC与内部电路14之间的信号布线SL的布局的自由度。
利用根据该示例的半导体器件，可以确保所期望的ESD电阻，而不会在ESD保护电路(CESD)之前破坏易受静电应力影响的内部电路(例如，电平移位器电路LSC)。特别地，可以可靠地实现针对车载半导体产品所需的2kV的HBM。
在上文中，已经基于实施例和示例具体描述了本公开做出的公开，但是不言而喻，本公开不限于上述实施例和示例，并且可以以各种方式进行修改。

Claims (3)

1.一种半导体器件，在所述半导体器件中输入/输出单元、IO电源单元、核心电源单元以及核心逻辑电路被布置在芯片上，
其中所述核心电源单元包括ESD保护电路，
其中所述输入/输出单元包括电平移位器电路，并且所述电平移位器电路被布置在所述输入/输出单元中，
其中所述核心逻辑电路被布置在所述输入/输出单元的外部，并且
其中所述核心电源单元未被布置在与所述输入/输出单元相同的行中，而是被布置在于第一区域与第二区域之间设置的第三区域中，所述输入/输出单元和所述IO电源单元被布置在所述第一区域中，所述核心逻辑电路被布置在所述第二区域中。
2.根据权利要求1所述的半导体器件，
其中所述核心电源单元被形成为使得：所述核心电源单元的外部尺寸的长边比所述IO电源单元的外部形状的长边短，并且所述核心电源单元的外部尺寸的短边等于或大于所述IO电源单元的所述外部形状的短边。
3.根据权利要求1所述的半导体器件，
其中所述核心电源单元未被布置在所述输入/输出单元与所述核心逻辑电路之间，而是被布置在所述IO电源单元与所述核心逻辑电路之间的第四区域中。
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