CN110767649A - 集成电路的静电放电防护装置 - Google Patents

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Abstract

一种集成电路的静电放电防护装置。静电放电防护装置的第一静电流轨线与第二静电流轨线不直接连接至集成电路的任一焊垫。静电放电防护装置还包括一个箝位电路与四个静电放电防护电路。箝位电路耦接于第一静电流轨线与第二静电流轨线之间。第一静电放电防护电路耦接于第一静电流轨线与集成电路的信号焊垫之间。第二静电放电防护电路耦接于信号焊垫与第二静电流轨线之间。第三静电放电防护电路耦接于第一电源轨线与第二静电流轨线之间。第四静电放电防护电路耦接于第二静电流轨线与第二电源轨线之间。

Description

集成电路的静电放电防护装置
技术领域
本发明是关于一种半导体装置，特别是关于一种集成电路的静电放电防护装置。
背景技术
一般而言，集成电路中通常设置有静电放电(electrostatic discharge，ESD)防护元件，以保护集成电路的内部电路免受ESD电流的破坏。举例来说，集成电路可以通过将ESD防护元件设置于电源轨线(power rails)与信号焊垫(signal pad)之间，以立即导出大量的ESD电流。当信号焊垫发生ESD正脉冲时，此ESD防护元件可以将信号焊垫的ESD电流立即导引至电源轨线。当信号焊垫发生ESD负脉冲时，此ESD防护元件可以从电源轨线传输电流至信号焊垫。
当集成电路处于正常运行状态下，为了降低流经ESD防护元件的漏电流，已知的集成电路通常会在电源轨线与信号焊垫之间串接多个ESD防护元件。然而，ESD防护元件的串接数量越多，触发ESD防护元件导通的阈值电压会越高，使得ESD防护元件很可能无法有效保护集成电路的内部电路。
因此，有必要提供一种新的ESD防护架构，在不影响ESD防护元件的防护特性的前提下，可降低在集成电路的正常运行期间所产生的漏电流。
发明内容
本发明提供一种集成电路的静电放电防护装置，可提供集成电路完善的ESD防护效果，且在集成电路正常运行时具有较低的漏电流。
本发明的实施例提供一种集成电路的静电放电防护装置。所述集成电路的静电放电防护装置包括第一静电流轨线、第二静电流轨线、第一静电放电防护电路、第二静电放电防护电路、第三静电放电防护电路、第四静电放电防护电路以及第一箝位电路。第一静电流轨线与第二静电流轨线不直接连接至集成电路的任一焊垫。第一静电放电防护电路的第一端与第二端分别耦接于第一静电流轨线与集成电路的信号焊垫。第二静电放电防护电路的第一端与第二端分别耦接于信号焊垫与第二静电流轨线。第三静电放电防护电路的第一端与第二端分别耦接于集成电路的第一电源轨线与第二静电流轨线。第四静电放电防护电路的第一端与第二端分别耦接于第二静电流轨线与集成电路的第二电源轨线。第一箝位电路的第一端与第二端分别耦接于第一静电流轨线与第二静电流轨线。
基于上述，在本发明的各个实施例中，集成电路的第一静电流轨线与第二静电流轨线不直接连接至集成电路的任一焊垫。因此，所述第一静电流轨线与所述第二静电流轨线可以被视为处于浮接(floating)状态。因为所述第一静电流轨线与所述第二静电流轨线处于浮接状态(即没有被直接耦接至任何电压源)，所以信号焊垫在正常运行状态下几乎没有漏电流流经第一ESD防护电路与/或第二ESD防护电路。因为不需要考量ESD防护元件对信号焊垫的漏电流，所以这些ESD防护电路与箝位电路可以配置数量较少的ESD防护元件(例如二极管或晶体管)。在ESD防护电路(或箝位电路)中，ESD防护元件的串接数量越少，触发ESD防护元件(或箝位电路)导通的阈值电压会越低，使得ESD防护装置可提供良好的ESD防护效果。.
附图说明
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
图1是依照本发明的一个实施例说明ESD防护装置应用于集成电路的电路方块(circuit block)示意图。
图2是依照本发明的一个实施例说明图1的第一ESD防护电路与第二ESD防护电路的电路示意图。
图3A至图3B是依照本发明的不同实施例说明图1的箝位电路的电路示意图。
图4A至图4B是依照本发明的不同实施例说明图1的第三ESD防护电路与第四ESD防护电路的电路示意图。
图5是依照本发明的另一实施例说明ESD防护装置应用于具有多个晶片的集成电路的电路方块示意图。
具体实施方式
在本案说明书全文(包括权利要求书)中所使用的「耦接(或连接)」一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以透过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的元件/构件/步骤可以相互参照相关说明。
图1是依照本发明的一个实施例的集成电路的电路方块图。请参照图1所示，集成电路100包括信号焊垫(signal pad)110、内部电路120、第一电源轨线VCC、第二电源轨线VSS、电源焊垫(power pad)P1、电源焊垫P2与静电放电(ESD)防护装置101。在图1所示实施例中，ESD防护装置101包括第一静电流轨线EC1、第二静电流轨线EC2、第一ESD防护电路130、第二ESD防护电路140、第三ESD防护电路150、第四ESD防护电路160、箝位电路(clampcircuit)170以及箝位电路180。箝位电路180的第一端与第二端分别耦接于第一电源轨线VCC与第二电源轨线VSS。依照设计需求，图1所示箝位电路180可以是已知ESD箝位电路或是其他ESD箝位电路，故不再赘述。
如图1所示，信号焊垫110耦接至内部电路120。内部电路120表示集成电路100的核心电路(core circuit)及/或功能电路。第一电源轨线VCC与第二电源轨线VSS分别直接连接至电源焊垫P1与电源焊垫P2，以传输电力给内部电路120。在本实施例中，第一电源轨线VCC可以是系统电压轨线(system voltage rail)，第二电源轨线VSS可以是接地电压轨线(ground voltage rail)。第一静电流轨线EC1与第二静电流轨线EC2则不直接连接至集成电路100的任一焊垫。例如，信号焊垫110、电源焊垫P1与电源焊垫P2皆不会直接连接于第一静电流轨线EC1或直接连接于第二静电流轨线EC2。
第一ESD防护电路130的第一端与第二端分别耦接于第一静电流轨线EC1与信号焊垫110。第二ESD防护电路140的第一端与第二端分别耦接于信号焊垫110与第二静电流轨线EC2。第三ESD防护电路150的第一端与第二端分别耦接于第一电源轨线VCC与第二静电流轨线EC2。第四ESD防护电路160的第一端与第二端分别耦接于第二静电流轨线EC2与第二电源轨线VSS。箝位电路170的第一端与第二端分别耦接于第一静电流轨线EC1与第二静电流轨线EC2。
当集成电路100处于正常运行状态时，第一静电流轨线EC1与第二静电流轨线EC2处于浮接(floating)状态，亦即第一静电流轨线EC1与第二静电流轨线EC2没有被直接耦接至任何电压源。因此，信号焊垫110在正常运行状态下几乎没有漏电流流经第一ESD防护电路130与/或第二ESD防护电路140。
假设电源焊垫P1被接地，当ESD正脉冲发生于信号焊垫110时，ESD电流可以从信号焊垫110经由第一ESD防护电路130、第一静电流轨线EC1、箝位电路170、第二静电流轨线EC2、第三ESD防护电路150和第一电源轨线VCC所形成的放电路径而被导引至电源焊垫P1。当ESD电流发生时，假设电源焊垫P2被接地，则ESD电流可以从信号焊垫110经由第一ESD防护电路130、第一静电流轨线EC1、箝位电路170、第二静电流轨线EC2、第四ESD防护电路160与第二电源轨线VSS所形成的放电路径而被导引至电源焊垫P2。
假设电源焊垫P2被接地，当ESD负脉冲发生于信号焊垫110时，ESD电流可以从电源焊垫P2经由第二电源轨线VSS、第四ESD防护电路160、第二静电流轨线EC2与第二ESD防护电路140所形成的放电路径而被导引至信号焊垫110。假设电源焊垫P1被接地，则ESD电流可以从电源焊垫P1经由第一电源轨线VCC、箝位电路180、第二电源轨线VSS、第四ESD防护电路160、第二静电流轨线EC2与第二ESD防护电路140所形成的放电路径而被导引至信号焊垫110。因此，内部电路120可以被保护，进而避免ESD电流烧毁内部电路120。
第一ESD防护电路130、第二ESD防护电路140、第三ESD防护电路150、第四ESD防护电路160以及/或是箝位电路170可以是任何类型的ESD元件/电路。举例来说，图1的第一ESD防护电路130可以包括一个二极管电路，而第二ESD防护电路140可以包括另一个二极管电路。第一ESD防护电路130的二极管电路的第一端与第二端分别耦接至第一静电流轨线EC1与信号焊垫110，而第二ESD防护电路140的二极管电路的第一端与第二端分别耦接至信号焊垫110与第二静电流轨线EC2。依照设计需求，第一ESD防护电路130的二极管电路可包括至少一个二极管、至少一个二极管串、至少一个晶体管以及/或是其他ESD元件/电路，而第二ESD防护电路140的二极管电路可包括由至少一个二极管、至少一个二极管串、至少一个晶体管以及/或是其他ESD元件/电路。
举例来说，图2是依照本发明的一个实施例说明图1的第一ESD防护电路130与第二ESD防护电路140的电路示意图。请参照图2所示，第一ESD防护电路130的二极管电路包括晶体管131与晶体管132。晶体管131的第一端(例如源极)与控制端(例如栅极)耦接至第一静电流轨线EC1。晶体管132的第一端(例如源极)与控制端(例如栅极)耦接至晶体管131的第二端(例如漏极)，晶体管132的第二端(例如漏极)耦接至信号焊垫110。需说明的是，图2所示晶体管131与晶体管132虽为P型金属氧化物半导体(P-Metal Oxide Semiconductor，PMOS)晶体管，但在其他实施例中晶体管131与/或晶体管132可以是其他类型的晶体管。在其他实施例中，依照设计需求，晶体管131与/或晶体管132可以被改为二极管或是其他ESD元件。第一ESD防护电路130中的晶体管(或二极管)的配置数量可依实际设计需求来调整。
在图2所示实施例中，第二ESD防护电路140的二极管电路包括二极管141。二极管141的第一端(例如阴极)耦接至信号焊垫110，二极管141的第二端(例如阳极)耦接至第二静电流轨线EC2。需说明的是，依照设计需求，二极管141可以被改为晶体管(参照晶体管131与/或晶体管132的相关说明来类推)或是其他ESD元件。第二ESD防护电路140中二极管(或晶体管)的配置数量可依实际设计需求来调整。举例来说，第二ESD防护电路140的二极管电路可以包括一个二极管串，而此二极管串包括相互串接的多个二极管。
图3A至图3B是依照本发明的不同实施例说明图1的箝位电路170的电路示意图。在图3A所示实施例中，箝位电路170包括齐纳二极管(Zener Diode)171。齐纳二极管171的第一端(例如阴极)耦接至第一静电流轨线EC1，齐纳二极管171的第二端(例如阳极)耦接至第二静电流轨线EC2。由于箝位电路170设置有齐纳二极管171，故当静电流从第一静电流轨线EC1流至第二静电流轨线EC2时，齐纳二极管171可在第一静电流轨线EC1与第二静电流轨线EC2之间形成稳定的箝位电压。
图1的箝位电路170亦可由无源元件搭配有源元件来实现。举例来说，在图3B所示实施例中，箝位电路170包括电阻R、电容C、非门172与晶体管173。电阻R的第一端耦接至第一静电流轨线EC1。电容C的第一端耦接至电阻R的第二端，电容C的第二端耦接至第二静电流轨线EC2。非门172的输入端耦接至电阻R的第二端。晶体管173的第一端(例如漏极)耦接至第一静电流轨线EC1，晶体管173的控制端(例如栅极)耦接至非门172的输出端，晶体管173的第二端(例如源极)耦接至第二静电流轨线EC2。
在图3B的实施例中，非门172包括晶体管1721与晶体管1722。晶体管1721的第一端(例如源极)耦接至第一静电流轨线EC1，晶体管1721的控制端(例如栅极)耦接至电阻R的第二端。晶体管1722的第一端(例如漏极)与晶体管1721的第二端(例如漏极)耦接至晶体管173的控制端。晶体管1722的控制端(例如栅极)耦接至电阻R的第二端，晶体管1722的第二端(例如源极)耦接至第二静电流轨线EC2。
图1所示第三ESD防护电路150可以包括一个二极管电路，而图1所示第四ESD防护电路160可以包括另一个二极管电路。第三ESD防护电路150的二极管电路的第一端与第二端分别耦接至第一电源轨线VCC与第二静电流轨线EC2，而第四ESD防护电路160的二极管电路的第一端与第二端分别耦接至第二静电流轨线EC2与第二电源轨线VSS。依照设计需求，第三ESD防护电路150的二极管电路可包括至少一个二极管、至少一个二极管串、至少一个晶体管以及/或是其他ESD元件/电路，而第四ESD防护电路160的二极管电路可包括由至少一个二极管、至少一个二极管串、至少一个晶体管以及/或是其他ESD元件/电路。
举例来说，图4A至图4B是依照本发明的不同实施例说明图1的第三ESD防护电路150与第四ESD防护电路160的电路示意图。在图4A所示实施例中，第三ESD防护电路150的二极管电路包括晶体管151。晶体管151的第一端(例如源极)与控制端(例如栅极)耦接至第一电源轨线VCC，晶体管151的第二端(例如漏极)耦接至第二静电流轨线EC2。需说明的是，图4A所示晶体管151虽为PMOS晶体管，但在其他实施例中晶体管151可以是其他类型的晶体管。在其他实施例中，依照设计需求，晶体管151可以被改为二极管或是其他ESD元件。第三ESD防护电路150中的晶体管(或二极管)的配置数量可依实际设计需求来调整。
图4A所示的第四ESD防护电路160包括齐纳二极管161与二极管162。齐纳二极管161的第一端(例如阳极)耦接至第二静电流轨线EC2，齐纳二极管161的第二端(例如阴极)耦接至第二电源轨线VSS。二极管162的第一端(例如阴极)耦接至第二静电流轨线EC2，二极管162的第二端(例如阳极)耦接至第二电源轨线VSS。请参照图1与图4A所示，当ESD正脉冲发生于信号焊垫110时，第四ESD防护电路160的齐纳二极管161将被导通，使得ESD电流可经由第一ESD防护电路130、箝位电路170与齐纳二极管161所形成的放电路径而被导引至第二电源轨线VSS。
当ESD负脉冲发生于信号焊垫110时，第四ESD防护电路160的二极管162将被导通，使得ESD电流可以从第二电源轨线VSS经由二极管162与第二ESD防护电路140所形成的放电路径而被导引至信号焊垫110；或是，ESD电流可以从第一电源轨线VCC经由箝位电路180、二极管162与第二ESD防护电路140所形成的放电路径而被导引至信号焊垫110。
与图4A所示实施例不同的是，图4B所示的第四ESD防护电路160包括齐纳二极管161与晶体管163。请参照图4B，齐纳二极管161的阳极耦接至第二静电流轨线EC2，齐纳二极管161的阴极耦接至第二电源轨线VSS。晶体管163的第一端(例如源极)与控制端(例如栅极)耦接至第二静电流轨线EC2，晶体管163的第二端(例如漏极)耦接至第二电源轨线VSS。图4B所示第四ESD防护电路160的ESD防护操作可以参照图4A所示第四ESD防护电路160的相关说明而类推，故不再赘述。
需说明的是，图4B所示晶体管163虽为PMOS晶体管，但在其他实施例中晶体管163可以是其他类型的晶体管。举例来说，在其他实施例中，晶体管163可以是N型金属氧化物半导体(N-Metal Oxide Semiconductor，NMOS)晶体管，其中所述NMOS晶体管的第一端(例如漏极)耦接至第二静电流轨线EC2，而所述NMOS晶体管的第二端(例如源极)与控制端(例如栅极)耦接至第二电源轨线VSS。在其他实施例中，依照设计需求，晶体管163可以被改为二极管或是其他ESD元件。第四ESD防护电路160中的晶体管及/或二极管的配置数量可依实际设计需求来调整。
图5是依照本发明的另一个实施例说明ESD防护装置503应用于具有多个晶片的集成电路500的电路方块示意图。图5所示集成电路500可包括不同的电源区域(powerdomain)的电路。举例来说，集成电路500可包括第一晶片501与第二晶片502，第一晶片501与第二晶片502可依据其运作功能而有不同的工作电压需求。例如集成电路500的输出入电路可配置于第一晶片501，第一晶片501的工作电压可以是3.3V。集成电路500的逻辑运算电路可配置于第二晶片502，第二晶片502的工作电压可以是1.8V。
ESD防护装置503包括第一静电流轨线EC1、第二静电流轨线EC2、第三静电流轨线EC3、第四静电流轨线EC4、第一ESD防护电路511、第二ESD防护电路512、第三ESD防护电路513、第四ESD防护电路514、第五ESD防护电路521、第六ESD防护电路522、箝位电路515、箝位电路516、箝位电路523以及箝位电路524。为求图式简洁，图5中未示出集成电路500的内部电路。如图5所示，集成电路500的第一晶片501包括信号焊垫510、第一静电流轨线EC1、第二静电流轨线EC2、第一电源轨线VCC1、第二电源轨线VSS1、电源焊垫P1、电源焊垫P2、第一ESD防护电路511、第二ESD防护电路512、第三ESD防护电路513、第四ESD防护电路514、箝位电路515以及箝位电路516。
第一电源轨线VCC1与第二电源轨线VSS1分别直接连接至电源焊垫P1与电源焊垫P2，以传输电力给第一晶片501的内部电路(未示出)。在本实施例中，第一电源轨线VCC1可以是系统电压轨线，第二电源轨线VSS1可以是接地电压轨线。第一静电流轨线EC1与第二静电流轨线EC2则不直接连接至集成电路500的任一焊垫。例如：信号焊垫510、电源焊垫P1与电源焊垫P2皆不会直接连接于第一静电流轨线EC1或直接连接于第二静电流轨线EC2。
图5所示第一静电流轨线EC1、第二静电流轨线EC2、第一ESD防护电路511、第二ESD防护电路512、第三ESD防护电路513、第四ESD防护电路514、箝位电路515与箝位电路516可以参照图1、图2、图3A、图3B、图4A与/或图4B所示第一静电流轨线EC1、第二静电流轨线EC2、第一ESD防护电路130、第二ESD防护电路140、第三ESD防护电路150、第四ESD防护电路160、箝位电路170与箝位电路180的相关说明来类推，故不再赘述。
集成电路500的第二晶片502包括第三静电流轨线EC3、第四静电流轨线EC4、第三电源轨线VCC2、第四电源轨线VSS2、电源焊垫P3、电源焊垫P4、第五ESD防护电路521、第六ESD防护电路522、箝位电路523以及箝位电路524。第三电源轨线VCC2与第四电源轨线VSS2分别直接连接至电源焊垫P3与电源焊垫P4，以传输电力给第二晶片502的内部电路(未示出)。在本实施例中，第三电源轨线VCC2可以是系统电压轨线，第四电源轨线VSS2可以是接地电压轨线。
如图5所示，第二晶片502的第三静电流轨线EC3不直接连接至集成电路500的任一焊垫，且第三静电流轨线EC3可经由基底通孔(through-substrate via,TSV)TSV1电性连接至第一晶片501的第一静电流轨线EC1。第二晶片502的第四静电流轨线EC4也不直接连接至集成电路500的任一焊垫，且第四静电流轨线EC4可经由另一个基底通孔TSV2电性连接至第二静电流轨线EC2。
第五ESD防护电路521的第一端与第二端分别耦接于该第三电源轨线VCC2与该第四静电流轨线EC4。第六ESD防护电路522的第一端与第二端分别耦接于第四静电流轨线EC4与第四电源轨线VSS2。箝位电路523的第一端与第二端分别耦接于第三静电流轨线EC3与第四静电流轨线EC4。箝位电路524的第一端与第二端分别耦接于第三电源轨线VCC2与第四电源轨线VSS2。图5所示第三静电流轨线EC3、第四静电流轨线EC4、第五ESD防护电路521、第六ESD防护电路522与箝位电路523可以参照图1、图3A、图3B、图4A与/或图4B所示第一静电流轨线EC1、第二静电流轨线EC2、第三ESD防护电路150、第四ESD防护电路160与箝位电路170的相关说明来类推，故不再赘述。依照设计需求，图5所示箝位电路524可以是已知ESD箝位电路或是其他ESD箝位电路，故不再赘述。
假设第二晶片502的电源焊垫P3被接地，当ESD正脉冲发生于第一晶片501的信号焊垫510时，ESD电流可以从信号焊垫510经由第一ESD防护电路511、第一静电流轨线EC1、基底通孔TSV1、第三静电流轨线EC3、箝位电路523、第四静电流轨线EC4、第五ESD防护电路521与第三电源轨线VCC2所形成的放电路径而被导引至电源焊垫P3。当ESD电流发生时，假设第二晶片502的电源焊垫P4被接地，则ESD电流可以从第一晶片501的信号焊垫510经由第一ESD防护电路511、第一静电流轨线EC1、基底通孔TSV1、第三静电流轨线EC3、箝位电路523、第四静电流轨线EC4、第六ESD防护电路522、第四电源轨线VSS2与所形成的放电路径而被导引至电源焊垫P4。
假设第二晶片502的电源焊垫P4被接地，当ESD负脉冲发生于第一晶片501的信号焊垫510时，ESD电流可以从电源焊垫P4经由第四电源轨线VSS2、第六ESD防护电路522、第四静电流轨线EC4、基底通孔TSV2、第二静电流轨线EC2与第二ESD防护电路512所形成的放电路径而被导引至信号焊垫510。假设第二晶片502的电源焊垫P3被接地，则ESD电流可以从第一晶片501的电源焊垫P3经由第三电源轨线VCC2、箝位电路524、第四电源轨线VSS2、第六ESD防护电路522、第四静电流轨线EC4、基底通孔TSV2、第二静电流轨线EC2与第二ESD防护电路512所形成的放电路径而被导引至信号焊垫510。因此，集成电路500内部电路(未示出)可以被保护，进而避免ESD电流烧毁内部电路。
综上所述，在本发明的各个实施例中，集成电路的第一静电流轨线与第二静电流轨线不直接连接至集成电路的任一焊垫。因此，所述第一静电流轨线与所述第二静电流轨线可以被视为处于浮接(floating)状态。因为所述第一静电流轨线与所述第二静电流轨线处于浮接状态(即没有被直接耦接至任何电压源)，所以信号焊垫在正常运行状态下几乎没有漏电流流经第一ESD防护电路与/或第二ESD防护电路。因为不需要考量ESD防护元件对信号焊垫的漏电流，所以这些ESD防护电路与箝位电路可以配置尽量少个ESD防护元件(例如二极管或晶体管)。在ESD防护电路(或箝位电路)中，ESD防护元件的串接数量越少，触发ESD防护元件(或箝位电路)导通的阈值电压会越低，使得ESD防护装置可提供良好的ESD防护效果。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求书所界定者为准。
附图标记列表
100、500：集成电路
101、503：静电放电防护装置
110、510：信号焊垫
120：内部电路
130、511：第一ESD防护电路
131、132、151、163、173、1721、1722：晶体管
140、512：第二ESD防护电路
141、162：二极管
150、513：第三ESD防护电路
160、514：第四ESD防护电路
161、171：齐纳二极管
170、180、515、516、523、524：箝位电路
172：非门
501：第一晶片
502：第二晶片
521：第五ESD防护电路
522：第六ESD防护电路
C：电容
EC1：第一静电流轨线
EC2：第二静电流轨线
EC3：第三静电流轨线
EC4：第四静电流轨线
P1、P2、P3、P4：电源焊垫
R：电阻
TSV1、TSV2：基底通孔
VCC、VCC1：第一电源轨线
VSS、VSS1：第二电源轨线
VCC2：第三电源轨线
VSS2：第四电源轨线

Claims (15)

1.一种集成电路的静电放电防护装置，其特征在于，所述静电放电防护装置包括：
第一静电流轨线，其中该第一静电流轨线不直接连接至该集成电路的任一个焊垫；
第一静电放电防护电路，具有第一端与第二端分别耦接于该第一静电流轨线与该集成电路的信号焊垫；
第二静电流轨线，其中该第二静电流轨线不直接连接至该集成电路的任一个焊垫；
第二静电放电防护电路，具有第一端与第二端分别耦接于该信号焊垫与该第二静电流轨线；
第一箝位电路，具有第一端与第二端分别耦接于该第一静电流轨线与该第二静电流轨线；
第三静电放电防护电路，具有第一端与第二端分别耦接于该集成电路的第一电源轨线与该第二静电流轨线；以及
第四静电放电防护电路，具有第一端与第二端分别耦接于该第二静电流轨线与该集成电路的第二电源轨线。
2.按照权利要求1所述的静电放电防护装置，其特征在于，所述第一电源轨线为系统电压轨线，该第二电源轨线为接地电压轨线。
3.按照权利要求1所述的静电放电防护装置，其特征在于，所述第一静电放电防护电路包括：
二极管电路，该二极管电路的第一端耦接至该第一静电流轨线，该二极管电路的第二端耦接至该信号焊垫。
4.按照权利要求3所述的静电放电防护装置，其特征在于，所述二极管电路包括二极管或二极管串。
5.按照权利要求3所述的静电放电防护装置，其特征在于，所述二极管电路包括：
至少一个晶体管，具有第一端、第二端与控制端，其中所述至少一个晶体管的该第一端与该控制端耦接至该第一静电流轨线，所述至少一个晶体管的该第二端耦接至该信号焊垫。
6.按照权利要求1所述的静电放电防护装置，其特征在于，所述第二静电放电防护电路包括：
二极管电路，该二极管电路的第一端耦接至该信号焊垫，该二极管电路的第二端耦接至该第二静电流轨线。
7.按照权利要求6所述的静电放电防护装置，其特征在于，所述二极管电路包括二极管或二极管串。
8.按照权利要求1所述的静电放电防护装置，其特征在于，所述第一箝位电路包括：
齐纳二极管，该齐纳二极管的阴极耦接至该第一静电流轨线，该齐纳二极管的阳极耦接至该第二静电流轨线。
9.按照权利要求1所述的静电放电防护装置，其特征在于，所述第一箝位电路包括：
电阻，其中该电阻的第一端耦接至该第一静电流轨线；
电容，其中该电容的第一端耦接至该电阻的第二端，该电容的第二端耦接至该第二静电流轨线；
非门，其中该非门的输入端耦接至该电阻的该第二端；以及
晶体管，其中该晶体管的第一端耦接至该第一静电流轨线，该晶体管的控制端耦接至该非门的输出端，该晶体管的第二端耦接至该第二静电流轨线。
10.按照权利要求1所述的静电放电防护装置，其特征在于，所述第三静电放电防护电路包括：
二极管电路，该二极管电路的第一端耦接至该第一电源轨线，该二极管电路的第二端耦接至该第二静电流轨线。
11.按照权利要求10所述的静电放电防护装置，其特征在于，所述二极管电路包括二极管或二极管串。
12.按照权利要求1所述的静电放电防护装置，其特征在于，所述第四静电放电防护电路包括：
齐纳二极管，其中该齐纳二极管的阳极耦接至该第二静电流轨线，该齐纳二极管的阴极耦接至该第二电源轨线；以及
二极管，其中该二极管的阴极耦接至该第二静电流轨线，该二极管的阳极耦接至该第二电源轨线。
13.按照权利要求1所述的静电放电防护装置，其特征在于，所述静电放电防护装置还包括：
第二箝位电路，具有第一端与第二端分别耦接于该第一电源轨线与该第二电源轨线。
14.按照权利要求1所述的静电放电防护装置，其特征在于，该第一静电流轨线、该第二静电流轨线、该第一静电放电防护电路、该第二静电放电防护电路、该第一箝位电路、该第一电源轨线、该第二电源轨线、该第三静电放电防护电路与该第四静电放电防护电路被配置在第一晶片，所述静电放电防护装置还包括：
第三静电流轨线，被配置在第二晶片，其中该第三静电流轨线不直接连接至该集成电路的任一个焊垫，以及该第三静电流轨线经由第一基底通孔电性连接至该第一静电流轨线；
第四静电流轨线，被配置在该第二晶片，其中该第四静电流轨线不直接连接至该集成电路的任一个焊垫，以及该第四静电流轨线经由第二基底通孔电性连接至该第二静电流轨线；
第二箝位电路，具有第一端与第二端分别耦接于该第三静电流轨线与该第四静电流轨线，其中该第二箝位电路被配置在该第二晶片；
第五静电放电防护电路，被配置在该第二晶片，其中该第五静电放电防护电路的第一端与第二端分别耦接于该集成电路的第三电源轨线与该第四静电流轨线，该第三电源轨线被配置在该第二晶片；以及
第六静电放电防护电路，被配置在该第二晶片，其中该第六静电放电防护电路的第一端与第二端分别耦接于该第四静电流轨线与该集成电路的第四电源轨线，该第四电源轨线被配置在该第二晶片。
15.按照权利要求14所述的静电放电防护装置，其特征在于，所述静电放电防护装置还包括：
第三箝位电路，被配置在该第二晶片，其中该第三箝位电路的第一端与第二端分别耦接于该第三电源轨线与该第四电源轨线。
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