CN104425481A - 全芯片esd保护电路及保护方法 - Google Patents

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CN104425481A CN201310376740.0A CN201310376740A CN104425481A CN 104425481 A CN104425481 A CN 104425481A CN 201310376740 A CN201310376740 A CN 201310376740A CN 104425481 A CN104425481 A CN 104425481A
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    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses

Abstract

本发明提供一种全芯片ESD保护电路及保护方法，该全芯片ESD保护电路包括：位于电源线和接地线之间的I/O单元；位于电源线和地线之间且与I/O单元连接的电源钳位电路，任一个电源钳位电路由多个I/O单元所共用；位于电源线和地线之间ESD触发电路；所述ESD触发电路在发生ESD现象时产生ESD触发信号至所述电源钳位电路和各个I/O单元以令所述电源钳位电路和各个所述I/O单元分别形成由电源线到地线的电流泄放通路。相较于现有技术，本发明充分利用了I/O单元中既有的驱动管来实现高效的全芯片ESD保护，避免为ESD考量在整个芯片中加入过多的电源钳位电路，从而减小芯片整体尺寸、降低成本。

Description

全芯片ESD保护电路及保护方法
技术领域
本发明涉及一种ESD保护技术，特别涉及一种全芯片ESD保护电路及保护方法。
背景技术
随着智能电源工艺和大功率半导体器件的快速发展，电子产品日益小型化、便携化，并推动功率电子器件的应用领域不断扩大。据调查，在导致功率电子器件及其IC功能失效的多种因素中，静电放电（Electrostatic Discharge，ESD）是器件及其IC失效的主要因素，这是因为器件或产品在制造、封装、测试及使用过程中均可能产生静电，当人们在不知情况的条件下，使这些物体相互接触，形成放电通路，从而导致产品功能失效，或永久性毁坏。由此可知，ESD保护问题一直是集成电路设计领域的重要课题之一。随着集成电路规模的不断增加，ESD保护设计的难度也在不断增大。
目前解决这一问题的手段通常是不断增加ESD保护电路的尺寸，尤其是电源线之间（VDD与地）的电源钳位电路（power clamp）的尺寸，同时在全芯片的布局中大量增加该电源钳位单元的数量，以提高ESD电流泄放的均匀性。图1为现有技术中的一个实例，在该电路中采用的是分布式电源钳位电路（power clamp）结构。如图1所示，M1即表示用于ESD保护的power clamp电路，当有ESD现象发生时，特定的触发电路（trigger circuit）能够产生触发信号以使得相应的电源钳位电路（power clamp）M1开启，从而泄放ESD电流。为了提高芯片各处电流泄放的均匀性，该电源钳位电路（power clamp）均匀分布在各个I/O单元中，即，每一个I/O单元均配置有一个power clamp电路。
由图1所示的现有技术可知，在每一个I/O单元中都需要配置一个电源钳位电路（powerclamp），如此，使得芯片整体尺寸和成本都大大增加。
发明内容
本发明的目的在于提供一种全芯片ESD保护电路及保护方法，用于解决现有技术中在每一个I/O单元中都需要配置一个电源钳位电路而致芯片整体尺寸和成本增加等问题。
为解决上述问题及其他问题，本发明在一方面提供一种全芯片ESD保护电路，包括：位于电源线和接地线之间的I/O单元；位于电源线和地线之间且与I/O单元连接的电源钳位电路，任一个所述电源钳位电路由多个I/O单元所共用；位于电源线和地线之间ESD触发电路，所述ESD触发电路在发生ESD现象时产生ESD触发信号至所述电源钳位电路和各个所述I/O单元以令所述电源钳位电路和各个所述I/O单元分别形成由电源线到接地线的电流泄放通路。
可选地，所述ESD触发电路包括：串接在电源线和接地线之间的电阻电容电路，其中，所述电容C的第一端与电源线连接，所述电容C的第二端与所述电阻R的第一端连接，所述电阻R的第二端与接地线连接；位于电源线和接地线之间的第一非门F1和第二非门F2，其中，所述第一非门F1的输入端与所述电容C的第二端和所述电阻R的第一端连接，所述第一非门F1的输出端用于输出第一触发信号，所述第二非门F2的输入端与所述第一非门F1的输出端连接，所述第二非门F2的输出端用于输出第二触发信号。
可选地，所述电源钳位电路包括一PMOS晶体管，其栅极与所述ESD触发电路中第二非门F2的输出端连接，其漏极与电源线连接，其源极与接地线连接。
可选地，所述I/O单元包括：第一PMOS晶体管MP1、第一NMOS晶体管MN1、正压保护电路、负压保护电路、第一控制逻辑单元、以及第二控制逻辑单元；所述第一PMOS晶体管MP1的栅极与所述第一控制逻辑单元连接，所述第一PMOS晶体管MP1的源极与电源线连接，所述第一PMOS晶体管MP1的漏极与所述第一NMOS晶体管MN1的漏极一起与I/O接脚连接，所述第一NMOS晶体管MN1的栅极与所述第二控制逻辑单元连接，所述第一NMOS晶体管MN1的源极与接地线连接，所述第一控制逻辑单元与接地线、所述ESD触发电路中的所述第一非门F1的输出端和所述第二非门F2的输出端连接，所述第二控制逻辑单元与电源线、所述ESD触发电路中的所述第一非门F1的输出端和所述第二非门F2的输出端连接。
可选地，所述第一控制逻辑单元包括：第二NMOS晶体管MN2、第三NMOS晶体管MN3、第三PMOS晶体管MP3，所述第二NMOS晶体管MN2的栅极与所述第三PMOS晶体管MP3的栅极连接，所述第二NMOS晶体管MN2的源极与接地线连接，所述第二NMOS晶体管MN2的漏极与所述第一PMOS晶体管MP1的栅极连接，所述第三NMOS晶体管MN3的栅极与所述第一非门F1的输出端连接，所述第三NMOS晶体管MN3的源极与所述第三PMOS晶体管MP3的源极和所述第一PMOS晶体管MP1的栅极连接，所述第三NMOS晶体管MN3的漏极与所述第三PMOS晶体管MP3的漏极连接，所述第三PMOS晶体管MP3的栅极与所述第二非门F2的输出端连接；所述第二控制逻辑单元包括：第二PMOS晶体管MP2、第四NMOS晶体管MN4、第四PMOS晶体管MP4，所述第二PMOS晶体管MP2的栅极与所述第四NMOS晶体管MN4的栅极连接，所述第二PMOS晶体管MP2的源极与电源线连接，所述第二PMOS晶体管MP2的漏极与所述第一NMOS晶体管MN1的栅极连接，所述第四NMOS晶体管MN4的栅极与所述第一非门F1的输出端连接，所述第四NMOS晶体管MN4的源极与所述第四PMOS晶体管MP4的源极和所述第一NMOS晶体管MN1的栅极连接，所述第四NMOS晶体管MN4的漏极与所述第四PMOS晶体管MP4的漏极连接，所述第四PMOS晶体管MP4的栅极与所述第二非门F2的输出端连接。
可选地，所述正压保护电路包括第一二极管D1，所述第一二极管D1的负端与电源线连接，所述第一二极管D1的正端与I/O接脚连接；所述负压保护电路包括第二二极管D2，所述第二二极管D2的负端与I/O接脚连接，所述第二二极管D2的正端与接地线连接。
可选地，所述ESD触发电路和所述电源钳位电路设置在芯片的电源模块中，或者所述ESD触发电路设置在芯片的填充模块中。
本发明在另一发明提供一种全芯片ESD保护方法，包括：在电源线和接地线之间提供ESD保护器件，所述ESD保护器件包括：位于电源线和接地线之间的I/O单元；位于电源线和地线之间且与I/O单元连接的电源钳位电路，任一个所述电源钳位电路由多个I/O单元所共用；位于电源线和地线之间ESD触发电路；保护所述I/O单元免受ESD冲击，包括：经由所述ESD触发电路在发生ESD现象时产生ESD触发信号至所述电源钳位电路和各个所述I/O单元以令所述电源钳位电路和各个所述I/O单元分别形成由电源线到接地线的电流泄放通路。
可选地，所述ESD触发电路包括：串接在电源线和接地线之间的电阻电容电路，其中，所述电容C的第一端与电源线连接，所述电容C的第二端与所述电阻R的第一端连接，所述电阻R的第二端与接地线连接；位于电源线和接地线之间的第一非门F1和第二非门F2，其中，所述第一非门F1的输入端与所述电容C的第二端和所述电阻R的第一端连接，所述第一非门F1的输出端用于输出第一触发信号，所述第二非门F2的输入端与所述第一非门F1的输出端连接，所述第二非门F2的输出端用于输出第二触发信号；经由所述ESD触发电路在发生ESD现象时产生ESD触发信号包括：产生所述第一触发信号和所述第二触发信号，其中，将所述第一触发信号和所述第二触发信号传输至各个I/O单元，将所述第二触发信号传输至所述电源钳位电路。
可选地，所述电源钳位电路包括一PMOS晶体管，其栅极与所述ESD触发电路中第二非门F2的输出端连接，其漏极与电源线连接，其源极与接地线连接；所述电源钳位电路形成由电源线到接地线的电流泄放通路，包括：所述电源钳位电路中的PMOS晶体管的栅极接收所述ESD触发电路产生的第二触发信号并予以导通，形成由电源线到接地线的电流泄放通路。
可选地，所述I/O单元包括：第一PMOS晶体管MP1、第一NMOS晶体管MN1、正压保护电路、负压保护电路、第一控制逻辑单元、以及第二控制逻辑单元；所述第一PMOS晶体管MP1的栅极与所述第一控制逻辑单元连接，所述第一PMOS晶体管MP1的源极与电源线连接，所述第一PMOS晶体管MP1的漏极与所述第一NMOS晶体管MN1的漏极一起与I/O接脚连接，所述第一NMOS晶体管MN1的栅极与所述第二控制逻辑单元连接，所述第一NMOS晶体管MN1的源极与接地线连接，所述第一控制逻辑单元与接地线、所述ESD触发电路中的所述第一非门F1的输出端和所述第二非门F2的输出端连接，所述第二控制逻辑单元与电源线、所述ESD触发电路中的所述第一非门F1的输出端和所述第二非门F2的输出端连接；所述I/O单元形成由电源线到接地线的电流泄放通路，包括：经由所述第一控制逻辑单元根据所述ESD触发电路中的第一触发信号和第二触发信号控制所述第一PMOS晶体管MP1导通以及所述第二控制逻辑单元根据所述ESD触发电路中的第一触发信号和第二触发信号控制所述第一NMOS晶体管MN1导通，形成由电源线到接地线的电流泄放通路。
可选地，所述第一控制逻辑单元包括：第二NMOS晶体管MN2、第三NMOS晶体管MN3、第三PMOS晶体管MP3，所述第二NMOS晶体管MN2的栅极与所述第三PMOS晶体管MP3的栅极连接，所述第二NMOS晶体管MN2的源极与接地线连接，所述第二NMOS晶体管MN2的漏极与所述第一PMOS晶体管MP1的栅极连接，所述第三NMOS晶体管MN3的栅极与所述第一非门F1的输出端连接，所述第三NMOS晶体管MN3的源极与所述第三PMOS晶体管MP3的源极和所述第一PMOS晶体管MP1的栅极连接，所述第三NMOS晶体管MN3的漏极与所述第三PMOS晶体管MP3的漏极连接，所述第三PMOS晶体管MP3的栅极与所述第二非门F2的输出端连接；所述第二控制逻辑单元包括：第二PMOS晶体管MP2、第四NMOS晶体管MN4、第四PMOS晶体管MP4，所述第二PMOS晶体管MP2的栅极与所述第四NMOS晶体管MN4的栅极连接，所述第二PMOS晶体管MP2的源极与电源线连接，所述第二PMOS晶体管MP2的漏极与所述第一NMOS晶体管MN1的栅极连接，所述第四NMOS晶体管MN4的栅极与所述第一非门F1的输出端连接，所述第四NMOS晶体管MN4的源极与所述第四PMOS晶体管MP4的源极和所述第一NMOS晶体管MN1的栅极连接，所述第四NMOS晶体管MN4的漏极与所述第四PMOS晶体管MP4的漏极连接，所述第四PMOS晶体管MP4的栅极与所述第二非门F2的输出端连接；经由所述第一控制逻辑单元根据所述ESD触发电路中的第一触发信号和第二触发信号控制所述第一PMOS晶体管MP1导通，包括：第三NMOS晶体管MN3、第三PMOS晶体管MP3关断，第二NMOS晶体管MN2导通，第一PMOS晶体管MP1导通；经由所述第二控制逻辑单元根据所述ESD触发电路中的第一触发信号和第二触发信号控制所述第一NMOS晶体管MN1导通，包括：第四NMOS晶体管MN4、第四PMOS晶体管MP4关断，第二PMOS晶体管MP2导通，第一NMOS晶体管MN1导通。
可选地，所述正压保护电路包括第一二极管D1，所述第一二极管D1的负端与电源线连接，所述第一二极管D1的正端与I/O接脚连接；所述负压保护电路包括第二二极管D2，所述第二二极管D2的负端与I/O接脚连接，所述第二二极管D2的正端与接地线连接；在发生ESD现象时，ESD电流经由所述正压保护电路中的第一二极管D1或者第二二极管D2流入电源线，并促使所述ESD触发电路产生ESD触发信号。
本发明提供的全芯片ESD保护电路及ESD保护方法，在所述全芯片ESD保护电路中包括与多个I/O单元连接的ESD触发电路和电源钳位电路，在发生ESD时，所述ESD触发电路产生ESD触发信号至所述电源钳位电路和各个I/O单元以令所述电源钳位电路和各个所述I/O单元分别形成由电源线到接地线的电流泄放通路。与现有技术相比，本发明提供的全芯片ESD保护电路及ESD保护方法利用了I/O单元中既有的驱动管来实现高效的全芯片ESD保护，即，在每一个I/O单元中都能够形成有效的ESD电流泄放通路，每条通路的分布非常均匀，从而使得芯片整体的ESD保护能力得到有效的提升，从而也没有必要为了ESD考量而为每一个I/O单元均配置一个电源钳位电路而致在整个芯片中加入过多的电源钳位电路，从而减小芯片整体尺寸、降低成本。
附图说明
图1为现有技术中在芯片中采用分布式电源钳位电路的电路结构图。
图2为本发明全芯片ESD保护电路在一个实施方式中的整体效果图。
图3为本发明全芯片ESD保护电路在一个实施方式中的原理框图。
图4为图3中ESD触发电路和电源钳位电路在一个实施例中的电路结构图。
图5为图3中I/O单元在一个实施方式中的原理框图。
图6为图5在一具体实施例中的电路结构图。
图7为图6中ESD有效和无效时的时序图。
图8为图3中发生ESD时的形成从电源线VDD到接地线GND的电流泄放通路的示意图。
具体实施方式
鉴于在现有技术中，在芯片中采用采用分布式电源钳位电路，在每一个I/O单元中都需要配置一个电源钳位电路（power clamp），如此，使得芯片整体尺寸和成本都大大增加。因此，本发明的发明人对现有技术进行了改进，提出一种全芯片ESD保护电路及保护方法，其中，所述全芯片ESD保护电路包括：位于电源线和接地线之间且与多个I/O单元连接的ESD触发电路、以及位于电源线和接地线之间且与ESD触发电路连接的电源钳位电路，所述全芯片ESD保护方法包括：在电源线和接地线之间提供包括与多个I/O单元连接的ESD触发电路和电源钳位电路的ESD保护器件，保护I/O单元免受ESD冲击，经由ESD触发电路在发生ESD现象时产生ESD触发信号至电源钳位电路和各个I/O单元以令电源钳位电路和各个I/O单元分别形成由电源线到接地线的电流泄放通路。相比于现有技术，本发明提供的全芯片ESD保护电路及保护方法减少了电源钳位电路的数量，从而减小芯片整体尺寸、降低成本。
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施方式中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图2和图3，其中图2为本发明全芯片ESD保护电路在一个实施方式中的整体效果图，图3为本发明全芯片ESD保护电路在一个实施方式中的原理框图。如图2和图3所示，本发明全芯片ESD保护电路包括：I/O单元11、ESD触发电路13、以及电源钳位电路15。在图2中，全芯片中的每一排中的多个I/O单元的两端分别与一个电源钳位电路15连接，在全芯片中配置有总共两个ESD触发电路13，分别位于所述全芯片的两个对角处。
以下对上述各个单元进行详细描述。
I/O单元11位于电源线VDD和接地线GND之间，且，各个I/O单元相互并联。在本实施方式中，任一个I/O单元均配置有驱动管。
电源钳位电路15位于电源线和接地线之间且与多个I/O单元11连接，特别地，在本实施例中，任一个电源钳位电路15是由多个I/O单元11所共用。
ESD触发电路13位于电源线和接地线之间且与I/O单元11和电源钳位电路15连接。
在实际应用中，当任一I/O单元11发生ESD（Electrostatic Discharge，静电放电）现象时，ESD触发电路13会产生ESD触发信号并传输至电源钳位电路13和各个I/O单元11以令电源钳位电路13和各个I/O单元11分别形成由电源线VDD到接地线GND的电流泄放通路。在本实施方式中，ESD触发电路13产生的ESD触发信号包括第一触发信号ESD_ONp和第二触发信号ESD_ONn。
另外，需特别说明的是，在如上描述中，如图2和图3所示，ESD触发电路13与电源钳位电路15为分立的两个器件，但并不以此为限，在其他应用情形下，有时也会将ESD触发电路与电源钳位电路一起放在电源模块当中。当然，除了电源模块之外，实际上，本发明中的ESD触发电路13还可以放在芯片的任意其他模块中，例如填充模块（filler cell）中。
请继续参阅图4，其显示了图3中ESD触发电路13和电源钳位电路15在一个实施例中的电路结构图。请结合图3和图4，所述ESD触发电路包括：串接在电源线VDD和接地线GND之间的电阻电容电路，其中，电容C的第一端与电源线VDD连接，电容C的第二端与电阻R的第一端连接，电阻R的第二端与接地线GND连接；位于电源线VDD和接地线GND之间的第一非门F1和第二非门F2，其中，第一非门F1的输入端与电容C的第二端和电阻R的第一端连接，第一非门F1的输出端用于输出第一触发信号ESD_ONp，第二非门F2的输入端与第一非门F1的输出端连接，第二非门F2的输出端用于输出第二触发信号ESD_ONn。另外，电源钳位电路15包括一PMOS晶体管，其栅极与ESD触发电路13中第二非门F2的输出端连接以用于接收第二触发信号ESD_ONn，其漏极与电源线VDD连接，其源极与接地线GND连接。在正常工作状态下，第一触发信号ESD_ONp为高电平，第二触发信号ESD_ONn为低电平，电源钳位电路15不导通；当有ESD发生的情况下时，由于RC的耦合、延迟效应，使得第一触发信号ESD_ONp变为低电平，而第二触发信号ESD_ONn则变为高电平，电源钳位电路15能够导通放电，而第一触发信号ESD_ONp和第二触发信号ESD_ONn也会提供给各个I/O单元11。
请继续参阅图5和图6，其中，图5显示了图3中I/O单元11在一个实施方式中的原理框图，图6为图5在一具体实施例中的电路结构图。如图5所示，任一I/O单元11包括：第一PMOS晶体管MP1、第一NMOS晶体管MN1、正压保护电路、负压保护电路、第一控制逻辑单元、以及第二控制逻辑单元。第一PMOS晶体管MP1的栅极与第一控制逻辑单元连接用于接收第一驱动信号MPDrv，第一PMOS晶体管MP1的源极与电源线VDD连接，第一PMOS晶体管MP1的漏极与第一NMOS晶体管MN1的栅极一起与I/O接脚连接，第一NMOS晶体管MN1的栅极与第二控制逻辑单元连接用于接收第二驱动信号MNDrv，第一NMOS晶体管MN1的源极与接地线GND连接，第一控制逻辑单元与接地线GND、ESD触发电路中的第一非门F1的输出端和第二非门F2的输出端连接，第二控制逻辑单元与电源线VDD、ESD触发电路中的第一非门F1的输出端和第二非门F2的输出端连接。所述正压保护电路包括第一二极管D1，第一二极管D1的负端与电源线VDD连接，第一二极管D1的正端与I/O接脚连接。所述负压保护电路包括第二二极管D2，第二二极管D2的负端与I/O接脚连接，第二二极管D2的正端与接地线GND连接。更进一步地，如图6所示，第一控制逻辑单元更包括：第二NMOS晶体管MN2、第三NMOS晶体管MN3、第三PMOS晶体管MP3，第二NMOS晶体管MN2的栅极与第三PMOS晶体管MP3的栅极连接，第二NMOS晶体管MN2的源极与接地线GND连接，第二NMOS晶体管MN2的漏极与第一PMOS晶体管MN1的栅极连接，第三NMOS晶体管MN3的栅极与第一非门F1的输出端连接以用于接收第一触发信号ESD_ONp，第三NMOS晶体管MN3的源极与第三PMOS晶体管MP3的源极和第一PMOS晶体管MP1的栅极连接，第三NMOS晶体管MN3的漏极与第三PMOS晶体管MP3的漏极连接以用于接收前一I/O单元的前级驱动信号Pre_driver_signal，第三PMOS晶体管MP3的栅极与第二非门F2的输出端连接以用于接收第二触发信号ESD_ONn；第二控制逻辑单元更包括：第二PMOS晶体管MP2、第四NMOS晶体管MN4、第四PMOS晶体管MP4，第二PMOS晶体管MP2的栅极与第四NMOS晶体管MN4的栅极连接，第二PMOS晶体管MP2的源极与电源线VDD连接，第二PMOS晶体管MP2的漏极与第一NMOS晶体管MN1的栅极连接，第四NMOS晶体管MN4的栅极与第一非门F1的输出端连接以用于接收第一触发信号ESD_ONp，第四NMOS晶体管MN4的源极与第四PMOS晶体管MP4的源极和所述第一NMOS晶体管MN1的栅极连接，第四NMOS晶体管MN4的漏极与第四PMOS晶体管MP4的漏极连接以用于接收前一I/O单元的前级驱动信号Pre_driver_signal，第四PMOS晶体管MP4的栅极与第二非门F2的输出端连接以用于接收第二触发信号ESD_ONn。
请结合图3、图4和图6，来说明本发明全芯片ESD保护电路在实际应用的效果。
图6中的第一触发信号ESD_ONp和第二触发先后ESD_ONn可取自图4中的ESD触发电路13。在正常工作状态下（如图7所示），第一触发信号ESD_ONp为高电平，第二触发信号ESD_ONn为低电平，第二NMOS晶体管MN2和第二PMOS晶体管MP2关断，第三NMOS晶体管MN3、第三PMOS晶体管MP3、第四NMOS晶体管MN4、以及第四PMOS晶体管MP4导通，前级驱动信号Pre_driver_signal能够正常地传输到作为驱动管的第一PMOS晶体管MP1和第一NMOS晶体管MN1进行工作。而在ESD发生的情况下（如图7所示），第一触发信号ESD_ONp变为低电平，而第二触发信号ESD_ONn则变为高电平，第三NMOS晶体管MN3、第三PMOS晶体管MP3、第四NMOS晶体管MN4、以及第四PMOS晶体管MP4关断，第二NMOS晶体管MN2和第二PMOS晶体管MP2导通，第一PMOS晶体管MP1和第一NMOS晶体管MN1同时打开，从而形成从电源线VDD到接地线GND的电流泄放通路。整体来观之，如图8所示，当有ESD现象发生时，例如某一个I/O引脚与电源power之间有ESD现象发生，ESD电流会通过正向导通的二极管从I/O引脚流入电源线VDD，后续，ESD触发电路产生ESD触发信号至电源钳位电路和各个I/O单元，驱动电源钳位电路和各个I/O中的驱动管（第一PMOS晶体管MP1和第一NMOS晶体管MN1）开启，以令电源钳位电路和各个I/O单元分别形成由电源线VDD到接地线GND的电流泄放通路。图8中虚线箭头表示了整个电路中ESD电流的泄放流向。
综上所述，本发明提供的全芯片ESD保护电路及ESD保护方法，在所述全芯片ESD保护电路中包括与多个I/O单元连接的ESD触发电路和电源钳位电路，在发生ESD时，所述ESD触发电路产生ESD触发信号至所述电源钳位电路和各个I/O单元以令所述电源钳位电路和各个所述I/O单元分别形成由电源线到接地线的电流泄放通路。与现有技术相比，本发明提供的全芯片ESD保护电路及ESD保护方法利用了I/O单元中既有的驱动管来实现高效的全芯片ESD保护，即，在每一个I/O单元中都能够形成有效的ESD电流泄放通路，每条通路的分布非常均匀，从而使得芯片整体的ESD保护能力得到有效的提升，从而也没有必要为了ESD考量而为每一个I/O单元均配置一个电源钳位电路而致在整个芯片中加入过多的电源钳位电路，从而减小芯片整体尺寸、降低成本。
上述实施例仅列示性说明本发明的原理及功效，而非用于限制本发明。任何熟悉此项技术的人员均可在不违背本发明的精神及范围下，对上述实施例进行修改。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (13)

1.一种全芯片ESD保护电路，其特征在于，包括：
位于电源线和接地线之间的I/O单元；
位于电源线和地线之间且与I/O单元连接的电源钳位电路，任一个所述电源钳位电路由多个I/O单元所共用；
位于电源线和地线之间ESD触发电路，所述ESD触发电路在发生ESD现象时产生ESD触发信号至所述电源钳位电路和各个所述I/O单元以令所述电源钳位电路和各个所述I/O单元分别形成由电源线到接地线的电流泄放通路。
2.根据权利要求1所述的全芯片ESD保护电路，其特征在于，所述ESD触发电路包括：
串接在电源线和接地线之间的电阻电容电路，其中，所述电容C的第一端与电源线连接，所述电容C的第二端与所述电阻R的第一端连接，所述电阻R的第二端与接地线连接；
位于电源线和接地线之间的第一非门F1和第二非门F2，其中，所述第一非门F1的输入端与所述电容C的第二端和所述电阻R的第一端连接，所述第一非门F1的输出端用于输出第一触发信号，所述第二非门F2的输入端与所述第一非门F1的输出端连接，所述第二非门F2的输出端用于输出第二触发信号。
3.根据权利要求2所述的全芯片ESD保护电路，其特征在于，所述电源钳位电路包括一PMOS晶体管，其栅极与所述ESD触发电路中第二非门F2的输出端连接，其漏极与电源线连接，其源极与接地线连接。
4.根据权利要求2或3所述的全芯片ESD保护电路，其特征在于，所述I/O单元包括：第一PMOS晶体管MP1、第一NMOS晶体管MN1、正压保护电路、负压保护电路、第一控制逻辑单元、以及第二控制逻辑单元；所述第一PMOS晶体管MP1的栅极与所述第一控制逻辑单元连接，所述第一PMOS晶体管MP1的源极与电源线连接，所述第一PMOS晶体管MP1的漏极与所述第一NMOS晶体管MN1的漏极一起与I/O接脚连接，所述第一NMOS晶体管MN1的栅极与所述第二控制逻辑单元连接，所述第一NMOS晶体管MN1的源极与接地线连接，所述第一控制逻辑单元与接地线、所述ESD触发电路中的所述第一非门F1的输出端和所述第二非门F2的输出端连接，所述第二控制逻辑单元与电源线、所述ESD触发电路中的所述第一非门F1的输出端和所述第二非门F2的输出端连接。
5.根据权利要求4所述的全芯片ESD保护电路，其特征在于，
所述第一控制逻辑单元包括：第二NMOS晶体管MN2、第三NMOS晶体管MN3、第三PMOS晶体管MP3，所述第二NMOS晶体管MN2的栅极与所述第三PMOS晶体管MP3的栅极连接，所述第二NMOS晶体管MN2的源极与接地线连接，所述第二NMOS晶体管MN2的漏极与所述第一PMOS晶体管MP1的栅极连接，所述第三NMOS晶体管MN3的栅极与所述第一非门F1的输出端连接，所述第三NMOS晶体管MN3的源极与所述第三PMOS晶体管MP3的源极和所述第一PMOS晶体管MP1的栅极连接，所述第三NMOS晶体管MN3的漏极与所述第三PMOS晶体管MP3的漏极连接，所述第三PMOS晶体管MP3的栅极与所述第二非门F2的输出端连接；
所述第二控制逻辑单元包括：第二PMOS晶体管MP2、第四NMOS晶体管MN4、第四PMOS晶体管MP4，所述第二PMOS晶体管MP2的栅极与所述第四NMOS晶体管MN4的栅极连接，所述第二PMOS晶体管MP2的源极与电源线连接，所述第二PMOS晶体管MP2的漏极与所述第一NMOS晶体管MN1的栅极连接，所述第四NMOS晶体管MN4的栅极与所述第一非门F1的输出端连接，所述第四NMOS晶体管MN4的源极与所述第四PMOS晶体管MP4的源极和所述第一NMOS晶体管MN1的栅极连接，所述第四NMOS晶体管MN4的漏极与所述第四PMOS晶体管MP4的漏极连接，所述第四PMOS晶体管MP4的栅极与所述第二非门F2的输出端连接。
6.根据权利要求4所述的全芯片ESD保护电路，其特征在于，所述正压保护电路包括第一二极管D1，所述第一二极管D1的负端与电源线连接，所述第一二极管D1的正端与I/O接脚连接；所述负压保护电路包括第二二极管D2，所述第二二极管D2的负端与I/O接脚连接，所述第二二极管D2的正端与接地线连接。
7.根据权利要求1所述的全芯片ESD保护电路，其特征在于，所述ESD触发电路和所述电源钳位电路设置在芯片的电源模块中，或者所述ESD触发电路设置在芯片的填充模块中。
8.一种全芯片ESD保护方法，其特征在于，包括：
在电源线和接地线之间提供ESD保护器件，所述ESD保护器件包括：位于电源线和接地线之间的I/O单元；位于电源线和地线之间且与I/O单元连接的电源钳位电路，任一个所述电源钳位电路由多个I/O单元所共用；位于电源线和地线之间ESD触发电路；
保护所述I/O单元免受ESD冲击，包括：经由所述ESD触发电路在发生ESD现象时产生ESD触发信号至所述电源钳位电路和各个所述I/O单元以令所述电源钳位电路和各个所述I/O单元分别形成由电源线到接地线的电流泄放通路。
9.根据权利要求8所述的全芯片ESD保护方法，其特征在于：
所述ESD触发电路包括：串接在电源线和接地线之间的电阻电容电路，其中，所述电容C的第一端与电源线连接，所述电容C的第二端与所述电阻R的第一端连接，所述电阻R的第二端与接地线连接；位于电源线和接地线之间的第一非门F1和第二非门F2，其中，所述第一非门F1的输入端与所述电容C的第二端和所述电阻R的第一端连接，所述第一非门F1的输出端用于输出第一触发信号，所述第二非门F2的输入端与所述第一非门F1的输出端连接，所述第二非门F2的输出端用于输出第二触发信号；
经由所述ESD触发电路在发生ESD现象时产生ESD触发信号包括：产生所述第一触发信号和所述第二触发信号，其中，将所述第一触发信号和所述第二触发信号传输至各个I/O单元，将所述第二触发信号传输至所述电源钳位电路。
10.根据权利要求9所述的全芯片ESD保护方法，其特征在于：
所述电源钳位电路包括一PMOS晶体管，其栅极与所述ESD触发电路中第二非门F2的输出端连接，其漏极与电源线连接，其源极与接地线连接；
所述电源钳位电路形成由电源线到接地线的电流泄放通路，包括：所述电源钳位电路中的PMOS晶体管的栅极接收所述ESD触发电路产生的第二触发信号并予以导通，形成由电源线到接地线的电流泄放通路。
11.根据权利要求9或10所述的全芯片ESD保护方法，其特征在于，
所述I/O单元包括：第一PMOS晶体管MP1、第一NMOS晶体管MN1、正压保护电路、负压保护电路、第一控制逻辑单元、以及第二控制逻辑单元；所述第一PMOS晶体管MP1的栅极与所述第一控制逻辑单元连接，所述第一PMOS晶体管MP1的源极与电源线连接，所述第一PMOS晶体管MP1的漏极与所述第一NMOS晶体管MN1的漏极一起与I/O接脚连接，所述第一NMOS晶体管MN1的栅极与所述第二控制逻辑单元连接，所述第一NMOS晶体管MN1的源极与接地线连接，所述第一控制逻辑单元与接地线、所述ESD触发电路中的所述第一非门F1的输出端和所述第二非门F2的输出端连接，所述第二控制逻辑单元与电源线、所述ESD触发电路中的所述第一非门F1的输出端和所述第二非门F2的输出端连接；
所述I/O单元形成由电源线到接地线的电流泄放通路，包括：经由所述第一控制逻辑单元根据所述ESD触发电路中的第一触发信号和第二触发信号控制所述第一PMOS晶体管MP1导通以及所述第二控制逻辑单元根据所述ESD触发电路中的第一触发信号和第二触发信号控制所述第一NMOS晶体管MN1导通，形成由电源线到接地线的电流泄放通路。
12.根据权利要求11所述的全芯片ESD保护方法，其特征在于，
所述第一控制逻辑单元包括：第二NMOS晶体管MN2、第三NMOS晶体管MN3、第三PMOS晶体管MP3，所述第二NMOS晶体管MN2的栅极与所述第三PMOS晶体管MP3的栅极连接，所述第二NMOS晶体管MN2的源极与接地线连接，所述第二NMOS晶体管MN2的漏极与所述第一PMOS晶体管MP1的栅极连接，所述第三NMOS晶体管MN3的栅极与所述第一非门F1的输出端连接，所述第三NMOS晶体管MN3的源极与所述第三PMOS晶体管MP3的源极和所述第一PMOS晶体管MP1的栅极连接，所述第三NMOS晶体管MN3的漏极与所述第三PMOS晶体管MP3的漏极连接，所述第三PMOS晶体管MP3的栅极与所述第二非门F2的输出端连接；
所述第二控制逻辑单元包括：第二PMOS晶体管MP2、第四NMOS晶体管MN4、第四PMOS晶体管MP4，所述第二PMOS晶体管MP2的栅极与所述第四NMOS晶体管MN4的栅极连接，所述第二PMOS晶体管MP2的源极与电源线连接，所述第二PMOS晶体管MP2的漏极与所述第一NMOS晶体管MN1的栅极连接，所述第四NMOS晶体管MN4的栅极与所述第一非门F1的输出端连接，所述第四NMOS晶体管MN4的源极与所述第四PMOS晶体管MP4的源极和所述第一NMOS晶体管MN1的栅极连接，所述第四NMOS晶体管MN4的漏极与所述第四PMOS晶体管MP4的漏极连接，所述第四PMOS晶体管MP4的栅极与所述第二非门F2的输出端连接；
经由所述第一控制逻辑单元根据所述ESD触发电路中的第一触发信号和第二触发信号控制所述第一PMOS晶体管MP1导通，包括：第三NMOS晶体管MN3、第三PMOS晶体管MP3关断，第二NMOS晶体管MN2导通，第一PMOS晶体管MP1导通；
经由所述第二控制逻辑单元根据所述ESD触发电路中的第一触发信号和第二触发信号控制所述第一NMOS晶体管MN1导通，包括：第四NMOS晶体管MN4、第四PMOS晶体管MP4关断，第二PMOS晶体管MP2导通，第一NMOS晶体管MN1导通。
13.根据权利要求11所述的全芯片ESD保护方法，其特征在于，
所述正压保护电路包括第一二极管D1，所述第一二极管D1的负端与电源线连接，所述第一二极管D1的正端与I/O接脚连接；所述负压保护电路包括第二二极管D2，所述第二二极管D2的负端与I/O接脚连接，所述第二二极管D2的正端与接地线连接；
在发生ESD现象时，ESD电流经由所述正压保护电路中的第一二极管D1或者第二二极管D2流入电源线，并促使所述ESD触发电路产生ESD触发信号。
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