CN101944530A - 一种用于集成电路的具有控制电路的esd保护电路 - Google Patents

一种用于集成电路的具有控制电路的esd保护电路 Download PDF

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一种用于集成电路的具有控制电路的ESD保护电路，属于电子技术领域。本发明用单个控制电路来控制多个ESD保护电路，节省控制电路所占的硅片面积。同时在主ESD泄放通道之外提供一些辅助的ESD泄放通道。用控制电路减小ESD保护电路的触发电压，防止与ESD保护器件相并联的内部电路器件先崩溃导通从而导致芯片的抗ESD能力下降，并使多指结构的MOS器件更加均匀开启。

Description

一种用于集成电路的具有控制电路的ESD保护电路
技术领域
本发明属于电子技术领域，涉及半导体集成电路芯片的静电释放(ElectroStatic Discharge，简称为ESD)保护电路设计技术，尤指一种用单个控制电路来控制多个保护器件，使保护器件能够及时有效地泄放ESD电流，同时还能节约控制电路所占的硅片面积。
背景技术
随着集成电路(Integrated Circuit，简称IC)中器件尺寸的减小，器件的结深越来越浅，栅氧化层越来越薄，并且具有轻掺杂漏(LDD)结构，这些改变使得集成电路更容易被静电放电损毁。因此，芯片中必须加入保护电路以防止IC的电路或器件被ESD损坏。
目前在CMOS工艺中最常用的是保护方法是用一对互补的GGNMOS(Gate-Grounded NMOS)和GDPMOS(Gate-VDD PMOS)做I/O PAD与电源线之间的ESD保护，用一个GGNMOS做电源线VDD与VSS之间的ESD钳位电路，如图1所示。I/O PAD的保护原理与电源线之间的保护原理是一样的，但是由于位置不同，它们设计的具体要求有所不同。
在亚微米以及深亚微米工艺下，器件的抗ESD能力下降，为了提高CMOS IC对ESD的防护能力，保护器件的尺寸会被做的很大(一般是指器件的宽度做的很大)，利用大尺寸来提高电流泄放能力。大尺寸的器件在布局上常常画成多指状(multi-finger)，这样有利于电路的布局，例如一个NMOS器件的宽长比W/L为1000μm/0.5μm，如果画成10个finger，则每个finger的W/L为100μm/0.5μm即可，然后并联在一起。NMOS在ESD发生时的I-V曲线示意图如图2所示，Vt1为NMOS的触发电压，Vh为维持电压，Vt2和It2分别为二次击穿电压和二次击穿电流。在漏端电压高于Vt1时，NMOS即进入负阻区，并导致漏端电压下降。由于实际的集成电路制作工艺的偏差，这10根finger的NMOS不可能做得完全一致，并且，ESD放电是一种高电压、大电流、瞬态的情况，会导致所有并联的NMOS中只有几个finger先导通并进入负阻区从而使漏端电压下降，这会导致其他并联的NMOS由于漏端电压不够而无法开启。只有当漏端电压再次大于Vt1时，未开启的NMOS才会开启。但如果Vt1＞Vt2(如图2中所示)，则在所有NMOS开启前已开启的NMOS就因发生二次击穿而损坏，因此，此时器件的总的ESD电流防护能力只相当于只有这几个导通的finger的防护能力，而不是所有并联NMOS的防护能力的总和。而如果使Vt1降低至Vt1＜Vt2，则上述问题可以避免，多指结构可以均匀的开启。
降低Vt1的另一个目的在于：对用于ESD钳位的MOS，由于其与被保护器件是并联关系，因此除了要求它在ESD现象发生时自己不被ESD电流损坏，同时还要求它能够保护IC内部电路能够正常工作而不被ESD损坏。为了提高该ESD MOS的抗ESD能力，通常该器件在布局上不能采用最小间距。而由于IC内部电路的器件通常采用最小间距，这就导致由于与ESD MOS相并联的内部电路器件因为具有最小间距会先崩溃导通，使得ESD MOS器件不能有效的保护内部电路。因此，降低ESD MOS的Vt1将使得对内部电路的保护效果更好。
我们可以通过栅极耦合(gate couple)技术来实现Vt1的降低，从而达到器件均匀开启和提高器件抗ESD能力的目的。图3是一互补式栅极耦合ESD防护电路的示意图。图中的Cn、Cp，Cpc可以用集成电路工艺中的相关工艺实现，也可以直接用MOS的漏-栅寄生电容实现。其保护原理如下：在I/O PAD上相对于VSS出现一正的ESD电位时，由于电容的耦合作用，器件NMOS1的栅端将耦合一个正电位，使NMOS1开启并泄放ESD电流；在I/O PAD上相对于VSS出现一负的ESD电位时，ESD电流可通过NMOS1的寄生二极管正向导通泄放；在I/O PAD上相对于VDD出现一负的ESD电位时，由于电容的耦合作用，器件PMOS1的栅端将耦合一个负电位，使PMOS1开启并泄放ESD电流；在I/O PAD上相对于VDD出现一正的ESD电位时，ESD电流可通过PMOS1的寄生二极管正向导通泄放。
由于在CMOS工艺中，制造电容需要的面积远大于晶体管，因此对于图3中所示电路，触发电路将会占用很大的面积，且由于电容耦合作用，在I/O PAD上出现噪声或频率较高的信号时可能会使ESD MOS导通，即误触发，从而影响内部电路正常工作。因此，该电路的芯片面积利用率不高，且不能用作高频电路的ESD保护。
为了在小的电容面积的条件下实现较好的触发效果，可加入一些反相器来辅助实现。而且一般芯片都有很多引脚，如果每个用于ESD保护的MOS都使用一个触发控制电路，这势必会占据大量的硅片面积。因此，为了减小用于ESD保护的硅片面积，我们考虑用一个触发控制电路来同时触发多个保护器件。
发明内容
本发明的主要目的在于提供一种用于集成电路的具有控制电路的ESD保护电路，采用单个控制电路来控制多个保护器件的ESD保护电路，以提高ESD保护器件的开启均匀性，并减小I/O PAD处ESD保护电路的触发电压；同时，本发明提供的ESD保护电路在主ESD泄放通道之外，还具有一些辅助的ESD泄放通道，其ESD泄放能力较现有技术更高。
本发明技术方案如下：
一种用于集成电路的具有控制电路的ESD保护电路，如图4所示，包括控制电路3、保护电路4和ESD电源钳位电路6。所述控制电路3由RC触发电路1和反相器组2组成；集成电路的电源双轨中的VDD轨通过电阻R和电容C串联而成的RC触发电路1接集成电路电源双轨中的VSS轨；所述反相器组2由第一级反相器7和第二级反相器8串联而成；所述RC触发电路1的输出端(即电阻R和电容C的连接点)与第一级反相器7的输入端相连，第一级反相器7的输出端与第二级反相器8的输入端相连。所述保护电路4由互补的NMOS管和PMOS管实现，其中在集成电路每一个I/O PAD与VDD轨之间连接一个PMOS管，在集成电路每一个I/O PAD与VSS轨之间连接一个与PMOS管对应互补的NMOS管。控制电路3中第一级反相器7的输出端连接保护电路4中每一个NMOS管的栅极；控制电路3中第二级反相器8的输出端连接保护电路4中每一个PMOS管的栅极。所述电源钳位电路6为一个NMOS管，其漏极接集成电路的VDD轨，其源极接集成电路的VSS轨，其栅极接控制电路3中第一级反相器7的输出端。
所述反相器组2中的第一级反相器7和第二级反相器8由互补的NMOS管和PMOS管组成；第一级反相器7和第二级反相器8中，PMOS管的源极接集成电路的VDD轨，NMOS管的源极接集成电路的VSS轨。
本发明中，将触发电路中的RC电路置于芯片工作时电压相对稳定的VDD和VSS之间，以减小误触发现象。用2个反相器实现正确的电平逻辑，使用于ESD保护的器件NMOS和PMOS在芯片正常工作时关闭；而当发生ESD时，能够分别给NMOS、PMOS的栅极提供高电平和低电平，降低保护器件的触发电压。
本发明提供一种用单个控制电路来控制多个ESD保护电路，能够节省控制电路所占的硅片面积。同时在主ESD泄放通道之外提供一些辅助的ESD泄放通道。用控制电路减小ESD保护电路的触发电压，使多指结构更加均匀开启，防止与ESD保护器件相并联的内部电路器件因为具有最小间距会先崩溃导通。
附图说明
图1为集成电路芯片中常用的ESD保护电路结构示意图。
图2为ESD条件下GGNMOS管的I-V特性示意图。
图3为现有的一种互补式栅极耦合ESD防护电路的结构示意图。
图4为本发明提供的一种ESD保护电路结构示意图。
图5至图8为本发明提供的ESD保护电路在不同测试模式下的电流泄放路径示意图。
图9为本发明提供的第二种ESD保护电路结构示意图。
图10为本发明提供的第三种ESD保护电路结构示意图。
其中：1为RC触发电路，2为反相器组，3为控制电路，4为I/O PAD保护电路，5为内部电路，6为ESD电源钳位电路。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及积极效果更加清楚明白，以下结合附图对本发明进行进一步详细说明。
具体实施方式一
一种用于集成电路的具有控制电路的ESD保护电路，如图4所示，包括控制电路3、保护电路4和ESD电源钳位电路6。所述控制电路3由RC触发电路1和反相器组2组成；集成电路的电源双轨中的VDD轨通过电阻R和电容C串联而成的RC触发电路1接集成电路电源双轨中的VSS轨；所述反相器组2由第一级反相器7和第二级反相器8串联而成；所述RC触发电路1的输出端(即电阻R和电容C的连接点)与第一级反相器7的输入端相连，第一级反相器7的输出端与第二级反相器8的输入端相连。所述保护电路4由互补的NMOS管和PMOS管实现，其中在集成电路每一个I/O PAD与VDD轨之间连接一个PMOS管，在集成电路每一个I/O PAD与VSS轨之间连接一个与PMOS管对应互补的NMOS管。控制电路3中第一级反相器7的输出端连接保护电路4中每一个NMOS管的栅极；控制电路3中第二级反相器8的输出端连接保护电路4中每一个PMOS管的栅极。所述电源钳位电路6为一个NMOS管，其漏极接集成电路的VDD轨，其源极接集成电路的VSS轨，其栅极接控制电路3中第一级反相器7的输出端。
所述反相器组2中的第一级反相器7和第二级反相器8由互补的NMOS管和PMOS管组成；第一级反相器7和第二级反相器8中，PMOS管的源极接集成电路的VDD轨，NMOS管的源极接集成电路的VSS轨。
上述技术方案中，控制电路3由RC触发电路1和反相器7、8组成，RC电路1用来区分芯片的工作状态(正常工作状态或发生ESD的状态)，用2反相器实现正确的电平逻辑。当内部电路正常工作时，VDD对RC电路1中的电容充电完成，RC电路1的输出A点(也即第一级反相器7的输入端)为高电平，则第一级反相器7输出B点为低电平，第二级反相器8的输出C点为高电平，即保护器件NMOS、PMOS的栅极分别为低电平和高电平，保护器件不导通，不影响内部电路的正常工作。当VDD和VSS之间发生正向ESD时，即VDD为高电位，VSS为低电位，或在某个I/O PAD处发生ESD并使得VDD的电位高于VSS时，由于ESD脉冲的上升沿时间远小于芯片正常工作时VDD轨的上电上升时间，因此由于RC电路1的耦合作用，RC电路1的输出A点为低电平，第一级反相器7的输出B点为高电平，第二级反相器8的输出C点为低电平，即NMOS、PMOS的栅极电压则分别变为高电平和低电平，栅极偏压使保护器件的触发电压降低并使NMOS和PMOS导通。从而解决了在背景技术中提出的两个难点，可以使保护电路4中的多指结构保护器件更加均匀开启，并先于内部电路崩溃击穿。另外，所有非ESD所发生的引脚的ESD NMOS和PMOS器件在发生ESD时均能开启，即使这些保护器件未能进入崩溃击穿导通模式，也能以MOS沟道电流的形式辅助泄放从VDD到VSS之间的ESD电流，从而进一步提高整个芯片的抗ESD能力。对于芯片正常上电和发生ESD脉冲两种情况的分辨，可以通过RC电路的时间常数的合理选择来实现。
图5至图8为四种常用ESD测试模式下的电流泄放路径，图中与发生ESD现象的I/O PAD相连的NMOS和PMOS分别称为NMOS1和PMOS1，未发生ESD现象的I/O PAD旁的NMOS和PMOS分别称为NMOS2和PMOS2，用于电源钳位的NMOS称为NMOS0。下面将分别阐述本保护电路在这四种测试模型下的工作方式。
PS模式下，即在该模式下，VSS是接地的，ESD正电压脉冲出现在某一个I/O PAD上，芯片其余各I/O PAD包括VDD均为浮空。此正的ESD电压脉冲会经由保护电路的PMOS1管的漏/衬底寄生二极管传导到VDD。在这种情况下A点由于RC电路中的电容耦合作用维持在低电压，反相器开始工作，使B点为高电压，C点为低电压。这样就给保护电路的NMOS1与PMOS1器件的栅极分别提供了高电压与低电压，使器件开启，达到了降低触发电压的目的。而其它引脚的NMOS2和PMOS2，由于其栅极也受到反相器的驱动，因此将能通过沟道电流的方式形成ESD电流的辅助泄放通道。若将用于芯片电源钳位的NMOS0也纳入到该触发电路的控制范围内，则也将形成一个ESD辅助泄放通道，如图5所示。
PD模式下，即在该模式下，VDD是接地的，ESD正电压脉冲出现在某一个I/O PAD上，芯片其余各I/O PAD包括VSS均为浮空。ESD电流将通过PMOS1管的寄生二极管正向导通泄放，如图6所示。
NS模式下，即在该模式下，VSS是接地的，ESD负电压脉冲出现在某一个I/O PAD上，芯片其余各I/O PAD包括VDD均为浮空。ESD电流将通过NMOS1管的寄生二极管正向导通泄放，如图7所示。
ND模式下，即在该模式下，VDD是接地的，ESD负电压脉冲出现在某一个I/O PAD上，芯片其余各I/O PAD包括VSS均为浮空。此负的ESD电压脉冲会经由保护电路的NMOS1管的漏/衬底寄生二极管传导到VSS。在这种情况下A点由于RC电路中的电容耦合作用维持在负电位，反相器开始工作，使B点为零电位，C点为负电位。这样就给保护电路的NMOS1与PMOS1器件的栅极分别提供了零电位与负电位，由于此时I/O PAD和VSS均为负电位，因此NMOS1和PMOS1器件开启，达到了降低触发电压的目的。而其它引脚的NMOS2和PMOS2，由于其栅极也受到反相器的驱动，因此将能通过沟道电流的方式形成ESD电流的辅助泄放通道。若将用于芯片电源钳位的NMOS0也纳入到该触发电路的控制范围内，则也将形成一个ESD辅助泄放通道，如图8所示。
具体实施方式二
一种用于集成电路的具有控制电路的ESD保护电路，如图9所示，包括控制电路3、保护电路4和ESD电源钳位电路6。所述控制电路3由RC触发电路1和反相器组2组成；集成电路的电源双轨中的VDD轨通过电容C和电阻R串联而成的RC触发电路1接集成电路电源双轨中的VSS轨；所述反相器组2由第一级反相器7和第二级反相器8串联而成；所述RC触发电路1的输出端(即电容C和电阻R的连接点)与第一级反相器7的输入端相连，第一级反相器7的输出端与第二级反相器8的输入端相连。所述保护电路4由互补的NMOS管和PMOS管实现，其中在集成电路每一个I/O PAD与VDD轨之间连接一个PMOS管，在集成电路每一个I/O PAD与VSS轨之间连接一个与PMOS管对应互补的NMOS管。控制电路3中第一级反相器7的输出端连接保护电路4中每一个PMOS管的栅极；控制电路3中第二级反相器8的输出端连接保护电路4中每一个NMOS管的栅极。所述电源钳位电路6为一个NMOS管，其漏极接集成电路的VDD轨，其源极接集成电路的VSS轨，其栅极接控制电路3中第二级反相器8的输出端。
所述反相器组2中的第一级反相器7和第二级反相器8由互补的NMOS管和PMOS管组成；第一级反相器7和第二级反相器8中，PMOS管的源极接集成电路的VDD轨，NMOS管的源极接集成电路的VSS轨。
在图9所示的实施方式中，RC电路1中的电阻R与VSS轨相连，电容C与VDD轨相连。在电路正常工作时，RC电路的输出A点为低电平，则第一级反相器输出B点为高电平，第二级反相器的输出C点为低电平，与图4所示第一实施方式相反。当VDD和VSS之间发生正向ESD时，即VDD为高电位，VSS为低电位，或在某个I/O PAD处发生ESD并使得VDD的电位高于VSS时，A点由于电容耦合作用维持在高电压，反相器开始工作，B点为低电压，C点为高电压，即PMOS、NMOS的栅极电压则分别变为低电平和高电平，栅极偏压使保护器件的触发电压降低。
具体实施方式三
前述两个具体实施方式中，可将反相器组的级数由两级增加为多级，其余电路结构不变，即可得到如图10所示的具体实施方式。该具体实施方式由于增加了反相器组2中的反相器级数，这样可以使得在ESD发生时触发电路的动作更快，但考虑到面积因素，较好的选择是3级或4级，同时应合理的选择最后两级反相器的输出，或对换R和C的位置，以保证正确的电平逻辑。
综上所述，本发明提供一种用单个控制电路来控制多个ESD保护电路结构，节省控制电路所占的硅片面积。同时在主ESD泄放通道之外提供一些辅助的ESD泄放通道。用控制电路减小ESD保护电路的触发电压，使多指结构更加均匀开启，防止与ESD保护器件相并联的内部电路器件因为具有最小间距会先崩溃导通。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡是本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种用于集成电路的具有控制电路的ESD保护电路，包括控制电路(3)、保护电路(4)和ESD电源钳位电路(6)；所述控制电路(3)由RC触发电路(1)和反相器组(2)组成；集成电路的电源双轨中的VDD轨通过电阻R和电容C串联而成的RC触发电路(1)接集成电路电源双轨中的VSS轨；所述反相器组(2)由第一级反相器(7)和第二级反相器(8)串联而成；所述RC触发电路(1)的输出端，即电阻R和电容C的连接点与第一级反相器(7)的输入端相连，第一级反相器(7)的输出端与第二级反相器(8)的输入端相连；所述保护电路(4)由互补的NMOS管和PMOS管实现，其中在集成电路每一个I/O PAD与VDD轨之间连接一个PMOS管，在集成电路每一个I/O PAD与VSS轨之间连接一个与PMOS管对应互补的NMOS管；控制电路(3)中第一级反相器(7)的输出端连接保护电路(4)中每一个NMOS管的栅极；控制电路(3)中第二级反相器(8)的输出端连接保护电路(4)中每一个PMOS管的栅极；所述电源钳位电路(6)为一个NMOS管，其漏极接集成电路的VDD轨，其源极接集成电路的VSS轨，其栅极接控制电路(3)中第一级反相器(7)的输出端。
2.一种用于集成电路的具有控制电路的ESD保护电路，包括控制电路(3)、保护电路(4)和ESD电源钳位电路(6)；所述控制电路(3)由RC触发电路(1)和反相器组(2)组成；集成电路的电源双轨中的VDD轨通过电容C和电阻R串联而成的RC触发电路(1)接集成电路电源双轨中的VSS轨；所述反相器组(2)由第一级反相器(7)和第二级反相器(8)串联而成；所述RC触发电路(1)的输出端，即电容C和电阻R的连接点与第一级反相器(7)的输入端相连，第一级反相器(7)的输出端与第二级反相器(8)的输入端相连；所述保护电路(4)由互补的NMOS管和PMOS管实现，其中在集成电路每一个I/O PAD与VDD轨之间连接一个PMOS管，在集成电路每一个I/O PAD与VSS轨之间连接一个与PMOS管对应互补的NMOS管；控制电路(3)中第一级反相器(7)的输出端连接保护电路(4)中每一个PMOS管的栅极；控制电路(3)中第二级反相器(8)的输出端连接保护电路(4)中每一个NMOS管的栅极；所述电源钳位电路(6)为一个NMOS管，其漏极接集成电路的VDD轨，其源极接集成电路的VSS轨，其栅极接控制电路(3)中第二级反相器(8)的输出端。
3.根据权利要求1或2所述的用于集成电路的具有控制电路的ESD保护电路，其特征在于，所述反相器组(2)中的第一级反相器(7)和第二级反相器(8)由互补的NMOS管和PMOS管组成；第一级反相器(7)和第二级反相器(8)中，PMOS管的源极接集成电路的VDD轨，NMOS管的源极接集成电路的VSS轨。
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