CN1628385A - 静电放电保护电路及工作方法 - Google Patents

Abstract

一种静电放电(ESD)保护电路(9)，包括多个包含外部焊盘(31，41)以及需要ESD保护的电路的I/O和电源焊盘单元(22，40)。保护电路包括分流装置阵列(36，46)，分流装置并列地连接在ESD总线(14)和VSS总线(18)之间，并且分布在多个焊盘单元之间。一个或多个触发电路(50)控制分流装置。ESD事件从任何受力焊盘耦合到两个分离的总线上：将高的ESD电流接入到多个分流装置正电流极的ESD总线，以及控制触发电路的升压总线(12)。在ESD事件期间，触发电路驱动分流装置的控制电极达到高于现有技术电路可达到电压的电压电平，因而降低了分流装置的导通电阻。

Description

静电放电保护电路及工作方法

技术领域

本发明一般性地涉及提供静电放电(ESD)保护的电路，更具体地说涉及分布式ESD保护方案。

背景技术

在生产过程中，在装配和测试期间，或者在最终的系统应用中，集成电路可能遭受静电放电(ESD)事件。在传统的集成电路(IC)ESD保护方案中，通常使用特殊的钳位电路来在电源轨迹(power supplyrails)间分流ESD电流，从而保护内部元件免受损害。作为有源金属氧化物半导体场效应晶体管(MOSFET)钳位电路已知的一类ESD钳位电路典型地由三个功能元件组成：电阻-电容(RC)暂态检测器电路、中间缓冲电路和大MOSFET晶体管，它可以用作基本ESD电流分流装置。在沿着IC电源总线分布的网络中可以使用有源MOSFET钳位电路来给多个输入/输出焊盘提供强壮且一致的ESD保护。这种网络的多个实施方案在标题为“Electostatic Discharge(ESD)ProtectionCircuit”且授予本受让人的美国专利第6,385,021号中公开。

图1阐述了一个在IC中保护多个I/O电路1030-1032的这种分布式ESD网络1000。在该方案中仅表示了三个I/O电路，在典型的实现过程中分布式网络将包括大得多的I/O电路单元。I/O电路1032包括连接在V_SS总线1042和V_DD总线1044之间的外部连接焊盘1050。二极管1052具有与V_SS总线1042相连的阳极和与I/O焊盘1050相连的阴极。二极管1053具有与I/O焊盘相连的阳极和V_DD总线1044相连的阴极。在ESD网络1000的一个实例中，形成二极管1053用作NWELL二极管中的P+源，并且形成二极管1052用作P-衬底二极管中的N+源。钳位N-通道MOSFET(NMOSFET)1054被连接在V_SS总线1042和V_DD总线1044之间。钳位NMOSFET 1054的栅极被连接到触发总线1046上。I/O电路1032中没有表示出需要保护的电路，举例来说如P-通道MOSFET(PMOSFET)和N-通道(NMOSFET)输出驱动器(output drivers)，以及其它典型地需要I/O操作的电路元件。图1中还表示了每个都等同于I/O电路1032的I/O电路1030和1031。远程触发电路1040包含RC暂态检测器电路1063和缓冲电路1064。RC暂态检测器电路1063包括连接在V_SS总线1042和节点1065之间的电容器1061以及连接在同一节点和V_DD总线1044之间的电阻器1062。举例来说，缓冲电路1064在节点1065的输入和在节点1066处到触发总线1066的输出之间可以包含一组三个串联的CMOS倒相级(没有表示出)。每个倒相级典型地具有源极连接到V_DD总线1044上的PMOSFET，以及源极连接到V_SS总线1042上的NMOSFET。

图1表示出了三个总线：V_SS总线1042、V_DD总线1044和触发总线1046。这些总线典型地围绕着所有或部分的IC外围，从而服务于通常位于该区域中的I/O电路。在V_DD总线1044上，两个相邻I/O电路之间，或者I/O电路和相邻的远程触发电路之间表示了一组增量总线电阻器，每个标记为R1。每个电阻器代表用于两个相邻电路间该段V_DD总线1044的分布式附加金属电阻。可以使用从一个这种电路的物理中心到相邻电路物理中心的总线长度来计算这些电阻值。当这些电阻器都用标记R1表示时，应该理解成这些电阻值通常随着I/O电路之间，或者I/O电路和远程触发电路之间物理距离的变化而成倍地变化。相似地，在触发总线1046上表示了可变的增量总线电阻器，每个以R2标记。增量总线电阻还表示在V_SS总线1042上，但是为了使示意图清晰而没有包括在图1中。注意在典型的IC应用中，可以向ESD保护网络中添加附加的I/O电路和附加的增量总线电阻器(R1，R2)，如位于图1中所示元件左边和右边的点线所示。

在I/O焊盘上参考接地的V_SS发生正向ESD事件期间，集成电路通常很可能受到损伤。ESD网络1000对施加到I/O焊盘1050上该事件的初始响应如下。作为I/O焊盘电压的二极管1053的前向偏压非常快地陡升到0.7V以上。然后，在V_DD总线1044上产生快速的电压对时间的增加(dV/dt)，或者电压转换速率。RC暂态检测器电路1063是一类电压暂态检测器电路或者电压转换速率检测器电路。作为对V_DD总线1044上非常快速的ESD诱导dV/dt响应，暂态检测器电路1063初始保持节点1065低于V_DD很多。缓冲电路1064检测到这种低电平输入，并且输出反向且放大的信号，驱动触发总线1046达到V_DD。这就导通了分布在每个I/O电路上的多个钳位NMOSFETs 1054。注意因为远程触发电路1040只驱动分布式钳位NMOSFETs 1054的栅极，所以传输到触发总线1046上的最终电流非常小。一旦导通，这种钳位NMOSFETs的累积网络就在V_DD总线1044和V_SS总线1042之间起着低电阻分流器的作用。钳位NMOSFETs保持导通一段时间，这段时间由暂态检测器电路1063的RC时间常数来确定。该时间常数应该被设定为超过ESD事件的典型持续时间(200～500纳秒)，同时也应该足够短，从而在V_DD总线的正常上升期间避免错误地触发钳位NMOSFETs。在正常IC操作期间，V_DD上升典型地需要1～5微秒。

如上所述，暂态检测器电路通过检测V_DD总线上快速的电压随时间的增加(dV/dt)来响应施加的ESD事件。应该当指出的是现有技术中存在另一类ESD检测器电路-电压阈值检测器电路。电压阈值检测器电路通过检测V_DD总线上预定电压阈值已经被超过来响应施加的ESD事件。如果该阈值没有被超过，那么钳位NMOSFETs保持不导通。

在上述的ESD事件期间，随着施加的ESD事件的峰值电流流向目的耗散通道(dissipation path)，I/O焊盘1050的电压上升到由电压降总和设定的峰值水平。在工业标准的200V机器模型ESD事件中，被迫通过IC的峰电流可以达到约3.8A。为了保护I/O电路1032中易坏的元件，ESD钳位网络必须典型地阻止I/O焊盘1050的电压上升到临界电压故障阈值之上，依据加工技术和输出缓冲配置，该电压典型地在6～10V的范围内变化。举例来说，假定I/O电路的故障阈值为8.0V并且ESD峰电流为3.8A，通过整个耗散通道的净电阻不可能超过约2.1欧姆。这种ESD通道需要大的有源器件和这些器件间的强壮连接。

图1基于的美国专利第6,385,021号教导了与沿着电源总线不太经常地放置较大的钳位NMOSFETs相反，在每个I/O电路中分布小的钳位NMOSFETs 1054是有利的。该途径使V_DD总线电阻对ESD性能的影响最小化。当参考接地的V_SS，任何I/O焊盘经历正向ESD事件时，分布在每个I/O电路中的每个钳位NMOSFETs 1054并联导通。但是，由于V_DD总线上的电阻，在沿着总线的两个方向上，只有受力焊盘附近的钳位NMOSFETs趋向于分流大部分的ESD电流。多个独立的小钳位NMOSFET的累积效果允许多个器件无害地耗散很大的ESD电流。在更少放置大钳位NMOSFETs的网络中，由于从受力的I/O焊盘到大钳位NMOSFETs间增加的电流乘以电阻(IR)的电压降，距这些钳位电路最远处放置的I/O焊盘受到降低的ESD性能的损害。注意即使在图1描述的分布式小钳位NMOSFET网络中，为了充分地保护接近该V_DD总线部分的I/O焊盘，在V_DD总线断裂或者中断的任何点上仍然需要大的钳位NMOSFETs。没有这种大的钳位NMOSFETs，V_DD总线部分末端的受力I/O焊盘只能够沿着V_DD总线在一个方向上访问钳位NMOSFETs。这将会转化成显著降低的ESD性能。在优选的配置中，V_DD总线绕着IC形成连续的环，以至于V_DD总线不会中断。在这种配置下，I/O电路中小钳位NMOSFETs网络可以提供完全的ESD保护。

美国专利第6,385,021号还教导了在远离I/O电路的位置中放置所有或部分轨夹触发器电路(rail clamp trigger circuitry)，从而驱动在I/O电路组中控制每个钳位NMOSFETs的触发总线1046。在许多方面，在每个I/O电路中单独放置触发电路，从而只驱动位于这个I/O电路中的钳位NMOSFETs的交替途径是优选的。这是因为在许多芯片设计中，I/O电路在衬底或物理布局面积方面是IC外围的受约束部分。在I/O电路中降低布局面积经常直接导致小的IC芯片尺寸。因此，在I/O电路组的多个钳位NMOSFETs中，可以更有效地分享单个RC暂态检测器电路1063。另一方面，缓冲电路1064中的元件尺寸典型地依据触发电路必须驱动的钳位NMOSFETs的总沟道宽度来决定。如同在美国专利第6,385,021号中教导的一样，缓冲电路1064的元件可以方便地放在每一个I/O电路1032中的远程触发电路1040中，或者分成几部分并且部分放在远程触发电路中，部分放在每个I/O电路中。

当如图1所示，在远程触发电路1040中放置整个缓冲电路1064时，这会导致对所得的ESD网络有一些限制。主要由于沿着V_DD总线从受力I/O焊盘到远程触发电路的IR电压降，这种途径的一个限制是任何I/O焊盘和其最近的远程触发电路1040之间的最大距离受限制。通过使用标准电路模拟工具在网络中模拟ESD事件，并且分析结果的节点电压，可以最好地表明这种限制。假定图1的网络是大的I/O电路组和增量总线电阻的一部分。考虑参考接地的V_SS，I/O焊盘经历正向3.8A峰值电流ESD事件的情况。假定调节每个I/O电路中的二极管1053和钳位NMOSFETs 1054的尺寸，以及V_DD总线上电阻R1的大小，使I/O焊盘1050上的模拟电压在该ESD事件期间达到8.0V的峰值。在ESD峰电流水平上，穿过二极管1053和从该二极管到I/O焊盘及到V_DD总线的寄生互连电阻(图1中没有表示)的电压降典型地加起来约为3.0V。因此，受力I/O焊盘本地V_DD总线上的峰电压约为5.0V。ESD电流沿着V_DD总线在两个方向上传递离开受力的焊盘，同时大多数电流在1～2欧姆的V_DD总线电阻内部分流通过分布式轨夹NMOSFETs 1054。注意由于这种电流流动，发现V_DD总线峰电压局限在受力I/O焊盘，并且它在远离受力焊盘的两个方向上逐渐降低。在该实施例模拟中，I/O电路1031，1030以及远程触发电路1040本地的V_DD总线峰电压分别为4.7V、4.5V和4.3V。因此，分布式钳位NMOSFETs的漏极端依据与受力I/O焊盘的接近程度而被偏置不同的电压电平。但是，分布式钳位NMOSFETs的栅极端被偏置成相同的电压电平，因为它们都是经由触发总线1046由远程触发电路1040来驱动的。重要的是应该指出触发总线的电压电平取决于远程触发电路与受力I/O焊盘的接近程度。当在ESD事件期间被激活时，远程触发电路驱动触发总线达到与该触发电路本地的V_DD总线电位相等的电压电平，在这种情况中为4.3V。因此，比远程触发电路更邻近受力I/O焊盘的钳位NMOSFETs将具有小于漏极到源极的电压(Vds)的栅极到源极的电压(Vgs)，而比远程触发电路距离受力I/O焊盘更远的钳位NMOSFETs具有Vgs＞Vds。明显地，当受力I/O焊盘位于比上述情况远离远程触发电路更大的距离时，沿着V_DD总线的IR降导致触发总线所得电压电平的进一步降低。非常重要地应该指出触发总线上的电压电平对于ESD网络的性能是至关重要的。钳位NMOSFETs漏极到源极的导通电阻在这些偏压条件下大约与Vgs成反比。因此，距离远程触发电路最远的I/O焊盘将受最坏的ESD性能的损害。

图1中所述ESD保护电路的另一个限制是当沿着V_DD总线1044并联放置多个远程触发电路1040时，触发总线1046经历电压冲突事件。距离受力I/O焊盘不同距离的两个触发电路每一个都试图驱动触发总线达到不同的电压电平。这就可能引起严重的总线电压冲突问题。解决这种电压冲突事件的一种方案是分割V_DD总线并且每个V_DD总线段仅放置一个远程触发电路1040。因此，V_DD总线段的最大长度被限制，从而使从受力I/O焊盘到远程触发电路的IR降最小化，并且被限制到单个远程触发电路可以服务的长度。在IC设计中，很难将V_DD总线分割成这种小段。因此，需要一种对所保护V_DD总线的最大长度具有更少限制的新的分布式轨夹网络。

图1中描述的分布式轨夹网络包含多个放置在每个I/O电路中的单独的、分散的轨夹NMOSFETs。在I/O电路间物理间隔是大的，或者围绕着集成电路周围很大变化的情况下，这种方案可能在设计中有局限。举例来说，许多集成电路使用取自标准单元设计库的固定高度和宽度的I/O电路。但是，既定IC中I/O电路间的间隔或间隙可能依据所需I/O的数量和物理IC核心的尺寸而变化。因此，在许多IC设计中，I/O电路间具有显著的间隙。另外，通常增加IC边角附近I/O电路间的间隔，从而在封装时适应辐射状连接线的摆动。当金属总线围绕着IC边角布线时，典型地也具有较大的I/O电路间隙。

从分布式ESD网络设计的观点来看，任何I/O电路间的间隙，或者I/O电路间间隙的任何变化对ESD性能都具有负面的影响。举例来说，与物理上毗邻的I/O电路组中的I/O焊盘相比，宽间隔I/O电路组中央的I/O焊盘将受降低的ESD性能的损害。这是由于在沿着电阻电源总线分布的相同尺寸的小轨夹NMOSFETs网络中，I/O焊盘的ESD性能对改变钳位NMOSFETs间增量总线电阻R1非常敏感。美国专利第6,385,021号中教导的最小化该问题影响的一个途径是通过在I/O电路间的间隔单元中放置附加的钳位NMOSFETs来在I/O电路中增加钳位NMOSFETs。尽管该途径能够有效地最小化钳位NMOSFETs间最坏情况下增量V_DD总线电阻R1，它典型地需要设计大量独特的间隔单元并且以每个不同的间隔放置在I/O电路间。但是，因为优选地ESD保护网络使用最少量简单的、模块化的且可再用的ESD元件来构建，所以这种途径是不理想的。因此，当在这些分布式网络中调整钳位NMOSFETs的大小时，设计者经常基于IC中最坏情况的实际焊盘到焊盘的间隔来简单地假定所有I/O电路间单个增量总线电阻R1的值。如果所有的I/O电路都是毗邻的，这种最坏情况的间隔经常是所测量的焊盘到焊盘最小间隔的两倍。这种途径的缺点是结果所需的钳位NMOSFETs沟道宽度大约为如果所有I/O电路实际上都毗邻时所需宽度的两倍。因此，需要一种新的ESD网络方案，它能使用最少量的独特ESD元件，但是在每个I/O电路区允许有最小的轨夹NMOSFETs通道宽度，并且从一个I/O焊盘到另一个焊盘ESD性能变化最小，同时允许以任意间隔绕着IC外围放置I/O电路的最大的灵活性。

发明内容

根据本发明的一方面，提供一种具有静电放电电路的集成电路，包括：多个焊盘，其中多个焊盘中的每个被连接到第一总线、第二总线以及第三总线上；多个上拉电路，其中多个上拉电路中的每个被连接到多个焊盘中的每个和第三总线上；多个分流电路，其中：多个焊盘中的每个经由第一总线被连接到多个分流电路中的至少一个上；响应在多个焊盘中至少一个上发生的ESD事件，多个分流电路并联工作，从而给多个焊盘提供静电放电保护；及多个分流电路中的至少一个被连接到第一总线、第四总线和第二总线上；以及包含暂态检测器电路的触发电路，所述触发电路具有经由第三总线连接到多个焊盘中每个上的第一接线端、经由第四总线连接到多个分流电路中至少一个上的第二接线端，以及连接到第二总线上的第三接线端。

根据本发明的另一方面，提供一种在集成电路中补偿静电放电的方法，该方法包括：在集成电路内放置多个焊盘；经由各自的第一二极管器件将多个焊盘中的每个连接到第一总线上；经由各自的第二二极管器件将多个焊盘中的每个连接到第二总线上；将暂态检测器电路连接到第二总线和第三总线上，暂态检测器电路具有与第四总线相连的输出；物理上放置每个都连接到多个焊盘中的每个和第三总线上的多个上拉电路；放置多个分流电路，其中多个分流电路中至少一个被连接到第一总线、第四总线和第二总线上。

附图说明

本发明通过实施例来阐述并且没有受附图的限制，附图中类似的参考数字表示相似的元件。

图1示意性地说明现有技术的ESD保护电路。

图2示意性地说明根据本发明的分布式且升压(boosted)的ESD保护网络。

图3以示意性图的形式说明用于图2 ESD钳位电路的控制电路。

图4示意性地说明根据本发明的分布式且升压的ESD保护网络的另一实施方式。

图5按透视图的形式说明按照本发明的分布式且升压的ESD保护网络的布局。

图6以透视图的形式说明根据本发明的分流装置的布局。

熟练的技术人员能领会图中的元件是出于简单化且清晰化而描述的，因此不需要按比例地画出。举例来说，图中某些元件的尺寸可以相对于其它元件而放大，从而有助于改进对本发明实施例的理解。

具体实施方式

在公知的分布式轨夹ESD保护电路中，多个分流装置的控制电极经常被加偏压到小于施加在正电流电极上电压的电压。本发明的目标是实现ESD保护，使得施加到分流装置控制电极上的电压高于正电流电极上的电压。这就降低了每个分流装置的导通电阻，因而提高了分布式轨夹网络的性能，并且降低了实现强壮的ESD保护电路所需的布局面积。

本发明的一个实施方案提供了一种ESD保护电路，其中分流装置阵列被并联连接在ESD总线和V_SS总线之间，并且在多个待保护的I/O和电源焊盘之间分布。在ESD事件期间以及正常的电路操作期间，使用可以在远离这些焊盘位置放置的一个或多个触发电路来控制每个分流装置。ESD事件从任何受力焊盘上连接到两个分离的总线：ESD总线，以及升压总线上，ESD总线从焊盘传递高的ESD电流到多个分流装置的正电流电极上，升压总线控制触发电路。因为在ESD事件期间触发时，触发电路产生非常小的电流，沿着升压总线在任何受力焊盘和触发电路间几乎没有IR电压降。因此，触发电路能够驱动多个分流装置的控制电极达到通常高于ESD总线上峰电压电平的电压电平。

在一个实施方案中，ESD总线和升压总线用作分离的连接到IC外部电源上的正电源总线。同样，V_SS总线用作也连接到IC外部电源上的接地电源总线。在可选的实施方案中，这三种总线的任何一种或者全部都可以不直接连接到外部的电源上。V_SS总线还可以被连接到硅衬底上，从而使衬底与V_SS总线金属并联导通。

图2描述了本发明的一个实施方案，其中在集成电路内部提供ESD保护网络9。ESD保护网络9包括许多电路部分，包括I/O焊盘单元20-22，以及电源焊盘单元40。每个焊盘单元可以示意性地如图2所示以及按占据IC外围特定面积的物理布局的意义上来描述。每个这些焊盘单元被连接到升压总线12、ESD总线14、触发总线16和V_SS总线18上，它们也包括在ESD保护网络9中。在每个I/O和电源焊盘单元间的ESD总线14上表示了一系列增量总线电阻。相似的增量总线电阻R2和R3分别表示在触发总线16和升压总线12上。每个电阻(R1、R2和R3)表示用于两个相邻焊盘单元间相应总线该段的有效的分布式附加金属电阻。举例来说，从一个这种焊盘单元的物理中心到相邻焊盘单元物理中心的总线长度被用于这些电阻值的计算。虽然沿着总线的增量总线电阻都用一个标记，例如R1表示，但应当理解成随着焊盘单元间的物理间隔围绕IC外围而变化，这些电阻值通常剧烈变化。增量总线电阻还可以表示在V_SS总线上，但是为了使示意图清晰它们没有包括在图2中。应当理解上述的增量总线电阻从ESD电路设计的角度来看是不可取的。它们是在传递总线金属的任何集成电路上限制面积的不可避免的结果。升压总线12、ESD总线14、触发总线16和V_SS总线18可以沿着IC的外围伸展，扩展由图2中点线表示的ESD保护网络9，从而包括附加的焊盘单元和增量总线电阻(未表示)，它们可以沿着芯片的外围来提供。虽然只有四个焊盘单元的组在图2中被表示，但假定可以实现更小或者更大的组。在优选的形式中，四个总线绕着IC外围形成一个完整的环，IC上所有的I/O和电源焊盘都在ESD保护网络9内保护。如果ESD总线在任何点断裂，如前面所述，必须在ESD总线段的两端或其附近放置大的钳位NMOSFETs(没有在图2中表示)，从而正确地保护在该段末端附近放置的I/O焊盘。

图2中I/O焊盘单元22包括连接在升压总线12、ESD总线14和V_SS总线18之间的外部连接焊盘31。二极管32具有连接到V_SS总线18上的阳极端和连接到I/O焊盘31上的阴极端。二极管33具有连接到I/O焊盘31上的阳极端和连接到ESD总线14上的阴极端。P-沟道或者p型晶体管，PMOSFET 34具有连接到I/O焊盘31上的第一电流电极或者漏极以及连接到升压总线12上的第二电流电极或者源极。PMOSFET 34的控制电极或者栅极被连接到控制信号(未表示)上，结合图3在下面描述控制信号。但是，在正ESD事件被施加到I/O焊盘31上期间，该控制信号被拉到V_SS附近，从而使低电阻的漏极到源极导通通过PMOSFET 34。I/O焊盘单元22还包含N-通道或者n型晶体管、钳位NMOSFET 36，其源极连接到V_SS总线18上，并且漏极连接到ESD总线14上。钳位NMOSFET 36的栅极连接到触发总线16上。I/O焊盘单元20和21与I/O焊盘单元22相似。在该实施方案中，I/O焊盘单元20和21包括在I/O焊盘单元22中发现的相同电路，如图2所示。在ESD事件期间，钳位NMOSFET 36在ESD总线14和V_SS总线18之间提供了直接电流通道。注意每个I/O焊盘单元中包含的钳位电路，例如钳位NMOSFET 36被并联，从而提供与哪一个I/O焊盘接收ESD事件无关的分布式ESD保护。在I/O焊盘单元22中没有表示出待保护的电路，例如PMOSFET和NMOSFET输出驱动器、这些输出驱动器的预驱动电路、输入电路，以及正常I/O操作所需的其它电路元件。

图2中的电源焊盘单元40包括外部连接焊盘41，它被连接到正电源总线V_DD1(未表示)上，并且连接在升压总线12、ESD总线14和V_SS总线18之间。在电源焊盘单元40中表示出了二极管42、二极管43、PMOSFET 44和钳位NMOSFET 46，并且假定它们与I/O焊盘单元22中类似元件相同。因此，在该实施方案中，象I/O焊盘一样电源焊盘V_DD1 41被连接到ESD保护网络9上并受之保护。可选的实施方案可以使用不同途径来保护电源焊盘ESD，而维持图2中所述的I/O焊盘保护途径。

I/O焊盘单元20～22内包含的钳位NMOSFET 36和电源焊盘单元40内包含的钳位NMOSFET 46形成了多个分流电路。每个分流电路经由触发总线16通过电源焊盘单元40中的触发电路来控制。触发电路50具有连接到升压总线12上的第一个接线端、连接到触发总线16上的第二个接线端和连接到V_SS总线18上的第三个接线端。触发电路50包含包括电阻52和电容53的RC暂态检测器电路51，以及缓冲电路54。在一个实施方案中，电阻52和电容53每个都可以从NMOSFET或者PMOSFET中形成。电阻52的第一个接线端连接到升压总线12上。缓冲电路54的输入被连接到电阻52的第一个接线端和电容53的第一个接线端上。缓冲电路54的输出被连接到触发总线16上。电容53的第二个接线端连接到V_SS总线18上。在这种实施方案下，缓冲电路54在输入和输出节点间包含奇数个串联的CMOS倒相级(没有表示)。每个倒相级包含源极连接到升压总线12上的PMOSFET和源极连接到V_SS总线上的NMOSFET。重要地指出当在ESD事件期间使用时，缓冲电路54应该驱动触发总线16达到等于触发电路本地的升压总线12上电压电平的电压电平。电源焊盘单元40内还包含PMOSFET 58，其栅极连接到触发总线16上，源极连接到升压总线12上，并且漏极连接到ESD总线14上。在该实施方案下，PMOSFET 58形成平衡电路，它在ESD事件后及正常IC操作期间起着电学短路ESD总线14与升压总线12的功能，但是在ESD事件期间基本上保持不导通。

图2中ESD保护电路的目的是参考接地的V_SS，保护多个I/O和电源焊盘不受连接到这些焊盘任何之一上的正ESD事件的影响。考虑ESD网络模拟的情况，其中在大的焊盘单元组中，参考接地的V_SS，I/O焊盘31经历正向3.8A的峰值电流ESD事件。假定在模拟中调节每个焊盘单元中二极管33和钳位NMOSFETs 36及46，以及ESD总线上的多个电阻RI的大小，从而使I/O焊盘31上的电压在ESD事件期间上升到8.0V的峰值。对于该ESD事件，连接到I/O焊盘31上的主要希望的ESD电流耗散通道是通过正偏二极管33到达ESD总线，然后沿着ESD总线在两个方向上到达邻近受力I/O焊盘簇排的钳位NMOSFETs网络。如前所述，在受力I/O焊盘和钳位NMOSFETs36及46的漏极端之间有两个不可避免的电压降来源。第一个是穿过二极管33并且与I/O焊盘及ESD总线(图2中未表示)电阻互连的大约3V的联合电压降。第二个是沿着ESD总线在两个方向上远离受力I/O焊盘的IR电压降。I/O焊盘单元22、21、20以及电源焊盘单元40本地的模拟ESD总线峰值电压分别为5.0、4.7、4.5及4.3V。这些具体的电压仅是通过实施例给出的。同前面一样，依据与受力I/O焊盘的远近，分布式钳位NMOSFETs被偏置成不同的电压电平，峰电压由受力焊盘本地得到。图2中所述ESD保护电路的关键特征是触发电路50经由与高电流ESD总线14分离的升压总线12而被连接到任何的受力I/O焊盘上。注意在ESD事件期间，触发电路50仅驱动分布式钳位NMOSFET的栅极，因此只消耗非常小部分的经由ESD总线耗散到多个钳位NMOSFETs 36和46中的电流。与ESD总线14相比，非常小的电流被传递到升压总线12上。本发明的优点是沿着升压总线从任何受力I/O焊盘到触发电路50，或者从触发电路到任何钳位NMOSFETs 36和46，只发生非常小的IR电压降。因此，钳位NMOSFETs栅极的电压电平基本上和远程触发电路与受力I/O焊盘的远近无关。这是对现有技术电路的重要改进。在图2所示的实施方案中，使用PMOSFET 34从I/O焊盘到升压总线12上连接ESD电压。在向I/O焊盘31施加正ESD事件期间，驱动连接到PMOSFET 34栅极上的控制信号至接近V_SS，使PMOSFET 34导通并且上拉升压总线12达到或者接近全受力I/O焊盘的电压。多个焊盘单元20-22及40中的PMOSFET 34和其它相似的晶体管(未标号)结合控制这些晶体管(图3)栅极的电路起着多个上拉电路的作用。图2中所示ESD电路的主要目的是为了最小化这些分流装置的有效导通电阻而分别使每个I/O和电源焊盘单元中多个钳位NMOSFETs 36及46的Vgs最大。在上述ESD网络模拟中，在沿着通道最小降低的情况下，受力I/O焊盘上的全电压(8.0V)经由PMOSFET 34连接到升压总线12，然后经由触发电路50连接到触发总线16上，到达每个分布式钳位NMOSFETs36及46的栅极。在前面参照图1描述的现有技术网络模拟中，触发总线的峰值电压仅为4.3V。重提在这些偏压条件下钳位NMOSFET的导通电阻大约与Vgs成反比。因此，图2中描述的ESD保护网络9几乎等分了分布式钳位NMOSFETs的导通电阻。在每个钳位NMOSFET的栅极被偏置到接近IC中最高电压的情况下，每个钳位NMOSFET的导通电阻被有效地最小化了。这有助于使分布式轨夹网络的性能最高并且使实现强壮的ESD保护电路所需的布局最小。与图1中所示的现有技术电路相比，在本文教导下设计下的“升压”ESD网络提供了升压的ESD保护。

上述升压ESD网络有效操作的关键要求是分布式钳位NMOSFETs能够足够快地导通，从而将受力I/O焊盘的峰电压限制到该I/O焊盘不能工作的定义阈值电压以下。因此，必须适当调整图2ESD保护网络9中的元件，包括PMOSFET 34、用于升压总线的增量总线电阴R3、触发电路50中的元件，以及用于触发总线的增量总线电阻R2的大小，从而实现这种需求，这些元件也是对钳位NMOSFETs36和46的栅极充电的关键通道。本发明的一个优点是由于ESD事件期间通过该关键通道的电流非常小，因而甚至是对于包含非常大量的I/O焊盘的网络，也很容易调节这些元件的大小，从而满足这种需求。这种方案具有多个另外的利益。首先，升压总线12的增量电阻R3和触发总线16的增量电阻R2可以比ESD总线14的相应电阻大得多。因此，升压和触发总线只需要在ESD总线消耗的IC外围占据小部分的布局面积。第二，由于在ESD事件期间只有少量的电流传导到这些总线上，所以即使在增量总线电阻R3和R2的电阻值很小的情况下，沿着这两个总线也只有非常小的IR电压降。因此，触发电路50可以放置在远离受力I/O焊盘的很远处，而不会明显影响网络的性能。第三，也由于沿着升压总线12的IR电压降最小，沿着升压总线可以并联放置大量的触发电路，而没有现有电路中可见的明显总线电压冲突。

在优选的形式下，多个诸如触发电路50的触发电路沿着升压总线12来分布，间隔范围从每5个到20个I/O焊盘单元。但是，在特定的应用中，或多或少的间隔安排可能是优选的。在任何情况下，相邻触发电路间允许的最大距离比单个I/O焊盘单元沿着升压总线的物理宽度要大得多。设定该最大距离，以使轻微的IR电压降和可能沿着升压及触发总线发生的RC延迟最小，并且还限制一个触发电路必须驱动多少个钳位NMOSFETs 36和46的栅极。

出于上述的原因，ESD总线14段的最大长度典型地大于围绕着IC外围全体总线长度。因此，图2中描述的分布式ESD网络9可以在优选的实施方案中实现，其中四个总线将IC外围围成环，保护全体元件，或者IC中的I/O焊盘及电源焊盘子单元。在可选的实施方案中，触发总线16可以沿着ESD总线14和升压总线12被分成多个单独的段。举例来说，分布式钳位NMOSFETs 36和46的整个网络可以被分划成多个更小的网络，从而使每个小的钳位NMOSFETs网络由一个触发总线段来控制。一个触发总线段必须将至少一个触发电路50连接到至少一个钳位NMOSFETs 36和46上。

在如图2描述的配置中，ESD网络设计和物理布局被很大简化了。在一个实施方案中，I/O焊盘单元22内的所有ESD元件可以被安排在第一个布局单元中，并且该单元被放置在IC上所有功能性I/O焊盘单元中。同样，电源焊盘单元40中的所有ESD元件被安排在第二个布局单元中，并且该单元被放置在IC上所有功能性电源焊盘单元中。因此，这种网络是非常模块化的，只有几个元件重复很多次。注意通过如图2所示在每个电源焊盘单元40中放置触发电路50，应该满足触发电路的放置间隔需求，因为在大多数IC设计中，电源焊盘必须是这种频繁放置的。因此，在大多数情况中，简单地按照正常电路操作的要求放置焊盘单元就能保证强壮、正确实现的ESD保护网络。这使图2的ESD网络9很易于实现，并且比现有技术的电路更易于设计且具有更少的布局错误。

在ESD网络9的一个实施例中，形成二极管33作为NWELL二极管中的P+源(active)，P+源周长为400微米。实际长度只是通过实施例给出的，并且可以依据具体的应用而显著变化。形成二极管32作为P型衬底二极管中的N+源，N+源周长为400微米。PMOSFET 34具有60微米的沟道宽度和0.45微米的沟道长度。NMOSFET 36具有180微米的沟道宽度和0.45微米的沟道长度。增量ESD总线电阻R1被设定为约0.25欧姆。相应的增量触发总线电阻R2被设定为约15欧姆，并且相应的增量升压总线电阻R3被设定为约5欧姆。增量V_SS总线电阻(未在图2中表示)被设定为约0.25欧姆。本发明的一个优点是与图1中描述的现有技术电路相比，I/O焊盘单元22中钳位NMOSFET 36的沟道宽度降低40-50％，因此降低了布局面积。这是由于本文描述的升压网络在钳位NMOSFETs上提供了更高的Vgs。

在图2所示的ESD网络9的阐述实施方案中，在电源焊盘单元40中对电源焊盘V_DD1提供了ESD保护。假定该焊盘连接到单独的正电源总线上，它没有在图2中表示。举例来说，在同一个ESD网络9中还放置了与电源焊盘单元40相似的附加电源焊盘及焊盘单元，例如V_DD2、V_DD3。注意如果ESD总线14用作正电源总线，并且连接到IC外围的电源上，那么V_DD1、V_DD2和V_DD3在正常的IC操作期间不会超过ESD总线供应电压，从而防止了由于正偏二极管43引起的漏电。但是，如果ESD总线14没有连接到外部电源上，那么V_DD1、V_DD2和V_DD3每个都连接到具有不同电压电平的外部电源上。在这种配置下，由于最高电压电源焊盘单元中的正偏二极管43，在正常IC操作期间ESD总线14将简单地上升到低于V_DD1、V_DD2和V_DD3中最高的一个二极管正向电压的电压电平。应该充分地理解尽管图2中每个焊盘单元都已经赋予了具体的功能，例如I/O和电源，但是可以使用其它的焊盘单元功能。

在图2 ESD网络9的可选实施方案中，电阻52和电容53可以在节点56附近被倒装，从而使电阻连接到V_SS总线上并且电容连接到升压总线上。在以这种方式配置的RC暂态检测器下，缓冲电路54可以使用例如大量串联的CMOS倒相级。本领域技术人员将认识到可以有多个如图2中所示的附加暂态检测器电路，它们将有效地用于这种应用。图2中缓冲电路54的功能是检测、反相并且放大暂态检测器在节点56处的输出信号。有许多常用的电路可以用来实现这些功能。一般而言，需要触发电路50来检测任何保护的I/O和电源焊盘上的快速ESD诱导的电压暂态(dV/dt)，然后驱动触发总线16达到或接近触发电路本地升压总线电压电平的电压电平。

应该指出现有技术和前面所述的电压阈值检测器电路在此处所述的升压ESD网络中并不能良好地工作。出现这种情况有三个主要的原因。第一，这些检测器电路的实际电压阈值对正常的半导体工艺的变化及IC操作温度的范围非常敏感。由于这些因素电压阈值可以在2-3V的范围内变化。第二，在不干扰正常IC操作所需的最小检测器电压阈值和ESD事件期间受力I/O焊盘上定义的最大允许电压之间没有足够的电压空间。在正常的电路操作期间，ESD电压阈值检测器不一定打开。举例来说，正常操作期间V_DD＝3.3V的IC在V_DD＝5.0V或者更高时典型地可见生产后的老化(burn-in)。为了确保检测器电路在老化后不会启动(fire)并且添加附加的空间以补偿工艺变量，ESD检测器电路的电压阈值必须被典型地设定在7-8V的范围内。这不会提供充分的空间来保护ESD事件期间I/O焊盘中易坏的元件。重提ESD事件期间I/O焊盘的临界电压故障阈值在6-10V的范围内变化。第三，由于沿着升压总线12的小的但是不可避免的IR电压降，距离受力I/O焊盘有点远放置的电压阈值检测器电路不会正确地检测ESD事件，这将引起本地放置的检测器电路启动。当多个触发电路沿着升压总线并联分布时，这可能引起总线电压的冲突问题。具体地说RC暂态检测器电路51，以及一般地说暂态检测器电路对上述的问题区域更不敏感或者不受影响。因此，在这些分布式保护网络中，检测电压阈值的ESD检测器电路不会工作良好。

在图2 ESD网络9的可选实施方案中，在每个I/O焊盘单元中可以放置多个缓冲电路54的实例来驱动该焊盘单元本地的钳位NMOSFET，使得只有RC暂态检测器51保留在触发电路50中。在另外可选的实施方案中，缓冲电路54可以被分成几个部分，第一部分在触发电路50的当地，并且第二部分在每个I/O焊盘单元的当地。

在图2阐述的ESD网络9中，触发电路50表示在电源焊盘单元40中。在其它的实施方案中，该触发电路可以可选地放在I/O焊盘单元20-22中、焊盘单元间的特定间隔单元中，或者任何可获得的充分空间中。除了如图2所示放在I/O和电源焊盘单元中外，单个钳位NMOSFETs 36和46还可以放在焊盘单元间的特定间隔单元中，或者任何可获得的空间中。一种方式是提供了这些沿着ESD总线14频繁且广泛分布的钳位NMOSFETs。

尽管钳位分流装置36和46作为NMOSFETs来表示，但应该领会到可选的分流装置和分流电路可以用于这种功能。举例来说，PMOSFET、两个或多个串联的NMOSFETs或者PMOSFETs、结型场效应晶体管(JFET)、触发型可控硅整流器(pnpn)、复合晶体管配置的双极晶体管电路、或者任何电控开关都可以用于这种分流的功能。

当阐述具体的MOSFET器件时，应当很好地理解集成电路中的ESD网络9可以使用通过其它类型半导体工艺形成的其它类型的晶体管来实现，例如CMOS、双极晶体管、BiCMOS、SOI和体硅、SiGe以及其它晶体管。

在操作中，分布式ESD保护网络9包含多个集成电路焊盘单元和网络操作所需的总线。焊盘单元20-22及40组中的任何一个经历接受静电放电电压及相应的电流。与参考在任何别的焊盘处施加V_SS的ESD事件相应的电路操作与上面在I/O焊盘31处发生ESD事件时描述的类似。如果ESD事件被从I/O焊盘31施加到另一个焊盘上，例如用V_DD1焊盘41代替V_SS，那么除了二极管42提供了从V_SS总线18到接地V_DD1焊盘41的返回通道外，ESD网络操作和电流通道将是相同的。因此，图2中表示的网络允许在ESD保护网络9中的任意两个焊盘之间进行ESD保护。

图2中的PMOSFET 58形成了平衡电路并且提供了一种方法，使得在正常的电路操作期间和就在ESD事件之后升压总线12与ESD总线14上的电压相等。但是，重要的是为了能使升压总线电压12能够适当地超过ESD总线电压14，PMOSFET 58在ESD事件期间应该是不导通的。PMOSFET 58的主要目的是在第一次ESD事件后使升压总线12放电，重新设定触发电路50，使得它能正确地响应第二次ESD事件。一旦检测到第一次ESD事件并且完全耗散，ESD总线14的电压将可能低于大约1V。但是，在没有PMOSFET 58的情况下，对于升压总线12上的电荷，没有可比的耗散通道到达V_SS。在第一次ESD事件后，升压总线12将在一段明显的时间内保持带电。当这种升压总线12上的剩余电荷对于单个施加的ESD事件不会带来问题时，如果集成电路相继经历一系列快速的ESD事件，那么它将可以引起问题。重提设计触发电路50从而通过检测升压总线12上快速的dV/dt转变来检测ESD事件。如果升压总线12在第一次ESD事件后有点上升，那么第二次ESD事件开始期间更小的dV/dt转变不足以使触发电路50启动。因此，在ESD结束后，需要平衡电路(PMOSFET 58)来给升压总线12提供经由ESD总线14到达V_SS的电荷泄漏通道。在正常的IC操作期间，触发总线16被保持接近V_SS的电势，并且PMOSFET 58将驱动升压总线12达到ESD总线14的电压。PMOSFET 58的第二个好处是通过PMOSFET 58内存在的NWELL二极管寄生P+漏极来提供。举例来说，在I/O焊盘31上的ESD事件期间，该二极管(经由ESD总线14)可以辅助PMOSFET 34提升升压总线12的电位。应当理解PMOSFET 58只是几个可以用来实现这些目的功能的器件或电路之一。

图3描述的是在I/O焊盘单元22内包含的ESD元件的实施例，包括控制PMOSFET 34栅极的电路实施方案。在一种方式中，图2的每个I/O焊盘单元可以如图3所述来实现，其中每个PMOSFET 34的栅极都被相似地控制。为了方便阐述，与图2中所述相同的元件在图3中被相同的标记，例如焊盘31、二极管32、钳位NMOSFETs 36、二极管33和PMOSFET 34，以及升压总线12、ESD总线14、触发总线16和V_SS总线18。PMOSFET 60具有连接到ESD总线14的栅极、至源极的电学体连接，源极连接到I/O焊盘31上，以及连接到节点61处电阻62第一接线端上的漏极。电阻62的第二接线端被连接到V_SS总线18上。倒相器63的输入被连接到节点61上，并且倒相器63的输出被连接到PMOSFET 34的栅极上。节点64的阳极连接到I/O焊盘31上并且阴极连接到升压总线12上。在操作中，二极管64能够作为用作与PMOSFET 34相关的NWELL二极管的P+源，或者用作单独的离散二极管。

在该实施方案中，PMOSFET 34、二极管64、倒相器63、PMOSFET 60和电阻62包含一个上拉电路70，当该焊盘在ESD事件期间被受力时，它能够将升压总线电压上升到或者接近I/O焊盘31的电压。该电路检测施加到I/O焊盘31上的正ESD事件并且驱动PMOSFET 34的栅极降低，从而使PMOSFET 34导通。在ESD事件期间，当受力I/O焊盘的电压超过本地ESD总线14的电压达到高于PMOSFET的阈值电压时，节点61上升到接近I/O焊盘的电压。调节电阻62的大小至小的电阻值，从而使PMOSFET 60很容易驱动节点61到高电平。在节点61处的输入假定为高的或者有效逻辑态下，倒相器63将驱动PMOSFET 34的栅极为低电平，从而能够在PMOSFET34中实现源极到漏极的低电阻导通。在正常的操作期间，节点61将通过电阻62保持在V_SS处，从而引起倒相器63保持PMOSFET 34的栅极处于使PMOSFET 34不导通的电压电平。因此，在I/O焊盘31上的ESD事件期间，上拉电路70用于升高升压总线12达到或者接近焊盘的电压。

应该充分理解许多其它的电路元件可以可选地用来实现图3中上拉电路70的功能。举例来说，PMOSFET 34可以用门控制电路适当改变的NMOSFET来代替。可选地，可以完全除去PMOSFET 34而在独立配置中使用唯一的二极管64。如果使用独立二极管64，在ESD事件期间，从I/O焊盘到升压总线12将有大约为0.7V的不可避免的二极管压降。尽管这种压降部分降低了ESD网络的性能，但它具有简单化的优点，因为那时上拉电路70只包含二极管64。其它的器件，例如双极晶体管也可以用来代替PMOSFET 34。

图1中所述现有技术的分布式轨夹网络包含多个单独的离散轨夹NMOSFETs，它们被放置在每个I/O焊盘单元中。如前面所述，这种方案在设计中是有限制的，它在I/O焊盘单元之间有明显的缝隙，或者焊盘单元间的缝隙绕着IC的外围变化很大。这是由于增量ESD总线电阻R1与该空间成正比。重提I/O焊盘单元间R1的任何变化都会直接导致I/O焊盘ESD性能的变化。为了充分地保护R1最大的IC外围区域的I/O焊盘，每个I/O焊盘单元中的钳位NMOSFET的沟道宽度典型地以假定网络带有R1的模拟为基础来调整大小，R1被设定为在IC外围中发现的最高值。这种配置有多个问题。第一，它是无效率的，因为钳位NMOSFETs在I/O焊盘单元被靠近分隔的IC外围的那些区域被调得太大。第二，从一个I/O焊盘到下一个，ESD性能可能有显著的变化。第三，在一个或多个焊盘单元被放置成与相邻焊盘单元具有非常大缝隙的应用中，这种途径不会良好地工作。在这种情况下，与跨过这些缝隙的ESD总线段相应的R1对于分布式钳位网络可能太大而不能有效地被使用。减小这些问题中的每一个的一个途径是在I/O焊盘单元中增加钳位NMOSFETs，并且附加的钳位NMOSFETs被放置在I/O焊盘单元间的间隔单元中，如同前面参照图1和图2所说明的一样。尽管它有效，但该途径典型地需要设计大量的独立间隔单元并且在焊盘单元间放置成多个不同的间隔。因此，下面描述的实施方案提供了更加模块化的设计，需要更少的独立设计元件。

本发明的一个目标是实现ESD保护网络，其中轨夹NMOSFETs在物理上与I/O焊盘单元隔开并且以基本上连续且均匀分布的方式围绕着IC的外围来放置。如果下面参照图4和图5的描述一样，这种新的ESD网络方案允许使每个I/O焊盘单元区域中的轨夹NMOSFET的沟道宽度最小，并且使ESD性能从一个I/O焊盘单元到下一个的变化最小，而且同时使以任意间隔围绕着IC外围放置I/O焊盘单元的灵活性最大。

图4阐述的是用于保护IC中I/O和电源焊盘单元组的部分ESD网络100。表示了I/O焊盘单元120和121。如同在图2相似的ESD保护网络9中一样，提供了ESD升压总线110、ESD总线111、触发总线112和V_SS总线113。钳位NMOSFETs 150-159的网络160沿着ESD总线111的长度方向分布。每个钳位NMOSFETs 150-159都具有连接到ESD总线111上的漏极、连接到V_SS总线113上的源极，以及连接到触发总线112上的栅极。注意钳位NMOSFETs 150-159与I/O焊盘单元120和121并不相关，并且在单独分布的钳位NMOSFET网络160中被替代地聚合地一起。

沿着ESD总线111，在每个钳位NMOSFETs 150-159间表示了一系列增量总线电阻R4。沿着触发总线112和升压总线110，分别表示了一系列相似的增量总线电阻R5和R6。每个电阻(R4、R5和R6)代表有效的分布式寄生金属电阻，对应于两个相邻钳位NMOSFETs150-159之间的该段相应总线。举例来说，从一个这种钳位NMOSFET的物理中心到相邻钳位NMOSFET物理中心的总线长度可以用于这些电阻值的计算。增量总线电阻还可以表示在V_SS总线上，但是为了使示意图清晰没有包括在图4中。

升压总线110、ESD总线111、触发总线112和V_SS总线113可以沿着IC的外围伸展，扩展ESD保护网络100，并包括图4中由点线表示的轨夹NMOSFET网络160，从而包括可以沿着IC的外围提供的附加焊盘单元(未表示)。在优选的实施方案中，四个总线绕着集成电路的外围或者半导体芯片的外围应该是连续的，从而保护IC或者芯片中的大多数或所有焊盘。当ESD总线111在任何点处断裂时，在总线的末端或其附近需要大的离散的轨夹NMOSFETs，从而正确地保护总线末端附近的I/O焊盘。

图4中的I/O焊盘单元120包括外部连接焊盘131、二极管132(未在图4中表示，但在图5中表示)、二极管133以及二PMOSFET 134。为了清晰没有在图4中表示的二极管132具有连接到V_SS总线18上的阳极端和连接到I/O焊盘131上的阴极端。二极管133具有连接到I/O焊盘131上的阳极端和连接到ESD总线111上的阴极端。PMOSFET134具有连接到I/O焊盘上的漏极和连接到升压总线110上的源极。PMOSFET 134的栅极被连接到结合图3所述的控制信号上。注意对于I/O焊盘单元120没有特定的钳位NMOSFET。虽然在I/O焊盘单元120中没有表示，但是在这些焊盘单元中可以典型地看到PMOSFET和NMOSFET输出驱动器、这些输出驱动器的预驱动电路、输入电路，以及正常I/O操作所需的其它电路元件。I/O焊盘单元121与I/O焊盘单元120相似。在该实施方案中，它包括在I/O焊盘单元120中出现的相同电路，如图4所示。

虽然没有在图4中表示，但是对于正确操作ESD网络需要一个或多个与图2中触发电路50相似的触发电路。这些触发电路可以可选地放在I/O焊盘单元120-121中、电源焊盘单元中、焊盘单元间的特定间隔单元中，或者任何可获得的充分空间中。一个可选的平衡电路(没有表示)，与图2的PMOSFET 58类似，被连接在升压总线110和ESD总线111之间并且由触发总线112控制，从而在正常电路操作期间和ESD事件之后将升压总线110和ESD总线111维持在相关的电位。

图4中阐述的ESD网络100的关键特征是钳位NMOSFET网络160，它与I/O焊盘单元120-121分开来实现，并且包含以稍稍连续且均匀的方式沿着IC外围分布的单个钳位NMOSFETs 150-159的阵列。对于钳位NMOSFET网络160最高效的可能实施有两个重要的要求。第一个要求是以每单位ESD总线111长度上钳位NMOSFET沟道宽度基本上不变的方式将网络160放置在由ESD网络100服务的IC外围区域。如前面所述，这种要求的唯一例外是在ESD总线段的末端典型地需要大的离散的钳位NMOSFETs来正确地中断分布式轨夹网络。钳位NMOSFET网络160的第二个重要要求是沿着IC外围在每个钳位NMOSFETs 150-159之间没有明显的缝隙。在ESD网络100服务的IC外围区域上满足每单位ESD总线长度钳位NMOSFET宽度不变，并且每个钳位NMOSFETs 150-159之间没有缝隙这两个要求的钳位NMOSFET网络160被定义为“连续分流网络”。这表明这种理想的网络提供了两个重要的优点。第一，它确保了I/O焊盘的ESD性能将是恒定的，而与I/O焊盘单元沿着IC外围的物理放置无关。第二，当整个网络中使用总体最小的轨夹NMOSFET沟道宽度时，它对所有的焊盘提供了均匀的保护。因此，对于保护分布式I/O和电源焊盘阵列，它是分布式钳位NMOSFET网络160的最高效且致密的可能物理实现方案。最小化总体轨夹NMOSFET沟道宽度的进一步优点是在正常IC的操作期间它还能使通过网络的断路泄漏最小。

图5阐述的是相应于图4示意图的物理布局图。在集成电路中表示出一部分ESD网络100。形成连续分流网络的连续钳位NMOSFET网络160沿着集成电路的边缘216安置。在这种实施方案中，每个钳位NMOSFETs 150-159都是相同的，并且按照工艺技术允许的设计规则尽可能紧密地放置于一起。相对IC边缘216，从钳位NMOSFET网络160中放置I/O焊盘单元120和121。注意在两个I/O焊盘单元之间有明显的物理间隔或缝隙。I/O焊盘单元120包括外部连接焊盘(未表示)、二极管132、对应图4的二极管133，以及上拉电路136。假定上拉电路136与参照图3描述的上拉电路70相似或者相同，并且包括图4的PMOSFET 134。在该实施方案下，I/O焊盘单元121被考虑与I/O焊盘单元120相同。为了清晰，图4中的升压总线110、ESD总线111、触发总线112和V_SS总线113在图5中没有表示，但是在一个实施方案中表示了，这些总线可以在钳位NMOSFET网络160上的一个或多个金属化层以及每个I/O焊盘单元内的ESD元件132、133和136中布线。

因为钳位NMOSFETs 150-159与I/O焊盘单元分开，所以举例来说创造一个布局单元来代表钳位NMOSFET 150，然后将该单个单元复制入相同相邻实施例的线性阵列中，从而形成连续分流网络(钳位NMOSFET网络160)是一种简单的事情。在图5的辅助下可以进一步解释最小化或者消除每个钳位NMOSFETs 150-159之间的缝隙能够节省IC中的布局面积。这是由于每单位ESD总线111长度需要一定的钳位NMOSFET宽度来为所有待保护的I/O和电源焊盘的提供既定的I/O焊盘ESD性能。每一个钳位NMOSFETs 150-159在IC外围占据一定的高度和宽度。从图5中可以看出通过使每个钳位NMOSFETs150-159相邻可以最小化每个钳位NMOSFETs 150-159的高度，从而满足每单位ESD总线长度的目标钳位NMOSFET宽度。如果钳位NMOSFETs 150-159间有缝隙，那么每个钳位NMOSFET将不得不更高，从而从IC边缘216替换I/O焊盘120和121。这只能增加整个IC的面积。通过将钳位NMOSFETs 150-159设计成不变的高度，并且以如图5中所示的相邻方式来放置，可以在最小的可能布局面积中实现ESD保护网络100。注意对于大量最小间隔的I/O焊盘单元以及宽间隔I/O焊盘单元的组，图5中阐述的分布式钳位NMOSFET网络160的布局配置都能一样好地工作。

图4和图5中的ESD保护网络100优于图2中电路的一个优点是不需要I/O焊盘单元到任何受力焊盘的左边和右边来确保强壮的ESD性能。在ESD保护网络100中，钳位NMOSFET网络160与I/O焊盘单元分开来实现。因此，即使沿着该部分ESD总线111只放置一个I/O焊盘单元，该I/O焊盘也将表现出强壮的ESD性能。进一步的优点是赋予I/O设计者最大的灵活性，从而在IC外围的任何点处以任何焊盘单元到焊盘单元的间隔来放置焊盘单元。二极管132和133，以及上拉电路136可以在沿着IC外围的任何点处连接到ESD总线、升压总线、V_SS总线，以及分布式轨夹NMOSFET网络160上。在这种连续的分流网络中，所得的I/O焊盘ESD性能将是不变的，而与I/O焊盘单元的物理放置无关。这些都是优于现有技术的显著优点。

ESD保护网络优于现有技术网络设计的进一步优点是每个I/O焊盘单元内的简化ESD设计。在每个I/O焊盘单元中只放置二极管132和133，以及上拉电路136的情况下，很容易产生具有多个功能配置、物理宽高比、金属化方案等的I/O焊盘单元库。另外，对于不同的金属化方案、目标ESD性能等可以方便地产生多个钳位NMOSFET网络160设计。在这些可获得的库元件中，对于任何IC应用可以任意地选择最优的I/O和钳位NMOSFET网络。这就可以最大程度地简化ESD网络设计。

应当理解图5的布局只是例释性的，可以做出大量的修改。举例来说，轨夹NMOSFET网络160可以从IC边缘216移动到相对I/O焊盘单元的位置。轨夹NMOSFET网络160、I/O焊盘单元，或者I/O焊盘单元内的ESD元件的许多其它的物理配置可以证明是方便的。该实施方案的一个重要方面是沿着IC外围在窄带中实现的轨夹NMOSFET网络160与I/O焊盘单元120-121物理分离，并且由单独的钳位NMOSFETs 150-159阵列以稍稍连续且均匀的方式来形成。

图5中部分钳位NMOSFET 156的更详细实例布局表示在图6中。可以看出钳位NMOSFET 156作为多个单独的NMOSFET段或者平行布线的指状元件来实现。每个指状元件的沟道宽度方向垂直于IC边缘216。钳位NMOSFET 156内单个NMOSFET指状元件的漏极、源极和栅极区在图6中标示。该钳位NMOSFET指状元件的漏极区214与一部分金属ESD总线202连接。该钳位NMOSFET指状元件的源极区210与一部分金属V_SS总线206连接。四个与N+源的方形接触块被表示在每个指状元件的源极和漏极区。该钳位NMOSFET指状元件的栅极区208与一部分触发总线204连接。从栅极区之间交替的漏极和源极区域来形成多指钳位NMOSFET 156。钳位NMOSFET156在那些图案的左边和右边可以包含附加的指状元件，如图6中的点所示。钳位NMOSFET 156还可以包含比图6中所示更少的指状元件。在钳位NMOSFET网络160的优选形式中，钳位NMOSFETs150-159是相同的相邻元件。因此，每个单独钳位NMOSFETs 150-159中的钳位NMOSFET指状元件的精确数量是不重要的。在一个实施方案中，钳位NMOSFETs 150-159可以被合并成包含所有钳位NMOSFET网络160的单个钳位NMOSFET。这一个器件可以在窄带中延伸通过ESD网络100保护的所有或者一部分IC外围区域。举例来说，在图5中，这种合并的单一器件将跨越由两个I/O焊盘占据的IC外围部分。在钳位NMOSFET网络160的一个实施例中，每个钳位NMOSFET指状元件仅以5.0微米的沟道宽度画出。因此，形成钳位NMOSFET网络160的单个钳位NMOSFET指状元件的宽度是非常窄的，并且不会消耗太多的布局面积。同样，此处提供的尺寸仅是示例性的并且可以改变。注意通过同时调节钳位NMOSFET网络160中每个单独钳位NMOSFET指状元件的沟道宽度可以调节每单位ESD总线长度的钳位NMOSFET通道宽度。

应当理解图6的布局只是例释性的，可以做出大量的修改。与轨夹NMOSFET156连接的总线的实际物理尺寸和安排可以与图6中所示的明显不同。在可选的实施方案中，钳位NMOSFET 156可以从一个或多个并列，而不是垂直于IC边缘216放置的钳位NMOSFET指状元件来形成。

指出图2和图4中分布式轨夹网络的差异是重要的。在图2描述的网络中，钳位NMOSFETs被放置在每个I/O和电源焊盘单元中。如果焊盘单元之间有明显的缝隙，那么在焊盘单元之间的间隔单元内可以可选地放置附加的轨夹NMOSFETs。如果仔细实施，该途径可以产生近乎理想的连续的钳位NMOSFET网络。但是，通常必须设计大量的常规间隔单元来使焊盘单元中钳位NMOSFETs间的缝隙最小。使用这种途径的ESD设计可能需要大量附加的独特元件。在图4描述的网络中，稍稍连续且均匀分布的轨夹网络160与I/O和电源焊盘单元分开形成。这种网络160很容易通过单个简单的轨夹NMOSFET单位单元、举例来说对应于图5中的轨夹NMOSFET150的线性邻接阵列来形成。这种简单的途径使设计和布局时间、网络复杂性，以及错误的机会最小化了。

如前面所述，对于必须等同地保护I/O和电源焊盘组的分布式ESD网络来说，参照图4和图5阐述的连续分流网络是最高效的可能配置。在整个网络需要的总体钳位NMOSFET沟道宽度方面，以及实施这种总体网络所需的布局面积方面它都是最高效的。应当注意偶然地局部增加每单位ESD总线长度的钳位NMOSFET沟道宽度，或者增加钳位NMOSFET单元间的临时缝隙都不会提高总体的ESD性能。这是由于IC中的ESD性能典型地受到来自最弱焊盘测试结果的限制。一些，更多个ESD强壮焊盘不会影响记录的总体性能。相似地，这些变化不会降低，并且可能增加实施完全的强壮ESD网络所需的布局面积。总之，本发明的该实施方案提供了一种简单的且高效的ESD保护网络和物理布局配置，其中轨夹NMOSFETs沿着IC外围以基本上连续且均匀分布的方式与I/O焊盘单元分离。

到现在为止，应当领会已经提供了一种可以用于所有类型电路焊盘单元保护的ESD结构和方法。保护方案是模块化的并且可以作为均匀的ESD设计单元或块来设计，可以不用专门考虑或者没有设计要求地来放置。本文描述的ESD保护电路可以按比例缩小成更小的可加工几何形状。

因为实施本发明的大部分装置由本领域技术人员公知的电子元件和电路组成，并且为了不会模糊或者转移本发明的教导内容，电路的细节没有以比上述考虑所需要的更大地程度解释来理解并领会本发明的潜在概念。

在前面的说明书中，本发明已经参照具体的实施方案来描述。但是，本领域技术人员能够领会可以做出许多修改和变化而不会背离下面权利要求所提出的本发明的范围。举例来说，本文描述的晶体管可以用任何加工技术来得到。对于所述的MOS晶体管，改变导电类型和相应的信号逻辑是很明显的变化。在特定的情况中，可以使用自然存在的寄生二极管，而不用实施分立的二极管。同样，焊盘单元内部和周围的触发电路、上拉电路和二极管的物理位置可以与所阐述的不同，而不会影响电路的功能性。因此，说明书和图表被认为是阐述性的，而不是限制意义上的，并且所有这种修改都被包括在本发明的范围内。

好处、其它的优点，以及问题的解决方案都已经参照具体的实施方案描述了。但是，可以引起利益、优点，或者解决方案发生或者变得更明确的利益、优点，以及问题的解决方案都没有被解释为任何或者所有权利要求的重要的、必需的，或者基本的特征或要素。本文使用的术语“包含”、“包括”或者任何其它的变化词语都被认为覆盖了非唯一的包含意义，以至于包含一系列要素的过程、方法、物品，或者装置都不仅仅包括那些要素，而且可以包括没有表达出的或者这种过程、方法、物品，或者装置内存的其它要素。本文使用的术语“一个”被定义为一个或者一个以上。本文使用的术语“多个”被定义为至少两个或者多个。本文使用的术语“包括和/或具有”被定义为包含(即开放式语言)。本文使用的术语“连接”被定义为相连，尽管不需要直接连接，而且也不需要机械连接。

Claims (16)

1、一种具有静电放电电路的集成电路，包括：

多个焊盘，其中多个焊盘中的每个被连接到第一总线、第二总线以及第三总线上；

多个上拉电路，其中多个上拉电路中的每个被连接到多个焊盘中的每个和第三总线上；

多个分流电路，其中：

多个焊盘中的每个经由第一总线被连接到多个分流电路中的至少一个上；

响应在多个焊盘中至少一个上发生的ESD事件，多个分流电路并联工作，从而给多个焊盘提供静电放电保护；及

多个分流电路中的至少一个被连接到第一总线、第四总线和第二总线上；以及

包含暂态检测器电路的触发电路，所述触发电路具有经由第三总线连接到多个焊盘中每个上的第一接线端、经由第四总线连接到多个分流电路中至少一个上的第二接线端，以及连接到第二总线上的第三接线端。

2、权利要求1的集成电路，其中多个分流电路每个都包含晶体管，其中晶体管的控制电极连接到第四总线上，晶体管的第一电流电极连接到第二总线上，并且晶体管的第二电流电极连接到第一总线上。

3、权利要求2的集成电路，其中多个晶体管中的每个都是NMOSFET晶体管。

4、权利要求1的集成电路，其中多个上拉电路中的每个还包括晶体管，其第一电流电极连接到多个焊盘的预定一个上，并且第二电流电极连接到第三总线上。

5、权利要求1的集成电路，其中多个上拉电路中的每个还包括二极管，其阳极连接到多个焊盘的预定一个上，并且阴极连接到第三总线上。

6、权利要求1的集成电路，其中第三总线和第一总线经由平衡电路彼此相连。

7、权利要求1的集成电路，其中暂态检测器电路包含电阻-电容暂态检测器。

8、权利要求1的集成电路，其中多个焊盘中包含至少一个输入/输出焊盘。

9、权利要求1的集成电路，其中多个分流电路围绕着半导体芯片外围部分的连续分流网络的一部分。

10、权利要求9的集成电路，还包括多个焊盘单元，每个都包含多个焊盘中的一个和多个上拉电路中的一个，并且其中多个分流电路被物理上安置在多个焊盘单元的外面。

11、权利要求10的集成电路，其中多个分流电路由相同元件的线性阵列形成。

12、权利要求9的集成电路，其中单个分流电路跨越由两个或多个I/O焊盘单元占据的半导体芯片的外围部分。

13、一种在集成电路中补偿静电放电的方法，该方法包括：

在集成电路内放置多个焊盘；

经由各自的第一二极管器件将多个焊盘中的每个连接到第一总线上；

经由各自的第二二极管器件将多个焊盘中的每个连接到第二总线上；

将暂态检测器电路连接到第二总线和第三总线上，暂态检测器电路具有与第四总线相连的输出；

物理上放置每个都连接到多个焊盘中的每个和第三总线上的多个上拉电路；

放置多个分流电路，其中多个分流电路中至少一个被连接到第一总线、第四总线和第二总线上。

14、权利要求13的方法，进一步包括：

以分立的晶体管实现多个分流电路中的每个。

15、权利要求13的方法，进一步包括：

将多个分流电路中的每个实现成与多个焊盘中的每个相连的晶体管，该晶体管的体区电连接到其预定电流电极上，并且响应在各自焊盘处发生的ESD事件而被控制为导通，从而响应该ESD事件而提高第三总线的电压电位。

16、权利要求13的方法，进一步包括：

将多个上拉电路中的每个实现成二极管，该二极管的阳极连接到多个焊盘中的预定一个上并且阴极连接到第三总线上。

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