TWI282161B - Electrostatic discharge protection circuitry and method of operation - Google Patents

Description

1282161 玖、發明說明： 【發明所屬之技術領域】 參考到先前申請專利 本申請已存檔於2002年8月9日，案號為10/216,336之美國 專利申請。 本發明通常與提供靜電放電（ESD)保護的半導體電路有 關，且特別與分散式的靜電放電保護方案有關。 【先前技術】 在製造過程，封裝和測試期間，或在終極的系統應用上， 積體電路易於受到靜電放電（ESD)事件的損害。在傳統的積 體電路（1C)靜電放電保護之方案中，經常使用特殊的箝位電 路以將靜電放電電流分流於電源供應幹線間且因此保護内 部元件免於損害。一種型式的靜電放電箝位電路，眾所熟 知的主動金屬氧化半導體場效電晶體（MOSFET)箝位電 路，典型地由三種功能元件組成：一電阻器-電容器（RC)變 遷偵測器電路，一中間緩衝器電路，和一大型金屬氧化半 導體場效電晶體，其作為主要的靜電放電電流並聯裝置。 主動金屬氧化半導體場效電晶體箝位電路可被採用於沿著 積體電路電源匯流排分佈的網路上，以提供堅固且一致的 靜電放電保護給多重輸入/輸出（I/O)打線墊。如此的網路之 多重實施例顯示於標題為”靜電放電（ESD)保護電路”的美 國專利6,3 85,021中，且指定給於此的讓受人。 圖1圖示在一在積體電路中，用於保護多重輸入/輸出電 路1030-1032之此種分散式靜電放電網路1000。雖然圖中僅 87084 1282161 顯示三輸入/輸出電路，但在此分散式網路之典型的執行中 包含大得多的輸入/輸出電路區塊。輸入/輸出電路1032包含 一耦合於Vss匯流排1042和VDD匯流排1044間的外部連接打 線墊1050。二極體1052具有一連接到Vss匯流排1042的陽極 和一連接到輸入/輸出打線塾1 〇5〇的陰極。二極體1 〇5 3具有 一連接到輸入/輸出打線墊的陽極和一連接到VDD匯流排 1044的陰極。在靜電放電網路1000的一實例中，二極體1053 形成為一 N型阱内的P+主動之二極體，而二極體1052形成 為一 P型-基底内的N+主動之二極體。一箝位N-通道金屬氧 化半導體場效電晶體（NMOSFET)1054被連接於Vss匯流排 1 (M2和VDD匯流排1044間。箝位N-通道金屬氧化半導體場效 電晶體1054的閘極被連接到一激勵匯流排1046。在輸入/輸 出電路1032未顯示的是欲被保護的電路，例如P-通道金屬 氧化半導體場效電晶體（PMOSFET)和N-通道金屬氧化半導 體場效電晶體（NMOSFET)輸出驅動器，和其它典型地輸入/ 輸出操作所需的電路元件。輸入/輸出電路1030和1031，每 個與輸入/輸出電路1032是完全相同的，也顯示於圖1中。 一遠距激勵電路1040包含一電阻器-電容器變遷偵測器電 路1063和一緩衝器電路1064。一電阻器-電容器變遷偵測器 電路1063包含一連接於Vss匯流排1042和節點1065間的電 容器1061和一連接於此相同節點和VDD匯流排1044間的電 阻器1062。緩衝器電路1064到可包含，例如，未顯示的， 位於節點1065之輸入，和位於節點1066至激勵匯流排1046 之輸出間的一系列的三個普聯互補金屬氧化半導體反 87084 1282161 相器級。每個反相器級典型地具有一其源極連接到vDD匯流 排1044的P-通道金屬氧化半導體場效電晶體和一其源極連 接到Vss匯流排1042的N-通道金屬氧化半導體場效電晶體。 三種匯流排顯示於圖1中，Vss匯流排1042，VDD匯流排 1044，和激勵匯流排1046。此三種匯流排典型地沿著全部 或部分之積體電路週邊來繞線，以用於正常置於此區域的 輸入/輸出電路上。一系列的遞增匯流排電阻器，每個標示 為R1，顯示於位於兩相鄰的輸入/輸出電路間，或一輸入/ 輸出電路和一鄰近遠距激勵電路間之VDD匯流排1044上。每 個電阻器代表於兩相鄰的電路間，於VDD匯流排1044區段上 的分散式寄生金屬電阻。自此類電路的實體中心到相鄰電 路的實體中心之匯流排長度可被用於這些電阻之計算上。 雖然這些電阻器全以標示R1來顯示，應了解到當輸入/輸出 電路間或一輸入/輸出電路和一遠距激勵電路間的實體間 距變動時，這些電阻值經常會在大小上有相當大的變動。 相似地不同的遞增匯流排電阻器，每個標示為R2，顯示於 激勵匯流排1046上。遞增匯流排電阻器也顯示於Vss匯流排 1042上，但不包含於圖1中以保持圖式的清楚。注意在一典 型的積體電路應用上，額外之輸入/輸出電路和額外之遞增 匯流排電阻器（Rl，R2)可被加到此靜電放電保護網路上， 如圖1中所示，置於這些元件的左邊和右邊的點點所指示 的。 積體電路於耦合到一參考到接地Vss的輸入/輸出打線墊 之正向靜電放電事件期間，最易於受到損害。對施加之於 87084 1282161 圖1中之輸入/輸出打線塾1050的此事件，靜電放電網路 1000的主要反應如下所述。當此輸入/輸出打線墊電壓很快 地上昇遠超過0.7伏特時，二極體1053順向偏壓。其然後於 VDD匯流排1044上產生一電壓對時間之快速增加（dV/dt)，或 電壓變化率。此電阻器電容器變遷偵測器電路1063是一種 電壓變遷偵測器電路或電壓變化率感測器電路。為回應於 VDD匯流排1044上之非常快速靜電放電導致的dV/dt，變遷 偵測器電路1063—開始保持節點1065遠低於VDD。緩衝器電 路1064感測此輸入低電壓且輸出一驅動激勵匯流排1046至 VDD之反相且放大之信號。此開啟分散於每個輸入/輸出電 路之多重箝位N-通道金屬氧化半導體場效電晶體1054。注 意因遠距激勵電路1040僅驅動箝位N-通道金屬氧化半導體 場效電晶體1054之閘極，流進激勵匯流排1046之結果電流 是很小的。一旦開啟，這些箝位N-通道金屬氧化半導體場 效電晶體累積成的網路用作VDD匯流排1044和Vss匯流排 1042間之一低電阻並聯。這些箝位N-通道金屬氧化半導體 場效電晶體仍然維持一段期間之導通，此期間由變遷偵測 器電路1063之電阻-電容時間常數所決定。此時間常數應被 設定成超過典型的速靜電放電事件週期（200-500奈秒），而 短到避免在VDD匯流排正常上昇期間，錯誤地觸發這些箝位 N -通道金屬氧化半導體場效電晶體。在正常的積體電路操 作期間，VDD上昇須1-5微秒。 如上所述，變遷偵測器電路藉由感測在VDD匯流排上電壓 對時間之快速增加（dV/dt)，以回應一施加的靜電放電事 87084 -10- 1282161 件。也應指出在先前技藝中存在另一種靜電放電偵測器電 路，電壓臨界偵測器電路。電壓臨界偵測器電路藉由感測 在vDD匯流排上已超過一預定電壓臨界值，以回應一施加的 靜電放電事件。如果未超過此臨界值，則這些箝位N-通道 金屬氧化半導體場效電晶體仍然不導通。 在如上所述的靜電放電事件期間，輸入/輸出打線塾1050 電壓上昇到一峰值位準，其根據當施加的靜電放電事件之 峰值電流流經欲消散的路徑時的電壓降之總合來設定。在 200V機器模型靜電放電事件的工業標準中，此加於此積體 電路之峰值電流可達到約3.8安培。為了要保護在輸入/輸出 電路1032中脆弱的元件，靜電放電箝位網路必須典型地防 止輸入/輸出打線墊1050電壓上昇超過一重要的電壓失效 臨界值，其典型地於6-10伏特的範圍内變動，視製程技術 和輸出緩衝器配置而定。假設，例如，此輸入/輸出電路電 壓失效臨界值是8.0伏特且峰值靜電放電電流是3.8安培，則 經由整個消散路徑之網路電阻不可超過2.1歐姆左右。如此 的靜電放電路徑需要大型的主動裝置和這些裝置間堅固的 互連。 圖1所根據之美國專利6,385,021中，教導於每個輸入/輸 出電路中的分散式小型箝位N-通道金屬氧化半導體場效電 晶體1054，相對於不常用的沿著電源供應匯流排放置較大 型箝位N-通道金屬氧化半導體場效電晶體之優點。此方法 減少在靜電放電效能上對VDD匯流排電阻的衝擊。當任何輸 入/輸出打線蟄經歷一參考到接地Vss的正向靜電放電事件 87084 1282161 時，此分散於每個輸入/輸出電路中，個別的箝位N-通道金 屬氧化半導體場效電晶體1054被平行地開啟。無論如何， 由於在VDD匯流排上的電阻之緣故，僅有在受壓的打線墊附 近的箝位N-通道金屬氧化半導體場效電晶體，沿著此匯流 排的兩個方向上，會分流主要的靜電放電電流。此許多個 別的小型箝位N-通道金屬氧化半導體場效電晶體之累積效 應，允許多重的裝置無害地消散非常大的靜電放電電流。 在具有較不常放置大型箝位N-通道金屬氧化半導體場效電 晶體的網路中，由於增大的，自受壓的輸入/輸出打線墊到 這些大型箝位N-通道金屬氧化半導體場效電晶體間的電流 乘以電阻（IR)之電壓降的緣故，被置於離這些箝位電晶體最 遠的輸入/輸出打線墊蒙受降低的靜電放電效能。注意即使 在圖1所示之分散式小型箝位N-通道金屬氧化半導體場效 電晶體網路中，在VDD匯流排斷開或終止點上，仍然需要大 型箝位N-通道金屬氧化半導體場效電晶體，以適當地保護 接近VDD匯流排區段端點的輸入/輸出打線墊。如果沒有此 大型箝位N-通道金屬氧化半導體場效電晶體，在一 VDD匯流 排區段端點的受壓輸入/輸出打線墊將僅能存取沿著此VDD 匯流排的一個方向上的箝位N-通道金屬氧化半導體場效電 晶體。如此將導致大大減低的靜電放電效能。在一較佳的 配置中，此VDD匯流排的形成在此積體電路周圍的一連續的 環，以便此VDD匯流排不被終止。以此配置，在此輸入/輸 出電路中之小型箝位N-通道金屬氧化半導體場效電晶體網 路可提供完全的靜電放電保護。 87084 -12- 1282161 美國專利6,385，G21中，也教導將所有或部分的幹線籍位 j電路置於離這些輸人/輸出電路較遠位置，驅動閉控在 1輸入/輸出電路區塊中的每個箝位N_通遒金屬氧化半導 體場效電晶體1054之激勵匯流排1046的優點。^許多^ 面’此種方法比起將分開的激勵電路放置於每個輸入/輸出 電路中，以僅驅動位於個別的輸入/輸出電路中之箝位N —通 迢金屬氧化半導體場效電晶體的另一種方法為佳。這是因 為，在許多晶片料巾，以基底或實體佈局面積的觀點而 言，輸入/輸出電路是積體電路週邊最受限制的部分。輸入 /輸出電路的佈局面積上之減少常直接導致更小的積體電 路晶粒大小。電阻器電容器變遷偵測器電路典型地佔據了 可觀的佈局面積。因此，在一輸入/輸出電路區塊内的多重 掛位N-通道金屬氧化半導體場效電晶體間共享單一的電阻 器電容器變遷偵測器電路1063是更有空間上的效率。在緩 衝器電路1064内的元件之大小，另一方面，被典型地調整， 視激勵電路必須驅動的箝位N-通道金屬氧化半導體場效電 晶體的總通道寬度而定。如美國專利6,385，021中所教導， 緩衝器電路1064内的元件可被傳統地置於遠距激勵電路40 中，在每個個別輸入/輸出電路1032中，或被分成數分且部 分置於遠距激勵電路中而且部分置於在每個輸入/輸出電 路中。 當將全部的緩衝器電路1064置於遠距激勵電路1040中 時，如圖1所示，結果是得到的靜電放電網路具有某些限 制。此種方法的一種限制是在任何輸入/輸出打線墊和具最 87084 -13- 1282161 近的遠距激勵電路1040間的最大距離會被限制，主要是因 為沿著此VDD匯流排自一受壓的輸入/輸出打線塾到此遠距 激勵電路的電流乘以電阻電壓降的緣故。可藉由使用標準 電路模擬工具程式來模擬在此網路上的靜電放電事件且分 析得到的節點電壓以對此限制作最佳的展示。假定圖1中的 網路是一大型輸入/輸出電路和遞增匯流排電阻器區塊的 一部分。考慮輸入/輸出打線塾1050經歷一參考到接地 Vss，正向3·8安培的峰值電流的靜電放電事件的情況。假定 在每個輸入/輸出電路中二極體1053和箝位N-通道金屬氧 化半導體場效電晶體1054的大小和在VDD匯流排上的電阻 器R1的大小被調整，以便在此靜電放電事件期間，在輸入/ 輸出打線墊1050上的模擬電壓上昇到8.0伏特的峰值。在此 峰值靜電放電電流位準上，跨過二極體1053和寄生互連電 阻（未顯示於圖1 )，自此二極體到輸入/輸出打線塾以及到 VDD匯流排的電壓降典型地總加到約3.0伏特。因此在VDD 匯流排上，相對於受壓的輸入/輸出打線墊的峰值電壓大約 是5.0伏特。靜電放電電流會社兩方向上流過V D D陸流排’ 離開此受壓的輸入/輸出打線墊，主要電流經由分散的幹線 箝位N-通道金屬氧化半導體場效電晶體1054，在1-2歐姆之 内的VDD匯流排電阻被分流。注意，由於此電流流動，此峰 值Vdd匯流排電壓被發現是相對於受壓的輸入/輸出打線 墊，且離開此受壓的打線墊於兩方向上下降。在此實例模 擬中，相對於輸入/輸出電路1031，1030，和遠距1040激勵 電路的峰值VDD匯流排電壓分別是4.7伏特，4.5伏特和4.3 87084 -14- 1282161 伏特。因此這些分散的箝位N-通道金屬氧化半導體場效電 曰曰的;及極^子會被偏壓到不同的電壓位準，視其與受壓 的輸入/輸出打線墊之接近程度而定。無論如何，這些分散 的掛位N-通道金屬氧化半導體場效電晶體的閘極端子會被 偏壓到相同的電壓位準，因為它們全經由此激勵匯流排 1046，為遠距激勵電路1〇4〇所驅動。重要的是注意到此激 勵匯流排的電壓位準會視此遠距激勵電路與受壓的輸入/ 輸出打線墊之接近程度而定。當其在一靜電放電事件期間 被啟動時，此遠距激勵電路驅動此激勵匯流排到一等於相 對此激勵電路之VDD匯流排的電位，在此情形下是4.3伏 特。因此，較此遠距激勵電路更接近此受壓的輸入/輸出打 線墊之箝位N-通道金屬氧化半導體場效電晶體會具有一小 於汲極-到-源極電壓（Vds)的閘極-到-源極電壓（Vgs)，而較 此遠距激勵電路更遠離此輸入/輸出打線墊之箝位N_通道 至屬氧化半導體場效電晶體會具有一大於汲極_到_源極電 壓（Vds)的閘極_到-源極電壓（Vgs)。清楚地，當此受壓的輸 入/輸出打線塾被置於比如上所述之情況中，離此遠距激勵 笔路更运距離時’此沿著VDD匯流排的電流乘以電阻降會導 致得到的此激勵匯流排的電壓位準之更進一步的降低。非 常重要地要注意到，此激勵匯流排的電壓位準對靜電放電 網路效能是重要的。在這些偏壓條件下，這些箝位N-通道 金屬氧化半導體場效電晶體的汲極-到-源極啟動電阻大概 是與Vgs成反比。因此最遠離遠距激勵電路的輸入/輸出打 線墊會承受最差的靜電放電效能。 87084 -15- 1282161 於圖1中說明的靜電放電保護電路的另一限制是，當有多 重的遠距激勵電路1040沿著Vdd匯流排1〇44平行地放置 時，此激勵匯流排1046易於有電壓競爭的爭論點。兩個被 置於與一受壓的輸入/輸出打線墊不同距離之激勵電路中 的每個會試圖驅動此激勵匯流排到不同的電壓位準。此可 能？丨起嚴重的匯流排電壓競爭問題。一針對此電壓競爭爭 娜點的解決方案是將此Vdd匯流排分段且每個匯流排區 段僅放置一遠距激勵電路1〇4〇。因此，一個Vdd匯流排區段 的瑕大長度被限制住，一方面最小化自一受壓的輸入/輸出 打線墊到一遠距激勵電路的電流乘以電阻降，且限制成一 可被單一遠距激勵電路所作用之長度。在積體電路設計 中，將此VDD匯流排分成如此小的區段可能是非常的困雖。 Q此有對新的對保護之VDD匯流排的最大長度有較少限 制之分散式幹線箝位網路的需求。 於圖1中說明的分散式幹線箝位網路包含置於每個輸入/ 知出私路内複數個各別的，離散式，幹線箝位N—通道金屬 氧化半導體場效電晶體。此方案可以是一在設計上的限 制其中口著和體電路的週邊之輸入/輸出電路間的實體間 距疋大的或變動相當大。例如，許多積體電路利用取自一 標準單元設計庫的固定實體高度和寬度之輸入/輸出電 各”、、娜如何’一已知的積體電路之輸入/輸出電路間的間 距或間隙可以變動，視所需的輸入/輸出之數目及實體積體 電路核心大小而定。因此，在許多積體電路設計中，具有 一些重要的輸入/輸出電路間的間隙。此外，增加靠近積體 87084 -16- 1282161 電路角落之輸入/輸出電路間的間距，以容納在包裝中輻射 叙打線範圍’是很平常的。當金屬匯流排被繞線於積體電 路角落周圍時，在輸入/輸出電路間也典型地會有大的間 距。 從一分散式靜電放電網路的設計觀點而言，任何輸入/輸 出電路間的間隙，或任何在輸入/輸出電路間的間隙上的變 動具有在靜電放電效能上的負面衝擊。例如，位在一寬的 間距輸入/輸出電路區塊中心的一輸入/輸出打線墊會比位 也一實體上貼近的輸入/輸出電路區塊内的一輸入/輸出打 線塾承受降低的靜電放電效能。這是因為，在一具有沿著 2阻性電源匯流排分散的相同大小的小型幹線箝位N_通道 金屬氧化半導體場效電晶體的網路中，此輸入/輸出打線塾 靜電放電效能對在箝位Ν·通道金屬氧化半導體場效電晶體 ，的變動之遞增匯流排電阻R1是非常敏感的事實之緣故。 ^美國專利^奶顧巾所教導之—用以最小化此問題之衝 擊的=法，是以放置於輸入/輸出電路間的間隔片單元内的 甘彳N通迢金屬氧化半導體場效電晶體來增強在這些 輸出電路中的箝終通道金屬氧化半導體場效電晶 =二然此万法在最<]、化箝位N_通道金屬氧化半導體場效 二豊：的最差情況的遞增Vdd匯流排電阻動是有效 〜二型地需要設計大數目的獨特間隔片單元且放置於 」- '路間的每個不同的間隔中。無論如冑，因為以 87084 來：样：目^簡單，模組化’和可再利用的靜電放電元件 则，電放電保護網路是較佳的，所以此方法並不理 -17 1282161 想。因此’當對這些分散式網路内的箝位N-通道金屬氧化 半導體場效電晶體調大小時，設計者通常僅根據在積體電 路内最壞情況之真實打線墊到打線墊之間距來假定位於所 有輸入/輸出電路間之遞增匯流排電阻器的單一 R1值。此最 壞情況間距通常是如果所有的輸入/輸出電路是貼近的情 況下所量到的最小之打線墊到打線墊之間距的兩倍。此方 法的一缺點是得到所需的箝位N-通道金屬氧化半導體場效 電晶體通道寬度大約是如果所有的輸入/輸出電路是實際 上貼近的情況下所需的寬度之兩倍。因為這些理由，因此 有對一利用最小數目的獨特靜電放電元件的新的靜電放電 網路方案的新需求，但其允許最小化在每個輸入/輸出電路 的區域内的幹線箝位N_通道金屬氧化半導體場效電晶體通 迢寬度，且最小化從一輸入/輸出打線墊到下個打線墊之靜 電放電效能之可變度，然而允許最大化以任意間距沿著積 月旦私路周園放置輸入/輸出電路之彈性。 【發明内容】 士在已知的幹線符位靜電放電保護電路中，這些多重並聯 ^ e m %極通#被偏壓^—小於加到正向電流電極之 :壓的電壓。本發明的一目標是執行一靜電放電保護電 $ ’以便施加到這些並聯裝置的控制電極之電壓是大於在 2向電流電極上之電壓。如此減少了每個並聯裝置的啟動 :阻’因而改進了分散式幹線箝位網路的效能，且減少了 仃堅固的靜電放電保護電路所需的佈局面積。 1月《Λ施例提供—靜電放電保護電路 87084 * 18 - 1282161 耳外裝置之陣列被平行地# p、、 也耦&於一靜電放電匯流排和一 νςς 匯流拆間且分散於複數 打嗜執一 呆玫的輻入/輸出和電源供應 ❹：激勵電路，其可被置於離這些打線 .ρ, 甩放电事件和正常電路操作的兩個 期間，被用以控制這些個別的並聯裝置。靜電放電事件可 :任何伽輸入/輸出打線塾耦合到兩分開的匯流排；靜 電：電匯流排，其將高靜電放電電流自此打線墊分流到這 ，多重並聯裝置的正向電流電極，和—昇壓匯流排，其控 =-制激勵私路。因為其於靜電放電事件期間被啟動時， 這些激勵電路汲取非常小的電流，所以沿著此昇壓匯流 :’在任何受壓的輸入/輸出打線塾和這些激勵電路間幾乎 沒有電流乘以電阻電壓降。因此這些激勵電路能驅動這些 多重並聯裝置的控制電極到一通常大於在靜電放電匯流排 上的學值電壓位準之電壓位準。 在一貫施例中，此靜電放電匯流排和此昇壓匯流排是作 為連結到此積體電路外部之f源供應之分開的正向電源供 應匯流排。同樣地，Vss匯流排是作為也連結到此積體電路 外邯 < 電源供應之接地電源供應匯流排。在另外的實施例 中，任何或所有的這三種匯流排可能不直接連接到一外部 又電源供應。此vss匯流排也可被耦合到此矽基底以允許與 此Vss匯流排金屬平行地導通。 【實施方式】 圖2圖示一本發明之實施例，其中提供在一積體電路内之 猙電放電保護網路9。此靜電放電保護網路9包含不同的電 87084 -19- 1282161 路部分，包含輸入/輸出打線墊單元20-22，和一電源供應打 線墊單兀40。每個打線墊單元可被以圖式方式，如圖2圖 不，和以貫體佈局方式，佔據此積體電路週圍之一特定區 域等兩種方式來說明。這些打線墊單元中的每個被耦合到 一昇壓匯流排12，一靜電放電匯流排14，一激勵匯流排“ 和一 Vss匯流排18，這些匯流排也包含於靜電放電保護網路 9中。一系列的遞增匯流排電阻器旧顯示於靜電放電匯流排 14上，位於每個輸入/輸出和電源供應打線墊單元間。一相 似系列的遞增匯流排電阻器尺2和R3分別顯示於激勵匯流 排16和昇壓匯流排12上。每個電阻器（R1，R2，和R3)代表 在兩相鄰的打線墊單元間，對應的匯流排區段之有效分带 式寄生金屬電阻。從這樣的一打線塾單元的實體中心到相 鄰的打線墊單元的實體中心之匯流排長度可被，例如，用 於這些電阻的計算。雖然此沿著一匯流排之遞増匯流排電 阻益全部以早一的標记來顯不，例如R1，但應了解叫去、、;L 著積體電路週邊的打線墊單元間的實體間距變動時，它們 的電阻值經常在大小上有相當的變動。遞增匯流排電阻器 也可被顯示於Vss匯流排上，但未包含於圖2中以侍圖式清 楚。應了解到，從一靜電放電電路設計的觀點而言，是不 想要以上所述的這些遞增匯流排電阻器。它們是在任何積 體電路上用以作匯流排金屬繞線之有限面積的無可避免之 結果。昇壓匯流排12，靜電放電匯流排14，激勵匯流排16 和Vss匯流排1.8可沿著積體電路週邊延伸來擴展靜電放電保 護網路9，如圖2中的點點所示，以包含額外的打線執單元 87084 -20- 1282161 和遞增匯流排t阻器（未於圖中顯示），其可沿著積體電路週 邊被提供。雖然在圖2中顯示一僅有4個打線墊單元的區 塊，但其假定可執行更小或更大的區塊。在一較佳的形式 中，此4種匯流排形成一圍繞此積體電路週邊之一完整的 環’其中在此積體電路上的所有輸人/輸出和電源供應打線 墊於靜電放電保護網路9中被保護著。如果靜電放電匯流排 14在任何一點斷掉，則如稍早所述，大型的冰通道金屬氧 化半導體場效電晶體箝位（未於圖2中顯示）必須放置在或靠 近此靜電放電匯流排區段的兩端點以適當地保護放置於^ 近此區段端點的輸入/輸出打線塾。 在圖2中的輸入/輸出打線塾單元22包含—外部連接打線 墊31，其耦合於昇壓匯流排12，靜電放電匯流排14，和 匯流排18間。二極體32具有一連接到Vss匯流排叫陽極端 子和一連接到輸入/輸出打線墊31的陰極端子。二極體Μ具 有一連接到輸入/輸出打線墊3丨的陽極端子和一連接到靜 電放電匯流排14的陰極端子。一p_通道或p_型電晶體，^ 通道金屬氧化半導體場效電晶體34，具有—第—電流電極 或-連接到輸入/輸出打線塾31的沒極和第二電流電= -連接到昇壓匯流排12的源極十通道金屬氧化半導N 效電晶體34的控制電極或㈣合到一與圖3有關聯，：： 以下說明的控制信號(未於圖中顯示無論如何，在—扩力 於輸入/輸出打線塾31上的正向靜電放電事件期間’此= 信號被拉到接近Vss，經由P-通道金屬氧化半導體場效:日 體34啟動低電阻的汲極.到.源極導通。也包含於輸:: 87084 則出 -21 - 1282161 打線墊單元22内的是一N—通道或N —型電晶體，箝位N—通道 至屬氧化半導體場效電晶體36，其具有一連接到Vss匯流排 18的源極和一連接到靜電放電匯流排14的汲極。箝位N_通 運至屬氧化丰導體場效電晶體36的閘極連接到激勵匯流排 16。輸入/輸出打線墊單元2〇與21與輸入/輸出打線墊單元22 是類似的。在此實施例中，輸入/輸出打線墊單元2〇與21包 含如在輸入/輸出打線墊單元22所見的相同電路，如圖2中 所π。箝位N-通道金屬氧化半導體場效電晶體36在一靜電 放電事件中提供一位於靜電放電匯流排14和Vss匯流排工8 間的直接電流路徑。注意這些個別的被包含於每個輸入/輸 出打線墊單元内的箝位電路，例如箝位N—通道金屬氧化半 導體場效電晶體36，被平行地連接以提供與該輸入/輸出打 線墊接受此靜電放電事件無關的分散式靜電放電保護。在 輸入/輸出打線墊單元22中未顯示的是被保護的電路，例如 P-通道金屬氧化半導體場效電晶體和通道金屬氧化半導 體場效電晶體輸出驅動器，用於這些驅動器的預先-驅動器 電路，輸入電路，和正常輸入/輸出操作所需的其它電路元 件。 在圖2中的電源供應打線塾單元4〇包含一外部連接打線 墊41，其耦合到一正向電源供應匯流排Vddi (未於圖中顯 示），且耦合於昇壓匯流排12，靜電放電匯流排14，和Vss 匯流排18間。二極體42，二極體43，P-通道金屬氧化半導 體場效電晶體44，和箝位N-通道金屬氧化半導體場效電晶 體46顯示於電源供應打線墊單元40中，且它們應被假設與 87084 -22- 1282161 在輸入/輸出打線墊單元22内的類似元件是相同的。因此， 在此實施例中，就像一輸入/輸出打線墊，電源供應打線墊 Vdd! 41被耦合到，且被靜電放電保護網路9所保護。另外的 實施例可利用用於電源供應打線墊之靜電放電保護的不同 方法，但保有於圖2中所圖示的輸入/輸出打線墊保護方法。 包含於輸入/輸出打線墊單元2〇_22内的箝位队通道金屬 乳化半導體場效電晶體36，和包含於電源供應打線墊單元 4〇内的箝位N-通道金屬氧化半導體場效電晶體邨形成複數 個分流器電路。每個藉由激勵匯流排16，為位於電源供應 打線墊單元40内的激勵電路5〇所控制。激勵電路咒具有一 連接到开壓匯流排12的第一端子，連接到激勵匯流排⑽ 第二端子和連接到Vss匯流排18的第三端子。激勵電路50包 含一電阻器電容器變遷偵測器電路51，其包含一電阻器52 和-電容器53，和-緩衝器電路54。在一實施例中，電阻 器训電容器53每個可為一 N_通道金屬氧化半導體場效電 晶體或P-通道金屬氧化半導體場效電晶體所形成。電阻器 52的第-端子連接到昇壓匯流和。缓衝器電路μ的一二 入連接到電阻器52的第二端子且連接到電容器53的第一端 子。緩衝器電路54的一輸出連接到激勵匯流排16。電容哭 53的第二端子連接到Vss匯流排18。在此實施例中，緩衝^ 電路54包含位於這些輸入和輸出節點間，奇數之串聯的互 補式金屬氧化半導體反相器級（未於圖中顯示）。每個反相哭 級^含-源連接到昇壓匯流排12的？_通道金屬氧化半導 體場效電晶體和-源極_合到〜匯流排的N—通道全職 87084 -23 - 1282161 化半導體場效電晶體。重要地要注意到，在一靜電於電事 件期間，被啟動時，緩衝器電路54應驅動激勵匯:排二到 一等於开壓匯泥排12的電壓位準之電壓位準，相對於此激 勵電路。也包含於電源供應打線墊單元4〇内的是一卜通^ 金屬氧化半導體場效電晶體58，其有一 、’ 運邊到激勵匯流 排16的閘極，一連接到昇壓匯流排12的源極和—連接到靜 電放電匯流排14的汲極。在此實施例中，P-通道金屬氧:匕 +導體場效電晶體58形成一平衡電路，其於靜電放電事件 之後和正常積體電路操作期間，作用以將靜電放電匯流排 14在電氣上與昇壓匯流排12短路，但於靜電放 維持實質上未導通。 在圖2中的淨％放電保護電路的_目標是保護多重輪入/ 輸出和電源供應打線塾，免於參考到接地的〜，輕合到任 何廷些打線塾之-的正向靜電放電事件之損害。考慮—泰 例的靜電放電網路模擬，其中在一大的打線塾單元區塊内 的輸入/輸出打線墊3 i，經歷一夂 多4 接地的Vss之正向3 § 安培峰值電流的靜電放電事件。 ★ y⑽士 · ^早兀内的二極體33和和箝位N-通道金屬氧化半導體場 效％晶體36和46的大小，多D —滅&、 仕淨廷放電匯流排上的電阻器 乂的大小，被p周整以便在此靜電放電事件期間，在輸入/ 輸出打線墊31上的電壓上昇列β n/Jj 技 升d 8.0伏時的峰值。針對此耦人 於輸入/輸出打線墊31的靜電放電事件之主要想要的靜; 放％電流消散路徑是經由些順向二極體”到靜電放電匯产 排’且然後在兩個方向上，沿著此靜電放電匯流排到群； 87084 -24- 木 1282161 於此受壓的輸入/輸出打線墊附近的箝位N_通道金屬氧化 半導體場效電晶體網路。如先前所述，在此受壓的輸入/輸 出打線墊和箝位N_通道金屬氧化半導體場效電晶體％和46 的沒極端子間會有兩無可避免的電壓降來源。第一是跨過 二極體33和其到此輸入/輸出打線墊和此靜電放電匯流排 之電阻性互連（未於圖2中顯示）合併之約3伏特之電壓降。第 二是在兩個方向上離開此受壓的輸入/輸出打線墊，沿著此 靜電放電匯流排的電流乘以電阻電壓降。此相對於輸入/輸 出打線墊單元22，21 ’ 20，和電源供應打線墊單元4〇的峰 值模擬靜電放電匯流排電壓，分別是5 〇伏特，4 7伏特， 伏特，和4.3伏特。這些特定的電恩僅藉由實例所給。如前 所述，視與此受壓的輸入/輸出打線墊的鄰近程度而定，這 些分散式箝位N·通道金屬氧化半導體場效電晶體的沒極端 子被偏壓到，相對於輸入/輸出打線塾所見到之峰值電壓， 不同的^壓位準。圖2中所圖示的靜電放電保護電路的一主 要特性疋猎由與高電流靜電放電匯流排i 4分開的昇壓匯流 排12’激勵電路5〇現在耦合到㈣受壓的輸人/輸出打線 ^ U在靜電放電事件期間’激勵電路⑽僅驅動分散式 柑位N-通道金屬氧化半導體場效電晶體的閑極，且因而僅 消耗經由此靜電放電匯流排到多重箝位义通道金屬氧化半 ^場效電晶體36和46的消散之電流的-非常小的部分。 與静電放電匯流排14比較起來， 匯流排12。本發明的一優小的電流導流到昇壓 纟月“點疋’沿著此昇壓匯流排自任何 偏輪入/輸出打線塾到激勵電路5〇,或自此 87084 -25 - 1282161 任何箝位N-通道金屬氧化半導體場效電晶體36和46，產生 非常小的電流乘以電阻電壓降。因此，在箝位N-通遒金屬 氧化半導體場效電晶體的閘極上之電壓位準是大大地與此 速距激勵電路到此受壓的輸入/輸出打線塾之鄰近程度無 關。對於先前技藝電路此是一重大的改良。圖2所示的實施 例中，P-通道金屬氧化半導體場效電晶體34被用以將此靜 電放電電壓自此輸入/輸出打線墊耦合到昇壓匯流排12。在 一施加到輸入/輸出打線墊3 1的正向靜電放電事件期間，連 接到P-通道金屬氧化半導體場效電晶體34閘極之控制信號 被驅動到接近Vss，允許P_通道金屬氧化半導體場效電晶體 34被啟動且將昇壓匯流排12拉昇到或接近受壓的輸入/輪 出打線塾的滿電壓。在複數個輸入/輸出打線墊單元20-22 和40内的p-通道金屬氧化半導體場效電晶體34和其它相似 的電晶體（未編號），與控制這些電晶體閘極的電路（圖3)， 一起作為複數個拉昇電路。圖2中所示的靜電放電電路的主 要思圖是最大化，分別位於每個輸入/輸出和電源供應打線 去單元内的多重箝位N-通道金屬氧化半導體場效電晶體36 和46的Vgs ’以便最小化這些並聯裝置的有效啟動電阻。如 上所逑的靜電放電網路模擬中，以沿著此路徑的僅有之最 小的卩+級’此雙壓的輸入/輸出打線塾之滿電壓（8·0伏特）， 藉由p-m道金屬氧化半導體場效電晶體34被耦合到昇壓匯 非12 ’然後籍由激勵電路50被耦合到激勵匯流排16，以 問個分散式的箝位N-通道金屬氧化半導體場效電晶體 1 46參考到圖1，在之前所述的先前技藝網路模擬中， 87084 -26- 1282161 此學值激勵匯流排電壓僅是4.3伏特。回想到在這些偏壓條 件下，-箝位N-通道金屬氧化半導體場效電晶體的啟動電 阻大約是與VgS成反比。因此，圖2中所圖示的靜電放電保 護網路9,幾乎將這些分散式箝位N—通道金屬氧化半導體場 效電晶體的啟動電阻變成一半。將每個箝位Ν·通道金屬氧 化半導體場效電晶體的閘極偏壓到接近積體電路内的最高 電壓時，每個箝位①通道金屬氧化半導料效電晶體的啟 動電阻被有效地最小化。此f助最大化分散式幹線符位網 路效能且最小化用以執行堅固的靜電放電保護電路所需的 佈局面積。與圖1中所示的先前技藝電路比較起來，在此所 教導設計出的此”昇壓的"靜電放電保護網路提供改進的 靜電放電保護。 對如上所述之昇壓的靜電放電網路之有效操作的一主要 需求是這些分散式箝健_通道金屬氧化半導體場效電晶體 的啟動快到足以將在受壓的輸入/輸出打線墊之峰值電壓 限制在此輸入/輸出打線墊的被定義之失效電壓臨界值以 下。因此圖2中的靜電放電保護網路9内的元件，其是在對 箝位N·通道金屬氧化半導體場效電晶體36和46的閘極充電 之重要^上、，包含？_通道金屬氧化半導體場效電晶體 34，在开壓匯流排上的遞增匯流排電阻器们，激勵電路％ 内的元件，在激勵匯流排上的遞增匯流排電阻器R2，必須 被適當地調整大小以達成此需求。本發明的一優點是，因 為在-靜電放電事件期間’流經此重要路徑上的非常小電 流的緣故，這些幻牛很容易被調整大小以符合此需求，$ 87084 -27- 1282161 使是包含非常大數目輸入/輸出打線墊的網路。此方案具有 多重更進一步的優點。第一，在昇壓匯流排12上的遞增匯 流排電阻器R3和在激勵匯流排16上的遞增匯流排電阻器 R2可遠大於在靜電放電匯流排14上的關聯之遞增匯流排電 阻器R1。因而昇壓匯流排和激勵匯流排僅需佔據由靜電放 電匯流排所消耗，在此積體電路週邊之佈局面積的一小部 分。第二，即使有多少具電阻性之遞增匯流排電阻器R3和 R2，沿著此兩匯流排具有之電流乘以電阻電壓降還是很 小·，因為在一靜電放電事件期間，流經這些匯流排的小電 流之緣故。因此激勵電路5 0可被置於離開此受壓的輸入/輸 出打線墊較大的距離外，而不會造成網路效能上相當之衝 擊。第三，也由於沿著此昇壓匯流排12的這些最小電流乘 以電阻電壓降，大數目的激勵電路50可沿著此昇壓匯流排 平行地被置放，而不會有任何如先前技藝電路上所見之重 大匯流排電壓競爭的問題。 在一較佳的形式中，多重激勵電路，例如激勵電路5 0， 可沿著此昇壓匯流排12，以從每5到20個輸入/輸出打線墊 單元的範圍之頻率來散置。無論如何，在一定的應用上， 更多或更少頻率之放置可能更佳。在大部分的情況下，相 鄰的激勵電路間的最大容許距離是遠大於一單一輸入/輸 出打線墊單元沿著此昇壓匯流排的實體寬度。此最大的距 離被設定以最小化可能沿著昇壓和激勵匯流排產生的些微 的電流乘以電阻電壓降和電阻電容延遲，且也限制了一單 一激勵電路必須驅動多少的箝位N-通道金屬氧化半導體場 87084 -28- !282161 效電晶體3 6和4 6的閘極。 因如上所述的理由，一靜電放電匯流排14區段的最大長 度典型地大於圍繞一積體電路週邊的匯流排總長度。因此 圖2中所圖示的分散式靜電放電網路9可被以一較佳的實施 例來執行，在此實施例中此四種匯流排在此積體電路週邊 形成環，保護在此積體電路内的全部或部分的輸入/輸出和 包源供應打線墊。在另外的實施例中，激勵匯流排丨6可沿 著靜電放電匯流排14和昇壓匯流排12被分割成多重，分開 的區段。例如，分散式的箝位冰通道金屬氧化半導體場效 電晶體36和46的全網路可被分割成多重的更小的網路，以 便每個箝位N-通道金屬氧化半導體場效電晶體的更小的網 路為一單一的激勵匯流排區段所閘控。一單一的激勵匯流 排區段必須耦合至少一激勵電路5〇到至少一箝位N_通道金 屬氧化半導體場效電晶體36和46。 以如圖2所圖示的配置，靜電放電網路設計和實體佈局可 被大大地簡化。在一實施例中，在輸入/輸出打線墊單元Μ 内的所有靜電放電元件可被安排於一第一佈局單元内，且 此單兀被置於此積體電路内的所有的功能性輸入/輸出打 線墊單元中。同樣地，在電源供應打線墊單元4〇内的所有 靜電放電元件可被安排於一第二佈局單元内，且此單元被 置於此積體電路内的所有的功能性電源供應打線墊單元 中。因此此網路是非常模組化，僅有幾種元件重複許多次。 主心如圖2所示，藉由將激勵電路50置於每個電源供應打 線墊單元40内，應可滿足激勵電路的放置頻率需求，因為 87084 -29- 1282161 在大部分的積體電路設計中，電源供應打線墊必須以此頻 率來放置。因此，在大部分的情況下，僅如正常電路操作 所需來放置打線墊單元，會保證一堅固的，正確被執行的 ♦呢放電保護網路。如此使得圖2的靜電放電網路9與先前 技藝比較起來，是很簡單來執行且不易犯在設計和佈局上 的錯誤。 在靜電放電網路9的一實例中，二極體33被形成為在一N_ 土阱中的P+主動之二極體，其p+主動之週長為4〇〇微米。真 Λ的尺寸僅藉由貫例來提供，可視特定的應用有相當的變 動。一極體32被形成為在一！>_基底中的Ν+主動之二極體， 其Ν+王動义週長為4〇〇微米。ρ_通道金屬氧化半導體場效電 晶體34具有60微米的通道寬度和〇45微米的通道長度。ν_ 通道金屬氧化半導體場效電晶體36具有18〇微米的通道寬 度和0.45微米的通道長度。遞增靜電放電匯流排電阻^假 設是約0.25歐姆。對應的激勵匯流排電阻以假設是約⑽ 姆’且對應的遞增昇壓匯流排冑阻旧假設是約5歐姆。此遞 增Vss匯流排電阻（未於圖2中顯示）假設是約〇25歐姆。本 發明的-優點是’與^中說明的先前技藝電路比較，在輸 入/輸出打線墊單元22内的籍位㈣道金屬氧化半導體場 效電晶體36可典型地在通道寬度上減少百分之你別，且因 此在佈局面積上亦是。料因為由在此說明的昇壓網路所 提㈣，在這些箝位N_通道金屬氧化半導體場效電晶體上 較南的V g s。 87084 如圖2中所示的靜電放電網路9之例式性實施例中，提供 -30- 1282161 #電放電保護給在電源供應打線墊單元40内的電源供應打 線墊vDD1。假設此打線墊連接到一未於圖2中顯示的，分開 的正向電源供應匯流排。額外的與電源供應打線墊單元仙 相似的包源供應打線墊和打線墊單元，例如，Vdd” 也可被放入相同的靜電放電網路9内。注意如果靜電放電匯 流排14作為一正向電源供應匯流排，且連接到此積體電路 外部的一電源供應，則VDD1，VDD2和VDD3，在正常積體電 路操作期間不可超過此靜電放電匯流排的供應電壓以防2 因二極體43的順向偏壓而導致之漏電流。無論如何，如果 靜電放電匯流排14未連接到一外部的電源供應時，則

Vddi ’ VD〇2和VDD3每個可連接到具有不同電壓位準之外部 的電源供應。於此配置中，在正常積體電路操作期間，由 、在匕最同的包壓電源供應打線塾單元内的二極體43的順 向偏壓的緣故’靜電放電匯流排14僅上昇到比Vddi，Vdd2 和Vdd3中最高的要低一二極體電壓降之電壓位準。應了解 到雖然特疋的功能，例如輸入/輸出和電源供應，已被指 疋於圖2中的這些打線塾單元中的每個，仍可使用其: 線墊單元功能。 在圖2中所示的靜電放電網路9之另一實施例中，電阻器 52和可合③53可於節點56附近反轉，以便此電阻器搞合至| 、匯流排而此電容_合科壓®流排。以此方式來_ 電阻器電容器變遷偵測器，緩衝器電路54可利用，例如， 一奇數個串聯的互«V人μ 互補式i屬氧化半導體反相器級。精通 技藝者會了解到除了 R ? ^ 87084 '、了圖2中所不的一個外，另有多重額外白」 -31- 1282161 變遷偵測器電路，其會在此應用上有效地發生作用。圖2中 的緩衝器電路54之功能是感測，反相，且放大於節點56上 的k遷债測器輸出信號。有許多共同的電路，其可被用來 執行這些功能。通常，需要激勵電路50以感測在任何被保 護的輸入/輸出或電源供應打線墊上之快速靜電放電導致 的電壓變遷（dV/dt)且然後驅動激勵匯流排丨6到或靠近一相 等於昇壓匯流排12之電壓位準的電壓位準，相對於此激勵 電路。 應指出於先前技藝所見和之前所述的此電壓臨界值偵測 器電路，在此說明的昇壓的靜電放電網路中運作得並不 好。有三個主要的理由說明為何會如此。第一，這些偵測 器電路的真實電壓臨界值對正常的半導體製程變動和此積 體電路的操作溫度範圍是非常的敏感。由於這些因素，電 壓臨界值會在-2-3伏特的範圍内變動。第二，並無足： =不會干擾正常積體電路操作所需之最小偵測器電路的 甩壓瓦.界值，與在_靜電放電事件期間在_受壓輸入增出 打線塾上所定義的最大容許電壓間的電壓安全界限。—靜 電放電電壓臨界值偵測器在正常電路操作時不可啟動。二 二1正常操作期間Vdd=3.3伏特的積體電路 Γ製造後的預燒V，5伏特或更高。為了保註在鄉期 間此偵測器電路不會啟動，且增加額外 : 到製程之變動，此靜電放電離泰路……考里 血刑地—.人 %路的電壓臨界值必須 一地…一從7韻特的範圍。如此在一靜電 期間並不提供一 A A不、 兒事件 卩心的電壓安全界限以 87084 词八/ -32- 1282161 輸出打線墊内之脆弱的元件。回想在一靜電放電事件期間 —輸入/輸出打線墊的重要電壓失效臨界值典型地在一從 6-10伏特的範圍内變動。第三，由於沿著昇壓匿流排^ J仁操可避免之電流乘以電阻電壓降，放置離此受恩輸入/ 輪出打線墊有些遠的電壓臨界值偵測器電路，可能無法適 當地偵測一會引起一放置本地的偵測器電路.啟動之靜電放 電事件。當多重激勵電路沿著此昇壓匯流排平行地分散 時，此可能引起匯流排電壓競爭問題。此電阻器電容器變 遷偵測器電路51特別地，且變遷偵測器電路通常，對以I 所迷之問題區域很不敏感，或是免疫。因為這些理由，在 k些分散式保護網路中，電壓臨界值感測靜電放電偵測器 電路運作不良。 m 如在圖2中的靜電放電網路9之另一實施例中，複數個緩衝 洛電路54實體可被置放於每個輸入/輸出打線墊單元内以 驅動接近此打線墊單元的箝位沁通道金屬氧化半導體場效 電晶體，以便僅有電阻器電容器變遷偵測器電路51仍然是 在激勵電路50内。在一更進一步的另一實施例中，緩衝器 黾各54了被刀割成幾部分，第一部分接近激勵電路％，且 第二部分接近每個輸入/輸出打線墊單元。 在圖2所圖示的靜電放電網路9中，激勵電路50是顯示於 電源供應打線塾單元4〇内。在其它實施例中，此激勵電路 可另外地被置於輸入/輸出打線墊單元2〇_22内，位於打線墊 早兀間特別的間隔片單元内，或只要是有適當間隔的任何 也方除了如圖2所示的置放於輸入/輸出和電源供應打線 87084 -33- 1282161 墊單元内之外，這些個別的箝位N-通道金屬氧化半導體場 效電晶體36和46也可置於位於打線塾單元間特別的間隔片 單元内，或只要是有適當間隔的任何地方來置放。一種方 式是提供這些箝位N-通遒金屬氧化半導體場效電晶體沿著 靜電放電匯流排14作頻繁且廣泛地分佈。 雖然箝位並聯裝置36和46被顯示為N-通道金屬氧化半導 體場效電晶體，但應了解另外的並聯裝置和分流器電路也 可提供此種功能。例如，一 P-通道金屬氧化半導體場效電 晶體，兩或複數個串聯N-通道金屬氧化半導體場效電晶體 或P -通道金屬氧化半導體場效電晶體，*一接面場效電晶體 (JFET)，一激勵石夕控整流器（ρηρη)，一達靈頓配置的雙極性 電晶體電路，或任何電子式控制的開關可提供此種並聯功 能。 雖然圖示特定的金屬氧化半導體場效電晶體，但應了解 在此積體電路中的靜電放電網路9可被以由其它型式的半 導體製程所形成之其它型式的電晶體來執行，例如互補式 金屬氧化半導體，雙極性，雙極性金屬氧化半導體，絕緣 物上梦和巨形，5夕鍺以及其它。 在操作上，分散式靜電放電保護網路9包含此網路操作所 需的複數個積體電路打線墊單元和匯流排。此複數個打線 墊單元20-22和40的任何一個是易於接收到一靜電放電電 壓和關聯之電流。一與施加到任何其它打線墊，參考到Vss 的靜電放電事件有關聯之電路操作是與如上所述在輸入/ 輸出打線墊3 1上的一靜電放電事件的電路操作類似。如果 87084 -34- 1282161 ^靜電放電事件是施加自輸入/輸出打線塾3i到其它打線 "例如到Vddi打線墊41而非Vss，則除了二極體42备提供 一自、匯流排18到此接地的V_打線塾41之㈣= 外’此靜電放電網路操作和電流路徑會是相同的。因此， 在圖2所示的網路容許在此靜電放電保護網路9内之任兩個 打線墊間的靜電放電保護。 在圖2中的P_通道金屬氧化半導體場效電晶體58形成一 平衡包路且提供-方法，以在—正常電路操作期間和在一 靜電放電事件後之兩時段中，等化在昇壓匯流排12和靜電 放電匯况排14上的電壓。無論如何，通道金屬氧化半導 體場效電晶體58在一靜電放電事件期間必須是不導通的以 便昇壓匯流排12的電壓可適當地超過靜電放電匯流排14上 的電壓，這點是重要的。P —通道金屬氧化半導體場效電晶 體5 8的一主要用途是在第一靜電放電事件後將昇壓匯流排 12作放電’以重置激勵電路5〇以便其可正確地回應一第二 靜電放電事件。一旦第一靜電放電事件被感測到且充分被 消散，則靜電放電匯流排14的電壓會可能低到一伏特左 右。無論如何，沒有p-通道金屬氧化半導體場效電晶體58， 就沒有用於昇壓匯流排12上的電荷到達Vss之可比較的消 政路在。在第一靜電放電事件後，昇壓匯流排12會仍然充 電一段可觀的時間。雖然昇壓匯流排12上殘留的電荷對單 一施加的靜電放電事件不會是問題，但如果此積體電路在 短的連續時間内易於承受一系列快速的靜電放電事件，則 此可能會是問題。回想激勵電路5〇被設計來，藉由感測在 87084 -35 - 1282161 偵測昇壓匯流排12上的一快速的dV/dt變遷以偵測一靜電 放電事件。如果昇壓匯流排12在第一靜電放電事件後維持 有些上昇，則在第二靜電放電事件的起始時得到之較小 dV/dt變遷可能不足以啟動激勵電路5〇。因此，需要此平衡 電路（P-通道金屬氧化半導體場效電晶體58)以在此靜電放 電事件結束後，藉由靜電放電匯流排14，提供昇壓匯流排 12到達Vss的一電荷流出路徑。在正常積體電路操作期間， 激勵匯流排16被維持於接近vss的電位，且通道金屬氧化 丰導體場效電晶體58會驅動昇壓匯流排12到達靜電放電匯 流排14的電壓。p_通道金屬氧化半導體場效電晶體58的第 二個優點是由存在於P_通道金屬氧化半導體場效電晶體58 内的寄生P+汲極到N_型阱二極體所提供。在一在輸入/輸出 1丁線墊31上的靜電放電事件期間，例如，此二極體（藉由靜 電放電匯流排14)可幫助P-通道金屬氧化半導體場效電晶 體34以昇高昇壓匯流排12之電位。應了解到p_通道金屬氧 化半導體場效電晶體58只是幾種可被用以執行這些所要的 功能的裝置或電路其中之一。 圖3中所圖示的包含於輸入/輸出打線墊單元22内之靜電 放電元件的一實例，其包含控制P-通道金屬氧化半導體場 效電晶體34的閘極之電路的一實施例。在—種形式中，圖2 中的每個輸入/輸出打線墊單元可被執行成如圖3中所圖 ^其中每個p-通道金屬氧化半導體場效電晶體34的閉極 敗以相似万式控制。為了方便例示，先前在圖2中所圖示之 相同疋件，在圖3中被編與相同號碼，例如打線墊31，二極 87084 -36- 1282161 體32 ’箝位N•通道金屬氧化半導體場效電晶體36，二極體 33 ’ P-通道金屬氧化半導體場效電晶體34，以及昇壓匯流 排12 ’靜電放電匯流排14，激勵匯流排16，Vss匯流排18。 P-通道金屬氧化半導體場效電晶體6〇具有一連接到靜電放 電匯流排14的閘極，一連接到連結至輸入/輸出打線墊31的 其源極之電氣性主體，一連接到在節點6丨上的電阻器62之 第一端子的汲極。電阻器62之第二端子連接到Vss匯流排 18。反相器63的一輸入連接到節點6丨且反相器63的一輸出 連接到P-通道金屬氧化半導體場效電晶體34的閘極。二極 體64的陽極連結至輸入/輸出打線墊31且二極體64的陰極 連結至昇壓匯流排12。在操作上，二極體64可被執行成一 與P-通道金屬氧化半導體場效電晶體34的閘極關聯之一寄 生P+主動到N-型阱的二極體或可執行成一分開，離散的二 極體。 在此實施例中，P-通遒金屬氧化半導體場效電晶體34, 二極體64’反相器63，p.通道金屬氧化半導體場效電晶體 60和電阻器62包含—上拉電路7Q，其當在—靜電放電事件 期間此打線墊受壓時，將昇壓匯流排電壓拉昇到或接近輸 入/輸出打線墊3 1的電愿。办兩牧戌^ J私&此包路感測一施加到輸入/輸出打 線墊3 1的正向靜電放電事件^ 包f彳干JL驅動P-通迢金屬氧化半導體 場效電晶體34的閘極至低位準#媒 必u -r使侍P-通迢金屬氧化半導體 場效電晶體34導通。在一轉兩、4不古/u 在#電放電事件期間，當此受壓的 輸入/輸出打線墊電壓超過此* u ^ a (心此本地的靜電放電匯流排14電 壓多於一 P-通道金屬氧化半道两 千寸m %效電晶體的臨界值電壓 87084 -37- 1282161 時’節點61被拉昇到或接近此輸入/輸出打線墊的電壓。電 阻器62被調整大小成有些電阻性以便p_通道金屬氧化半導 體場效電晶體60可以輕易地驅動節點61到高位準。假設節 點61的輸入是高或啟動邏輯狀態，反相器63會驅動p_通道 金屬氧化半導體場效電晶體3 4的閘極至低位準，啟動在p _ 通道金屬氧化半導體場效電晶體34内的低電阻源極到汲極 導通。在正常操作期間，節點6丨將藉由電阻器62以維持於 Vss，使得反相器63維持p_通道金屬氧化半導體場效電晶體 34的閘極在一使通道金屬氧化半導體場效電晶體34不導 通的電壓位準上。因此，上拉電路7〇用來將昇壓匯流排12 拉昇到或接近在一施加於輸入/輸出打線墊3丨上之靜電放 電事件期間，的此打線塾電壓。 應了解到許多其它的電路元件可另外被用來執行在圖3 中的上拉電路70之功能。例如，適當地對閘極控制電路作 修改’則P-通道金屬氧化半導體場效電晶體34可被一 N-通 迢金屬氧化半導體場效電晶體所取代。另一種選擇為，P_ 通迢金屬氧化半導體場效電晶體34可被完全移除且僅有二 極體64被用於一獨立的配置中。如果使用一獨立的二極體 64，在靜電放電事件期間，會有一無可避免的，自此輸 入/輸出打線墊到昇壓匯流排12之約〇·7伏特的二極體電壓 降。雖然此會部分地減少靜電放電網路效能，但其具有簡 單之彳炎點’因為上拉電路則僅包含二極體64。其它的裝 置，例如一雙極性電晶體，也可用以代替ρ_通道金屬氧化 半導體場效電晶體34。 87084 -38- 1282161 在圖1中所說明的先前技藝分散式幹線箝位網路包含複 數個置放於每個輸入/輸出打線塾内之個別的，離散式的幹 線箝位N-通道金屬氧化半導體場效電晶體。如先前所述， 此万案可能是在設計上的一個限制，其中在輸入/輸出打線 ㈣元間有相當的間隙或其中在打線墊單元間的間隙，沿 著牙貝把迅路週邊上有相當的變動。這是因為遞增靜電放電 匯流排電阻R1是與此間距成比例之事實的緣故。回想在輸 入/輸出打線墊單元間在以上的任何變動直接導致在輸入/ 輸出打線塾靜電放電效能的變動。為了適當地保護在此積 體電路週邊的區域内，其中…是最大的，之輸入/輸出打線 墊，在每個輸入/輸出打線墊單元内的箝位N_通道金屬氧化 半導體場效電晶體的通道寬度根據假設以固定為在此積體 電路週邊内所見之最高值的模擬，被典型地調整大小二 方法有多重的問題。第一，其是不夠效率的，因為在此積 體電路週邊的這些區域内，在這些區域内的輸入/輸出打線 墊被緊密地分隔，的箝位N-通道金屬氧化半導體場效電晶 體疋過大的。第二，自一輸入/輸出打線塾到下個輸入/輸出 打線墊，在靜電放電效能上可能有許多相當大之變動。第 二:此方法在-應用上，其中一或複數個輸入/輸出打線塾 單元被置放成與鄰近的輸入/輸出打線墊單元有著非常大 的間隙，運作不良。在此情況下，與跨越這些間隙之:電 放電匯流排區段關聯的R1可能會太大， / 人撕成哥效地利 用分散式箝位網路。一減少這些問題中的每個之方法是以 如前所述’參考到圖i和圖2兩者中所示，置於位在輸入/輸 87084 .39 - 1282161 出打線墊單元間的間隔片單开 早疋内 < 頟外的箝位N_通遒金屬 一 也木加強在這些輸入/輸出打線墊單 元内的箝位N-通道金屬氡化车道 ^ 焉虱化+導體場效電晶體。雖然其可 能有效，此方法典型地需要邱斗i戒， /、 而要，又计和置放於打線墊單元間多 重不同間距的大數目獨特之間隔片單元。因此，以下所述 的這些實施例提供一更模組化的靜電放電設計，具有較少 的對獨特設計元件之需求。 本發明的一目標是執行一靜電放電保護網路，其中這些 幹線箝位N.通道金屬氧化半導體場效電晶體被實體性地二 輸入/輸出打線塾單元分開且沿著此積體電路週邊以實質 上連、只且致地为散之方式來放置。如以下將參考到圖*和 圖5之說明，此新的靜電放電網路方案容許在每個輸入/輸 出打線墊單元的區域内最小的幹線箝位N-通道金屬氧化半 導體場效電晶體通道寬度，#自—輸人/輸出打線塾到下個 輸入/輸出打線墊，在靜電放電效能上最小之變動，而容許 以任何任意間距沿著此積體電路週邊來放置輸入/輸出打 線墊單元的最大彈性。 圖4中所圖示的是一用以保護在一積體電路中的複數個 輸入/輸出和電源供應打線墊單元的靜電放電網路丨〇〇的一 部分。輸入/輸出打線墊單元120和121顯示於圖中。如圖2 中相似的靜電放電保護網路9,提供了昇壓匯流排11〇，靜 電放電匯流排ill，激勵匯流排112和Vss匯流排113。箝位 N-通道金屬氧化半導體場效電晶體15〇_159的一網路16〇沿 著#電放電匯流排111的長度上分佈。每個箝位N_通道金屬 87084 -40- 1282161 氧化半導體場效電晶體150-159具有一連接到靜電放電匯 流排111的汲極，連接到Vss匯流排113的源極，和連接到激 勵匯流排112的閘極。注意箝位N-通道金屬氧化半導體場效 電晶體150-159與輸入/輸出打線塾單元12〇和121並無關 聯，且反而被一齊群集在一分開的分散式箝位义通道金屬 氧化半導體場效電晶體網路160内。 沿著靜電放電匯流排111，一系列的遞增匯流排電阻器R4 顯示於每個箝位N-通道金屬氧化半導體場效電晶體 150-159間。一相似系列的遞增匯流排電阻器分別顯 示於沿著激勵匯流排112和昇壓匯流排110。每個電阻器 (R4 R5 和R6)代表在兩相鄰的粉位N-通道金屬氧化半導 體場效電晶體150-1 59間，對應的匯流排區段之有效分散式 寄生至屬黾阻。從這樣的一箝位N-通道金屬氧化半導體場 效電晶體的實體中心到相鄰的箝位N_通道金屬氧化半導體 场效笔曰曰fa的貫體中心之匯流排長度可被，例如，用於這 些電阻的計算。遞增匯流排電阻器也可被顯示於vss匯流排 上’但未包含於圖4中以使圖式清楚。 昇壓匯流排110，靜電放電匯流排m，激勵匯流排112和 vss匯流排113可沿著積體電路週邊延伸來擴展靜電放電保 護網路100,包含幹線箝位沁通道金屬氧化半導體場效電晶 骨豆網路160，如圖4中的點點所示，以包含額外的打線墊單 兀（未於圖中顯示），其可沿著積體電路週邊被提供。在一較 佳的貝訑例中，此4種匯流排應連續地圍繞此積體電路週邊 或一半導體晶粒的週邊，保護在此積體電路或晶粒内的大 87084 -41 - 1282161 邵分或所有打線墊。如果靜電放電匯流排u丨在任何一點斷 ^卓’則在或靠近此匯流排的兩端點處需要有大型的，離散 的幹線箝位N-通道金屬氧化半導體場效電晶體，以適當地 保護置放靠近此匯流排端點的輸入/輸出打線墊單元。 >圖4中的輸入/輸出打線塾單元120包含一外部連接打 線墊131，二極體132(未於圖4中顯示但於圖5中顯示），二極 體133，和p-通道金屬氧化半導體場效電晶體134。二極體 132，其未於圖4中顯示以清楚圖式，具有一連接到Vss的陽 極‘子听一連接到輸入/輸出打線墊131的陰極端子。二極 ^ 133具有一連接到輸入/輸出打線塾13 1的陽極端子和一 連接到靜電放電匯流排丨丨丨的陰極端子。p_通道金屬氧化半 寸把％效電晶體134，具有一連接到此輸入/輸出打線墊的 汲極和一連接到昇壓匯流排110的源極。P-通道金屬氧化半 了 ^野放包日日體13 4的閘極_合到如說明的，一與圖3有關 p之t制仏唬。注意並無特定給輸入/輸出打線墊單元工 1柑位N-通道金屬氧化半導體場效電晶體。未顯示於輸入/ 輪=打線墊單元120内，但典型地可於如此的打線墊單元内 ，4的是P-通道金屬氧化半導體場效電晶體和沁通道金屬 虱化半導體場效電晶體輸出驅動器，用於這些輸出驅動器 白勺予g皮 《 驅動备電路，輸入電路，和正常輸入/輸出操作所需 白勺t ^ ^ 厶 匕％路兀件。輸入/輸出打線墊單元121與輸入/輸出打 、、、^^章九 口口 一 早兀120是類似的。在此實施例中，其包含如在輸入/ 出订線墊單几120所見的相同電路，如圖4中所示。 木顯示圖4中，但為靜電放電網路100的適當操作所需的 -42- 1282161 疋或複數個與圖2中的激勵電路50類似的激勵電路。這些 激勵電路可選擇性地被置於輸入/輸出打線墊單元12(M2i 内’於電源供應打線墊單元内，於打線墊單元間之特別的 間隔片單元内，或只要是有適當間隔的任何地方。一選擇 性的等化電路（未於圖中顯示），與圖2中的P-通道金屬氧化 半導體場效電晶體58類似，可連接於昇壓匯流排110和靜電 攻電匯流排111間且由激勵匯流排112所閘控，用以在正常 電路操作期間和一靜電放電事件後維持昇壓匯流排11 〇和 靜電放電匯流排111在相關的電位上。 圖4中圖示的靜電放電網路1〇〇的一重要特性是冰通道金 屬氧化半導體場效電晶體網路160，其與輸入/輸出打線墊 單元120-121分開以執行，且其包含一以有些連續且一致地 分散之方式沿著此積體電路週邊分佈之個別箝位N_通道金 屬氧化半導體場效電晶體150_159的陣列。對N_通道金屬氧 化半導體場效電晶體網路160的最有效之可能執行有兩個 重要的需求。第一個需求是應在由靜電放電網路1〇〇所服務 的此積體電路之週邊區域上，以一基本上是常數的靜電放 黾匯排111的母早位長度之籍位N -通道金屬氧化半導體 %效電晶體通道見度來放置網路16 0。對此需求的唯一例外 是，如先前所述，在一靜電放電匯流排區段的端點上，其 中典型地需要大型的，離散的箝位N_通道金屬氧化半導體 場效電晶體以適當地終結此分散的幹線箝位網路。對箝位 N-通道金屬氧化半導體場效電晶體網路丨6〇的第二個重要 需求是沿著此積體電路週邊，在個別的箝位N-通道金屬氧 87084 -43- 1282161 化半導體場效電晶體150-159間沒有顯著的間隙。一符合在 由靜電放電網路100所服務的此積體電路之週邊區域上，為 常數的靜電放電匯流排m的每單位長度之箝位N-通道金 屬氧化半導體場效電晶體通道寬度，和在個別的箝位N-通 道金屬氧化半導體場效電晶體150-159間沒有顯著的間隙 等之兩需求之箝位N-通道金屬氧化半導體場效電晶體網路 160可被定義成一 ’’連續並聯網路”。其可被証明此理想的網 路提供兩非常重要的優點。第一，其確保此輸入/輸出打線 墊靜電放電效能會是一常數，與沿著此積體電路週邊分佈 之輸入/輸出打線墊單元之實體放置無關。第二，其提供此 一致的保護給所有的打線墊，然而利用一遍及此網路的最 小的總合併幹線箝位N-通道金屬氧化半導體場效電晶體通 道寬度。因為這些理由，其是用以保護一分散式的輸入/輸 出和電源供應打線墊陣列之分散式箝位N-通道金屬氧化半 導體場效電晶體網路16 0的最有效和最緊緻的可能之實體 執行。一更進一步最小化此總合併幹線箝位N -通道金屬氧 化半導體場效電晶體通道寬度的優點是其也在正常積體電 路操作期間，最小化通過此網路之關閉狀態漏電流。 在圖5中圖示的是一對應到圖4的電路圖式之一實體佈局 圖。在此積體電路中的靜電放電網路100的一部分被顯示。 此連續的箝位N-通道金屬氧化半導體場效電晶體網路 160，其形成一連續的並聯網路，被沿著此積體電路的一邊 2 16來放置。在此實施例中，箝位N-通道金屬氧化半導體場 效電晶體150-159中的每個是相同的，且如製程技術之設計 87084 -44- 1282161 規’、]所卷4地始、地放置一起。輸入/輸出打線墊單元1 不121自也仅N-通道金屬氧化半導體場效電晶體網路ι6〇被 放置而口與積體電路的邊緣216相對。纟意在此兩輸入/輸出 打線整單凡間’有一相當的實體間距或間隙。輸入/輸出打 線墊單元120包含一外部連接打線墊（未於圖中顯示），二極 體132，對應到圖4中的二極體133，和上拉電路136。上拉 電路136被假設與參考到圖3中所說明的上拉電路7〇相似或 相同，且包含來自圖4的通道金屬氧化半導體場效電晶體 134。在此實施例中，輸入/輸出打線墊單元ΐ2ι被認為與輸 入/輸出打線墊單元120是相同的。來自圖4的昇壓匯流排 110，靜電放電匯流排111，激勵匯流排112和Vss匯流排ιΐ3 並未在圖5中顯示以清楚圖式，但在一實施例中，這些匯流 排可被繞線位於箝位N-通道金屬氧化半導體場效電晶體網 路160和包含於每個輸入/輸出打線墊單元内的靜電放電元 件132，133，和136之上的一或複數個金屬層内。 因為箝位N-通道金屬氧化半導體場效電晶體15〇_159是 與這些輸入/輸出打線墊單元分開，所以例如，声斗一單一 饰局單元來代表箝位N-通道金屬氧化半導體場效電晶體 150,且然後將此單一單元複製成一具相同鄰近距離= 陣列，以形成一連續的並聯網路（箝位N-通道金屬氧化半導 體場效電晶體網路160)是一簡單的事。藉圖5之助，可承進 一步解釋最小化或消除個別的幹線箝位N —通道金屬氧化屯 導體場效電晶體150-159間的間隙’可節省在此積體電路内 的佈局面積。這是因為，需要一特定的靜電放電匯流排i工工 87084 -45- 1282161 之每單位長度之箝位N-通道金屬氧化半導體場效電晶體寬 度以滿足給定之，用於所有被保護的輸入/輸出和電源供應 打線塾的輸入/輸出打線塾靜電放電效能目標的事實。個別 的箝位N-通道金屬氧化半導體場效電晶體150-159中的每 個佔了此積體電路週邊一定的高度和寬度。如可由圖5看見 的，藉由拉近個別的箝位N-通道金屬氧化半導體場效電晶 體150-159，就可能最小化每個箝位N-通道金屬氧化半導體 場效電晶體150-159的高度，以滿足靜電放電匯流排之每單 位長度之箝位N-通道金屬氧化半導體場效電晶體寬度目 標。如果在箝位N-通道金屬氧化半導體場效電晶體150-159 間有間隙，則每個箝位N-通道金屬氧化半導體場效電晶體 必須是更高，移動輸入/輸出打線墊120和121使其更進一步 遠離積體電路的邊緣216。此可能僅增加全部積體電路的面 積。藉由設計具有常數高度之箝位N-通遒金屬氧化半導體 場效電晶體150-159，且將其以如圖5中所示之接近的方式 來放置，就可能以一最小可能佈局面積來達成靜電放電保 護網路100。注意此於圖5中所圖示之分散式箝位N-通道金 屬氧化半導體場效電晶體網路160的佈局配置，對最小間距 之輸入/輸出打線蟄單元和寬間距之輸入/輸出打線蟄單元 的大型區塊同樣運作良好。 在圖4和圖5中的靜電放電保護網路100相對於圖2中之電 路的一優點是不需要任何位於受壓打線墊右邊和左邊的輸 入/輸出打線墊單元的區塊以確保堅固的靜電放電效能。在 靜電放電保護網路100中，箝位N-通道金屬氧化半導體場效 87084 -46 - 1282161 電晶體網路1 60被執行成與這些輸入/輸出打線蟄單元分 開。因此，即使僅有一單一輸入/輸出打線墊單元沿著靜電 放電匯流排111之邵分來放置，此輸入/輸出打線塾仍會展示 堅固的靜電放電效能。一更進一步的優點是此輸入/輸出設 計者被給以最大的彈性，以任何任意的打線墊單元到打線 塾單元的間距’於此積體電路的週邊内之任何一點來放置 打線墊單元。二極體132和133，和上拉電路136，可沿著此 牙貝體電路的週邊之任何一點上，被引接到此靜電放電匯流 排’昇壓匯流排和Vss匯流排，以及分散式幹線箝位冰通道 金屬氧化半導體場效電晶體網路16〇。在此連續的並聯網路 中’此結果的輸入/輸出打線墊靜電放電效能會是常數，與 此輸入/輸出打線墊的實體放置無關。這些是相對於先前技 藝的重要優點。 猙私放電保護網路i 〇〇相對於先前技藝網路設計的一更 進一步優點是在每個輸入/輸出打線墊單元内簡化的靜電 放電設計。在每個輸入/輸出打線墊單元内僅放置二極體 132和133 ’和上拉電路136，所以產生具有多重功能配置， 貫體縱橫尺寸比，金屬化方案，等之輸入/輸出打線墊單元 汉冲庫疋更容易的。此外，產生用於不同的金屬化方案之 多重柑位N-通道金屬氧化半導體場效電晶體網路16〇設計 可此a更方便。當這些設計庫元件可用時，這些最佳化的 知入A出和箝位N-通道金屬氧化半導體場效電晶體網路 單元可被獨乂地選擇以用於任何積體電路的應用。如此可 大大地簡化靜電放電網路設計。 87084 -47- 1282161 應了解到圖5中的佈局僅是例示性 改。例如，幹線箝㈣㈣ Q4可作許多的修 "屬乳化半導體場鈥 路⑽可被移到自積體電路邊緣2 ”^ 塾單元相對之位置。幹線箝位 人/輸出打線 二 、、至屬乳化半導晋#揚放 電晶體網路160，這此輪人/击人山t ^ ^ ^ ^ 輸出打線墊單元，或在這些輸 入/¾出打線墊單元内的靜雷 < "褚包放廷疋件的許多其它眚體安 排可f正明是万便的。此實施 人p 4 J置要万面是箝位N-通道 五屬氧化半導體場效電晶體網路⑽，其被理想地沿著此積 體電路週邊在―㈣的帶狀内被執行，被實 出打線塾單元120和121分開’且為-以有些連鲭且4的 万式分佈之個別箝通道金屬氧化半導體場效電晶體 150-159的陣列所形成。 二自圖5的符位N-通道金屬氧化半導體場效電晶體156的一 部分饰局之一更詳細範例顯示於圖6。在此可了解箝位N_ 通運金屬乳化半導體場效電晶體156被執行成複數個平行 地連線《個別的N-通道金屬氧化半導體場效電晶體區段或 指部。每個指部的通道寬度尺寸是與積體電路邊緣216垂直 的。在柑位N-通遒金屬氧化半導體場效電晶體15δ内的一單 Ν-通運金屬氧化半導體場效電晶體指部的汲極，源極和 閘極區域在圖6中被標示出來。此箝位Ν_通道金屬氧化半導 體場效電晶體指部的汲極區域214連接到金屬靜電放電匯 流排202的一部分。此箝位Ν-通道金屬氧化半導體場效電晶 體指邵的源極區域210連接到金屬vss匯流排206的一部 分。到此N+主動之四平方接觸顯示於每個指部的源極和汲 87084 -48- 1282161 極區域内。此箝位N-通道金屬氧化半導體場效電晶體指部 的閘極區域208連接到激勵匯流排204的一部分。此多重-指 部的箝位N-通道金屬氧化半導體場效電晶體156是自位於 這些閘極區域間的另外之汲極和源極區域所形成。箝位N-通道金屬氧化半導體場效電晶體156可包含於所畫的這些 之右邊或左邊的額外指部，如圖6中的點點所指示。箝位N-通遒金屬氧化半導體場效電晶體156也可包含比圖6中所示 的更少的指部。在箝位N-通道金屬氧化半導體場效電晶體 網路160的一較佳的形式中，箝位N-通道金屬氧化半導體場 效電晶體150-159是相同的靠近的元件。因此在每個個別的 箝位N-通道金屬氧化半導體場效電晶體150-159内箝位N-通道金屬氧化半導體場效電晶體指部的精碌數目並不重 要。在一實施例中，箝位N-通道金屬氧化半導體場效電晶 體150-159可被併入一包含所有的箝位N-通道金屬氧化半 導體場效電晶體網路160之單一箝位N-通道金屬氧化半導 體場效電晶體。此單一的裝置可經過由靜電放電網路100所 保護的此積體電路週邊的區域之全部或一部分，於一狹窄 的帶狀區内延伸。例如，在圖5中，此合併的單一裝置會跨 越由兩輸入/輸出打線塾單元所佔據的，此積體電路週邊的 一部分。在箝位N-通道金屬氧化半導體場效電晶體網路160 的一實例中，每個箝位N-通道金屬氧化半導體場效電晶體 指部被以通道寬度僅5.0微米來畫出。因此形成箝位N-通道 金屬氧化半導體場效電晶體網路160之單一箝位N-通道金 屬氧化半導體場效電晶體指部的帶狀區是相當狹窄的，且 87084 -49- 1282161 4太乂佈局面積。再者，於此提供的尺寸僅是藉由實 :可以夂動。、/王意對靜電放電匯流排的每單位長度之箝 通運金屬氧化半導體場效電晶體通遒寬度之調整，可 =由同時凋正在柑位通道金屬氧化半導體場效電晶體網 ^ 160内之每個個別箝位Ν•通道金屬氧化半導體場效電晶 體指邵的通道寬度來達成。 艾了 U圖6中的佈局僅是例示性，因為可作許多的修 改。連接到幹線箝位Ν•通道金屬氧化半㈣場效電晶體156 的匯成排的真貫實體大小和放置可與圖6中所示的大不相 同杜另外的貫施例中，箝位Ν-通遒金屬氧化半導體場效 電晶體156可由一或複數個與積體電路的邊緣216平行而非 垂直放置的箝位Ν-通冑金屬氧化半導體場效電晶體指部來 形成。 同 重要地注意到在圖2和圖4中的分散式幹線箝位網路之不 。在圖2中所說明的網路中，箝位N_通道金屬氧化半導體 場效電晶體是放置於每個輸入/輸出和電源供應打線巷罨 元内。如果在打線墊單元間有相當之間隙則額外的幹線箝 位N-通道金屬氧化半導體場效電晶體可選擇性地被置於t 線墊單元間的間隔片單元中。如果小心地執行，此方、去= 產生一近乎理想的連續箝位N-通道金屬氧化半導體場碎兩 ---»〜令装间p,

單元以最小化在這些打線墊單元内的箝位通道金屬莩 半導體場效電晶體間之間隙。用此方法的靜電於雨&I w p又吞- 能需要大數目的額外獨特元件。在圖4中所說明的網於 87084 -50- 1282161 一有些連續和一致分散的幹線箝位網路160是與這些輸入/ 輸出和電源供應打線墊單元分開而形成。此網路160可輕易 地由，例如，對應到在圖5中的幹線箝位N-通道金屬氧化半 導體場效電晶體150之一單一簡單幹線箝位N-通道金屬氧 化半導體場效電晶體單位單元的一線性相鄰陣列所形成。 此簡單之方法最小化設計和佈局時間，網路複雜度，和出 錯的機會。 如前所述，參考到圖4和圖5所說明的連續並聯網路是對 一用於必須相等地保護複數個輸入/輸出和電源供應打線 墊之一分散式靜電放電網路的最有效之可能配置。以遍及 此網路所需的總合併箝位N-通道金屬氧化半導體場效電晶 體通道寬度，和執行此總網路所需的佈局面積此兩觀點而 言，此為最有效率的方案。應注意到偶爾局部地增加靜電 放電匯流排的每單位長度之箝位N-通道金屬氧化半導體場 效電晶體通道寬度，或偶爾於箝位N-通道金屬氧化半導體 場效電晶體單元間加入間隙，並不會改良整體的靜電放電 效能。這是因為在一積體電路内的靜，電放電效能是典型地 受限於來自最弱的打線墊之測試結果之事實所致。一些， 更多的堅固之靜電放電打線墊並不影響所記錄的整體效 能。相似地，這些改變不會減少，且可能增加執行一完整 的，堅固之靜電放電網路所需的佈局面積。總而言之，本 發明的此實施例提供一簡單和有效的靜電放電保護網路和 實體佈局配置，其中這些幹線箝位N-通道金屬氧化半導體 場效電晶體被與輸入/輸出打線塾單元分開且沿著此積體 87084 -51 - 1282161 “各週以以只貝上連續且一致地分散之方式來放置。 到此刻處了解到已有提供-可用於針對所有型式電路的 打線墊單元保護的靜雷力 私放私木構和万法。此保護方案是模 組化且可被設計成— 俠 、 〜了散I直而採持殊的考量或設計需皮 之一致性的靜電放雷— 〜兒彡又计早兀或万塊。在此說明的這此靜 m放電保護電路於更小的製程尺寸中可調整大小。 = 亍本發明的裝置是，用於最大部分，由精 二：t的電子_元件和電路所組成，電路細節尚未以比 : 所的更大範目來解釋，如此是為 :::明強調的觀念的了解和欣賞，且為了不模二 亂了本發明強調的教導。 “此 杜先鉑的規格中，P^ 、 無論如何，精週本―：：實施例來說明本發明。 不會了解可作不同的修改和改變而 θ偏離如彺以下之申請專利範 園。例如，在此_ 明的範 對所例示的全A 來執行。

型式和效電晶ft而言’改變傳導性 、々阳如的仏號邏輯是P 況下，可m 續的改變。在特定的狀 此 自然存在的哥生二柄體而非渤 極體。還#，六、+ + t , 一 I而非執仃離散的二 拉電路#々m線墊單元内和周園之激勵電路，上 包谿和二極體的實體位 合上 會影響此雨踗μ 了自所例不炙貫例中變動而不 性而非-限制性的意義，且所：圖式被视為是例示 本發明的範園内。 ^〜夂疋夂散包含於 87084 埝’其它的優點，和問題的 + 鄉夫万木已吐以上有關的 -52- 1282161 特足實施例中說明。無論如何，可能導致任何益處，優點， 或解決方案來發生或變得更顯著之益處，優點，問題的解 决方术和任何元件並不被解釋成任何或全邵申請專利範 圍之一重要的，需要的，或基本的特性或元件。正如於此 所用的’術語”包含”，”包括”或任何此項的其它變動，是欲 涵盖一非排它性的包含，例如一包含一表列元件之製程， 方法’物品’或裝置，其不僅包含這些元件也包含其它未 表列或繼承自如此之製程，方法，物品，或裝置的元件。 在此所使用的術語”一丨丨或"一個"是定義成一或超過一個。在 此所使用的術語”複數個”是定義成二個或超過二個。在此 所使用的術語”另外的”是定義成至少第二個或更多。在此 所使用的術語”包含"和/或"具有，，是定義成”包含，，（也就是 沉，開放性語言）。在此所使用的術語"輕合的"是定義成連 接的，雖然不需直接地，且不必一定是機械式地。 【圖式簡單說明】 本發明藉由實例來圖示，且不限於所附之圖 <，圖式中 類似的參考指示相似的元件。 圖1圖不一先前技藝的靜電放電保護電路的圖式； 圖2圖7F根據本發明之分散式和昇壓式的靜電放電保 護網路的圖式； 、圖3圖示用於圖2中的靜電放電箝位電路之控制電路的圖 式； ° 圖4圖示—根據本發明之-分散式和昇壓式的靜電放兩 保護網路的另一實施例的圖式； 兒 87084 -53- 1282161 圖5圖示一根據本發明之 護網路的体局之透视圖式； 分散式和昇壓式的靜電放電保 及 圖6圖示一根據本發 , tL <並聯装置的佈局之透視圖式。 析通冬孜術者會了解在這 清楚的H千3 = 、二圖中的元件是用來作簡單和 収的圖不且不必依例畫出。例如， 件相對於其它元件的大小可被誇大以‘圖中的某些元 例的了解。 帛β 4本發明之實施 【圖式代表符號說明】 9 靜電放電保護網路 12 ’ 11〇 昇壓匯流排 14，111 靜電放電匯流棑 16，U2， 激勵匯流排 204 ， 1〇46 18，113， Vss 匯流排 1042 2〇 ’ 21，22，輸入輸出打線墊單元 120 ， 121 31 ’ 131 輸入輸出打線墊 32，33，42，二極體 43 ， 64 ， 1052 ， 1053 仏44, 58, P型金屬氧化半導體場效電” 60 ， 134 4 36 ， 1〇54 N型金屬氧化半導 場效電晶體 87084 -54- 1282161 40 電源供應打線墊單元 41 連接打線塾 46， 150， 1 56箝位N型金屬氧化半導體場效電晶體 50 激勵電路 51， 1063 電阻器電容器變遷偵測器電路 52， 62，1062電阻器 53， 1061 電容器 54， 1064 緩衝器電路 56， 6卜 節點 1065 ，1066 63 反相器 70 上拉電路 100 靜電放電網路 132， 133， 靜電放電元件 136 160 箝位N型金屬氧化半導體場效電晶體網路 202 金屬靜電放電匯流排 206 金屬Vss匯流排 208 閘極區域 210 源極區域 214 沒極區域 216 積體電路邊緣 1000 分散式靜電放電網路 1030-1032 輸入輸出電路 1044 VDD 匯流排 87084 -55-

Claims (1)

128¾^¾2^383號專利申請案 中文申請專利範圍替換本(95年6月） 拾、申請專利範園： j 1 y c? - 1· 一種具有一靜電放電路齒體電路，包 含： 複數個打線墊3 1，其中該等複數個打線墊中的每一個 _委|示，本|是雲—f内容 87084 耦合到一第一匯流排14，一第二匯流排18，和一第三匯 流排12 ; 複數個上拉電路34，其中該等複數個上拉電路中的每 一個耦合到該等複數個打線墊3丨中的每一個和該第三 匯流排12 ; 複數個分流器電路36，其中·· 該等複數個打線墊3 1中的每一個藉由該第一匯 流排14耦合到該等複數個分流器電路3 6中的至少 一個； S等複數個分泥器電路3 6平行地操作以回應在 該等複數個打線墊31中的至少一個上之一靜電放 電事件，以提供靜電放電保護給該等複數個打線墊 31 ;且 該等複數個分流器電路36中的至少一個耦合到 涿第一匯流排14, 一第四匯流排16和該第二匯流排 18 ;且 包3 .交遷偵測器電路的激勵電路5〇，該激勵電路 5〇具有-、經由該第三匯流排叫禺合到鮮複數個打線 墊31中的每一個之第-端子’經由該第四匯流排16耦合 到該等複數個分流器電路36中的至少—個之第二端 -1 - 1282161 子，和一耦合到該第二匯流排1 8之第三端子。 2.根據申請專利範圍第1項之積體電路，其中該等複數個 分流器電路36中的每一個包含一電晶體，其中該電晶體 的一控制電極耦合到該第四匯流排16，該電晶體的第一 電流電極耦合到該第二匯流排18，且該電晶體的第二電 流電極耦合到該第一匯流排14。 3·根據申請專利範圍第1項之積體電路，其中該第三匯流 排12及該第四匯流排14係透過一平衡電路58彼此耦合。 4·根據申請專利範圍第1項之積體電路，其中該等複數個 分流器電路36是一沿著一半導體晶粒之週邊之一部分 的一連續並聯網路之一部分。 5. —種用以補償於一積體電路中的靜電放電（ESD)之方 法，該方法包含： 在該積體電路中放置複數個打線墊3 1 ; 經由一個別的第一二極體裝置33，將該等複數個打線 墊3 1中的每一個耦合到一第一匯流排14 ; 經由一個別的第二二極體裝置32，將該等複數個打線 墊3 1中的每一個耦合到一第二匯流排18 ; 將一變遷偵測器電路50耦合到該第二匯流排18和一 第三匯流排12，該變遷偵測器電路50具有一耦合到一第 四匯流排16之輸出； 在該積體電路内實體上放置複數個上拉電路34，每個 上拉電路耦合到該等複數個打線墊3 1中的每一個和該 第三匯流排12 ;和 87084 -2- 1282161 在該積體電路内放置複數個分流器電路36，其中該等 複數個分流器電路中的至少一個被耦合到該第一匯流 排14，該第四匯流排16和該第二匯流排18。 87084 3·