JPH0864812A - 過電圧保護半導体スイッチ - Google Patents
過電圧保護半導体スイッチInfo
- Publication number
- JPH0864812A JPH0864812A JP4192170A JP19217092A JPH0864812A JP H0864812 A JPH0864812 A JP H0864812A JP 4192170 A JP4192170 A JP 4192170A JP 19217092 A JP19217092 A JP 19217092A JP H0864812 A JPH0864812 A JP H0864812A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- region
- insulated gate
- power semiconductor
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 197
- 230000005669 field effect Effects 0.000 claims description 24
- 239000003990 capacitor Substances 0.000 claims description 19
- 230000008859 change Effects 0.000 claims description 15
- 230000000694 effects Effects 0.000 claims description 4
- 230000005684 electric field Effects 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 14
- 230000001681 protective effect Effects 0.000 abstract 2
- 239000012535 impurity Substances 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 230000009471 action Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000001939 inductive effect Effects 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 241000257465 Echinoidea Species 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 保護手段を保護されるべき電力半導体装置と
共に集積化することができる過電圧保護スイッチを提供
する。 【構成】 過電圧保護スイッチ(1) は、半導体本体(2)
の第１領域(3) 内に形成した多数の第２領域(11)と、各
第２領域(11)と第１領域(3) との間のチャネル領域(13)
上に位置する絶縁ゲート(12)とによって構成される電力
半導体装置(10)を含む。第１領域(13)及び第２領域(11)
はスイッチ(1) の第１及び第２電極(4,5)に対する導通
路を構成する。補助半導体装置(100) は第２領域(11)の
数よりも小数の第２領域(11)と、各別の第２領域(11)と
第１領域(3) との間の別のチャネル領域(13)上に位置す
る別の絶縁ゲート(120) とによって形成する。別の第２
領域(11)と、電力半導体装置(10)の絶縁ゲートとを接続
する別の導通路が形成されると共に、ダイオード装置(3
0)が補助半導体装置(10)の絶縁ゲートと第１主電極とを
接続し、補助半導体装置(100) が導通して電力半導体装
置をオンに切り換える。
共に集積化することができる過電圧保護スイッチを提供
する。 【構成】 過電圧保護スイッチ(1) は、半導体本体(2)
の第１領域(3) 内に形成した多数の第２領域(11)と、各
第２領域(11)と第１領域(3) との間のチャネル領域(13)
上に位置する絶縁ゲート(12)とによって構成される電力
半導体装置(10)を含む。第１領域(13)及び第２領域(11)
はスイッチ(1) の第１及び第２電極(4,5)に対する導通
路を構成する。補助半導体装置(100) は第２領域(11)の
数よりも小数の第２領域(11)と、各別の第２領域(11)と
第１領域(3) との間の別のチャネル領域(13)上に位置す
る別の絶縁ゲート(120) とによって形成する。別の第２
領域(11)と、電力半導体装置(10)の絶縁ゲートとを接続
する別の導通路が形成されると共に、ダイオード装置(3
0)が補助半導体装置(10)の絶縁ゲートと第１主電極とを
接続し、補助半導体装置(100) が導通して電力半導体装
置をオンに切り換える。
Description
【０００１】
【産業上の利用分野】本発明は、過電圧保護半導体スイ
ッチに関するものである。特に、本発明は、一方の主表
面と隣接する一導電形の第１領域と、この第１領域内に
形成されている多数の第２領域、第１及び第２の主電
極、及び第１主電極と第２主電極との間の導通路を形成
する前記第１領域と各第２領域との間のチャネル領域上
に延在する絶縁ゲートを具える電力半導体装置と、前記
第１主電極に予め定めた値を超える電圧が生じたとき、
前記電力半導体装置の絶縁ゲートに信号を供給して電力
半導体装置をオンさせる保護手段とを有する半導体本体
を具える過電圧保護半導体スイッチに関するものであ
る。
ッチに関するものである。特に、本発明は、一方の主表
面と隣接する一導電形の第１領域と、この第１領域内に
形成されている多数の第２領域、第１及び第２の主電
極、及び第１主電極と第２主電極との間の導通路を形成
する前記第１領域と各第２領域との間のチャネル領域上
に延在する絶縁ゲートを具える電力半導体装置と、前記
第１主電極に予め定めた値を超える電圧が生じたとき、
前記電力半導体装置の絶縁ゲートに信号を供給して電力
半導体装置をオンさせる保護手段とを有する半導体本体
を具える過電圧保護半導体スイッチに関するものであ
る。
【０００２】
【従来の技術】欧州特許出願第３７２８２０号には上述
した型の過電圧保護スイッチが開示されている。特に、
この公報には、クランピングダイオードを用いて電力半
導体装置を保護する方法、例えば誘導性負荷を切り換え
て保護する方法が開示されている。この欧州特許出願第
３７２８２０号では、電力半導体装置のゲートとドレイ
ン（この場合、第１主電極）との間に外部接続され電力
半導体装置の降服電圧以下の約２〜３Ｖの降服電圧を有
するクランピングダイオードを有しているので、電力半
導体装置がオフに切り換わっている間にドレイン電圧が
上昇して（例えば誘導性負荷がオフすると生ずる場合が
ある）クランピングダイオードの降服電圧を超えると、
降服電流によって電力ＭＯＳＦＥＴのゲート電圧が上昇
して電力ＭＯＳＦＥＴはオンに切り換えられ、この結果
電力ＭＯＳＦＥＴの導通によってエネルギーの少なくと
も一部が消散し、これにより電力ＭＯＳＦＥＴにおける
電位的破壊降服状態が回避されている。さらに、上記公
報には、外部接続したクランピングダイオードの代わり
に、クランピングダイオードを構成する多結晶シリコン
ダイオード列を用いることが提案されている。
した型の過電圧保護スイッチが開示されている。特に、
この公報には、クランピングダイオードを用いて電力半
導体装置を保護する方法、例えば誘導性負荷を切り換え
て保護する方法が開示されている。この欧州特許出願第
３７２８２０号では、電力半導体装置のゲートとドレイ
ン（この場合、第１主電極）との間に外部接続され電力
半導体装置の降服電圧以下の約２〜３Ｖの降服電圧を有
するクランピングダイオードを有しているので、電力半
導体装置がオフに切り換わっている間にドレイン電圧が
上昇して（例えば誘導性負荷がオフすると生ずる場合が
ある）クランピングダイオードの降服電圧を超えると、
降服電流によって電力ＭＯＳＦＥＴのゲート電圧が上昇
して電力ＭＯＳＦＥＴはオンに切り換えられ、この結果
電力ＭＯＳＦＥＴの導通によってエネルギーの少なくと
も一部が消散し、これにより電力ＭＯＳＦＥＴにおける
電位的破壊降服状態が回避されている。さらに、上記公
報には、外部接続したクランピングダイオードの代わり
に、クランピングダイオードを構成する多結晶シリコン
ダイオード列を用いることが提案されている。
【０００３】
【発明が解決しようとする課題】上述した多結晶シリコ
ンダイオードを用いる方法では、多結晶シリコンダイオ
ードを電力半導体装置の頂部上に形成することができる
ので、外部接続したダイオードを用いることが回避され
る利点が達成される。さらに、バック対バック多結晶シ
リコンダイオードを形成することにより温度補償効果が
達成される。しかしながら、多結晶シリコンダイオード
の特性は極めて変化し易く、しかも電流処理能力が小さ
い欠点がある。
ンダイオードを用いる方法では、多結晶シリコンダイオ
ードを電力半導体装置の頂部上に形成することができる
ので、外部接続したダイオードを用いることが回避され
る利点が達成される。さらに、バック対バック多結晶シ
リコンダイオードを形成することにより温度補償効果が
達成される。しかしながら、多結晶シリコンダイオード
の特性は極めて変化し易く、しかも電流処理能力が小さ
い欠点がある。
【０００４】従って、本発明の目的は、保護手段を保護
されるべき電力半導体装置と共に集積化することができ
る過電圧保護半導体スイッチを提供することにある。
されるべき電力半導体装置と共に集積化することができ
る過電圧保護半導体スイッチを提供することにある。
【０００５】
【課題を解決するための手段】本発明による過電圧保護
半導体スイッチは、一方の主表面と隣接する一導電形の
第１領域と、この第１領域内に形成されている多数の第
２領域、第１及び第２の主電極、及び第１主電極と第２
主電極との間の導通路を形成する前記第１領域と各第２
領域との間のチャネル領域上に延在する絶縁ゲートを具
える電力半導体装置と、前記第１主電極に予め定めた値
を超える電圧が生じたとき、前記電力半導体装置の絶縁
ゲートに信号を供給して電力半導体装置をオンさせる情
報手段とを有する半導体本体を具える過電圧保護半導体
スイッチにおいて、前記保護手段が、前記第１領域内に
形成され前記第２領域の数よりも少数の別の第２領域、
各別の第２領域と前記第１領域との間の別のチャネル領
域上に延在する別の絶縁ゲート、及び前記別の第２領域
を電力半導体装置の絶縁ゲートに接続する別の導通路を
具える補助半導体装置と、前記第１主電極の電圧が予め
定めた値を超えたとき、補助半導体装置の絶縁ゲートを
前記第１の主電極に接続して補助半導体装置を導通さ
せ、前記別の導通路を介して信号を電力半導体装置の絶
縁ゲートに供給して電力半導体装置をオン状態に切り換
えるダイオード手段とを具えることを特徴とする。
半導体スイッチは、一方の主表面と隣接する一導電形の
第１領域と、この第１領域内に形成されている多数の第
２領域、第１及び第２の主電極、及び第１主電極と第２
主電極との間の導通路を形成する前記第１領域と各第２
領域との間のチャネル領域上に延在する絶縁ゲートを具
える電力半導体装置と、前記第１主電極に予め定めた値
を超える電圧が生じたとき、前記電力半導体装置の絶縁
ゲートに信号を供給して電力半導体装置をオンさせる情
報手段とを有する半導体本体を具える過電圧保護半導体
スイッチにおいて、前記保護手段が、前記第１領域内に
形成され前記第２領域の数よりも少数の別の第２領域、
各別の第２領域と前記第１領域との間の別のチャネル領
域上に延在する別の絶縁ゲート、及び前記別の第２領域
を電力半導体装置の絶縁ゲートに接続する別の導通路を
具える補助半導体装置と、前記第１主電極の電圧が予め
定めた値を超えたとき、補助半導体装置の絶縁ゲートを
前記第１の主電極に接続して補助半導体装置を導通さ
せ、前記別の導通路を介して信号を電力半導体装置の絶
縁ゲートに供給して電力半導体装置をオン状態に切り換
えるダイオード手段とを具えることを特徴とする。
【０００６】従って、本発明による過電圧保護スイッチ
では、補助半導体装置の電力半導体装置の製造に用いら
れる多数の同一導電形のセルすなわち第２領域によって
電力半導体装置と同時に形成され、この補助半導体装置
を用いて第１電極に過電圧が生じた時電力半導体装置を
オンに切り換える保護手段を構成する。電力半導体装置
と同一の第２領域を有するセルが形成されるので、補助
半導体装置は大電流処理能力を有することになる。従っ
て、過電圧が第１の主電極に生ずると、補助半導体装置
は大電流を電力半導体装置の絶縁ゲートに供給して絶縁
ゲートの電圧を直ちに上昇させることができ、この結果
電力半導体装置は過電圧の発生に応じてすみやかにター
ンオンし、電力半導体装置に故障を誘発する降服ストレ
スの発生が回避される。
では、補助半導体装置の電力半導体装置の製造に用いら
れる多数の同一導電形のセルすなわち第２領域によって
電力半導体装置と同時に形成され、この補助半導体装置
を用いて第１電極に過電圧が生じた時電力半導体装置を
オンに切り換える保護手段を構成する。電力半導体装置
と同一の第２領域を有するセルが形成されるので、補助
半導体装置は大電流処理能力を有することになる。従っ
て、過電圧が第１の主電極に生ずると、補助半導体装置
は大電流を電力半導体装置の絶縁ゲートに供給して絶縁
ゲートの電圧を直ちに上昇させることができ、この結果
電力半導体装置は過電圧の発生に応じてすみやかにター
ンオンし、電力半導体装置に故障を誘発する降服ストレ
スの発生が回避される。
【０００７】欧州特許出願第３８２９２０号とは異な
り、本発明では、ダイオード手段を用いて補助半導体装
置をターンオンさせており、このダイオード手段は大電
流処理能力を必要としない。この理由は、一旦ダイオー
ド手段の降服作用によって補助半導体装置がターンオン
すると、電力半導体装置の絶縁ゲートへの主電流供給が
補助半導体装置によって行われるためである。
り、本発明では、ダイオード手段を用いて補助半導体装
置をターンオンさせており、このダイオード手段は大電
流処理能力を必要としない。この理由は、一旦ダイオー
ド手段の降服作用によって補助半導体装置がターンオン
すると、電力半導体装置の絶縁ゲートへの主電流供給が
補助半導体装置によって行われるためである。
【０００８】ダイオード手段は、補助半導体装置の絶縁
ゲートと第１主電極との間に接続したツェナーダイオー
ド列を有する。このダイオード手段は、欧州特許出願第
３７２８２号で用いられているダイオード列と同様な単
結晶シリコンダイオード列で構成することができる。一
方、好適実施例では、ダイオードは第１領域中に形成し
た拡散型ツェナーダイオードで構成する。これらツェナ
ーダイオードは適切なマスクを用いて電力半導体装置を
形成するためにすでに用いた不純物拡散及び／又は注入
を利用して形成することができ、この結果付加的な手段
を用いることなくダイオード手段を形成することができ
る。
ゲートと第１主電極との間に接続したツェナーダイオー
ド列を有する。このダイオード手段は、欧州特許出願第
３７２８２号で用いられているダイオード列と同様な単
結晶シリコンダイオード列で構成することができる。一
方、好適実施例では、ダイオードは第１領域中に形成し
た拡散型ツェナーダイオードで構成する。これらツェナ
ーダイオードは適切なマスクを用いて電力半導体装置を
形成するためにすでに用いた不純物拡散及び／又は注入
を利用して形成することができ、この結果付加的な手段
を用いることなくダイオード手段を形成することができ
る。
【０００９】各第２領域は反対導電型の各第３領域内に
形成した一導電型の領域で構成することができ、各第３
領域とこれと関連する第２領域はこれらの間で各チャネ
ル領域を構成する。この場合、第２領域及び第３領域は
絶縁ゲートに対して自己整列していわゆるＤＭＯＳＦＥ
Ｔ構造体を形成することができる。
形成した一導電型の領域で構成することができ、各第３
領域とこれと関連する第２領域はこれらの間で各チャネ
ル領域を構成する。この場合、第２領域及び第３領域は
絶縁ゲートに対して自己整列していわゆるＤＭＯＳＦＥ
Ｔ構造体を形成することができる。
【００１０】各第３領域は一層高濃度な中央区域を有し
て寄生バイポーラ作用を抑制する。この場合、中央区域
を形成するために用いる工程を利用してツェナーダイオ
ードの反対導電形領域を形成することができると共に、
必要に応じて適切なマスクを用いて第２領域を形成する
ために用いる処理工程を利用してツェナーダイオードの
一導電型領域を形成することができる。
て寄生バイポーラ作用を抑制する。この場合、中央区域
を形成するために用いる工程を利用してツェナーダイオ
ードの反対導電形領域を形成することができると共に、
必要に応じて適切なマスクを用いて第２領域を形成する
ために用いる処理工程を利用してツェナーダイオードの
一導電型領域を形成することができる。
【００１１】補助半導体装置の絶縁ゲートと第１主電極
との間にダイオード手段に並列にキャパシタを接続し
て、主電極の電圧がダイオード手段の降服電圧に到達す
る前に急速に上昇し始めた時初期電流を補助半導体装置
の絶縁ゲートに供給することができる。この回路により
予め定めた値以上の電圧（すなわち過電圧）が第１主電
極に発生した時、補助半導体装置のターンオン速度従っ
て電力半導体装置のターンオン速度を一層速くすること
ができる。
との間にダイオード手段に並列にキャパシタを接続し
て、主電極の電圧がダイオード手段の降服電圧に到達す
る前に急速に上昇し始めた時初期電流を補助半導体装置
の絶縁ゲートに供給することができる。この回路により
予め定めた値以上の電圧（すなわち過電圧）が第１主電
極に発生した時、補助半導体装置のターンオン速度従っ
て電力半導体装置のターンオン速度を一層速くすること
ができる。
【００１２】別の導通路が別の第２領域と電力半導体装
置の絶縁ゲートとの間に接続した別のダイオード手段を
含み、電力半導体装置から補助半導体装置への反対方向
の導通が生ずるのを抑制することが好ましい。この回路
は、電力半導体装置の正規の動作中にその絶縁ゲートに
印加される電圧が正常な態様で電力半導体装置を急速に
ターンオンさせるように作動する。
置の絶縁ゲートとの間に接続した別のダイオード手段を
含み、電力半導体装置から補助半導体装置への反対方向
の導通が生ずるのを抑制することが好ましい。この回路
は、電力半導体装置の正規の動作中にその絶縁ゲートに
印加される電圧が正常な態様で電力半導体装置を急速に
ターンオンさせるように作動する。
【００１３】別のダイオード手段は、上述したダイオー
ド手段と同様な別のツェナーダイオード列で構成するこ
とができる。変形例として、別のダイオード手段はダイ
オード接続した絶縁ゲート型電界効果装置で構成するこ
とができる。この場合、ダイオード接続した電界効果装
置は、第１導電形領域中に形成した反対導電形のウェル
中に形成した多数の並列接続した絶縁ゲート電界効果ト
ランジスタで構成することができる。この構成により、
別のダイオード手段の電流処理能力を改善することがで
きる。
ド手段と同様な別のツェナーダイオード列で構成するこ
とができる。変形例として、別のダイオード手段はダイ
オード接続した絶縁ゲート型電界効果装置で構成するこ
とができる。この場合、ダイオード接続した電界効果装
置は、第１導電形領域中に形成した反対導電形のウェル
中に形成した多数の並列接続した絶縁ゲート電界効果ト
ランジスタで構成することができる。この構成により、
別のダイオード手段の電流処理能力を改善することがで
きる。
【００１４】電力半導体装置の絶縁ゲートと第２領域と
の間に別のツェナーダイオードを接続して、いかなる寄
生バイポーラ構造をターンオンさせることなく、電力半
導体装置の絶縁ゲートの電圧を第２領域の電圧以下に降
下させることができる。
の間に別のツェナーダイオードを接続して、いかなる寄
生バイポーラ構造をターンオンさせることなく、電力半
導体装置の絶縁ゲートの電圧を第２領域の電圧以下に降
下させることができる。
【００１５】保護手段は、補助半導体装置のゲート電極
と電力半導体装置の第１主電極との間に接続した別の絶
縁ゲート型電界効果装置と、電力半導体装置の第１電極
の電圧の変化速度が予め定めた限界値を超えた時別の絶
縁ゲート型電界効果装置をターンオンさせるＲＣ回路と
を具えることができる。
と電力半導体装置の第１主電極との間に接続した別の絶
縁ゲート型電界効果装置と、電力半導体装置の第１電極
の電圧の変化速度が予め定めた限界値を超えた時別の絶
縁ゲート型電界効果装置をターンオンさせるＲＣ回路と
を具えることができる。
【００１６】第１実施例において、別の絶縁ゲート型電
界効果装置は、前記補助半導体装置の別の第２領域の数
よりも少数の付加的な第２領域、及び各付加的な第２領
域と第１領域との間のチャネル領域上に延在する付加的
な絶縁ゲートを有する別の補助半導体装置を具え、導通
路が前記付加的な第２領域を前記補助半導体装置の別の
絶縁ゲートに接続するように構成することができる。こ
のように構成することにより、実際の電圧変化は微小な
ものであるが、電力半導体装置の第１電極の電圧の変化
速度が予め定めた限界値を超えた場合、電力半導体装置
をターンオンさせることができる。この予め定めた限界
値が超えられた時ターンオンさせるために必要な最小電
圧変化は、選択した限界値の実際の値にほとんど依存し
ない。
界効果装置は、前記補助半導体装置の別の第２領域の数
よりも少数の付加的な第２領域、及び各付加的な第２領
域と第１領域との間のチャネル領域上に延在する付加的
な絶縁ゲートを有する別の補助半導体装置を具え、導通
路が前記付加的な第２領域を前記補助半導体装置の別の
絶縁ゲートに接続するように構成することができる。こ
のように構成することにより、実際の電圧変化は微小な
ものであるが、電力半導体装置の第１電極の電圧の変化
速度が予め定めた限界値を超えた場合、電力半導体装置
をターンオンさせることができる。この予め定めた限界
値が超えられた時ターンオンさせるために必要な最小電
圧変化は、選択した限界値の実際の値にほとんど依存し
ない。
【００１７】第２の実施例において、別の絶縁ゲート型
電界効果装置が前記電力半導体装置と反対導電形の絶縁
ゲート型電界効果装置を具え、例えば電力半導体装置を
ｎチャネル装置とした場合ｐチャネル装置を具え、前記
ＲＣ回路が、前記ＩＧＦＥＴのゲート電極と電力半導体
装置の第１電極との間に接続した抵抗と、前記ＩＧＦＥ
Ｔのゲート電極と電力半導体装置の第２電極との間に接
続したキャパシタとを有することができる。
電界効果装置が前記電力半導体装置と反対導電形の絶縁
ゲート型電界効果装置を具え、例えば電力半導体装置を
ｎチャネル装置とした場合ｐチャネル装置を具え、前記
ＲＣ回路が、前記ＩＧＦＥＴのゲート電極と電力半導体
装置の第１電極との間に接続した抵抗と、前記ＩＧＦＥ
Ｔのゲート電極と電力半導体装置の第２電極との間に接
続したキャパシタとを有することができる。
【００１８】この実施例によれば、dv/dt クランプを開
始するために必要な電力半導体装置の第１主電極の最小
電圧ステップすなわち変化はＩＧＦＥＴの閾値電圧程度
であり、この電圧の変化速度が予め定めた限界値に達し
たとき電力半導体装置をターンオンさせるためには第１
主電極の電圧がＩＧＦＥＴの閾値電圧の数倍程度を必要
とするにすぎない利点がある。
始するために必要な電力半導体装置の第１主電極の最小
電圧ステップすなわち変化はＩＧＦＥＴの閾値電圧程度
であり、この電圧の変化速度が予め定めた限界値に達し
たとき電力半導体装置をターンオンさせるためには第１
主電極の電圧がＩＧＦＥＴの閾値電圧の数倍程度を必要
とするにすぎない利点がある。
【００１９】別の絶縁ゲート型電界効果装置は、上述し
た第１実施例の別の補助半導体装置に加えて、補助半導
体装置の絶縁ゲートと電力半導体装置の第１電極との間
に接続した電力半導体装置とは反対導電型の絶縁ゲート
型電界効果トランジスタ（ＩＧＦＥＴ）で構成すること
ができる。この場合、ＲＣ回路は、ＩＧＦＥＴのゲート
電極と電力半導体装置の第１電極との間に接続した抵抗
と、ＩＧＦＥＴのゲート電極と電力半導体装置の第２電
極との間に接続したキャパシタとで構成する。このよう
に構成することにより、電力半導体装置が限界値を超え
てオン状態に切り換わる前に電力半導体装置の第１電極
により高い電圧が生ずるが、上述した第２実施例のＩＧ
ＦＥＴに要求される高電圧耐久性能を低くすることがで
きる。以下、図面に基づいて本発明を詳細に説明する。
た第１実施例の別の補助半導体装置に加えて、補助半導
体装置の絶縁ゲートと電力半導体装置の第１電極との間
に接続した電力半導体装置とは反対導電型の絶縁ゲート
型電界効果トランジスタ（ＩＧＦＥＴ）で構成すること
ができる。この場合、ＲＣ回路は、ＩＧＦＥＴのゲート
電極と電力半導体装置の第１電極との間に接続した抵抗
と、ＩＧＦＥＴのゲート電極と電力半導体装置の第２電
極との間に接続したキャパシタとで構成する。このよう
に構成することにより、電力半導体装置が限界値を超え
てオン状態に切り換わる前に電力半導体装置の第１電極
により高い電圧が生ずるが、上述した第２実施例のＩＧ
ＦＥＴに要求される高電圧耐久性能を低くすることがで
きる。以下、図面に基づいて本発明を詳細に説明する。
【００２０】
【実施例】図２及び３は線図的なものでありスケール通
りに図示されていない。特に、層又は領域の厚さのよう
な寸法は拡大し、他の寸法は縮小して示す。また、図面
を通して同一又は類似の部材には同一符号を付して示
す。
りに図示されていない。特に、層又は領域の厚さのよう
な寸法は拡大し、他の寸法は縮小して示す。また、図面
を通して同一又は類似の部材には同一符号を付して示
す。
【００２１】図面を参照するに、過電圧保護半導体スイ
ッチ１を示す（例えば、図１を参照）。この過電圧保護
半導体スイッチは、図２及び３に示すように、半導体本
体２を具え、この半導体本体は、一方の主表面２ａに隣
接する一導電型の第１領域３と、第１領域３内に形成し
た複数の第２領域１１、及びスイッチ１の第１の主電極
４と第２の主電極５との間に導通経路を形成する各第２
領域１１と第１領域３との間のチャネル領域１３上に位
置する絶縁ゲート１２を有する電力半導体装置１０と、
電力半導体装置１０の絶縁ゲート１２に信号を供給して
第１主電極４に予め定めた値以上の電圧が生じた時この
電力半導体装置１０をターンオンさせる保護手段２０と
を具える。本発明では、保護手段２０は補助半導体装置
１００とダイオード手段３０とを具える。この補助半導
体装置１００は、第１領域３内に形成され第２領域１１
の数以下の数の別の第２領域１１と、各別の第２領域１
１と第１領域３との間の別のチャネル領域１３上に延在
する別の絶縁ゲート１２０と、別の第２領域１１を電力
半導体装置１０の絶縁ゲート１２に接続する別の導通経
路とを具える。ダイオード手段３０は補助半導体装置１
００の絶縁ゲート１２０を第１の主電極４に接続して、
別の導通経路を介して電力半導体装置の絶縁ゲート１２
に信号を供給し、第１主電極４の電圧が予め定めた値を
超える場合電力半導体装置１０をオンに切り換える。
ッチ１を示す（例えば、図１を参照）。この過電圧保護
半導体スイッチは、図２及び３に示すように、半導体本
体２を具え、この半導体本体は、一方の主表面２ａに隣
接する一導電型の第１領域３と、第１領域３内に形成し
た複数の第２領域１１、及びスイッチ１の第１の主電極
４と第２の主電極５との間に導通経路を形成する各第２
領域１１と第１領域３との間のチャネル領域１３上に位
置する絶縁ゲート１２を有する電力半導体装置１０と、
電力半導体装置１０の絶縁ゲート１２に信号を供給して
第１主電極４に予め定めた値以上の電圧が生じた時この
電力半導体装置１０をターンオンさせる保護手段２０と
を具える。本発明では、保護手段２０は補助半導体装置
１００とダイオード手段３０とを具える。この補助半導
体装置１００は、第１領域３内に形成され第２領域１１
の数以下の数の別の第２領域１１と、各別の第２領域１
１と第１領域３との間の別のチャネル領域１３上に延在
する別の絶縁ゲート１２０と、別の第２領域１１を電力
半導体装置１０の絶縁ゲート１２に接続する別の導通経
路とを具える。ダイオード手段３０は補助半導体装置１
００の絶縁ゲート１２０を第１の主電極４に接続して、
別の導通経路を介して電力半導体装置の絶縁ゲート１２
に信号を供給し、第１主電極４の電圧が予め定めた値を
超える場合電力半導体装置１０をオンに切り換える。
【００２２】従って、本発明によるスイッチ１において
は、補助半導体装置１００は電力半導体装置に用いた多
数の同一形のセルすなわち第２領域１１によって同時に
電力半導体装置１０として形成され、この補助半導体装
置１００を用いて第１の主電極４に過電圧が生じた場合
電力半導体装置１０をオンに切り換える保護手段２０を
形成する。補助半導体装置１００は電力半導体装置１０
と同様な第２領域１１を有するセルで構成されるので、
この補助半導体装置は大きな電流処理能力を有する。従
って、第１の主電極４に過電圧が生じた時、補助半導体
装置１００は電力半導体装置１０の絶縁ゲート１２に大
電流を供給して絶縁ゲート１２の電圧を直ちに上昇さ
せ、過電圧の発生に応じて電力半導体装置１０を直ちに
オンに切り換えて故障を誘発するアバランシェ現象の発
生を回避することができる。ダイオード手段３０は補助
半導体装置１００をターンオンさせるために用いられ、
大電流処理能力を有する必要はない。この理由は、一旦
補助半導体装置１００がダイオード手段３０のアバラン
シェ効果によってターンオンすると、電力半導体装置の
絶縁ゲートへの主電流供給は補助半導体装置１００によ
って行われるためである。
は、補助半導体装置１００は電力半導体装置に用いた多
数の同一形のセルすなわち第２領域１１によって同時に
電力半導体装置１０として形成され、この補助半導体装
置１００を用いて第１の主電極４に過電圧が生じた場合
電力半導体装置１０をオンに切り換える保護手段２０を
形成する。補助半導体装置１００は電力半導体装置１０
と同様な第２領域１１を有するセルで構成されるので、
この補助半導体装置は大きな電流処理能力を有する。従
って、第１の主電極４に過電圧が生じた時、補助半導体
装置１００は電力半導体装置１０の絶縁ゲート１２に大
電流を供給して絶縁ゲート１２の電圧を直ちに上昇さ
せ、過電圧の発生に応じて電力半導体装置１０を直ちに
オンに切り換えて故障を誘発するアバランシェ現象の発
生を回避することができる。ダイオード手段３０は補助
半導体装置１００をターンオンさせるために用いられ、
大電流処理能力を有する必要はない。この理由は、一旦
補助半導体装置１００がダイオード手段３０のアバラン
シェ効果によってターンオンすると、電力半導体装置の
絶縁ゲートへの主電流供給は補助半導体装置１００によ
って行われるためである。
【００２３】図面を参照するに、図１は本発明による過
電圧保護スイッチ１の一例を示す回路図である。本例で
は、電力半導体装置１０はｎチャネル電力ＭＯＦＥＴを
有し、その第１主電極（本例の場合、ドレイン電極４）
は負荷Ｌを介して正の電圧供給ライン６に接続する。第
２の主電極、本例の場合ソース電極５を例えば接地した
負の電圧供給ライン７に接続する。従って、この電力半
導体装置１０は低電圧側スイッチを構成する。負荷Ｌは
抵抗体として線図的に表示したが、電力型ＭＯＳＦＥＴ
のような電力半導体装置によってオン又はオフに切り換
えられることができるいかなる負荷とすることもでき、
例えば電球又はランプとすることができる。
電圧保護スイッチ１の一例を示す回路図である。本例で
は、電力半導体装置１０はｎチャネル電力ＭＯＦＥＴを
有し、その第１主電極（本例の場合、ドレイン電極４）
は負荷Ｌを介して正の電圧供給ライン６に接続する。第
２の主電極、本例の場合ソース電極５を例えば接地した
負の電圧供給ライン７に接続する。従って、この電力半
導体装置１０は低電圧側スイッチを構成する。負荷Ｌは
抵抗体として線図的に表示したが、電力型ＭＯＳＦＥＴ
のような電力半導体装置によってオン又はオフに切り換
えられることができるいかなる負荷とすることもでき、
例えば電球又はランプとすることができる。
【００２４】以下の説明で詳細に説明するように、補助
半導体装置１００は電力半導体装置１０と同様な構造を
有し、本例では同様にｎチャネルＭＯＳＦＥＴとする
が、ソースセルの数については電力半導体装置１０より
も少数とする。
半導体装置１００は電力半導体装置１０と同様な構造を
有し、本例では同様にｎチャネルＭＯＳＦＥＴとする
が、ソースセルの数については電力半導体装置１０より
も少数とする。
【００２５】補助ＭＯＳＦＥＴ１００の第１主電極、本
例の場合ドレイン電極５０は電力ＭＯＳＦＥＴ１０のド
レイン電極に接続する。補助ＭＯＳＦＥＴ１００の絶縁
ゲートはダイオード手段を介して電力ＭＯＳＦＥＴ１０
のドレイン電極４に接続する。本例では、ダイオード手
段３０は拡散型ツェナーダイオード列３１を有し、この
ダイオード列は、後述するように、ＭＯＳＦＥＴ１０及
び１００で構成できるので、付加的なマスク工程が不要
になる。
例の場合ドレイン電極５０は電力ＭＯＳＦＥＴ１０のド
レイン電極に接続する。補助ＭＯＳＦＥＴ１００の絶縁
ゲートはダイオード手段を介して電力ＭＯＳＦＥＴ１０
のドレイン電極４に接続する。本例では、ダイオード手
段３０は拡散型ツェナーダイオード列３１を有し、この
ダイオード列は、後述するように、ＭＯＳＦＥＴ１０及
び１００で構成できるので、付加的なマスク工程が不要
になる。
【００２６】図面上６個の直列接続したツェナーダイオ
ードを図示したが、勿論ダイオードの数及びその降服電
圧はダイオード構造の特性、個々の回路及びＭＯＳＦＥ
Ｔ１０及び１００の特性に応じて定めることができる。
一例として、各々が約 6.8Ｖの降服電圧を有する８個の
直列接続したツェナーダイオード３１とすることができ
る（図１では、６個のダイオードだけを示す）。
ードを図示したが、勿論ダイオードの数及びその降服電
圧はダイオード構造の特性、個々の回路及びＭＯＳＦＥ
Ｔ１０及び１００の特性に応じて定めることができる。
一例として、各々が約 6.8Ｖの降服電圧を有する８個の
直列接続したツェナーダイオード３１とすることができ
る（図１では、６個のダイオードだけを示す）。
【００２７】変形例として、ダイオード手段は半導体本
体２の頂部に形成した多結晶シリコンダイオードで構成
することができる。この理由は、電力ＭＯＳＦＥＴ１０
をターンオンさせるために必要な電流の大部分は補助Ｍ
ＯＳＦＥＴ１００を介して供給されるからである。別の
変形例として、ダイオード手段３０は絶縁ゲート電界効
果トランジスタ（ＩＧＦＥＴ）列で構成することができ
る。
体２の頂部に形成した多結晶シリコンダイオードで構成
することができる。この理由は、電力ＭＯＳＦＥＴ１０
をターンオンさせるために必要な電流の大部分は補助Ｍ
ＯＳＦＥＴ１００を介して供給されるからである。別の
変形例として、ダイオード手段３０は絶縁ゲート電界効
果トランジスタ（ＩＧＦＥＴ）列で構成することができ
る。
【００２８】一般に、キャパシタＣを電力ＭＯＳＦＥＴ
１０のドレイン電極と補助ＭＯＳＦＥＴ１００の絶縁ゲ
ートとの間にダイオード手段３０と並列に接続して補助
半導体装置１００の絶縁ゲート１２０への初期電流を供
給する。この場合、第１主電極４の電圧がすみやかに上
昇するが、ダイオード手段３０の降服電圧に達しないよ
うにする。この回路により補助半導体装置１００のター
ンオン速度従って電力半導体装置１０のターンオン速度
を増大させることができる。補助ＭＯＳＦＥＴ１００の
絶縁ゲート１２０も抵抗Ｒ1 を介してその第２主電極５
１、本例の場合ソース電極に接続する。抵抗Ｒ1 の値
は、勿論必要な特性に基づいて決定することができ、例
えば５００Ωとすることができる。
１０のドレイン電極と補助ＭＯＳＦＥＴ１００の絶縁ゲ
ートとの間にダイオード手段３０と並列に接続して補助
半導体装置１００の絶縁ゲート１２０への初期電流を供
給する。この場合、第１主電極４の電圧がすみやかに上
昇するが、ダイオード手段３０の降服電圧に達しないよ
うにする。この回路により補助半導体装置１００のター
ンオン速度従って電力半導体装置１０のターンオン速度
を増大させることができる。補助ＭＯＳＦＥＴ１００の
絶縁ゲート１２０も抵抗Ｒ1 を介してその第２主電極５
１、本例の場合ソース電極に接続する。抵抗Ｒ1 の値
は、勿論必要な特性に基づいて決定することができ、例
えば５００Ωとすることができる。
【００２９】補助電力ＭＯＳＦＥＴ１００のソース電極
５０は別の導通路を介して電力ＭＯＳＦＥＴ１０の絶縁
ゲートに接続する。この別の導通路は、電力ＭＯＳＦＥ
Ｔ１０から半導体装置１００への反対方向の導通を抑制
するように作用する別のダイオード手段４０を含み、抵
抗Ｒ2 （典型的な場合２００Ω）及びゲート給電ライン
９を介してゲート入力端子９から絶縁ゲート１２に供給
される通常のゲートターンオン信号に対して電力ＭＯＳ
ＦＥＴが直ちに応答するように構成する。
５０は別の導通路を介して電力ＭＯＳＦＥＴ１０の絶縁
ゲートに接続する。この別の導通路は、電力ＭＯＳＦＥ
Ｔ１０から半導体装置１００への反対方向の導通を抑制
するように作用する別のダイオード手段４０を含み、抵
抗Ｒ2 （典型的な場合２００Ω）及びゲート給電ライン
９を介してゲート入力端子９から絶縁ゲート１２に供給
される通常のゲートターンオン信号に対して電力ＭＯＳ
ＦＥＴが直ちに応答するように構成する。
【００３０】別のダイオード手段４０は、ツェナーダイ
オード３１と同様なツェナーダイオードから成るダイオ
ード列を有する。一方、本例では、別のダイオード手段
４０は、ダイオード接続した絶縁ゲート電界効果装置で
構成する。特に、この別のダイオード手段４０は、後述
するように、半導体本体２中に形成した４個の並列接続
ｎチャネル絶縁ゲート電界効果トランジスタ（ＩＧＦＥ
Ｔ）４１を具える。並列接続した多数のダイオード接続
ＩＧＦＥＴ４１を用いることにより、補助ＭＯＳＦＥＴ
１００がオンに切り換わった時別の導通経路を介して電
力ＭＯＳＦＥＴ１０の絶縁ゲートに高電流を供給するこ
とができる。３個の構成要素１０，１００及び４０の全
ては絶縁ゲート型の電界効果トランジスタで構成され、
電力半導体装置及び補助半導体として省略表示したＭＯ
ＳＦＥＴとして表示した。
オード３１と同様なツェナーダイオードから成るダイオ
ード列を有する。一方、本例では、別のダイオード手段
４０は、ダイオード接続した絶縁ゲート電界効果装置で
構成する。特に、この別のダイオード手段４０は、後述
するように、半導体本体２中に形成した４個の並列接続
ｎチャネル絶縁ゲート電界効果トランジスタ（ＩＧＦＥ
Ｔ）４１を具える。並列接続した多数のダイオード接続
ＩＧＦＥＴ４１を用いることにより、補助ＭＯＳＦＥＴ
１００がオンに切り換わった時別の導通経路を介して電
力ＭＯＳＦＥＴ１０の絶縁ゲートに高電流を供給するこ
とができる。３個の構成要素１０，１００及び４０の全
ては絶縁ゲート型の電界効果トランジスタで構成され、
電力半導体装置及び補助半導体として省略表示したＭＯ
ＳＦＥＴとして表示した。
【００３１】図１に示すように、ＩＧＦＥＴ４１のバッ
クゲートは、本例の場合接地した負の給電線７に接続す
る。一方、バックゲートは通常の態様で各々のソースに
接続することができる。ただし、この場合、既知のよう
に、装置の特性を調整するために必要な閾値電圧が変化
するおそれがある。本例では、ｎチャネルＩＧＦＥＴ４
１の各々は長さ７μm 及び幅２５０μm の縦型のｎチャ
ネルＩＧＦＥＴとする。尚、これらのパラメータは所望
の特性に応じて定め、並列接続ＩＧＦＥＴ４１の所望の
特性及び数に応じて変更することができる。
クゲートは、本例の場合接地した負の給電線７に接続す
る。一方、バックゲートは通常の態様で各々のソースに
接続することができる。ただし、この場合、既知のよう
に、装置の特性を調整するために必要な閾値電圧が変化
するおそれがある。本例では、ｎチャネルＩＧＦＥＴ４
１の各々は長さ７μm 及び幅２５０μm の縦型のｎチャ
ネルＩＧＦＥＴとする。尚、これらのパラメータは所望
の特性に応じて定め、並列接続ＩＧＦＥＴ４１の所望の
特性及び数に応じて変更することができる。
【００３２】ＩＧＦＥＴ４１のドレイン電極ｄは各ゲー
トに接続すると共に補助ＭＯＳＦＥＴ１００のソース電
極５０にも接続し、ＩＧＦＥＴ４１のソース電極Ｓは一
緒にしてゲート給電線９につまり電力ＭＯＦＥＴ１０の
絶縁ゲート１２に接続する。小さな抵抗値、典型的な場
合５０Ωの抵抗値を有する抵抗Ｒ3 をＩＧＦＥＴ４１の
ソース電極Ｓとゲート給電線９との間に配置することが
できる。
トに接続すると共に補助ＭＯＳＦＥＴ１００のソース電
極５０にも接続し、ＩＧＦＥＴ４１のソース電極Ｓは一
緒にしてゲート給電線９につまり電力ＭＯＦＥＴ１０の
絶縁ゲート１２に接続する。小さな抵抗値、典型的な場
合５０Ωの抵抗値を有する抵抗Ｒ3 をＩＧＦＥＴ４１の
ソース電極Ｓとゲート給電線９との間に配置することが
できる。
【００３３】別のツェナーダイオードＺＤを絶縁ゲート
１２と電力ＭＯＳＦＥＴのソース電極５との間に配置し
て、電力ＭＯＳＦＥＴ１０内にいかなる寄生バイポーラ
作用を発生させることなく絶縁ゲート１２の電圧をソー
ス電圧以下まで降下させることができる。
１２と電力ＭＯＳＦＥＴのソース電極５との間に配置し
て、電力ＭＯＳＦＥＴ１０内にいかなる寄生バイポーラ
作用を発生させることなく絶縁ゲート１２の電圧をソー
ス電圧以下まで降下させることができる。
【００３４】図２は内部に電力ＭＯＳＦＥＴ１０及び補
助ＭＯＳＦＥＴが形成されている半導体本体２の一部を
示す正面図であり、図３は半導体本体２の一部を断面で
示す。
助ＭＯＳＦＥＴが形成されている半導体本体２の一部を
示す正面図であり、図３は半導体本体２の一部を断面で
示す。
【００３５】ＭＯＳＦＥＴ１０及び１００の構造を明瞭
に示すため、ソース、ゲート及び相互接続メタライゼー
ションは図２においては省略した。図２から明らかなよ
うに、電力ＭＯＳＦＥＴ１０は各々が第２の領域すなわ
ちソース領域及びチャネル領域１３を構成する多数のソ
ースセルを具え（図３参照）、このチャネル領域１３上
に絶縁ゲートが存在する。後述するように、チャネル領
域１３は、ソース領域１１と周囲の第３領域１４との間
に画成する。各第３領域１４の高ドープ中央区域１４ａ
は関連するソース領域１１の表面２ａまで延在し、ソー
ス領域を第３領域１４と短絡させて寄生バイポーラ作用
を抑制する。典型的な場合、電力ＭＯＳＦＥＴ１０は数
１００個又は数１０００個のソースセルで構成すること
ができる。絶縁ゲート１２の周縁１２ａは通常の態様で
電力ＭＯＳＦＥＴ１０の端部を包囲するフィールド酸化
膜１５まで延在させることができ、並びに図示していな
いが、コー(Kao) リング及び／又はフィールドプレート
のような通常の端縁終端を電力ＭＯＳＦＥＴ１０の周縁
に形成することもできる。
に示すため、ソース、ゲート及び相互接続メタライゼー
ションは図２においては省略した。図２から明らかなよ
うに、電力ＭＯＳＦＥＴ１０は各々が第２の領域すなわ
ちソース領域及びチャネル領域１３を構成する多数のソ
ースセルを具え（図３参照）、このチャネル領域１３上
に絶縁ゲートが存在する。後述するように、チャネル領
域１３は、ソース領域１１と周囲の第３領域１４との間
に画成する。各第３領域１４の高ドープ中央区域１４ａ
は関連するソース領域１１の表面２ａまで延在し、ソー
ス領域を第３領域１４と短絡させて寄生バイポーラ作用
を抑制する。典型的な場合、電力ＭＯＳＦＥＴ１０は数
１００個又は数１０００個のソースセルで構成すること
ができる。絶縁ゲート１２の周縁１２ａは通常の態様で
電力ＭＯＳＦＥＴ１０の端部を包囲するフィールド酸化
膜１５まで延在させることができ、並びに図示していな
いが、コー(Kao) リング及び／又はフィールドプレート
のような通常の端縁終端を電力ＭＯＳＦＥＴ１０の周縁
に形成することもできる。
【００３６】補助半導体装置１００は電力ＭＯＳＦＥＴ
１０よりも小さい形態を有効に具えている。本例では、
図示のように、補助半導体装置は各々が第２の領域すな
わちソース領域１１及び上側に絶縁ケートが延在するチ
ャネル領域１３（図３参照）を具える。同様に、第３領
域１４の中央区域１４ａがソースセルの表面２ａまで延
在し、ソース領域と第３領域１４とを短絡させて寄生バ
イポーラ作用を回避することができる。補助半導体装置
１００を構成するソースセルの数は勿論所望の特性に応
じて定めることができ、図示の例以上に又は以下に設定
することも可能である。勿論、補助半導体装置１００の
ソースセルの数が増大すれば、その電流処理能力も増大
するが、補助ＭＯＳＦＥＴ１００が占める表面積も増大
してしまう。
１０よりも小さい形態を有効に具えている。本例では、
図示のように、補助半導体装置は各々が第２の領域すな
わちソース領域１１及び上側に絶縁ケートが延在するチ
ャネル領域１３（図３参照）を具える。同様に、第３領
域１４の中央区域１４ａがソースセルの表面２ａまで延
在し、ソース領域と第３領域１４とを短絡させて寄生バ
イポーラ作用を回避することができる。補助半導体装置
１００を構成するソースセルの数は勿論所望の特性に応
じて定めることができ、図示の例以上に又は以下に設定
することも可能である。勿論、補助半導体装置１００の
ソースセルの数が増大すれば、その電流処理能力も増大
するが、補助ＭＯＳＦＥＴ１００が占める表面積も増大
してしまう。
【００３７】図３は半導体本体２を通る断面によりＭＯ
ＳＦＥＴ１１及び１１０、ツェナーダイオード３１及び
縦型ｎチャネルＩＧＦＥＴ４１の典型的な構造を示す。
図３において１個のツェナーダイオード３１及び１個の
ＩＧＦＥＴ４１だけを示す。この理由は、全てのツェナ
ーダイオード３１及び全てのＩＧＦＥＴ４１の構造が共
に同一であるからである。さらに、，電力ＭＯＳＦＥＴ
１０及び補助ＭＯＳＦＥＴ１００のソースセルの構造も
同様に同一であるため、１個の素子の断面だけを示す。
ＳＦＥＴ１１及び１１０、ツェナーダイオード３１及び
縦型ｎチャネルＩＧＦＥＴ４１の典型的な構造を示す。
図３において１個のツェナーダイオード３１及び１個の
ＩＧＦＥＴ４１だけを示す。この理由は、全てのツェナ
ーダイオード３１及び全てのＩＧＦＥＴ４１の構造が共
に同一であるからである。さらに、，電力ＭＯＳＦＥＴ
１０及び補助ＭＯＳＦＥＴ１００のソースセルの構造も
同様に同一であるため、１個の素子の断面だけを示す。
【００３８】図３の実施例において、半導体本体２は相
対的に高い不純物濃度のｎ形単結晶シリコン基板２′を
具え、この基板上に第１領域３を構成する相対的に低い
不純物濃度のｎ形エピタキシャル層を形成する。相対的
に高い不純物濃度の基板２′は、半導体本体２の他方の
主表面２ｂ上にメタライゼイーション１７とオーミック
コンタクトを形成するドレイン接点領域を形成する。メ
タライゼーション１７は電力ＭＯＳＦＥＴ１０及び補助
ＭＯＳＦＥＴ１００のドレイン電極４及び５０の少なく
とも一部を構成する。
対的に高い不純物濃度のｎ形単結晶シリコン基板２′を
具え、この基板上に第１領域３を構成する相対的に低い
不純物濃度のｎ形エピタキシャル層を形成する。相対的
に高い不純物濃度の基板２′は、半導体本体２の他方の
主表面２ｂ上にメタライゼイーション１７とオーミック
コンタクトを形成するドレイン接点領域を形成する。メ
タライゼーション１７は電力ＭＯＳＦＥＴ１０及び補助
ＭＯＳＦＥＴ１００のドレイン電極４及び５０の少なく
とも一部を構成する。
【００３９】上述したように、電力ＭＯＳＦＥＴ１０及
び補助ＭＯＳＦＥＴ１００のソースセルは、ソース領域
１１と共にチャネル領域１３を規定する反対導電型の第
３領域１４を具える。各第３領域１３は相対的に深く高
い不純物濃度の中央区域１４ａを有し、ソース領域と第
３領域とを短絡して寄生バイポーラ作用を抑制すること
ができる。
び補助ＭＯＳＦＥＴ１００のソースセルは、ソース領域
１１と共にチャネル領域１３を規定する反対導電型の第
３領域１４を具える。各第３領域１３は相対的に深く高
い不純物濃度の中央区域１４ａを有し、ソース領域と第
３領域とを短絡して寄生バイポーラ作用を抑制すること
ができる。
【００４０】図３に示すように、各ツェナーダイオード
１３は、中央領域１４ａを有し適当なマスクを用いて形
成され、相対的に深く且つ反対導電型で相対的に高濃度
の領域３１ａと、ソース領域１１を有し適切なマスクを
用いて形成され相対的に高濃度の領域３１ｂとで構成す
ることができる。電極３１ｃ及び３１ｄは領域３１ａ及
び３１ｂとそれぞれ接触して上記図１に示す態様でツェ
ナーダイオード３１の接点を構成する。
１３は、中央領域１４ａを有し適当なマスクを用いて形
成され、相対的に深く且つ反対導電型で相対的に高濃度
の領域３１ａと、ソース領域１１を有し適切なマスクを
用いて形成され相対的に高濃度の領域３１ｂとで構成す
ることができる。電極３１ｃ及び３１ｄは領域３１ａ及
び３１ｂとそれぞれ接触して上記図１に示す態様でツェ
ナーダイオード３１の接点を構成する。
【００４１】各縦型ｎチャネルＩＧＦＥＴ４１は図３に
示す構造をとることができ、ｎチャネルＩＧＦＥＴは相
対的に低濃度のｐ形の分離ウェル４１ａに形成され、こ
の分離ウェルは２〜３×１０12電子／cm3 の表面ドーパ
ント濃度を有し電極４１ｂを介して第２の給電線７（一
般的に接地される）に接続する。ＩＧＦＥＴ４１のソー
ス領域及びドレイン領域４１ｃ及び４１ｄはソース領域
１１と共に形成することができる。
示す構造をとることができ、ｎチャネルＩＧＦＥＴは相
対的に低濃度のｐ形の分離ウェル４１ａに形成され、こ
の分離ウェルは２〜３×１０12電子／cm3 の表面ドーパ
ント濃度を有し電極４１ｂを介して第２の給電線７（一
般的に接地される）に接続する。ＩＧＦＥＴ４１のソー
ス領域及びドレイン領域４１ｃ及び４１ｄはソース領域
１１と共に形成することができる。
【００４２】図３に示す構造体を製造するに際し、ＭＯ
ＳＦＥＴ１０及び１００の絶縁ゲート１２及びＩＧＦＥ
Ｔ４１のゲート４１ｅを最初に画成する。一般的に、こ
れらのゲートは、不純物がドープされた単結晶シリコン
層に形成したゲート熱酸化層で構成する。相対的に深く
且つ高濃度の領域１４ａ及び３１ａを形成するための不
純物は、絶縁ゲートを規定するために用いられ依然とし
て存在するマスクを用い、必要な場合には領域３１ａ用
のマスクを用いて注入することができる。このマスクは
絶縁ゲート上に重ね合わされるので、中央区域１４ａは
絶縁ゲートから離間することになる。このマスクを除去
した後、第３領域１４の残りの部分を形成する不純物
は、これらの領域１４がマスクされることを必要としな
い区域に注入される。このマスクを除去した後、別のマ
クスを用意し、不純物を注入してソース領域１１、ツェ
ナーダイオード３１の領域３１ｂ及びＩＧＦＥＴ４１の
ソース領域及びドレイン領域を形成する。当業者に知ら
れているように、ＭＯＳＦＥＴ１０及び１００に関して
絶縁ゲート１２及び１２０はマスクを構成するので、領
域１１及び１４は絶縁ゲート１２，１２０に対して自己
整列することになる。各ソース領域１１の中央区域は、
不純物の注入処理中マスクされ又はその後図３に示すよ
うにエッチングされソースメタライゼーション５，５１
を中央区域１４ａと接触させることができる。次に、絶
縁層１６を形成し、コンタクトホールを開口してメタラ
イゼーションを堆積させると共に規定し、ＭＯＳＦＥＴ
１０及び１００のソース電極５，５０及びゲート電極
（図示せず）を形成し、ツェナーダイオードの電極３１
ｃ及び３１ｄを形成し、さらにＩＧＦＥＴ４１の絶縁ゲ
ート４１ｅ及びドレイン領域４１と接触する電極４１ｆ
並びにＩＧＦＥＴ４１のソース領域４１ｃと接触する電
極４１ｇを形成する。メタライゼーション１７を他方の
主表面２ｂにも形成してドレイン電極４，４０を形成す
る。図１に示す種々の抵抗は拡散形成することができ、
或いは不純物ドープしたシリコン抵抗を通常の方法で形
成することもできる。
ＳＦＥＴ１０及び１００の絶縁ゲート１２及びＩＧＦＥ
Ｔ４１のゲート４１ｅを最初に画成する。一般的に、こ
れらのゲートは、不純物がドープされた単結晶シリコン
層に形成したゲート熱酸化層で構成する。相対的に深く
且つ高濃度の領域１４ａ及び３１ａを形成するための不
純物は、絶縁ゲートを規定するために用いられ依然とし
て存在するマスクを用い、必要な場合には領域３１ａ用
のマスクを用いて注入することができる。このマスクは
絶縁ゲート上に重ね合わされるので、中央区域１４ａは
絶縁ゲートから離間することになる。このマスクを除去
した後、第３領域１４の残りの部分を形成する不純物
は、これらの領域１４がマスクされることを必要としな
い区域に注入される。このマスクを除去した後、別のマ
クスを用意し、不純物を注入してソース領域１１、ツェ
ナーダイオード３１の領域３１ｂ及びＩＧＦＥＴ４１の
ソース領域及びドレイン領域を形成する。当業者に知ら
れているように、ＭＯＳＦＥＴ１０及び１００に関して
絶縁ゲート１２及び１２０はマスクを構成するので、領
域１１及び１４は絶縁ゲート１２，１２０に対して自己
整列することになる。各ソース領域１１の中央区域は、
不純物の注入処理中マスクされ又はその後図３に示すよ
うにエッチングされソースメタライゼーション５，５１
を中央区域１４ａと接触させることができる。次に、絶
縁層１６を形成し、コンタクトホールを開口してメタラ
イゼーションを堆積させると共に規定し、ＭＯＳＦＥＴ
１０及び１００のソース電極５，５０及びゲート電極
（図示せず）を形成し、ツェナーダイオードの電極３１
ｃ及び３１ｄを形成し、さらにＩＧＦＥＴ４１の絶縁ゲ
ート４１ｅ及びドレイン領域４１と接触する電極４１ｆ
並びにＩＧＦＥＴ４１のソース領域４１ｃと接触する電
極４１ｇを形成する。メタライゼーション１７を他方の
主表面２ｂにも形成してドレイン電極４，４０を形成す
る。図１に示す種々の抵抗は拡散形成することができ、
或いは不純物ドープしたシリコン抵抗を通常の方法で形
成することもできる。
【００４３】図１に示す回路の動作に際し、ドレイン電
極４に予め定めた値以上の電圧が生ずると例えば誘導性
負荷がオフに切り換わると、ツェナーダイオード列３０
が高電圧を検出してアバランシェ状態になって補助ＭＯ
ＦＥＴ１００の絶縁ゲートにアバランシェ電流を供給す
る。これにより、補助ＭＯＳＦＥＴ１００のゲート電圧
が上昇しオン状態に切り換わる。その後、補助ＭＯＳＦ
ＥＴ１００は、ダイオード接続したＩＧＦＥＴ４１の並
列回路を含む別の導通路を介して電力ＭＯＳＦＥＴ１０
の絶縁ゲート１２に相対的に大きな電流を供給する。補
助ＭＯＳＦＥＴ１００及びダイオード接続したＩＧＦＥ
Ｔ４１の並列回路４０の大電流を流すことができる能力
により、電力ＭＯＳＦＥＴ１０のゲート電圧は急速に上
昇して電力ＭＯＳＦＥＴ１０をオンに切り換え、この結
果、エネルギーをなだれ降服を発生させることなく電力
ＭＯＳＦＥＴ１０導通路を経て消散させることができ
る。この結果、ドレイン電極４にかかる電位損傷性高電
圧スパイクを吸収することができる。過電圧によって生
ずる電圧ストレスは、はじめに補助ＭＯＳＦＥＴ１００
によって処理され、次に電力半導体装置１００がオンす
ることによりこの電力半導体装置によって処理されるこ
とになる。ダイオード手段３０は高電圧状態を検出する
ようにだけ作動し、電力ＭＯＳＦＥＴ１０をオンに切り
換えるために必要な高充電電流を流さない。この回路配
置により、保護手段が占めるシリコンの面積は比較的小
さいので、低コストで電力半導体装置の耐圧性を著しく
高くすることができる。
極４に予め定めた値以上の電圧が生ずると例えば誘導性
負荷がオフに切り換わると、ツェナーダイオード列３０
が高電圧を検出してアバランシェ状態になって補助ＭＯ
ＦＥＴ１００の絶縁ゲートにアバランシェ電流を供給す
る。これにより、補助ＭＯＳＦＥＴ１００のゲート電圧
が上昇しオン状態に切り換わる。その後、補助ＭＯＳＦ
ＥＴ１００は、ダイオード接続したＩＧＦＥＴ４１の並
列回路を含む別の導通路を介して電力ＭＯＳＦＥＴ１０
の絶縁ゲート１２に相対的に大きな電流を供給する。補
助ＭＯＳＦＥＴ１００及びダイオード接続したＩＧＦＥ
Ｔ４１の並列回路４０の大電流を流すことができる能力
により、電力ＭＯＳＦＥＴ１０のゲート電圧は急速に上
昇して電力ＭＯＳＦＥＴ１０をオンに切り換え、この結
果、エネルギーをなだれ降服を発生させることなく電力
ＭＯＳＦＥＴ１０導通路を経て消散させることができ
る。この結果、ドレイン電極４にかかる電位損傷性高電
圧スパイクを吸収することができる。過電圧によって生
ずる電圧ストレスは、はじめに補助ＭＯＳＦＥＴ１００
によって処理され、次に電力半導体装置１００がオンす
ることによりこの電力半導体装置によって処理されるこ
とになる。ダイオード手段３０は高電圧状態を検出する
ようにだけ作動し、電力ＭＯＳＦＥＴ１０をオンに切り
換えるために必要な高充電電流を流さない。この回路配
置により、保護手段が占めるシリコンの面積は比較的小
さいので、低コストで電力半導体装置の耐圧性を著しく
高くすることができる。
【００４４】電力ＭＯＳＦＥＴ１０の両端間電圧の時間
変化速度dv／dtが所定の電界値を超えた場合、保護手段
は電力ＭＯＳＦＥＴ１０をオンに切り換えるように作動
しなければならない。このため、この時間変化速度dv／
dtがＶgs／r1c を超えようとする場合、補助ＭＯＳＦＥ
Ｔ１００がオン切り換わって電力ＭＯＳＦＥＴ１０を導
通させる。ここでＶgsは補助ＭＯＳＦＥＴのゲート−ソ
ース間電圧であり、r1は抵抗Ｒ1 の抵抗値であり、ｃは
キャパシタＣの容量である。電力ＭＯＳＦＥＴ１０が切
り換わる時の時間変化dv／dtの実際の値は容量Ｃ及び抵
抗値ｒ1 を適切に選択することにより決定することがで
きる。補助ＭＯＳＦＥＴ１００が５０個又は１００個の
セルを有する場合、抵抗値ｒ1 は典型的な場合５０ｋΩ
の値をとることができる。キャパシタＣの容量値はツェ
ナーダイオード３１の容量及び補助ＭＯＳＦＥＴ１００
の寄生ミラー容量よりも一層大きくする必要がある。
変化速度dv／dtが所定の電界値を超えた場合、保護手段
は電力ＭＯＳＦＥＴ１０をオンに切り換えるように作動
しなければならない。このため、この時間変化速度dv／
dtがＶgs／r1c を超えようとする場合、補助ＭＯＳＦＥ
Ｔ１００がオン切り換わって電力ＭＯＳＦＥＴ１０を導
通させる。ここでＶgsは補助ＭＯＳＦＥＴのゲート−ソ
ース間電圧であり、r1は抵抗Ｒ1 の抵抗値であり、ｃは
キャパシタＣの容量である。電力ＭＯＳＦＥＴ１０が切
り換わる時の時間変化dv／dtの実際の値は容量Ｃ及び抵
抗値ｒ1 を適切に選択することにより決定することがで
きる。補助ＭＯＳＦＥＴ１００が５０個又は１００個の
セルを有する場合、抵抗値ｒ1 は典型的な場合５０ｋΩ
の値をとることができる。キャパシタＣの容量値はツェ
ナーダイオード３１の容量及び補助ＭＯＳＦＥＴ１００
の寄生ミラー容量よりも一層大きくする必要がある。
【００４５】図４は図１に示す保護スイッチの第１の変
形例を示す。図４に示す実施例において、別の補助半導
体装置１０１を電力ＭＯＳＦＥＴ１０のドレイン電極４
と補助ＭＯＳＦＥＴ１００のゲート電極１２０との間に
接続する。図示のように、別の補助半導体装置１０１は
ダイオード手段３０のツェナーダイオード列の一部に対
して並列に接続されるので、２個のツェナーダイオード
３１は別の補助半導体装置１０１に直列に接続される。
形例を示す。図４に示す実施例において、別の補助半導
体装置１０１を電力ＭＯＳＦＥＴ１０のドレイン電極４
と補助ＭＯＳＦＥＴ１００のゲート電極１２０との間に
接続する。図示のように、別の補助半導体装置１０１は
ダイオード手段３０のツェナーダイオード列の一部に対
して並列に接続されるので、２個のツェナーダイオード
３１は別の補助半導体装置１０１に直列に接続される。
【００４６】別の補助半導体装置１０１も同様にＭＯＳ
ＦＥＴとし、電力ＭＯＳＦＥＴ１０及び補助ＭＯＳＦＥ
Ｔ１００と同様な態様で多数の装置セル１１で構成す
る。一方、電力ＭＯＳＦＥＴ１０は１００×１０００個
の並列接続セル１１で構成され、別の補助ＭＯＳＦＥＴ
１００は５０個又は１００個のセルで構成されるが、別
の補助ＭＯＳＦＥＴ１０１は高々数個、例えば１〜４個
又は８個のセルで構成される。キャパシタＣ1 （図１の
回路のキャパシタＣの代りとなる）を別の補助ＭＯＳＦ
ＥＴ１０１のゲート電極とドレイン電極との間に配置し
抵抗Ｒ4 を別の補助ＭＯＳＦＥＴのゲート電極とソース
電極との間に配置する。ツェナーダイオード３１と同一
構造のツェナーダイオード３２を、図４の破線で示すよ
うに抵抗Ｒ 4 に並列に接続する。
ＦＥＴとし、電力ＭＯＳＦＥＴ１０及び補助ＭＯＳＦＥ
Ｔ１００と同様な態様で多数の装置セル１１で構成す
る。一方、電力ＭＯＳＦＥＴ１０は１００×１０００個
の並列接続セル１１で構成され、別の補助ＭＯＳＦＥＴ
１００は５０個又は１００個のセルで構成されるが、別
の補助ＭＯＳＦＥＴ１０１は高々数個、例えば１〜４個
又は８個のセルで構成される。キャパシタＣ1 （図１の
回路のキャパシタＣの代りとなる）を別の補助ＭＯＳＦ
ＥＴ１０１のゲート電極とドレイン電極との間に配置し
抵抗Ｒ4 を別の補助ＭＯＳＦＥＴのゲート電極とソース
電極との間に配置する。ツェナーダイオード３１と同一
構造のツェナーダイオード３２を、図４の破線で示すよ
うに抵抗Ｒ 4 に並列に接続する。
【００４７】抵抗Ｒ4 は基準電位に接続されているｎ形
ウェル中に形成した比較的低濃度のｐ形拡散抵抗で構成
することができ、この抵抗Ｒ4 は典型的な場合、約１０
ｋΩの値を有し、抵抗Ｒ1 は約１ｋΩの値を有する。キ
ャパシタＣ1 は、ダイオード手段３０のキャパシタンス
と別の補助ＭＯＳＦＥＴ１０１の寄生（ミラー）キャパ
シタンスとの結合容量以上のキャパシタンスを有する必
要がある。典型的な場合、キャパシタＣ1 は５ｐＦとす
ることができる。別の補助ＭＯＳＦＥＴ１０１、補助Ｍ
ＯＳＦＥＴ１００及び電力ＭＯＳＦＥＴ１０を順次導通
させるために必要なすなわちdv／dtをクランプするのに
必要なドレイン−ソース間電圧の最小変化（実際には、
ドレイン電圧の変化）はＭＯＳＦＥＴ１０，１００及び
１０１のゲート−ソース間電圧と別のダイオード手段４
０のゲート−ソース間電圧との和によって与えられる
（この点に関し、抵抗Ｒ3 及びＲ2 の効果は無視する)
。
ウェル中に形成した比較的低濃度のｐ形拡散抵抗で構成
することができ、この抵抗Ｒ4 は典型的な場合、約１０
ｋΩの値を有し、抵抗Ｒ1 は約１ｋΩの値を有する。キ
ャパシタＣ1 は、ダイオード手段３０のキャパシタンス
と別の補助ＭＯＳＦＥＴ１０１の寄生（ミラー）キャパ
シタンスとの結合容量以上のキャパシタンスを有する必
要がある。典型的な場合、キャパシタＣ1 は５ｐＦとす
ることができる。別の補助ＭＯＳＦＥＴ１０１、補助Ｍ
ＯＳＦＥＴ１００及び電力ＭＯＳＦＥＴ１０を順次導通
させるために必要なすなわちdv／dtをクランプするのに
必要なドレイン−ソース間電圧の最小変化（実際には、
ドレイン電圧の変化）はＭＯＳＦＥＴ１０，１００及び
１０１のゲート−ソース間電圧と別のダイオード手段４
０のゲート−ソース間電圧との和によって与えられる
（この点に関し、抵抗Ｒ3 及びＲ2 の効果は無視する)
。
【００４８】これに対して、図１の回路において補助Ｍ
ＯＳＦＥＴ１００とそのフィードバック容量（キャパシ
タＣを加えたもの）及びダイオード手段３０の容量とに
よって与えられるdv／dtクランプには、電力ＭＯＳＦＥ
Ｔ１０及び別のダイオード手段４０のゲート−ソース間
電圧と因子（１＋Ｃ100 ／Ｃ30) を乗算した補助ＭＯＳ
ＦＥＴのゲート−ソース間電圧との和である電力ＭＯＳ
ＦＥＴにおける最小ドレイン電圧を必要とする。ここ
で、Ｃ100 は補助ＭＯＳＦＥＴ１００のフィードバック
容量すなわち寄生容量であり、Ｃ30はダイオード手段の
フィードバック容量である。典型的な場合Ｃ100 ／Ｃ30
は４と１０との間にあり、補助ＭＯＳＦＥＴ１００を構
成する多数のセルが存在するため、図１に示す付加的な
キャパシタＣを極めて大きくして上記乗算因子を十分に
減少させる必要がある。従って、図１に示す実施例と比
較して、図４に示す回路は電力ＭＯＳＦＥＴ１０のドレ
イン電圧の一層小さな変化でdv／dtクランプを行うこと
ができる。同様に、抵抗Ｒ1は極めて大きな値をとる必
要がなく例えば１ｋΩとすることができるので、図４の
回路の場合にdv／dtクランプすなわち限界を与えるのに
必要なドレイン電圧変化は選択したdv／dt限界値にほと
んど依存させる必要はない（抵抗Ｒ1 が高い値を有する
場合、クランプするための最小ドレイン電圧変化は選択
したdv／dt限界値が増大するに従って増大する) 。
ＯＳＦＥＴ１００とそのフィードバック容量（キャパシ
タＣを加えたもの）及びダイオード手段３０の容量とに
よって与えられるdv／dtクランプには、電力ＭＯＳＦＥ
Ｔ１０及び別のダイオード手段４０のゲート−ソース間
電圧と因子（１＋Ｃ100 ／Ｃ30) を乗算した補助ＭＯＳ
ＦＥＴのゲート−ソース間電圧との和である電力ＭＯＳ
ＦＥＴにおける最小ドレイン電圧を必要とする。ここ
で、Ｃ100 は補助ＭＯＳＦＥＴ１００のフィードバック
容量すなわち寄生容量であり、Ｃ30はダイオード手段の
フィードバック容量である。典型的な場合Ｃ100 ／Ｃ30
は４と１０との間にあり、補助ＭＯＳＦＥＴ１００を構
成する多数のセルが存在するため、図１に示す付加的な
キャパシタＣを極めて大きくして上記乗算因子を十分に
減少させる必要がある。従って、図１に示す実施例と比
較して、図４に示す回路は電力ＭＯＳＦＥＴ１０のドレ
イン電圧の一層小さな変化でdv／dtクランプを行うこと
ができる。同様に、抵抗Ｒ1は極めて大きな値をとる必
要がなく例えば１ｋΩとすることができるので、図４の
回路の場合にdv／dtクランプすなわち限界を与えるのに
必要なドレイン電圧変化は選択したdv／dt限界値にほと
んど依存させる必要はない（抵抗Ｒ1 が高い値を有する
場合、クランプするための最小ドレイン電圧変化は選択
したdv／dt限界値が増大するに従って増大する) 。
【００４９】図４に示すように、ツェナーダイオード３
２を抵抗Ｒ4 に並列に接続することができる。このツェ
ナーダイオード32は、電力ＭＯＳＦＥＴのドレイン電圧
が時間と共に負の変化 (立ち下がり) が生ずる期間中に
（この負の変化はこの回路では制限されない）負のゲー
ト−ソース間電圧が別の補助ＭＯＳＦＥＴ１０１に印加
されるのを阻止するように作用する。勿論、ツェナーダ
イオードを設けた場合、この素子の付加的な容量は考慮
する必要がある。
２を抵抗Ｒ4 に並列に接続することができる。このツェ
ナーダイオード32は、電力ＭＯＳＦＥＴのドレイン電圧
が時間と共に負の変化 (立ち下がり) が生ずる期間中に
（この負の変化はこの回路では制限されない）負のゲー
ト−ソース間電圧が別の補助ＭＯＳＦＥＴ１０１に印加
されるのを阻止するように作用する。勿論、ツェナーダ
イオードを設けた場合、この素子の付加的な容量は考慮
する必要がある。
【００５０】図５は図１に示す回路の別の変形例を示
す。本例では、ｐチャネルエンハンスメント型ＩＧＦＥ
Ｔ６０をダイオード手段３０に並列に接続する。抵抗Ｒ
5 をツェナーダイオード３３に並列にｐチャネルエンハ
ンスメント型ＩＧＦＥＴ６０のゲートとソースとの間に
接続する。キャパシタ６２をＩＧＦＥＴ６０のゲート電
極と電力ＭＯＳＦＥＴ１０のソース電極５との間に接続
する。ｐチャネルＩＧＦＥＴ６０はソース電極に接続し
たバックゲートを有しており、このＩＧＦＥＴはｎチャ
ネルエンハンスメント型ＩＧＦＥＴ４１と反対導電形で
同一構造のものとすることができる。ただし、耐圧性を
有する必要がある。このような構成は、いわゆるＲＥＳ
ＵＲＴＦの技術を利用することにより既知の方法で行う
ことができる（例えば、欧州特許出願第２９４８８８号
を参考にできる）。同様に、ツェナーダイオード３３及
び抵抗Ｒ5 もそれぞれツェナーダイオード３１及び抵抗
４１と同一構造のものとすることができる（図３参
照）。
す。本例では、ｐチャネルエンハンスメント型ＩＧＦＥ
Ｔ６０をダイオード手段３０に並列に接続する。抵抗Ｒ
5 をツェナーダイオード３３に並列にｐチャネルエンハ
ンスメント型ＩＧＦＥＴ６０のゲートとソースとの間に
接続する。キャパシタ６２をＩＧＦＥＴ６０のゲート電
極と電力ＭＯＳＦＥＴ１０のソース電極５との間に接続
する。ｐチャネルＩＧＦＥＴ６０はソース電極に接続し
たバックゲートを有しており、このＩＧＦＥＴはｎチャ
ネルエンハンスメント型ＩＧＦＥＴ４１と反対導電形で
同一構造のものとすることができる。ただし、耐圧性を
有する必要がある。このような構成は、いわゆるＲＥＳ
ＵＲＴＦの技術を利用することにより既知の方法で行う
ことができる（例えば、欧州特許出願第２９４８８８号
を参考にできる）。同様に、ツェナーダイオード３３及
び抵抗Ｒ5 もそれぞれツェナーダイオード３１及び抵抗
４１と同一構造のものとすることができる（図３参
照）。
【００５１】抵抗Ｒ1 は、典型的なものとして１〜５ｋ
Ωとすることができる。この回路において、dv／dt限界
値は抵抗Ｒ5 及びキャパシタＣ2 の値によって選択され
る。本例の回路は以下の利点がある。すなわち、dv／dt
クランプを開始するのに必要な電力ＭＯＳＦＥＴ１０の
ドレイン電圧の最小変化はｐチャネルＩＧＦＥＴ６０の
閾値電圧程度であり、dv／dt制限を行うためには電力Ｍ
ＯＳＦＥＴ１０のドレイン電圧はＩＧＦＥＴ６０の閾値
電圧の数倍程度を必要とするにすぎない。
Ωとすることができる。この回路において、dv／dt限界
値は抵抗Ｒ5 及びキャパシタＣ2 の値によって選択され
る。本例の回路は以下の利点がある。すなわち、dv／dt
クランプを開始するのに必要な電力ＭＯＳＦＥＴ１０の
ドレイン電圧の最小変化はｐチャネルＩＧＦＥＴ６０の
閾値電圧程度であり、dv／dt制限を行うためには電力Ｍ
ＯＳＦＥＴ１０のドレイン電圧はＩＧＦＥＴ６０の閾値
電圧の数倍程度を必要とするにすぎない。
【００５２】図６は図５に示す回路の変形例を示す。実
際には、図６の回路は図４及び図５の回路の付加的な特
徴を組み合わせたものである。従って、図６の回路は、
キャパシタＣ1 の代わりにｐチャネルＩＧＦＥＴ６１を
抵抗Ｒ5 及びツェナーダイオード３３に並列に別の補助
ＭＯＳＦＥＴ１０１のゲート電極とドレイン電極との間
に接続したこと、並びにキャパシタＣ2 をｐチャネルＩ
ＧＦＥＴ６１のゲート電極と電力ＭＯＳＦＥＴ１０のソ
ース電極との間に接続したことを除いて図４に示す回路
と同一の構成である。このように構成することによりｐ
チャネルＩＧＦＥＴ６１をｐチャネルＩＧＦＥＴ６０よ
りも小型にすることができると共に必要な耐電圧性を低
下させることができ、一方、dv／dt制限を行うためによ
り高いドレイン電圧を必要とする。
際には、図６の回路は図４及び図５の回路の付加的な特
徴を組み合わせたものである。従って、図６の回路は、
キャパシタＣ1 の代わりにｐチャネルＩＧＦＥＴ６１を
抵抗Ｒ5 及びツェナーダイオード３３に並列に別の補助
ＭＯＳＦＥＴ１０１のゲート電極とドレイン電極との間
に接続したこと、並びにキャパシタＣ2 をｐチャネルＩ
ＧＦＥＴ６１のゲート電極と電力ＭＯＳＦＥＴ１０のソ
ース電極との間に接続したことを除いて図４に示す回路
と同一の構成である。このように構成することによりｐ
チャネルＩＧＦＥＴ６１をｐチャネルＩＧＦＥＴ６０よ
りも小型にすることができると共に必要な耐電圧性を低
下させることができ、一方、dv／dt制限を行うためによ
り高いドレイン電圧を必要とする。
【００５３】上述した実施例においては電力半導体装置
及び補助半導体装置は電力ＭＯＳＦＥＴで構成したが、
他の半導体装置を用いることも可能である。従って、例
えば、電力半導体装置及び補助半導体装置は、基板２′
の導電形を反転させることにより（図３参照）又は電力
半導体装置１０及び補助半導体装置１００の領域中にお
いて基板２′を経て延在する局部アノード領域（ｐ形領
域）を形成することにより（例えば、基板２′に不純物
を注入することにより）形成できる絶縁ゲート型バイポ
ーラトランジスタ（ＩＧＦＥＴ）とすることも可能であ
る。
及び補助半導体装置は電力ＭＯＳＦＥＴで構成したが、
他の半導体装置を用いることも可能である。従って、例
えば、電力半導体装置及び補助半導体装置は、基板２′
の導電形を反転させることにより（図３参照）又は電力
半導体装置１０及び補助半導体装置１００の領域中にお
いて基板２′を経て延在する局部アノード領域（ｐ形領
域）を形成することにより（例えば、基板２′に不純物
を注入することにより）形成できる絶縁ゲート型バイポ
ーラトランジスタ（ＩＧＦＥＴ）とすることも可能であ
る。
【００５４】勿論、導電形及び極性についても上述した
実施例と反転させることも可能である。また、半導体装
置１０及び１００は、縦型ではなく横型のものとするこ
とも可能である。さらに、半導体材料についてもシリコ
ンだけでなく、シリコン以外の材料を用いることも可能
である。
実施例と反転させることも可能である。また、半導体装
置１０及び１００は、縦型ではなく横型のものとするこ
とも可能である。さらに、半導体材料についてもシリコ
ンだけでなく、シリコン以外の材料を用いることも可能
である。
【００５５】本発明は上述した実施例だけに限定されず
種々の変形や変更が可能である。
種々の変形や変更が可能である。
【図１】図１は本発明による過電圧保護スイッチの一例
を示す回路図である。
を示す回路図である。
【図２】図２は図１に示す過電圧保護スイッチが集積化
された半導体本体の一部を示す平面図である。
された半導体本体の一部を示す平面図である。
【図３】図３は図１に示す過電圧保護スイッチの種々の
構成素子の構造を示す半導体本体の断面図である。
構成素子の構造を示す半導体本体の断面図である。
【図４】図４は本発明による過電圧保護スイッチの変形
例を示す回路図である。
例を示す回路図である。
【図５】図５は本発明による過電圧保護スイッチの変形
例を示す回路図である。
例を示す回路図である。
【図６】図６は本発明による過電圧保護スイッチの変形
例を示す回路図である。
例を示す回路図である。
１ 過電圧保護半導体スイッチ ２ 半導体本体 ３ 第１領域 ４ 第１主電極 ５ 第２主電極 １０ 電力半導体装置 １１ 第２領域 １２ 絶縁ゲート １３ チャネル領域 １４ 第３領域 ２０ 保護手段 ３０ ダイオード手段 ４０ 別のダイオード手段 １００ 補助半導体装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｈ
Claims (15)
- 【請求項１】 一方の主表面と隣接する一導電形の第１
領域と、この第１領域内に形成されている多数の第２領
域、第１及び第２の主電極、及び第１主電極と第２主電
極との間の導通路を形成する前記第１領域と各第２領域
との間のチャネル領域上に延在する絶縁ゲートを具える
電力半導体装置と、前記第１主電極に予め定めた値を超
える電圧が生じたとき、前記電力半導体装置の絶縁ゲー
トに信号を供給して電力半導体装置をオンさせる保護手
段とを有する半導体本体を具える過電圧保護半導体スイ
ッチにおいて、 前記保護手段が、前記第１領域内に形成され前記第２領
域の数よりも少数の別の第２領域、各別の第２領域と前
記第１領域との間の別のチャネル領域上に延在する別の
絶縁ゲート、及び前記別の第２領域を電力半導体装置の
絶縁ゲートに接続する別の導通路を具える補助半導体装
置と、前記第１主電極の電圧が予め定めた値を超えたと
き、補助半導体装置の絶縁ゲートを前記第１の主電極に
接続して補助半導体装置を導通させ、前記別の導通路を
介して信号を電力半導体装置の絶縁ゲートに供給して電
力半導体装置をオン状態に切り換えるダイオード手段と
を具えることを特徴とする過電圧保護半導体スイッチ。 - 【請求項２】 請求項１に記載のスイッチにおいて、前
記ダイオード手段が、補助半導体装置の絶縁ゲートと第
１主電極との間に接続したダイオード列を有することを
特徴とするスイッチ。 - 【請求項３】 請求項１又は２に記載のスイッチおい
て、前記第１主電極と補助半導体装置の絶縁ゲートとの
間にキャパシタをダイオード手段と並列に接続したこと
を特徴とするスイッチ。 - 【請求項４】 請求項１，２又は３に記載のスイッチに
おいて、前記別の導通路が、別の第２領域と電力半導体
装置の絶縁ゲートとの間に接続した別のダイオード段を
含み、電力半導体装置から補助半導体装置までの間で反
対方向の導通を抑制するように構成したことを特徴とす
るスイッチ。 - 【請求項５】 請求項４に記載のスイッチにおいて、前
記の別のダイオード手段が別のダイオード列を有するこ
とを特徴とするスイッチ。 - 【請求項６】 請求項５に記載のスイッチにおいて、前
記別のダイオード手段がダイオード接続した絶縁ゲート
型電界効果装置を有することを特徴とするスイッチ。 - 【請求項７】 請求項６に記載のスイッチにおいて、前
記ダイオード接続した絶縁ゲート型電界効果装置が、前
記第１領域内に形成した反対導電形のウェル内に形成し
た多数の並列接続絶縁ゲート電界効果トランジスタを有
することを特徴とするスイッチ。 - 【請求項８】 請求項１から７までのいずれか１項に記
載のスイッチにおいて、前記電力半導体装置の絶縁ゼー
トと第２領域との間に別のツェナーダイオードを設けた
ことを特徴とするスイッチ。 - 【請求項９】 請求項１から８までのいずれか１項に記
載のスイッチにおいて、前記各第２領域が反対導電形の
各第３領域中に形成した一導電形の領域を有し、各第３
領域とこれと関連する第２領域とが、これらの領域間で
各チャネル領域を画成することを特徴とするスイッチ。 - 【請求項１０】 請求項２，５又は８に記載のスイッチ
において、前記各第２領域が反対導電形の各第３領域中
に形成した一導電形の領域を有し、各第３領域とこれと
関連する第２領域とがこれら領域間で各チャネルを画成
し、各第３領域が前記チャネル領域から離間した位置に
高濃度の中央区域を有し、前記各一導電形の領域と反対
導電形の高濃度領域との間にツェナーダイオードを形成
したことを特徴とするスイッチ。 - 【請求項１１】 請求項１から１０までのいずれか１項
に記載のスイッチにおいて、前記保護手段が前記補助半
導体装置のゲート電極と電力半導体装置の第１電極との
間に接続した別の絶縁ゲート型電界効果装置を有し、Ｒ
Ｃ回路を設けて電力半導体装置の第１電極の電圧変化速
度が予め定めた限界値を超えた場合、前記別の絶縁ゲー
ト型電界効果装置をターンオンさせるように構成したこ
とを特徴とするスイッチ。 - 【請求項１２】 請求項１１に記載のスイッチにおい
て、前記別の絶縁ゲート型電界効果装置が、前記補助半
導体装置の別の第２領域の数よりも少数の付加的な第２
領域、及び各付加的な第２領域と第１領域との間のチャ
ネル領域上に延在する付加的な絶縁ゲートを有する別の
補助半導体装置を具え、導通路が前記付加的な第２領域
を前記補助半導体装置の別の絶縁ゲートに接続するよう
に構成したことを特徴とするスイッチ。 - 【請求項１３】 請求項１０に記載のスイッチにおい
て、前記別の絶縁ゲート型電界効果装置が前記電力半導
体装置と反対導電形の絶縁ゲート型電界効果装置（ＩＧ
ＦＥＴ）を具え、前記ＲＣ回路が、前記ＩＧＦＥＴのゲ
ート電極と電力半導体装置の第１電極との間に接続した
抵抗と、前記ＩＧＦＥＴのゲート電極と電力半導体装置
の第２電極との間に接続したキャパシタとを有すること
を特徴とするスイッチ。 - 【請求項１４】 請求項１１又は１２に記載のスイッチ
において、前記絶縁ゲート型電界効果装置が、前記別の
補助半導体装置の絶縁ゲートと電力半導体装置の第１電
極との間に接続され、前記電力半導体装置とは反対導電
形の絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）
を具え、前記ＲＣ回路が、前記ＩＧＦＥＴのゲート電極
及びソース電極と電力半導体装置の第１電極との間に接
続した抵抗と、前記ＩＧＦＥＴのゲート電極と電力半導
体装置の第２電極との間に接続したキャパシタとを有す
ることを特徴とするスイッチ。 - 【請求項１５】 請求項１から１４までのいずれか１項
に記載のスイッチにおいて、前記電力半導体装置及び補
助半導体装置を、縦型の絶縁ゲート型電界効果トランジ
スタで構成したことを特徴とするスイッチ。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB919115699A GB9115699D0 (en) | 1991-07-19 | 1991-07-19 | An overvoltage protected semiconductor switch |
| GB9207869:0 | 1992-04-09 | ||
| GB9115699:2 | 1992-04-09 | ||
| GB929207869A GB9207869D0 (en) | 1991-07-19 | 1992-04-09 | An overvoltage protected semiconductor switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0864812A true JPH0864812A (ja) | 1996-03-08 |
| JP3337493B2 JP3337493B2 (ja) | 2002-10-21 |
Family
ID=26299275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19217092A Expired - Fee Related JP3337493B2 (ja) | 1991-07-19 | 1992-07-20 | 過電圧保護半導体スイッチ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0523800B1 (ja) |
| JP (1) | JP3337493B2 (ja) |
| DE (1) | DE69225026T2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044291A (ja) * | 1999-07-26 | 2001-02-16 | Denso Corp | 半導体装置のための保護装置 |
| US6392463B1 (en) | 2000-07-07 | 2002-05-21 | Denso Corporation | Electrical load driving circuit with protection |
| US6614633B1 (en) | 1999-03-19 | 2003-09-02 | Denso Corporation | Semiconductor device including a surge protecting circuit |
| JP2013042219A (ja) * | 2011-08-11 | 2013-02-28 | New Japan Radio Co Ltd | 正負電圧論理出力回路およびこれを用いた高周波スイッチ回路 |
| JP2015185618A (ja) * | 2014-03-20 | 2015-10-22 | 株式会社東芝 | 半導体装置 |
| JP2020136288A (ja) * | 2019-02-12 | 2020-08-31 | ローム株式会社 | 半導体装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5345357A (en) * | 1992-06-05 | 1994-09-06 | At&T Bell Laboratories | ESD protection of output buffers |
| DE69420327T2 (de) * | 1993-06-22 | 2000-03-30 | Koninkl Philips Electronics Nv | Halbleiter-Leistungsschaltung |
| GB9313651D0 (en) * | 1993-07-01 | 1993-08-18 | Philips Electronics Uk Ltd | A semiconductor device |
| GB9326275D0 (en) * | 1993-12-23 | 1994-02-23 | Lucas Ind Plc | Tamper-resistant circuit |
| US5489792A (en) * | 1994-04-07 | 1996-02-06 | Regents Of The University Of California | Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility |
| WO1996013859A1 (de) * | 1994-10-28 | 1996-05-09 | Siemens Aktiengesellschaft | Festkörperschaltelement mit zwei source-elektroden und festkörperschalter mit einem solchen element |
| JP3485655B2 (ja) * | 1994-12-14 | 2004-01-13 | 株式会社ルネサステクノロジ | 複合型ｍｏｓｆｅｔ |
| DE19739683A1 (de) * | 1997-09-10 | 1999-03-18 | Bosch Gmbh Robert | Schaltungsanordnung zum Schutz integrierter Schaltungen vor elektrostatischen Entladungen |
| DE19740540C1 (de) * | 1997-09-15 | 1999-03-18 | Siemens Ag | Schaltungsanordnung zur Begrenzung von Überspannungen bei Leistungshalbleitern |
| FI117410B (fi) * | 1998-07-31 | 2006-09-29 | Lexel Finland Ab Oy | Suoja verkon ylijännitepiikkiä vastaan |
| JP3926975B2 (ja) * | 1999-09-22 | 2007-06-06 | 株式会社東芝 | スタック型ｍｏｓトランジスタ保護回路 |
| US6690065B2 (en) * | 2000-12-28 | 2004-02-10 | Industrial Technology Research Institute | Substrate-biased silicon diode for electrostatic discharge protection and fabrication method |
| DE102015111479B4 (de) * | 2015-07-15 | 2020-09-24 | Infineon Technologies Austria Ag | Halbleitervorrichtung mit einer klemmstruktur |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2206993A (en) * | 1987-06-08 | 1989-01-18 | Philips Electronic Associated | A method of manufacturing a semiconductor device |
| US4893158A (en) * | 1987-06-22 | 1990-01-09 | Nissan Motor Co., Ltd. | MOSFET device |
| JPH02185069A (ja) * | 1988-12-02 | 1990-07-19 | Motorola Inc | 高エネルギー阻止能力及び温度補償された阻止電圧を具備する半導体デバイス |
| US5023692A (en) * | 1989-12-07 | 1991-06-11 | Harris Semiconductor Patents, Inc. | Power MOSFET transistor circuit |
| US5005061A (en) * | 1990-02-05 | 1991-04-02 | Motorola, Inc. | Avalanche stress protected semiconductor device having variable input impedance |
-
1992
- 1992-07-10 EP EP92202111A patent/EP0523800B1/en not_active Expired - Lifetime
- 1992-07-10 DE DE69225026T patent/DE69225026T2/de not_active Expired - Fee Related
- 1992-07-20 JP JP19217092A patent/JP3337493B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614633B1 (en) | 1999-03-19 | 2003-09-02 | Denso Corporation | Semiconductor device including a surge protecting circuit |
| US6888711B2 (en) | 1999-03-19 | 2005-05-03 | Denso Corporation | Semiconductor device including a surge protecting circuit |
| JP2001044291A (ja) * | 1999-07-26 | 2001-02-16 | Denso Corp | 半導体装置のための保護装置 |
| US6392463B1 (en) | 2000-07-07 | 2002-05-21 | Denso Corporation | Electrical load driving circuit with protection |
| JP2013042219A (ja) * | 2011-08-11 | 2013-02-28 | New Japan Radio Co Ltd | 正負電圧論理出力回路およびこれを用いた高周波スイッチ回路 |
| JP2015185618A (ja) * | 2014-03-20 | 2015-10-22 | 株式会社東芝 | 半導体装置 |
| JP2020136288A (ja) * | 2019-02-12 | 2020-08-31 | ローム株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0523800A1 (en) | 1993-01-20 |
| JP3337493B2 (ja) | 2002-10-21 |
| DE69225026T2 (de) | 1998-10-15 |
| EP0523800B1 (en) | 1998-04-08 |
| DE69225026D1 (de) | 1998-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3337493B2 (ja) | 過電圧保護半導体スイッチ | |
| EP0485174B1 (en) | Power mosfet transistor circuit with active clamp | |
| KR970004453B1 (ko) | 집적회로 보호장치 및 제조방법 | |
| JP3573674B2 (ja) | 半導体集積回路の入出力保護装置とその保護方法 | |
| JP3851001B2 (ja) | 静電気保護回路 | |
| KR970009101B1 (ko) | 정전기(esd) 보호회로의 제조 방법 | |
| US5701024A (en) | Electrostatic discharge (ESD) protection structure for high voltage pins | |
| US5751042A (en) | Internal ESD protection circuit for semiconductor devices | |
| JPH11284175A (ja) | Ｍｏｓ型半導体装置 | |
| JPH08167838A (ja) | 複合型ｍｏｓｆｅｔ | |
| JPH08227976A (ja) | 集積回路のための静電放電保護装置 | |
| CN101443908A (zh) | 防止静电放电的本体偏置pmos保护 | |
| JPH07130963A (ja) | モノリシック集積回路と保護装置 | |
| JPH0666472B2 (ja) | 過電流保護機能を備えたｍｏｓｆｅｔ | |
| JPH06508958A (ja) | モノリシック集積回路装置 | |
| US5401996A (en) | Overvoltage protected semiconductor switch | |
| JP2822915B2 (ja) | 半導体装置 | |
| US6285177B1 (en) | Short-circuit current-limit circuit | |
| US6433393B1 (en) | Semiconductor protective device and method for manufacturing same | |
| US5652455A (en) | Integrated structure circuit for the protection of power devices against overvoltage | |
| JPH09139468A (ja) | 半導体集積回路装置 | |
| JP3123489B2 (ja) | 半導体集積回路における静電保護回路及びその製造方法 | |
| JPH07263633A (ja) | 半導体装置の対静電気放電保護装置 | |
| JP3932665B2 (ja) | 半導体装置 | |
| JPH1012746A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100809 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100809 Year of fee payment: 8 |
|
| S303 | Written request for registration of pledge or change of pledge |
Free format text: JAPANESE INTERMEDIATE CODE: R316304 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100809 Year of fee payment: 8 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110809 Year of fee payment: 9 |
|
| S303 | Written request for registration of pledge or change of pledge |
Free format text: JAPANESE INTERMEDIATE CODE: R316304 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110809 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110809 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110809 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110809 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110809 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |