CN101443908A - 防止静电放电的本体偏置pmos保护 - Google Patents

防止静电放电的本体偏置pmos保护 Download PDF

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CN101443908A CNA2005800473822A CN200580047382A CN101443908A CN 101443908 A CN101443908 A CN 101443908A CN A2005800473822 A CNA2005800473822 A CN A2005800473822A CN 200580047382 A CN200580047382 A CN 200580047382A CN 101443908 A CN101443908 A CN 101443908A
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C·杜沃瑞
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Abstract

一种保护集成电路焊盘(201)以防ESD脉冲的保护电路包含：放电电路，该放电电路在衬底(205)(最好是n型)内具有细长的MOS晶体管(202)(最好是PMOS)。放电电路可操作用于将到焊盘的ESD脉冲放电至地(203)。实施方式进一步包含连接至焊盘的抽运电路以接收一部分脉冲电流；抽运电路包含确定该电流部分大小的组件(221)(例如，另一晶体管、一串正向二极管，反相齐纳二极管)，其中该组件连接至地。分立电阻(222)(例如，约40欧姆到60欧姆)连接在焊盘和该组件之间，并且该分立电阻可操作用于产生由电流部分引起的电压降(约0.5V到1.0V)。多个至衬底的触点连接至该电阻，以使得电压降均匀地加到衬底上，以确保细长的晶体管的均匀导通来进行均匀的脉冲放电。

Description

防止静电放电的本体偏置PMOS保护
技术领域
【0001】本发明总体涉及电子系统和半导体器件领域；并且，更具体地涉及包括均匀触发的PMOS保护器件的静电放电电路的结构和方法。
背景技术
【0002】静电放电(ESD)事件可严重破坏集成电路(IC)。ESD暴露至IC的主要来源来自于人体(由“人体模型”描述，HBM)；人体放电对IC产生约100ns的若干安培的峰值电流。ESD的第二个来源是金属物体(由“机器模型描述”，MM)。其可产生具有明显高于HBM ESD起因的上升时间和电流电平的瞬变现象。第三个来源由“放电器件模型”(CDM)描述，其中，IC本身充电并以小于500ps的上升时间对地放电。
【0003】随着对更高的操作速度、更小的操作电压、更高集成密度和降低成本的需求迫使所有器件尺寸减小，IC中的ESD现象变得越来越重要。这通常意味着更薄的电介质层、具有更为突变的掺杂过渡的更高的掺杂水平、和更高的电场——所有这些因素都引起对破坏性的ESD事件的敏感度增加。
【0004】用于金属氧化物半导体(MOS)IC中的最为常见的保护方案依赖于与nMOS器件相关联的寄生双极性晶体管，该nMOS器件的漏极连接至将被保护的管脚并且其源极连接至地。可通过改变nMOS器件栅极氧化物下的漏极到源级的nMOS器件宽度来设置保护水平或者失效门限。在有应力的情况下，受保护的管脚与地之间的主要电流导通路径包含该nMOS晶体管的寄生双极性晶体管。该寄生双极性晶体管工作于相对于地应力事件为正的管脚下的钳回阶段(snapbackregion)。在Duwury的题为“半导体ESD保护电路(Semiconductor ESDProtection Circuit)”的美国专利第5,940,258号中，已经提出了基于具有到地的分布电阻的浮置保护环的多指nMOS晶体管的均匀导通的解决方案。
【0005】在如工作在钳回条件下的寄生双极性晶体管的nMOS器件(在集电极/漏极电压Vt1以及相关联的集电极/漏极电流It1时，在钳回阶段发生双极性导通)中所发现的主要失效机制，是二次击穿的开始。二次击穿是在器件中引发热散溢的一种现象，无论哪里载流子的热生成抵消碰撞电离电流的减少。二次击穿始于处于自我加热引起的应力下的器件中。已知：二次击穿开始时的峰值nMOS器件温度随着应力电流水平增高。二次击穿触发电流It2广泛用作ESD强度监视器。
【0006】当电路保护使用多指pMOS晶体管时，ESD脉冲的有效放电再次基于与pMOS晶体管相关联的寄生双极性晶体管的形成，其需要所有指的均匀导通。作为示例，图1A中示出了传统保护电路的示意图，并且图1B中示出了其示意性截面图。在图1B中，晶体管以浅沟槽隔离120作为边界。pMOS晶体管102的源极102b连接至焊盘(信号，电源)101，并且漏极102c连接至地(Vss)103。图1A和1B的电路不确保发生ESD事件时pMOS晶体管的均匀触发，原因是n井114(通过n+接触区105)连接至焊盘101。此外，因为pMOS晶体管102的栅极102a连接至源极102b，所以没有存在额外调节井电流的可能性。
发明内容
【0007】因此，产生了对成本有效的设计方法的需要，以实现先进ESD保护，尤其是采用pMOS晶体管，其与采用标准CMOS工艺的均匀导通、高响应速度、低电容量和低泄漏电流兼容。将局部保护焊盘作为重点，并且将通过采用双路焊盘所需的硅区域来实现这个保护作为重点。
【0008】本发明的一个实施方式是用于保护集成电路焊盘以防ESD脉冲的保护电路，该放电电路在衬底(优选是n型)内具有细长的MOS晶体管(优选是PMOS)，所述放电电路可操作用于将到焊盘的ESD脉冲放电至地。实施方式进一步包含连接至焊盘的激励或抽运电路(pumpcircuit)以接收一部分脉冲电流；抽运电路包含确定该电流部分大小的组件(例如，另一晶体管、一串正向二极管，反相齐纳二极管)，其中该组件连接至地。分立电阻(例如，约40欧姆到60欧姆)连接在焊盘和该组件之间，并且该分立电阻可操作用于产生由电流部分引起的电压降(约0.5V到1.0V)。多个至衬底的触点连接至该电阻，以使得电压降均匀地加到衬底上，以确保细长的晶体管的均匀导通来进行均匀的脉冲放电。
【0009】为在焊盘处响应正的ESD应力，衬底偏置导通PMOS中的寄生双极性晶体管的射极—基极结，以使得横向pnp传导ESD电流。此外，n型扩散区也连接至焊盘以形成作为防止负的ESD应力的标准保护的n+/p井二极管。
【0010】本发明的技术优势是：ESD脉冲提供用于偏置ESD保护电路的衬底的能量。该特征消除了对ESD保护电路提供额外电压源的需要。
【0011】另一技术优势是：用于均匀放电晶体管触发的衬底偏置概念可应用于多指晶体管。
【0012】另一技术优势是：可将pMOS晶体管的栅极通过一系列电阻连接至其源级以应用保护pMOS晶体管，以使得CDM保护被建立或插入(built in)。
【0013】因为本发明采用了分立晶体管，故偏置电阻/网络产生健壮的抽运作用，并且与任何n井(或p井)工艺变化或变更无关。因而，本发明适用于多种半导体工艺和器件。
【0014】根据本发明，由于跨越n井的更为均匀的电势，每个pMOS晶体管指在高导电状态下具有完整的长度或者至少一大部分长度。这个优点与具有未受限的p井中的标准nMOS的传统技术形成对比。
【0015】在所描述的实施中，抽运电流被限制于n井并且不能导通输出nMOS晶体管，或者引发邻近电路中的闭锁。此外，仅在ESD事件期间提供ESD保护电路的衬底偏置。没有与现有衬底偏置方案相关联的缺陷。
【0016】在一个优选实施方式中，本发明提供了正箝位，因而可以保护I/O电路以防最坏情况的ESD应力(相对于Vss地为正)。
【0017】本发明的技术优势是：器件结构提供了优良的电性能、机械稳定性和高可靠性。本发明的进一步的技术优势是：制造方法简单，但对于不同的半导体产品家族和宽范围的设计和工艺变化却是足够灵活的。可采用标准半导体工艺技术实施这个创造性的ESD保护体制。
附图说明
【0018】图1A和1B指的是已知技术中的集成电路焊盘(输入/输出，电源，Vdd)的ESD保护电路。图1A是在n井中采用pMOS晶体管来防止ESD应力的保护的电路原理图。图1B是用在用于防止ESD应力的保护的电路中的n井中的pMOS晶体管的示意性横截面图。
【0019】图2A和2B指的是根据本发明的集成电路焊盘(输入/输出，电源，Vdd)的ESD保护电路。图2A是采用具有n井泵的n井中的体偏置pMOS晶体管来防止ESD应力的保护的电路原理图。图2B是用在用于防止ESD应力的保护的电路中的具有n井泵的n井中的体偏置pMOS晶体管的示意性横截面图。
【0020】图3是根据本发明的实施方式的用在用于防止ESD应力的保护的电路中的具有n井泵的n井中的多指pMOS晶体管的示意性俯视图。
【0021】图4是示出了本发明的另一实施方式的电路原理图，其特征是MOS晶体管的衬底由偏置晶体管抽运。
【0022】图5是示出了本发明的另一实施方式的电路原理图，其特征是MOS晶体管的衬底由一串正向二极管抽运。
【0023】图6是示出了本发明的另一实施方式的电路原理图，其特征是MOS晶体管的衬底由反向齐纳二极管抽运。
具体实施方式
【0024】美国专利第5,940,258号作为本发明的背景信息参考引用。
【0025】图2A和2B是ESD保护电路的电路原理图和横截面图，除了被包括在IC中的其它器件中外，其还被包括在集成电路(IC)中。通常可以在处理器、数字和模拟器件和其它高性能器件中发现这些IC。ESD保护是IC的集成部分，并且通常用在每个输入/输出管脚处以在IC接收到的任意电瞬变进入IC并对静电敏感组件造成破坏之前对其进行放电。
【0026】在图2A和2B中，201代表焊盘(输入/输出，电源，Vdd)。其制造在半导体衬底202上，衬底通常为第一导电类型的硅。在优选实施方式中，第一导电类型为p型；尽管如此，应该强调，以下考虑通过交换导电类型也适用于n型衬底。在衬底202中，是具有重掺杂接触区205的相反导电类型的井214；在优选实施方式中，井214是n型并且接触区205是n+型；如上所述，在其它器件井214中，可以是具有p+型接触205的p型。
【0027】本发明的实现的示例性实施方式包含放电电路和抽运电路220。放电电路可操作用于将冲击焊盘201的ESD脉冲放电至地203(Vss)。抽运电路220可操作用于利用同一ESD脉冲的部分电流(I)并且利用其将电压均匀地加到井214中。放电电路包含细长的MOS晶体管202，其具有第一导电类型的沟道。在优选实施方式中，细长的MOS晶体管是pMOS晶体管；此外，其优选地是多指设计。在图2B中，晶体管以浅沟槽隔离240作为边界。晶体管202的源极202b连接至(I/O，电源，Vdd)201，并且漏极202c连接至地(Vss)203。晶体管202的栅极202a通过栅极电阻250连接至源极202b。选择该电路250以使得栅极202a在诸如放电器件模型CDM的瞬态脉冲下受到保护。例如，对于所选择的氧化物电容Coxide，设计栅极电阻250(Rgate)以使得
Rgate·Coxide>2E-10/(W·L)
其中W＝晶体管202的宽度(微米)
其中L＝晶体管202的长度(微米)
Rgate以欧姆(Ω)为单位，而Coxide以法拉F为单位。
【0028】当抽运电路220的有效井抽运保证pMOS晶体管的均匀导通时，pMOS可用作正的箝位。因而，保护焊盘201以防最坏情况的应力是可行的，最坏情况的应力相对于Vss是正的。
【0029】抽运电路220具有用于接收一部分ESD脉冲电流的输入端。使焊盘201成为输入端是很方便的。如果利用焊盘201处的ESD脉冲的大的电压变化dv/dt，可通过以下关系通过电容C(图2A和2B中为示出)提供电流I：
I＝C·dv/dt
【0030】抽运电路进一步包含组件221，其确定电流部分I的大小并且连接至地203。下文所描述的实施方式给出了组件的实例；它们包括MOS晶体管，其沟道的导电类型与放电晶体管202的导电类型相反；一串正向二极管；以及一个反相齐纳二极管。
【0031】此外，抽运电路220包括分立电阻222，其连接在焊盘201与组件221之间。该电阻222的大小为R并且能够产生由电流部分I引起的电压降，其关系由以下关系给出：
V＝I·R
如果V打算是约0.5V到1V，则R优选在40欧姆到60欧姆之间。
【0032】抽运电路220还包含至井214的触点205的多个触点230。这些触点230连接至电阻222以使得电压降V均匀地加在衬底214上以确保细长的(多指)MOS晶体管202的均匀导通以对ESD脉冲进行均匀放电。如果井214在仍然处在与正常工作期间的焊盘201相同的电势，则不存在闭锁问题。
【0033】图3示出了具有优选多指放电晶体管的实施方式，其示出在示意性俯视图中。焊盘301对应于图2中的焊盘201，并且地(Vss)对应于图2中的地(Vss)203。再一次，优选实施方式是n井中的pMOS晶体管，但是相反的导电类型也处于本发明的范围内。晶体管的重掺杂源极指302b连接至焊盘301，并且重掺杂漏极指302c连接至地(Vss)303。晶体管的多栅极302a至多源极的连接未在图3中示出。注意：至井314的重掺杂多触点305连接至井泵320。
【0034】电阻322位于井泵320中，电阻322连接至焊盘301和井触点305。组件321也位于井泵320中，组件321连接至地303和井触点305。多个触点305从电阻322提供至井314的事实确保ESD脉冲部分沿电阻322的电压降均匀地加在井314上。这种均匀性，依次确保了晶体管的细长指的均匀导通和由此而来的ESD脉冲的均匀放电。
【0035】图4中示出了另一半导体衬底上的用于保护IC焊盘401以防ESD脉冲的保护电路的实施方式，该半导体衬底是第一导电类型。具有重掺杂接触区405的相反导电类型的井嵌在衬底中。保护电路包含位于井中的放电电路460，和位于衬底中的抽运电路470。
【0036】放电电路460可操作用于将冲击焊盘401的ESD脉冲放电至地403(Vss)。抽运电路470可操作用于利用同一ESD脉冲中的一部分并且使用其将电压均匀地加到井中。放电电路包含第一细长的MOS晶体管402，其最好是多指晶体管，其具有第一导电类型的沟道(或若干沟道)。在优选实施方式中，第一细长的MOS晶体管是pMOS晶体管。晶体管402的源极4.2b连接至焊盘401，并且漏极402c连接至地(Vss)403。晶体管402的栅极402a通过栅极电阻450连接至源极402b。选择该电阻450以使得栅极402a在诸如CDM的瞬态脉冲下受到保护。
【0037】抽运电路470具有第二MOS晶体管423，其确定电流部分的大小。第二MOS晶体管423具有相反导电类型的沟道；因此，当第一MOS晶体管402是pMOS时，则第二MOS晶体管是nMOS。晶体管423的源极423b连接至地403。通常，晶体管423可约为10微米宽。
【0038】第一分立电阻422连接在焊盘401和晶体管423的漏极423c之间。该分离电阻422可操作用于产生由来自于焊盘401处的脉冲的电流部分引起的电压降。作为实例，当电压降想要是约0.5V到1.0V时，电阻422最好在约40欧姆到60欧姆之间。
【0039】当焊盘401处有ESD脉冲时，相互串联、与晶体管423并联连接至栅极423a的电容424和电阻425确定晶体管423的导通。通过晶体管423和第一分立电阻422的电流确定至井触点405的节点426处的偏压。通常，电容424在约100fF到1pF之间，并且第二电阻在1kΩ到10kΩ之间。
【0040】在实际的器件设计中，可以以任一方式调节所有四个组件(电阻422、晶体管423、电容器424和电阻425)以使得节点426处的偏压在0.5到1V之间。此外，调节电容器424和电阻425以使得对于电路操作，节点426处于与焊盘401相同的电势。
【0041】相较于p井中的传统衬底抽运的nMOS晶体管，具有如上所述的抽运n井中的pMOS晶体管402的正的ESD箝位电路提供了以下优势：第一电阻422与第二晶体管423、电容器424和第二电阻425的协同网络是健壮的，并且与用于p衬底和n井的工艺变化和变更无关。相较于跨越nMOS晶体管的未受限的p井的情况，由于跨越p衬底中的n井的电势更为均匀，每个pMOS指中的更大部分处于高导电状态。抽运电流被限制至n井，并且不能导通输出nMOS晶体管或者引发邻近电路中的闭锁。
【0042】图5中示出了另一半导体衬底上的用于保护IC焊盘501以防ESD脉冲的保护电路的实施方式，该半导体衬底是第一导电类型。具有重掺杂接触区505的相反导电类型的井嵌在衬底中。保护电路包含位于井中的放电电路560，和位于衬底中的抽运电路570。
【0043】放电电路560可用于将冲击焊盘501的ESD脉冲放电至地503(Vss)。抽运电路570可用于利用同一ESD脉冲中的一部分并且使用其将电压均匀地加到井中。放电电路包含细长的MOS晶体管502，其最好是多指晶体管，其具有第一导电类型的沟道(或若干沟道)。在优选实施方式中，细长的MOS晶体管是pMOS晶体管。晶体管502的源极502b连接至焊盘501，并且漏极502c连接至地(Vss)503。晶体管502的栅极502a通过栅极电阻550连接至源极502b。选择该电阻550以使得栅极502a在诸如CDM的瞬态脉冲下受到保护。
【0044】抽运电路570具有多个串联连接在焊盘501和地503之间的正向二极管523a到523n。可以选择二极管的总数目n以使得焊盘501处的泄漏规格满足正常操作。例如，对于3.3V的I/O或者Vdd，数目n可以为7，或者对于1.2V的操作，数目可以是4。
【0045】分立电阻522连接在焊盘501和多个二极管中的二极管523a的正极之间。该分离电阻522可用于和多个串联连接的二极管523a到523n一起产生由来自于焊盘501处的脉冲的电流部分引起的电压降。作为实例，当节点526处的电压降想要是约0.5V到1.0V时，电阻522最好在约40欧姆到60欧姆之间。在电路工作期间，二极管传导极少的电流并且因此节点526基本上与焊盘501处于同一电势。
【0046】当焊盘501处有ESD脉冲时，通过二极管组523a到523n和分立电阻522的电流确定至保护晶体管502的井触点505的节点526处的偏压。在实际的器件设计中，可以以任一方式调节两个组件(电阻522、n个二极管523a到523n)以使得节点526处的偏压在0.5到1V之间。
【0047】图6中示出了另一半导体衬底上的用于保护IC焊盘601以防ESD脉冲的保护电路的实施方式，该半导体衬底是第一导电类型。具有重掺杂接触区605的相反导电类型的井嵌在衬底中。保护电路包含位于井中的放电电路660，和位于衬底中的抽运电路670。
【0048】放电电路660可操作用于将冲击焊盘601的ESD脉冲放电至地603(Vss)。抽运电路670可操作用于利用同一ESD脉冲中的一部分并且使用其将电压均匀地加到井中。放电电路包含细长的MOS晶体管602，其最好是多指晶体管，其具有第一导电类型的沟道(或若干沟道)。在优选实施方式中，细长的MOS晶体管是pMOS晶体管。晶体管602的源极602b连接至焊盘601，并且漏极602c连接至地(Vss)603。晶体管602的栅极602a通过栅极电阻650连接至源极602b。选择该电阻650以使得栅极602a在诸如CDM的瞬态脉冲下受到保护。
【0049】抽运电路670具有连接在焊盘601和地603之间的齐纳二极管623。分立电阻622与齐纳二极管623串联。可放置齐纳二极管623以使得在ESD脉冲下，其雪崩击穿可通过电阻622吸取电流以将节点626处的井偏压确定为在约0.5V到1V之间。因而，选择分立电阻622的值以使得在齐纳击穿之后通过电阻622的电流在节点626处提供期望的偏压。作为优选范围的实例，电阻622可在约40欧姆到60欧姆之间。选择齐纳雪崩击穿值(例如，在约5V到6V之间)以使得其击穿高于电路工作电压并且对于正常情况不会触发。在正常电路工作期间，齐纳二极管不传导电流并且因此节点626基本上与焊盘601处于同一电势。
【0050】尽管已经参照阐释性实施方式描述了本发明，但这种描述无意被构建来用于进行限制。在参考本说明书后，对阐释性实施方式和本发明的其它实施方式的各种修改对于本领域的技术人员而言将变得显而易见。作为实例，实施方式在n井中的pMOS晶体管中和p井中的nMOS晶体管中建立ESD保护都有效。作为另一实例，衬底材料可包括硅、锗硅、砷化镓和制造中所采用的其它半导体材料。作为另一实例，本发明的概念对于很多半导体器件技术交叉点或节点都是有效的，并且并不限于特定的技术。因此，所定义的发明的范围意在包含任意这样的修改或者实施方式。

Claims (9)

1.一种保护集成电路焊盘以防ESD脉冲的保护电路，包含：
放电电路，其在衬底内具有细长的MOS管，所述放电电路可操作用于将到所述焊盘的ESD脉冲放电至地；和
抽运电路，其包含：
输入端，其用于接收所述脉冲的电流中的一部分；
组件，其确定所述电流部分的大小，所述组件连接至地；
分立电阻，其连接在所述输入端和所述组件之间，所述电阻可操作用于产生由所述电流部分引起的电压降；和
至所述衬底的多个触点，其连接至所述电阻以使得所述电压降均匀地加到所述衬底，以确保所述细长的晶体管的均匀导通来进行均匀的脉冲放电。
2.根据权利要求1所述的保护电路，其中所述放电电路包含相反导电类型的井中的放电电路，所述放电电路具有第一细长的MOS晶体管，其可操作用于将所述脉冲放电至地，所述第一晶体管具有所述第一导电类型的沟道；并且
其中所述抽运电路包含：
所述输入端，其用于接收所述脉冲的电流中的一部分；
第二MOS晶体管，其确定所述电流部分的大小，所述第二晶体管具有相反导电类型的沟道和连接至地的源极；
第一分立电阻，其连接在所述输入端和所述第二晶体管的漏极之间，所述第一电阻可操作用于产生由所述电流部分引起的电压降；
与所述第二晶体管并联的一串电容器和第二电阻，所述电容器连接在所述输入端和所述第二晶体管之间，所述第二电阻连接至所述第二晶体管的栅极和地，电容器和第二电阻串可操作用于在所述焊盘上有所述脉冲时确定所述第二晶体管的导通；和
至所述衬底的所述多个触点，其包含多个至所述井的触点，所述井连接至所述第一电阻，以使得所述电压降均匀地加在所述井上，以确保所述第一晶体管的均匀导通以进行均匀脉冲放电。
3.根据权利要求1所述的保护电路，其中所述放电电路包含相反导电类型的井中的放电电路，所述放电电路具有细长的MOS晶体管，其可操作用于将所述脉冲放电至地，所述晶体管具有所述第一导电类型的沟道；并且
其中所述抽运电路包含：
所述输入端，其用于接收所述脉冲的电流中的一部分；
多个正向二极管，其串联连接在所述输入端和地之间，所述二极管串在被所述脉冲导通后确定所述电流部分的大小；
所述分立电阻，其连接在所述输入端和所述二极管串之间，所述电阻可操作用于产生由所述电流部分引起的电压降；
所述多个触点包含多个至所述井的触点，所述井连接至所述电阻，以使得所述电压降均匀地加在所述井上，以确保所述细长的晶体管的均匀导通以进行均匀脉冲放电。
4.根据权利要求1所述的保护电路，其中所述放电电路包含相反导电类型的井中的放电电路，所述放电电路具有细长的MOS晶体管，其可操作用于将所述脉冲放电至地，所述晶体管具有所述第一导电类型的沟道；并且
其中所述抽运电路包含：
所述输入端，其用于接收所述脉冲的电流中的一部分；
反相齐纳二极管，其串联连接在所述输入端和地之间，所述齐纳二极管在所述脉冲下的雪崩击穿后确定所述电流部分的大小；
所述分立电阻是连接在所述输入端和所述齐纳二极管之间的分立电阻，所述电阻可操作用于产生由所述电流部分引起的电压降；
所述多个触点是多个至所述井的触点，所述井连接至所述电阻，以使得所述电压降均匀地加在所述井上，以确保所述细长的晶体管的均匀导通以进行均匀脉冲放电。
5.根据权利要求1到4中的任一权利要求所述的保护电路，其中所述衬底偏压在约0.5V到1.0V之间。
6.根据权利要求1或3所述的保护电路，其中所述衬底和所述触点是n型，并且所述MOS晶体管是pMOS晶体管。
7.根据权利要求1所述的保护电路，其中所述组件是一串正向二极管或者反相齐纳二极管。
8.根据权利要求2所述的保护电路，其中所述第一电阻约为40欧姆到60欧姆，所述电容约为100fF到1000fF，所述第二电阻约为1KΩ到10KΩ，并且所述井偏压约为0.5V到1.0V。
9.根据权利要求4所述的保护电路，其中选择所述齐纳二极管的雪崩电压以使得其击穿电压高于电路工作电压。
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Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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