CN104143549A - 一种静电释放保护电路版图及集成电路 - Google Patents

Abstract

本申请公开了一种静电释放保护电路版图，在硅衬底上布置金属氧化物半导体MOS管，所述MOS管的漏端靠近衬底，布置于该MOS管的外侧；而源端布置于该MOS管的内侧；所述漏端到衬底形成寄生二极管。本申请还公开了一种集成电路。本申请提供的静电释放保护电路无需SAB和ESD植入，可以将源端和漏端的面积做的比较小，并且使得寄生电容变小，电路的反应速度变快。

Description

一种静电释放保护电路版图及集成电路

技术领域

本申请涉及半导体集成电路技术领域，尤其涉及一种静电释放（ESD，Electro-Staticdischarge）保护电路版图及集成电路。

背景技术

当集成电路（IC）经受静电释放（ESD，Electro-Static discharge）时，放电回路的电阻通常都很小甚至几乎为零，造成高强度的瞬间放电尖峰电流，流入相应的IC管脚。瞬间大电流会严重损伤IC，局部热量甚至会融化硅片管芯。ESD对IC的损伤还包括内部金属连接被烧断，钝化层受到破坏，晶体管单元被烧坏。ESD会给电子产品带来致命的危害，它降低了产品的可靠性，增加了维修成本。所以电子设备制造商通常会在电路设计的初期就考虑ESD保护。

现有技术中的一种ESD保护管的版图如图1所示，其中采用N型金属氧化物半导体（NMOS，N-Mental-Oxide-Semiconductor）管或P型金属氧化物半导体(PMOS,P-Mental-Oxide-Semiconductor)管做驱动管兼做ESD保护管，LOGIC代表控制MOS管栅极的逻辑电路。以NMOS管为例做说明：所述ESD保护管中的NMOS管的电路版图如图2所示，其中右边图形为框内版图的所有层次的显示图。其中，S表示源（Source）端，D表示漏（Drain）端。Drain端布置在NMOS管内侧，Source端布置在NMOS管外侧。

图3为该NMOS管的等效电路，其中左图为正常情况下的电路图，右图为静电释放时的电路图，其中，Rsub为硅片衬底（Substrate）的寄生电阻，NMOS管的Source端、Drain端和Substrate形成一个寄生的NPN型三极管，硅片衬底是这个寄生三极管的基极，B点电压为寄生三极管的基极电压。实现静电放电方法是：先击穿NMOS管的Drain端和硅片衬底之间的寄生二极管，然后寄生电阻Rp上有电流流过，B点电压上升，开启所述寄生三极管。该寄生三极管为最主要的放电路径。

具体结合图4和图5，对静电放电过程说明如下：

步骤1：通过击穿反偏的寄生二极管泄放ESD电荷。

如图4所示，作为ESD保护管的NMOS管的漏端与衬底之间有一个反偏的寄生二极管。以PS测试模式（将集成电路的I/O引脚或电源引脚施加正电压：将接地引脚（GND）接地）为例，ESD正电荷由焊盘（PAD）进入到作为ESD保护管的NMOS管，漏端电压会被抬高，当漏端电压到达寄生二极管的反偏击穿电压（一般为6～7V），寄生二极管就会反向导通，把ESD正电荷泄放到P型衬底(P-SUB)中，被P-SUB连接的地吸走。正常情况下，这种击穿为雪崩击穿，是可以恢复的。

步骤2：通过寄生三极管泄放ESD电荷。

如图5所示，寄生二极管被击穿后，ESD电流经过衬底电阻抬高寄生三极管的基极电压达到开启电压，寄生三极管开启后把ESD电荷由MOS管的漏端泄放到源端，被接源端的衬底吸走。

这种放电原理决定了作为ESD保护管的NMOS管的布图方式需具备如下特征：

1、漏端面积要大，并且需要构造出自对准硅化物金属硅化物阻挡层（SAB，salicideblock），这样寄生二极管反偏后，ESD电荷放电的通道会宽阔。

漏段宽度为：contant row（n）*contant width+（n-1）*contant space+contant to SABspace+2*minimum SAB width on drain side-SAB overlap polay gate。

其中各项的含义为：

Contant row：接触孔的行数；

Contant width：接触孔的宽度；

Contant space：接触孔的间距；

Contant to SAB space：接触孔到SAB的距离；

Minimum SAB width on drain siade：SAB在Drain端的最小宽度；

SAB overlap poly gate：SAB与多晶硅（poly）之间交叠的宽度。

2、在一定程度下，反向二极管越易击穿，ESD电荷就越易被泄放。使用ESD植入可以降低二极管的反偏击穿电压，它在n+与p-的交界处掺杂p+，形成齐纳二极管，使二极管更易被击穿。

3、作为ESD保护管的NMOS管的源端的接触孔不能太靠近多晶硅栅极。

4、源端的面积不要太小。

5、NMOS管具有非一致性（uniformity）。如果同一衬底中具有多个ESD保护管，位于衬底中间部位的MOS管距离衬底较远，寄生三极管的基极电阻较大，所以，漏端与衬底之间的寄生二极管击穿后，中间部位的寄生三极管的基极电压会更快地到达寄生三极管的开启电压，一旦中间部位的寄生三极管打开，较靠近衬底的NMOS管则不会进行静电释放。为了保证这些MOS管同时打开，同一衬底内保护管数目不能太多。

PMOS管作为ESD保护管，其版图如图6所示，其放电原理与上述类似，因此布图方式也与之类似，故不再赘述。

这样的布图方式带来的如下缺点：ESD保护管占用的面积大，需要SAB和ESD植入；对布图的对称性要求很高；寄生电容大。

发明内容

本申请提供了一种静电释放保护电路版图及一种集成电路，无需SAB和ESD植入，可以将源端和漏端的面积做的比较小，并且使得寄生电容变小，电路的反应速度变快。

本申请实施例提供的一种静电释放保护电路版图，在硅衬底上布置金属氧化物半导体MOS管，所述MOS的漏端靠近衬底，布置于该MOS管的外侧；而源端布置于该MOS管的内侧；所述漏端到衬底形成寄生二极管。

其中，所述MOS管可以为P型MOS管或N型MOS管。

所述MOS管作为驱动管兼静电释放ESD保护管。

较佳地，所述MOS管以偶数个为一组，同一组中的相邻两个MOS管共用一个相同的漏端或源端。

较佳地，所述寄生二极管用来正向导通泄放静电释放电荷。

本申请实施例还提供了一种集成电路，所述集成电路中具有如前所述的电路版图。

从以上技术方案可以看出，该ESD保护管中的ESD放电路径是通过正向导通的二极管进行，因此无需SAB，从而源端和漏端的面积可以做的比较小。因为ESD保护管中的源端和漏端的面积变小，因此它们与衬底的寄生电容变小，电路的反应速度可以变快，因此可以提高电路的速度。此外，该方案对于布局对称性要求不高。

附图说明

图1为现有技术中的一种ESD保护管的电路图；

图2为现有技术中的ESD保护管中的NMOS管的版图；

图3为图2所示NMOS管的等效电路图；

图4为图2所示NMOS管通过反偏PN结击穿泄放ESD电荷的示意图；

图5为图2所示NMOS管通过寄生三极管泄放ESD电荷的示意图；

图6为现有技术中的ESD保护管中的PMOS管的版图；

图7为本申请实施例提供的ESD保护管中的NMOS管的版图；

图8为本申请实施例提供的ESD保护管中的PMOS管的版图；

图9为图7所示NMOS管的等效电路图；

图10为图7所示NMOS管的从第一焊盘到数字电源引脚（VDD）或接地引脚的放电路径示意图；

图11为图7所示NMOS管的相邻的两个焊盘之间的放电路径示意图。

具体实施方式

为使本申请技术方案的技术原理、特点以及技术效果更加清楚，以下结合具体实施例对本申请技术方案进行详细阐述。

图7为本申请实施例提供的ESD保护管中的NMOS管的版图，其中右边图形为线框内版图的所有层次显示。可以看到该NMOS管中的Drain端与衬底形成寄生二极管，该寄生二极管正向导通时，成为ESD放电通道。图7所示NMOS管的等效电路如图9所示，其中用虚线连接的二极管是寄生二极管。

图7所示版图包括如下特征：漏端靠近衬底，布置于该NMOS管的外侧，而源端布置于该NMOS管的内侧，形成漏端到衬底的寄生二极管，该寄生二极管用来泄放ESD电荷。在图7中，所述NMOS管以四个为一组，同一组中相邻的两个NMOS管共用一个相同的漏端或源端，从而进一步节省面积。更一般的情况，所述MOS管以偶数个为一组，同一组的中相邻两个MOS管共用一个相同的漏端或源端。当然，也可以每个NMOS管独立，不共用漏端，不影响本申请技术目的的实现。

PMOS管作为ESD保护管，其版图如图8所示。

本申请实施例提供的ESD保护管的放电路径如图10和图11所示，包含两个二极管的方框代表一种能够实现双向导通功能的电路结构。其中，图10左图为第一焊盘（PAD1）到漏端引脚（VDD）的负电荷放电路径，图10右图为第一焊盘到接地引脚（GND）的正电荷放电路径。图11为相邻的两个焊盘（第一焊盘和第二焊盘）之间的放电路径。放电过程如下：

当PAD1对源端引脚（VSS）有负电荷时，NMOS的寄生二极管正向导通释放ESD到VSS；

当PAD1对VDD有正电荷时，PMOS的寄生二极管正向导通释放ESD到VDD；

当PAD1对VDD有负电荷时（如图10左），经过NMOS的寄生二极管正向导通后，然后再经过图10中双向导通电路正向导通释放。

当PAD1对VSS有正电荷时（如图10右），经过PMOS管的寄生二极管正向导通后，然后经过图10中双向导通电路正向导通释放。

PAD1对PAD2有负电荷时，经过PAD1中NMOS的寄生二极管正向导通，再经过双向导通电路正向释放，再经过PAD2中PMOS的寄生二极管正向导通释放。

PAD1对PAD2有正电荷时，经过PAD1中PMOS的寄生二极管正向导通，再经过双向导通电路正向释放，再经过PAD2中NMOS的寄生二极管正向导通释放。

这种版图具有以下特点：

不需要SAB以及ESD植入：本申请提供的ESD保护管中的ESD放电路径全部是正向导通的二极管，而SAB和ESD植入这两种结构是在二极管反向导通是才起作用的，因此无需不需要SAB，从而源端和漏端的面积可以做的比较小。漏端宽度计算公式为：contant row（n）*contant width+（n-1）*contant space+contant to poly space

将该计算公式与现有技术中的漏端宽度计算公式比较，可以看出漏端的宽度减少了在漏端侧面的SAB宽度最小值的两倍（2*minimum SAB width on drain side）。以TSMC40的工艺为例，MOS漏端的宽度相对于现有技术，可以减少2/3以上；

布局对称性要求不高：现有技术中，同一衬底内保护管数目不能太多也不能太少（如果太多，导致较靠近衬底的NMOS管不会进行静电释放；如果太少，则寄生三极管有可能无法打开），导致对同一衬底内的保护管的宽度有严格要求；本申请提供的版图同一衬底保护管的数目和单个保护管的宽度没有严格的要求；

寄生电容小：因为ESD保护管中的源端和漏端的面积变小，因此它们与衬底的寄生电容变小，电路的反应速度可以变快，因此可以提高电路的速度。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请的保护范围，凡在本申请技术方案的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (5)

1.一种静电释放保护电路版图，其特征在于，硅片衬底上布置有金属氧化物半导体MOS管，所述MOS管的漏端靠近衬底，布置于该MOS管的外侧；源端布置于该MOS管的内侧；所述漏端到衬底形成寄生二极管。

2.根据权利要求1所述的静电释放保护电路版图，其特征在于，所述MOS管为P型MOS管或N型MOS管。

3.根据权利要求1所述的静电释放保护电路版图，其特征在于，所述寄生二极管用来正向导通泄放静电释放电荷。

4.根据权利要求1至3任一项所述的静电释放保护电路版图，其特征在于，所述MOS管以偶数个为一组，同一组中的相邻两个MOS管共用一个相同的漏端或源端。

5.一种集成电路，其特征在于，所述集成电路中包含有如权利要求1至3任一项所述的静电释放保护电路版图。