CN108878415A - 模拟输入/输出单元的版图设计方法 - Google Patents

模拟输入/输出单元的版图设计方法 Download PDF

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Abstract

本发明提供一种模拟输入/输出单元的版图设计方法，包括：纵向排列P型二极管组、第一N型二极管组及第二N型二极管组，各二极管组中的二极管水平布局；在最顶层的金属层对信号线进行布线并打孔，连接各二极管组中二极管的一极；在最底层的金属层对模拟电源线、模拟地线及数字地线进行布线并打孔，分别连接对应二极管组中二极管的另一极。本发明能够降低模拟输入/输出单元中的信号线上的寄生电容，改善芯片性能。

Description

模拟输入/输出单元的版图设计方法
技术领域
本发明涉及芯片设计技术领域，尤其涉及一种模拟输入/输出单元的版图设计方法。
背景技术
输入/输出单元是芯片中的重要组成部分，直接影响信号传输的质量。由于布局布线的原因，信号线上会产生寄生电容，主要包括两部分：信号线对芯片衬底产生的寄生电容以及信号线对电源线、地线产生的寄生电容。对于模拟输入/输出单元，既要防护信号的静电放电，又要把信号直接传入或传出芯片，特别是针对高频信号的传输，要求信号线上的寄生电容越小越好。
现有的模拟输入/输出单元的结构示意图如图1所示，包括：P型二极管组D1、第一N型二极管组D2及第二N型二极管组D3，其中，P型二极管组D1包括并联的多个P型二极管，所述多个P型二极管的正极与信号线AIO连接，负极与模拟电源线AVDD连接；所述第一N型二极管组D2包括并联的多个N型二极管，所述多个N型二极管的正极与模拟地线AVSS连接，负极与所述信号线AIO连接；所述第二N型二极管组D3包括并联的多个N型二极管，所述多个N型二极管的正极与数字地线VSS连接，负极与所述信号线AIO连接。
针对上述模拟输入/输出单元，图2是目前信号线的一种常用布线形式示意图，各二极管组中的二极管竖直布局并利用底层金属层进行信号线布线，图3是对应图2的一种电源线和地线的布线形式示意图。
在实现本发明的过程中，发明人发现现有技术中至少存在如下技术问题：
现有的版图设计方法忽视了信号线上的寄生电容过大的问题，从而导致信号尤其是高频信号在经过模拟输入/输出单元时产生较大损耗，影响电路性能。
发明内容
本发明提供的模拟输入/输出单元的版图设计方法，能够降低模拟输入/输出单元信号线上的寄生电容。
本发明提供一种模拟输入/输出单元的版图设计方法，包括：
纵向排列P型二极管组、第一N型二极管组及第二N型二极管组，所述P型二极管组中的多个P型二极管水平布局且负极相互连接，所述第一N型二极管组中的多个N型二极管水平布局且正极相互连接，所述第二N型二极管组中的多个N型二极管水平布局且正极相互连接；
在最顶层的金属层对信号线进行布线，所述信号线分别与所述P型二极管组中的多个P型二极管的正极、所述第一N型二极管组中的多个N型二极管的负极以及所述第二N型二极管组中的多个N型二极管的负极存在交叠区域，在各交叠区域打孔；
在最底层的金属层对模拟电源线进行布线，所述模拟电源线与所述P型二极管组中的多个P型二极管的负极存在交叠区域，在所述交叠区域打孔；
在最底层的金属层对模拟地线进行布线，所述模拟地线与所述第一N型二极管组中的多个N型二极管的正极存在交叠区域，在所述交叠区域打孔；
在最底层的金属层对数字地线进行布线，所述数字地线与所述第二N型二极管组中的多个N型二极管的正极存在交叠区域，在所述交叠区域打孔。
可选地，所述在最顶层的金属层对信号线进行布线，所述信号线分别与所述P型二极管组中的多个P型二极管的正极、所述第一N型二极管组中的多个N型二极管的负极以及所述第二N型二极管组中的多个N型二极管的负极存在交叠区域包括：
在最顶层金属层与所述P型二极管组、第一N型二极管组及第二N型二极管组存在交叠的区域沿纵向布置一根信号线。
可选地，所述在最底层的金属层对模拟电源线进行布线，所述模拟电源线与所述P型二极管组中的多个P型二极管的负极存在交叠区域包括：
在最底层金属层沿着所述P型二极管组中的多个P型二极管的负极轮廓布置所述模拟电源线。
可选地，所述在最底层的金属层对模拟地线进行布线，所述模拟地线与所述第一N型二极管组中的多个N型二极管的正极存在交叠区域包括：
在最底层金属层沿着所述第一N型二极管组中的多个N型二极管的正极轮廓布置所述模拟地线。
可选地，所述在最底层的金属层对数字地线进行布线，所述数字地线与所述第二N型二极管组中的多个N型二极管的正极存在交叠区域包括：
在最底层金属层沿着所述第二N型二极管组中的多个N型二极管的正极轮廓布置所述数字地线。
可选地，所述方法还包括：在次顶层的金属层对信号线进行布线，位于次顶层的信号线与最顶层的信号线形状一致。
可选地，所述方法还包括：在最底层金属层之上的一层或多层金属层分别对模拟电源线、模拟地线及数字地线进行布线，位于各金属层的模拟电源线与最底层的模拟电源线形状一致，位于各金属层的模拟地线与最底层的模拟地线形状一致，位于各金属层的数字地线与最底层的数字地线形状一致。
可选地，当所述模拟电源线、模拟地线及数字地线所在的最高层金属层与所述信号线所在的最低层金属层相邻时，位于最高层金属层的模拟电源线、模拟地线及数字地线不与所述信号线产生交叠区域。
通过本发明，将三个二极管组中的二极管水平布局，并利用顶层金属层对信号线AIO布线，同时利用底层金属层对电源线和地线布线，增大了信号线AIO与芯片衬底之间的距离，同时减小了信号线AIO与芯片衬底的正对面积，并减小了信号线AIO与电源线及地线的正对面积，与现有技术相比，能够降低模拟输入/输出单元中的信号线AIO上的寄生电容，更好地适应信号尤其是高频信号在模拟输入/输出单元的传输，从而改善模拟输入/输出单元乃至整个芯片的性能。
附图说明
图1为现有的模拟输入/输出单元的结构示意图；
图2为现有的信号线布线形式示意图；
图3为现有的电源线及地线布线形式示意图；
图4为本发明一实施例提供的模拟输入/输出单元的版图设计方法的流程图；
图5为本发明一实施例提供的模拟输入/输出单元的布局示意图；
图6为本发明一实施例提供的信号线布线形式示意图；
图7为本发明一实施例提供的电源线及地线布线形式示意图；
图8为本发明另一实施例提供的电源线及地线布线形式示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种模拟输入/输出单元的版图设计方法，适用于图1所示的模拟输入/输出单元，如图4所示，所述方法包括：
S11、纵向排列所述P型二极管组D1、第一N型二极管组D2及第二N型二极管组D3，所述P型二极管组D1中的多个P型二极管水平布局且负极相互连接，所述第一N型二极管组D2中的多个N型二极管水平布局且正极相互连接，所述第二N型二极管组D3中的多个N型二极管水平布局且正极相互连接。
为了体现出效果，便于与现有方案作比较，假设所述P型二极管组D1、第一N型二极管组D2及第二N型二极管组D3各包括五个二极管，如图5所示，将上述三个二极管组纵向排列，其中所述第二N型二极管组D3放在最上面，下面依次是P型二极管组D1、第一N型二极管组D2，需要说明的是，三个二极管组的排列顺序可以根据需要进行调整。
S12、在最顶层的金属层对信号线AIO进行布线，所述信号线AIO分别与所述P型二极管组D1中的多个P型二极管的正极、所述第一N型二极管组D2中的多个N型二极管的负极以及所述第二N型二极管组D3中的多个N型二极管的负极存在交叠区域，在各交叠区域打孔，以使信号线AIO能够与所述P型二极管组D1中的多个P型二极管的正极、所述第一N型二极管组D2中的多个N型二极管的负极以及所述第二N型二极管组D3中的多个N型二极管的负极连接。
图6是对图5所示模拟输入/输出单元进行信号线AIO布线的示意图，在最顶层金属层沿纵向布置一根信号线AIO。由于信号线AIO位于最顶层，增大了信号线AIO与芯片衬底之间的距离，比较图6和图2，假定图6中的顶层信号线AIO的线宽为W1，图2中的底层信号线AIO的每根竖向走线线宽为W2，
由于有5个二极管，共有5根竖向走线，则总线宽为5*W2，通常情况下W1＝3*W2，因此本发明的AIO布线面积与现有方法的AIO布线面积之比为W1/5W2＝0.6，从AIO的布线面积上来说，减小了40％的信号线AIO与芯片衬底的正对面积，基于以上两点，与现有技术相比，本发明能够减小信号线AIO上的寄生电容。可以看出来，各二极管组中的二极管数量越多，本发明的优势越明显。
优选地，为了增强信号传输效果，所述信号线AIO可以不止一层布线，通常在次顶层对信号线AIO再进行一次布线，所布信号线与最顶层的信号线形状一致。
S13、在最底层的金属层对模拟电源线进行布线，所述模拟电源线与所述P型二极管组中的多个P型二极管的负极存在交叠区域，在所述交叠区域打孔。
S14、在最底层的金属层对模拟地线进行布线，所述模拟地线与所述第一N型二极管组中的多个N型二极管的正极存在交叠区域，在所述交叠区域打孔。
S15、在最底层的金属层对数字地线进行布线，所述数字地线与所述第二N型二极管组中的多个N型二极管的正极存在交叠区域，在所述交叠区域打孔。
上述步骤中，S13至S15的前后顺序没有要求，可以调整。
进一步地，通常为了增加所述模拟电源线AVDD、模拟地线AVSS及数字地线VSS的面积，如图7所示，在最底层金属层沿着所述P型二极管组D1中的多个P型二极管的负极轮廓布置所述模拟电源线AVDD，在最底层金属层沿着所述第一N型二极管组D2中的多个N型二极管的正极轮廓布置所述模拟地线AVSS，在最底层金属层沿着所述第二N型二极管组D3中的多个N型二极管的正极轮廓布置所述数字地线VSS。这样所述模拟电源线AVDD可以完全覆盖所述P型二极管组D1中的多个P型二极管的负极，所述模拟地线AVSS可以完全覆盖所述第一N型二极管组D2中的多个N型二极管的正极，所述数字地线VSS可以完全覆盖所述第二N型二极管组D3中的多个N型二极管的正极。
一般情况下，假定三种二极管组包括二极管的数量都为N，则在本发明中，横向电源线及地线的数量为(N+1)*3，如果每条线宽为D，AIO的线宽为3W，则AIO走线与电源线及地线的正对面积为：
(N+1)X 3X D X 3W＝9DW(N+1)；
而在相同的二极管数量情况下，现有方法中，横向电源线及地线的数量也为(N+1)*3，如果每条线宽为D，AIO的线宽为W，数量为N，则AIO走线与电源线及地线的正对面积为：
(N+1)X 3X D X W X N＝3NDW(N+1)；
同时在本发明中，竖向电源线及地线与AIO走线之间不存在正对面积，而在现有方法中，位于正中的竖向电源线及地线与AIO之间会存在正对面积，假定横向电源线及地线之间的间距为0.5*D，则竖向电源线及地线增加的与AIO之间的正对面积为：
3N X W X 0.5X D＝1.5NWD；
因此，现有方法中，AIO走线与电源线及地线总的正对面积为：
3NDW(N+1)+1.5NWD＝3NDW(N+1.5)；
进而可以得到，本发明的AIO走线与电源线及地线的正对面积与现有方法的AIO走线与电源线及地线的正对面积之比为：
9DW(N+1)/3NDW(N+1.5)＝3(N+1)/N(N+1.5)。
以图7和图3为例，二极管数量为5，即N＝5，则3(N+1)/N(N+1.5)＝0.55，也就是说本发明的AIO走线与电源线及地线的正对面积与现有方法的AIO走线与电源线及地线的正对面积之比为0.55，减小了45％的正对面积，因此信号线AIO上的寄生电容也随之减小。
优选地，为了保证电源稳定，所述模拟电源线AVDD、模拟地线AVSS及数字地线VSS大多都是多层布线，在最底层金属层之上的一层或多层金属层分别对模拟电源线AVDD、模拟地线AVSS及数字地线VSS进行布线，位于各金属层的模拟电源线AVDD与最底层的模拟电源线AVDD形状一致，位于各金属层的模拟地线AVSS与最底层的模拟地线AVSS形状一致，位于各金属层的数字地线VSS与最底层的数字地线VSS形状一致。
特别地，如果所述模拟电源线AVDD、模拟地线AVSS及数字地线VSS所在的最高层金属层与所述信号线AIO所在的最低层金属层相邻时，位于最高层金属层的模拟电源线AVDD、模拟地线AVSS及数字地线VSS不与所述信号线AIO产生交叠区域。
以图7所示的模拟电源线AVDD、模拟地线AVSS及数字地线VSS为例，假设信号线AIO所在的最低层金属层为Mi层，所述模拟电源线AVDD、模拟地线AVSS及数字地线VSS所在的最高层金属层为Mi-1层，此时所述模拟电源线AVDD、模拟地线AVSS及数字地线VSS可以采取间断布线，不与所述信号线AIO产生交叠区域，实际效果如图8所示。这样做的目的，是为了增大信号线AIO与电源线及地线之间的距离，进一步减小寄生电容。
在实施本发明的过程中，发明人以28nm工艺，三种二极管组各包括5个二极管，7层金属走线为例，分别对本发明以及现有方法进行了仿真测试，其中本发明中信号线AIO线宽采用现有方法中AIO线宽的4倍，仿真结果显示，与现有技术相比，本发明实施例中的寄生电容只有原来的1/3。
综上所述，本发明实施例提供的模拟输入/输出单元的版图设计方法，增大了信号线AIO与芯片衬底之间的距离，减小了信号线AIO与芯片衬底的正对面积，同时减小了信号线AIO与电源线及地线的正对面积，并增大了信号线AIO与电源线及地线之间的距离，与现有技术相比，能够降低模拟输入/输出单元中的信号线AIO上的寄生电容，改善电路性能。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (8)

1.一种模拟输入/输出单元的版图设计方法，所述模拟输入/输出单元包括：P型二极管组、第一N型二极管组及第二N型二极管组，其中，所述P型二极管组包括并联的多个P型二极管，所述多个P型二极管的正极与信号线连接，负极与模拟电源线连接；所述第一N型二极管组包括并联的多个N型二极管，所述多个N型二极管的正极与模拟地线连接，负极与所述信号线连接；所述第二N型二极管组包括并联的多个N型二极管，所述多个N型二极管的正极与数字地线连接，负极与所述信号线连接，其特征在于，包括：
纵向排列所述P型二极管组、第一N型二极管组及第二N型二极管组，所述P型二极管组中的多个P型二极管水平布局且负极相互连接，所述第一N型二极管组中的多个N型二极管水平布局且正极相互连接，所述第二N型二极管组中的多个N型二极管水平布局且正极相互连接；
在最顶层的金属层对信号线进行布线，所述信号线分别与所述P型二极管组中的多个P型二极管的正极、所述第一N型二极管组中的多个N型二极管的负极以及所述第二N型二极管组中的多个N型二极管的负极存在交叠区域，在各交叠区域打孔；
在最底层的金属层对模拟电源线进行布线，所述模拟电源线与所述P型二极管组中的多个P型二极管的负极存在交叠区域，在所述交叠区域打孔；
在最底层的金属层对模拟地线进行布线，所述模拟地线与所述第一N型二极管组中的多个N型二极管的正极存在交叠区域，在所述交叠区域打孔；
在最底层的金属层对数字地线进行布线，所述数字地线与所述第二N型二极管组中的多个N型二极管的正极存在交叠区域，在所述交叠区域打孔。
2.根据权利要求1所述的方法，其特征在于，所述在最顶层的金属层对信号线进行布线，所述信号线分别与所述P型二极管组中的多个P型二极管的正极、所述第一N型二极管组中的多个N型二极管的负极以及所述第二N型二极管组中的多个N型二极管的负极存在交叠区域包括：
在最顶层金属层与所述P型二极管组、第一N型二极管组及第二N型二极管组存在交叠的区域沿纵向布置一根信号线。
3.根据权利要求1所述的方法，其特征在于，所述在最底层的金属层对模拟电源线进行布线，所述模拟电源线与所述P型二极管组中的多个P型二极管的负极存在交叠区域包括：
在最底层金属层沿着所述P型二极管组中的多个P型二极管的负极轮廓布置所述模拟电源线。
4.根据权利要求1所述的方法，其特征在于，所述在最底层的金属层对模拟地线进行布线，所述模拟地线与所述第一N型二极管组中的多个N型二极管的正极存在交叠区域包括：
在最底层金属层沿着所述第一N型二极管组中的多个N型二极管的正极轮廓布置所述模拟地线。
5.根据权利要求1所述的方法，其特征在于，所述在最底层的金属层对数字地线进行布线，所述数字地线与所述第二N型二极管组中的多个N型二极管的正极存在交叠区域包括：
在最底层金属层沿着所述第二N型二极管组中的多个N型二极管的正极轮廓布置所述数字地线。
6.根据权利要求1所述的方法，其特征在于，所述方法还包括：在次顶层的金属层对信号线进行布线，位于次顶层的信号线与最顶层的信号线形状一致。
7.根据权利要求1所述的方法，其特征在于，所述方法还包括：在最底层金属层之上的一层或多层金属层分别对模拟电源线、模拟地线及数字地线进行布线，位于各金属层的模拟电源线与最底层的模拟电源线形状一致，位于各金属层的模拟地线与最底层的模拟地线形状一致，位于各金属层的数字地线与最底层的数字地线形状一致。
8.根据权利要求7所述的方法，其特征在于，当所述模拟电源线、模拟地线及数字地线所在的最高层金属层与所述信号线所在的最低层金属层相邻时，位于最高层金属层的模拟电源线、模拟地线及数字地线不与所述信号线产生交叠区域。
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