CN101640411A - 基于rc触发的双通道静电放电保护电路 - Google Patents

Abstract

一种基于RC触发的双通道静电放电保护电路，由延迟产生单元、衬底触发单元、低压栅极触发单元、静电放电器件组成，当电源上出现正向静电放电时该保护电路中的延迟产生单元可以产生一个延迟脉冲，分别驱动衬底触发单元和低压栅极触发单元，由于衬底触发单元和低压栅极触发单元的共同作用，降低了静电放电器件的开启电压，提高了静电放电器件的开启速度，提升了静电放电器件的正向放电性能；而当电源线上出现负向静电放电时，将主要由静电放电器件的被短接的源极和衬底与漏极之间寄生的反向二极管放电，实现较好的负向静电压防护，而当电源正常上电和芯片正常工作时，本发明设计电路将保持关闭。

Description

基于RC触发的双通道静电放电保护电路

技术领域

本发明涉及一种集成电路静电放电保护电路，特别涉及一种低触发电压、高导通速度、高导通均匀性的基于RC触发的双通道静电放电保护电路，适用于在全芯片防护中的电源地间保护设计。

背景技术

静电放电即ESD(Electro-Static Discharge)是当今CMOS集成电路发展中最重要的可靠性问题之一，随着微电子技术的飞速发展，半导体器件特征尺寸大幅度缩小，各种先进工艺被大量采用，导致了ESD造成的危害越来越严重。据统计，集成电路40％以上的失效是由ESD引起的，因此增加了研发周期，增加了产品的研发成本，推迟了产品的上市时间，也可能缩短了产品的使用寿命，每年在业界造成数以百亿的损失，所以集成电路设计中通常要加入静电放电保护电路。

NMOS器件是一种常用的ESD保护器件，容易设计，工艺实现简单，并且因其回滞特性，实施在全芯片防护中具有良好的屏蔽性和较低的工作电压，加之衬底寄生的反向二极管，可以提供高效的双向的ESD路径。NMOS器件在高压静电作用下，大部分静电荷放电路径主要包括表面的沟道放电，和衬底寄生的NPN三极管放电，所以最有效的设计应该可以同时通过表面沟道和衬底寄生NPN放电，并努力提升其放电效率。目前常用的提高NMOS器件栅极沟道导通电流的触发电路结构包括如图1所示的栅耦合结构和图2所示的栅驱动结构，但是它们的栅极55被直接拉至与电源1相同的电平高度，由于栅极55比较薄弱，所以这可能导致栅氧击穿，即使没有击穿，栅氧上的高压也会引起放电器件静电防护能力的退化。所以，目前常用的基于NMOS器件的静电保护电路设计大多是采用衬底接地的方式，依靠衬底与漏极之间的寄生反向PN结反向雪崩击穿，然后触发整个寄生于漏极、衬底、源极之间的NPN进行开启放电，但是这种触发方式物理过程复杂、耗时长、开启电压高，越来越不适于大规模集成电路的全芯片静电放电防护设计。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种基于RC触发的双通道静电放电保护电路，该保护电路在不增加集成电路额外工艺的前提下，具有高电流放电效率、开启时间短、开启电压低，并且易于设计。

本发明的技术解决方案是：基于RC触发的双通道静电放电保护电路，其特征在于：由延迟产生单元、衬底触发单元、低压栅极触发单元和静电放电器件组成，延迟产生单元、衬底触发单元、低压栅极触发单元和静电放电器件并联后接于电源和地之间，延迟产生单元产生共用延迟脉冲同时提供给衬底触发单元和低压栅极触发单元，衬底触发单元产生衬底触发电平接至静电放电器件的衬底，低压栅极触发单元产生栅极触发电平接至静电放电器件的栅极，静电放电器件的漏极接电源，静电放电器件的源极接地。

所述的延迟产生单元由耗尽型PMOS器件和电容组成，耗尽型PMOS器件和电容串联后接于电源和地之间，耗尽型PMOS器件的源极和衬底接电源，栅极接地，漏极接电容，耗尽型PMOS器件的漏极与电容的连接点构成输出端用于输出延迟脉冲。

所述的电容由耗尽型NMOS器件组成，耗尽型NMOS器件的栅极接地，源极、衬底和漏极短接在一起接至延迟产生单元中耗尽型PMOS器件的漏极。

所述的衬底触发单元由耗尽型PMOS器件和耗尽型NMOS器件串联而成，耗尽型PMOS器件的栅极和耗尽型NMOS器件的栅极相连接形成衬底触发单元的输入端，耗尽型PMOS器件的漏极和耗尽型NMOS器件的漏极相连接形成衬底触发单元的输出端，耗尽型PMOS器件的源极和衬底接电源，耗尽型NMOS器件的源极和衬底接地。

所述的低压栅极触发单元由耗尽型PMOS器件、电阻和二极管组成，电阻与二极管并联后与耗尽型PMOS器件串联接在电源和地之间，耗尽型PMOS的栅极作为低压栅极触发单元的输入端，衬底和源极接电源，漏极接电阻和二极管，漏极、电阻和二极管的连接点形成低压栅极触发单元的输出端。

所述的静电放电器件为多插指型结构的NMOS器件，P-衬底包括条形和环形两部分，环形衬底位于条形衬底的四周，条形衬底的两侧相邻的N⁺区域为源极，源极两侧比邻的为栅极，在两个栅极之间的N⁺区域为漏极。

本发明与现有技术相比的有益效果是：本发明由延迟产生单元、衬底触发单元、低压栅极触发单元、静电放电器件并联后接在电源和地之间构成。当电源线上出现正向静电放电时该保护电路中的延迟产生单元可以产生一个延迟脉冲，分别驱动衬底触发单元和低压栅极触发单元，低压栅极触发单元电路可以向静电放电器件的栅极输出一个低电压，此电压可以触发静电放电器件栅极下快速形成导电沟道，提高表面导电效率，同时静电放电器件的栅极电压并不会被拉至与电源相同的电位水平，从而可以有效的避免静电放电器件的栅极被高静电压击穿的风险，也解决了高栅极电压引起的静电防护能力退化的问题；衬底触发单元向静电放电器件的衬底提供电流驱动能力，迅速提升衬底电压，快速开启寄生NPN，改变了常规的依赖衬底雪崩击穿原理触发寄生NPN开启的机制，加速了寄生NPN的开启速度，降低了静电放电器件的开启电压，从而提高静电放电效率；由于衬底触发单元和低压栅极触发单元的共同作用，降低了静电放电器件的开启电压，提高了静电放电器件的开启速度，保证了放电器件在整个宽度上可以实现理想的放电均匀性，提升了静电放电器件的正向放电性能；而当电源线上出现负向静电放电时，将主要由静电放电器件的被等势短接的源极和衬底与漏极之间寄生的高鲁棒性反向二极管放电，从而在全芯片静电放电防护设计中可以用较小的版图面积实现较高的双向静电放电防护能力；而当电源正常上电和芯片正常工作时，本发明设计电路将保持关闭。本发明采用了双通道的触发机制，优化了触发电路，在表面沟道和衬底都可以实现较高的放电效率，并且采用共用模块设计，节约版图面积以节约成本。

附图说明

图1为现有技术中的栅极耦合电路结构示意图；

图2为现有技术中的栅极驱动电路结构示意图。

图3为本发明的电路结构图；

图4为本发明延迟产生单元的电路结构图；

图5为图4中的电容结构图；

图6为本发明低压栅极触发单元的电路结构图；

图7为传统二极管结构版图俯视图；

图8为图6中的二极管版图俯视结构图；

图9为本发明衬底触发单元的电路结构图；

图10为本发明静电放电器件的版图俯视结构图。

具体实施方式

下面结合附图和具体实施例对本发明做进一步详细的说明：

如图3所示，本发明由延迟产生单元3、衬底触发单元4、低压栅极触发单元5和静电放电器件6组成，静电放电器件采用NMOS器件。延迟产生单元3、衬底触发单元4、低压栅极触发单元5和静电放电器件6并联后接在电源1和地2之间。因为衬底触发单元4、低压栅极触发单元5都需要一定的延迟脉冲驱动，而这两个驱动脉冲的延迟时间都对应于ESD过程的放电时间，所以衬底触发单元4、低压栅极触发单元5可以采用相同的时间延迟，因此在本发明中，采取利用延迟产生单元3产生共用延迟脉冲同时提供给衬底触发单元4和低压栅极触发单元5使用，以节约版图面积。然后衬底触发单元4产生衬底触发电平接至静电放电器件6的衬底604，低压栅极触发单元5产生栅极触发电平接至静电放电器件6的栅极601。当正向ESD电压出现在电源1上时，延迟产生单元3可以产生一个宽度与ESD过程时间相近的脉冲，分别经衬底触发单元4、低压栅极触发单元5作用于静电放电器件6，由于静电放电器件6的栅极601和衬底604的双通道触发机制，静电放电器件6被快速开启，开启电压被大幅降低，并提高了其中通过的电流密度，ESD泄放完成后，该放电器件6将在触发电路的控制下被关闭；而当负向ESD电压出现在电源上时，静电放电器件6由于其源极603和衬底604具有相同的电势，共同构成了二极管的阳极，而静电放电器件6的漏极602则构成了二极管的阴极，因为二极管本身具有良好的导通效率，所以此时可以实现较好的负向静电压防护。而由于电源正常上电速度通常比较慢，所以在电源正常上电和电路正常工作状态下，该静电放电器件6将始终保持关闭状态。

如图4所示，延迟产生单元3由等效电阻和电容串联后接在电源1和地2之间，等效电阻是由耗尽型PMOS器件301构成，电容则由多晶电容302制成。耗尽型PMOS器件301的衬底306和源极303皆短接至电源1，而漏极305接至电容302，栅极304短接至地2，这样可以保证在电源1和地2间出现电压差时，该PMOS器件是常通状态，因为该PMOS器件被设计成倒比管形式，即其长远远大于宽，所以其通过电流非常小，可以忽略不计，认为是理想的大电阻，而且占用非常小的版图面积。PMOS器件301的漏极305和电容302的连接点构成输出端307用于输出延迟脉冲。当电源1出现ESD电压时，由于本单元的延迟特性，输出节点307上在一定时间内将首先保持与地2相同的电势水平，而后将慢慢变化成与电源1相同的电势水平。

如图5所示，延迟产生单元电路中电容由耗尽型NMOS器件形成，该NMOS器件的源极312、衬底313和漏极311短接在一起形成该电容的一个电极315，接至延迟产生单元3中的PMOS器件的漏极，而其栅极310则为该电容的另一个电极314，直接接地2。

如图6显示了本发明中低压栅极触发单元的示意图，包括耗尽型PMOS器件501、电阻502和二极管503组成，其主要功能是由接收端509接收由延迟产生单元产生的延迟脉冲经本单元作用后形成驱动电压经输出端504输出至静电放电器件6的栅极，以控制静电放电器件6栅极的开启与关闭。PMOS器件501的栅极506构成该单元的输入端509，衬底508和源极505接电源，漏极507接电阻502和二极管503，漏极507、电阻502和二极管503的连接点形成该单元的输出端504。当低电平脉冲出现在输入端509时，PMOS器件501开启导通，输出端504电位将被抬高，但是由于电阻502和二极管503的作用，输出端504的电位会被限制在一个合理的水平，从而实现了对静电放电器件6的栅极的有效触发开启，同时又把对静电放电器件6的栅极可能造成击穿的风险降到最低。当高电平出现在本单元的输入端509时，PMOS器件501保持关闭，本单元输出端504保持低电平，ESD器件6的栅极沟道保持关闭。

如图7为传统二极管版图俯视图，在P^-衬底515中，制作N阱(Nwell)516，然后由单块P⁺517和环形N⁺518形成平面二极管。因为在二极管体内，电流将主要经过P⁺/N⁺之间的纵向侧壁流通，所以参考该俯视图，二极管P⁺517/N⁺518图形中相接壤的四边侧壁周长决定了此二极管的电流容纳能力。

如图8为图6所示的本发明的低压栅极触发单元中的二极管的版图俯视示意图，在P^-型衬底材料514上，该二极管由P⁺512和N⁺513相互交叉隔离，制作在N阱(Nwell)511(Nwell为N-type阱，指图8的虚线部分)中形成。显然采用图8的版图设计方法，改善原来的传统二极管单块设计方法，在相同的版图面积上，改善为多插指型的设计，其放电周长被显著增加，所以在没有增加版图面积的情况下，其放电能力被大幅度提升。

如图9所示，衬底触发单元采用耗尽型PMOS器件401和耗尽型NMOS器件402构成，耗尽型PMOS器件401和耗尽型NMOS器件402串联在电源1、地2之间。PMOS器件401的栅极405、NMOS器件402的栅极409接在一起形成本单元的输入端403，PMOS器件401的漏极407、NMOS器件402的漏极410接在一起形成本单元的输出端404，PMOS器件401的源极406接至电源1、NMOS器件402的源极411接至地2。在延迟产生单元的控制下，当输入端403引进低电压时，其输出端404将输出高电压，触发静电放电器件6的衬底电位升高，从而衬底寄生的NPN将开启放电；而当输入端403引进高电压时，其输出端404将输出低电压，静电放电器件6的衬底保持低电平，导电通道保持关闭。

如图10为本发明中静电放电器件的版图俯视图，为节约版图面积，提高其放电效率，该NMOS器件被设计成多插指型结构，图中显示了其栅极601、衬底604、源极603和漏极602的相对位置及尺寸关系，其中P-衬底604包括条形和环形两部分，条形衬底604两侧相邻的N⁺区域为该器件的源极603，而再向两侧比邻的Poly结构是该器件的栅极601，而在两个栅极601之间的N⁺区域为该器件的漏极602，605为源极603的接触孔，606为漏极602的接触孔。漏接触孔606到栅极601的距离要大于源接触孔605到栅极601的距离，所以在本图中漏极602的面积要大于源极603的面积。另外由于多插指型衬底604的加入，在每个NMOS多插指型衬底604都会有相同的等效电阻，从而可以形成相同的寄生NPN，促进了全部的插指可以同时开启放电，因此在整个器件内都可以实现较好的导通均匀性。

本发明未详细描述内容为本领域技术人员公知技术。

Claims (6)

1、基于RC触发的双通道静电放电保护电路，其特征在于：由延迟产生单元(3)、衬底触发单元(4)、低压栅极触发单元(5)和静电放电器件(6)组成，延迟产生单元(3)、衬底触发单元(4)、低压栅极触发单元(5)和静电放电器件(6)并联后接于电源(1)和地(2)之间，延迟产生单元(3)产生共用延迟脉冲同时提供给衬底触发单元(4)和低压栅极触发单元(5)，衬底触发单元(4)产生衬底触发电平接至静电放电器件(6)的衬底(604)，低压栅极触发单元(5)产生栅极触发电平接至静电放电器件(6)的栅极(601)，静电放电器件(6)的漏极(602)接电源(1)，静电放电器件(6)的源极(603)接地(2)。

2、根据权利要求1所述的基于RC触发的双通道静电放电保护电路，其特征在于：所述的延迟产生单元(3)由耗尽型PMOS器件(301)和电容(302)组成，耗尽型PMOS器件(301)和电容(302)串联后接于电源(1)和地(2)之间，耗尽型PMOS器件(301)的源极(303)和衬底(306)接电源(1)，栅极(304)接地(2)，漏极(305)接电容(302)，耗尽型PMOS器件(301)的漏极(305)与电容(302)的连接点构成输出端(307)用于输出延迟脉冲。

3、根据权利要求2所述的基于RC触发的双通道静电放电保护电路，其特征在于：所述的电容(302)由耗尽型NMOS器件组成，耗尽型NMOS器件的栅极(314)接地(2)，源极(312)、衬底(313)和漏极(311)短接在一起接至延迟产生单元(3)中耗尽型PMOS器件(301)的漏极(305)。

4、根据权利要求1所述的基于RC触发的双通道静电放电保护电路，其特征在于：所述的衬底触发单元(4)由耗尽型PMOS器件(401)和耗尽型NMOS器件(402)串联而成，耗尽型PMOS器件(401)的栅极(405)和耗尽型NMOS器件(402)的栅极(409)相连接形成衬底触发单元(4)的输入端(403)，耗尽型PMOS器件(401)的漏极(407)和耗尽型NMOS器件(402)的漏极(410)相连接形成衬底触发单元(4)的输出端(404)，耗尽型PMOS器件(401)的源极(406)和衬底(408)接电源(1)，耗尽型NMOS器件(402)的源极(411)和衬底(412)接地(2)。

5、根据权利要求1所述的基于RC触发的双通道静电放电保护电路，其特征在于：所述的低压栅极触发单元(5)由耗尽型PMOS器件(501)、电阻(502)和二极管(503)组成，电阻(502)与二极管(503)并联后与耗尽型PMOS器件(501)串联接在电源(1)和地(2)之间，耗尽型PMOS(501)的栅极(506)作为低压栅极触发单元(5)的输入端(509)，衬底(508)和源极(505)接电源(1)，漏极(507)接电阻(502)和二极管(503)，漏极(507)、电阻(502)和二极管(503)的连接点形成低压栅极触发单元(5)的输出端(504)。

6、根据权利要求1所述的基于RC触发的双通道静电放电保护电路，其特征在于：所述的静电放电器件(6)为多插指型结构的NMOS器件，P^-衬底(604)包括条形和环形两部分，环形衬底(604)位于条形衬底(604)的四周，条形衬底(604)的两侧相邻的N⁺区域为源极(603)，源极(603)两侧比邻的为栅极(601)，在两个栅极(601)之间的N⁺区域为漏极(602)。

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