CN109286181A - 电源钳位esd保护电路 - Google Patents

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Abstract

本发明公开了一种电源钳位ESD保护电路，所述电源钳位ESD保护电路包含：触发模块和泄放模块；泄放模块包括泄放晶体管单元，泄放晶体管单元包含第一NMOS晶体管和开关模块；触发模块包含触发单元，所述触发单元包含电压输出端，所述电压输出端与所述第一NMOS晶体管的栅极连接，用于控制所述第一NMOS晶体管的导通或截止；开关模块用于在接地端的电平高于电源端的电平时导通，以将第一NMOS晶体管的栅极与源极短接。本发明使用较低的成本，对用于ESD保护的电源钳位电路进行改进，在负向静电释放中也能产生较强的电荷释放通路，起到完善的ESD保护功能。

Description

电源钳位ESD保护电路
技术领域
本发明属于ESD(Electro-Static Discharge，静电释放)保护领域，尤其涉及一种电源钳位ESD保护电路。
背景技术
全芯片ESD保护设计策略要求针对不同芯片管脚间的不同冲击模式都能提供低阻的泄放通路，电源钳位(power clamp)ESD保护电路是实现这一功能的关键模块。图1是一个常见的电源钳位电路，主要分为触发模块101和泄放模块102，泄放模块102由一个第一NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)晶体管M1构成。触发模块101中包含的反相器(INV1，INVn等)的数量为奇数。在正常工作中，A点(即第一NMOS晶体管M1的栅极)处于低电平，第一NMOS晶体管M1处于截止状态。触发模块101还包含电阻R和电容C，由该电阻R和电容C组成RC电路(Resistance-Capacitance Circuit)。
本发明中，将从电源端VDD到接地端GND的静电释放称为“正向静电释放”，例如，发生ESD事件时，在芯片VDD管脚处会瞬间积累大量的正电荷(本发明中称之为“正向ESD事件”)，如果此时没有合适的释放通路，电源端VDD对接地端GND就会产生异常的正向的高压使得内部电路损毁，而如果此时有合适的释放通路，就会发生“正向静电释放”，使得电源端VDD对接地端GND之间的电压被钳制在合适的位置而不至于造成内部电路的损坏；类似的，将从接地端GND到电源端VDD的静电释放称为“负向静电释放”，例如，当发生ESD事件时，在芯片VDD管脚处会瞬间积累大量的负电荷(本发明中称之为“负向ESD事件”)，如果没有合适的释放通路，接地端GND对电源端VDD就会产生异常的正向的高压，即，接地端GND电平高于电源端VDD电平，此时，如果有合适的释放通路，会发生“负向静电释放”，使得接地端GND对电源端VDD之间的电压被钳制在合适的位置而不至于造成内部电路的损坏。以图1所示电源钳位电路为例，当发生ESD事件时，电源端VDD的电压上升，于是反相器INVn中的PMOS晶体管导通，则A点与电源端VDD连通，处于高电平，于是NMOS晶体管M1导通，形成从电源端VDD到接地端GND的电荷释放通路，从而起到ESD保护的功能。
但是，如图1所示的电源钳位电路，当产生负向ESD事件时，NMOS晶体管M1只能通过衬底与漏极形成的PN结来泄放电荷，显然PN结泄放电荷的能力较弱，尤其是在一些SOI(Silicon-On-Insulator)工艺中，T-Gate(T型栅)结构的MOS管使得衬底很小，这种情况下只能产生较弱的电荷释放通路，故无法起到有效的ESD保护功能。
发明内容
本发明要解决的技术问题是现有技术中用于ESD保护的电源钳位电路，在产生负向ESD事件时，只能产生很弱的电荷释放通路，无法起到有效的ESD保护功能的缺陷，提供一种电源钳位ESD保护电路。
本发明通过以下技术方案解决上述技术问题：一种电源钳位ESD保护电路，所述电源钳位ESD保护电路包含：触发模块和泄放模块；所述泄放模块包括泄放晶体管单元，所述泄放晶体管单元包含第一NMOS晶体管和开关模块，所述开关模块包含第一开关电极、第二开关电极，所述第一开关电极与所述第一NMOS晶体管的源极连接，所述第二开关电极与所述第一NMOS晶体管的栅极连接；
所述触发模块包含触发单元，所述触发单元包含电压输出端，所述电压输出端与所述第一NMOS晶体管的栅极连接，用于控制所述第一NMOS晶体管的导通或截止，所述触发单元的高电平端与电源端连接，所述触发单元的低电平端与所述接地端连接；
所述第一NMOS晶体管的漏极与所述电源端连接，所述第一NMOS晶体管的源极与所述接地端连接，所述开关模块用于在所述接地端的电平高于所述电源端的电平时导通，以将所述第一NMOS晶体管的栅极与源极短接。
较佳地，所述泄放晶体管单元还包含第一电阻、第一二极管，所述第一电阻的两端分别与所述第一NMOS晶体管的源极和基极连接，所述第一二极管的正极与所述第一NMOS晶体管的基极连接，所述第一二极管的负极与所述第一NMOS晶体管的漏极连接。
较佳地，所述开关模块包含第二NMOS晶体管，所述第一开关电极为所述第二NMOS晶体管的源极，所述第二开关电极为所述第二NMOS晶体管的漏极，所述第二NMOS晶体管的栅极与所述接地端连接。
较佳地，所述开关模块包含PMOS晶体管，所述第一开关电极为所述PMOS晶体管的漏极，所述第二开关电极为所述PMOS晶体管的源极，所述PMOS晶体管的栅极与所述电源端连接。
较佳地，所述开关模块包含第二二极管，所述第一开关电极为所述第二二极管的正极，所述第二开关电极为所述第二二极管的负极。
较佳地，所述触发单元包含第二电阻、第一电容单元、第一逻辑控制电路；所述第一逻辑控制电路包括反相器串联单元，所述反相器串联单元中依次串联的反相器的数量为奇数；
所述第二电阻的两端分别与所述电源端和所述反相器串联单元的输入端连接，所述第一电容单元的两端分别与所述反相器串联单元的输入端和所述接地端连接；
所述反相器串联单元的输出端为所述电压输出端，所述反相器的电源端与所述电源端连接，所述反相器的接地端与所述接地端连接。
较佳地，所述触发单元包含第二电阻、第一电容单元、第二逻辑控制电路；所述第二逻辑控制电路包括反相器串联单元，所述反相器串联单元中依次串联的反相器的数量为偶数；
所述第二电阻的两端分别与所述接地端和所述反相器串联单元的输入端连接，所述第一电容单元的两端分别与所述反相器串联单元的输入端和所述电源端连接；
所述反相器串联单元的输出端为所述电压输出端，所述反相器的电源端与所述电源端连接，所述反相器的接地端与所述接地端连接。
较佳地，当所述开关模块包含所述PMOS晶体管时，所述PMOS晶体管的栅极与一目标反相器的输出端连接，所述目标反相器的输出端与所述电压输出端同相。
较佳地，当所述开关模块包含所述PMOS晶体管时，所述PMOS晶体管的栅极与一目标反相器的输出端连接，所述目标反相器的输出端与所述电压输出端同相。
较佳地，所述电源钳位ESD保护电路包括多个电路子单元，所述多个电路子单元按照输入电压由高到低的顺序依次级联；
每一级所述电路子单元均包含所述泄放晶体管单元、所述触发单元，所述电压输出端与所述第一NMOS晶体管的栅极连接，用于控制所述第一NMOS晶体管的导通或截止；
各级所述电路子单元中的所述泄放晶体管单元依次串联，形成所述泄放模块；各级所述电路子单元中的所述触发单元依次级联，形成所述触发模块；
在最高级的所述电路子单元中，所述触发单元的高电平端与所述电源端连接，所述第一NMOS晶体管的漏极与所述电源端连接；
在最低级的所述电路子单元中，所述触发单元的低电平端与所述接地端连接，所述第一NMOS晶体管的源极与所述接地端连接；
在任意两级相邻的所述电路子单元中，上一级所述电路子单元中的所述第一NMOS晶体管的源极与下一级所述电路子单元中的所述第一NMOS晶体管的漏极连接。
较佳地，所述电源钳位ESD保护电路包括多个电路子单元，所述多个电路子单元按照输入电压由高到低的顺序依次级联；
每一级所述电路子单元均包含所述泄放晶体管单元、所述触发单元，所述电压输出端与所述第一NMOS晶体管的栅极连接，用于控制所述第一NMOS晶体管的导通或截止；
对于最高级的电路子单元，包括分压单元、所述第二电阻、第一电容元件、所述反相器串联单元、泄放晶体管单元；所述分压单元包括分压高电平端和分压低电平端；
对于除所述最高级的电路子单元之外的其他各级电路子单元，均包括所述分压单元、第一电容元件、所述反相器串联单元、所述泄放晶体管单元；所述分压单元包括分压高电平端和分压低电平端；
最高级电路子单元到最低级电路子单元中的所述第一电容元件依次串联构成所述第一电容单元，最高级电路子单元到最低级电路子单元中的所述反相器串联单元依次连接构成所述第一逻辑控制电路，最高级电路子单元到最低级电路子单元中的所述泄放晶体管单元依次串联构成所述泄放模块；
每一级的电路子单元中的所述分压单元的分压低电平端均与所述反相器的接地端连接，每一级的电路子单元中的所述第一NMOS晶体管的栅极与所述反相器串联单元的输出端连接；
对于最高级电路子单元，所述分压单元的分压高电平端与所述电源端连接，所述反相器的电源端与所述电源端连接，所述第二电阻的两端分别与所述电源端和所述反相器串联单元的输入端连接，所述第一电容元件的两端分别与所述反相器串联单元的输入端和所述分压单元的分压低电平端连接，所述第一NMOS晶体管的漏极与所述电源端连接；
对于最低级电路子单元，所述分压单元的分压低电平端与所述接地端连接，所述反相器的接地端与所述接地端连接，所述第一NMOS晶体管的源极与所述接地端连接；
对于任意相邻两级电路子单元，上一级电路子单元的所述分压单元的分压低电平端与下一级电路子单元的所述分压单元的分压高电平端连接，上一级电路子单元的反相器串联单元的输出端与下一级电路子单元的反相器串联单元的电源端连接，上一级电路子单元的所述第一NMOS晶体管的源极均与下一级电路子单元的所述第一NMOS晶体管的漏极连接。
较佳地，当所述开关模块包含所述PMOS晶体管时，所述PMOS晶体管的栅极与同级的电路子单元中的一目标反相器的输出端连接，所述目标反相器的输出端与所述同级的电路子单元中的反相器串联单元的输出端同相。
较佳地，当所述开关模块包含所述PMOS晶体管时，
对于最高级的所述电路子单元，所述PMOS晶体管的栅极与所述电源端连接；
对于除最高级以外的其他各级所述电路子单元，所述PMOS晶体管的栅极与上一级的电路子单元中的一目标反相器的输出端连接，所述目标反相器的输出端与所述上一级的电路子单元中的反相器串联单元的输出端同相。
较佳地，所述泄放晶体管单元还包含第一电阻、第一二极管，所述第一电阻的两端分别与所述第一NMOS晶体管的源极和基极连接，所述第一二极管的正极与所述第一NMOS晶体管的基极连接，所述第一二极管的负极与所述第一NMOS晶体管的漏极连接。
本发明的积极进步效果在于：本发明的电源钳位ESD保护电路在负向静电释放中也能产生有效的电荷释放通路，起到良好的ESD保护功能。
附图说明
图1为现有技术中，一种用于ESD保护的电源钳位电路的示意图。
图2为本发明实施例1的电源钳位ESD保护电路的示意图。
图3为本发明实施例2的电源钳位ESD保护电路的示意图。
图4为本发明实施例3的电源钳位ESD保护电路的示意图。
图5为本发明实施例4的电源钳位ESD保护电路的示意图。
图6为本发明实施例5的电源钳位ESD保护电路的示意图。
图7为本发明实施例6的电源钳位ESD保护电路的示意图。
图8为本发明实施例7的电源钳位ESD保护电路的示意图。
图9为本发明实施例8的电源钳位ESD保护电路的示意图。
图10为本发明实施例9的电源钳位ESD保护电路的示意图。
图11为本发明实施例10的电源钳位ESD保护电路的示意图。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
实施例1
本实施例的电源钳位ESD保护电路，如图2所示，包含：触发模块101和泄放模块102；泄放模块102包括泄放晶体管单元103，泄放晶体管单元103包含第一NMOS晶体管M1和开关模块(如图2所示较佳实施例中，所述开关模块包含PMOS晶体管Mp)，开关模块包含第一开关电极、第二开关电极，第一开关电极与第一NMOS晶体管M1的源极连接，第二开关电极与第一NMOS晶体管M1的栅极连接；
触发模块101包含触发单元104，触发单元104用于为第一NMOS晶体管M1输出偏置电压，控制第一NMOS晶体管M1的导通或截止，以控制所述开关模块的导通或断开；触发单元104包含电压输出端105，第一NMOS晶体管M1的栅极与电压输出端105连接，触发单元104的高电平端106与电源端VDD连接，触发单元104的低电平端107与接地端GND连接；
第一NMOS晶体管M1的漏极与电源端VDD连接，第一NMOS晶体管M1的源极与接地端GND连接，开关模块用于在接地端GND的电平高于电源端VDD的电平时(即发生负向ESD事件时)导通，以将第一NMOS晶体管M1的栅极与源极短接。
作为一种较佳的实施例，如图2所示，本实施例的电源钳位ESD保护电路的开关模块包含PMOS晶体管Mp，所述第一开关电极为PMOS晶体管Mp的漏极，所述第二开关电极为PMOS晶体管Mp的源极，PMOS晶体管Mp的栅极与电源端VDD连接。
在正常状态下，A点处于低电平(与接地端GND的电平基本相同)，第一NMOS晶体管M1和PMOS晶体管Mp均处于截止状态。当发生负向ESD事件时，当由于静电荷聚集，在接地端GND与电源端VDD产生了异常的电压(接地端GND电平高于电源端VDD电平)，此时PMOS晶体管Mp的漏极(因为此时PMOS晶体管Mp的漏极接高电平，而PMOS晶体管Mp的源极接低电平，故此时PMOS晶体管Mp漏极实际作用为“源极”)与PMOS晶体管Mp的栅极的电平差大于PMOS晶体管Mp导通的阈值电压，于是PMOS晶体管Mp导通，A点被拉高至接近此时接地端GND电平的高电平，由于该高电平与此时电源端VDD的电平差大于第一NMOS晶体管M1导通的阈值电压，因此第一NMOS晶体管M1导通，从而形成从接地端GND至电源端VDD的电荷释放路径，从而起到ESD保护的作用。
作为一种较佳的实施例，如图2所示，本实施例的电源钳位ESD保护电路的触发单元104包含第二电阻R2、第一电容单元(第一电容单元包含第一电容元件，如图2所示，该第一电容元件为电容C)、第一逻辑控制电路109；第一逻辑控制电路109包括由反相器INV1～反相器INVn组成的反相器串联单元，所述反相器串联单元中依次串联的反相器的数量为奇数；第二电阻R2的两端分别与电源端VDD和第一逻辑控制电路109的输入端(即E点)连接，电容C的两端分别与第一逻辑控制电路109的输入端(即E点)和接地端GND连接；第一逻辑控制电路109的输出端为电压输出端105，所述反相器的电源端110与电源端VDD连接，所述反相器的接地端111与接地端GND连接。在正常状态下，第一逻辑控制电路109的输入端(即E点)处于高电平(接近电源端VDD的电平)，因为所述反相器串联单元中依次串联的反相器的数量为奇数，故A点电平为低电平，第一NMOS晶体管M1和PMOS晶体管Mp均处于截止状态。关于发生ESD事件时的状况，此处不再赘述。
实施例2
本实施例的电源钳位ESD保护电路与实施例1的电源钳位ESD保护电路基本相同，其区别在于，本实施例电源钳位ESD保护电路的触发单元104中的第二电阻R2与第一电容单元的位置相互交换，且反相器串联单元中包含的反相器的数量不同。如图3所示，触发单元104包含第二电阻R2、电容C、第二逻辑控制电路112；第二逻辑控制电路112包括由反相器INV1～反相器INVm组成的反相器串联单元，所述反相器串联单元中依次串联的反相器的数量为偶数；第二电阻R2的两端分别与接地端GND和第二逻辑控制电路112的输入端连接，电容C的两端分别与第二逻辑控制电路112的输入端和电源端VDD连接；第二逻辑控制电路112的输出端为电压输出端105，所述反相器的电源端110与电源端VDD连接，所述反相器的接地端111与接地端GND连接。在正常状态下，第二逻辑控制电路112的输入端(即E点)处于低电平(接近接地端GND的电平)，因为所述反相器串联单元中依次串联的反相器的数量为偶数(反相器的数量可以为0，即不使用反相器)，故A点电平为低电平。
本实施例的电源钳位ESD保护电路的工作原理与实施例1类似，不再赘述。
实施例3
本实施例的电源钳位ESD保护电路与实施例1基本相同，其区别在于，如图4所示，PMOS晶体管Mp的栅极连接的位置不同。PMOS晶体管Mp的栅极与一目标反相器的输出端连接，所述目标反相器的输出端与电压输出端105同相(其中包含PMOS晶体管Mp的栅极与电压输出端105连接的情形)，即所述目标反相器的输出端与电压输出端105间隔偶数个反相器。由此种连接方式产生的偏置电压使得PMOS晶体管Mp在正常情况下处于截止状态，而在发生负向ESD事件时导通，从而将第一NMOS晶体管M1的源极与栅极短接。
本实施例的电源钳位ESD保护电路的工作原理与实施例1类似，不再赘述。
实施例4
本实施例的电源钳位ESD保护电路与实施例1基本相同，其区别在于，如图5所示，本实施例的电源钳位ESD保护电路中的第一电容元件采用MOS电容(由MOS元件构成的电容元件)Mcap实现，可以有效节省电路版图面积。本领域技术人员能够想到的其他电容元件，均可作为本实施例的电源钳位ESD保护电路中的第一电容元件的实现方式，均属于本发明的保护范围，在此不再一一列举。
实施例5
本实施例的电源钳位ESD保护电路与前述实施例的电源钳位ESD保护电路的区别在于，如图6所示，本实施例的电源钳位ESD保护电路中的触发单元104的结构不同。本实施例的电源钳位ESD保护电路中的触发单元104的结构已被现有技术公开，具体工作原理在此不再赘述。
实施例6
本实施例的电源钳位ESD保护电路与前述实施例的电源钳位ESD保护电路的区别在于，如图7所示，本实施例的电源钳位ESD保护电路中的触发单元104的结构不同，其中，二极管串联结构118由二极管Dn1～二极管Dnx串联组成，其中二极管的数量可以为1、2、3等正整数，也可以为0(即触发单元104中不包含该二极管串联结构118)。本实施例的电源钳位ESD保护电路中的触发单元104的结构已被现有技术公开，具体工作原理在此不再赘述。
触发单元104具有多种不同结构，以上列举几个较佳实施例，按照本领域技术人员的知识和能力，凡在电源钳位电路中用于为第一NMOS晶体管M1提供偏置电压，控制第一NMOS晶体管M1的导通或截止的电路，均属于本发明的电源钳位ESD保护电路中的触发单元104。
本领域技术人员能够理解，第二电阻R2可以为MOS电阻(由MOS元件构成的电阻元件)等各种电阻性元件，第一电容单元可以为MOS电容等各种电容性元件，而不仅限于实施例中所示元件。
实施例7
本实施例的电源钳位ESD保护电路与实施例1的电源钳位ESD保护电路的区别在于，如图8所示，本实施例的电源钳位ESD保护电路的泄放晶体管单元103还包含第一电阻R1、第一二极管D1，第一电阻R1的两端分别与第一NMOS晶体管M1的源极和基极连接，第一二极管D1的正极与第一NMOS晶体管M1的基极连接，第一二极管D1的负极与第一NMOS晶体管M1的漏极连接。
第一NMOS晶体管M1的基极与漏极通过第一二极管D1相连，第一NMOS晶体管M1的基极与源极通过第一电阻R1相连，这样可以保证无论发生正向ESD事件还是负向ESD事件时，第一NMOS晶体管M1的基极电平都低于栅极的电平，从而保证第一NMOS晶体管M1的漏极和源极之间形成导电沟道。
本领域技术人员能够理解，第一电阻R1可以为MOS电阻等各种电阻性元件。
实施例8
本实施例的电源钳位ESD保护电路与前述实施例的电源钳位ESD保护电路的区别在于，如图9所示，本实施例的电源钳位ESD保护电路中泄放晶体管单元103的开关模块使用的元器件不同。
如图9所示，该电源钳位ESD保护电路中的开关模块包含第二二极管D2，所述第一开关电极为第二二极管D2的正极，所述第二开关电极为第二二极管D2的负极。当发生负向ESD事件时，接地端GND电平高于电源端VDD电平，更高于A点电平，第二二极管D2导通，A点被拉高至接近接地端GND电平的高电平，由于该电平与此时电源端VDD的电平差大于第一NMOS晶体管M1导通的阈值电压，因此第一NMOS晶体管M1导通，从而形成从接地端GND至电源端VDD的电荷释放路径，从而起到ESD保护的作用。
实施例9
本实施例的电源钳位ESD保护电路与前述实施例的电源钳位ESD保护电路的区别在于，如图10所示，本实施例的电源钳位ESD保护电路中泄放晶体管单元103的开关模块使用的元器件不同。
如图10所示，该电源钳位ESD保护电路中的开关模块包含第二NMOS晶体管Mn，所述第一开关电极为第二NMOS晶体管Mn的源极，所述第二开关电极为第二NMOS晶体管Mn的漏极，第二NMOS晶体管Mn的栅极与接地端GND连接。当发生负向ESD事件时，接地端GND电平高于电源端VDD电平，更高于A点电平，第二NMOS晶体管Mn的栅极与漏极(在此时的偏置电压下，第二NMOS晶体管Mn的作用为“源极”)之间的电压超过第二NMOS晶体管Mn导通的阈值电压，第二NMOS晶体管Mn导通，将A点电平拉高至接近此时接地端GND电平的高电平，由于该电平与此时电源端VDD的电平差大于第一NMOS晶体管M1导通的阈值电压，因此第一NMOS晶体管M1导通，从而形成从接地端GND至电源端VDD的电荷释放路径，从而起到ESD保护的作用。
开关模块具有多种电路结构，以上列举几个较佳实施例，按照本领域技术人员的知识和能力，凡与第一NMOS晶体管M1的源极、漏极连接，用于在所述接地端的电平高于所述电源端的电平时导通，以将所述第一NMOS晶体管的栅极与源极短接的电路，均属于本发明的电源钳位ESD保护电路中的开关模块。
实施例10
在一些应用中，电源电压(即电源端VDD与接地端GND之间的电势差)会超过第一NMOS晶体管M1的击穿电压，导致第一NMOS晶体管M1被击穿损坏。为解决该问题，可采用级联(stack，也称堆叠)结构的电源钳位电路。本实施例的电源钳位ESD保护电路包括多个电路子单元，多个电路子单元按照输入电压由高到低的顺序依次级联；每一级电路子单元均包含所述泄放晶体管单元、触发单元，所述电压输出端与所述第一NMOS晶体管的栅极连接，用于为所述第一NMOS晶体管输出偏置电压，以控制所述第一NMOS晶体管的导通或截止；各级电路子单元中的泄放晶体管单元依次串联，形成泄放模块；各级电路子单元中的触发单元依次级联，形成触发模块。
在最高级的电路子单元中，触发单元的高电平端与电源端VDD连接，第一NMOS晶体管的漏极与电源端VDD连接；
在最低级的电路子单元中，触发单元的低电平端与接地端GND连接，第一NMOS晶体管的源极与接地端GND连接；
在任意两级相邻的电路子单元中，上一级电路子单元中的第一NMOS晶体管的源极与下一级电路子单元中的第一NMOS晶体管的漏极连接。
作为一种较佳的实施例，图11示出了一种2级级联的电源钳位ESD保护电路，该电源钳位ESD保护电路包含电路子单元113和电路子单元114，电路子单元113和电路子单元114按照输入电压由高到低的顺序依次级联。电路子单元113的输入电压高于和电路子单元114的输入电压，且前者最接近电源端VDD，因此电路子单元113为最高级的电路子单元；电路子单元114最接近接地端GND，因此电路子单元114为最低级电路子单元。并且，电路子单元113为电路子单元114的上一级的电路子单元，电路子单元114为电路子单元113的下一级的电路子单元。
对于最高级的电路子单元(电路子单元113)，包括分压单元115、第二电阻R2、第一电容元件(图11示例中为电容C)、反相器串联单元、泄放晶体管单元；分压单元115包括分压高电平端116和分压低电平端117。
对于除所述最高级的电路子单元之外的其他级电路子单元(本实施例中为电路子单元114)，均包括所述分压单元、第一电容元件、反相器串联单元、泄放晶体管单元；分压单元包括分压高电平端和分压低电平端；
每一级的电路子单元中的第一电容元件依次串联构成第一电容单元，每一级的电路子单元中的所述反相器串联单元相互连接构成所述第一逻辑控制电路109，每一级的电路子单元中的所述分压电路的分压低电平端均与所述反相器的接地端111连接，每一级的电路子单元中的所述第一NMOS晶体管M1的栅极与所述反相器串联单元的输出端连接；
对于最高级电路子单元(本实施例中为电路子单元113)，分压电路115的分压高电平端116与所述电源端VDD连接，反相器的电源端与电源端VDD连接，第二电阻R2分别与电源端VDD和所述反相器串联单元的输入端连接，电容C分别与反相器串联单元的输入端和分压电路115的分压低电平端117连接，第一NMOS晶体管M1的漏极与电源端VDD连接；
对于最低级电路子单元(本实施例中为电路子单元114)，分压电路的分压低电平端与接地端GND连接，所述反相器的接地端与接地端GND连接，第一NMOS晶体管M1的源极与接地端GND连接；
对于任意相邻两级电路子单元，上一级电路子单元的分压电路的分压低电平端与下一级电路子单元的分压电路的分压高电平端连接，上一级反相器串联单元的输出端与下一级反相器串联单元的电源端连接(鉴于反相器的特性，本领域技术人员能够理解，下一级反相器串联单元的电源端也可以与一目标反相器的输出端连接，所述目标反相器的输出端与所述上一级反相器串联单元的输出端同相)，上一级所述第一NMOS晶体管的源极均与下一级所述第一NMOS晶体管的漏极连接。
因为各级电路子单元中第一NMOS晶体管依次串联形成串联结构，使得每一级的第一NMOS晶体管的漏极与源极间承受的电压大大减小(小于第一NMOS晶体管的击穿电压)，因此可以有效保护第一NMOS晶体管M1免于击穿损坏。
图11所示为2级级联的电源钳位ESD保护电路，但本领域技术人员能够理解，本发明的电源钳位ESD保护电路可以具有更多级的级联结构。更多级的级联结构，意味着每一级的第一NMOS晶体管M1的漏极与源极之间的电压更低，更有利于避免第一NMOS晶体管M1遭受击穿损坏。
本领域技术人员能够理解，为适应多级第一NMOS晶体管依次串联形成串联结构，为其中每个第一NMOS晶体管提供偏置电压，触发模块101需相应输出多个电压输出端105，依输出电压由高到底分别与由高到低各级子电路单元中的第一NMOS晶体管的栅极连接。因此，本实施例的电源钳位ESD保护电路的触发模块101不仅仅限于图11所示的结构，凡能够为各级子电路单元中每一级的第一NMOS晶体管提供偏置电压，控制所述第一NMOS晶体管的导通或截止的电路，均属于本发明电源钳位ESD保护电路中的触发模块。
本领域技术人员能够理解，电路子单元113中的第一NMOS晶体管M1和电路子单元114中的第一NMOS晶体管M1，仅表示所使用的为相同类型的元件——NMOS晶体管，并不表示标记为“M1”的元件必须采用尺寸、特性完全相同的晶体管；PMOS晶体管Mp也是如此。
如图11所示，由各级电路子单元的分压电路串联形成的分压电路单元采用MOS电阻作为分压元件，但本领域技术人员能够理解，该分压电路可以采用其他类型元件实现。
实施例11
本实施例的电源钳位ESD保护电路与实施例10的电源钳位ESD保护电路的区别在于，当开关模块包含PMOS晶体管Mp时，为PMOS晶体管Mp提供偏置电压具有一定的灵活性(即PMOS晶体管Mp的连接具有一定的灵活性)。例如，PMOS晶体管Mp的栅极与同级电路子单元中的一目标反相器的输出端连接，所述目标反相器的输出端与所述同级电路子单元中的反相器串联单元的输出端同相。又例如，在最高级的所述电路子单元中，PMOS晶体管Mp的栅极与电源端VDD连接；在除最高级以外的各级所述电路子单元中，PMOS晶体管Mp的栅极与上一级电路子单元中的一目标反相器的输出端连接，所述目标反相器的输出端与所述上一级所述电路子单元中的反相器串联单元的输出端同相(其中包含PMOS晶体管Mp的栅极与上一级电路子单元中的触发单元104的电压输出端105连接的情形)。
进一步地，在本实施例的电源钳位ESD保护电路中，泄放晶体管单元103还包含第一电阻R1、第一二极管D1，第一电阻R1的两端分别与第一NMOS晶体管M1的源极和基极连接，第一二极管D1的正极与第一NMOS晶体管M1的基极连接，第一二极管D1的负极与第一NMOS晶体管M1的漏极连接，这样可以保证无论发生正向ESD事件还是负向ESD事件时，第一NMOS晶体管M1的基极电平都低于栅极的电平，从而保证第一NMOS晶体管M1的漏极和源极之间形成导电沟道。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (14)

1.一种电源钳位ESD保护电路，其特征在于，所述电源钳位ESD保护电路包含：触发模块和泄放模块；所述泄放模块包括泄放晶体管单元，所述泄放晶体管单元包含第一NMOS晶体管和开关模块，所述开关模块包含第一开关电极、第二开关电极，所述第一开关电极与所述第一NMOS晶体管的源极连接，所述第二开关电极与所述第一NMOS晶体管的栅极连接；
所述触发模块包含触发单元，所述触发单元包含电压输出端，所述电压输出端与所述第一NMOS晶体管的栅极连接，用于控制所述第一NMOS晶体管的导通或截止，所述触发单元的高电平端与电源端连接，所述触发单元的低电平端与接地端连接；
所述第一NMOS晶体管的漏极与所述电源端连接，所述第一NMOS晶体管的源极与所述接地端连接，所述开关模块用于在所述接地端的电平高于所述电源端的电平时导通，以将所述第一NMOS晶体管的栅极与源极短接。
2.如权利要求1所述的电源钳位ESD保护电路，其特征在于，所述泄放晶体管单元还包含第一电阻、第一二极管，所述第一电阻的两端分别与所述第一NMOS晶体管的源极和基极连接，所述第一二极管的正极与所述第一NMOS晶体管的基极连接，所述第一二极管的负极与所述第一NMOS晶体管的漏极连接。
3.如权利要求1所述的电源钳位ESD保护电路，其特征在于，所述开关模块包含第二NMOS晶体管，所述第一开关电极为所述第二NMOS晶体管的源极，所述第二开关电极为所述第二NMOS晶体管的漏极，所述第二NMOS晶体管的栅极与所述接地端连接。
4.如权利要求1所述的电源钳位ESD保护电路，其特征在于，所述开关模块包含PMOS晶体管，所述第一开关电极为所述PMOS晶体管的漏极，所述第二开关电极为所述PMOS晶体管的源极，所述PMOS晶体管的栅极与所述电源端连接。
5.如权利要求1所述的电源钳位ESD保护电路，其特征在于，所述开关模块包含第二二极管，所述第一开关电极为所述第二二极管的正极，所述第二开关电极为所述第二二极管的负极。
6.如权利要求3-5任意一项所述的电源钳位ESD保护电路，其特征在于，所述触发单元包含第二电阻、第一电容单元、第一逻辑控制电路；所述第一逻辑控制电路包括反相器串联单元，所述反相器串联单元中依次串联的反相器的数量为奇数；
所述第二电阻的两端分别与所述电源端和所述反相器串联单元的输入端连接，所述第一电容单元的两端分别与所述反相器串联单元的输入端和所述接地端连接；
所述反相器串联单元的输出端为所述电压输出端，所述反相器的电源端与所述电源端连接，所述反相器的接地端与所述接地端连接。
7.如权利要求3-5任意一项所述的电源钳位ESD保护电路，其特征在于，所述触发单元包含第二电阻、第一电容单元、第二逻辑控制电路；所述第二逻辑控制电路包括反相器串联单元，所述反相器串联单元中依次串联的反相器的数量为偶数；
所述第二电阻的两端分别与所述接地端和所述反相器串联单元的输入端连接，所述第一电容单元的两端分别与所述反相器串联单元的输入端和所述电源端连接；
所述反相器串联单元的输出端为所述电压输出端，所述反相器的电源端与所述电源端连接，所述反相器的接地端与所述接地端连接。
8.如权利要求6所述的电源钳位ESD保护电路，其特征在于，当所述开关模块包含所述PMOS晶体管时，所述PMOS晶体管的栅极与一目标反相器的输出端连接，所述目标反相器的输出端与所述电压输出端同相。
9.如权利要求7所述的电源钳位ESD保护电路，其特征在于，当所述开关模块包含所述PMOS晶体管时，所述PMOS晶体管的栅极与一目标反相器的输出端连接，所述目标反相器的输出端与所述电压输出端同相。
10.如权利要求1或2所述的电源钳位ESD保护电路，其特征在于，所述电源钳位ESD保护电路包括多个电路子单元，所述多个电路子单元按照输入电压由高到低的顺序依次级联；
每一级所述电路子单元均包含所述泄放晶体管单元、所述触发单元，所述电压输出端与所述第一NMOS晶体管的栅极连接，用于控制所述第一NMOS晶体管的导通或截止；
各级所述电路子单元中的所述泄放晶体管单元依次串联，形成所述泄放模块；各级所述电路子单元中的所述触发单元依次级联，形成所述触发模块；
在最高级的所述电路子单元中，所述触发单元的高电平端与所述电源端连接，所述第一NMOS晶体管的漏极与所述电源端连接；
在最低级的所述电路子单元中，所述触发单元的低电平端与所述接地端连接，所述第一NMOS晶体管的源极与所述接地端连接；
在任意两级相邻的所述电路子单元中，上一级所述电路子单元中的所述第一NMOS晶体管的源极与下一级所述电路子单元中的所述第一NMOS晶体管的漏极连接。
11.如权利要求6所述的电源钳位ESD保护电路，其特征在于，所述电源钳位ESD保护电路包括多个电路子单元，所述多个电路子单元按照输入电压由高到低的顺序依次级联；
每一级所述电路子单元均包含所述泄放晶体管单元、所述触发单元，所述电压输出端与所述第一NMOS晶体管的栅极连接，用于控制所述第一NMOS晶体管的导通或截止；
对于最高级的电路子单元，包括分压单元、所述第二电阻、第一电容元件、所述反相器串联单元、泄放晶体管单元；所述分压单元包括分压高电平端和分压低电平端；
对于除所述最高级的电路子单元之外的其他各级电路子单元，均包括所述分压单元、第一电容元件、所述反相器串联单元、所述泄放晶体管单元；所述分压单元包括分压高电平端和分压低电平端；
最高级电路子单元到最低级电路子单元中的所述第一电容元件依次串联构成所述第一电容单元，最高级电路子单元到最低级电路子单元中的所述反相器串联单元依次连接构成所述第一逻辑控制电路，最高级电路子单元到最低级电路子单元中的所述泄放晶体管单元依次串联构成所述泄放模块；
每一级的电路子单元中的所述分压单元的分压低电平端均与所述反相器的接地端连接，每一级的电路子单元中的所述第一NMOS晶体管的栅极与所述反相器串联单元的输出端连接；
对于最高级电路子单元，所述分压单元的分压高电平端与所述电源端连接，所述反相器的电源端与所述电源端连接，所述第二电阻的两端分别与所述电源端和所述反相器串联单元的输入端连接，所述第一电容元件的两端分别与所述反相器串联单元的输入端和所述分压单元的分压低电平端连接，所述第一NMOS晶体管的漏极与所述电源端连接；
对于最低级电路子单元，所述分压单元的分压低电平端与所述接地端连接，所述反相器的接地端与所述接地端连接，所述第一NMOS晶体管的源极与所述接地端连接；
对于任意相邻两级电路子单元，上一级电路子单元的所述分压单元的分压低电平端与下一级电路子单元的所述分压单元的分压高电平端连接，上一级电路子单元的反相器串联单元的输出端与下一级电路子单元的反相器串联单元的电源端连接，上一级电路子单元的所述第一NMOS晶体管的源极均与下一级电路子单元的所述第一NMOS晶体管的漏极连接。
12.如权利要求11所述的电源钳位ESD保护电路，其特征在于，当所述开关模块包含所述PMOS晶体管时，所述PMOS晶体管的栅极与同级的电路子单元中的一目标反相器的输出端连接，所述目标反相器的输出端与所述同级的电路子单元中的反相器串联单元的输出端同相。
13.如权利要求11所述的电源钳位ESD保护电路，其特征在于，当所述开关模块包含所述PMOS晶体管时，
对于最高级的所述电路子单元，所述PMOS晶体管的栅极与所述电源端连接；
对于除最高级以外的其他各级所述电路子单元，所述PMOS晶体管的栅极与上一级的电路子单元中的一目标反相器的输出端连接，所述目标反相器的输出端与所述上一级的电路子单元中的反相器串联单元的输出端同相。
14.如权利要求11所述的电源钳位ESD保护电路，其特征在于，所述泄放晶体管单元还包含第一电阻、第一二极管，所述第一电阻的两端分别与所述第一NMOS晶体管的源极和基极连接，所述第一二极管的正极与所述第一NMOS晶体管的基极连接，所述第一二极管的负极与所述第一NMOS晶体管的漏极连接。
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Address after: 201210 room 1185-a, building 2, No. 1077, Zuchongzhi Road, Pudong New Area, Shanghai

Applicant after: Shanghai Muju Microelectronics Co., Ltd

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Applicant before: Shanghai Wei Le Microelectronics Co. Ltd.

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Address after: Room 1306, 13 / F, building B, vitality Business Plaza, 185 jumao street, Yuanhe street, Xiangcheng District, Suzhou City, Jiangsu Province

Applicant after: Suzhou Hanchen Technology Co., Ltd

Address before: 201210 room 1185-a, building 2, No. 1077, Zuchongzhi Road, Pudong New Area, Shanghai

Applicant before: Shanghai Muju Microelectronics Co.,Ltd.

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