CN102136722A - 用于rfid标签的esd保护电路 - Google Patents

Abstract

本发明涉及一种用于RFID标签的ESD保护电路，该ESD保护电路具有泄放信号触发模块和电流泄放模块。根据本发明的ESD保护电路的显著优点在于，由于该ESD电路在泄电时不存在击穿器件，因此在设计RFID芯片电路时，能够对包括ESD保护电路的整体电路进行仿真。

Description

用于RFID标签的ESD保护电路

技术领域

本发明涉及一种ESD(Electrostatic discharge)保护电路，其尤其适合用于保护RFID标签芯片，也适合保护音频功放这样的功能模块。

背景技术

RFID(radio frequency identification)射频识别技术在近年来越来越受到重视。与条码、磁卡、IC卡等同期或早期的识别技术相比，射频卡具有非接触、读取距离长、可识别运动目标等优点。由于RFID标签芯片在使用过程中经常会出现静电脉冲，所以芯片内还需要一个稳定性好并且泄放能力强的ESD保护电路，同时还要求能尽可能减小芯片面积，以实现电路的低功耗和芯片的低成本。

中国专利申请200710052018公开了一种适用于射频识别标签芯片的静电保护电路，但是该发明提出的解决方案采用了击穿器件。击穿器件的状态是不可知的，因此无法对其仿真。凭经验地进行设计，一方面周期很长(一次最快的生产和封装需要4个月)，另一方面开销很大(一次最廉价的生成和封装需要4万人民币的开销)。

传统的ESD保护电路如图1所示。在输入焊盘VDD上出现ESD静电脉冲时，通过NMOS晶体管M0实现大电流泄放。在此，电阻R和C主要起延迟作用，该RC电路的延迟取决于R和C的参数，一经确定就无法更改，在本文中该延迟也可以被理解为响应时间，例如RC和CR的响应时间是100ns-600ns，也就是说其延迟为100ns-600ns。一方面，为了确保ESD放电顺利完成，而且不会损坏所需要保护的芯片，必须使得RC的响应时间大于ESD放电的时间(在ESD模型中，例如HBM人体模型的响应时间是10ns-30ns)。另一方面，为了减少漏电和短路情况的出现，该RC的响应时间应该小于正常上电时间和电源供电波动的时长(纹波时间正常的VDD上电和纹波响应时间是1us-1ms以上)。因此，R通常被设计为1M欧姆，而C通常为20pF。在集成电路中，1M欧姆和20pF意味着占据巨大的面积。由于RFID标签的小型化要求，这样的设计显然不能满足当今的需求。另外，由于电阻R和电容C在正常工作时会出现分压VDD电压的情况和出现电源纹波噪声的影响，因此使得M0晶体管的栅极不能完全保持为0。这样M0晶体管会出现不必要的漏电，从而影响了芯片的正常功能。这种保护电路虽然没有采用击穿器件，也可以对其进行仿真，但是这种电路所采用的电阻和电容都具有极大的尺寸，因此根本没有实用价值，也从未有人将其应用在实际的RFID电路中。

故此，市场上急需一种可以仿真并且实用的ESD电路，其不仅应该能够满足如RFID这样的芯片的ESD保护要求，还应该占据很小的集成电路版图面积，并且能够对其进行仿真。

发明内容

基于上述问题，本发明提出一种ESD保护电路，其尤其适合保护RFID标签芯片。该ESD保护电路不仅能够良好地保护如RFID芯片这样的器件，而且可以在进行电路设计时针对该ESD电路进行仿真。由于没有采用击穿器件，因此仿真的结果可信度很高，从而非常有利于节约设计成本。另外，本发明的ESD保护电路所占据的面积很小，有利于降低成本。

根据本发明第一方面，所述ESD保护电路具有泄放信号触发模块和电流泄放模块，其特征在于，所述泄放信号触发模块具有奇数个反相器、第一电阻、第二NMOS晶体管、第二PMOS晶体管和第二电阻；所述电流泄放模块包括第三电阻、CMOS反相器、电容和第三NMOS晶体管，其中，所述CMOS反相器由第一PMOS晶体管和第一NMOS晶体管构成；其中，所述奇数个反相器以彼此首位相连的方式连接在所述第二PMOS晶体管的栅极和源极之间，所述第二PMOS晶体管的源极与第一节点连接，所述第一电阻连接在电源和所述第一节点之间，所述第二NMOS晶体管的栅极连接所述第一节点，并且所述第二NMOS晶体管的源极、漏极和衬底都接地，所述第二电阻的一端与所述第一节点连接，并且所述第二电阻的另一端与所述电流泄放模块的第三电阻的一端相连；其中，所述第三电阻的另一端与所述CMOS反相器的输入端相连，所述CMOS反相器的输出端与第二节点相连，所述第三NMOS晶体管的栅极与所述第二节点相连，并且所述第三NMOS晶体管的源极与所述电源相连，而所述第三NMOS晶体管的漏极接地，并且在所述第二节点和所述电源之间还连接有所述电容。

根据本发明第二方面，所述第一电阻为N-WELL电阻。由于N-WELL电阻有通向P型基底的二极管，因此具有抗ESD能力，并且N-WELL电阻形成在基底上，散热好，所以能够忍受更大的电流，同时相同方阻的N-WELL电阻的导电横截面积要大于Poly电阻，更进一步的提高了N-WELL电阻的电流承受能力，因此本发明优选采用N-WELL电阻。

根据本发明，优选采用NMOS晶体管充当所述电容，NMOS晶体管集成度高，易于仿真。

根据本发明第三方面，所述电容为PIP电容，其容量为100fF至1pF。PIP电容又被称为多晶硅-绝缘体-多晶硅电容，其优点在于，不易受到温度影响并且线性特性良好。该电容对于VDD电压波动频繁的应用场合十分有益。

根据本发明第四方面，所述第三NMOS晶体管的沟道长度为0.22μm至0.8μm，其沟道宽度为45μm至180μm。

根据本发明第五方面，所述CMOS反相器的第一PMOS晶体管的沟道长度为0.22μm至0.8μm，其沟道宽度为10μm至40μm，并且所述CMOS反相器的第一NMOS晶体管沟道长度为0.22μm至0.8μm，其沟道宽度为2μm至10μm。

根据本发明第六方面，所述第二NMOS晶体管的沟道长度为15μm至60μm，其沟道宽度为60μm至200μm。

根据本发明第七方面，所述反相器的数目为1个、3个、5个或7个。

根据本发明第八方面，所述第二PMOS晶体管的沟道长度0.22μm至0.8μm，其沟道宽度为0.5μm到2μm。

根据本发明的ESD保护电路的显著优点在于，纠正了学术界长期以来的这样一个偏见——无法对RFID标签电路中的ESD保护电路进行仿真，如中国专利申请200710052018、中国专利申请01807873.7等等。根据本发明的ESD电路在泄电时不存在击穿器件，因此在设计RFID芯片电路时，能够对包括ESD保护电路的整体电路进行仿真。由于在此采用的各个器件的线性特性较好，因此仿真的可信程度非常高。这样，一方面显著降低了成本(在设计一款芯片时至少能够节约4个月的时间)，另一方面明显缩短了产品的研发周期(在设计一款芯片时，至少能够节约5万人民币以上的成本)。本发明利用奇数数量的一个或更多个串联反相器和一个P型MOS巧妙地解决了延迟的问题，从而使得RC电路的响应时间保持在100ns至600ns之间，确保了经由第三NMOS晶体管进行正常放电，而且由于大大降低了R的阻值，因此显著改善了漏电问题。同时，本发明的ESD保护电路在集成电路版图上所占面积比现有技术的ESD保护电路小50％以上。

附图说明

下面结合附图并结合实施例对本发明进行进一步说明，图中：

图1是根据现有技术的ESD保护电路的线路图；

图2是根据本发明的ESD保护电路的线路图；

图3是本发明的ESD保护电路在RFID芯片中的示意性线路框图；

图4示意示出本发明ESD保护电路应用于其他芯片时的一种方案。

具体实施方式

下面接合图2进一步说明本发明。该图中左侧虚线框内表示泄放信号触发模块，右侧虚线框内表示电流泄放模块。图2所示的ESD保护电路能够用于保护功能芯片，如RFID标签芯片和音频芯片。

根据图2，本发明的ESD保护电路连接在电源VDD和地GND之间或者是RFID芯片的两个输出之间。其中，泄放信号触发模块包括电阻R1、R2，NMOS晶体管N2，反相器INV1、INV2、INV3和PMOS晶体管P2。电阻R1连接在电源VDD和节点1之间。NMOS晶体管N2按照MOS电容的方式连接，具体来说，NMOS晶体管N2的栅极连接在节点1上，其源极、漏极和衬底都接地GND。在此，反相器INV1、INV2、INV3首尾相接，INV3的输出和PMOS晶体管P2的栅极相接。INV1的输入端和P2的漏极都连接在节点1上。电阻R2的一端连接在节点1上，它的另外一个端点作为泄放信号触发模块的输出端和电流泄放模块相连接。

根据图2，该电流泄放模块包括电阻R3、PMOS晶体管P1、NMOS晶体管N1、电容C1和NMOS晶体管N3。PMOS晶体管P1和NMOS晶体管N1组成一个CMOS反相器。CMOS反相器的输入来自电阻R3的一端，电阻R3的另一端和泄放信号触发模块的输出端相连，也就是和电阻R2相连接。CMOS反相器的输出连接在节点2上，电容C1的一端和电源VDD相连，另一端与NMOS晶体管N3的栅极一起连接在节点2上。NMOS晶体管N3的源极与电源VDD相连，漏极与地GND相连。

根据本发明优选的是，电阻R1为N-WELL电阻。由于N-WELL电阻有通向P型基底的二极管，因此具有抗ESD能力，并且N-WELL电阻形成在基底上，散热好，所以能够承受更大的电流，同时相同方阻(即，面积电阻率)的N-WELL电阻的导电横截面积要大于Poly电阻，更进一步的提高了N-WELL电阻的电流承受能力，因此本发明优选采用N-WELL电阻。

根据本发明优选，采用NMOS晶体管N2充当电容，其集成度高，且易于仿真。

根据本发明优选的是，电容C1为PIP电容，其容量为100fF到1pF。PIP电容又被称为多晶硅-绝缘体-多晶硅电容，其优点在于，不易受到温度影响并且线性特性良好。该电容C1对于VDD电压波动频繁的应用场合十分有益，这是因为在供电电压波动时，NMOS晶体管N3不会频繁误动作，从而抑制了漏电，提高了整个电路的可靠性。

根据本发明优选的是，NMOS晶体管N3的沟道长度为0.22μm至0.8μm，其沟道宽度为45μm至180μm。

根据本发明优选的是，CMOS反相器的PMOS晶体管P1的沟道长度为0.22μm至0.8μm，其沟道宽度为10μm到40μm，并且CMOS反相器的NMOS晶体管N1的沟道长度为0.22μm至0.8μm，其沟道宽度为2μm到10μm。

根据本发明优选的是，NMOS晶体管N2的沟道长度为15μm至60μm，其沟道宽度为60μm至200μm。

根据本发明优选的是，反相器的数量为3个，当然1个、5个、7个或更多个反相器的实施方式也是可以想到的。

根据本发明优选的是，PMOS晶体管P2的沟道长度0.22μm至0.8μm，其沟道宽度为0.5μm到2μm。

下面结合图2和图3，具体论述本发明的ESD保护电路的工作方式。在图3中，RF1和RF2分别连接在天线上，从而可以经由各自天线通过感应方式获得信号和电源供给。ESD保护模块连接在端口RF1和RF2之间。从图3可以看出RFID芯片只有2个输入，芯片的电源也是通过RF1和RF2输入的。之所以使用本发明的技术方案能得到很好的效果，是因为器件不击穿，也没有较大的电容耦合，不会产生对正常射频信号的影响。对于其它的多IO芯片，如音频功放，可在原电路的基础上在普通I/O上加上一对二极管。把原电路放在电源VDD和地GND之间，并适当加入电源VDD和地GND之间的去耦电容。增加芯片正常上电的响应时间，也可以很好地平滑电源的纹波。对于规模比较大的芯片使用多模块的组合方式。重复使用泄放信号触发模块和电流泄放模块，并将它们分布在芯片的周围，如图4所示：其中，外圈线条为电源VDD，内圈线条为地GND。所用的二极管在ESD放电中正向偏置。本发明图中的电阻R2和R3作为分布模块时的电阻，减小了由于分布不均而带来的线延迟RC响应的不同。使得不同分布的泄放信号触发模块和电流泄放模块能在同一条件下工作。这样，在ESD放电时，只在RC网络下工作，不会出现CR网络工作的情况。

在RFID芯片实际的工作中：ESD电压会加载到VDD端口。此时，电阻R1和晶体管N2组成一个RC延迟模块。反相器INV1、INV2、INV3和PMOS晶体管P2组成一个弱保持减速模块，其使得在ESD放电的过程中保持节点1的高电平信号。这里需要说明的是，这个RC电路的响应时间必须大于ESD电压信号的作用时间，而小于电源抖动纹波和芯片正常上电的响应时间。这样才能确保ESD保护模块的准确工作，而不产生错误的ESD放电而影响芯片的正常工作和烧毁芯片。加大电阻R1的阻值和晶体管N2的电容值会加大这个响应时间，但是如果希望把电阻R1的阻值和晶体管N2的电容值增加到合适的RC响应时间，那么电阻R1和晶体管N2的面积将变得过大，从而不能被接受。所以本发明利用三个反相器INV1、INV2、INV3和PMOS晶体管P2组成一个弱保持减速模块，就是个很好的改进方法。此处，采用奇数数量的反相器的原因在于，我们假设节点1由于VDD的ESD电压的作用会快速变高，那么节点1就是高电平。此时通过奇数个(此处为3个)INV1、INV2、INV3的传输，可以将0电平信号输出给PMOS晶体管P2栅极，那么PMOS晶体管P2就会开启，从而联通VDD和节点1。那么节点1的电位就会被拉回到VDD(即，“高电平”)。从而增加节点1高电平的时间。这个增加的时间就是反相器INV1、INV2、INV3和PMOS晶体管P2组成一个弱保持减速模块的延迟时间。从而保证了ESD电压到来时，本发明的保护电路中的N3会被开启，泄放ESD电流。同时，将电阻R1和晶体管N2的面积显著地减小到一个很小的范围内。

当ESD电压加载到GND端口时。在这种情况下，由于ESD电压很高，因此图3中的VDD变成了实际GND，图中的GND变成了实际的VDD。在这种情况下，电阻R1和晶体管N2组成的RC网络变成了CR网络。电阻和电容更换了位置。同样，在节点1上会出现高电平。但是CR网络的速度要慢于RC网络。所以就不需要额外的延迟电路。电流泄放模块主要的任务就是泄放ESD作用下的电流。在实际的作用中，节点1会出现一个较高的中间电平，最后使得NMOS晶体管N3开启，泄放电流。PMOS晶体管P1和NMOS晶体管N1组成的CMOS反相器用来反向节点1的电压。在芯片上不存在ESD现象时，节点1的电压是高电平VDD。这样CMOS反相器的输出就是0电平。保持NMOS晶体管N3的关闭状态，减小芯片的漏电流。电容C1保证了芯片工作是电源出现抖动时NMOS晶体管N3的栅的0电平的稳定，避免受到前面电路的影响而出现误开启。

经过严格测试，本发明的ESD保护电路可以正常通过MIL-STD-883GMethod 3015.7 2000V测试，从而也进一步验证了本发明带来的以下优点，即，由于该ESD电路在泄电时不存在击穿器件，因此在设计RFID芯片电路时，能够对包括ESD保护电路在内的整体电路进行仿真。例如可以使用如Hspice和Spectre模型的AC仿真工具，以便模拟整个电路的响应时间。由于在此采用的各个器件的线性特性较好，因此仿真的可信程度非常高。这样，一方面节约了成本，另一方面缩短了产品的研发周期。并且，本发明纠正了学术界长期以来的这样一个偏见——无法对RFID标签电路中的ESD保护电路进行仿真。本发明利用奇数数量的多个串联反相器和一个P型MOS巧妙地解决了延迟的问题，从而使得RC电路的响应时间保持在100ns至600ns之间，确保了经由第三NMOS晶体管进行正常放电。而且由于没有采用大电阻和大电容，本发明的ESD保护电路在集成电路版图上所占面积比现有技术的ESD保护电路小50％以上。

在说明书中和对实施例的论述中，只列出了各种特征的一种或更多种特定组合，这些特征也可以采用其他方式相互组合。虽然参照附图对本发明的实施例进行了说明，但应该明白的是，本发明并不限于这些实施例，本领域技术人员在不偏离本发明的范围或精神的前提下可以作出各种其他的改变和变型。

Claims (8)

1.一种用于RFID标签的ESD保护电路，所述ESD保护电路具有泄放信号触发模块和电流泄放模块，

其特征在于，

所述泄放信号触发模块具有奇数个反相器、第一电阻(R1)、第二NMOS晶体管(N2)、第二PMOS晶体管(P2)和第二电阻(R2)；

所述电流泄放模块包括第三电阻(R3)、CMOS反相器、电容(C1)和第三NMOS晶体管(N3)，其中，所述CMOS反相器由第一PMOS晶体管(P1)和第一NMOS晶体管(N1)构成；

其中，所述奇数个反相器以彼此首位相连的方式连接在所述第二PMOS晶体管(P2)的栅极和源极之间，所述第二PMOS晶体管(P2)的源极与第一节点(1)连接，所述第一电阻(R1)连接在电源(VDD)和所述第一节点(1)之间，所述第二NMOS晶体管(N2)的栅极连接所述第一节点(1)，并且所述第NMOS晶体管(N2)的源极、漏极和衬底都接地(GND)，所述第二电阻(R2)的一端与所述第一节点(1)连接，并且所述第二电阻(R2)的另一端与所述电流泄放模块的第三电阻(R3)的一端相连；

其中，所述第三电阻(R3)的另一端与所述CMOS反相器的输入端相连，所述CMOS反相器的输出端与第二节点(2)相连，所述第三NMOS晶体管(N3)的栅极与所述第二节点(2)相连，并且所述第三NMOS晶体管(N3)的源极与所述电源(VDD)相连，而所述第三NMOS晶体管(N3)的漏极接地(GND)，并且在所述第二节点(2)和所述电源(VDD)之间还连接有所述电容(C1)。

2.根据权利要求1所述的ESD保护电路，其特征在于，所述第一电阻(R1)为N-WELL电阻。

3.根据权利要求1所述的ESD保护电路，其特征在于，所述电容(C1)为PIP电容，其容量为100fF至1pF。

4.根据权利要求1所述的ESD保护电路，其特征在于，所述第三NMOS晶体管(N3)的沟道长度为0.22μm至0.8μm，沟道宽度为45μm至180μm。

5.根据权利要求1所述的ESD保护电路，其特征在于，所述CMOS反相器的第一PMOS晶体管(P1)的沟道长度为0.22μm至0.8μm，沟道宽度为10μm至40μm，并且所述CMOS反相器的第一NMOS晶体管(N1)沟道长度为0.22μm至0.8μm，沟道宽度为2μm至10μm。

6.根据权利要求1所述的ESD保护电路，其特征在于，所述第二NMOS晶体管(N2)的沟道长度为15μm至60μm，沟道宽度为60μm至200μm。

7.根据权利要求1所述的ESD保护电路，其特征在于，所述反相器的数目为1个、3个、5个或7个。

8.根据权利要求1所述的ESD保护电路，其特征在于，所述第二PMOS晶体管(P2)的沟道长度0.22μm至0.8μm，沟道宽度为0.5μm至2μm。

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