CN1208254A

CN1208254A - 减少不需要电流的半导体集成电路

Info

Publication number: CN1208254A
Application number: CN98103050A
Authority: CN
Inventors: 泉诚司
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-07-29
Filing date: 1998-07-21
Publication date: 1999-02-17
Also published as: JPH1154020A; KR100297149B1; JP3176324B2; US5943281A; TW396588B; KR19990014079A

Abstract

提供使用熔丝的半导体集成电路,其中减少了流过熔丝元件或临近电路区的电流。熔丝元件可以插在包括两个MOSFET的反相器内,以减少直接流过熔丝元件的电流。触发器电路提供在后级用于判断熔丝是否熔断。触发器电路根据内部延时电路产生的时钟数据操作,以减少流过附近电路区的电流。

Description

减少不需要电流的半导体集成电路

本发明涉及半导体集成电路，特别涉及包括熔丝元件的半导体集成电路。

本发明基于日本专利申请No.平9-203608，在这里作为参考引入其内容。

现已知道常规的冗余电路是关于RAM等预先形成的冗余或附加的单元，以提高生产率。在这种电路中，如果在常规的RAM单元中发现一个故障，通过熔断相关的熔丝分离该标准单元并由以上附加的单元代替。

熔丝的熔断或未熔断用信号的高低电平状态或高阻抗状态内部地体现。高/低状态可以容易地用内部逻辑来体现。然而，在电路中很难判断高阻抗状态。因此，在常规电路中，熔丝元件可认为是施加电流的电阻元件，根据产生的电位差判断熔断熔丝的必要性。

图5为常规冗余电路的一个例子的电路图(参见首次公开的日本专利申请No.平4-342919中的图4)。在图中，在VDD和GND电平之间，串联连接插入熔丝元件1和电阻元件2。串联连接的节点连接反相器元件3的输入和NMOS元件4的漏极。此外，以上反相器元件3的输出连接到熔丝检测输出5和以上NMOS元件4的栅极，NMOS元件4的源极连接到GND。

下面介绍具有以上结构的常规冗余电路的工作。通过设计熔丝元件1的电阻(值)，以使它的电阻值远远小于电阻元件2的电阻值，高电平信号输入到输出低电平信号的反相器3，同时熔丝元件1不熔断。因此，低电平作为熔丝检测输出5输出。具有熔丝元件1的电阻Rf、电阻元件2的电阻R、电源电压Vdd和反相器3的阈值Vt，电阻比值(即，Rf/R)具有下面的判别式。

Rf/R＜＜Vt/(Vdd-Vt)

另一方面，熔丝元件1断开时，低电平信号通过电阻元件2输入到反相器3；由此，从反相器3输出高电平信号。因此，高电平输入到NMOS元件4的栅极，元件4变为导通，由此反相器3的输入电平变为“低电平”。因此，从反相器3输出的高电平信号作为熔丝检测输出5的输出。即，作为熔丝检测输出5，当熔丝元件1不熔断时输出低电平，当熔丝元件1熔断时输出高电平。

图6为与以上的第一个例子有关作为改进电路的常规冗余电路的第二个例子(参见首次公开的日本专利申请No.平4-342919中的图1)。在图中，熔丝元件7连接VDD端，NMOS元件8的漏极连接熔丝元件7的另一端。NMOS元件8的源极连接到GND，而该元件的栅极连接到输入端6。此外，反相器元件9的输入和NMOS元件10的漏极连接到NMOS元件8的漏极。以上反相器元件9的输出连接到熔丝检测输出11和以上NMOS元件10的栅极，NMOS元件10的源极连接到GND。

下面参考图7的时序图介绍第二个常规例子以上介绍结构的工作。熔丝元件7未熔断且输入端6在初级为低电平，NMOS元件8不导通，高电平信号通过熔丝元件7输入到反相器9，低电平信号从反相器输出。因此，低电平信号作为熔丝检测输出11输出。如果熔丝元件7的电阻设计得远小于导通状态的NMOS元件8的源极和漏极之间的电阻，那么高电平信号输入到反相器9，而输入端6为高电平。因此，低电平信号从反相器9输出，并且低电平信号作为熔丝检测输出11输出。

例如，具有熔丝元件7的电阻Rf、导通的NMOS元件8的电阻和另一电阻的串联总电阻R(以串联形式插入是由于NMOS元件很难得到需要的电阻值，)、电源电压Vdd和反相器9的阈值Vt，电阻比值(即，Rf/R)具有下面的判别式。

Rf/R＜＜Vt/(Vdd-Vt)

当熔丝元件7熔断且初级中的输入端6为低电平时，NMOS元件8不导通且反相器9的输入变得不确定，然后熔丝检测输出11变为它的初级。另一方面，当输入端6为高电平时，NMOS元件8不导通且低电平信号输入到反相器9，然后由其输出高电平信号。此外，高电平信号输入到NMOS元件10的栅极，该元件10变为导通，且反相器9的输入变为“低电平”。因此，作为熔丝检测输出11，输出为反相器元件9的高电平信号。

即使输入端6从高电平变为低电平且NMOS元件8变为不导通(即，“关断”状态)，输入端6的“高电平”数据通过反相器9和NMOS元件10固定，高电平信号作为熔丝检测输出11输出。即，熔丝元件7熔断且输入端6为高电平状态后，与输入端的状态无关，低电平信号作为熔丝检测输出11输出，同时熔丝元件7未熔断；高电平信号作为熔丝检测输出11输出，同时熔丝元件7熔断。

接下来，图8为与以上的例子有关作为改进电路的第三个例子(参见首次公开的日本专利申请No.平7-14924中的图1)。在图中，PMOS元件13和NMOS元件14以互补形式相互连接，由此实现反相器23。熔丝元件15插在NMOS元件14的漏极和GND之间。类似地，PMOS元件18和NMOS元件17以互补形式相互连接，由此实现反相器24。熔丝元件16插在NMOS元件17的源极和VDD之间。反相器23和24的输入与输入端12相互连接，并且反相器23的输出、反相器19的输入和反相器20的输出连接。此外，反相器24的输出、反相器20的输入、反相器19的输出和熔丝检测输出21的输出连接。

下面参考图9的时序图介绍第三个常规例子以上介绍结构的操作。熔丝元件15和16未熔断且在初级输入端12为低电平，反相器23输出高电平信号，反相器24输出低电平信号。因此，高电平信号输入到反相器19，然后由其输出低电平信号，而以上的低电平信号输入到反相器20，然后由其输出高电平信号。由此，熔丝检测输出21变为“低电平”。而以上的输入端12为高电平，反相器23输出低电平信号，反相器24输出高电平信号。低电平信号输入到反相器19，然后由其输出高电平信号，而以上的高电平信号输入到反相器20，然后由其输出低电平信号。然后，熔丝检测输出21变为“高电平”。

当熔丝元件15和16熔断且输入端12在初级为低电平时，PMOS元件13和18导通，而NMOS元件14和17不导通。因此，高电平信号输入到反相器19，然后由其输出低电平信号，而以上的低电平信号输入到反相器20，然后由其输出高电平信号。由此，熔丝检测输出21变为“低电平”。而以上的输入端12为高电平，PMOS元件13和18不导通，而NMOS元件14和17导通。

然而，熔丝元件15熔断时，以上NMOS元件14的漏极没有变为“低电平”。类似地，当熔丝元件16熔断时，以上NMOS元件17的漏极没有变为“高电平”。因此，输入端12通过反相器元件19和20保持低电平，由此熔丝检测输出21为低电平。即，在输入端12的高电平状态中，熔丝检测输出21变为“高电平”，而熔丝元件15和16未熔断，熔丝检测输出21变为“低电平”而熔丝元件15和16熔断。

在图5所示的第一常规例子中，具有熔丝元件1的电阻Rf、电阻元件2的电阻R、电源电压Vdd，即使熔丝未熔断，静态电流I(＝Vdd/(Rf+R))通过如VDD→熔丝元件1→电阻元件2→GND的路径在VDD-GND之间流动。

为了解决以上问题，在以上的第二常规例子中，使用来自外部的信号输入可以减少这种静态电流。然而，具有熔丝元件7的电阻Rf、NMOS元件8和另一电阻的串联总电阻R、电源电压Vdd，熔丝未熔断且高电平信号提供到输入端6时，NMOS元件8导通，静态电流I(＝Vdd/(Rf+R)，与第一常规例子类似)通过如VDD→熔丝元件7→NMOS元件8→GND的路径在VDD-GND之间流动。

此外为了解决以上问题并减小静态电流，第三常规例子在VDD-GND端子之间具有CMOS结构。然而，如果输入信号从“低电平”变为“高电平”，或从“高电平”变为“低电平”，在熔丝的不导通状态期间，每次改变时会发生反相器23和20的输出信号之间的冲突以及反相器24和19的输出信号之间的冲突，根据每次冲突的电流在电路中流动。

根据第二常规的例子为解决以上问题，在第四常规例子中需要将高电平状态周期尽可能地减少的信号。此外，根据第三常规的例子为解决以上问题，也需要在第四常规例子中将电平变化尽可能地减少的信号。如果这种信号不能由外部提供，那么需要在内部构成信号产生电路；由此，在施加电路时工作的信号如一次(one-shot)信号必须用做输入信号。然而，在一次信号产生电路的设计中，必须考虑制造分散、电压波动以及环境的波动。此外，存在这种产生电路占据大面积的问题。

考虑到以上情况，本发明的一个目的是提供一种半导体集成电路，使用非限制的输入信号减少由静态电流和输出信号之间的冲突产生的电流引起的功耗。

因此，本发明提供一种半导体集成电路，包括：熔丝电路，使用与一个输入信号有关的输出信号输出信号判断熔丝元件熔断与否，其中插入至少一个熔丝元件，并且如果熔丝元件未熔断，那么输出信号相对于输入信号反相，而如果熔丝元件熔断，那么输出信号的电平固定到电源电压或地电压的电平而与输入信号无关；触发器电路，其输入为熔丝电路的输出；以及延时电路，用于延时输入信号，其中延时电路的输出变为触发器电路的时钟输入，并将指示熔丝元件是否连接的信息从触发器电路输出。

在以上的结构中，触发器电路用做半导体集成电路中的后组(rear)元件；由此，在电路中不存在输出信号之间的短路部分。因此，可以抑制电路中输出信号之间冲突引起的电流，当输入数据的状态变化时会产生这种电流。

熔丝电路包括含有第一导通MOSFET和第二导通MOSFET的CMOS反相器电路，其中所述至少一个熔丝元件插在第一和第二导通MOSFET中的任一个的漏极或源极侧。

此时，熔丝元件插在反相器中，MOSFET(例如PMOS和NMOS元件)中的一个变为不导通。以此方式，通过熔丝可以抑制静态电流。

触发器电路包括作为电路的初级输入元件的时钟反相器。

半导体集成电路还包括信号宽度调节电路，用于将输入信号的宽度调节到能容性地维持高电平的预定周期。

因此，可以抑制静态电流和输出信号之间冲突所引起的电流；这样，不需要一次信号作为输入信号，由此对输入信号没有限制。考虑到没有一次输入信号的所述优点，时钟信号可以用做输入。此外，不需要产生这种一次信号的电路；由此，减少了需要的设计时间和需要的电路面积。

图1为显示根据本发明第一实施例的结构的一般电路图。

图2为显示第一实施例工作的时序图。

图3为显示根据本发明第二实施例包括第一实施例中触发器结构的电路图。

图4为显示根据本发明第三实施例的结构的电路图。

图5为显示第一常规例子的电路图。

图6为显示第二常规例子的电路图。

图7为显示第二常规例子工作的时序图。

图8为显示第三常规例子的电路图。

图9为显示第三常规例子工作的时序图。

下面详细介绍本发明的实施例。

A. 第一实施例

A-1.第一实施例的结构

图1显示根据本发明第一实施例半导体集成电路结构的电路图。在图中，PMOS元件31(即，第一MOSFET)和NMOS元件32(即，第二MOSFET)互补地连接构成反相器52(即，CMOS反相器电路)，熔丝元件33插在NMOS元件32的源极和GND之间。反相器52的输出连接到触发器电路35的数据输入端。输入端30连接以上反相器52的输入和延时电路34的输入，延时电路34的输出连接到触发器电路35的时钟输入端。触发器电路35的输出连接到熔丝检测输出36。

A-2.第一实施例的工作

下面参考图2的时序图介绍具有以上结构的第一实施例的工作。熔丝元件33未熔断且输入端30在初级为低电平，PMOS元件31导通且NMOS元件32不导通。此时，触发器电路35的数据输入为高电平，而它的时钟输入为低电平。由此，触发器电路35的输出变为初状态，熔丝检测输出36也变为它的初始状态。

当输入端30的输入由低电平变为高电平时，PMOS元件31从导通状态变为不导通状态，而NMOS元件32从不导通状态变为导通状态。因此，触发电路35的数据输入，其为构成反相器52的PMOS元件31和NMOS元件32输出，由高电平状态变为低电平状态，而通过延时电路34延时的触发器电路35的时钟输入由低电平状态变为高电平状态。在触发器电路35的时钟输入的上升时间，“低电平”数据作为以上反相器52的输出提供到触发器电路35，熔丝检测输出36输出低电平的数据。

当输入端30后面的输入此后再次变为“低电平”时，PMOS元件31变为导通，而NMOS元件32变不导通。因此，触发器电路35的数据输入变为“高电平”且它的时钟输入变为“低电平”。这里，当输入端30的状态由“低电平”变为“高电平”时，触发器电路35输出获取的低电平数据；由此，熔丝检测输出36输出低电平信号。

当熔丝元件33熔断且输入端30在初级为低电平，PMOS元件31不导通且NMOS元件32导通。由此，触发器电路35的数据输入为高电平。此时，触发器电路35时钟输入为低电平，由此，触发器电路35的输出变为初级状态，熔丝检测输出36也变为它的初级状态。

当输入端30的输入电平此后由“低电平”变为“高电平”时，PMOS元件31的状态由导通变为不导通。在固定的时间内，通过保持反相器的输出到触发电路35的输入之间的电容，触发器电路35的数据输入维持高电平。另一方面，由延时电路34延时的时钟输入由“低电平”变为“高电平”。以上的电容维持数据在触发器电路35的时钟输入的上升时间提供到触发器电路35，然后熔丝检测输出36输出高电平的数据。

当输入端30的输入再次变为“低电平”时，PMOS元件31变为导通，而NMOS元件32变不导通。因此，触发器电路35的数据输入变为“高电平”且它的时钟输入变为“低电平”。这里，当输入端30的状态由“低电平”变为“高电平”时，触发器电路35输出获取的高电平数据；由此，熔丝检测输出36输出高电平信号。

即，一旦输入端30由低电平状态变为高电平状态，无论输入端30的状态，熔丝检测输出36输出低电平信号同时熔丝元件33不导通，输出高电平信号同时熔丝元件33熔断。

B.第二实施例

图3为显示根据本发明第二实施例包括第一实施例中触发器结构35的电路图。在图中，数据输入端37连接到PMOS元件53和NMOS元件56的栅极。PMOS元件53、PMOS元件54、NMOS元件55和NMOS元件56以串联形式连接，并构成时钟反相器39。

时钟反相器39的输出连接到反相器42的输入和传输门44的一端。该反相器42的输出连接到反相器43的输入和传输门45的一端。该反相器43的输出连接到传输门44的另一端。

此外，上述传输门45的另一端连接到反相器46的输入和传输门48的一端。上述反相器46的输出连接到反相器49的输入和反相器47的输入。上述反相器49的输出连接到数据输出端50，以上反相器47的输出连接到以上提到的传输门48的另一端。

另一方面，时钟输入端38连接到反相器40的输入，它的输出连接到NMOS元件55的栅极、传输门44的PMOS栅侧、传输门45的PMOS栅侧、传输门48的NMOS栅侧和反相器41的输入。反相器41的输出连接到PMOS元件54的栅极、传输门44的NMOS栅侧、传输门45的NMOS栅侧、传输门48的PMOS栅侧。

在以上参考图2的操作介绍中，当熔丝元件33熔断且输入端30为低电平，在固定的时间内，通过由反相器52的输出到触发器电路35的输入保持电容，触发器电路35的数据输入维持高电平。然而，如果需要长固定时间，由于漏电流等将很难维持高电平，，在最差的情况下，电压将降低到中间的级别。如果这种输入信号输入到反相器作为触发器电路的输入级，将有大量的电流流过线路。因此，在第二实施例中，输入级的反相器和显示在图1中的传输门用图3中与时钟同步操作的时钟反相器39代替。以此方式，可以防止当输入端30维持高电平很长时间时产生的维持电流。

C.第三实施例

接下来，介绍本发明的第三实施例。图4为显示根据本发明第三实施例半导体集成电路的结构的电路图，其中信号宽度调节电路增加到以上介绍的第一实施例的电路中。这里，与图1中相对应的部分给出相同的参考数字，并省略了它们的介绍。在图4中，信号宽度调节电路51插在输入端30和反相器52之间，调节电路51将施加到输入端30的高电平信号的宽度调节到特定的周期。如上所述，产生维持电流的原因时在输入端30的输入信号具有长“高电平”周期。在第三实施例中，通过信号宽度调节电路51将这种高电平信号的宽度调节到特定的周期，防止产生维持电流。

Claims

1.一种半导体集成电路，包括：

熔丝电路，使用与一个输入信号有关的输出信号输出判断熔丝元件熔断与否，其中插入至少一个熔丝元件，并且如果熔丝元件未熔断，那么输出信号相对于输入信号反相，而如果熔丝元件熔断，那么输出信号的电平固定到电源电压或地电压的电平而与输入信号无关；

触发器电路，其输入为熔丝电路的输出；以及

延时电路，用于延时输入信号，

其特征在于延时电路的输出变为触发器电路的时钟输入，并将指示熔丝元件是否连接的信息从触发器电路输出。

2.根据权利要求1的半导体集成电路，其中：

熔丝电路包括含有第一导通MOSFET和第二导通MOSFET的CMOS反相器电路；以及

其中所述至少一个熔丝元件插在第一和第二导通MOSFET中的任一个的漏极或源极侧。

3.根据权利要求1的半导体集成电路，其中：

触发器电路包括作为电路初级输入元件的时钟反相器。

4.根据权利要求1的半导体集成电路，其中还包括信号宽度调节电路，用于将输入信号的宽度调节到能容性地维持高电平的预定周期。