JP3176324B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にヒューズ素子を有する半導体集積回路に関す
る。
関し、特にヒューズ素子を有する半導体集積回路に関す
る。
【０００２】
【従来の技術】従来より、ＲＡＭなどで製品の歩留まり
を向上するために冗長なセルを予め作り込んでおき、正
規のＲＡＭセルに不良があった場合、ヒューズを切断す
ることにより不良なセルを切り離し、上記冗長なセルに
置き換えるリダンダンシー回路が知られている。
を向上するために冗長なセルを予め作り込んでおき、正
規のＲＡＭセルに不良があった場合、ヒューズを切断す
ることにより不良なセルを切り離し、上記冗長なセルに
置き換えるリダンダンシー回路が知られている。
【０００３】ヒューズの切断・非切断は、信号のＨｉｇ
ｈ（Ｌｏｗ）もしくはハイインピーダンスとして内部的
には表現される。このＨｉｇｈ（Ｌｏｗ）状態は、容易
に内部ロジックによって引用可能であるが、ハイインピ
ーダンス状態は内部的に判定が難しく、従来の回路で
は、ヒューズ部を抵抗素子として電流を印加し、そこで
生じる電位差を用いてヒューズ切断の有無を判定してい
た。
ｈ（Ｌｏｗ）もしくはハイインピーダンスとして内部的
には表現される。このＨｉｇｈ（Ｌｏｗ）状態は、容易
に内部ロジックによって引用可能であるが、ハイインピ
ーダンス状態は内部的に判定が難しく、従来の回路で
は、ヒューズ部を抵抗素子として電流を印加し、そこで
生じる電位差を用いてヒューズ切断の有無を判定してい
た。
【０００４】図５は、従来のリダンダンシー回路（特開
平４−３４２９１９号の図４を参照）の一例を示す回路
図である。図において、ＶＤＤ−ＧＮＤ間には、ヒュー
ズ素子１と抵抗素子２とが直列接続され、該直列接続さ
れたノードには、インバータ素子３の入力とＮＭＯＳ素
子４のドレインとが接続される。また、上記インバータ
素子３の出力は、ヒューズ検出出力５と上記ＮＭＯＳ素
子４のゲートとに接続され、該ＮＭＯＳ素子４のソース
は、ＧＮＤに接続されている。
平４−３４２９１９号の図４を参照）の一例を示す回路
図である。図において、ＶＤＤ−ＧＮＤ間には、ヒュー
ズ素子１と抵抗素子２とが直列接続され、該直列接続さ
れたノードには、インバータ素子３の入力とＮＭＯＳ素
子４のドレインとが接続される。また、上記インバータ
素子３の出力は、ヒューズ検出出力５と上記ＮＭＯＳ素
子４のゲートとに接続され、該ＮＭＯＳ素子４のソース
は、ＧＮＤに接続されている。
【０００５】上述した構成による従来技術によるリダン
ダンシー回路の動作について説明する。ヒューズ素子１
の抵抗値が抵抗素子２の抵抗値より十分に小さくなるよ
うに設計すれば、ヒューズ素子１の未切断時は、インバ
ータ３には、Ｈｉｇｈが入力されるので、Ｌｏｗが出力
される。したがって、ヒューズ検出出力５には、Ｌｏｗ
が出力される。例えば、ヒューズ素子１の抵抗値をＲ
ｆ、抵抗素子２の抵抗値をＲ、電源電圧をＶｄｄ、イン
バータ３のしきい値をＶｔとすると、抵抗比（Ｒｆ／
Ｒ）は以下のような基準となる。 Ｒｆ／Ｒ ＜＜ Ｖｔ／（Ｖｄｄ−Ｖｔ）
ダンシー回路の動作について説明する。ヒューズ素子１
の抵抗値が抵抗素子２の抵抗値より十分に小さくなるよ
うに設計すれば、ヒューズ素子１の未切断時は、インバ
ータ３には、Ｈｉｇｈが入力されるので、Ｌｏｗが出力
される。したがって、ヒューズ検出出力５には、Ｌｏｗ
が出力される。例えば、ヒューズ素子１の抵抗値をＲ
ｆ、抵抗素子２の抵抗値をＲ、電源電圧をＶｄｄ、イン
バータ３のしきい値をＶｔとすると、抵抗比（Ｒｆ／
Ｒ）は以下のような基準となる。 Ｒｆ／Ｒ ＜＜ Ｖｔ／（Ｖｄｄ−Ｖｔ）
【０００６】一方、ヒューズ素子１の切断時は、インバ
ータ３には、抵抗素子２によってＬｏｗが入力されるの
で、Ｈｉｇｈが出力される。したがって、ＮＭＯＳ素子
４のゲートにＨｉｇｈが入力されるので、ＮＭＯＳ素子
４が導通状態となり、インバータ３の入力がＬｏｗにな
る。ゆえに、ヒューズ検出出力５には、インバータ３の
出力であるＨｉｇｈが出力される。つまり、ヒューズ検
出出力５には、ヒューズ素子１の非切断時にＬｏｗ、ヒ
ューズ素子１の切断時にＨｉｇｈが出力される。
ータ３には、抵抗素子２によってＬｏｗが入力されるの
で、Ｈｉｇｈが出力される。したがって、ＮＭＯＳ素子
４のゲートにＨｉｇｈが入力されるので、ＮＭＯＳ素子
４が導通状態となり、インバータ３の入力がＬｏｗにな
る。ゆえに、ヒューズ検出出力５には、インバータ３の
出力であるＨｉｇｈが出力される。つまり、ヒューズ検
出出力５には、ヒューズ素子１の非切断時にＬｏｗ、ヒ
ューズ素子１の切断時にＨｉｇｈが出力される。
【０００７】次に、図６は、上述した従来技術を改良し
た第２の従来技術（特開平４−３４２９１９号の図１を
参照）によるリダンダンシー回路の構成を示す回路図で
ある。図において、ＶＤＤには、ヒューズ素子７が接続
され、該ヒューズ素子７の他方の端子は、ＮＭＯＳ素子
８のドレインに接続されている。また、該ＮＭＯＳ素子
８のソースは、ＧＮＤに接続され、同素子のゲートは、
入力端子６に接続されている。また、ＮＭＯＳ素子８の
ドレインには、インバータ素子９の入力とＮＭＯＳ素子
１０のドレインとが接続されている。上記インバータ素
子９の出力は、ヒューズ検出出力１１と上記ＮＭＯＳ素
子１０のゲートとに接続され、該ＮＭＯＳ素子１０のソ
ースは、ＧＮＤに接続されている。
た第２の従来技術（特開平４−３４２９１９号の図１を
参照）によるリダンダンシー回路の構成を示す回路図で
ある。図において、ＶＤＤには、ヒューズ素子７が接続
され、該ヒューズ素子７の他方の端子は、ＮＭＯＳ素子
８のドレインに接続されている。また、該ＮＭＯＳ素子
８のソースは、ＧＮＤに接続され、同素子のゲートは、
入力端子６に接続されている。また、ＮＭＯＳ素子８の
ドレインには、インバータ素子９の入力とＮＭＯＳ素子
１０のドレインとが接続されている。上記インバータ素
子９の出力は、ヒューズ検出出力１１と上記ＮＭＯＳ素
子１０のゲートとに接続され、該ＮＭＯＳ素子１０のソ
ースは、ＧＮＤに接続されている。
【０００８】上述した構成による第２の従来技術による
動作を図７に示すタイミングチャートを参照して説明す
る。ヒューズ素子７の未切断時、初期状態で入力端子６
がＬｏｗの期間中においては、ＮＭＯＳ素子８が非導通
状態になり、ヒューズ素子７によってインバータ９には
Ｈｉｇｈが入力され、Ｌｏｗを出力するので、ヒューズ
検出出力１１にはＬｏｗが出力される。入力端子６がＨ
ｉｇｈの期間中においては、ヒューズ素子７の抵抗値が
ＮＭＯＳ素子８のソース・ドレイン間の導通時の抵抗値
より十分に小さく設計すれば、インバータ９にはＨｉｇ
ｈが入力され、Ｌｏｗを出力するので、ヒューズ検出出
力１１にはＬｏｗが出力される。
動作を図７に示すタイミングチャートを参照して説明す
る。ヒューズ素子７の未切断時、初期状態で入力端子６
がＬｏｗの期間中においては、ＮＭＯＳ素子８が非導通
状態になり、ヒューズ素子７によってインバータ９には
Ｈｉｇｈが入力され、Ｌｏｗを出力するので、ヒューズ
検出出力１１にはＬｏｗが出力される。入力端子６がＨ
ｉｇｈの期間中においては、ヒューズ素子７の抵抗値が
ＮＭＯＳ素子８のソース・ドレイン間の導通時の抵抗値
より十分に小さく設計すれば、インバータ９にはＨｉｇ
ｈが入力され、Ｌｏｗを出力するので、ヒューズ検出出
力１１にはＬｏｗが出力される。
【０００９】例えば、ヒューズ素子７の抵抗値をＲｆ、
ＮＭＯＳ素子８では、通常、抵抗値を大きくとれないの
で直列に入れ、該抵抗値とＮＭＯＳ素子８の導通時の抵
抗値との合計の抵抗値をＲ、電源電圧をＶｄｄ、インバ
ータ素子９のしきい値をＶｔとすると、抵抗比（Ｒｆ／
Ｒ）は以下のような基準となる。 Ｒｆ／Ｒ ＜＜ Ｖｔ／（Ｖｄｄ−Ｖｔ）
ＮＭＯＳ素子８では、通常、抵抗値を大きくとれないの
で直列に入れ、該抵抗値とＮＭＯＳ素子８の導通時の抵
抗値との合計の抵抗値をＲ、電源電圧をＶｄｄ、インバ
ータ素子９のしきい値をＶｔとすると、抵抗比（Ｒｆ／
Ｒ）は以下のような基準となる。 Ｒｆ／Ｒ ＜＜ Ｖｔ／（Ｖｄｄ−Ｖｔ）
【００１０】ヒューズ素子７の切断時、初期状態で入力
端子６がＬｏｗの期間中においては、ＮＭＯＳ素子８が
非導通状態になるので、インバータ素子９の入力は不定
となり、ヒューズ検出出力１１が初期状態となる。一
方、入力端子６がＨｉｇｈの期間中においては、ＮＭＯ
Ｓ素子８が導通状態になり、インバータ素子９にはＬｏ
ｗが入力され、Ｈｉｇｈを出力する。また、ＮＭＯＳ素
子１０のゲートにはＨｉｇｈが入力され、ＮＭＯＳ素子
１０が導通状態になり、インバータ素子９の入力がＬｏ
ｗになる。したがって、ヒューズ検出出力１１にはイン
バータ素子９の出力であるＨｉｇｈが出力される。
端子６がＬｏｗの期間中においては、ＮＭＯＳ素子８が
非導通状態になるので、インバータ素子９の入力は不定
となり、ヒューズ検出出力１１が初期状態となる。一
方、入力端子６がＨｉｇｈの期間中においては、ＮＭＯ
Ｓ素子８が導通状態になり、インバータ素子９にはＬｏ
ｗが入力され、Ｈｉｇｈを出力する。また、ＮＭＯＳ素
子１０のゲートにはＨｉｇｈが入力され、ＮＭＯＳ素子
１０が導通状態になり、インバータ素子９の入力がＬｏ
ｗになる。したがって、ヒューズ検出出力１１にはイン
バータ素子９の出力であるＨｉｇｈが出力される。
【００１１】入力端子６がＨｉｇｈからＬｏｗになり、
ＮＭＯＳ素子８が非導通状悪になった後も、インバータ
９とＮＭＯＳ素子１０とによって、入力端子６のＨｉｇ
ｈ入力状態のデータが保持され、ヒューズ検出出力１１
にはＨｉｇｈが出力される。つまり、入力端子６がＨｉ
ｇｈ状態でヒューズ７を切断した後は、入力端子の状態
に関係なく、ヒューズ検出出力５には、ヒューズ素子７
の非切断時にＬｏｗ、ヒューズ素子７の切断時にＨｉｇ
ｈが出力される。
ＮＭＯＳ素子８が非導通状悪になった後も、インバータ
９とＮＭＯＳ素子１０とによって、入力端子６のＨｉｇ
ｈ入力状態のデータが保持され、ヒューズ検出出力１１
にはＨｉｇｈが出力される。つまり、入力端子６がＨｉ
ｇｈ状態でヒューズ７を切断した後は、入力端子の状態
に関係なく、ヒューズ検出出力５には、ヒューズ素子７
の非切断時にＬｏｗ、ヒューズ素子７の切断時にＨｉｇ
ｈが出力される。
【００１２】次に、図８は、上述した従来技術を改良し
た第３の従来技術（特開平７−１４９２４号の図１より
抜粋）による回路図である。図において、ＰＭＯＳ素子
１３とＮＭＯＳ素子１４とが相補接続されてインバータ
２３が構成され、ＮＭＯＳ素子１４のソースとＧＮＤ間
には、ヒューズ素子１５が接続されている。同様に、Ｐ
ＭＯＳ素子１８とＮＭＯＳ素子１７とが相補接続されて
インバータ２４が構成され、ＮＭＯＳ素子１７のソース
とＶＤＤ間には、ヒューズ素子１６が接続されている。
インバータ２３とインバータ２４との入力は、入力端子
１２に接続され、インパーク２３の出力には、インバー
タ１９の入力とインバータ２０の出力とが接続されてい
る。また、インバータ２４の出力には、インバータ２０
の入力、インバータ１９の出力およびヒューズ検出出力
２１が接続されている。
た第３の従来技術（特開平７−１４９２４号の図１より
抜粋）による回路図である。図において、ＰＭＯＳ素子
１３とＮＭＯＳ素子１４とが相補接続されてインバータ
２３が構成され、ＮＭＯＳ素子１４のソースとＧＮＤ間
には、ヒューズ素子１５が接続されている。同様に、Ｐ
ＭＯＳ素子１８とＮＭＯＳ素子１７とが相補接続されて
インバータ２４が構成され、ＮＭＯＳ素子１７のソース
とＶＤＤ間には、ヒューズ素子１６が接続されている。
インバータ２３とインバータ２４との入力は、入力端子
１２に接続され、インパーク２３の出力には、インバー
タ１９の入力とインバータ２０の出力とが接続されてい
る。また、インバータ２４の出力には、インバータ２０
の入力、インバータ１９の出力およびヒューズ検出出力
２１が接続されている。
【００１３】上述した構成による第３の従来技術による
動作を図９に示すタイミングチャートを参照して説明す
る。ヒューズ素子１５、１６の未切断時、初期状態で入
力端子１２がＬｏｗの期間中においては、インバータ２
３の出力がＨｉｇｈになり、インバータ２４の出力がＬ
ｏｗになる。インバータ１９にはＨｉｇｈが入力され、
Ｌｏｗを出力し、インバータ２０にはＬｏｗが入力さ
れ、Ｈｉｇｈを出力し、ヒューズ検出出力２１にはＬｏ
ｗが出力される。一方、入力端子１２がＨｉｇｈの期間
中においては、インバータ２３の出力がＬｏｗになり、
インバータ２４の出力がＨｉｇｈになる。インバータ１
９にはＬｏｗが入力され、Ｈｉｇｈを出力し、インバー
タ２０にはＨｉｇｈが入力され、Ｌｏｗを出力し、ヒュ
ーズ検出出力２１にはＨｉｇｈが出力される。
動作を図９に示すタイミングチャートを参照して説明す
る。ヒューズ素子１５、１６の未切断時、初期状態で入
力端子１２がＬｏｗの期間中においては、インバータ２
３の出力がＨｉｇｈになり、インバータ２４の出力がＬ
ｏｗになる。インバータ１９にはＨｉｇｈが入力され、
Ｌｏｗを出力し、インバータ２０にはＬｏｗが入力さ
れ、Ｈｉｇｈを出力し、ヒューズ検出出力２１にはＬｏ
ｗが出力される。一方、入力端子１２がＨｉｇｈの期間
中においては、インバータ２３の出力がＬｏｗになり、
インバータ２４の出力がＨｉｇｈになる。インバータ１
９にはＬｏｗが入力され、Ｈｉｇｈを出力し、インバー
タ２０にはＨｉｇｈが入力され、Ｌｏｗを出力し、ヒュ
ーズ検出出力２１にはＨｉｇｈが出力される。
【００１４】ヒューズ素子１５、１６の切断時、初期状
態で入力端子１２がＬｏｗの期間中においては、ＰＭＯ
Ｓ素子１３、１８は導通状態になり、ＮＭＯＳ素子１
４、１７は非導通状悪になる。したがって、インバータ
１９にはＨｉｇｈが入力され、Ｌｏｗを出力し、インバ
ータ２０にはＬｏｗが入力され、Ｈｉｇｈを出力し、ヒ
ューズ検出出力２１にはＬｏｗが出力される。一方、入
力端子１２がＨｉｇｈの期間中においては、ＰＭＯＳ素
子１３、１８は非導通状態になり、ＮＭＯＳ素子１４、
１７は導通状態になる。
態で入力端子１２がＬｏｗの期間中においては、ＰＭＯ
Ｓ素子１３、１８は導通状態になり、ＮＭＯＳ素子１
４、１７は非導通状悪になる。したがって、インバータ
１９にはＨｉｇｈが入力され、Ｌｏｗを出力し、インバ
ータ２０にはＬｏｗが入力され、Ｈｉｇｈを出力し、ヒ
ューズ検出出力２１にはＬｏｗが出力される。一方、入
力端子１２がＨｉｇｈの期間中においては、ＰＭＯＳ素
子１３、１８は非導通状態になり、ＮＭＯＳ素子１４、
１７は導通状態になる。
【００１５】しかしながら、ヒューズ素子１５が切断さ
れているため、上記ＮＭＯＳ素子１４のドレインはＬｏ
ｗにはならず、同様にヒューズ素子１６が切断されてい
るため、上記ＮＭＯＳ素子１７のドレインはＨｉｇｈに
はならず、インバータ素子１９、２０によって入力端子
１２がＬｏｗの状態を保持し続け、ヒューズ検出出力２
１にはＬｏｗが出力される。つまり、入力端子１２がＨ
ｉｇｈの状態において、ヒューズ素子１５、１６が非切
断時には、ヒューズ検出出力２１にはＨｉｇｈ、ヒュー
ズ素子１５、１６が切断時には、ヒューズ検出出力２１
にはＬｏｗが出力される。
れているため、上記ＮＭＯＳ素子１４のドレインはＬｏ
ｗにはならず、同様にヒューズ素子１６が切断されてい
るため、上記ＮＭＯＳ素子１７のドレインはＨｉｇｈに
はならず、インバータ素子１９、２０によって入力端子
１２がＬｏｗの状態を保持し続け、ヒューズ検出出力２
１にはＬｏｗが出力される。つまり、入力端子１２がＨ
ｉｇｈの状態において、ヒューズ素子１５、１６が非切
断時には、ヒューズ検出出力２１にはＨｉｇｈ、ヒュー
ズ素子１５、１６が切断時には、ヒューズ検出出力２１
にはＬｏｗが出力される。
【００１６】
【発明が解決しようとする課題】ところで、上述した図
５に示す第１の従来技術においては、ヒューズ素子１の
抵抗値をＲｆ、抵抗素子２の抵抗値をＲ、電源電圧をＶ
ｄｄとすると、ヒューズが非切断の状態であっても、Ｖ
ＤＤ−ＧＮＤ間に、ＶＤＤ−ヒューズ素子１−抵抗素子
２−ＧＮＤという経路で、定常的に、電流Ｉ＝Ｖｄｄ／
（Ｒｆ＋Ｒ）が流れるという問題がある。
５に示す第１の従来技術においては、ヒューズ素子１の
抵抗値をＲｆ、抵抗素子２の抵抗値をＲ、電源電圧をＶ
ｄｄとすると、ヒューズが非切断の状態であっても、Ｖ
ＤＤ−ＧＮＤ間に、ＶＤＤ−ヒューズ素子１−抵抗素子
２−ＧＮＤという経路で、定常的に、電流Ｉ＝Ｖｄｄ／
（Ｒｆ＋Ｒ）が流れるという問題がある。
【００１７】また、第２の従来技術においては、上記問
題点を解決するために外部から信号を入力して定常的に
流れる電流を低減している。しかしながら、ヒューズ素
子７の抵抗値をＲｆ、ＮＭＯＳ素子８とその直列抵抗と
の合計の抵抗値をＲ、電源電圧をＶｄｄとすると、ヒュ
ーズが非切断の状態においては、入力端子６にＨｉｇｈ
レベルが供給されている期間中に、ＮＭＯＳ素子８が導
通状態になり、ＶＤＤ−ＧＮＤ間にＶＤＤ−ヒューズ素
子７−ＮＭＯＳ素子８−ＧＮＤという経路で、上述した
第１の従来技術と同様な定常的な電流Ｉ＝Ｖｄｄ／（Ｒ
ｆ＋Ｒ）が流れるという問題がある。
題点を解決するために外部から信号を入力して定常的に
流れる電流を低減している。しかしながら、ヒューズ素
子７の抵抗値をＲｆ、ＮＭＯＳ素子８とその直列抵抗と
の合計の抵抗値をＲ、電源電圧をＶｄｄとすると、ヒュ
ーズが非切断の状態においては、入力端子６にＨｉｇｈ
レベルが供給されている期間中に、ＮＭＯＳ素子８が導
通状態になり、ＶＤＤ−ＧＮＤ間にＶＤＤ−ヒューズ素
子７−ＮＭＯＳ素子８−ＧＮＤという経路で、上述した
第１の従来技術と同様な定常的な電流Ｉ＝Ｖｄｄ／（Ｒ
ｆ＋Ｒ）が流れるという問題がある。
【００１８】また、第３の従来技術においては、上記問
題点を解決するためにＶＤＤ−ＧＮＤ間にＣＭＯＳ構造
を構成し、定常的な電流を低減している。しかしなが
ら、ヒューズが非切断の状態で入力信号がＬｏｗからＨ
ｉｇｈや、ＨｉｇｈからＬｏｗに変化すると、変化する
度に、インバータ２３とインバータ２０の間と、インバ
ータ２４とインバータ１９の間とに、それぞれ出力信号
同士の衝突が起こり電流が流れるという問題がある。
題点を解決するためにＶＤＤ−ＧＮＤ間にＣＭＯＳ構造
を構成し、定常的な電流を低減している。しかしなが
ら、ヒューズが非切断の状態で入力信号がＬｏｗからＨ
ｉｇｈや、ＨｉｇｈからＬｏｗに変化すると、変化する
度に、インバータ２３とインバータ２０の間と、インバ
ータ２４とインバータ１９の間とに、それぞれ出力信号
同士の衝突が起こり電流が流れるという問題がある。
【００１９】また、第４の従来技術においては、上述し
た第２の従来技術による問題点を解決するためには、Ｈ
ｉｇｈの状態をできるだけ削減した信号が必要であり、
上述した第３の従来技術による問題点を解決するために
は、変化をできるだけ削減した信号が必要があり、外部
よりこのような信号を供給できない場合は信号発生回路
を内部で構成しなければならないので、ワンショット信
号のような電源投入時に動作する信号を入力信号として
用いなければならない。しかしながら、ワンショット信
号発生回路の設計においては、製造バラツキ・電圧変動
・環境変動などを考慮しなければならず、また面積的に
も大きな部分を専有するという問題がある。
た第２の従来技術による問題点を解決するためには、Ｈ
ｉｇｈの状態をできるだけ削減した信号が必要であり、
上述した第３の従来技術による問題点を解決するために
は、変化をできるだけ削減した信号が必要があり、外部
よりこのような信号を供給できない場合は信号発生回路
を内部で構成しなければならないので、ワンショット信
号のような電源投入時に動作する信号を入力信号として
用いなければならない。しかしながら、ワンショット信
号発生回路の設計においては、製造バラツキ・電圧変動
・環境変動などを考慮しなければならず、また面積的に
も大きな部分を専有するという問題がある。
【００２０】この発明は上述した事情に鑑みてなされた
もので、定常的に流れる電流および出力信号同士の衝突
により流れる電流による消費電力を低減でき、また、入
力信号の制限を解消できる半導体集積回路を提供するこ
とを目的としている。
もので、定常的に流れる電流および出力信号同士の衝突
により流れる電流による消費電力を低減でき、また、入
力信号の制限を解消できる半導体集積回路を提供するこ
とを目的としている。
【００２１】
【課題を解決するための手段】上述した問題点を解決す
るために、請求項１記載の発明では、入力信号に対し出
力信号でヒューズ素子を切断または未切断かを判定する
ヒューズ回路を具備する半導体集積回路において、ヒュ
ーズ素子を少なくても１つ挿入し、前記ヒューズ素子を
切断しない場合、前記入力信号に対して前記出力を反転
し、前記ヒューズ素子を切断した場合、前記入力信号に
関係なく前記出力を電源電位レベルまたは接地電位レベ
ルに固定するヒューズ回路と、前記入力信号を遅延する
遅延回路と、前記ヒューズ回路の出力を入力とし、前記
遅延回路の出力をクロック入力とするフリップフロップ
回路とを具備し、前記フリップフロップ回路から前記ヒ
ューズ素子の切断の有無を示す情報を出力することを特
徴とする。
るために、請求項１記載の発明では、入力信号に対し出
力信号でヒューズ素子を切断または未切断かを判定する
ヒューズ回路を具備する半導体集積回路において、ヒュ
ーズ素子を少なくても１つ挿入し、前記ヒューズ素子を
切断しない場合、前記入力信号に対して前記出力を反転
し、前記ヒューズ素子を切断した場合、前記入力信号に
関係なく前記出力を電源電位レベルまたは接地電位レベ
ルに固定するヒューズ回路と、前記入力信号を遅延する
遅延回路と、前記ヒューズ回路の出力を入力とし、前記
遅延回路の出力をクロック入力とするフリップフロップ
回路とを具備し、前記フリップフロップ回路から前記ヒ
ューズ素子の切断の有無を示す情報を出力することを特
徴とする。
【００２２】また、請求項２記載の発明では、請求項１
記載の半導体集積回路において、前記ヒューズ回路は、
第１導電型ＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴとか
ら構成されるＣＭＯＳインバータ回路を備え、前記第１
導電型ＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴのいずれ
か一方のトランジスタのドレイン側もしくはソース側
に、前記ヒューズ素子を少なくても１つ挿入したことを
特徴とする。
記載の半導体集積回路において、前記ヒューズ回路は、
第１導電型ＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴとか
ら構成されるＣＭＯＳインバータ回路を備え、前記第１
導電型ＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴのいずれ
か一方のトランジスタのドレイン側もしくはソース側
に、前記ヒューズ素子を少なくても１つ挿入したことを
特徴とする。
【００２３】また、請求項３記載の発明では、請求項１
記載の半導体集積回路において、前記フリップフロツプ
回路は、入力初段素子として、クロックドインバータで
構成されていることを特徴とする。
記載の半導体集積回路において、前記フリップフロツプ
回路は、入力初段素子として、クロックドインバータで
構成されていることを特徴とする。
【００２４】また、請求項４記載の発明では、請求項１
記載の半導体集積回路において、半導体素子の出力がハ
イインピーダンスである時に、前記入力信号の信号幅を
容量保持可能な時間に調整する信号幅調整回路を備える
ことを特徴とする。
記載の半導体集積回路において、半導体素子の出力がハ
イインピーダンスである時に、前記入力信号の信号幅を
容量保持可能な時間に調整する信号幅調整回路を備える
ことを特徴とする。
【００２５】本発明では、ヒューズ素子をインバータ内
に挿入するとともに、後段のデータ保持部分にフリップ
フロツプを用いることにより、定常的な電流を低減する
とともに、出力信号同士の衝突により流れる電流を低減
する。また、上記電流を低減することにより、入力信号
の制限を解消し、ワンショット信号発生回路を削減す
る。
に挿入するとともに、後段のデータ保持部分にフリップ
フロツプを用いることにより、定常的な電流を低減する
とともに、出力信号同士の衝突により流れる電流を低減
する。また、上記電流を低減することにより、入力信号
の制限を解消し、ワンショット信号発生回路を削減す
る。
【００２６】
【発明の実施の形態】以下、本発明の実施例を詳細に説
明する。
明する。
【００２７】Ａ．第１実施例 Ａ−１．第１実施例の構成 図１は、本発明の第１の実施例による半導体集積回路の
構成を示す回路図である。図において、ＰＭＯＳ素子３
１とＮＭＯＳ素子３２が相補接続されてインバータ５２
を構成し、ＮＭＯＳ素子３２のソースとＧＮＤとの間に
は、ヒューズ素子３３が接続されている。上記インバー
タ５２の出力は、フリップフロツプ回路３５のデータ入
力端子に接続されている。また、入力端子３０は、上記
インバータ５２の入力と遅延回路３４の入力とに接続さ
れ、遅延回路３４の出力は、上記フリップフロツプ回路
３５のクロック入力に接続されている。フリップフロツ
プ回路３５の出力はヒューズ検出出力３６に接続されて
いる。
構成を示す回路図である。図において、ＰＭＯＳ素子３
１とＮＭＯＳ素子３２が相補接続されてインバータ５２
を構成し、ＮＭＯＳ素子３２のソースとＧＮＤとの間に
は、ヒューズ素子３３が接続されている。上記インバー
タ５２の出力は、フリップフロツプ回路３５のデータ入
力端子に接続されている。また、入力端子３０は、上記
インバータ５２の入力と遅延回路３４の入力とに接続さ
れ、遅延回路３４の出力は、上記フリップフロツプ回路
３５のクロック入力に接続されている。フリップフロツ
プ回路３５の出力はヒューズ検出出力３６に接続されて
いる。
【００２８】Ａ−２．第１実施例の動作 次に、上述した構成による実施例の動作を図２のタイミ
ングチャートを参照して説明する。ヒューズ３３が未切
断時、初期状態で入力端子３０がＬｏｗであると、ＰＭ
ＯＳ素子３１が導通し、ＮＭＯＳ素子３２が非導通にな
る。この場合、フリップフロツプ３５のデータ入力はＨ
ｉｇｈになり、フリップフロツプ３５のクロック入力は
Ｌｏｗになる。この結果、フリップフロツプ回路３５の
出力は初期状態になり、ヒューズ検出出力３６は初期状
態になる。
ングチャートを参照して説明する。ヒューズ３３が未切
断時、初期状態で入力端子３０がＬｏｗであると、ＰＭ
ＯＳ素子３１が導通し、ＮＭＯＳ素子３２が非導通にな
る。この場合、フリップフロツプ３５のデータ入力はＨ
ｉｇｈになり、フリップフロツプ３５のクロック入力は
Ｌｏｗになる。この結果、フリップフロツプ回路３５の
出力は初期状態になり、ヒューズ検出出力３６は初期状
態になる。
【００２９】次に、入力端子３０の入力がＬｏｗからＨ
ｉｇｈに変化すると、ＰＭＯＳ素子３１が導通から非導
通になり、ＮＭＯＳ素子３２が非導通から導通になる。
したがって、インバータ５２を構成するＰＭＯＳ素子３
１・ＮＭＯＳ素子３２の出力であるフリップフロップ３
５のデータ入力は、ＨｉｇｈからＬｏｗに変化し、遅延
回路３４によって遅延されたフリップフロツプ３５のク
ロック入力は、ＬｏｗからＨｉｇｈに変化する。このフ
リツプフロツプ３５のクロック入力の立ち上がりで、上
記インバータ５２の出力であるＬｏｗデータがフリップ
フロツプ３５に取り込まれるので、ヒューズ検出出力３
６はＬｏｗのデータを出力する。
ｉｇｈに変化すると、ＰＭＯＳ素子３１が導通から非導
通になり、ＮＭＯＳ素子３２が非導通から導通になる。
したがって、インバータ５２を構成するＰＭＯＳ素子３
１・ＮＭＯＳ素子３２の出力であるフリップフロップ３
５のデータ入力は、ＨｉｇｈからＬｏｗに変化し、遅延
回路３４によって遅延されたフリップフロツプ３５のク
ロック入力は、ＬｏｗからＨｉｇｈに変化する。このフ
リツプフロツプ３５のクロック入力の立ち上がりで、上
記インバータ５２の出力であるＬｏｗデータがフリップ
フロツプ３５に取り込まれるので、ヒューズ検出出力３
６はＬｏｗのデータを出力する。
【００３０】その後、再び入力端子３０の入力がＬｏｗ
になると、ＰＭＯＳ素子３１が導通し、ＮＭＯＳ素子３
２が非導通になり、フリップフロツプ３５のデータ入力
がＨｉｇｈになり、フリップフロップ３５のクロック入
力がＬｏｗになる。そして、フリップフロツプ３５の出
力は、入力端子３０がＬｏｗからＨｉｇｈに変化したと
きに取り込んだＬｏｗデータを出力するので、ヒューズ
検出出力３６はＬｏｗを出力する。
になると、ＰＭＯＳ素子３１が導通し、ＮＭＯＳ素子３
２が非導通になり、フリップフロツプ３５のデータ入力
がＨｉｇｈになり、フリップフロップ３５のクロック入
力がＬｏｗになる。そして、フリップフロツプ３５の出
力は、入力端子３０がＬｏｗからＨｉｇｈに変化したと
きに取り込んだＬｏｗデータを出力するので、ヒューズ
検出出力３６はＬｏｗを出力する。
【００３１】ヒューズ３３が切断時、初期状態で入力端
子３０がＬｏｗであると、ＰＭＯＳ素子３１が非導通に
なりＮＭＯＳ素子３２が導通しフリップフロツプ３５の
データ入力はＨｉｇｈになる。この場合、フリップフロ
ツプ３５のクロック入力はＬｏｗになり、フリップフロ
ツプ回路３５の出力は初期状態になり、ヒューズ検出出
力３６は初期状態になる。
子３０がＬｏｗであると、ＰＭＯＳ素子３１が非導通に
なりＮＭＯＳ素子３２が導通しフリップフロツプ３５の
データ入力はＨｉｇｈになる。この場合、フリップフロ
ツプ３５のクロック入力はＬｏｗになり、フリップフロ
ツプ回路３５の出力は初期状態になり、ヒューズ検出出
力３６は初期状態になる。
【００３２】次に、入力端子３０の入力がＬｏｗからＨ
ｉｇｈに変化すると、ＰＭＯＳ素子３１が導通から非導
通になり、ＮＭＯＳ素子３２が非導通から導通になる。
そして、フリップフロツプ３５のデータ入力は、インバ
ータ出力とフリップフロツプ３５までの容量保持でＨｉ
ｇｈを一定時間保ち続ける。また、遅延回路３４によっ
て遅延されたフリップフロツプ３５のクロック入力がＬ
ｏｗからＨｉｇｈになり、このフリップフロツプ３５の
クロック入力の立ち上がりで、上記容量保持されている
データがフリップフロツプ３５に取り込まれるので、ヒ
ューズ検出出力３６はＨｉｇｈのデータを出力する。
ｉｇｈに変化すると、ＰＭＯＳ素子３１が導通から非導
通になり、ＮＭＯＳ素子３２が非導通から導通になる。
そして、フリップフロツプ３５のデータ入力は、インバ
ータ出力とフリップフロツプ３５までの容量保持でＨｉ
ｇｈを一定時間保ち続ける。また、遅延回路３４によっ
て遅延されたフリップフロツプ３５のクロック入力がＬ
ｏｗからＨｉｇｈになり、このフリップフロツプ３５の
クロック入力の立ち上がりで、上記容量保持されている
データがフリップフロツプ３５に取り込まれるので、ヒ
ューズ検出出力３６はＨｉｇｈのデータを出力する。
【００３３】その後、再び入力端子３０の入力がＬｏｗ
になると、ＰＭＯＳ素子３１が導通し、ＮＭＯＳ素子３
２が非導通になる。そして、フリップフロツプ３５のデ
ータ入力はＨｉｇｈになり、フリップフロツプ３５のク
ロック入力はＬｏｗになる。この結果、フリップフロツ
プ３５は、入力端子３０がＬｏｗからＨｉｇｈに変化し
たときに取り込んだＨｉｇｈデータを出力するので、ヒ
ューズ検出出力３６はＨｉｇｈを出力する。
になると、ＰＭＯＳ素子３１が導通し、ＮＭＯＳ素子３
２が非導通になる。そして、フリップフロツプ３５のデ
ータ入力はＨｉｇｈになり、フリップフロツプ３５のク
ロック入力はＬｏｗになる。この結果、フリップフロツ
プ３５は、入力端子３０がＬｏｗからＨｉｇｈに変化し
たときに取り込んだＨｉｇｈデータを出力するので、ヒ
ューズ検出出力３６はＨｉｇｈを出力する。
【００３４】つまり、入力端子３０が一度、Ｌｏｗから
Ｈｉｇｈへ変化した後は、入力端子３０の状態に関係な
く、ヒューズ検出出力３６には、ヒューズ素子３３の非
切断時にＬｏｗ、ヒューズ素子３３切断時にＨｉｇｈが
出力される。
Ｈｉｇｈへ変化した後は、入力端子３０の状態に関係な
く、ヒューズ検出出力３６には、ヒューズ素子３３の非
切断時にＬｏｗ、ヒューズ素子３３切断時にＨｉｇｈが
出力される。
【００３５】Ｂ．第２実施例 図３は、本発明の第２の実施例として第１の実施例３５
のフリップフロツプを示す回路図である。図において、
データ入力端子３７は、ＰＭＯＳ素子５３のゲートとＮ
ＭＯＳ素子５６のゲートとに接続されいる。上記ＰＭＯ
Ｓ素子５３、ＰＭＯＳ素子５４、ＮＭＯＳ素子５５およ
び上記ＮＭＯＳ素子５６は、直列接続されており、クロ
ックドインバータ３９を構成している。
のフリップフロツプを示す回路図である。図において、
データ入力端子３７は、ＰＭＯＳ素子５３のゲートとＮ
ＭＯＳ素子５６のゲートとに接続されいる。上記ＰＭＯ
Ｓ素子５３、ＰＭＯＳ素子５４、ＮＭＯＳ素子５５およ
び上記ＮＭＯＳ素子５６は、直列接続されており、クロ
ックドインバータ３９を構成している。
【００３６】また、クロックドインバータ３９の出力
は、インバータ４２の入力とトランスファーゲート４４
の一方の端子とに接続されている。上記インバータ４２
の出力は、インバータ４３の入力とトランスファーゲー
ト４５の一方の端子とに接続されている。上記インバー
タ４３の出力は、上記トランスファーゲート４４の他方
の端子に接続されている。
は、インバータ４２の入力とトランスファーゲート４４
の一方の端子とに接続されている。上記インバータ４２
の出力は、インバータ４３の入力とトランスファーゲー
ト４５の一方の端子とに接続されている。上記インバー
タ４３の出力は、上記トランスファーゲート４４の他方
の端子に接続されている。
【００３７】また、上記トランスファーゲート４５の他
方の端子は、インバータ４６の入力とトランスファーゲ
ート４８の一方の端子とに接続されている。上記インバ
ータ４６の出力は、インバータ４９の入力とインバータ
４７の入力とに接続されている。上記インバータ４９の
出力は、データ出力端子５０に接続され、上記インバー
タ４７の出力は、上述したトランスファーゲート４８の
他方の端子に接続されている。
方の端子は、インバータ４６の入力とトランスファーゲ
ート４８の一方の端子とに接続されている。上記インバ
ータ４６の出力は、インバータ４９の入力とインバータ
４７の入力とに接続されている。上記インバータ４９の
出力は、データ出力端子５０に接続され、上記インバー
タ４７の出力は、上述したトランスファーゲート４８の
他方の端子に接続されている。
【００３８】また、クロック入力端子３８は、インバー
タ４０の入力に接続され、該インバータ４０の出力は、
上述したＮＭＯＳ素子５５のゲート、トランスファーゲ
ート４４のＰＭＯＳ側のゲート、トランスファーゲート
４５のＰＭＯＳ側のゲート、トランスファーゲート４８
のＮＭＯＳ側のゲートおよびインバータ４１の入力に接
続されている。該インバータ４１の出力は、ＰＭＯＳ素
子５４のゲート、上記トランスファーゲート４４のＮＭ
ＯＳ側のゲート、上記トランスファーゲート４５のＮＭ
ＯＳ側のゲートおよび上記トランスファーゲート４８の
ＰＭＯＳ側のゲートに接続されている。
タ４０の入力に接続され、該インバータ４０の出力は、
上述したＮＭＯＳ素子５５のゲート、トランスファーゲ
ート４４のＰＭＯＳ側のゲート、トランスファーゲート
４５のＰＭＯＳ側のゲート、トランスファーゲート４８
のＮＭＯＳ側のゲートおよびインバータ４１の入力に接
続されている。該インバータ４１の出力は、ＰＭＯＳ素
子５４のゲート、上記トランスファーゲート４４のＮＭ
ＯＳ側のゲート、上記トランスファーゲート４５のＮＭ
ＯＳ側のゲートおよび上記トランスファーゲート４８の
ＰＭＯＳ側のゲートに接続されている。
【００３９】前述した図２を参照した動作説明では、ヒ
ューズ３３の切断時、入力端子３０の入力がＨｉｇｈの
期間中においては、フリップフロップ３５のデータ入力
を、インバータ５２の出力からフリップフロップ３５の
入力までの容量保持で、Ｈｉｇｈに一定時間保ち続ける
必要がある。しかしながら、その期間が長くなると、リ
ークなどの影響でＨｉｇｈを保ち続けられなくなり、最
悪の場合、中間電位まで電位が変化する可能性がでてく
る。このような入力をフリップフロップ回路の入力段の
インバータに印加した場合、多大な貫通電流が流れる。
そこで、本第２実施例では、図１に示す入力段のインバ
ータとトランスファーゲートとを、図３に示すように、
クロックに同期して動作するクロックドインバータ３９
に変更することにより、入力端子３０にＨｉｇｈ入力が
長く続いた場合に、貫通電流の発生を防止している。
ューズ３３の切断時、入力端子３０の入力がＨｉｇｈの
期間中においては、フリップフロップ３５のデータ入力
を、インバータ５２の出力からフリップフロップ３５の
入力までの容量保持で、Ｈｉｇｈに一定時間保ち続ける
必要がある。しかしながら、その期間が長くなると、リ
ークなどの影響でＨｉｇｈを保ち続けられなくなり、最
悪の場合、中間電位まで電位が変化する可能性がでてく
る。このような入力をフリップフロップ回路の入力段の
インバータに印加した場合、多大な貫通電流が流れる。
そこで、本第２実施例では、図１に示す入力段のインバ
ータとトランスファーゲートとを、図３に示すように、
クロックに同期して動作するクロックドインバータ３９
に変更することにより、入力端子３０にＨｉｇｈ入力が
長く続いた場合に、貫通電流の発生を防止している。
【００４０】Ｃ．第３実施例 次に、本発明の第３実施例について説明する。図４は、
前述した第１実施例による回路に信号幅調整回路を追加
した、本発明の第３実施例による半導体集積回路の構成
を示す回路図である。なお、図１に対応する部分には同
一の符号を付けて説明を省略する。図において、信号幅
調整回路５１は、入力端子３０とインバータ５２の入力
との間に挿入され、入力端子３０に印加されるＨｉｇｈ
の信号幅を所定の期間に調整する。前述したように、貫
通電流の発生原因の１つとして、入力端子３０に入力さ
れる入力信号のＨｉｇｈの期間が長くなることを挙げた
が、本第３実施例では、信号幅調整回路５１によって、
入力されるＨｉｇｈの信号幅をある一定期間に調整する
ことにより、貫通電流の発生を防止している。
前述した第１実施例による回路に信号幅調整回路を追加
した、本発明の第３実施例による半導体集積回路の構成
を示す回路図である。なお、図１に対応する部分には同
一の符号を付けて説明を省略する。図において、信号幅
調整回路５１は、入力端子３０とインバータ５２の入力
との間に挿入され、入力端子３０に印加されるＨｉｇｈ
の信号幅を所定の期間に調整する。前述したように、貫
通電流の発生原因の１つとして、入力端子３０に入力さ
れる入力信号のＨｉｇｈの期間が長くなることを挙げた
が、本第３実施例では、信号幅調整回路５１によって、
入力されるＨｉｇｈの信号幅をある一定期間に調整する
ことにより、貫通電流の発生を防止している。
【００４１】
【発明の効果】以上、説明したように、この発明によれ
ば、インバータ内にヒューズ素子を接続することによ
り、インバータのＰＭＯＳ・ＮＭＯＳ素子のどちらかが
非導通となるので、ヒューズを介しての定常的な電流を
なくすことができるという利点が得られる。また、後段
にフリップフロツプ回路を用いたことで、回路内に出力
信号同士がショートしている部分がないので、入力デー
タの変化時に、回路内で出力信号同士の衝突によって発
生する電流をなくすことができるという利点が得られ
る。
ば、インバータ内にヒューズ素子を接続することによ
り、インバータのＰＭＯＳ・ＮＭＯＳ素子のどちらかが
非導通となるので、ヒューズを介しての定常的な電流を
なくすことができるという利点が得られる。また、後段
にフリップフロツプ回路を用いたことで、回路内に出力
信号同士がショートしている部分がないので、入力デー
タの変化時に、回路内で出力信号同士の衝突によって発
生する電流をなくすことができるという利点が得られ
る。
【００４２】また、定常的な電流や、出力信号同士の衝
突による電流をなくすことができるので、入力信号にワ
ンショット信号を必要としなくなり、入力信号の制限を
なくすことができるという利点が得られる。また、同様
に入力信号にワンショット信号を必要としなくなるの
で、入力にクロック信号を用いることができるという利
点が得られる。さらに、入力信号にワンショット信号を
必要としないので、ワンショット信号の発生回路が不必
要になり、設計工数・ブロック面積の削減ができるとい
う利点が得られる。
突による電流をなくすことができるので、入力信号にワ
ンショット信号を必要としなくなり、入力信号の制限を
なくすことができるという利点が得られる。また、同様
に入力信号にワンショット信号を必要としなくなるの
で、入力にクロック信号を用いることができるという利
点が得られる。さらに、入力信号にワンショット信号を
必要としないので、ワンショット信号の発生回路が不必
要になり、設計工数・ブロック面積の削減ができるとい
う利点が得られる。
【図１】 本発明の第１実施例を示す全体回路図であ
る。
る。
【図２】 第１の実施例の動作を示すタイミングチャー
トである。
トである。
【図３】 本発明の第２実施例として、図１に示す第一
の実施例内のフリップフロツプを示す回路図である。
の実施例内のフリップフロツプを示す回路図である。
【図４】 本発明の第３実施例を示す回路図である。
【図５】 第１の従来技術を示す回路図である。
【図６】 第２の従来技術を示す回路図である。
【図７】 第２の従来技術の動作を示すタイミングチャ
ートである。
ートである。
【図８】 第３の従来技術を示す回路図である。
【図９】 第３の従来技術の動作を示すタイミングチャ
ートである。
ートである。
１、７、１５、１６、３３ ヒューズ素子 ２ 抵抗素子 ３ インバータ ４ ＮＭＯＳ素子 ５、１１、２１、５０ ヒューズ検出出力 ６ 入力端子 ８、１０ ＮＭＯＳ素子 ９ インバータ １２ 入力端子 １３、１８ ＰＭＯＳ素子 １４、１７ ＮＭＯＳ素子 １９、２０、２２ インバータ ２３、２４ インバータ ３０ 入力端子 ３１ ＰＭＯＳ素子 ３２ ＮＭＯＳ素子 ３４ 遅延回路 ３５ フリップフロツプ回路 ３６ ヒューズ検出出力 ３７ データ入力端子 ３８ クロック入力端子 ３９ クロックドインバータ ４０、４１、４２、４３、４６、４７、４９、５２ イ
ンバータ ４４、４５、４８ トランスファーゲート ５０ データ出力端子 ５１ 信号幅調整回路 ５３、５４ ＰＭＯＳ素子 ５５、５６ ＮＭＯＳ素子
ンバータ ４４、４５、４８ トランスファーゲート ５０ データ出力端子 ５１ 信号幅調整回路 ５３、５４ ＰＭＯＳ素子 ５５、５６ ＮＭＯＳ素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０２Ｈ 3/08 Ｈ０２Ｈ 7/20 Ｆ 7/20 Ｇ１１Ｃ 11/34 ３４１Ｃ (56)参考文献 特開 平１−184796（ＪＰ，Ａ) 特開 平４−147494（ＪＰ，Ａ) 特開 平８−321197（ＪＰ，Ａ) 特開 平５−120894（ＪＰ，Ａ) 特開 昭64−67798（ＪＰ，Ａ) 特開 平５−267466（ＪＰ，Ａ) 特開 平６−36590（ＪＰ，Ａ) 特開 平６−119795（ＪＰ，Ａ) 実開 昭63−131000（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01H 85/30 H01H 85/46 H01H 85/00 H02H 3/08 H02H 7/20 G11C 29/00 G11C 11/413
Claims (4)
- 【請求項１】 入力信号に対し出力信号でヒューズ素子
を切断または未切断かを判定するヒューズ回路を具備す
る半導体集積回路において、 ヒューズ素子を少なくても１つ挿入し、前記ヒューズ素
子を切断しない場合、前記入力信号に対して前記出力を
反転し、前記ヒューズ素子を切断した場合、前記入力信
号に関係なく前記出力を電源電位レベルまたは接地電位
レベルに固定するヒューズ回路と、前記入力信号を遅延する遅延回路と、 前記ヒューズ回路の出力を入力とし、前記遅延回路の出
力をクロック入力とするフリップフロップ回路とを具備
し、 前記フリップフロップ回路から前記ヒューズ素子の切断
の有無を示す情報を出力することを特徴とする半導体集
積回路。 - 【請求項２】 前記ヒューズ回路は、第１導電型ＭＯＳ
ＦＥＴと第２導電型ＭＯＳＦＥＴとから構成されるＣＭ
ＯＳインバータ回路を備え、 前記第１導電型ＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴ
のいずれか一方のトランジスタのドレイン側もしくはソ
ース側に、前記ヒューズ素子を少なくても１つ挿入した
ことを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記フリップフロツプ回路は、入力初段
素子として、クロックドインバータで構成されているこ
とを特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 半導体素子の出力がハイインピーダンス
である時に、前記入力信号の信号幅を容量保持可能な時
間に調整する信号幅調整回路を備えることを特徴とする
請求項１記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20360897A JP3176324B2 (ja) | 1997-07-29 | 1997-07-29 | 半導体集積回路 |
| TW087111019A TW396588B (en) | 1997-07-29 | 1998-07-07 | Semiconductor integrated circuit reducing undesired current |
| CN98103050A CN1208254A (zh) | 1997-07-29 | 1998-07-21 | 减少不需要电流的半导体集成电路 |
| KR1019980029558A KR100297149B1 (ko) | 1997-07-29 | 1998-07-22 | 원치않는전류를감소시키는반도체집적회로 |
| US09/121,032 US5943281A (en) | 1997-07-29 | 1998-07-23 | Semiconductor integrated circuit reducing undesired current |
Applications Claiming Priority (1)
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