JPH0983335A - 待機状態の電力消耗を減少させるための半導体装置 - Google Patents
待機状態の電力消耗を減少させるための半導体装置Info
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- JPH0983335A JPH0983335A JP8125085A JP12508596A JPH0983335A JP H0983335 A JPH0983335 A JP H0983335A JP 8125085 A JP8125085 A JP 8125085A JP 12508596 A JP12508596 A JP 12508596A JP H0983335 A JPH0983335 A JP H0983335A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】
【課題】 複数の内部回路を有し論理動作をする半導体
装置において、待機状態における電力消耗を減らして省
エネ化するとともに、待機状態から作動状態への移行の
速い回路を提供する。 【解決手段】 複数の内部回路に対して共通に所定の電
源を供給する共通供給電源線および共通接地電源線を具
備してなり、内部回路の内でその回路の待機状態と作動
状態が同一のタイミングを有する回路ごとに複数の下位
の部分回路ブロックに分けて構成し、それら部分回路ブ
ロックと共通供給電源線または共通接地電源線の間の少
なくとも一方にＭＯＳトランジスタを介在させて、その
ＭＯＳトランジスタは、部分回路ブロックが待機状態の
時にターンオフされ、かつ基板電圧を調節することより
しきい電圧が上昇してしきい下電流が減少する構成にす
る。
装置において、待機状態における電力消耗を減らして省
エネ化するとともに、待機状態から作動状態への移行の
速い回路を提供する。 【解決手段】 複数の内部回路に対して共通に所定の電
源を供給する共通供給電源線および共通接地電源線を具
備してなり、内部回路の内でその回路の待機状態と作動
状態が同一のタイミングを有する回路ごとに複数の下位
の部分回路ブロックに分けて構成し、それら部分回路ブ
ロックと共通供給電源線または共通接地電源線の間の少
なくとも一方にＭＯＳトランジスタを介在させて、その
ＭＯＳトランジスタは、部分回路ブロックが待機状態の
時にターンオフされ、かつ基板電圧を調節することより
しきい電圧が上昇してしきい下電流が減少する構成にす
る。
Description
【０００１】
【発明の属する技術分野】この発明は、待機状態のサブ
スレッショルドカレント（しきい下電流）により消耗さ
れる電力を減少させるための半導体装置に関するもの
で、ロングチャンネル（Long Channel）トランジスタに
比べてカットオフ特性が劣るディープサブミクロンＭＯ
Ｓトランジスタ（Deep Submicron MOS Transistor）を
使用するギガビット（Ｇ−ｂｉｔ）級のメモリや論理素
子に適用して、待機状態の電流（standby current）を
著しく減少させることにより、待機状態の電力消耗を減
少させるための半導体装置に関するものである。
スレッショルドカレント（しきい下電流）により消耗さ
れる電力を減少させるための半導体装置に関するもの
で、ロングチャンネル（Long Channel）トランジスタに
比べてカットオフ特性が劣るディープサブミクロンＭＯ
Ｓトランジスタ（Deep Submicron MOS Transistor）を
使用するギガビット（Ｇ−ｂｉｔ）級のメモリや論理素
子に適用して、待機状態の電流（standby current）を
著しく減少させることにより、待機状態の電力消耗を減
少させるための半導体装置に関するものである。
【０００２】
【従来の技術】従来、半導体回路において、メモリ素子
や論理素子を複数組み合わせて使用する場合は、一般に
は、図６の構成概念を示す回路図に見られるように、各
部分的回路である回路ブロックＢ０に電源を供給するの
に、大型装置全体への共通（大域）の供給電源線（glob
al power line）Ｌ１００と共通の接地電源線（globalg
round line）Ｌ０を直接これら部分的な回路ブロックＢ
Ｏに連結して使用するのが通例である。
や論理素子を複数組み合わせて使用する場合は、一般に
は、図６の構成概念を示す回路図に見られるように、各
部分的回路である回路ブロックＢ０に電源を供給するの
に、大型装置全体への共通（大域）の供給電源線（glob
al power line）Ｌ１００と共通の接地電源線（globalg
round line）Ｌ０を直接これら部分的な回路ブロックＢ
Ｏに連結して使用するのが通例である。
【０００３】
【発明が解決しようとする課題】しかし、そのように、
電源線（給電側および接地側）を部分回路ブロックに直
接接続する構成を採ると、ディープサブミクロンＭＯＳ
トランジスタ（deep submicron MOS transistor）を使
用する場合には、トランジスタがカットオフ状態（つま
り、しきい電圧未満）でもしきい下電流（sub-threshol
d current）が多く流れることになって、待機状態にあ
る方の回路の電力消耗（本来ゼロであってほしい）が無
用に大きく増加する問題点がある。そのような問題点
は、根本的には、ＭＯＳトランジスタの大きさが小さく
なるに従いしきい電圧が小さくなるのに伴って、トラン
ジスタのしきい領域内の｜ＶGS＜ＶT｜（ここに、ＶGS
はゲートソース間電圧、ＶTはしきい電圧）の範囲で
も、しきい下電流が増加するために、発生する。したが
って、ディープサブミクロンＭＯＳトランジスタを使用
して回路を構成するギガビット級のメモリ論理素子にお
いては、待機状態の電力消耗が非常に深刻な問題点にな
る。
電源線（給電側および接地側）を部分回路ブロックに直
接接続する構成を採ると、ディープサブミクロンＭＯＳ
トランジスタ（deep submicron MOS transistor）を使
用する場合には、トランジスタがカットオフ状態（つま
り、しきい電圧未満）でもしきい下電流（sub-threshol
d current）が多く流れることになって、待機状態にあ
る方の回路の電力消耗（本来ゼロであってほしい）が無
用に大きく増加する問題点がある。そのような問題点
は、根本的には、ＭＯＳトランジスタの大きさが小さく
なるに従いしきい電圧が小さくなるのに伴って、トラン
ジスタのしきい領域内の｜ＶGS＜ＶT｜（ここに、ＶGS
はゲートソース間電圧、ＶTはしきい電圧）の範囲で
も、しきい下電流が増加するために、発生する。したが
って、ディープサブミクロンＭＯＳトランジスタを使用
して回路を構成するギガビット級のメモリ論理素子にお
いては、待機状態の電力消耗が非常に深刻な問題点にな
る。
【０００４】このため、待機状態の電力消耗を防止する
ためのいくつかの回路技術が発表されており、その中の
一つとして日本のＨｉｔａｃｈｉが発表した「Switched
-Source Impedance CMOS Circuit」（IEEE Journal of
Solid State Circuits、第２８巻、１１号、１９９３年
１１月）の回路技術が一番代表的である。しかし、Ｈｉ
ｔａｃｈｉの回路技術でも、待機状態のしきい下電流を
顕著に減少されることはできても、回路動作の遅延を増
加させるばかりでなく、待機状態（stanby state）から
作動状態（active state）への移行も遅く、全体回路の
性能を向上させるには未だ不十分である。
ためのいくつかの回路技術が発表されており、その中の
一つとして日本のＨｉｔａｃｈｉが発表した「Switched
-Source Impedance CMOS Circuit」（IEEE Journal of
Solid State Circuits、第２８巻、１１号、１９９３年
１１月）の回路技術が一番代表的である。しかし、Ｈｉ
ｔａｃｈｉの回路技術でも、待機状態のしきい下電流を
顕著に減少されることはできても、回路動作の遅延を増
加させるばかりでなく、待機状態（stanby state）から
作動状態（active state）への移行も遅く、全体回路の
性能を向上させるには未だ不十分である。
【０００５】したがって、この発明は、待機状態から作
動状態への移行が速く、そして待機状態におけるしきい
下電流を減少させて、電力消耗の少ない半導体装置を提
供することを目的とする。
動状態への移行が速く、そして待機状態におけるしきい
下電流を減少させて、電力消耗の少ない半導体装置を提
供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、この発明による待機状態の電力消耗を減少させるた
めの半導体装置は、複数の内部回路に対して共通に所定
の電源を供給する共通供給電源線および共通接地電源線
を具備する半導体装置において、上記内部回路の内でそ
の回路の待機状態と作動状態が同一のタイミングを有す
る回路ごとに複数の下位の部分回路ブロックに分けて構
成し、それら部分回路ブロックと上記共通供給電源線ま
たは上記共通接地電源線の間の少なくとも一方に具備さ
れて、上記部分回路ブロックが待機状態の時にターンオ
フされ、かつ基板電圧を調節することよりしきい電圧が
上昇してしきい下電流が減少するＭＯＳトランジスタを
具備して構成したものである。
に、この発明による待機状態の電力消耗を減少させるた
めの半導体装置は、複数の内部回路に対して共通に所定
の電源を供給する共通供給電源線および共通接地電源線
を具備する半導体装置において、上記内部回路の内でそ
の回路の待機状態と作動状態が同一のタイミングを有す
る回路ごとに複数の下位の部分回路ブロックに分けて構
成し、それら部分回路ブロックと上記共通供給電源線ま
たは上記共通接地電源線の間の少なくとも一方に具備さ
れて、上記部分回路ブロックが待機状態の時にターンオ
フされ、かつ基板電圧を調節することよりしきい電圧が
上昇してしきい下電流が減少するＭＯＳトランジスタを
具備して構成したものである。
【０００７】
【発明の実施の形態】以下、添付図面の図１〜５を参照
して、この発明を詳細に説明する。図１は、この発明の
一実施例による半導体装置の構成概念を示す回路図で、
共通（広域）供給電源線Ｌ１００と共通（広域）接地電
源線Ｌ０を各部分回路ブロックに直接連結しないで、待
機状態と作動状態が同一である回路ごとに全体の回路ブ
ロックを多数個（ｍ個）の下位の回路ブロック、つまり
部分回路ブロックＢｉ（ここに、ｉ＝１，２，．．．，
ｍ、以下同様）に分けて、各々の部分回路ブロックＢｉ
に対して局所的（local）な部分供給電源線Ｌａｉと局
所的な部分接地電源線Ｌｂｉを、それぞれスイッチング
手段であるＰチャンネルＭＯＳトランジスタ（ＰＭＯ
Ｓ）ＭＰｉとＮチャンネルＭＯＳトランジスタ（ＮＭＯ
Ｓ）ＭＮｉを介して共通供給電源線Ｌ１００と共通接地
電源線Ｌ０に連結して、装置全体の回路を階層構造に構
成し、ＰＭＯＳ（ＭＰｉ）とＮＭＯＳ（ＭＮｉ）を形成
するそれぞれのＮウェルとＰウェルは、メモリや論理素
子を構成する他のＭＯＳトランジスタを形成するウェル
から分離されるように、具現する。Ｘｉは、部分回路ブ
ロックＢｉへの入力信号であり、Ｙｉは、部分回路ブロ
ックＢｉからの出力信号である。また、＾ΦPiは、ＰＭ
ＯＳトランジスタＭＰｉへ加えられる制御入力信号の逆
相分であり（ここに、文中の記号＾は、図面中の符号文
字の上方に引かれた横線に相当し、信号の逆相分を表
す）、ΦNiは、ＮＭＯＳトランジスタＭＮｉへ加えられ
る制御入力信号の順相分である。さらに、ＶNWiは、Ｐ
ＭＯＳトランジスタＭＰｉが位置しているＮウェルの電
圧、ＶPWiは、ＮＭＯＳトランジスタＭＮｉが位置して
いるＰウェルの電圧である。
して、この発明を詳細に説明する。図１は、この発明の
一実施例による半導体装置の構成概念を示す回路図で、
共通（広域）供給電源線Ｌ１００と共通（広域）接地電
源線Ｌ０を各部分回路ブロックに直接連結しないで、待
機状態と作動状態が同一である回路ごとに全体の回路ブ
ロックを多数個（ｍ個）の下位の回路ブロック、つまり
部分回路ブロックＢｉ（ここに、ｉ＝１，２，．．．，
ｍ、以下同様）に分けて、各々の部分回路ブロックＢｉ
に対して局所的（local）な部分供給電源線Ｌａｉと局
所的な部分接地電源線Ｌｂｉを、それぞれスイッチング
手段であるＰチャンネルＭＯＳトランジスタ（ＰＭＯ
Ｓ）ＭＰｉとＮチャンネルＭＯＳトランジスタ（ＮＭＯ
Ｓ）ＭＮｉを介して共通供給電源線Ｌ１００と共通接地
電源線Ｌ０に連結して、装置全体の回路を階層構造に構
成し、ＰＭＯＳ（ＭＰｉ）とＮＭＯＳ（ＭＮｉ）を形成
するそれぞれのＮウェルとＰウェルは、メモリや論理素
子を構成する他のＭＯＳトランジスタを形成するウェル
から分離されるように、具現する。Ｘｉは、部分回路ブ
ロックＢｉへの入力信号であり、Ｙｉは、部分回路ブロ
ックＢｉからの出力信号である。また、＾ΦPiは、ＰＭ
ＯＳトランジスタＭＰｉへ加えられる制御入力信号の逆
相分であり（ここに、文中の記号＾は、図面中の符号文
字の上方に引かれた横線に相当し、信号の逆相分を表
す）、ΦNiは、ＮＭＯＳトランジスタＭＮｉへ加えられ
る制御入力信号の順相分である。さらに、ＶNWiは、Ｐ
ＭＯＳトランジスタＭＰｉが位置しているＮウェルの電
圧、ＶPWiは、ＮＭＯＳトランジスタＭＮｉが位置して
いるＰウェルの電圧である。
【０００８】図２は、図１の回路における制御信号など
のタイミング図で、ＰＭＯＳ（ＭＰｉ）のゲートに入力
される信号＾ΦPi（図面では、添字のｉが省略されてい
る）は、それに連結されている部分回路ブロックＢｉが
待機状態の時に論理レベルＨ（high）を呈し、作動状態
の時に論理レベルＬ（low）を呈する。反面、ＮＭＯＳ
（ＭＮｉ）のゲートに入力される信号ΦNiは、それに連
結されている部分回路ブロックＢｉが待機状態の時に論
理レベルＬを、作動状態の時に論理レベルＨを呈する。
したがって、部分回路ブロックＢｉが作動状態から待機
状態になると、制御信号＾ΦPiおよびΦNiによりＰＭＯ
Ｓ（ＭＰｉ）およびＮＭＯＳ（ＭＮｉ）がそれぞれター
ンオフされることにより、部分供給電源線Ｌａｉ及び部
分接地電源線Ｌｂｉは、それぞれ共通供給電源線Ｌ１０
０および共通接地電源線Ｌ０から切り離されて、ＰＭＯ
Ｓ（ＭＰｉ）とＮＭＯＳ（ＭＮｉ）を通して流れるしき
い下電流により待機状態の電力消耗が決まる。
のタイミング図で、ＰＭＯＳ（ＭＰｉ）のゲートに入力
される信号＾ΦPi（図面では、添字のｉが省略されてい
る）は、それに連結されている部分回路ブロックＢｉが
待機状態の時に論理レベルＨ（high）を呈し、作動状態
の時に論理レベルＬ（low）を呈する。反面、ＮＭＯＳ
（ＭＮｉ）のゲートに入力される信号ΦNiは、それに連
結されている部分回路ブロックＢｉが待機状態の時に論
理レベルＬを、作動状態の時に論理レベルＨを呈する。
したがって、部分回路ブロックＢｉが作動状態から待機
状態になると、制御信号＾ΦPiおよびΦNiによりＰＭＯ
Ｓ（ＭＰｉ）およびＮＭＯＳ（ＭＮｉ）がそれぞれター
ンオフされることにより、部分供給電源線Ｌａｉ及び部
分接地電源線Ｌｂｉは、それぞれ共通供給電源線Ｌ１０
０および共通接地電源線Ｌ０から切り離されて、ＰＭＯ
Ｓ（ＭＰｉ）とＮＭＯＳ（ＭＮｉ）を通して流れるしき
い下電流により待機状態の電力消耗が決まる。
【０００９】また、図２のように、ＰＭＯＳ（ＭＰｉ）
がその中に形成されているＮウェルの電圧ＶNWiは、作
動状態の時の電圧ＶNW-ACより待機状態の時の電圧Ｖ
NW-SBが所定値だけ増加し、一方、ＮＭＯＳ（ＭＮｉ）
がその中に形成されているＰウェルの電圧ＶPWiは、作
動状態の時の電圧ＶPW-ACより待機状態の時の電圧Ｖ
PW-SBが所定値だけ減少し、ボディエフェクト（body ef
fect）によりＰＭＯＳ（ＭＰｉ）とＮＭＯＳ（ＭＮｉ）
の各しきい電圧の大きさが増加するようになる。したが
って、待機状態のＰＭＯＳ（ＭＰｉ）およびＮＭＯＳ
（ＭＮｉ）のしきい下電流が顕著に減少して、電力消耗
がその分減少する。
がその中に形成されているＮウェルの電圧ＶNWiは、作
動状態の時の電圧ＶNW-ACより待機状態の時の電圧Ｖ
NW-SBが所定値だけ増加し、一方、ＮＭＯＳ（ＭＮｉ）
がその中に形成されているＰウェルの電圧ＶPWiは、作
動状態の時の電圧ＶPW-ACより待機状態の時の電圧Ｖ
PW-SBが所定値だけ減少し、ボディエフェクト（body ef
fect）によりＰＭＯＳ（ＭＰｉ）とＮＭＯＳ（ＭＮｉ）
の各しきい電圧の大きさが増加するようになる。したが
って、待機状態のＰＭＯＳ（ＭＰｉ）およびＮＭＯＳ
（ＭＮｉ）のしきい下電流が顕著に減少して、電力消耗
がその分減少する。
【００１０】一方、待機状態から作動状態に移行する
と、制御信号＾ΦPiは、論理レベルＨから論理レベルＬ
に移行し、制御信号ΦNiは、論理レベルＬから論理レベ
ルＨに移行し、同時にＶNWiはＶNW-ACに電圧が減少し、
ＶPWiはＶPW-SBからＶPW-ACに電圧が増加して、ＰＭＯ
Ｓ（ＭＰｉ）とＮＭＯＳ（ＭＮｉ）の各しきい電圧の大
きさが小さくなることにより、速く作動状態になる。
と、制御信号＾ΦPiは、論理レベルＨから論理レベルＬ
に移行し、制御信号ΦNiは、論理レベルＬから論理レベ
ルＨに移行し、同時にＶNWiはＶNW-ACに電圧が減少し、
ＶPWiはＶPW-SBからＶPW-ACに電圧が増加して、ＰＭＯ
Ｓ（ＭＰｉ）とＮＭＯＳ（ＭＮｉ）の各しきい電圧の大
きさが小さくなることにより、速く作動状態になる。
【００１１】すなわち、ＰＭＯＳ（ＭＰｉ）とＮＭＯＳ
（ＭＮｉ）の各々のウェル電圧を待機状態と作動状態と
で異ならせるようにすることにより、待機状態ではしき
い電圧の大きさを増加させてしきい下電流が減少される
ようにし、作動状態ではしきい電圧の大きさを減少させ
るようにして、待機状態から作動状態への移行が速く行
われるとともに、ＰＭＯＳ（ＭＰｉ）とＮＭＯＳ（ＭＮ
ｉ）の電流駆動能力を増加させる。
（ＭＮｉ）の各々のウェル電圧を待機状態と作動状態と
で異ならせるようにすることにより、待機状態ではしき
い電圧の大きさを増加させてしきい下電流が減少される
ようにし、作動状態ではしきい電圧の大きさを減少させ
るようにして、待機状態から作動状態への移行が速く行
われるとともに、ＰＭＯＳ（ＭＰｉ）とＮＭＯＳ（ＭＮ
ｉ）の電流駆動能力を増加させる。
【００１２】なお、前記の図１で共通供給電源線Ｌ１０
０および共通接地電源線Ｌ０は、それらの内でいずれか
一方を部分回路ブロックに直接連結して使用し、いずれ
かの他方を部分電源線を利用する階層構造として使用す
ることもできる。
０および共通接地電源線Ｌ０は、それらの内でいずれか
一方を部分回路ブロックに直接連結して使用し、いずれ
かの他方を部分電源線を利用する階層構造として使用す
ることもできる。
【００１３】ところで、一般的に、ＤＲＡＭのようなメ
モリ素子は、大部分の内部ノード（internal nodes）の
ロジックレベル（ＬまたはＨ）が待機状態で一定に定め
られている。そのように待機状態で大部分のノードのロ
ジックレベルが一定に定められている場合、より効率的
にしきい下電流を減少させることができる。
モリ素子は、大部分の内部ノード（internal nodes）の
ロジックレベル（ＬまたはＨ）が待機状態で一定に定め
られている。そのように待機状態で大部分のノードのロ
ジックレベルが一定に定められている場合、より効率的
にしきい下電流を減少させることができる。
【００１４】図３は、待機状態で各ノード（回路点）の
ロジックレベルが定まっている内部回路（回路ブロッ
ク）に対する電源線（供給側および接地側）の接続の仕
方を図示したもので、ここに例示した回路ブロックは３
個のインバータが直列に連結された回路からなってお
り、待機状態における各インバータの入力端ノードの論
理レベルは、ｎ１がＨ、２ｎがＬ、ｎ３がＨ、ｎ４がＬ
を維持できると仮定すれば、ＰＭＯＳ（ＭＰａ）、ＮＭ
ＯＳ（ＭＮｂ）、ＰＭＯＳ（ＭＰｃ）のしきい下電流
は、部分供給電源線Ｌａｉの電圧を低くして、部分接地
電源線Ｌｂｉの電圧を高くすることになる。この場合、
図３のように、しきい下電流の経路になるトランジスタ
のみを部分供給電源線Ｌａｉまたは部分接地電源線Ｌｂ
ｉに連結し、残りのトランジスタを共通供給電源線Ｌ１
００または共通接地電源線Ｌ０に連結すると、しきい下
電流の経路になるトランジスタＭＰａ、ＭＮｂ、ＭＰｃ
のゲート−ソース間に逆電圧がかかることになって、し
きい下電流が著しく減少する。参考までに補足すると、
ＭＯＳトランジスタのしきい下電流は、ゲートソース間
に逆電圧が加わると、急激に減少する。
ロジックレベルが定まっている内部回路（回路ブロッ
ク）に対する電源線（供給側および接地側）の接続の仕
方を図示したもので、ここに例示した回路ブロックは３
個のインバータが直列に連結された回路からなってお
り、待機状態における各インバータの入力端ノードの論
理レベルは、ｎ１がＨ、２ｎがＬ、ｎ３がＨ、ｎ４がＬ
を維持できると仮定すれば、ＰＭＯＳ（ＭＰａ）、ＮＭ
ＯＳ（ＭＮｂ）、ＰＭＯＳ（ＭＰｃ）のしきい下電流
は、部分供給電源線Ｌａｉの電圧を低くして、部分接地
電源線Ｌｂｉの電圧を高くすることになる。この場合、
図３のように、しきい下電流の経路になるトランジスタ
のみを部分供給電源線Ｌａｉまたは部分接地電源線Ｌｂ
ｉに連結し、残りのトランジスタを共通供給電源線Ｌ１
００または共通接地電源線Ｌ０に連結すると、しきい下
電流の経路になるトランジスタＭＰａ、ＭＮｂ、ＭＰｃ
のゲート−ソース間に逆電圧がかかることになって、し
きい下電流が著しく減少する。参考までに補足すると、
ＭＯＳトランジスタのしきい下電流は、ゲートソース間
に逆電圧が加わると、急激に減少する。
【００１５】部分供給電源線Ｌａｉの電圧は、しきい下
電流により共通供給電源線Ｌ１００の電圧に比べて僅か
に低くなり（ΔＶDD）、逆に部分接地電源線Ｌｂｉの電
圧は、共通接地電源線Ｌ０の電圧に比べて僅かに高くな
る（ΔＶSS）。したがって、トランジスタＭＰａ、ＭＰ
ｃのゲートソース間には、ΔＶDDの逆バイアスがかか
り、トランジスタＭＮｂのゲートソース間には、ΔＶSS
の逆バイアスがかかることになる。
電流により共通供給電源線Ｌ１００の電圧に比べて僅か
に低くなり（ΔＶDD）、逆に部分接地電源線Ｌｂｉの電
圧は、共通接地電源線Ｌ０の電圧に比べて僅かに高くな
る（ΔＶSS）。したがって、トランジスタＭＰａ、ＭＰ
ｃのゲートソース間には、ΔＶDDの逆バイアスがかか
り、トランジスタＭＮｂのゲートソース間には、ΔＶSS
の逆バイアスがかかることになる。
【００１６】図４および図５は、この発明を具現化する
ためのトリプルウェルの構造概念を示す半導体の断面図
である。共通供給電源線と部分供給電源線の間および共
通接地電源線と部分接地電源線の間でそれぞれスイッチ
の役割をするＰＭＯＳ（ＭＰｉ）とＮＭＯＳ（ＭＮｉ）
の基板電圧は、各部分回路ブロック（内部回路）を構成
する他のトランジスタの基板電圧とは切り離されていな
ければならないから、それぞれ独立のウェルに形成すべ
きでる。このため、スイッチの役割をするＰＭＯＳ（Ｍ
Ｐｉ）とＮＭＯＳ（ＭＮｉ）を各々別個のウェルに形成
してウェル電圧（基板電圧）を自由に設定できるように
トリプルウェル構造を採るのが適する。
ためのトリプルウェルの構造概念を示す半導体の断面図
である。共通供給電源線と部分供給電源線の間および共
通接地電源線と部分接地電源線の間でそれぞれスイッチ
の役割をするＰＭＯＳ（ＭＰｉ）とＮＭＯＳ（ＭＮｉ）
の基板電圧は、各部分回路ブロック（内部回路）を構成
する他のトランジスタの基板電圧とは切り離されていな
ければならないから、それぞれ独立のウェルに形成すべ
きでる。このため、スイッチの役割をするＰＭＯＳ（Ｍ
Ｐｉ）とＮＭＯＳ（ＭＮｉ）を各々別個のウェルに形成
してウェル電圧（基板電圧）を自由に設定できるように
トリプルウェル構造を採るのが適する。
【００１７】図４は、Ｐ型基板１０の上に互いに独立し
た第１Ｎウェル１および第２Ｎウェル２、上記第１Ｎウ
ェル１および第２Ｎウェル２と独立し第１Ｐ−ウェル
３、そして上記第１Ｎウェル１の内部に形成される第２
Ｐウェル４を有するトリプルウェル構造を示している。
ここで、共通供給電源線と部分供給電源線の間でスイッ
チの役割をするＰＭＯＳ（ＭＰｉ）は、独立した上記第
２Ｎウェル２内に形成され、共通接地電源線と部分接地
電源線の間でスイッチの役割ををするＮＭＯＳ（ＭＮ
ｉ）は第２Ｐ−ウェル４内に形成される。したがって、
ウェル電圧ＶNWiおよびＶPWiが変わっても、回路を構成
している他のトランジスタには影響が及ばない。
た第１Ｎウェル１および第２Ｎウェル２、上記第１Ｎウ
ェル１および第２Ｎウェル２と独立し第１Ｐ−ウェル
３、そして上記第１Ｎウェル１の内部に形成される第２
Ｐウェル４を有するトリプルウェル構造を示している。
ここで、共通供給電源線と部分供給電源線の間でスイッ
チの役割をするＰＭＯＳ（ＭＰｉ）は、独立した上記第
２Ｎウェル２内に形成され、共通接地電源線と部分接地
電源線の間でスイッチの役割ををするＮＭＯＳ（ＭＮ
ｉ）は第２Ｐ−ウェル４内に形成される。したがって、
ウェル電圧ＶNWiおよびＶPWiが変わっても、回路を構成
している他のトランジスタには影響が及ばない。
【００１８】図５は、他の実施例によるウェル構造を示
すもので、Ｎ型基板２０の上に互いに独立した第１Ｐウ
ェル１１および第２Ｐウェル１２、上記第１Ｐウェル１
１および第２Ｐウェル１２と独立した第１Ｎウェル１
３、そして上記第１Ｐウェル１１の内部に形成される第
２Ｎウェル１４を有するトリプルウェル構造を示してい
る。ここで、共通供給電源線と部分供給電源線の間でス
イッチの役割をするＰＭＯＳ（ＭＰｉ）は、独立した上
記第２Ｎウェル１４内に形成され、共通接地電源線と部
分接地電源線の間でスイッチの役割をするＮＭＯＳ（Ｍ
Ｎｉ）は、上記第２Ｐウェル１２内に形成される。した
がって、ウェル電圧ＶNWiおよびＶPWiが変わっても、回
路を構成している他のトランジスタには影響が及ばな
い。
すもので、Ｎ型基板２０の上に互いに独立した第１Ｐウ
ェル１１および第２Ｐウェル１２、上記第１Ｐウェル１
１および第２Ｐウェル１２と独立した第１Ｎウェル１
３、そして上記第１Ｐウェル１１の内部に形成される第
２Ｎウェル１４を有するトリプルウェル構造を示してい
る。ここで、共通供給電源線と部分供給電源線の間でス
イッチの役割をするＰＭＯＳ（ＭＰｉ）は、独立した上
記第２Ｎウェル１４内に形成され、共通接地電源線と部
分接地電源線の間でスイッチの役割をするＮＭＯＳ（Ｍ
Ｎｉ）は、上記第２Ｐウェル１２内に形成される。した
がって、ウェル電圧ＶNWiおよびＶPWiが変わっても、回
路を構成している他のトランジスタには影響が及ばな
い。
【００１９】そして、共通供給電源線Ｌ１００および共
通接地電源Ｌ０の内のいずれか一方は、部分回路ブロッ
クに直接連結して使用し、他方は部分電源線（給電側ま
たは接地側）を利用した階層構造として使用する場合に
は、図４でスイッチングトランジスタが形成される第２
Ｐウェル４または第２Ｎウェル２の内のいずれか一方だ
けを形成すればよく、図５でも同じ原理でウェルを省略
して形成することができる。
通接地電源Ｌ０の内のいずれか一方は、部分回路ブロッ
クに直接連結して使用し、他方は部分電源線（給電側ま
たは接地側）を利用した階層構造として使用する場合に
は、図４でスイッチングトランジスタが形成される第２
Ｐウェル４または第２Ｎウェル２の内のいずれか一方だ
けを形成すればよく、図５でも同じ原理でウェルを省略
して形成することができる。
【００２０】
【発明の効果】以上説明したように、この発明によれ
ば、半導体回路を採用した装置において、待機状態から
作動状態への移行が速いことと同時に、待機状態のしき
い下電流を減少させて電力消耗を減少させることができ
るので、低電力消耗が要求される携帯用電子製品に使用
される超高集積度メモリ素子や論理素子の信頼性を向上
させる効果がある。
ば、半導体回路を採用した装置において、待機状態から
作動状態への移行が速いことと同時に、待機状態のしき
い下電流を減少させて電力消耗を減少させることができ
るので、低電力消耗が要求される携帯用電子製品に使用
される超高集積度メモリ素子や論理素子の信頼性を向上
させる効果がある。
【００２１】以上に説明したこの発明は、前述の実施例
および添付の図面により限定されるのではなく、この発
明の技術的思想の範囲を逸脱しない範囲内で、いろいろ
と置換、変形および変更が可能であることが、この発明
の属する技術の分野における通常の知識を有する者にお
いて明白であろう。
および添付の図面により限定されるのではなく、この発
明の技術的思想の範囲を逸脱しない範囲内で、いろいろ
と置換、変形および変更が可能であることが、この発明
の属する技術の分野における通常の知識を有する者にお
いて明白であろう。
【図１】 この発明による半導体装置の実施例の構成概
念を示す回路図である。
念を示す回路図である。
【図２】 図１の回路における制御信号のタイミング図
である。
である。
【図３】 この発明による半導体装置の他の実施例の構
成概念を示す回路図である。
成概念を示す回路図である。
【図４】 この発明による半導体装置のトリプルウェル
構造の部分を示す断面図である。
構造の部分を示す断面図である。
【図５】 この発明による半導体装置のトリプルウェル
構造の部分を示す断面図である。
構造の部分を示す断面図である。
【図６】 従来の半導体装置の構成概念を示す回路図で
ある。
ある。
Ｂ０…全体回路ブロック、 Ｂ１、Ｂ２、・・・、Ｂｍ…部分回路ブロック、 Ｘ…全体回路ブロックの入力 Ｘ１、Ｘ２、・・・、Ｘｍ…部分回路ブロックの入力 Ｙ、全体回路ブロックの出力 Ｙ１、Ｙ２、・・・、Ｙｍ…部分回路ブロックの出力 Ｌ１００…共通供給電源線 Ｌａ１、Ｌａ２、・・・、Ｌａｍ…部分供給電源線 Ｌ０…共通接地電源線 Ｌｂ１、Ｌｂ２、・・・、Ｌｂｍ…部分接地電源線 ＭＰ１、ＭＰ２、・・・、ＭＰｍ…スイッチングトラン
ジスタ ＭＮ１、ＭＮ２、・・・、ＭＮｍ…スイッチングトラン
ジスタ
ジスタ ＭＮ１、ＭＮ２、・・・、ＭＮｍ…スイッチングトラン
ジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/08 ３２１Ｌ 27/092 Ｈ０３Ｋ 19/094 Ｄ Ｈ０３Ｋ 19/094 19/096
Claims (5)
- 【請求項１】半導体装置の複数の内部回路に対して共通
に所定の電源を供給する共通供給電源線および共通接地
電源線を具備する半導体装置において、 上記内部回路の内でその回路の待機状態と作動状態が同
一のタイミングを有する回路ごとに複数の下位の部分回
路ブロックに分けて構成し、 それら部分回路ブロックと上記共通供給電源線または上
記共通接地電源線の間の少なくとも一方に具備されて、
上記部分回路ブロックが待機状態の時にターンオフさ
れ、かつ基板電圧を調節することよりしきい電圧が上昇
してしきい下電流が減少する第一のＭＯＳトランジスタ
を具備することを特徴とする待機状態の電力消耗を減少
させるための半導体装置。 - 【請求項２】 請求項１に記載の待機状態の電力消耗を
減少させるための半導体装置であって、 上記部分回路ブロック内の所定の回路点が待機状態で定
まった論理レベルを呈する場合、上記部分回路ブロック
を構成する第二のＭＯＳトランジスタの内のしきい下電
流の経路になる第二のＭＯＳトランジスタは、上記第一
のＭＯＳトランジスタを介して上記共通供給電源線また
は上記共通接地電源線に連結し、しきい下電流の経路に
ならない残りの第二のＭＯＳトランジスタは、直接的に
上記共通供給電源線または上記共通接地電源線に連結し
て構成することを特徴とするもの。 - 【請求項３】 請求項１または請求項２に記載の待機状
態の電力消耗を減少させるための半導体装置であって、 上記共通供給電源線と上記部分回路ブロックの間の第一
のＭＯＳトランジスタは、連結された部分回路ブロック
が待機状態の時に論理レベルＨがゲート電極に入力さ
れ、作動状態の時に論理レベルＬがゲート電極に入力さ
れて、作動状態の時に待機状態の時より所定値だけ小さ
い基板電圧を呈するＰチャンネルＭＯＳトランジスタで
構成されることを特徴とするもの。 - 【請求項４】 請求項３に記載の待機状態の電力消耗を
減少させるための半導体装置であって、 上記共通接地電源線と上記部分回路ブロックの間の第一
のＭＯＳトランジスタは、連結された部分回路ブロック
が待機状態の時に論理レベルＬがゲート電極に入力さ
れ、作動状態の時に論理レベルＨがゲートに入力され
て、 作動状態の時に待機状態の時より所定値だけ大きい基板
電圧を呈するＮチャンネルＭＯＳトランジスタで構成さ
れることを特徴とするもの。 - 【請求項５】 請求項４に記載の待機状態の電力消耗を
減少させるための半導体装置であって、 上記第一のＭＯＳトランジスタは、上記部分回路ブロッ
クを構成する第二のＭＯＳトランジスタに影響を及ぼす
ことなく自由に基板電圧を調節することが可能なように
独立したウェル内に形成されたことを特徴とするもの。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950012617A KR0150750B1 (ko) | 1995-05-19 | 1995-05-19 | 대기상태의 전력 소모를 감소시키기 위한 반도체 장치 |
| KR1995P12617 | 1995-05-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983335A true JPH0983335A (ja) | 1997-03-28 |
Family
ID=19414959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8125085A Pending JPH0983335A (ja) | 1995-05-19 | 1996-05-20 | 待機状態の電力消耗を減少させるための半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH0983335A (ja) |
| KR (1) | KR0150750B1 (ja) |
| CN (1) | CN1047262C (ja) |
| GB (1) | GB2300985B (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000077785A1 (fr) * | 1999-06-15 | 2000-12-21 | Hitachi, Ltd. | Systeme de reproduction et circuit integre |
| WO2002065642A1 (fr) * | 2001-02-15 | 2002-08-22 | Hitachi,Ltd | Circuit integre a semi-conducteurs, systeme de traitement de donnees et appareil de terminal mobile de communication |
| JP2003092359A (ja) * | 2001-09-19 | 2003-03-28 | Hitachi Ltd | 半導体集積回路 |
| US7061270B2 (en) | 2003-04-16 | 2006-06-13 | Seiko Epson Corporation | Semiconductor integrated circuit, electronic equipment, and transistor back-gate voltage control method |
| JP2007095787A (ja) * | 2005-09-27 | 2007-04-12 | Nec Electronics Corp | 半導体集積回路 |
| US7257720B2 (en) | 2002-11-22 | 2007-08-14 | Renesas Technology Corp. | Semiconductor processing device for connecting a non-volatile storage device to a general purpose bus of a host system |
| JP2008042243A (ja) * | 2006-08-01 | 2008-02-21 | Elpida Memory Inc | 半導体装置 |
| US7463076B2 (en) | 2005-03-31 | 2008-12-09 | Fujitsu Limited | Power consumption reduction circuit for clock network |
| JP2014086820A (ja) * | 2012-10-22 | 2014-05-12 | Fujitsu Semiconductor Ltd | 電子回路および半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19738714A1 (de) * | 1997-09-04 | 1999-03-18 | Siemens Ag | Integrierte Schaltung mit einem Schalttransistor |
| FR2772217B1 (fr) * | 1997-12-09 | 2001-11-23 | Sgs Thomson Microelectronics | Cellule elementaire de circuit integre |
| KR100252844B1 (ko) * | 1998-02-12 | 2000-04-15 | 김영환 | 스탠바이전류 감소회로 |
| KR100451495B1 (ko) * | 1998-12-12 | 2004-12-31 | 주식회사 하이닉스반도체 | 대기전류감소회로를갖는반도체집적회로 |
| JP2002352581A (ja) * | 2001-05-25 | 2002-12-06 | Fujitsu Ltd | 半導体集積回路 |
| JP3786608B2 (ja) * | 2002-01-28 | 2006-06-14 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP4330516B2 (ja) * | 2004-08-04 | 2009-09-16 | パナソニック株式会社 | 半導体記憶装置 |
| WO2007113712A1 (en) * | 2006-03-30 | 2007-10-11 | Nxp B.V. | Low operational power control including power-gating switches |
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|---|---|---|---|---|
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| KR100254134B1 (ko) * | 1991-11-08 | 2000-04-15 | 나시모토 류우조오 | 대기시 전류저감회로를 가진 반도체 집적회로 |
| KR100281600B1 (ko) * | 1993-01-07 | 2001-03-02 | 가나이 쓰도무 | 전력저감 기구를 가지는 반도체 집적회로 |
| EP0739097B1 (en) * | 1995-04-21 | 2004-04-07 | Nippon Telegraph And Telephone Corporation | MOSFET circuit and CMOS logic circuit using the same |
-
1995
- 1995-05-19 KR KR1019950012617A patent/KR0150750B1/ko not_active IP Right Cessation
-
1996
- 1996-05-19 CN CN96108463A patent/CN1047262C/zh not_active Expired - Fee Related
- 1996-05-20 JP JP8125085A patent/JPH0983335A/ja active Pending
- 1996-05-20 GB GB9610573A patent/GB2300985B/en not_active Expired - Fee Related
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|---|---|---|---|---|
| WO2000077785A1 (fr) * | 1999-06-15 | 2000-12-21 | Hitachi, Ltd. | Systeme de reproduction et circuit integre |
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| US7447932B2 (en) | 2002-11-22 | 2008-11-04 | Renesas Technology Corp. | Semiconductor data processing device and data processing system |
| US7061270B2 (en) | 2003-04-16 | 2006-06-13 | Seiko Epson Corporation | Semiconductor integrated circuit, electronic equipment, and transistor back-gate voltage control method |
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| JP2007095787A (ja) * | 2005-09-27 | 2007-04-12 | Nec Electronics Corp | 半導体集積回路 |
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| JP2014086820A (ja) * | 2012-10-22 | 2014-05-12 | Fujitsu Semiconductor Ltd | 電子回路および半導体装置 |
Also Published As
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|---|---|
| CN1146638A (zh) | 1997-04-02 |
| GB9610573D0 (en) | 1996-07-31 |
| CN1047262C (zh) | 1999-12-08 |
| KR0150750B1 (ko) | 1998-10-01 |
| KR960043149A (ko) | 1996-12-23 |
| GB2300985B (en) | 2000-05-31 |
| GB2300985A (en) | 1996-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010522 |