JP2007095787A - 半導体集積回路 - Google Patents

Abstract

【課題】電源の制御が求められる領域の回路規模に依存することなく、その領域への電源供給を制御する回路を構成する。
【解決手段】半導体基板に設けられ複数の基本セル（３）を備えるセル配置領域（２）と、電源配線層に設けられる基本電源配線（１１）と、前記セル配置領域（２）への電源（ＶＤＤ）の供給を制御するスイッチ（１３）を有するスイッチセル（７）と、前記基本電源配線（１１）と前記スイッチセル（７）とに接続されるビアコンタクト（１４）とを具備する半導体回路（１）を構成する。そして、前記スイッチ（１３）は、前記ビアコンタクト（１４）の近傍に配置されるような半導体集積回路を構成する。
【選択図】図３

Description

本発明は、半導体集積回路に関する。

半導体装置における微細化技術の進歩に伴って増大するリーク電流が問題視されてきている。リーク電流とは、半導体装置が動作していない時に流れてしまう電流であり、この不要に漏れるリーク電流が半導体装置の総消費電力のうち大きな比率を占めるようになってきている。この消費電力の増加を抑制するために、様々な技術が提案されている（例えば、特許文献１参照。）。

図１は、上記特許文献１（特開２００４−１８６６６６号公報）に記載の半導体装置１００の構成を示す回路図である。特許文献１に記載の半導体装置１００は、ＭＴ−ＣＭＯＳに関連する技術を開示している。図１を参照すると、特許文献１は、高しきい値電圧のＮｃｈトランジスタＱ１を高電位電源線Ｖｄｄと擬似高電位電源線Ｖｄｄｖとの間に配置し、低しきい値電圧のＮｃｈトランジスタ（Ｑ４、Ｑ５）および低しきい値電圧のＰｃｈトランジスタ（Ｑ２、Ｑ３）で構成された負荷回路１０１の電源端子を擬似高電位電源線Ｖｄｄｖに接続するという技術を開示している。

特許文献１に記載の技術では、高しきい値電圧のＮｃｈトランジスタＱ１のゲートに入力する信号ＰＣＮＴを制御することにより、低しきい値電圧のトランジスタ（Ｑ２〜Ｑ５）で構成されている負荷回路１０１のリーク電流を低減させている。特許文献１に記載の技術において、負荷回路１０１は特定の領域（例えば機能ブロック）に備えられ、その負荷回路１０１への電源供給は、その特定領域ごとに行われている。

また、図２は、従来のＭＴ−ＣＭＯＳ技術を用いた半導体集積回路の構成を例示する回路図である。図２の（ａ）は、負荷回路１０１を構成するために使用される機能セル１０２の配置を例示している。これらの機能セル１０２の組み合わせによって、負荷回路１０１の構成が決定されることになる。図２の（ｂ）に示されているように、高しきい値電圧のＰｃｈトランジスタＱ１−１は３つの機能セル１０２で構成される負荷回路１０１−１に接続され、高しきい値電圧のＰｃｈトランジスタＱ１−２は、一つの機能セル１０２を有する負荷回路１０１−２に接続されている。また、図２の（ｃ）を参照すると、高しきい値電圧のＰｃｈトランジスタＱ１−３は、負荷回路１０１−３に接続され、高しきい値電圧のＰｃｈトランジスタＱ１−４は、負荷回路１０１−４に接続されている。図２の（ｃ）に示されているように、負荷回路１０１−３と、負荷回路１０１−４は、それぞれ二つの機能セル１０２を含んで構成されている。

特開２００４−１８６６６６号公報

上述してきたように、ＭＴ−ＣＭＯＳ技術を用いた半導体集積回路における負荷回路１０１の回路規模は一様ではなく、そのため負荷回路１０１に流れる電流は、その回路規模に対応して異なっている。したがって、従来の技術を適用して半導体装置を設計する場合には、高しきい値電圧のＮｃｈトランジスタＱ１や高しきい値電圧のＰｃｈトランジスタＱ１−ｎ（ｎは任意の自然数）のサイズを、その負荷回路１０１流れる電流に対応して最適化しなければならなかった。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記の課題を解決するために、半導体基板に設けられ、複数の基本セル（３）を備えるセル配置領域（２）と、前記セル配置領域（２）に空間的に重なるように形成される電源配線層内の基本電源配線（１１）と、前記セル配置領域（２）への電源供給の制御可能なスイッチ（１３）を有するスイッチセル（７）と、前記基本電源配線（１１）と前記スイッチセル（７）とに接続されるビアコンタクト（１４）とを具備する半導体回路を構成する。そして、その半導体回路は、前記スイッチセル（７）の少なくとも一部は、前記基本電源配線（１１）に対応する前記セル配置領域（２）内の部分に配置され、前記スイッチ（１３）は、前記ビアコンタクト（１４）の近傍に配置されるものである。

ここで、そのスイッチを、ゲートに供給される制御信号に応答して活性化する電源制御トランジスタで構成する。この電源制御トランジスタは、消費電力を低減させるためにセル配置領域への電源供給をストップさせるトランジスタで構成されることが好ましい。このとき、その電源制御トランジスタを、前記基本電源配線を流れる最大電流量を前記セル配置領域に供給可能な駆動能力のトランジスタにする。それによって、上記のスイッチセルのサイズをセル配置領域（２）の構成に基づいて変化させることなく、電源制御を行う制御回路を構成することが可能となる。

本発明によると、電源の制御が求められる領域の回路規模に依存することなく、その領域への電源供給を制御する回路を構成することが可能となる。

また、従来の半導体装置においては、高電位電源線Ｖｄｄから高しきい値電圧のＮｃｈトランジスタＱ１や高しきい値電圧のＰｃｈトランジスタＱ１−ｎを介して擬似高電位電源線Ｖｄｄｖに電源が供給されている。つまり、高しきい値電圧のＮｃｈトランジスタＱ１や高しきい値電圧のＰｃｈトランジスタＱ１−ｎが、上述の特定領域全体の電源供給を制御している。その高しきい値電圧のＮｃｈトランジスタＱ１や高しきい値電圧のＰｃｈトランジスタＱ１−ｎが、オン／オフ動作を行うときに、その特定領域への突入電流が大きくなってしまう場合がある。また、その特定領域に、高しきい値電圧のＮｃｈトランジスタＱ１や高しきい値電圧のＰｃｈトランジスタＱ１−ｎが複数備えられていても、それらが同時にオン／オフ動作を行うと、上記の突入電流は大きくなってしまう。従来の半導体装置では、その突入電流の増加に応答して高電位電源線Ｖｄｄにノイズが発生してしまうことがある。

本発明によると、電源供給を制御するトランジスタは、その電源の制御が求められる領域（従来技術における負荷回路１０１）の回路規模に依存していない。したがって、トランジスタの配置を最適化することで、トランジスタのサイズを考慮することなく、トランジスタのオン抵抗による機能セルへの電源供給低下を防ぐことが可能となる。またトランジスタのスイッチングタイミングをずらすことによって突入電流の抑制を実現することが可能となる。

また、本発明によると、電源供給を制御するスイッチをビアコンタクトの近傍に置くことにより、スイッチに流れる電流量へのビアコンタクトからスイッチに至る経路による影響を抑えることができる。

［第１の実施形態］
以下に、図面を参照して本発明を実施するための形態について説明を行う。以下の実施形態において、本発明を適用する半導体デバイスがゲートアレイやセルベースＩＣで構成されている場合を想定して説明を行う。なお、本発明を適用する半導体デバイスに制限は無く、上記の想定はあくまでも例示に過ぎない。また、本実施形態で説明する半導体回路は、リーク電流の増加を抑えることが求められえるデバイスに適用可能である。このようなデバイスは、一般的に待機状態（動作していない部分の電源供給を一時的に停止した状態）と、通常状態（通常動作を実施している状態）との二つの動作状態に対応している。

したがって、以下の実施形態では、特定の領域への電源供給を停止することで通常状態から待機状態に移行する半導体回路を例示して本発明の説明を行う。なお、この構成は、本発明を適用する半導体回路の構成を限定するものではなく、例えば、以下に述べるマクロ領域１の全体の電源制御を実行するような場合や、機能セル単位で電源制御を実行するような場合であっても、本発明を適用することが可能である。

図３は、本発明の第１の実施形態の半導体回路の構成を例示する平面図である。本実施形態の半導体回路は、論理回路が配置された機能セル８を有するマクロ領域１を備えている。図３を参照すると、本実施形態の半導体回路は、半導体基板に形成される複数の基本セル３を備えて構成されている。図３に示されているように、複数の基本セル３はアレイ状に配置されている。この基本セル３には、論理ゲート（トランジスタ回路）が複数個搭載されている。機能セル８は、これらの論理ゲートが配線されることによって論理回路として機能する。

図３を参照すると、マクロ領域１は、その領域の範囲内に、所定の条件に対応して電源の供給が停止される部分（以下、電源制御領域２と称する）を備えている。図３に示されているように、電源制御領域２は、半導体基板に形成される複数のスイッチセル７を備えて構成されている。なお、スイッチセル７の構成に関する詳細は、後述するものとする。また、通常状態において、マクロ領域１には、上述の機能セル８を動作させるための電力が供給されている。

図３に示されているように、本実施形態の半導体回路には、上述の半導体基板の上層（以下、第１配線層と称する。）に第１電源配線４と、第１グランド配線５と、第２電源配線６とが備えられている。第１電源配線４は、電源電圧ＶＤＤを供給するメタル配線である。第１グランド配線５は、接地電位ＧＮＤを供給するメタル配線である。第２電源配線６は、電源制御領域２に電源電圧ＶＤＤを供給するメタル配線である。なお、本実施形態において、第１電源配線４、第１グランド配線５および第２電源配線６が全て同一の層（上述の第１配線層）に形成されている場合に対応して説明を行なう。ここで、図３を参照すると、第２電源配線６は、第１電源配線４と接続されることなく第１配線層に配置されている。これは、本実施形態において、第２電源配線６から電源制御領域２への電力供給は、第１電源配線４を介することなく実行されていることを示している。

以下に、電源制御領域２への電力の供給に関して説明を行なう。図４は、電源制御領域２への電力供給に関連する配線の構成を例示する平面図である。図４に示す平面図は、電源制御領域２に備えられたスイッチセル７の構成と、そのスイッチセル７に作用する各配線の構成を平面的に示している。上述したように、スイッチセル７は基板に形成され、第１グランド配線５と、第２電源配線６とは第１配線層に形成されている。また、基本電源配線１１と基本グランド配線１２とは、第１配線層とは異なる層（以下、電源配線層と呼ぶ。）に形成されている。

図４に示されているように、スイッチセル７には、スイッチトランジスタ１３が備えられている。そのスイッチトランジスタ１３と基本電源配線１１の間には第１ビアコンタクト１４が備えられている。本実施形態の基本電源配線１１と基本グランド配線１２とは、予め定められた間隔で概ね平行に配置されている。そして、第１グランド配線５と第２電源配線６は、予め定められた間隔で、かつ、その基本電源配線１１（または基本グランド配線１２）に概ね直角な方向に配置されている。また、第１グランド配線５と基本グランド配線１２との間には第２ビアコンタクト１５が備えられている。

基本電源配線１１から供給される電源電圧ＶＤＤは、第１ビアコンタクト１４を介してスイッチトランジスタ１３の電源端子に印加されている。この構成により、スイッチトランジスタ１３が活性化されているときには、基本電源配線１１から供給される電源電圧ＶＤＤは、スイッチトランジスタ１３を介して第２電源配線６に提供されることとなる。

図５は、本実施形態における半導体回路の構成を例示する回路図である。図５の回路図は、スイッチセル７と機能セル８との接続を等価的に示している。以下の実施形態では、機能セル８がインバータであり、また、スイッチトランジスタ１３がＰチャネルＭＯＳトランジスタである場合を例示して説明を行う。図５を参照すると、スイッチトランジスタ１３のゲートには制御信号ＳＬＰが入力されている。スイッチトランジスタ１３のソース端は、第１ノードＮ１を介して基本電源配線１１に接続され、ドレイン端は第２ノードＮ２を介して第２電源配線６に接続されている。また、スイッチトランジスタ１３のバックゲートは、そのソース端子に短絡されている。

機能セル８は、バックゲートが電源端に短絡されたＰチャネルＭＯＳトランジスタと、バックゲートが接地端に短絡されたＭチャネルＭＯＳトランジスタとを備えている。図５に示されているように、スイッチトランジスタ１３を有するスイッチセル７と機能セル８とは、トランジスタを有するウェルが電気的に絶縁されている。したがって、スイッチトランジスタ１３のバックゲート電圧と、機能セル８を構成するトランジスタのバックゲート電圧とを、異なる電圧にすることが可能である。電源制御領域２を動作状態にする場合に、スイッチトランジスタ１３は、上述の制御信号ＳＬＰに応答して基本電源配線１１から供給される電源電圧ＶＤＤを第２電源配線６に提供する。このとき、スイッチトランジスタ１３には、制御信号ＳＬＰとしてＬｏｗレベルの信号が供給される。電源制御領域２を待機状態にする場合に、スイッチトランジスタ１３には制御信号ＳＬＰとしてＨｉｇｈレベルの信号が供給される。

図６は、本実施形態の構成に関する理解を支援するために、本実施形態の半導体装置を立体的に模式した模式図である。図６を参照すると、スイッチトランジスタ１３を有するスイッチセル７が半導体基板に備えられ、第１グランド配線５と第２電源配線６とを有する第１配線層が、その基板の上層に備えられている。その第１配線層の上層には、基本電源配線１１と基本グランド配線１２とを有する電源配線層が備えられている。図６に示されているように、基本電源配線１１とスイッチトランジスタ１３の電源端は、第１ビアコンタクト１４を介して接続されている。また、基本グランド配線１２は第２ビアコンタクト１５を介して第１グランド配線５に接続されている。図６に示されているように、第１ビアコンタクト１４は、半導体装置の基板面を水平にしたときに、鉛直方向に延伸するように形成されている。また、スイッチセル７は、半導体装置の基板面を水平にしたときに、基本電源配線１１の下方領域に配置されている。基本電源配線１１、第１ビアコンタクト１４、スイッチトランジスタ１３および第２電源配線６の位置関係において、このようにスイッチセル７を配置することで、基本電源配線１１から供給される電源電圧ＶＤＤが第２電源配線６に到達するまでの経路を最適化することが可能になる。

図７および図８は、本実施形態のスイッチセル７に関する理解を支援するために、スイッチセル７を立体的に模式した模式図である。図７を参照すると、スイッチセル７のスイッチトランジスタ１３の電源端はメタル配線１６を介して第１ビアコンタクト１４に接続されている。図８は図７に示す模式図から第１ビアコンタクト１４に対応する部分を省略した図である。図８を参照すると、第１グランド配線５と第２電源配線６とメタル配線１６とは、第１配線層に備えられている。図７および図８に示されているメタル配線１６は、上述の第１ノードＮ１に対応している。

図９は、本実施形態のスイッチセル７と機能セル８の構成を例示するレイアウト図である。図９を参照すると、スイッチセル７は第１ウェル２１を備えて構成されている。スイッチトランジスタ１３は、その第１ウェル２１に形成されている。また、機能セル８は第２ウェル２２を備えて構成されている。図９に示されているように、第１ウェル２１と第２ウェル２２とは、電気的に絶縁されている。図９に示されているように、メタル配線１６は、第１ウェル２１に対応する領域に形成されている。上述のように、メタル配線１６には、第１ビアコンタクト１４を介して電源電圧ＶＤＤが供給される。

上述の電源制御領域２にスイッチセル７を配置する場合に、そのスイッチセル７の配置箇所は電源制御領域２の構成と基本電源配線１１の構成とによって決定する。複数のスイッチセル７を電源制御領域２に配置する場合に、一つのスイッチセル７には、一つの基本電源配線１１に対応する。一つの基本電源配線１１に接続されるスイッチセル７が複数あるときでも、各々のスイッチセル７には、一つの基本電源配線１１から電源電圧ＶＤＤが供給されている。

上述してきたように、電源配線層には複数の基本電源配線１１が備えられている。各々の基本電源配線１１に流れる最大電流量は、予め決められている。そのため、各々の基本電源配線１１から供給される電流を受けるスイッチセル７のサイズを、その最大電流量に応じて構成することで、電源制御領域２の構成に依存することなく、電源制御領域２の電源制御を実行することが可能となる。つまり、スイッチセル７が有するスイッチトランジスタ１３を、基本電源配線１１の最大電流量に対応するゲート長（Ｌ）／ゲート幅（Ｗ）を有するトランジスタで構成することで、スイッチセル７のサイズを固定的にすることが可能となる。また、複数のスイッチセル７を電源制御領域２に配置し、スイッチセルのオンするタイミングを別々にすることで、電源供給時に生じる突入電流の増加を抑制することが可能となる。

スイッチセル７を配置する場合に、基本電源配線１１の鉛直下方領域に配置することで、基本電源配線１１からスイッチセル７を介して第２電源配線６に至る電流経路を固定的にすることができる。スイッチセル７のサイズを大きくすることで、配置する数を減少させることも可能である。したがって、レイアウト面積の削減を優先する場合には、サイズの大きいスイッチセル７を適用し、突入電流の抑制を優先する場合には、配置するスイッチセル７の量を増加することで、汎用性の高い回路を構成することができる。

［第２の実施形態］
以下に、図面を参照して、本発明の第２の実施形態について説明を行う。以下の実施形態の説明において、参照する図面に、第１の実施形態と同じ符号が付されているものは、その構成・動作が第１の実施形態と同様である。したがって、以下の実施形態において、第１の実施形態と重複する説明に関しては省略するものとする。

図１０は、第２の実施形態の半導体回路の構成を例示する平面図である。図１０を参照すると、第２の実施形態の電源制御領域２には、第１配線層に形成される第１電源配線４が備えられている。第２の実施形態において、スイッチセル７と機能セル８とは、半導体基板に形成されている。その半導体基板の上層に形成される第１配線層は、第１電源配線４と、第１グランド配線５と、第２電源配線６とを備えて構成されている。第１電源配線４と第１グランド配線５とは互いに平行に配置され、第２電源配線６は、その第１電源配線４と第１グランド配線５の間に配置されている。

図１０に示されているように、機能セル８の各素子の電源端は第２電源配線６に接続されている。第２電源配線６は、スイッチセル７を介して第１電源配線４に接続されている。したがって、第２の実施形態のスイッチセル７には、第１電源配線４を介して電源電圧ＶＤＤが供給されている。

図１１は、第２の実施形態のスイッチセル７と、そのスイッチセル７に接続する配線の構成を例示する平面図である。図１１を参照すると、第２の実施形態のスイッチセル７は、半導体基板に形成されている。その基板の上層には第１電源配線４と、第１グランド配線５と、第２電源配線６とを有する第１配線層が形成されている。第１配線層の上層には、基本電源配線１１と、基本グランド配線１２とを含む電源配線層が形成されている。

図１１に示されているように、スイッチセル７はスイッチトランジスタ１３を備えて構成されている。第２の実施形態の基本電源配線１１と基本グランド配線１２は、第１の実施形態と同様に、予め定められて間隔で概ね平行に配置されている。また、第１電源配線４、第１グランド配線５および第２電源配線６は、基本電源配線１１（または基本グランド配線１２）に概ね直角な方向に配置されている。

基本電源配線１１と第１電源配線４との間には、第１ビアコンタクト１４が備えられている。また、基本グランド配線１２と第１グランド配線５との間には、第２ビアコンタクト１５が備えられている。つまり、第２の実施形態において、基本電源配線１１と第１ビアコンタクト１４とがされている。そして、その第１ビアコンタクト１４と第１電源配線４とが接続されている。また、スイッチトランジスタ１３の電源端子は、第１電源配線４に接続されている。したがって、基本電源配線１１から供給される電源電圧ＶＤＤは、第１ビアコンタクト１４介して第１電源配線４に提供され、その第１電源配線４を経由してスイッチトランジスタ１３の電源端子に印加される。

図１２は、第２の実施形態における半導体回路の構成を例示する回路図である。図１２の回路図は、第２の実施形態におけるスイッチセル７と機能セル８との接続を等価的に示している。以下の実施形態において、スイッチトランジスタ１３がＰチャネルＭＯＳトランジスタである場合を例示して説明を行う。また、第１の実施形態と同様に、機能セル８は、ＰチャネルＭＯＳトランジスタ８ａとＮチャネルＭＯＳトランジスタ８ｂとによって構成されたインバータである場合を例示して説明を行う。

図１２を参照すると、スイッチトランジスタ１３のゲートには制御信号ＳＬＰが入力されている。スイッチトランジスタ１３のソース端は、第３ノードＮ３を介して第１電源配線４に接続され、スイッチトランジスタ１３のドレイン端は、第２電源配線６に接続されている。図１２に示されているように、スイッチトランジスタ１３のバックゲートは、ソース端に短絡されている。また、スイッチトランジスタ１３のバックゲートはＰチャネルＭＯＳトランジスタ８ａのバックゲートに接続されている。スイッチトランジスタ１３とＰチャネルＭＯＳトランジスタ８ａは、同一のＮウェルに形成され、バックゲートには、第１電源配線４から供給される電源電圧ＶＤＤが印加されている。

図１３は、第２の実施形態の半導体装置を立体的に模式した模式図である。図１３を参照すると、スイッチトランジスタ１３を有するスイッチセル７が半導体基板に備えられ、第１電源配線４と、第１グランド配線５と第２電源配線６とを有する第１配線層が、その基板の上層に備えられている。また、基本電源配線１１と基本グランド配線１２とは、第１配線層の上層に形成される電源配線層に備えられている。図１３に示されているように、第１ビアコンタクト１４は、半導体装置の基板面を水平にしたときに、鉛直方向に延伸するように形成され、基本電源配線１１と第１電源配線４とのそれぞれに接続されている。

図１４および図１５は、第２の実施形態のスイッチセル７の構成の理解を支援する、スイッチセル７の構成を立体的に模式した模式図である。第１の実施形態と同様に、第２の実施形態のスイッチセル７は、スイッチトランジスタ１３を備えている。図１４を参照すると、スイッチトランジスタ１３の電源端は、第１電源配線４に接続され、スイッチトランジスタ１３の接地端は、第２電源配線６に接続されている。図１５は、第２の実施形態におけるスイッチセル７と第１ビアコンタクト１４との接続を模式的に示す模式図である。図１５を参照すると、第１ビアコンタクト１４は、基本電源配線１１から鉛直方向に延伸して第１電源配線４に接続するように形成されている。第１ビアコンタクト１４と第１電源配線４とが接する位置が、図１２の第３ノードＮ３に対応している。

図１６は、第２の実施形態のスイッチセル７および機能セル８の構成を例示するレイアウト図である。上述したように、第２の実施形態のスイッチセル７は、スイッチトランジスタ１３を備えて構成されている。図１６を参照すると、スイッチトランジスタ１３とＰチャネルＭＯＳトランジスタ８ａは、同一のウェルである第３ウェル２３に形成される。第２の実施形態は、上述した第１の実施形態と同様の効果を奏することができ、第１の実施形態のようにウェルを分離しない為、その分面積縮小に貢献する。また、第２の実施形態のスイッチセル７および機能セル８は、それぞれが第２電源配線６に接続される端子を備えている。これによって、半導体回路設計時には、電源制御領域２のスイッチセル７を配置したときに自動的に第２電源配線６が形成され、機能セル８の電源端子をその第２電源配線６に自動的に接続させることで、本発明を適用した半導体回路を構成することが可能となる。

なお、上述してきた複数の実施形態は、その構成・動作に矛盾が生じない範囲において、組み合わせて実施することが可能である。

図１は、従来の半導体回路の構成を例示する回路図である 図２は、従来の半導体回路における負荷回路と高しきい値電圧のＰｃｈトランジスタとの対応を例示する回路図である。 図３は、第１の実施形態の構成を例示する平面図である。 図４は、第１の実施形態の構成を例示する平面図である。 図５は、第１の実施形態の構成を等価回路で例示する回路図である。 図６は、第１の実施形態の構成を立体的に例示する図である。 図７は、第１の実施形態のスイッチセルとビアコンタクトとの構成を立体的に例示する図である。 図８は、第１の実施形態のスイッチセルの構成を立体的に例示する図である。 図９は、第１の実施形態のスイッチセルと機能セルの構成を例示するレイアウト図である。 図１０は、第２の実施形態の構成を例示する平面図である。 図１１は、第２の実施形態の構成を例示する平面図である。 図１２は、第２の実施形態の構成を等価回路で例示する回路図である。 図１３は、第２の実施形態の構成を立体的に例示する図である。 図１４は、第２の実施形態のスイッチセルの構成を立体的に例示する図である。 図１５は、第２の実施形態のスイッチセルとビアコンタクトの構成を立体的に例示する図である。 図１６は、第２の実施形態のスイッチセルと機能セルの構成を例示するレイアウト図である。

符号の説明

１…マクロ領域
２…電源制御領域
３…基本セル
４…第１電源配線
５…第１グランド配線
６…第２電源配線
７…スイッチセル
８…機能セル
８ａ…ＰチャネルＭＯＳトランジスタ
８ｂ…ＮチャネルＭＯＳトランジスタ
１１…基本電源配線
１２…基本グランド配線
１３…スイッチトランジスタ
１４…第１ビアコンタクト
１５…第２ビアコンタクト
１６…メタル配線
Ｎ１…第１ノード
Ｎ２…第２ノード
Ｎ３…第３ノード
ＳＬＰ…制御信号
２１…第１ウェル
２２…第２ウェル
２３…第３ウェル
ＶＤＤ…電源電圧
ＧＮＤ…接地電位
Ｖｄｄ…高電位電源線
Ｖｄｄｖ…擬似高電位電源線
Ｑ１…高しきい値電圧のＮｃｈトランジスタ
Ｑ１−１〜Ｑ１−４…高しきい値電圧のＰｃｈトランジスタ
Ｑ２、Ｑ３…低しきい値電圧のＰｃｈトランジスタ
Ｑ４、Ｑ５…低しきい値の電圧Ｎｃｈトランジスタ
ＰＣＮＴ…信号
１００…半導体装置
１０１、１０１−１〜１０１−４…負荷回路
１０２…機能セル

Claims (18)

1. 半導体基板に設けられ、複数の基本セルを備えるセル配置領域と、
   前記セル配置領域に空間的に重なるように形成される電源配線層内の基本電源配線と、
   前記セル配置領域への電源供給の制御可能なスイッチを有するスイッチセルと、
   前記基本電源配線と前記スイッチセルとに接続されるビアコンタクトと
   を具備し、
   前記スイッチセルの少なくとも一部は、前記基本電源配線に対応する前記セル配置領域内の部分に配置され、
   前記スイッチは、前記ビアコンタクトの近傍に配置される
   半導体集積回路。
2. 請求項１に記載の半導体集積回路において、
   前記ビアコンタクトは、
   前記基本電源配線に接続される第１端と前記スイッチセルに接続される第２端とを有し、
   前記スイッチセルは、
   前記半導体基板に形成され、
   前記半導体基板を水平方向としたときの、前記第１端に接続している前記基本電源配線の下方領域に前記スイッチを備える
   半導体集積回路。
3. 請求項２に記載の半導体集積回路において、
   前記基本電源配線は、第１方向に延伸し、
   前記ビアコンタクトは、
   前記第１方向に垂直な第２方向に延伸し
   前記スイッチは、前記電源を受ける電源端子を含み、
   前記電源端子は、
   前記ビアコンタクトの前記第２端に接続される
   半導体集積回路。
4. 請求項３に記載の半導体集積回路において、さらに、
   前記電源配線層と異なる第１配線層に設けられ、前記ビアコンタクトから供給される電源を前記スイッチに提供するメタル配線を備え、
   前記メタル配線は、
   前記ビアコンタクトの前記第２端と前記スイッチの電源端とのそれぞれに接続され、
   前記スイッチは、
   前記第２端と前記メタル配線との電流経路が最短になるように配置される
   半導体集積回路。
5. 請求項４記載の半導体集積回路において、
   少なくとも一つの前記スイッチセルが配置され、
   前記スイッチセルの総セルサイズは、
   前記基本電源配線を流れる最大電流量を前記セル配置領域に供給可能なセルサイズである
   半導体集積回路。
6. 請求項１から５の何れか１項に記載の半導体集積回路において、
   前記スイッチは、ゲートに供給される制御信号に応答して活性化する電源制御トランジスタで構成され、
   前記電源制御トランジスタの駆動能力は、
   前記基本電源配線を流れる最大電流量を前記セル配置領域に供給可能な能力である
   半導体集積回路。
7. 請求項６に記載の半導体集積回路において、
   前記複数の基本セルのそれぞれには、論理回路を構成するためのトランジスタが備えられ、
   前記電源制御トランジスタは、前記トランジスタよりリーク電流が少ないトランジスタである
   半導体集積回路。
8. 請求項１から７の何れか１項に記載の半導体集積回路において、
   前記スイッチセルは、第１ウェルに形成され、
   前記セル配置領域は、前記第１ウェルと電気的に絶縁される第２ウェルに形成され、
   前記第１ウェルのウェル電位は、前記第２ウェルのウェル電位と異なる電位である
   半導体集積回路。
9. 請求項１から７の何れか１項に記載の半導体集積回路において、
   前記スイッチセルと前記セル配置領域とは、同じウェルに形成され、
   前記スイッチセルのウェル電位は、前記セル配置領域のトランジスタに印加されるバックゲート電圧と同じ電位である
   半導体集積回路。
10. （ａ）半導体基板に、複数の基本セルを備えるセル配置領域を形成するステップと、
    （ｂ）電源配線層に、基本電源配線を形成するステップと、
    （ｃ）前記基本電源配線と前記セル配置領域への電源供給の制御可能なスイッチを有するスイッチセルとに接続されるビアコンタクトを形成するステップと、
    （ｄ）前記スイッチが、前記ビアコンタクトの近傍に配置されるように前記スイッチセルを形成するステップ
    を具備する半導体回路の製造方法。
11. 請求項１０に記載の半導体回路の製造方法において、
    前記（ｃ）ステップは、
    前記ビアコンタクトの第１端を前記基本電源配線に接続するステップと、
    前記ビアコンタクトの第２端を前記スイッチセルに接続するステップと
    を含み、
    前記（ｄ）ステップは、
    前記半導体基板を水平方向としたときに、前記第１端に接続している前記基本電源配線の下方領域に前記スイッチが配置されるように、前記スイッチセルを前記半導体基板に形成するステップと
    を含む
    半導体回路の製造方法。
12. 請求項１１に記載の半導体回路の製造方法において、
    前記（ｂ）ステップは、
    前記基本電源配線を第１方向に延伸して形成するステップを含み、
    前記（ｃ）ステップは、
    前記ビアコンタクトを、前記第１方向に垂直な第２方向に延伸して形成するステップを含み、
    前記スイッチは、前記電源を受ける電源端子を備え、
    前記（ｄ）ステップは、
    前記電源端子が、前記ビアコンタクトの前記第２端に接続されるように、前記スイッチセルを形成するステップを含む
    半導体回路の製造方法。
13. 請求項１２に記載の半導体回路の製造方法において、さらに、
    （ｅ）前記電源配線層と異なる第１配線層に、前記ビアコンタクトから供給される電源を前記スイッチに提供する第１電源配線をメタル配線で形成するステップ
    を具備し、
    前記（ｅ）ステップは、
    前記第１電源配線を、前記ビアコンタクトの前記第２端と前記スイッチの接地端とのそれぞれに接続するステップ
    を含み、
    前記（ｄ）ステップは、
    前記スイッチが、前記第２端と前記第１配線との電流経路が最短になるように前記スイッチセルを配置するステップ
    を含む
    半導体回路の製造方法。
14. 請求項１３記載の半導体回路の製造方法において、
    前記（ｄ）ステップは、
    前記スイッチセルの総セルサイズを、
    前記基本電源配線を流れる最大電流量を前記セル配置領域に供給可能なセルサイズにするステップを含む
    半導体回路の製造方法。
15. 請求項１０から１４の何れか１項に記載の半導体回路の製造方法において、
    前記（ｄ）ステップは、
    前記スイッチを、ゲートに供給される制御信号に応答して活性化する電源制御トランジスタで構成するステップ
    を含み、
    前記電源制御トランジスタの駆動能力は、
    前記基本電源配線を流れる最大電流量を前記セル配置領域に供給可能な能力である
    半導体回路の製造方法。
16. 請求項１５に記載の半導体回路の製造方法において、
    前記複数の基本セルのそれぞれには、論理回路を構成するためのトランジスタが備えられ、
    前記電源制御トランジスタは、前記トランジスタよりリーク電流が少ないトランジスタである
    半導体回路の製造方法。
17. 請求項１０から１６の何れか１項に記載の半導体回路の製造方法において、
    前記（ｄ）ステップは、
    前記半導体基板に形成される第１ウェルに前記スイッチセルを形成するステップを含み、
    前記（ａ）ステップは、
    前記第１ウェルと電気的に絶縁される第２ウェルに前記セル配置領域を形成するステップを含み、
    前記第１ウェルのウェル電位は、前記第２ウェルのウェル電位と異なる電位である
    半導体回路の製造方法。
18. 請求項１０から１８の何れか１項に記載の半導体回路の製造方法において、
    前記（ｄ）ステップは、
    前記半導体基板に形成される第１ウェルに前記スイッチセルを形成するステップを含み、
    前記（ａ）ステップは、
    前記に第１ウェルに前記セル配置領域を形成するステップを含み、
    前記スイッチセルのウェル電位は、前記セル配置領域のトランジスタのバックゲートに印加されるバックゲート電圧と同じ電位である
    半導体回路の製造方法。

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