JPWO2017208887A1 - 半導体集積回路装置 - Google Patents
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Abstract
Description
図1は第1実施形態に係る半導体集積回路装置の構成を示す平面図であり、電源遮断を行う回路ブロックにおけるレイアウトパターンを簡略化して図示している(以降の平面図も同様)。図1に示す半導体集積回路装置は、基板に、複数のスタンダードセル1が配置されている。X方向(図面横方向、第1方向に相当)に並べて配置された複数のスタンダードセル1を備えたスタンダードセル列2が、Y方向(図面縦方向、第1方向と垂直をなす方向である第2方向)に複数行配置されている。スタンダードセル1は、例えばインバータや論理回路等の機能を有する基本回路素子であり、スタンダードセル1を組み合わせて配置配線することによって、所定の機能を実現する半導体集積回路装置を設計・製造することができる。スタンダードセル1は、P型MOS(Metal Oxide Semiconductor)トランジスタ(PMOS)が形成されるN型領域とN型MOSトランジスタ(NMOS)が形成されるP型領域とをそれぞれ有している。本開示では、スタンダードセル1は、N型領域とP型領域とがY方向に並べて配置されており、かつ、スタンダードセル列2は、1行おきに、N型領域とP型領域との並びが反転しているものとする。なお、スタンダードセル1の内部構造については図示を省略している。
図1の構成では、4本のストラップ電源配線11(1)〜(4)について、スタンダードセル電源配線3(1),(3),(2),(4)の順で、その間にスイッチセル20が配置されているものとした。ただし、スイッチセル20の配置パターンは、図1に示したものに限られるものではない。
図6は本実施形態の変形例2に係る半導体集積回路装置の構成を示す平面図である。図6では、図の簡略化のために、スタンダードセル1の配置に関しては図示を省略している。また、スタンダードセル電源配線3、接地電源配線4、ストラップ電源配線11および副ストラップ電源配線12の配置に関しては、図1とほぼ同様であり、ここではその詳細な説明を省略する。
図7は本実施形態の変形例3に係る半導体集積回路装置の構成を示す平面図である。図7では、図の簡略化のために、スタンダードセル1の配置に関しては図示を省略している。また、スタンダードセル電源配線3、接地電源配線4、ストラップ電源配線11および副ストラップ電源配線12の配置に関しては、図1とほぼ同様であり、ここではその詳細な説明を省略する。
図8は第2実施形態に係る半導体集積回路装置の構成を示す平面図である。スタンダードセル1の配置や、スタンダードセル電源配線3、接地電源配線4、ストラップ電源配線11および副ストラップ電源配線12の配置に関しては、図1と同様であり、ここではその詳細な説明を省略する。
図9は第3実施形態に係る半導体集積回路装置の構成を示す平面図である。スタンダードセル1の配置や、スタンダードセル電源配線3、接地電源配線4およびストラップ電源配線11の配置に関しては、図1と同様であり、ここではその詳細な説明を省略する。
図10は第4実施形態に係る半導体集積回路装置の構成を示す平面図である。スタンダードセル1の配置や、スタンダードセル電源配線3、接地電源配線4、ストラップ電源配線11および副ストラップ電源配線12の配置に関しては、図1とほぼ同様であり、ここではその詳細な説明を省略する。
図11は図1の構成におけるスイッチセル20の配置パターンを概念的に示す図である。図11では、X軸方向に延びる各行がスタンダードセル電源配線3に対応し、Y軸方向に延びる各列がストラップ電源配線11に対応している。そして、各マスはそれぞれ、スタンダードセル電源配線3とストラップ電源配線11とが平面視で交差した箇所、言い換えると、スイッチセル20が配置される可能性がある箇所に対応している。そして、灰色のマスはスイッチセル20が配置された箇所を表しており、白いマスはスイッチセル20が配置されていない箇所を表している。なお、図6や図7の構成のように、スイッチセル20よりもセル高さが高いスイッチセル25,26が、複数のスタンダードセル電源配線3に対して配置されている場合は、図11のX軸方向に延びる各行は、複数のスタンダードセル電源配線3からなる「配線組」に対応することになる。
M=3:mx=2
M=4:mx=2,3,2の順
M=5:mx=2
M=6:mx=2,3,4,4,3,2の順
M=7:mx=3
M=8:mx=3
M=12:mx=5
M=16:mx=5
M=3:Dmax=1
M=4:Dmax=1
M=5:Dmax=1
M=6:Dmax=2
M=7:Dmax=2
M=8:Dmax=2
M=12:Dmax=3
M=16:Dmax=4
Dmax ≦ M/4
上の説明では、ストラップ電源配線11は第5配線層に設けられ、副ストラップ電源配線12,15は第3配線層および第5配線層に設けられるものとしたが、ストラップ電源配線や副ストラップ電源配線が形成される配線層はこれらに限られるものではない。ただし、副ストラップ電源配線は、スタンダードセル電源配線にできるだけ近い配線層に形成することが好ましい。これにより、副ストラップ電源配線とスタンダードセル電源配線との間の配線やビア等の経路における抵抗値が小さくなり、電源電位の低下を抑制することができる。また、上の説明では、スタンダードセル電源配線3は第1配線層に設けられるものとしたが、これに限られるものではなく、例えば複数の配線層に設けてもかまわない。
2 スタンダードセル列
3 スタンダードセル電源配線(電源配線)
11 ストラップ電源配線
12,15 副ストラップ電源配線
14 上層電源配線
20,20a,20b スイッチセル
25,26 スイッチセル
201 第1スイッチセル
202 第2スイッチセル
203 第3スイッチセル
Claims (12)
- 第1方向に並べて配置された複数のスタンダードセルをそれぞれ備え、前記第1方向と垂直をなす方向である第2方向に並べて配置された複数のスタンダードセル列と、
前記第1方向に延びるようにそれぞれ配置されており、前記複数のスタンダードセルに電源を供給する複数の電源配線と、
前記複数の電源配線の上層において前記第2方向に延びるように配置された、複数のストラップ電源配線と、
前記複数の電源配線の上層において前記第2方向に延びるように配置され、前記複数の電源配線とそれぞれ接続された、複数の副ストラップ電源配線と、
前記複数のストラップ電源配線のいずれかと、前記複数の電源配線の中のN本(Nは1以上の整数)からなる配線組との間に設けられており、制御信号に応じて、当該ストラップ電源配線と当該配線組に属する前記電源配線とを電気的に接続するか否かを切替可能に構成された、複数のスイッチセルとを備え、
前記複数のスイッチセルは、前記複数のストラップ電源配線に対してそれぞれ、M(Mは3以上の整数)個の前記配線組毎に1個ずつ、配置されており、
前記複数のスイッチセルの前記第2方向における配置位置は、隣り合う前記ストラップ電源配線において互いに異なっており、かつ、前記第1方向における前記ストラップ電源配線のM本ごとに、同一である
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記複数の副ストラップ電源配線の上層に、前記第1方向に延びるように配置されており、前記複数の副ストラップ電源配線とそれぞれ接続された、上層電源配線を備えた
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記副ストラップ電源配線は、前記ストラップ電源配線よりも下層に設けられている
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記ストラップ電源配線は、平面視において、前記スイッチセルと重なりを有している
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記副ストラップ電源配線は、平面視において、前記スイッチセルと重なりを有している
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記ストラップ電源配線は、その間に前記副ストラップ電源配線が2本以上配置された、2本のストラップ電源配線を含む
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記副ストラップ電源配線は、配置された層が互いに異なる、2本の副ストラップ電源配線を含む
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記スイッチセルは、トランジスタサイズが互いに異なる、2個のスイッチセルを含む
ことを特徴とする半導体集積回路装置。 - 第1方向に並べて配置された複数のスタンダードセルをそれぞれ備え、前記第1方向と垂直をなす方向である第2方向に並べて配置された複数のスタンダードセル列と、
前記第1方向に延びるようにそれぞれ配置されており、前記複数のスタンダードセルに電源を供給する複数の電源配線と、
前記複数の電源配線の上層において前記第2方向に延びるように配置された、複数のストラップ電源配線と、
前記複数の電源配線の上層において前記第2方向に延びるように配置され、前記複数の電源配線とそれぞれ接続された、複数の副ストラップ電源配線と、
前記複数のストラップ電源配線のいずれかと、前記複数の電源配線の中のN本(Nは1以上の整数)からなる配線組との間に設けられており、制御信号に応じて、当該ストラップ電源配線と当該配線組に属する前記電源配線とを電気的に接続するか否かを切替可能に構成された、複数のスイッチセルとを備え、
前記複数のスイッチセルは、前記複数のストラップ電源配線に対してそれぞれ、M(Mは3以上の整数)個の前記配線組毎に1個ずつ、配置されており、
前記複数のスイッチセルの前記第2方向における配置位置は、隣り合う前記ストラップ電源配線において互いに異なっており、かつ、前記第1方向における前記ストラップ電源配線のM本ごとに、同一であり、
前記複数のスイッチセルは、前記配線組の1つである第1配線組に対してそれぞれ設けられており、前記第1方向において隣り合う第1および第2スイッチセルと、前記第1配線組と前記第2方向において隣り合う前記配線組に対して設けられた第3スイッチセルとを含み、
前記第3スイッチセルは、前記第1スイッチセルが設けられた前記ストラップ電源配線と前記第2スイッチセルが設けられた前記ストラップ電源配線と間の中間位置にある、前記ストラップ電源配線に対して、設けられている
ことを特徴とする半導体集積回路装置。 - 請求項9記載の半導体集積回路装置において、
Mは4である
ことを特徴とする半導体集積回路装置。 - 第1方向に並べて配置された複数のスタンダードセルをそれぞれ備え、前記第1方向と垂直をなす方向である第2方向に並べて配置された複数のスタンダードセル列と、
前記第1方向に延びるようにそれぞれ配置されており、前記複数のスタンダードセルに電源を供給する複数の電源配線と、
前記複数の電源配線の上層において前記第2方向に延びるように配置された、複数のストラップ電源配線と、
前記複数の電源配線の上層において前記第2方向に延びるように配置され、前記複数の電源配線とそれぞれ接続された、複数の副ストラップ電源配線と、
前記複数のストラップ電源配線のいずれかと、前記複数の電源配線の中のN本(Nは1以上の整数)からなる配線組との間に設けられており、制御信号に応じて、当該ストラップ電源配線と当該配線組に属する前記電源配線とを電気的に接続するか否かを切替可能に構成された、複数のスイッチセルとを備え、
前記複数のスイッチセルは、前記複数のストラップ電源配線に対してそれぞれ、M(Mは3以上の整数)個の前記配線組毎に1個ずつ、配置されており、
前記複数のスイッチセルの前記第2方向における配置位置は、隣り合う前記ストラップ電源配線において互いに異なっており、かつ、前記第1方向における前記ストラップ電源配線のM本ごとに、同一であり、
前記複数のスイッチセルの配置を、X軸方向に延びる各行が前記配線組に対応し、Y軸方向に延びる各列が前記ストラップ電源配線に対応するマス目で表した場合において、
前記スイッチセルが配置されていない第1マスと、前記スイッチセルが配置されており当該第1マスから最も近い第2マスとの、X座標の差をX、Y座標の差をYとしたとき、
X+Y≦M/4
の関係を満たす
ことを特徴とする半導体集積回路装置。 - 請求項11記載の半導体集積回路装置において、
Mは4,8,12,16のうちのいずれかである
ことを特徴とする半導体集積回路装置。
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