JP2010225782A - 半導体集積回路装置 - Google Patents

Abstract

【課題】低電力制御が行われるエリアバンプ構造の半導体集積回路装置に最適化した電源供給を提供する。
【解決手段】論理ブロック領域２において、電源スイッチ部１４は、論理ブロック領域２，３の両辺側にそれぞれレイアウトするのではなく、論理ブロック領域２の内側に分割して等間隔でレイアウトし、各々の基準電位ＶＳＳ用のパッド１１との距離が短くなるようにする。たとえば、論理ブロック領域２では、電源スイッチ部１４が３つに分散されて配置されており、各々のパッド１１と電源スイッチ部１４との距離が短くなるようにしている。これにより、エリアバンプ構造の半導体集積回路装置における電源供給の電圧低下を大幅に低減することができる。
【選択図】図３

Description

本発明は、半導体集積回路装置における電源供給の最適化技術に関し、特に、低消費電力制御が行われるエリアバンプ構造の半導体集積回路装置における電源供給に有効な技術に関する。

近年、半導体素子の微細化に伴い、半導体集積回路装置の高性能、高集積化が進んでいる。高性能化により、半導体チップに必要なピン数はますます増加傾向にあるが、高集積化、高収益化のためチップサイズの面積増加は抑えられる傾向にある。

結果として、半導体チップ周辺にパッドを配置する技術ではピン数増加に対応することが困難になりつつあり、パッドを半導体チップの外周部、およびそれより内側に、グリッド状や千鳥足状に配置し、それらパッド上にバンプをそれぞれ形成する技術、いわゆるエリアバンプが開発されている。

また、半導体集積回路装置においては、低消費電力化の要求が非常に強くなっており、この種の半導体集積回路装置における低消費電力化技術としては、たとえば、コア電源領域（たとえば、論理ブロック毎）を分割し、その分割された領域毎に電源を供給する電源スイッチをＯＮ／ＯＦＦすることにより、電源を制御するものが知られている。

さらに、この種の半導体集積回路装置における低電力制御技術としては、たとえば、複数の電源線群が縞状に配置されており、この電源線群から分岐する複数の分岐線群によって、上記回路セルに電源が供給され、この分岐線群上に挿入される上記電源スイッチセルにより、回路セルへの電源供給を遮断することにより、電源スイッチを挿入するレイアウト設計の負担を軽減できるとともに、電源スイッチで生じる電圧降下が信号遅延に与える影響を緩和するものが知られている（特許文献１参照）。

特開２００５−２５９８７９号公報

ところが、上記のようなエリアバンプ構造の半導体集積回路装置における低電力化技術では、次のような問題点があることが本発明者により見い出された。

一般に、電源配線は、信号配線の配線性を確保するために、半導体チップの任意の対向する２つの辺方向（半導体チップの縦方向、または横方向）に形成されており、電源スイッチも電源配線の配線方向に従って、コア電源領域の任意の対向する２つの辺に沿って配置されている。

しかしながら、上記した電源スイッチの構造を、エリアバンプ構造の半導体集積回路装置に適応した場合、遮断される電源は、電源スイッチを通過するために該電源スイッチから離れた位置にあるほど電圧低下が大きくなり、電源用バンプからの電源供給が乏しくなってしまう。

このため、電源用のパッドが多数あるにも関わらず、コア電源領域への電源供給が不安定となり、エリアバンプ構造の特徴を生かすことができないという問題がある。

また、一部のパッドで電源供給を支えるために、該パッドとその接続幹線、および電源スイッチとその接続幹線のＥＭ（ElectroMigration)耐性が劣化してしまう恐れが生じてしまう。

本発明の目的は、低電力制御が行われるエリアバンプ構造の半導体集積回路装置に最適化した電源供給技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、外周部、およびそれより内側に、グリッド状、または千鳥足状に配置された複数のパッドを備えた半導体チップを有し、該半導体チップは、低消費電力制御の対象となる論理ブロック領域と、該論理ブロック領域の低消費電力制御が可能と判断した際に、電源スイッチコントロール信号を出力する電源スイッチ制御部と、該電源スイッチ制御部から出力された電源スイッチコントロール信号に基づいて、論理ブロック領域に供給される基準電位を遮断し、論理ブロック領域を低電力制御する電源スイッチ部とを備え、複数のパッドのうち、電源スイッチ部がレイアウトされている領域に近いパッドを基準電位用パッドとしてレイアウトするものである。

また、本発明は、前記電源スイッチ部が、低消費電力制御の対象となる論理ブロック領域に任意に分割されてレイアウトされているものである。

さらに、本発明は、前記基準電位用パッド以外のパッドが、基準電位以外の他の電源用パッド、または信号用パッドとして用いるものである。

また、本発明は、前記基準電位用パッド以外のパッドが形成された領域に、基準電位用電源幹線以外の他の電源幹線をレイアウトするものである。

さらに、本願のその他の発明の概要を簡単に示す。

本発明は、外周部、およびそれより内側に、グリッド状、または千鳥足状に配置された複数のパッドを備えた半導体チップを有し、該半導体チップは、低消費電力制御の対象となる論理ブロック領域と、該論理ブロック領域の低消費電力制御が可能と判断した際に、電源スイッチコントロール信号を出力する電源スイッチ制御部と、該電源スイッチ制御部から出力された電源スイッチコントロール信号に基づいて、論理ブロック領域に供給される電源電圧を遮断し、論理ブロック領域を低電力制御する電源スイッチ部とを備え、複数のパッドのうち、電源スイッチ部がレイアウトされている領域に近いパッドを基準電位用パッドとしてレイアウトするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）低電力制御が行われるエリアバンプ構造の半導体集積回路装置における電源電圧の低下などを大幅に低減することができる。

（２）ＥＭ耐性のマージンを増加させることができる。

（３）上記（１）、（２）により、半導体集積回路装置の信頼性を大幅に向上させることができる。

本発明の実施の形態１による半導体集積回路装置におけるチップレイアウトの一例を示すレイアウト図である。 図１の半導体集積回路装置に設けられた低消費電力制御部の構成例を示す説明図である。 図２の半導体集積回路装置に設けられた電源スイッチ部のレイアウト例を示す説明図である。 本発明者が検討した一般的な電源スイッチ部のレイアウト例を示した説明図である。 図４のレイアウトを採用した半導体装置のＡ−Ｂ線の断面構造を示した図である。 図４の等価回路を示す説明図である。 図４のＡ−Ｂ線におけるパッドが電源供給に寄与するパッドの試算結果を示す説明図である。 図４の等価回路を示す説明図である。 図２の電源スイッチ部におけるレイアウトの他の例を示す説明図である。 図９における電源スイッチ部とパッドとのレイアウトの一例を示した説明図である。 図９における電源スイッチ部とパッドとのレイアウトの他の例を示した説明図である。 図２の電源スイッチ部のレイアウトの他の例を示す説明図である。 本発明の実施の形態２による電源スイッチ部と論理ブロック領域との接続関係を示す説明図である。 図１３の電源スイッチ部に設けられた第２のトランジスタ部のレイアウト例を示した説明図である。 図１４の一部領域における電源スイッチ部を拡大した説明図である。 本発明の実施の形態３によるシミュレーション解析結果の一例を示す説明図である。 図１６のシミュレーション解析結果を説明する説明図である。 本発明の実施の形態３によるバンプの配置例を示す説明図である。 図１８のＡ−Ａ’線における電源電圧ＶＤＤ、および基準電位ＶＳＳの電圧低下量を示した説明図である。 図１８に示す電流供給に寄与しないパッド領域における電源配線の一例を示す説明図である。 図２０の電源配線に最上層となる第８配線層に電源配線を形成した例を示す説明図である。 本発明の実施の形態４による低消費電力制御部の構成例を示す説明図である。 図２２の低消費電力制御部に設けられたダイオードのレイアウト例を示す説明図である。 図２３のダイオードの詳細な配置例を示す説明図である。 図２４のＡ−Ｂ断面図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置におけるチップレイアウトの一例を示すレイアウト図、図２は、図１の半導体集積回路装置の構成例を示す説明図、図３は、図２の半導体集積回路装置に設けられた電源スイッチ部のレイアウト例を示す説明図、図４は、本発明者が検討した一般的な電源スイッチ部のレイアウト例を示した説明図、図５は、図４のレイアウトを採用した半導体装置のＡ−Ｂ線の断面構造を示した図、図６は、図４の等価回路を示す説明図、図７は、図４のＡ−Ｂ線におけるパッドが電源供給に寄与するパッドの試算結果を示す説明図、図８は、図４の等価回路を示す説明図、図９は、図２の電源スイッチ部におけるレイアウトの他の例を示す説明図、図１０は、図９における電源スイッチ部とパッドとのレイアウトの一例を示した説明図、図１１は、図９における電源スイッチ部とパッドとのレイアウトの他の例を示した説明図、図１２は、図２の電源スイッチ部のレイアウトの他の例を示す説明図である。

本実施の形態１において、半導体集積回路装置に設けられる半導体チップ１は、図１に示すように、機能ブロック毎の領域となる論理ブロック領域２〜９から構成されている。論理ブロック領域２〜８は、後述する低消費電力制御部１０によって、半導体集積回路装置１の低消費電力制御を行う。

また、論理ブロック領域９は、低消費電力制御が行われずに常時電源電圧が供給される領域であり、たとえば、クロック系統の論理回路領域、アナログ回路や低消費電力制御部１０などによって構成されている。

さらに、半導体チップ１の表面には、複数のパッドが形成されている。これらパッドは、半導体チップ１の外周辺、およびそれより内側にグリッド状、または千鳥足状に配列されている。そして、各々のパッドには、該パッド上にバンプが形成され、エリアバンプ構造の半導体集積回路装置となる。

また、半導体チップ１において、Ｉ／Ｏ端子となるパッドは、該半導体チップ１の４つの辺に沿ってそれぞれ形成されており、Ｉ／Ｏ端子となるパッドよりも内側には、電源電圧用ＶＤＤ用のパッド、および基準電位ＶＳＳ用のパッド１１が交互に形成されている。

なお、図１においては、基準電位ＶＳＳ用のパッド１１のみが記載されており、Ｉ／Ｏ端子となるパッド、ならびに電源電圧用ＶＤＤ用のパッドは記載していない。

図２は、低消費電力制御部１０の構成例を示す回路図である。

低消費電力制御部１０は、図示するように、電源スイッチ制御部となる電源スイッチコントローラ１２，１３、および電源スイッチ部１４，１５から構成されている。なお、この図では、低消費電力制御部１０と論理ブロック領域２，３との接続関係のみを示しているが、電源スイッチコントローラ、および電源スイッチ部は、その他の論理ブロック領域４〜９にも同様に構成されている。

電源スイッチ部１４は、論理ブロック領域２と基準電位ＶＳＳとの間に接続されており、電源スイッチ部１５は、論理ブロック領域３と基準電位ＶＳＳとの間に接続されている。

これら電源スイッチ部１４と論理ブロック領域２との接続部が仮想基準電位ＶＳＳＭ１となっており、電源スイッチ部１５と論理ブロック領域３との接続部が、仮想基準電位ＶＳＳＭ２となっている。

電源スイッチ部１４，１５は、たとえば、複数のＮチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが並列接続された構成からなる。電源スイッチコントローラ１２は、電源スイッチコントロール信号を出力し、電源スイッチ部１４のＯＮ（導通）またはＯＦＦ（非導通）動作の制御を行う。また、電源スイッチコントローラ１３は、電源スイッチ部１５のＯＮ／ＯＦＦ動作の制御を行う。

電源スイッチコントローラ１２，１３は、たとえば、常時電源電圧が供給される論理ブロック領域９に設けられたシステムコントローラなどに接続されており、該システムコントローラの制御部に基づいて動作を行う。

半導体集積回路装置においては、論理ブロック領域２，３（および論理ブロック領域４〜８）と基準電位ＶＳＳとの間に設けられた電源スイッチ部１４，１５（および図示しない電源スイッチ部）をＯＮ／ＯＦＦさせることによって、各論理ブロック領域２〜８内での内部電源遮断を行い、低消費電力の制御を行う。

なお、本実施例では論理ブロックの仮想接地電位ＶＳＳＭと基準電位ＶＳＳ側に電源スイッチを設けた場合について説明するが、基準電位のＶＤＤ側に電源スイッチを設ける構成、あるいは基準電位のＶＳＳ側とＶＤＤ側の双方に電源スイッチを設ける場合についても同様の効果を有することは言うまでもない。

さらに、電源スイッチのみではなく論理ブロックに印加する電源電圧を意図的に低下させて低電力化するために、スイッチに代えて印加電圧を制御可能な電源ブロックを設ける場合、あるいは電源スイッチと上記電源ブロックを併設する場合についても有効な技術である。

図３は、論理ブロック領域２，３における電源スイッチ部１４，１５のレイアウトの一実施例を示した説明図である。

電源スイッチ部１４，１５は、図示するように、論理ブロック領域２，３の両辺側にそれぞれレイアウトするのではなく、論理ブロック領域２，３の内側に分割して等間隔でレイアウトし、各々の基準電位ＶＳＳ用のパッド１１との距離が短くなるようにしている。なお、図中の矢印はパッド１１から論理ブロック領域２の仮想基準電位に流れる電子電流の流れを示したものである。以降、図中の矢印で示す電流の流れはすべて電子電流を示す。

たとえば、論理ブロック領域２では、電源スイッチ部１４が３つに分散されて配置されており、各々のパッド１１と電源スイッチ部１４との距離が短くなるようにしている。また、論理ブロック領域３でも同様に、電源スイッチ部１５が２つに分散されて配置されており、各々のパッド１１と電源スイッチ部１５との距離が短くなるようにしている。

電源スイッチの分割数は、たとえば、次式によって分割するようにしてもよい。

Ｌ＝Ａ／Ｎ （式１）
ここで、Ｎは電源スイッチ部の分割数、Ａは論理ブロック領域の幅、Ｌは近傍の２つの電源スイッチ部間の距離とする。このような電源スイッチの配置を用いることで後述するように電源スイッチ部分の面積を増加させることなく論理ブロック内での実質的な電源電圧低下を防止することができる。

図４は、本発明者が検討した一般的な電源スイッチ部５０，５１のレイアウト例を示した説明図である。

一般に、電源スイッチ部５０，５１は、図示するように、論理ブロック領域５２，５３の対向する２つの辺部にそれぞれレイアウトされている。

このようなレイアウトであると、遮断する電源ノードはパッド５４から電源スイッチ部５０，５１を経由して論理ブロック領域５２，５３へ供給されるため、電流は電源スイッチ部５０，５１に集中する。なお、図４の点線で示すパッド５５は、電源電圧用ＶＤＤ用のパッドである。

パッド５４との位置関係から、電源供給の電流の流れをみると、パッド５４のうち、電源スイッチ部５０から最も離れているパッド５４ａでは、矢印に示すように、パッド５４から電源スイッチ部５０、該電源スイッチ部５０から論理ブロック領域５２の中央へと流れるため、この経路が長い分、図６の等価回路で後述するように抵抗が付き電圧低下を起こす。

図５は図４に示したレイアウトを採用した半導体装置のＡ−Ｂ線の断面図を示したものである。図５では電源スイッチ周辺と論理ブロックの一部を示し、その他の部分は省略してある。

本断面図では一例として金属配線層が金属配線層Ｍ１から金属配線層Ｍ９までの９層の場合を示しているが、言うまでもなく本発明の対象は９層の金属配線層数に限定するものではない。

パッドは、パッドを形成する金属層１０１と、バンプが接続される部分の金属層が露出するように形成されたパッシベーション層１００とで構成されている。半導体の製造工程において、一般に前工程といわれる部分でパッドまでが形成され、後工程において金属層１００の上にはんだボールのバンプ１０２が接続される。

パッド下には金属配線層Ｍ９が形成される。本断面図では基準電位ＶＳＳ用のバンプ部分での断面であるので横方向にＶＳＳ用の金属配線層Ｍ９配線が伸びている。ＶＤＤ側パッド下にはＶＤＤ用Ｍ９配線が伸びている構造となる。

金属配線層Ｍ９の下には金属配線層Ｍ８が敷設され、金属配線層Ｍ９と接続が必要な部分には接続ビアＶ８が適宜設けられる。本実施例の場合、最上層の配線層Ｍ９から電源スイッチまでの接続は金属配線層Ｍ８から金属配線層Ｍ１、配線間の接続ビアＶ８から接続ビアＶ１、および金属配線層Ｍ１とコンタクト層ＣＯＮＴＡＣＴを用いて形成される。

ここでコンタクト層ＣＯＮＴＡＣＴは電源スイッチ部５０を構成するＭＯＳトランジスタの拡散層との接続を行う層である。電源スイッチ部５０から仮想接地電位の供給配線層である金属配線層Ｍ８までは再びコンタクト層ＣＯＮＴＡＣＴ、金属配線層Ｍ１から金属配線層Ｍ６、およびビアＶ１からビアＶ６を用いて形成される。

さらに、電源遮断される論理ブロック領域５２に含まれる各ＭＯＳトランジスタまでの接続は金属配線層Ｍ６から金属配線層Ｍ１、配線間の接続ビアＶ６からビアＶ１、および金属配線層Ｍ１と論理ブロック領域５２を構成するＭＯＳトランジスタの拡散層との接続を行うコンタクト層ＣＯＮＴＡＣＴによって接続される。

図６は、図５のＡ−Ｂ断面における電源電圧の低下を説明する等価回路である。論理ブロック５２の高電位側は電源電圧用ＶＤＤ用のパッド５５から配線抵抗Ｒを介し論理ブロック内の電源幹線に接続される。

電源幹線には配線抵抗ｒを含むが電源電圧用ＶＤＤ用のパッド５５と論理ブロック内のトランジスタの間には配線抵抗Ｒがほぼ等しく配置されることになるので論理ブロック内での電圧低下や電圧ばらつきは比較的少ない。

一方、基準電位ＶＳＳ用のパッド５４と論理ブロック内の仮想接地電位の間には配線抵抗Ｒ、ｒおよびスイッチ部分の配線抵抗ｒｓなどが直列に配置されることになる。これにより電源スイッチに近い基準電位ＶＳＳ用のパッド５４から論理ブロック内のトランジスタ接地電位までの抵抗より、電源スイッチから遠い基準電位ＶＳＳ用のパッド５４は直列抵抗が大きくなり電流の通り道としての機能が低下する。これにより論理モジュール内の接地電位が上昇し、論理モジュールに印加される電源電圧の実質的な低下をもたらす。

図７は、図４のＡ−Ｂ線におけるパッドのうち、実際に電源供給に寄与するパッドがどのくらいであるかを試算した結果を示す説明図であり、この例では、図７に示すように、電源スイッチ部５０の位置から２列目のパッド５４までしか電流寄与しておらず、その他のパッド５４に関しては、ほとんど電流寄与していなことがわかる。

さらには、パッド５４から電源スイッチ部５０，５１までの距離が遠ければ、電圧低下が大きくなることになるばかりでなく、電源スイッチ部５０，５１を論理ブロック領域５２，５３の対向する２つの辺部に集中配置することにより、電源スイッチ部５０，５１、およびその周辺での通過電流が大きくなり、ＥＭ耐性が悪くなってしまう。

しかしながら、図３に示したレイアウトとすることによって、論理ブロック領域２，３と各々のパッド１１との距離を大幅に短くすることが可能となるので、電源供給に寄与するパッド１１を増加させ、図８の等価回路に示すように、基準電位ＶＳＳ用のパッド５４と論理ブロックの設置電位間の抵抗を低減することができるので電源電圧の低下を防止し、ＥＭ耐性のマージンを増加させることができる。

また、図３では、電源スイッチ部１４，１５を論理ブロック領域２，３の内側に分割して等間隔でレイアウトした構成について記載したが、たとえば、図９に示すように、論理ブロック領域２，３に形成されているパッド１１の列毎に、該パッド１１の列の下方に電源スイッチ部１４，１５をそれぞれレイアウトするようにしてもよい。

この場合、電源スイッチ部１４，１５と各々のパッド１１との距離が大幅に短くなるために、より効率よく電源電圧の低減を防止することができる。

図１０、および図１１は、図９における電源スイッチ部１４とパッド１１とのレイアウト例を示した説明図である。

図１０では、電源スイッチ部１４の直下に接続用のビア１６を介して、該電源スイッチ部１４とパッド１１とが接続されている。また、図１１は、電源スイッチ部１４とバンプとが少しだけずれた位置にレイアウトされており、電源スイッチ部１４の直下に形成された接続用のビア１６を介して電源幹線である電源配線１７が接続され、その電源配線１７とパッド１１とが接続されている。

さらに、電源スイッチ部１４のレイアウトは、これら以外であってもよく、たとえば、図１２に示すように、パッド１１における列ピッチの整数倍ピッチで電源スイッチ部１４をレイアウトするようにしてもよい。

それにより、本実施の形態１によれば、エリアバンプ構造の半導体集積回路装置における電源供給の電圧低下を大幅に低減することができる。

また、半導体集積回路装置におけるＥＭ耐性を向上させることができ、信頼性を高めることができる。

（実施の形態２）
図１３は、本発明の実施の形態２による電源スイッチ部と論理ブロック領域との接続関係を示す説明図、図１４は、図１３の電源スイッチ部に設けられた第２のトランジスタ部のレイアウト例を示した説明図、図１５は、図１４の一部領域における電源スイッチ部を拡大した説明図である。

本実施の形態２において、半導体集積回路装置は、前記実施の形態１と同様に、エリアバンプ構造からなり、低消費電力制御部１０ａによって、該半導体集積回路装置１の低消費電力制御が行われる。

また、半導体集積回路装置に設けられる半導体チップ１（図１）は、機能ブロック毎の領域となる論理ブロック領域２〜９から構成されており、論理ブロック領域２〜８が低消費電力制御部１０ａによって低消費電力制御される。

低消費電力制御部１０ａは、図１３に示すように、図２に示す電源スイッチコントローラ１２、および電源スイッチ部１４ａから構成されている。なお、この図では、低消費電力制御部１０ａの電源スイッチ部１４ａと論理ブロック領域２との接続関係のみを示しているが、電源スイッチコントローラ、および電源スイッチ部は、その他の論理ブロック領域３〜９にも同様に構成されている。

電源スイッチ部１４ａは、多段電源スイッチ（図１３では２段）構成となっており、論理ブロック領域２と基準電位ＶＳＳとの間に接続されている。電源スイッチ部１４ａは、複数のＮチャネルＭＯＳトランジスタが並列接続された構成からなる第１のトランジスタ部１４ａ₁と、同じく複数のＮチャネルＭＯＳトランジスタが並列接続された構成からなる第２のトランジスタ部１４ａ₂とから構成されている。

第１のトランジスタ部１４ａ₁は、論理ブロック領域２と第２のトランジスタ部１４ａ₂と間に接続されており、第２のトランジスタ部１４ａ₂は、第１のトランジスタ部１４ａ₁と基準電位ＶＳＳとの間に接続されている。

第１のトランジスタ部１４ａ₁と論理ブロック領域２とが接続される接続部が、仮想基準電位ＶＳＳＭＭ１となり、第１のトランジスタ部１４ａ₁と第２のトランジスタ部１４ａ₂との接続部が仮想基準電位ＶＳＳＭ１となる。

また、第１のトランジスタ部１４ａ₁を構成するトランジスタは、薄膜トランジスタからなり、第２のトランジスタ部１４ａ₂を構成するトランジスタは、厚膜トランジスタからなる。

第１のトランジスタ部１４ａ₁は、論理ブロック領域２を任意に分割したロジック領域毎に設けられている。電源スイッチコントローラ１２は、論理ブロック領域２のすべてのロジック領域を低電力制御する際、第１のトランジスタ部１４ａ₁、および第２のトランジスタ部１４ａ₂をそれぞれＯＦＦとし、論理ブロック領域２のうち、任意のロジック領域のみを低電力制御する場合には、第２のトランジスタ部１４ａ₂をＯＮとし、低電力制御を行う任意のロジック領域に接続されている第１のトランジスタ部１４ａ₁をＯＦＦとなるように制御する。

第１のトランジスタ部１４ａ₁と第２のトランジスタ部１４ａ₂の使い分けに特に制限はなく、任意のロジック領域のみを低電力制御する場合に１４ａ₁をＯＮする制御を可能な構成を用いてもよい。

図１４は、論理ブロック領域２の電源スイッチ部１４ａにおける第２のトランジスタ部１４ａ₂のレイアウト例を示した説明図である。電源スイッチ部１４ａのうち、第２のトランジスタ部１４ａ₂は、図示するように、論理ブロック領域２に形成されているパッド１１の列毎に、該パッド１１の列の下方にレイアウトされている。

図１５は、図１４の太線の四角形で示した領域における電源スイッチ部１４ａのレイアウトの拡大図である。

この場合、電源ソースに近い側に配置される第２のトランジスタ部１４ａ₂のトランジスタがパッド１１の列の下方にレイアウトされており、薄膜トランジスタで形成されている第１のトランジスタ部１４ａ₁については、パッド１１の列と列との間に領域に、任意の位置にレイアウトされている。

これは電源電流（電子電流）がパッドを通して基準電位ＶＳＳから供給されるため厚膜トランジスタで形成されている第２のトランジスタ部１４ａ₂を優先してパッド近くに配置したことにより、論理ブロックの基準電位が寄生抵抗により上昇することを防ぐことが可能となる。

それにより、本実施の形態２おいても、エリアバンプ構造の半導体集積回路装置における電源供給の電圧低下を大幅に低減、および半導体集積回路装置におけるＥＭ耐性を向上させることができる。

（実施の形態３）
図１６は、本発明の実施の形態３によるシミュレーション解析結果の一例を示す説明図、図１７は、図１６のシミュレーション解析結果を説明する説明図、図１８は、本発明の実施の形態３によるバンプの配置例を示す説明図、図１９は、図１８のＡ−Ａ’線における電源電圧ＶＤＤ、および基準電位ＶＳＳの電圧低下量を示した説明図、図２０は、図１８に示す電流供給に寄与しないパッド領域における電源配線の一例を示す説明図、図２１は、図２０の電源配線に最上層となる第８配線層に電源配線を形成した例を示す説明図である。

前記実施の形態１（図４）で説明したように、電源スイッチ部のレイアウト位置から遠いバンプは電源供給に寄与しなくなるため、あまり必要性がない。よって、電源スイッチ部のレイアウト位置から遠く離れたこれらのバンプを信号、もしくは他の電源補強のために用いることにより、効率的な他の電源種などの補強を実現することができる。

この場合、たとえば、各々のバンプ電流値を求めて、その電流値が全体の５％程度以上となるバンプを残して、それ以下の電流供給のバンプは、信号用もしくは、他の電源の補強に使用する。

また、電源供給に寄与するバンプ数の試算は、たとえば、図１６（ａ）に示すモデルを用いて電流シミュレーションソフトウェアであるＳＰＩＣＥなどでの電流値シミュレーション解析を行うものとする。

図１６（ｂ）は、図１６（ａ）によるシミュレーション解析結果の一例を示す説明図である。この場合、図１７に示す論理ブロック領域２の対向する２辺に設けられた電源スイッチ部１４に対して、電源供給に寄与するパッド１１が該電源スイッチ部１４近傍の２列のパッド１１のみであり、その他のパッド１１（図１７の点線で囲まれている領域のパッド１１）は、電源供給にほとんど寄与していないパッドであることを示している。

よって、図１８に示すように、電源供給にほとんど寄与していない領域に形成されているパッド（図１８の点線の領域）を、電源電圧用ＶＤＤ用のパッド１８（太線で示す）として形成し、電源供給に寄与する領域（図１８の点線の領域外）のパッドを基準電位ＶＳＳ用のパッド１１（細線で示す）として形成する。

図１９は、図１８のＡ−Ａ’線における電源電圧ＶＤＤ、および基準電位ＶＳＳの電圧低下量を示した説明図である。

図示するように、基準電位ＶＳＳの浮きは、２乗の曲線を描くが、パッド１８を中央部近傍に密に配置することによって、電源電圧ＶＤＤの電圧低下も基準電位ＶＳＳの浮きを補正するような特性となるため、結果として略一定の電位を維持することができる。

さらに、電流供給に寄与しないバンプの下方に配線されている電源幹線に関しても、仮想電源ノードの補強に用いるようにしてもよい。

図２０は、電流供給に寄与しないパッドの領域（図１８に示す点線の領域内）における電源配線の一例を示す説明図である。

論理ブロック領域２には、図示するように、第７配線層に形成された電源配線として、電源電圧ＶＤＤ用の電源幹線である電源配線１９、基準電位ＶＳＳ用の電源幹線となる電源配線２０、電源電圧ＶＤＤ用の電源配線１９、および仮想基準電位ＶＳＳＭ１用の電源幹線である電源配線２１がそれぞれ形成されている。

図２０の点線の領域外においては、上方から下方にかけて、電源配線１９、電源配線２０、電源配線１９、および電源配線２１が、順番に繰り返して形成されており、電源配線１９と電源配線２１とは、論理ブロック領域２の横方向に、一方の図２０の点線の領域外から図２０の点線に示す領域内を介して対向する他方の図２０の点線の領域外まで形成されている。

電源配線２０は、一方、および対向する他方の図２１の点線の領域外にのみ形成されており、図２０の点線の領域内には、電源配線２１が電源配線２０の代わりに形成されている。

このように、遮断される電源ノードとなる仮想基準電位ＶＳＳＭ１用の電源配線２１の配線数を増加させることによって、仮想基準電位ＶＳＳＭ１を強化することができ、電源電圧の低下を低減することができる。

また、図２１は、第７配線層だけでなく、最上層となる第８配線層に形成された電源配線において、仮想基準電位ＶＳＳＭ１を強化する配線を行った際の一例を示す説明図である。

この場合、論理ブロック領域２において、図２１に示す点線の領域外では、図示するように、左側から右側にかけて、電源電圧ＶＤＤ用の電源配線１９、基準電位ＶＳＳ用の電源配線２０、電源電圧ＶＤＤ用の電源配線１９、および仮想基準電位ＶＳＳＭ１用の電源配線２１の順番で、論理ブロック領域２の縦方向にそれぞれ形成されている。

そして、図２１に示す点線の領域内では、左側から順番に、電源配線１９と電源配線２１とが交互に繰り返して、論理ブロック領域２の縦方向にそれぞれ形成されている。これにより、より仮想基準電位ＶＳＳＭ１を強化することができる。

それにより、本実施の形態３でも、エリアバンプ構造の半導体集積回路装置における電源供給の電圧低下を大幅に低減し、半導体集積回路装置におけるＥＭ耐性を向上させることができる。

（実施の形態４）
図２２は、本発明の実施の形態４による低消費電力制御部の構成例を示す説明図、図２３は、図２２の低消費電力制御部に設けられたダイオードのレイアウト例を示す説明図、図２４は、図２３のダイオードの詳細な配置例を示す説明図、図２５は、図２４のＡ−Ｂ断面図である。

本実施の形態４において、低消費電力制御部１０ｂは、図２２に示すように、前記実施の形態１の低消費電力制御部１０（図２）の構成に、ＥＳＤ(ElectroStatic Discharge)対策用のダイオード２２，２３が新たに設けられた構成となっている。

電源遮断が行われる論理ブロック領域の遮断される電源ノード（仮想基準電位）は、他の電源ノードと電気的に分離される。このため、このノードは、チャージアップによるＥＳＤ破壊、もしくは、外部サージ印加などにより電流パスが異なることにより生じる電位差によるＥＳＤ破壊をケアする必要がある。

ダイオード２２，２３は、電源スイッチ部の両端に過大な電位差が生じた場合に電流を引き抜き、ＥＳＤ破壊を防止する。

ダイオード２２，２３のカソードは、電源電圧ＶＤＤにそれぞれ接続されており、ダイオード２２のアノードは、電源スイッチ部を構成するスイッチとなるトランジスタＴの一方の接続部に接続されている。

また、ダイオード２３のアノードは、電源スイッチ部を構成するトランジスタＴの他方の接続部に接続されている。よって、ダイオード２２は、電源電圧ＶＤＤと仮想基準電位ＶＳＳＭ１との間に接続されており。ダイオード２３は、電源電圧ＶＤＤと基準電位ＶＳＳとの間に接続されている。

電源スイッチ部１４は、図２３に示すように。前記実施の形態１と同様に論理ブロック領域２などに分散して配置されているので、電源スイッチ部１４のトランジスタ毎に、上記したダイオード２２，２３を設けることはレイアウトコストの増大となってしまう。このため、ダイオード２２，２３の配置は、電源スイッチ部１４のトランジスタと独立させて、且つ最適な配置位置とする。

たとえば、各論理ブロック領域には、遮断される電源ノードが供給されるウエルを分離するために、論理ブロック領域の最外周は遮断されない電源ノードが供給されるウエルで囲む必要があるので、このもともと必要なウエル分離領域に着目し、この領域にＥＳＤ対策用のダイオードを配置することで面積増加することなく、該ダイオードの挿入によるレイアウトオーバーヘッドを軽減する。

図２４は、ダイオード２２，２３の配置例を示す説明図である。

図示するように、論理ブロック領域２と論理ブロック領域５との間には、論理ブロック領域２，５毎に形成されているＰ−ＷＥＬＬを分離するＷＥＬＬ分離層２４が形成されている。

図２５は、図２４のＡ−Ｂ断面図である。

図２５の左側には、論理ブロック領域２が形成されており、図２５の右側には、論理ブロック領域５が形成されている。そして、論理ブロック領域２と論理ブロック領域５との間には、ＷＥＬＬ分離層２４が形成されている。

ＷＥＬＬ分離層２４において、Ｎ−ＷＥＬＬ領域２５の上方の左側には、ダイオード２２のアノードとなるＰ型半導体領域２６が形成されており、Ｎ−ＷＥＬＬ領域２５の上方の右側には、ダイオード２３のアノードとなるＰ型半導体領域２７が形成されている。そして、Ｐ型半導体領域２６とＰ型半導体領域２７との間には、ダイオード２２，２３のカソードとなるＮ型半導体領域２８が形成されている。

このように、ＷＥＬＬ分離層２４に、ダイオード２２，２３を形成することによって、該ダイオード２２，２３をレイアウトすることによる面積増加がなくなり、レイアウトオーバーヘッドを軽減することができる。

以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態においては、低消費電力制御部によって基準電位ＶＳＳ側の電源遮断を行う場合について説明したが、低消費電力制御部によって電源電圧ＶＤＤ側の電源遮断を行う半導体集積回路装置であっても同様の効果を得ることができる。

本発明は、エリアバンプ構造の半導体集積回路装置における電源供給の最適化技術に適している。

１ 半導体チップ
２〜９ 論理ブロック領域
１０ 低消費電力制御部
１０ａ 低消費電力制御部
１０ｂ 低消費電力制御部
１１ パッド
１２ 電源スイッチコントローラ
１３ 電源スイッチコントローラ
１４ 電源スイッチ部
１４ａ 電源スイッチ部
１４ａ₁ 第１のトランジスタ部
１４ａ₂ 第２のトランジスタ部
１５ 電源スイッチ部
１６ ビア
１７ 電源配線
１８ パッド
１９ 電源配線
２０ 電源配線
２１ 電源配線
２２ ダイオード
２３ ダイオード
２４ ＷＥＬＬ分離層
２５ Ｎ−ＷＥＬＬ領域
２６ Ｐ型半導体領域
２７ Ｐ型半導体領域
２８ Ｎ型半導体領域
５０ 電源スイッチ部
５１ 電源スイッチ部
５２ 論理ブロック領域
５３ 論理ブロック領域
５４ パッド
５４ａ パッド
５５ パッド
１００ パッシベーション層
１０１ 金属層
１０２ バンプ
Ｍ１〜Ｍ９ 金属配線層
Ｖ１〜Ｖ８ ビア
ＣＯＮＴＡＣＴ コンタクト層

Claims (7)

1. 外周部、およびそれより内側に、グリッド状、または千鳥足状に配置された複数のパッドを備えた半導体チップを有し、
   前記半導体チップは、
   低消費電力制御の対象となる論理ブロック領域と、
   前記論理ブロック領域の低消費電力制御が可能と判断した際に、電源スイッチコントロール信号を出力する電源スイッチ制御部と、
   前記電源スイッチ制御部から出力された電源スイッチコントロール信号に基づいて、前記論理ブロック領域に供給される基準電位を遮断し、前記論理ブロック領域を低電力制御する電源スイッチ部とを備え、
   前記複数のパッドのうち、前記電源スイッチ部がレイアウトされている領域に近いパッドを基準電位用パッドとしてレイアウトすることを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記電源スイッチ部は、
   低消費電力制御の対象となる前記論理ブロック領域に任意に分割されてレイアウトされていることを特徴とする半導体集積回路装置。
3. 請求項１または２記載の半導体集積回路装置において、
   前記基準電位用パッド以外のパッドは、
   前記基準電位以外の他の電源用パッド、または信号用パッドとして用いることを特徴とする半導体集積回路装置。
4. 請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
   前記基準電位用パッド以外のパッドが形成された領域には、
   基準電位用電源幹線以外の他の電源幹線をレイアウトすることを特徴とする半導体集積回路装置。
5. 外周部、およびそれより内側に、グリッド状、または千鳥足状に配置された複数のパッドを備えた半導体チップを有し、
   前記半導体チップは、
   低消費電力制御の対象となる論理ブロック領域と、
   前記論理ブロック領域の低消費電力制御が可能と判断した際に、電源スイッチコントロール信号を出力する電源スイッチ制御部と、
   前記電源スイッチ制御部から出力された電源スイッチコントロール信号に基づいて、前記論理ブロック領域に供給される電源電圧を遮断し、前記論理ブロック領域を低電力制御する電源スイッチ部とを備え、
   前記複数のパッドのうち、前記電源スイッチ部がレイアウトされている領域に近いパッドを基準電位用パッドとしてレイアウトすることを特徴とする半導体集積回路装置。
6. 請求項５記載の半導体集積回路装置において、
   前記電源スイッチ部は、
   低消費電力制御の対象となる前記論理ブロック領域に任意に分割されてレイアウトされていることを特徴とする半導体集積回路装置。
7. 請求項５または６記載の半導体集積回路装置において、
   前記基準電位用パッド以外のパッドは、
   前記基準電位以外の他の電源用パッド、または信号用パッドとして用いることを特徴とする半導体集積回路装置。

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