WO2020065916A1 - 半導体装置 - Google Patents

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ウェンゼン ワン
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Abstract

半導体装置は、第１の半導体チップ及び第２の半導体チップを有する。第１の半導体チップは、第２の半導体チップと対向する第１の主面と、第１の主面とは反対の第２の主面を有する基板と、基板の第２の主面側に設けられた第１の電源線及び第２の電源線と、電気的に第１の電源線と第２の電源線との間に設けられた電源スイッチ回路と、基板に設けられ、第１の電源線から第１の主面に達する第１のビアと、基板に設けられ、第２の電源線から第１の主面に達する第２のビアと、を有する。第２の半導体チップは、第１のビアに接続される第３の電源線と、第２のビアに接続される第４の電源線と、を有する。

Description

半導体装置
　本発明は、半導体装置に関する。
　半導体装置には各種回路領域が含まれており、回路領域の一例としてスタンダードセル領域がある。スタンダードセル領域には各種論理回路及び電源スイッチ回路が含まれる。
　電源スイッチ回路は、例えば半導体装置に供給されるＶＤＤの電位の電源線と論理回路のトランジスタにＶＤＤＶの電位を供給する電源線との間に設けられ、当該トランジスタへのＶＤＤＶの電源電位の供給のオン／オフを切り替える。電源スイッチ回路を用いることで、論理回路を動作させる必要のないときに電源供給をオフとし、論理回路を構成するトランジスタで生じるリーク電流を抑制し、消費電力の低減が可能となる。
　また、主たる半導体チップの裏側に、配線を含む従たる半導体チップを貼り付け、従たる半導体チップの配線を介して主たる半導体チップのトランジスタに電源電位を供給する技術が提案されている。
米国特許第６３５５９５０号明細書 米国特許第９７５４９２３号明細書 特開２０１４－０７２４８８号公報
　しかしながら、電源スイッチ回路を含む半導体装置において、従たる半導体チップ内における種々の電源線の配置といった具体的な構成について、詳細な検討はされていなかった。
　本発明の目的は、従たる半導体チップ内において具体的な構成が検討された種々の電源線を有する半導体装置を提供することにある。
　開示の技術に係る半導体装置は、第１の半導体チップ及び第２の半導体チップを有する。第１の半導体チップは、第２の半導体チップと対向する第１の主面と、第１の主面とは反対の第２の主面を有する基板と、基板の第２の主面側に設けられた第１の電源線及び第２の電源線と、電気的に第１の電源線と第２の電源線との間に設けられた電源スイッチ回路と、基板に設けられ、第１の電源線から第１の主面に達する第１のビアと、基板に設けられ、第２の電源線から第１の主面に達する第２のビアと、を有する。第２の半導体チップは、第１のビアに接続される第３の電源線と、第２のビアに接続される第４の電源線と、を有する。
　開示の技術によれば、電源スイッチ回路を含む半導体チップ内での配線の配置の自由度を向上することができる。
図１は、第１の実施形態に係る半導体装置の概要を示す断面図である。 図２は、第１の実施形態における第１の半導体チップのレイアウトを示す図である。 図３は、第１の実施形態における電源スイッチ回路の構成を示す回路図である。 図４は、バッファの構成を示す回路図である。 図５は、第１の実施形態におけるスタンダードセル領域の平面構成を示す模式図である。 図６は、第１の実施形態におけるスタンダードセル領域を示す断面図（その１）である。 図７は、第１の実施形態におけるスタンダードセル領域を示す断面図（その２）である。 図８は、第１の実施形態におけるスタンダードセル領域を示す断面図（その３）である。 図９は、第１の実施形態における第２の半導体チップの平面構成を示す模式図である。 図１０は、第１の実施形態における第２の半導体チップを示す断面図（その１）である。 図１１は、第１の実施形態における第２の半導体チップを示す断面図（その２）である。 図１２は、第１の実施形態における第２の半導体チップを示す断面図（その３）である。 図１３は、第１の実施形態におけるスタンダードセル領域及び第２の半導体チップの平面構成を示す模式図である。 図１４は、第１の実施形態におけるスタンダードセル領域及び第２の半導体チップを示す断面図（その１）である。 図１５は、第１の実施形態におけるスタンダードセル領域及び第２の半導体チップを示す断面図（その２）である。 図１６は、第１の実施形態におけるスタンダードセル領域及び第２の半導体チップを示す断面図（その３）である。 図１７は、第１の半導体チップのビアと第２の半導体チップの信号線との接続部の一例を示す断面図である。 図１８は、第１の実施形態における電源スイッチ回路の平面構成を示す模式図（その１）である。 図１９は、第１の実施形態における電源スイッチ回路の平面構成を示す模式図（その２）である。 図２０は、第１の実施形態における電源スイッチ回路の平面構成を示す模式図（その３）である。 図２１は、第２の実施形態におけるスタンダードセル領域及び第２の半導体チップの平面構成を示す模式図である。 図２２は、第３の実施形態における電源スイッチ回路の平面構成を示す模式図（その１）である。 図２３は、第３の実施形態における電源スイッチ回路の平面構成を示す模式図（その２）である。 図２４は、第４の実施形態における第２の半導体チップの平面構成を示す模式図（その１）である。 図２５は、第４の実施形態における第２の半導体チップの平面構成を示す模式図（その２）である。 図２６は、第４の実施形態における第２の半導体チップを示す断面図（その１）である。 図２７は、第４の実施形態における第２の半導体チップを示す断面図（その２）である。 図２８は、第４の実施形態におけるスタンダードセル領域及び第２の半導体チップの平面構成を示す模式図である。 図２９は、第５の実施形態における電源スイッチ回路の平面構成を示す模式図である。 図３０は、第６の実施形態における電源スイッチ回路の平面構成を示す模式図である。 図３１は、第７の実施形態におけるスタンダードセル領域及び第２の半導体チップの平面構成を示す模式図である。 図３２は、第７の実施形態におけるスタンダードセル領域及び第２の半導体チップを示す断面図である。 図３３は、第７の実施形態における電源スイッチ回路の平面構成を示す模式図である。 図３４は、第８の実施形態における電源スイッチ回路の構成を示す回路図である。 図３５は、第８の実施形態における電源スイッチ回路の平面構成を示す模式図である。
　以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、以下の説明において、基板の表面に平行で互いに直交する２つの方向をＸ方向、Ｙ方向とし、基板の表面に垂直な方向をＺ方向とする。また、本開示での配置の一致とは、厳密に、製造上のばらつきに起因して不一致となったものを排除するものではなく、製造上のばらつきで配置にずれが生じている場合でも、配置が一致しているものとみなすことができる。
　（第１の実施形態）
　先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置の概要を示す断面図である。
　図１に示すように、第１の実施形態に係る半導体装置は、第１の半導体チップ１０及び第２の半導体チップ２０を含む。
　第１の半導体チップ１０は、例えば、基板１１及び配線層１２を含む。基板１１は、例えばシリコン基板であり、基板１１の表面側にトランジスタ等の半導体素子が形成されている。トランジスタは、例えばソース、ドレイン及びチャネルにフィン１３を含むＦｉｎＦＥＴである。配線層１２は基板１１の表面上に形成され、配線１４及び絶縁層１５を含む。配線１４の一部はフィン１３に接続される。更に、例えば基板１１の表面側に、配線１４に接続される電源線１６が形成されており、基板１１に、電源線１６から基板１１の裏面に繋がるビア１７が設けられている。ビア１７は、例えばシリコン貫通ビア（through-silicon via：ＴＳＶ）である。なお、図１に示したように、配線１４の一部がビアのような形状を持ち、電源線１６に接続しても良い。
　第２の半導体チップ２０は、第１の半導体チップ１０の基板１１の裏面に対向して配置される。第２の半導体チップ２０は、例えば、基板２１、配線部２２及びパッド２３を含む。基板２１は、例えばシリコン基板である。配線部２２は基板２１の表面上に形成され、配線２４及び絶縁層２５を含む。配線部２２の上面は、例えば第１の半導体チップ１０の基板１１の裏面に対向する。すなわち、配線部２２は、基板１１と基板２１の間に位置する。なお、配線部２２は、図１のように、複数層の配線２４を有しても良い。また、複数層の配線２４は、配線部２２に設けられたビア２８を介して接続されても良い。パッド２３は、例えば配線基板やボード等に接続する外部接続端子である。配線２４の一部はビア１７に接続される。パッド２３は基板２１の裏面に設けられており、基板２１に、配線２４とパッド２３とを接続するビア２６が設けられている。ビア２６は、例えばＴＳＶである。
　図１では、平面視で第２の半導体チップ２０が第１の半導体チップ１０よりも大きいが、第２の半導体チップ２０が第１の半導体チップ１０と同程度のサイズを有していてもよく、第１の半導体チップ１０より大きなサイズを有していてもよい。また、パッド２３が、第１の半導体チップ１０に対向する側の第２の半導体チップ２０の面において、平面視で第１の半導体チップ１０の外側に設けられていてもよい。
　なお、図１に示す断面図は半導体装置の概要を示すものであり、詳細は図６～図８、図１０～図１２、図１４～図１６に示す。
　次に、第１の半導体チップ１０について説明する。図２は、第１の半導体チップ１０のレイアウトを示す図である。図３は、第１の半導体チップ１０に含まれる電源スイッチ回路の構成を示す回路図である。
　図２に示すように、第１の半導体チップ１０は、複数のスタンダードセル領域３１及びその周辺に配置された入出力（Ｉ／Ｏ）セル領域３２を含む。なお、スタンダードセル領域３１の配置数は１でも良いし、３以上であっても良い。スタンダードセル領域３１は、図３に示すように、スタンダードセル４１及び電源スイッチ回路４２を含む。スタンダードセル４１は、例えば、ＮＡＮＤ回路、インバータ回路等の各種論理回路を含む。スタンダードセル領域３１には、スタンダードセル４１に接地電位を供給するＶＳＳ配線及び電源電位を供給するＶＤＤＶ配線が配置されている。スタンダードセル領域３１には、外部から電源スイッチ回路４２に電源電位を供給するＶＤＤ配線も配置されている。
　図３に示すように、電源スイッチ回路４２は、スイッチトランジスタ５１及び電源スイッチ制御回路５２を含む。スイッチトランジスタ５１は、例えばＰチャネルＭＯＳトランジスタであり、ＶＤＤ配線とＶＤＤＶ配線との間に接続されている。電源スイッチ制御回路５２は、スイッチトランジスタ５１のゲートに接続され、スイッチトランジスタ５１の動作を制御する。電源スイッチ制御回路５２によりスイッチトランジスタ５１のオン／オフが切り替えられ、ＶＤＤ配線とＶＤＤＶ配線との間の導通が制御される。電源スイッチ制御回路５２は、例えばバッファである。
　次に、電源スイッチ制御回路５２に用いられるバッファの構成について説明する。図４は、バッファの構成を示す回路図である。
　図４に示すように、電源スイッチ制御回路５２に用いられるバッファ６０は、インバータ６１及びインバータ６２を有する。インバータ６１に入力信号ＩＮが入力され、インバータ６１の出力がスイッチトランジスタ５１のゲート及びインバータ６２に入力され、インバータ６２から出力信号ＯＵＴが出力される。インバータ６１及び６２は、いずれも１対のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを含む。なお、インバータ６１及び６２の構成は一例であり、例えば、インバータ６１及び６２に含まれるＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの対は２以上であってもよい。
　次に、スタンダードセル領域３１の構造について説明する。図５は、第１の実施形態におけるスタンダードセル領域３１の平面構成を示す模式図である。図６～図８は、第１の実施形態におけるスタンダードセル領域３１を示す断面図である。図６は、図５中のＸ１－Ｘ１線に沿った断面図に相当し、図７は、図５中のＸ２－Ｘ２線に沿った断面図に相当し、図８は、図５中のＹ１－Ｙ１線に沿った断面図に相当する。
　図５～図８に示すように、スタンダードセル領域３１には、Ｘ方向に延在する電源線１１００と、Ｘ方向に延在する電源線１２００とがＹ方向で交互に配置されている。電源線１２００は主にスタンダードセル４１中に配置されている。また、電源スイッチ回路４２中に、Ｘ方向延在する電源線１３００が配置されている。例えば、電源線１３００は、Ｙ方向で隣り合う２本の電源線１１００の間で、Ｘ方向で電源スイッチ回路４２を間に挟む２本の電源線１２００の間に配置されており、電源線１２００と同一のＹ座標に位置する。例えば、電源線１１００はＶＤＤＶ配線に相当し、電源線１２００はＶＳＳ配線に相当し、電源線１３００はＶＤＤ配線に相当する。
　図６～図８に示すように、基板１１の表面に素子分離膜１０２が形成されている。素子分離膜１０２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。基板１１及び素子分離膜１０２にＸ方向に延在する複数の溝が形成され、電源線１１００、１２００及び１３００は、これら溝内に形成されている。例えば、電源線１１００、１２００及び１３００の表面は絶縁膜１０３により覆われている。例えば、素子分離膜１０２の表面及び絶縁膜１０３の表面は基板１１の表面と面一であっても良いし、面一でなくても良い。このような構造の電源線１１００、１２００及び１３００は、ＢＰＲ（Buried Power Rail）とよばれることがある。
　基板１１の上方に絶縁膜１０４が形成されており、絶縁膜１０４中にローカル配線９０００が形成されている。ローカル配線９０００の一部は、絶縁膜１０３に形成された開口部を通じて電源線１１００、１２００又は１３００に接続されている。また、ローカル配線９０００の一部はフィン８０００に接続されている。フィン８０００はフィン１３の一部であり、ローカル配線９０００は配線１４の一部である。
　絶縁膜１０４上に絶縁膜１０５が形成されており、絶縁膜１０５中に種々の配線が形成されている。絶縁膜１０３、１０４及び１０５は絶縁層１５の一部である。
　基板１１には、基板１１を裏面まで貫通するビア１１０１、１２０１及び１３０１が形成されている。ビア１１０１は電源線１１００の下に形成され、ビア１２０１は電源線１２００の下に形成され、ビア１３０１は電源線１３００の下に形成されている。複数のビア１１０１がＹ方向に延びる直線上に配列し、複数のビア１２０１がＹ方向に延びる直線上に配列し、複数のビア１３０１がＹ方向に延びる直線上に配列している。そして、これら直線は、Ｘ方向で互いからずれている。なお、ビア１１０１、１２０１及び１３０１と基板１１との間には絶縁膜が形成されている。電源線１１００、１２００及び１３００は電源線１６の一部であり、ビア１１０１、１２０１及び１３０１はビア１７の一部である。
　次に、第２の半導体チップ２０について説明する。図９は、第１の実施形態における第２の半導体チップ２０の平面構成を示す模式図である。図９には、平面視で、図５に示す部分と重なる部分を示す。図１０～図１２は、第１の実施形態における第２の半導体チップ２０を示す断面図である。図１０は、図９中のＸ１－Ｘ１線に沿った断面図に相当し、図１１は、図９中のＸ２－Ｘ２線に沿った断面図に相当し、図１２は、図９中のＹ１－Ｙ１線に沿った断面図に相当する。
　図９～図１２に示すように、第２の半導体チップ２０は、例えば、基板２１上に形成された絶縁膜２０３、並びに絶縁膜２０３の表層部に形成された電源線３１００、３２００及び３３００を含む。電源線３１００、３２００及び３３００はＸ方向に延在する。絶縁膜２０３上に電源線３１００、３２００及び３３００を覆う絶縁膜２０４が形成されており、絶縁膜２０４内に電源線２１００、２２００及び２３００が形成されている。電源線２１００、２２００及び２３００はＹ方向に延在する。電源線２１００、２２００及び２３００の上面は絶縁膜２０４から露出している。電源線２１００は、複数のビア１１０１が配列する直線と重なる位置に配置され、電源線２２００は、複数のビア１２０１が配列する直線と重なる位置に配置され、電源線２３００は、複数のビア１３０１が配列する直線と重なる位置に配置されている。電源線３１００は、絶縁膜２０４中に形成されたビア２１０１を介して互いに電源線２１００に接続されている。電源線３２００は、絶縁膜２０４中に形成されたビア２２０１を介して互いに電源線２２００に接続されている。電源線３３００は、絶縁膜２０４中に形成されたビア２３０１を介して互いに電源線２３００に接続されている。電源線２１００、２２００、２３００、３１００、３２００及び３３００は配線２４の一部であり、ビア２１０１、２２０１及び２３０１はビア２８の一部である。絶縁膜２０４は絶縁層２５の一部である。
　図９～図１２での図示を省略しているが、電源線３２００に接続されるビア及び電源線３３００に接続されるビアが絶縁膜２０３及び基板２１に形成されており、これらに接続されるパッドが基板２１の裏面に形成されている。これらのビア及びパッドは、ビア２６及びパッド２３の一部である。
　そして、スタンダードセル領域３１の図５～図８に示す部分と、第２の半導体チップ２０の図９～図１２に示す部分とが平面視で重なり合うようにして、第１の半導体チップ１０が第２の半導体チップ２０上に配置されている。図１３は、第１の実施形態におけるスタンダードセル領域３１及び第２の半導体チップ２０の平面構成を示す模式図である。図１４～図１６は、第１の実施形態におけるスタンダードセル領域３１及び第２の半導体チップ２０を示す断面図である。図１４は、図１３中のＸ１－Ｘ１線に沿った断面図に相当し、図１５は、図１３中のＸ２－Ｘ２線に沿った断面図に相当し、図１６は、図１３中のＹ１－Ｙ１線に沿った断面図に相当する。
　図１３～図１６に示すように、電源線１１００に接続されたビア１１０１が電源線２１００に接続され、電源線１２００に接続されたビア１２０１が電源線２２００に接続され、電源線１３００に接続されたビア１３０１が電源線２３００に接続されている。また、電源線２１００、２２００、２３００、３１００、３２００及び３３００は電源線１１００、１２００及び１３００より例えば幅広であり、低抵抗である。ただし、電源線２１００、２２００、２３００、３１００、３２００及び３３００の幅は、電源線１１００、１２００及び１３００の幅と同じか、狭いものとしてもよい。
　なお、ビア１１０１、１２０１及び１３０１が電源線２１００、２２００及び２３００に直接接触している必要はなく、これらが電気的に接続されていればよい。例えば、これらの間に導電材が介在していてもよい。
　図１７は、ビア１３０１と電源線２３００との接続部の一例を示す断面図である。例えば、図１７に示すように、電源線２３００が絶縁膜３０１により覆われ、絶縁膜３０１に開口部３０２が形成されている。そして、開口部３０２の内側でバンプ３０４を介してビア１３０１及び電源線２３００が互いに電気的に接続されていてもよい。バンプ３０４は、例えば半田等のマイクロバンプである。絶縁膜３０１は、例えばシリコン酸化膜、シリコン窒化膜又は有機絶縁膜である。接合前の段階で、バンプ３０４はビア１３０１上に設けられていてもよく、電源線２３００上に設けられていてもよい。例えば、第１の半導体チップ１０及び第２の半導体チップ２０は接着剤３０５により互いに接合されていてもよい。
　バンプ３０４に代えて、錫（Ｓｎ）等の金属膜が用いられてもよい。また、開口部３０２の内側で電源線２３００上にパッドが設けられていてもよい。この場合も、ビア１３０１との接続にバンプ３０４又は金属膜を用いることができる。
　ビア１１０１及び１２０１と電源線２１００及び２２００との関係も同様である。
　また、第１の半導体チップ１０のビア１１０１、１２０１及び１３０１が基板１１の裏面より突出し、この突出した部分が電源線２１００、２２００及び２３００に接していてもよい。また、第１の半導体チップ１０の裏面に再配線を設け、平面視で、ビア１１０１、１２０１及び１３０１の位置と、電源線２１００、２２００及び２３００との接合部の位置とをずらしてもよい。
　例えば、電源線１１００、１２００及び１３００の材料には、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）又はタングステン（Ｗ）等が用いられる。例えば、電源線２１００、２２００、２３００、３１００、３２００及び３３００の材料には、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）又はコバルト（Ｃｏ）等が用いられる。例えば、第１の配線層又は第２の配線層等、基板１１の上方に設けられる配線の材料には、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）又はコバルト（Ｃｏ）等が用いられる。
　次に、第１の実施形態における電源スイッチ回路４２の構造について説明する。図１８～図２０は、第１の実施形態における電源スイッチ回路４２の平面構成を示す模式図である。図１８は、主として、電源線、配線及びゲート電極のレイアウトを示す。図１９は、主として、ゲート電極及び電源線のレイアウトを示す。図２０は、主として、第１の配線層及び第２の配線層のレイアウトを示す。
　上記のように、電源スイッチ回路４２は、スイッチトランジスタ５１及び電源スイッチ制御回路５２を含む。また、電源スイッチ回路４２は、Ｙ方向に延在する複数のローカル配線、Ｘ方向に延在する複数の配線、及びＹ方向に延在する複数の配線を有する。例えば、ローカル配線はトランジスタのフィン又はゲート電極に接する。例えば、Ｘ方向に延在する配線は、ローカル配線の上方の第１の配線層に形成され、Ｙ方向に延在する配線は、第１の配線層の上方の第２の配線層に形成される。以下の説明において、ビア１５００は、ローカル配線とその下方の電源線との間のビアであり、ビア８５００は、ローカル配線とその上方の第１の配線層との間に設けられたビアであり、ビア４５００は、第１の配線層とその上方の第２の配線層との間に設けられたビアである。
　スイッチトランジスタ５１は、Ｙ方向に延在し、Ｘ方向に配列する複数のゲート電極５１１を含む。スイッチトランジスタ５１は、更に、Ｘ方向に延在し、Ｙ方向に配列する複数のフィン８５１１を含む。例えば、フィン８５１１の一部はソースとして機能し、他の一部はドレインとして機能し、他の一部はチャネルとして機能する。ゲート電極５１１の両脇に複数のローカル配線９５１１が配置されている。ローカル配線９５１１はソース又はドレインに接続されている。ソースに接続されたローカル配線９５１１はビア８５００を介して配線４００１に接続され、ドレインに接続されたローカル配線９５１１はビア１５００を介して電源線１１００に接続されている。また、ゲート電極５１１はローカル配線９５１２及びビア８５００を介して配線４００２に接続されている。配線４００１及び４００２はＸ方向に延在する。
　電源スイッチ制御回路５２はインバータ６１及び６２を含む。インバータ６１はＰチャネルＭＯＳトランジスタ６１０Ｐ及びＮチャネルＭＯＳトランジスタ６１０Ｎを含む。インバータ６２はＰチャネルＭＯＳトランジスタ６２０Ｐ及びＮチャネルＭＯＳトランジスタ６２０Ｎを含む。
　インバータ６１はＰチャネルＭＯＳトランジスタ６１０Ｐ及びＮチャネルＭＯＳトランジスタ６１０Ｎに共通のＹ方向に延在するゲート電極６１１を含む。ゲート電極６１１はローカル配線９６１３及びビア８５００を介して配線４００５に接続されている。配線４００５はＸ方向に延在する。配線４００５に入力信号ＩＮが入力される（図４参照）。
　ＰチャネルＭＯＳトランジスタ６１０Ｐは、Ｘ方向に延在し、Ｙ方向に配列する複数のフィン８６１１を含む。例えば、フィン８６１１の一部はソースとして機能し、他の一部はドレインとして機能し、他の一部はチャネルとして機能する。ゲート電極６１１の両脇にローカル配線９６１１が配置されている。ローカル配線９６１１はソース又はドレインに接続されている。ソースに接続されたローカル配線９６１１はビア８５００を介して配線４００１に接続され、ドレインに接続されたローカル配線９６１１はビア８５００、配線４００３及びビア４５００を介して配線５００１に接続されている。配線４００３はＸ方向に延在し、配線５００１はＹ方向に延在する。
　ＮチャネルＭＯＳトランジスタ６１０Ｎは、Ｘ方向に延在し、Ｙ方向に配列する複数のフィン８６１２を含む。例えば、フィン８６１２の一部はソースとして機能し、他の一部はドレインとして機能し、他の一部はチャネルとして機能する。ゲート電極６１１の両脇にローカル配線９６１２が配置されている。ローカル配線９６１２はソース又はドレインに接続されている。ソースに接続されたローカル配線９６１２はビア１５００を介して電源線１２００に接続され、ドレインに接続されたローカル配線９６１２はビア８５００、配線４００４及びビア４５００を介して配線５００１に接続されている。配線４００４はＸ方向に延在する。
　インバータ６２はＰチャネルＭＯＳトランジスタ６２０Ｐ及びＮチャネルＭＯＳトランジスタ６２０Ｎに共通のＹ方向に延在するゲート電極６２１を含む。ゲート電極６２１はローカル配線９６２３及びビア８５００を介して配線４００８に接続されている。配線４００８はＸ方向に延在する。
　ＰチャネルＭＯＳトランジスタ６２０Ｐは、Ｘ方向に延在し、Ｙ方向に配列する複数のフィン８６２１を含む。例えば、フィン８６２１の一部はソースとして機能し、他の一部はドレインとして機能し、他の一部はチャネルとして機能する。ゲート電極６２１の両脇にローカル配線９６２１が配置されている。ローカル配線９６２１はソース又はドレインに接続されている。ソースに接続されたローカル配線９６２１はビア８５００を介して配線４００１に接続され、ドレインに接続されたローカル配線９６２１はビア８５００、配線４００６及びビア４５００を介して配線５００２に接続されている。配線４００６はＸ方向に延在し、配線５００２はＹ方向に延在する。
　ＮチャネルＭＯＳトランジスタ６２０Ｎは、Ｘ方向に延在し、Ｙ方向に配列する複数のフィン８６２２を含む。例えば、フィン８６２２の一部はソースとして機能し、他の一部はドレインとして機能し、他の一部はチャネルとして機能する。ゲート電極６２１の両脇にローカル配線９６２２が配置されている。ローカル配線９６２２はソース又はドレインに接続されている。ソースに接続されたローカル配線９６２２はビア１５００を介して電源線１２００に接続され、ドレインに接続されたローカル配線９６２２はビア８５００、配線４００７及びビア４５００を介して配線５００２に接続されている。配線４００７はＸ方向に延在する。配線５００２から出力信号ＯＵＴが出力される（図４参照）。
　配線４００４及び４００８はビア８５００、ローカル配線９５２１及びビア８５００を介して配線４００２に接続されている。
　ビア８５００を介して配線４００１に接続されるローカル配線９００１が設けられている。ローカル配線９００１はビア１５００を介して電源線１３００に接続されている。電源線１３００はビア１３０１を介して、第２の半導体チップ２０の電源線２３００に接続されている。従って、配線４００１にＶＤＤ配線の電源電位が供給される。なお、図１８～図２０において、ビア１３０１の図示は省略されているが、例えば電源線１３００と電源線２３００とが平面視で重なる位置に、ビア１３０１が配置される。
　ローカル配線９６２２との間で、Ｘ方向でスイッチトランジスタ５１を挟むようにして、ローカル配線９００２が設けられている。ローカル配線９６２２はビア８５００を介して配線４００９に接続されている。配線４００９はＸ方向に延在する。ローカル配線９００２もビア８５００を介して配線４００９に接続されている。ローカル配線９００２はビア１５００を介して電源線１２００に接続されている。従って、Ｘ方向で電源スイッチ回路４２を間に挟む２本の電源線１２００は、第１の半導体チップ１０内では、配線４００９を介して互いに接続されている。
　第１の実施形態では、第１の半導体チップ１０内の電源線１１００、１２００及び１３００がＸ方向に延在し、これらが、それぞれ第２の半導体チップ２０内でＹ方向に延在する電源線２１００、２２００及び２３００に接続されている。また、電源線２１００、２２００及び２３００は、それぞれ第２の半導体チップ２０内でＸ方向に延在する電源線３１００、３２００及び３３００に接続されている。このように、第１の実施形態では、ＶＤＤＶ配線、ＶＤＤ配線及びＶＳＳ配線の各々について電源ネットワークが構成されている。従って、スタンダードセル４１及び電源スイッチ回路４２に供給する電源電位のばらつきを抑制することができる。そして、電源線２１００、２２００及び２３００が第２の半導体チップ２０に設けられているため、第１の半導体チップ１０内での配線の配置の自由度を向上することができる。特に、電源線１１００、１２００及び１３００がＢＰＲであるため、第１の配線層及び第２の配線層に設ける他の配線の配置の自由度を向上することができる。
　更に、電源スイッチ回路４２に関し、スイッチトランジスタ５１及び電源スイッチ制御回路５２へのＶＤＤの電源電位の供給源であるビア１３０１が平面視でスイッチトランジスタ５１及び電源スイッチ制御回路５２の間に位置している。このため、スイッチトランジスタ５１へＶＤＤの電源電位を供給するための配線のレイアウト及び電源スイッチ制御回路５２へＶＤＤの電源電位を供給するための配線のレイアウトが容易である。
　なお、第２の半導体チップ２０内で第１の半導体チップ１０側に設けられた電源線（例えば電源線２１００、２２００及び２３００）がＸ方向に延在し、第１の半導体チップ１０から離間する側に設けられた電源線（例えば電源線３１００、３２００及び３３００）がＹ方向に延在してもよい。
　また、各ビアの平面形状は特に限定されず、例えば円形、楕円形、正方形又は矩形等とすることができる。
　また、電源スイッチ回路４２のサイズは特に限定されない。図５等に示す例では、電源スイッチ回路４２がＹ方向で２本の電源線１１００にわたって配置されているが、例えば、電源スイッチ回路４２がＹ方向で３本又は４本の電源線１１００にわたって配置されていてもよい。
　（第２の実施形態）
　次に、第２の実施形態について説明する。第２の実施形態は、電源スイッチ回路４２内での電源線の配置等の点で第１の実施形態と相違する。図２１は、第２の実施形態におけるスタンダードセル領域３１及び第２の半導体チップ２０の平面構成を示す模式図である。
　図２１に示すように、第２の実施形態においては、電源スイッチ回路４２内に、Ｘ方向で当該電源スイッチ回路４２を間に挟む２本の電源線１２００を繋ぐ連絡電源線１４００が設けられている。連絡電源線１４００は、電源線１１００、１２００及び１３００と同様に、基板１１及び素子分離膜１０２に形成された溝内に形成され、連絡電源線１４００の表面も絶縁膜１０３により覆われている。つまり、連絡電源線１４００もＢＰＲである。
　また、第１の実施形態では、電源線１２００に接続される電源線２２００が平面視で電源スイッチ回路４２に隣接しているが、第２の実施形態では、電源線２２００が電源スイッチ回路４２から離間して配置されている。また、電源線２１００が平面視で電源スイッチ回路４２に隣接して配置されている。
　他の構成は第１の実施形態と同様である。
　第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。また、第２の実施形態では、第１の半導体チップ１０内で連絡電源線１４００を介して電源線１２００がＸ方向に接続されるため、電源線１２００及び２２００並びに連絡電源線１４００によりＶＳＳ配線の電源ネットワークが構成される。従って、電源線３２００を省略することができる。このため、電源線２１００、３１００、３３００の配置の自由度が向上する。また、電源線３１００を省略してもよい。
　なお、連絡電源線１４００はＢＰＲである必要はなく、第１の配線層等の基板１１の上方の配線層に設けられていてもよい。このとき、連絡電源線１４００の一部が、電源線１３００と平面視で重なって配置されてもよい。
　（第３の実施形態）
　次に、第３の実施形態について説明する。第３の実施形態は、電源スイッチ回路４２の平面構成の点で第１の実施形態と相違する。図２２～図２３は、第３の実施形態における電源スイッチ回路４２の平面構成を示す模式図である。図２２は、主として、電源線、配線及びゲート電極のレイアウトを示す。図２３は、主として、第１の配線層及び第２の配線層のレイアウトを示す。
　図２２～図２３に示すように、第３の実施形態においては、電源スイッチ回路４２に、Ｘ方向に延在する配線４０１１及び４０１２が設けられている。配線４０１１はローカル配線９５１１を介してスイッチトランジスタ５１のソースに接続され、配線４０１２はローカル配線９５１１を介してスイッチトランジスタ５１のドレインに接続されている。Ｙ方向において、配線４０１１は配線４００１と配線４００２との間に配置され、配線４０１２は配線４００１と配線４０１１との間に配置されている。配線４０１１はビア８５００を介してローカル配線９００１にも接続されている。配線４０１１及び４０１２は第１の配線層に形成されている。なお、図２２に示したように、配線４００２を、電源線１１００と平面視で重なって配置されてもよい。
　電源スイッチ回路４２に、Ｙ方向に延在する複数の配線５０１１が設けられている。配線５０１１はローカル配線９５１１の上方に配置され、ビア４５００等を介してローカル配線９５１１に接続されている。配線５０１１は第２の配線層に形成されている。
　他の構成は第１の実施形態と同様である。
　第３の実施形態では、スイッチトランジスタ５１がオン状態の時にローカル配線９５１１だけでなく、配線５０１１も電流経路となる。このため、配線抵抗が低減される。従って、エレクトロマイグレーション（Electro Migration：ＲＭ）及び電圧降下（ＩＲドロップ）を抑制することができる。
　特に、スイッチトランジスタ５１のドレインに配線４０１２が接続され、ソースに配線４０１１が接続されているため、電源電位の供給をより強化することができる。
　なお、複数の配線５０１１の間でＹ方向の端部の位置が一致していることが好ましい。これは、製造プロセスにおいて、パターンが均一になり、寸法のばらつき等の影響を抑制できるからである。また、電源スイッチ制御回路５２内の配線５００１及び５００２のＹ方向の端部の位置が配線５０１１のＹ方向の端部の位置と一致していてもよい。但し、Ｙ方向の端部の位置が一致していなくてもよい。
　（第４の実施形態）
　次に、第４の実施形態について説明する。第４の実施形態は、第２の半導体チップ２０の構成の点で第１の実施形態と相違する。図２４～図２５は、第４の実施形態における第２の半導体チップ２０の平面構成を示す模式図である。図２４は、主として、最も第１の半導体チップ１０側の配線層のレイアウトを示す。図２５は、主として、残りの配線層のレイアウトを示す。図２６～図２７は、第４の実施形態における第２の半導体チップ２０を示す断面図である。図２６は、図２４～図２５中のＸ１－Ｘ１線に沿った断面図に相当し、図２７は、図２４～図２５中のＸ２－Ｘ２線に沿った断面図に相当する。図２８は、第４の実施形態におけるスタンダードセル領域及び第２の半導体チップの平面構成を示す模式図である。
　図２４～図２８に示すように、第４の実施形態では、絶縁膜２０４上に絶縁膜２０５が形成されており、絶縁膜２０５の表面にべた状の導電膜６１００が形成されている。導電膜６１００の第１の半導体チップ１０のビア１２０１又は１３０１と重なる部分に開口部６１１０が形成されている。ビア１２０１と重なる部分では、開口部６１１０の内側に導電膜６２００が形成され、ビア１３０１と重なる部分では、開口部６１１０の内側に導電膜６３００が形成されている。ビア１１０１と重なる部分には、開口部６１１０が形成されずに、導電膜６１００が設けられている。絶縁膜２０５内には、導電膜６２００と電源線２２００とを接続するビア６２０１、及び導電膜６３００と電源線２３００とを接続するビア６３０１が形成されている。導電膜６１００、６２００及び６３００並びにビア６２０１及び６３０１は配線２４の一部である。絶縁膜２０５は絶縁層２５の一部である。
　第１の実施形態とは異なり、第２の半導体チップ２０に電源線２１００及び３１００は設けられていない。
　他の構成は第１の実施形態と同様である。
　第４の実施形態では、導電膜６１００がＶＤＤＶ配線として機能するため、ＶＤＤＶ配線の電源ネットワークをより強化することができ、より均一にＶＤＤＶの電源電位をスタンダードセル４１に供給することができる。
　（第５の実施形態）
　次に、第５の実施形態について説明する。第５の実施形態は、電源スイッチ回路４２の平面構成の点で第１の実施形態と相違する。図２９は、第５の実施形態における電源スイッチ回路４２の平面構成を示す模式図である。
　図２９に示すように、第５の実施形態においては、第２の半導体チップ２０の電源スイッチ回路４２と平面視で重なり合う部分に２本の電源線２３００が設けられ、第１の半導体チップ１０内の電源線１３００が平面視でこれら２本の電源線２３００と重なり合うように形成されている。そして、電源線１３００が２箇所のビア１３０１を介してこれら２本の電源線２３００に接続されている。ビア１３０１は、例えば、電源線１３００と、電源線２３００とが平面視で重なる位置である２箇所に配置される。また、配線４００１はローカル配線９６１１又は９６２１及びローカル配線９００１に接続されているものの、ローカル配線９５１１までは延在していない。ローカル配線９５１１のうちスイッチトランジスタ５１のソースに接続されたものは、配線４００２まで延在し、ビア１５００を介して配線４００２に接続されている。
　他の構成は第１の実施形態と同様である。
　第５の実施形態では、ローカル配線９００１を介することなく配線４００２からローカル配線９５１１にＶＤＤの電源電位が供給される。また、電源線１３００には、２本の電源線２３００及び２箇所のビア１３０１を介してＶＤＤの電源電位が供給される。従って、スイッチトランジスタ５１により安定してＶＤＤの電源電位を供給することができる。
　なお、電源スイッチ回路４２毎に設けられる電源線２３００とビア１３０１との組が１組であっても、配線４００２からローカル配線９５１１に、安定してＶＤＤの電源電位を供給することができる。
　また、図２９では、右側に位置する電源線２３００が電源スイッチ回路４２の右縁に配置されているが、平面視でスイッチトランジスタ５１と重なり合う位置に配置されていてもよく、この電源線２３００と接続されるビア１３０１が電源スイッチ回路４２内に配置されていてもよい。
　（第６の実施形態）
　次に、第６の実施形態について説明する。第６の実施形態は、電源スイッチ回路４２の平面構成の点で第５の実施形態と相違する。図３０は、第６の実施形態における電源スイッチ回路４２の平面構成を示す模式図である。
　図３０に示すように、第６の実施形態においては、電源線２３００毎に独立して電源線１３００が設けられている。ビア１３０１は、例えば、電源線１３００と電源線２３００とが平面視で重なる位置である２箇所に配置される。電源スイッチ回路４２は、２箇所で、ビア１６００を介して電源線１３００に接続された配線４０１２を含む。ビア１６００は、電源線とその上方の第１の配線層との間に設けられたビアであり、配線４０１２は、第１の配線層に設けられている。配線４０１２は、ビア８５００を介してスイッチトランジスタ５１のソースに接続されたローカル配線９５１１に接続されている。配線４００２は、Ｙ方向で電源線１１００と電源線１２００との間に配置され、ローカル配線９５１２を介してゲート電極５１１に接続されている。更に、Ｙ方向で隣り合う２本の電源線１１００の間で第５の実施形態より広範囲にわたってフィン８５１１が形成されている。すなわち、第５の実施形態では、電源線１３００が設けられているため、Ｙ方向で隣り合う２本の電源線１１００の中心近傍の領域にフィン８５１１が形成されていないが、第６の実施形態では、この領域にもフィン８５１１が形成されている。
　他の構成は第５の実施形態と同様である。
　第６の実施形態によっても第５の実施形態と同様の効果を得ることができる。また、第６の実施形態によれば、スイッチトランジスタ５１のフィン８５１１の数及び配置等についての自由度をより高いものとすることが出来る。そのため、例えばフィン８５１１の配置密度を上げ、チップ面積を縮小することができる。
　（第７の実施形態）
　次に、第７の実施形態について説明する。第７の実施形態は、電源線１１００、１２００及び１３００の配置等の点で第１の実施形態と相違する。図３１は、第７の実施形態におけるスタンダードセル領域３１及び第２の半導体チップ２０の平面構成を示す模式図である。図３２は、第７の実施形態におけるスタンダードセル領域及び第２の半導体チップを示す断面図である。図３２は、図３１中のＹ１－Ｙ１線に沿った断面図に相当する。
　第１の実施形態では、基板１１及び素子分離膜１０２に形成された溝内に電源線１１００、１２００及び１３００が形成されているのに対し、図３２に示すように、第７の実施形態では、電源線１１００、１２００及び１３００が第１の配線層に形成されている。すなわち、絶縁膜１０４上に絶縁膜１０６が形成され、絶縁膜１０６の表面に第１の配線層が形成されている。電源線１１００、１２００及び１３００は、それぞれビアを介してローカル配線９０００に接続されている。また、電源線１１００はビア１１０２を介して電源線２１００に接続され、電源線１２００はビア１２０２を介して電源線２２００に接続され、電源線１３００はビア１３０２を介して電源線２３００に接続されている。ビア１１０２、１２０２及び１３０２は、基板１１、素子分離膜１０２及び絶縁膜１０４を貫通し、絶縁膜１０６内の第１配線層の裏面に達するビアである。
　絶縁膜１０６上に絶縁膜１０７が形成されており、絶縁膜１０７中に種々の配線（第２の配線層等）が形成されている。絶縁膜１０６及び１０７は絶縁層１５の一部である。
　次に、第７の実施形態における電源スイッチ回路４２の構造について説明する。図３３は、第７の実施形態における電源スイッチ回路４２の平面構成を示す模式図である。
　図３３に示すように、第７の実施形態では、Ｘ方向で、ローカル配線９００１が電源線２３００よりもスイッチトランジスタ５１側に位置し、ローカル配線９５２１がローカル配線９００１よりもスイッチトランジスタ５１側に位置する。これは、電源線１３００が第１の配線層に形成されているためである。電源線１３００はビア８６００（１３０１）を介して電源線２３００に接続されている。ビア８６００は、基板１１の裏面から第１の配線層まで達するビアである。
　第７の実施形態でも、第１の実施形態と同様に、ＶＤＤＶ配線、ＶＤＤ配線及びＶＳＳ配線の各々について電源ネットワークが構成されている。従って、スタンダードセル４１及び電源スイッチ回路４２に供給する電源電位のばらつきを抑制することができる。そして、電源線２１００、２２００及び２３００が第２の半導体チップ２０に設けられているため、第１の半導体チップ１０内での配線の配置の自由度を向上することができる。
　なお、第２～第６の実施形態において、第７の実施形態と同様に、電源線１１００、１２００及び１３００が第１の配線層に設けられていてもよい。但し、第５の実施形態では、第６の実施形態のように電源線１３００を電源線２３００毎に設け、ビア１３０１を電源線１３００毎に設けることとする。
　（第８の実施形態）
　次に、第８の実施形態について説明する。第８の実施形態は、電源スイッチ回路４２の構成等の点で第１の実施形態と相違する。図３４は、第８の実施形態における電源スイッチ回路の構成を示す回路図である。図３５は、第８の実施形態における電源スイッチ回路の平面構成を示す模式図である。
　図３４～図３５に示すように、第８の実施形態では、電源スイッチ回路４２のセル毎に、セルの外部に設けられた電源スイッチ制御回路からの制御信号が伝達される制御信号線２４００が設けられ、電源スイッチ回路４２のセル内には電源スイッチ制御回路が設けられていない。このとき、電源スイッチ制御回路は、スタンダードセル領域３１の外に設けるものとしてもよい。例えば、制御信号線２４００は、電源線２１００、２２００及び２３００と同様に、第２の半導体チップ２０に設けられ、Ｙ方向に延出する。第１の半導体チップ１０には、制御信号線２４００に接続される信号線２４０１が設けられている。信号線２４０１は、電源線１１００、１２００及び１３００と同様に、基板１１及び素子分離膜１０２に形成された溝内に形成され、信号線２４０１の表面も絶縁膜１０３により覆われている。つまり、信号線２４０１もＢＰＲである。信号線２４０１の基板１１の裏面側には、基板１１の裏面まで達し、制御信号線２４００に接続されるビアが形成されている。
　信号線２４０１はビア１５００、ローカル配線２４０２及びビア８５００を介して配線４００２に接続されている。
　他の構成は第１の実施形態と同様である。
　第８の実施形態では、電源スイッチ回路４２のセルに電源スイッチ制御回路が含まれないため、電源スイッチ回路４２のセルの面積を縮小することができる。
　なお、第２の半導体チップ２０において、電源線２１００、２２００及び２３００と同様に、制御信号線２４００をネットワーク状に接続してもよい。また、１つ又はネットワーク状に接続された制御信号線２４００を複数の電源スイッチ回路４２に接続し、複数のスイッチトランジスタ５１を同時に制御してもよい。
　また、第２～第７の実施形態において、第８の実施形態と同様に、電源スイッチ制御回路を電源スイッチ回路４２のセルの外部に設けてもよい。
　なお、本開示において、スイッチトランジスタがＶＤＤ配線側ではなく、ＶＳＳ配線側に設けられていてもよい。すなわち、スタンダードセルに接地電位を供給するＶＳＳＶ配線が設けられ、スイッチトランジスタがＶＳＳ配線とＶＳＳＶ配線との間に接続されていてもよい。
　また、電源スイッチ回路に設けられるトランジスタはＦｉｎＦＥＴでなくてもよい。例えば、プレーナ型の電界効果トランジスタであってもよい。また、ナノワイヤを用いたトランジスタであってもよい。また、複数のトランジスタを積層した構造を持つ相補型電界効果トランジスタ（Complementary Field Effect Transistor：ＣＦＥＴ）が用いられてもよい。ＣＦＥＴは、例えばインバータに好適である。
　以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本開示が限定されるものではない。これらの点に関しては、本開示の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
　１０：第１の半導体チップ
　２０：第２の半導体チップ
　３１：スタンダードセル領域
　３２：入出力（Ｉ／Ｏ）セル領域
　４１：スタンダードセル
　４２：電源スイッチ回路
　５１：スイッチトランジスタ
　５２：電源スイッチ制御回路
　１１００、１２００、１３００、２１００、２２００、２３００、３１００、３２００、３３００：電源線
　１４００：連絡電源線
　１１０１、１１０２、１２０１、１２０２、１３０１、１３０２：ビア
　２４００：制御信号線
　６１００、６２００、６３００：導電膜
　６１１０：開口部

Claims (19)

  1. 　第１の半導体チップ及び第２の半導体チップを有し、
    　前記第１の半導体チップは、
    　前記第２の半導体チップと対向する第１の主面と、前記第１の主面とは反対の第２の主面を有する基板と、
    　前記基板の前記第２の主面側に設けられた第１の電源線及び第２の電源線と、
    　電気的に前記第１の電源線と前記第２の電源線との間に設けられた電源スイッチ回路と、
    　前記基板に設けられ、前記第１の電源線から前記第１の主面に達する第１のビアと、
    　前記基板に設けられ、前記第２の電源線から前記第１の主面に達する第２のビアと、
    　を有し、
    　前記第２の半導体チップは、
    　前記第１のビアに接続される第３の電源線と、
    　前記第２のビアに接続される第４の電源線と、
    　を有することを特徴とする半導体装置。
  2. 　前記第１の電源線及び前記第２の電源線は、前記基板に埋め込まれて形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１の電源線及び前記第２の電源線は、前記基板の前記第２の主面上に配置された配線層に形成されていることを特徴とする請求項１に記載の半導体装置。
  4. 　前記第１の半導体チップは、
    　前記基板の前記第２の主面側に設けられた第５の電源線と、
    　前記基板に設けられ、前記第５の電源線から前記第１の主面に達する第３のビアと、
    　を有し、
    　前記第２の半導体チップは、前記第３のビアに接続される第６の電源線を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 　前記第５の電源線は、前記基板に埋め込まれて形成されていることを特徴とする請求項４に記載の半導体装置。
  6. 　前記第５の電源線は、前記基板の前記第２の主面上に配置された配線層に形成されていることを特徴とする請求項４に記載の半導体装置。
  7. 　前記第５の電源線は、平面視で第１の方向に断続的に延在し、
    　前記第１の電源線は、前記第１の方向で前記第５の電源線の途切れた部分に配置されていることを特徴とする請求項４乃至６のいずれか１項に記載の半導体装置。
  8. 　平面視で前記第１の方向に垂直な第２の方向において、前記第１の電源線の位置と前記第５の電源線の位置とが互いに一致することを特徴とする請求項７に記載の半導体装置。
  9. 　前記第５の電源線の前記第１の方向で連続している部分同士を電気的に接続する第７の電源線を有することを特徴とする請求項７又は８に記載の半導体装置。
  10. 　前記第７の電源線は、前記第１の半導体チップであって、前記基板の前記第２の主面側に設けられていることを特徴とする請求項９に記載の半導体装置。
  11. 　前記第１の半導体チップは、前記第１の電源線、前記第２の電源線、前記第５の電源線及び前記電源スイッチ回路を複数有し、
    　複数の前記第１の電源線同士は前記第３の電源線によって互いに電気的に接続され、
    　複数の前記第２の電源線同士は前記第４の電源線によって互いに電気的に接続され、
    　複数の前記第５の電源線同士は前記第６の電源線によって互いに電気的に接続されることを特徴とする請求項４乃至１０のいずれか１項に記載の半導体装置。
  12. 　前記第４の電源線は、平面視で複数の開口部を備えた導電膜を有し、
    　前記第３の電源線及び前記第６の電源線は、平面視で前記開口部の内側の部分に配置されることを特徴とする請求項１１に記載の半導体装置。
  13. 　前記電源スイッチ回路は、電気的に前記第１の電源線と前記第２の電源線との間に接続されたスイッチトランジスタを有することを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
  14. 　前記スイッチトランジスタは、
    　ゲート電極と、
    　前記ゲート電極の一方の側に設けられた複数のソース領域と、
    　前記ゲート電極の他方の側に設けられた複数のドレイン領域と、
    　それぞれが複数の前記ソース領域に共通接続された複数の第１のローカル配線と、
    　それぞれが複数の前記ドレイン領域に共通接続された複数の第２のローカル配線と、
    　前記複数の第１のローカル配線の上方に設けられ、複数箇所で前記複数の第１のローカル配線に共通接続された第１の配線と、
    　前記複数の第２のローカル配線の上方に設けられ、複数箇所で前記複数の第２のローカル配線に共通接続された第２の配線と、
    　を有することを特徴とする請求項１３に記載の半導体装置。
  15. 　前記第１の電源線は、平面視で、前記第１のビアと重なる部分を起点として、前記スイッチトランジスタ内に延在することを特徴とする請求項１３又は１４に記載の半導体装置。
  16. 　前記第１の半導体チップは、前記基板に設けられ、平面視で前記第１のビアから離間した位置で、前記第１の電源線から前記第１の主面に達する第４のビアを有し、
    　前記第２の半導体チップは、前記第４のビアに接続され、前記第１の電源線と電気的に接続された第８の電源線を有することを特徴とする請求項１５に記載の半導体装置。
  17. 　前記第１の半導体チップは、
    　平面視で、前記第１の電源線との間で前記スイッチトランジスタを挟む位置に設けられた第９の電源線と、
    　前記基板に設けられ、前記第９の電源線から前記第１の主面に達する第５のビアと、
    　を有し、
    　前記第２の半導体チップは、前記第５のビアに接続され、前記第１の電源線と電気的に接続される第１０の電源線を有することを特徴とする請求項１３又は１４に記載の半導体装置。
  18. 　前記電源スイッチ回路は、前記スイッチトランジスタを制御する制御回路を有し、
    　前記第１のビアは、平面視で前記スイッチトランジスタと前記制御回路との間に位置することを特徴とする請求項１３乃至１７のいずれか１項に記載の半導体装置。
  19. 　前記第２の半導体チップは、前記スイッチトランジスタのゲート電極に電気的に接続される信号線を有することを特徴とする請求項１４乃至１７のいずれか１項に記載の半導体装置。
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