CN114600242A - 半导体集成电路装置 - Google Patents

半导体集成电路装置 Download PDF

Info

Publication number
CN114600242A
CN114600242A CN202080074126.7A CN202080074126A CN114600242A CN 114600242 A CN114600242 A CN 114600242A CN 202080074126 A CN202080074126 A CN 202080074126A CN 114600242 A CN114600242 A CN 114600242A
Authority
CN
China
Prior art keywords
resistor
tap
esd protection
output
regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080074126.7A
Other languages
English (en)
Inventor
田中英俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Publication of CN114600242A publication Critical patent/CN114600242A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供一种在半导体集成电路装置中可充分抑制闩锁现象的发生的结构。在输出电路中，输出晶体管(P1)与和外部输出端子相连的ESD保护二极管(D1)分离布置，且在输出晶体管(P1)与ESD保护二极管(D1)之间布置有保护电阻(R1)。保护电阻(R1)分在多个电阻区(21)形成，在电阻区(21)彼此之间，形成有向衬底或阱供给电源电压的抽头。施加到外部输出端子的噪声在到达输出晶体管(P1)之前，被保护电阻(R1)衰减，并通过抽头被吸收。

Description

半导体集成电路装置
技术领域
本公开涉及一种在芯片上布置有核心区和I/O区的半导体集成电路装置，尤其涉及一种布置在I/O区的I/O单元的版图构造。
背景技术
在半导体集成电路中，在核心区的周围布置有输入输出单元(I/O单元)，通过I/O单元，进行与半导体集成电路装置外部之间的信号的输入输出、供电。
由于近年来微细化的发展，半导体集成电路装置的抗噪声性能下降。尤其是在I/O单元，因从焊盘施加的噪声而产生的闩锁(Latch-up)现象的问题变得严重。
专利文献1公开了一种半导体集成电路装置，在上述半导体集成电路装置中，对于外部连接端子设置二极管作为ESD(ElectroStatic Discharge：静电放电)保护电路，在输出晶体管与外部连接端子之间布置作为保护电阻的电阻元件。
专利文献1：日本公开专利公报特开2011-96987号公报
发明内容
-发明要解决的技术问题-
在专利文献1公开的结构中，输出晶体管被作为ESD保护元件的二极管和电阻元件保护而不受ESD损害。然而，在专利文献1所公开的结构中，无法充分抑制由在阱和衬底中传播的噪声引起的闩锁现象的发生。
本公开的目的在于：关于半导体集成电路装置，提供一种能够充分抑制闩锁现象的发生的结构。
-用以解决技术问题的技术方案-
在第一方面的公开中，在包括输出电路的半导体集成电路装置中，所述输出电路包括：外部输出端子；向所述外部输出端子输出输出信号的第一输出晶体管；与所述外部输出端子相连的第一ESD(ElectoStatic Discharge：静电放电)保护二极管；以及连接在所述第一输出晶体管与所述第一ESD保护二极管之间的第一保护电阻，俯视时，所述第一输出晶体管与所述第一ESD保护二极管分离布置，且在所述第一输出晶体管与所述第一ESD保护二极管之间，布置有所述第一保护电阻，所述第一保护电阻分在多个电阻区形成，在所述电阻区彼此之间，形成有向衬底或阱供给电源电压的抽头(tap)。
根据该方面，第一输出晶体管与和外部输出端子相连的第一ESD保护二极管分离布置，且在第一输出晶体管与第一ESD保护二极管之间布置有第一保护电阻。这样一来，施加到外部输出端子的噪声在到达第一输出晶体管之前，被第一保护电阻衰减。此外，第一保护电阻分在多个电阻区形成，在电阻区彼此之间，形成有向衬底或阱供给电源电压的抽头(tap)。这样一来，施加到外部输出端子的噪声会通过抽头被吸收。因此，能够抑制作为闩锁现象发生原因的噪声的传播。
-发明的效果-
根据本公开，关于半导体集成电路装置，能够充分抑制闩锁现象的发生。
附图说明
图1是示意性地示出实施方式所涉及的半导体集成电路装置的整体结构的俯视图；
图2是第一实施方式所涉及的输出电路的电路结构图；
图3是第一实施方式所涉及的输出电路的平面版图构造之例；
图4是ESD保护二极管的版图构造之例；
图5是ESD保护二极管的版图构造之例；
图6是保护电阻的版图构造之例；
图7是保护电阻的版图构造之例；
图8是输出晶体管的版图构造之例；
图9是输出晶体管的版图构造之例；
图10是用于说明如何抑制闩锁现象的发生的图；
图11是第一实施方式所涉及的输出电路的平面版图构造的另一例；
图12是第二实施方式所涉及的输出电路的电路结构图；
图13是第二实施方式所涉及的输出电路的平面版图构造之例；
图14中的(a)、(b)是第二实施方式所涉及的输出电路的平面版图构造的另一例。
具体实施方式
下面，参照附图对实施方式进行说明。需要说明的是，在下述说明中，“VDDIO”、“VSS”是指电源电压或电源本身。此外，晶体管是指形成在P型衬底和N型阱上的晶体管。需要说明的是，晶体管可以形成在P型阱上，也可以形成在N型衬底上。
(第一实施方式)
图1是示意性地示出实施方式所涉及的半导体集成电路装置的整体结构的俯视图。图1所示的半导体集成电路装置1包括形成有内部核心电路的核心区2和设在核心区2的周围且形成有接口电路(I/O电路)的I/O区3。在I/O区3，以环状包围半导体集成电路装置1的周边部的方式，形成有I/O单元列10A。在I/O单元列10A中，排列有构成接口电路的多个I/O单元10，在图1中简化图示。在半导体集成电路装置1中，布置有多个外部连接焊盘，在图1中省略图示。
图2是I/O单元10中包括的输出电路11的电路结构图。需要说明的是，在实际的输出电路中，还包括图2所示的电路要素以外的要素，在图2中省略记载。
图2所示的输出电路11包括外部输出端子OUT、输出晶体管P1、N1、ESD(ElectroStatic Discharge)保护二极管D1、D2以及保护电阻R1、R2。输出晶体管P1是P导电型的晶体管，输出晶体管N1是N导电型的晶体管。
输出晶体管P1、N1根据栅极接收的信号，向外部输出端子OUT输出输出信号。输出晶体管P1的源极与VDDIO相连，输出晶体管P1的漏极通过保护电阻R1与外部输出端子OUT相连。输出晶体管N1的源极与VSS相连，输出晶体管N1的漏极通过保护电阻R2与外部输出端子OUT相连。保护电阻R1、R2例如由布线电阻构成，通过形成在扩散层、栅极布线层或金属布线层上的布线、它们的组合来实现布线电阻的布线。
ESD保护二极管D1设在VDDIO与外部输出端子OUT之间，ESD保护二极管D2设在VSS与外部输出端子OUT之间。如果高压噪声输入外部输出端子OUT，则电流通过ESD保护二极管D1、D2流入VDDIO、VSS，这样一来，输出晶体管P1、N1就受到保护。
图3是示出本实施方式所涉及的输出电路11的平面版图构造的一例的简图。X方向(附图中横向)是I/O单元10的排列方向，Y方向(附图中纵向)是从核心区2朝向芯片端的方向。附图中上侧是核心区2侧，附图中下侧是芯片端侧。对图3的各区，标注与图2的电路图中所对应的电路要素相同的符号。
ESD保护二极管D1、D2布置在Y方向上的中央部。输出晶体管P1布置在ESD保护二极管D1的附图中上侧且与ESD保护二极管D1分离。输出晶体管N1布置在ESD保护二极管D2的附图中下侧且与ESD保护二极管D2分离。
保护电阻R1布置在输出晶体管P1与ESD保护二极管D1之间。保护电阻R1分在多个区域(电阻区)21形成。在图3的例子中，保护电阻R1呈沿Y方向延伸的矩形状，且分成在X方向上排列的四个电阻区21。抽头区23以夹住各电阻区21的方式布置，在抽头区23形成有向P型衬底供给VSS的抽头。
保护电阻R2布置在输出晶体管N1与ESD保护二极管D2之间。保护电阻R2分在多个区域(电阻区)22形成。在图3的例子中，保护电阻R2呈沿Y方向延伸的矩形状，且分成在X方向上排列的四个电阻区22。抽头区24以夹住各电阻区22的方式布置，在抽头区24形成有向N型阱供给VDDIO的抽头。
需要说明的是，在ESD保护二极管D1、D2的上层，有未图示的焊盘，该焊盘分别与半导体集成电路装置的外部相连。
下面说明各电路要素的版图构造的详情。
(ESD保护二极管的版图构造)
图4示出ESD保护二极管D2的版图构造例。不过，省略布线层等的图示。
如图4所示，ESD保护二极管D2形成在中央部的P衬底区域。ESD保护二极管D2包括由P导电型的鳍32形成的阳极部31和由N导电型的鳍34a、34b形成的阴极部33a、33b。鳍32、34a、34b沿X方向延伸。阳极部31与VSS相连，阴极部33a、33b与外部输出端子OUT相连。在P导电型的鳍32与N导电型的鳍34a、34b之间形成有二极管。
此外，在ESD保护二极管D2的周围形成有保护环81。保护环81包括形成在N阱的N导电型的鳍82。鳍82沿X方向延伸。鳍82与VDDIO相连。
在阳极部31的鳍32和阴极部33a、33b的鳍34a、34b上，形成有虚设栅极41。在保护环81的鳍82上，形成有虚设栅极42。虚设栅极41、42沿Y方向延伸。通过设置虚设栅极41、42，来提高半导体集成电路装置的栅极图案的均匀性，由此，提高半导体集成电路装置的可靠性和成品率。
需要说明的是，也可以不设置虚设栅极41、42。此外，也可以不形成保护环81。
图5示出ESD保护二极管D1的版图构造例。不过，省略布线层等的图示。
如图5所示，ESD保护二极管D1形成在中央部的N阱。ESD保护二极管D1包括由N导电型的鳍37形成的阴极部36和由P导电型的鳍39a、39b形成的阳极部38a、38b。鳍37、39a、39b沿X方向延伸。阴极部36与VDDIO相连，阳极部38a、38b与外部输出端子OUT相连。在N导电型的鳍37与P导电型的鳍39a、39b之间形成有二极管。
此外，在ESD保护二极管D1的周围形成有保护环83。保护环83包括形成在P衬底区域的P导电型的鳍84。鳍84沿X方向延伸。鳍84与VSS相连。
在阴极部36的鳍37和阳极部38a、38b的鳍39a、39b上，形成有虚设栅极43。在保护环83的鳍84上，形成有虚设栅极44。虚设栅极43、44沿Y方向延伸。通过设置虚设栅极43、44，来提高半导体集成电路装置的栅极图案的均匀性，由此，提高半导体集成电路装置的可靠性和成品率。
需要说明的是，也可以不设置虚设栅极43、44。此外，也可以不形成保护环83。
(保护电阻的版图构造)
图6示出保护电阻R2的版图构造例。不过，省略布线层等的图示。
如图6所示，也如图3所示，保护电阻R2构成为分成在X方向上排列的四个电阻区22。在各电阻区22，形成有栅极布线51，通过由未图示的布线连接栅极布线51来构成一个或多个电阻。栅极布线51形成在N型阱上。
抽头区24以夹住各电阻区22的方式布置。在各抽头区24，N导电型的鳍52形成在N阱上，鳍52成为抽头。各鳍52沿X方向延伸，且与VDDIO相连。在各鳍52上，形成有沿Y方向延伸的虚设栅极45。
需要说明的是，虽然将构成保护电阻的栅极布线51形成在N型阱上，但也可以形成在P型衬底上。此外，也可以是：抽头区24的抽头是形成在P型衬底上的P导电型的鳍，且与VSS相连。
图7示出保护电阻R1的版图构造例。不过，省略布线层等的图示。
如图7所示，也如图3所示，保护电阻R1构成为分成在X方向上排列的四个电阻区21。在各电阻区21，形成有栅极布线53，通过由未图示的布线连接栅极布线53来构成一个或多个电阻。栅极布线53形成在N型阱上。
抽头区23以夹住各电阻区21的方式布置。在各抽头区23，P导电型的鳍54形成在P型衬底上，鳍54成为抽头。各鳍54沿X方向延伸，且与VSS相连。在各鳍54上，形成有沿Y方向延伸的虚设栅极46。
需要说明的是，虽然将构成保护电阻的栅极布线53形成在N型阱上，但也可以形成在P型衬底上。此外，也可以是：抽头区23的抽头是形成在N型阱上的N导电型的鳍，且与VDDIO相连。
需要说明的是，在本例中，保护电阻由栅极布线构成，但不限于此，也可以由鳍、金属布线等构成。或者，也可以由栅极布线、鳍、金属布线等的组合来构成电阻。
此外，也可以不设置虚设栅极45、46。
此外，此处，虽然抽头具有鳍构造的扩散区，但不限于此。
(输出晶体管的版图构造)
图8示出输出晶体管N1的版图构造例。不过，省略布线层等的图示。
如图8所示，在位于中央部的输出晶体管N1的区域，形成有分别沿X方向延伸且沿Y方向排列布置的多个N导电型的鳍61和分别沿Y方向延伸且沿X方向排列布置的多个栅极布线62。俯视时重合的鳍61和栅极布线62形成晶体管。各晶体管通过未图示的布线并联连接。各晶体管的漏极通过保护电阻R2与外部输出端子OUT相连。
此外，在输出晶体管N1的周围形成有保护环85。保护环85包括形成在P衬底的P导电型的鳍86。鳍86沿X方向延伸。鳍86与VSS相连。在鳍86上，形成有虚设栅极47。
需要说明的是，也可以不设置虚设栅极47。此外，也可以不形成保护环85。
图9示出输出晶体管P1的版图构造例。不过，省略布线层等的图示。
如图9所示，在位于中央部的输出晶体管P1的区域，形成有分别沿X方向延伸且沿Y方向排列布置的多个P导电型的鳍66和分别沿Y方向延伸且沿X方向排列布置的多个栅极布线67。俯视时重合的鳍66和栅极布线67形成晶体管。各晶体管通过未图示的布线并联连接。各晶体管的漏极通过保护电阻R1与外部输出端子OUT相连。
此外，在输出晶体管P1的周围形成有保护环87。保护环87包括形成在N阱的N导电型的鳍88。鳍88沿X方向延伸。鳍88与VDDIO相连。在鳍88上，形成有虚设栅极48。
需要说明的是，也可以不设置虚设栅极48。此外，也可以不形成保护环87。
根据本实施方式，输出晶体管P1与和外部输出端子OUT相连的ESD保护二极管D1分离布置，且在输出晶体管P1与ESD保护二极管D1之间布置有保护电阻R1。输出晶体管N1与和外部输出端子OUT相连的ESD保护二极管D2分离布置，且在输出晶体管N1与ESD保护二极管D2之间布置有保护电阻R2。这样一来，施加到外部输出端子OUT的噪声在到达输出晶体管P1、N1之前，被保护电阻R1、R2衰减。此外，保护电阻R1分在多个电阻区21形成，在电阻区21彼此之间的抽头区23，形成有向P型衬底供给VSS的抽头。保护电阻R2分在多个电阻区22形成，在电阻区22彼此之间的抽头区24，形成有向N型阱供给VDDIO的抽头。这样一来，施加到外部输出端子OUT的噪声会通过抽头被吸收。因此，能够抑制作为闩锁现象发生原因的噪声的传播。并且，由于抽头区23、24分散成多个，所以能够更均匀地得到吸收噪声的效果。
使用图10，说明如何抑制闩锁现象的发生。图10是本实施方式所涉及的半导体集成电路装置的示意性剖视图。从附图中右侧起依次排列有ESD保护二极管D2、保护电阻R2和阱抽头部(省略图示保护电阻R2)、输出晶体管N1以及其他晶体管。
此处，假设噪声施加到外部输出端子OUT(图10的A)。如果该噪声在未被充分减小的情况下传播到输出晶体管N1、其他晶体管的区域，则由于传播过来的噪声，电流会流入寄生双极晶体管的基极。因此，产生由寄生晶体管导致的闩锁现象，在VDDIO、VSS之间产生大电流(图10的B)。
另一方面，根据本实施方式所涉及的结构，通过夹在ESD保护二极管D2与输出晶体管N1之间的保护电阻R2，使二极管D2与其他晶体管之间的距离拉开，噪声被衰减。此外，通过设在保护电阻R2的区域的抽头，外部输出端子OUT的噪声(图10的A)被图10的D的路径吸收，能够抑制寄生双极晶体管的基极节点(图10的C)的电位变动。这样一来，能够抑制传播到输出晶体管N1、其他晶体管区域的噪声，能够抑制闩锁现象的发生。
(变形例)
图11是示出输出电路11的平面版图构造的另一例的简图。在图11的例子中，保护电阻R1呈沿X方向延伸的矩形状，且分成在Y方向上排列的四个电阻区21A。抽头区23A以夹住各电阻区21A的方式布置，在抽头区23A形成有向P型衬底供给VSS的抽头。
保护电阻R2呈沿X方向延伸的矩形状，且分成在Y方向排列的四个电阻区22A。抽头区24A以夹住各电阻区22A的方式布置，在抽头区24A形成有向N型阱供给VDDIO的抽头。
在本变形例中，也能够得到与上述实施方式相同的作用和效果。即，施加到外部输出端子OUT的噪声在到达输出晶体管P1、N1之前，被保护电阻R1、R2衰减。此外，施加到外部输出端子OUT的噪声会通过形成在抽头区23A、24A的抽头被吸收。因此，能够抑制作为闩锁现象发生原因的噪声的传播。并且，由于抽头区23A、24A分散成多个，所以能够更均匀地得到吸收噪声的效果。
需要说明的是，在图3中，保护电阻R1、R2在X方向上被分割开，在图11中，保护电阻R1、R2在Y方向上被分割开，但也可以同时具有不同的分割方向。例如，也可以是保护电阻R1在X方向上被分割开且保护电阻R2在Y方向上被分割开的版图。
(第二实施方式)
图12是本实施方式所涉及的输出电路12的电路结构图。图12的电路结构与图2的电路结构基本相同，但保护电阻的插入位置不同。即，在图12的输出电路12中，设有保护电阻R3来代替图2的保护电阻R1、R2。在图12中，输出晶体管P1、N1的漏极彼此相连，保护电阻R3设在外部输出端子OUT与输出晶体管P1、N1的漏极之间。
图13是示出本实施方式所涉及的输出电路12的平面版图构造的一例的简图。X方向(附图中横向)是I/O单元10的排列方向，Y方向(附图中纵向)是从核心区2朝向芯片端的方向。附图中上侧是核心区2侧，附图中下侧是芯片端侧。对图13的各区，标注与图12的电路图中所对应的电路要素相同的符号。在ESD保护二极管D1、D2的上层，有未图示的焊盘，该焊盘分别与半导体集成电路装置的外部相连。
ESD保护二极管D1、D2在Y方向上相邻布置。输出晶体管P1、N1在Y方向上相邻布置。ESD保护二极管D1、D2布置在Y方向上的附图中的下部。输出晶体管P1、N1布置在ESD保护二极管D1、D2的附图中的上侧且与ESD保护二极管D1、D2分离。
保护电阻R3布置在输出晶体管P1、N1与ESD保护二极管D1、D2之间。保护电阻R3分在多个区域(电阻区)121形成。在图13的例子中，保护电阻R3是沿Y方向延伸的矩形状，且分为沿X方向排列的四个电阻区121。在电阻区121彼此之间，布置有形成有向P型衬底供给VSS的抽头的抽头区122和形成有向N型阱供给VDDIO的抽头的抽头区123。在图13的例子中，抽头区122和抽头区123在Y方向上交替地布置。即，在电阻区121彼此之间的单一区域(singleregion)，形成有向P型衬底供给VSS的抽头和向N型阱供给VDDIO的抽头。
根据本实施方式，输出晶体管P1、N1与和外部输出端子OUT相连的ESD保护二极管D1、D2分离布置，且在输出晶体管P1、N1与ESD保护二极管D1、D2之间布置有保护电阻R3。这样一来，施加到外部输出端子OUT的噪声在到达输出晶体管P1、N1之前，被保护电阻R3衰减。此外，保护电阻R3分在多个电阻区121形成，在电阻区121彼此之间的抽头区122，形成有向P型衬底供给VSS的抽头，在电阻区121彼此之间的抽头区123，形成有向N型阱供给VDDIO的抽头。这样一来，施加到外部输出端子OUT的噪声会通过抽头被吸收。因此，能够抑制作为闩锁现象发生原因的噪声的传播。并且，由于抽头区122、123分散成多个，所以能够更均匀地得到吸收噪声的效果。
需要说明的是，形成有向P型衬底供给VSS的抽头的抽头区122用于吸收来自ESD保护二极管D1的噪声，形成有向N型阱供给VDDIO的抽头的抽头区123用于吸收来自ESD保护二极管D2的噪声。
需要说明的是，ESD保护二极管D1、D2的位置可以互换。此外，输出晶体管P1、N1的位置可以互换。
(变形例)
图14中的(a)、(b)是示出输出电路12的平面版图构造的另一例的简图。在图14中(a)的例子中，在电阻区121彼此之间，抽头区122A和抽头区123A在X方向上交替地布置，在抽头区122A形成有向P型衬底供给VSS的抽头，在抽头区123A形成有向N型阱供给VDDIO的抽头。
在图14中(b)的例子中，保护电阻R3呈沿X方向延伸的矩形状，且分成在Y方向上排列的四个电阻区121A。在电阻区121A彼此之间，布置有形成有向P型衬底供给VSS的抽头的抽头区122B和形成有向N型阱供给VDDIO的抽头的抽头区123B。在图14中(b)的例子中，抽头区122B和抽头区123B在X方向上交替地布置。
需要说明的是，在图14中(b)的例子中，抽头区122B和抽头区123B也可以是在Y方向上交替地布置。
在本变形例中，也能够得到与上述实施方式相同的作用和效果。即，施加到外部输出端子OUT的噪声在到达输出晶体管P1、N1之前，被保护电阻R3衰减。此外，施加到外部输出端子OUT的噪声会通过形成在抽头区122A、123A或抽头区122B、123B的抽头被吸收。因此，能够抑制作为闩锁现象发生原因的噪声的传播。并且，由于抽头区122A、123A或抽头区122B、123B分散成多个，所以能够更均匀地得到吸收噪声的效果。
需要说明的是，在上述实施方式中，保护电阻R1、R2、R3被分割为四个电阻区，但电阻区的数量不限于四个。
需要说明的是，在上述实施方式的输出电路中，P导电型晶体管和N导电型输出晶体管均为一级晶体管，但不限于此，例如也可以是二级、三级等多级晶体管串联连接而成的结构。此外，上述实施方式的输出电路也可以是包括输入电路的输入输出电路。
-产业实用性-
在本公开中，关于半导体集成电路装置，能够充分抑制闩锁现象的发生，所以有助于例如提高半导体芯片的性能。
-符号说明-
1 半导体集成电路装置
11、12 输出电路
21、21A、22、22A 电阻区
52、54 鳍
121、121A 电阻区
OUT 外部输出端子
P1、N1 输出晶体管
D1、D2 ESD保护二极管
R1、R2、R3 保护电阻

Claims (7)

1.一种半导体集成电路装置，包括输出电路，其特征在于：
所述输出电路包括：
外部输出端子；
向所述外部输出端子输出输出信号的第一输出晶体管；
与所述外部输出端子相连的第一ESD(ElectoStatic Discharge，静电放电)保护二极管；以及
连接在所述第一输出晶体管与所述第一ESD保护二极管之间的第一保护电阻，
俯视时，所述第一输出晶体管与所述第一ESD保护二极管分离布置，且在所述第一输出晶体管与所述第一ESD保护二极管之间，布置有所述第一保护电阻，
所述第一保护电阻分在多个电阻区形成，在所述电阻区彼此之间，形成有向衬底或阱供给电源电压的抽头。
2.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第一输出晶体管和所述第一ESD保护二极管在第一方向上分离布置，
多个所述电阻区在与所述第一方向垂直的第二方向上分开布置。
3.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第一输出晶体管和所述第一ESD保护二极管在第一方向上分离布置，
多个所述电阻区在所述第一方向上分开布置。
4.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述抽头具有鳍构造的扩散区。
5.根据权利要求1所述的半导体集成电路装置，其特征在于：
在所述电阻区彼此之间的单一区域，形成有向衬底或阱供给第一电源电压的抽头和向衬底或阱供给与所述第一电源电压不同的第二电源电压的抽头。
6.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述输出电路包括：
向所述外部输出端子输出输出信号的第二输出晶体管；
与所述外部输出端子相连的第二ESD保护二极管；以及
连接在所述第二输出晶体管与所述第二ESD保护二极管之间的第二保护电阻，
俯视时，所述第二输出晶体管与所述第二ESD保护二极管分离布置，且在所述第二输出晶体管与所述第二ESD保护二极管之间，布置有所述第二保护电阻，
所述第二保护电阻分在多个第二电阻区形成，在所述第二电阻区彼此之间的区域，形成有向衬底或阱供给电源电压的抽头。
7.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述输出电路包括：
向所述外部输出端子输出输出信号的第二输出晶体管；以及
与所述外部输出端子相连的第二ESD保护二极管，
俯视时，所述第二输出晶体管与所述第一输出晶体管相邻布置，所述第二ESD保护二极管与所述第一ESD保护二极管相邻布置，
所述第一保护电阻布置在所述第一输出晶体管及所述第二输出晶体管与所述第一ESD保护二极管及所述第二ESD保护二极管之间。
CN202080074126.7A 2019-11-06 2020-10-21 半导体集成电路装置 Pending CN114600242A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019201491 2019-11-06
JP2019-201491 2019-11-06
PCT/JP2020/039593 WO2021090688A1 (ja) 2019-11-06 2020-10-21 半導体集積回路装置

Publications (1)

Publication Number Publication Date
CN114600242A true CN114600242A (zh) 2022-06-07

Family

ID=75848200

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080074126.7A Pending CN114600242A (zh) 2019-11-06 2020-10-21 半导体集成电路装置

Country Status (4)

Country Link
US (1) US11824055B2 (zh)
JP (1) JPWO2021090688A1 (zh)
CN (1) CN114600242A (zh)
WO (1) WO2021090688A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021090688A1 (zh) * 2019-11-06 2021-05-14
WO2024029040A1 (ja) * 2022-08-04 2024-02-08 株式会社ソシオネクスト 半導体集積回路装置
WO2024047820A1 (ja) * 2022-08-31 2024-03-07 株式会社ソシオネクスト 半導体集積回路装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10139956A1 (de) * 2001-08-21 2003-03-13 Koninkl Philips Electronics Nv ESD Schutz für CMOS-Ausgangsstufe
US20050179088A1 (en) * 2004-02-17 2005-08-18 Infineon Technologies Ag ESD protective apparatus for a semiconductor circuit having an ESD protective circuit which makes contact with a substrate or guard ring contact
JP2007234718A (ja) * 2006-02-28 2007-09-13 Matsushita Electric Ind Co Ltd 半導体集積回路装置
US7564666B2 (en) * 2006-05-02 2009-07-21 Semiconductor Components Industries, L.L.C. Shunt protection circuit and method therefor
US7538997B2 (en) * 2006-05-31 2009-05-26 Alpha & Omega Semiconductor, Ltd. Circuit configurations to reduce snapback of a transient voltage suppressor
JP2010147282A (ja) 2008-12-19 2010-07-01 Renesas Technology Corp 半導体集積回路装置
US8228651B2 (en) * 2009-07-31 2012-07-24 Hynix Semiconductor Inc. ESD protection circuit
JP2011096897A (ja) 2009-10-30 2011-05-12 Renesas Electronics Corp 半導体装置及び電子機器
US9013844B2 (en) * 2013-01-15 2015-04-21 Xilinx, Inc. Circuit for and method of enabling the discharge of electric charge in an integrated circuit
US9054521B2 (en) * 2013-06-25 2015-06-09 Hong Kong Applied Science & Technology Research Institute Company, Ltd. Electro-static-discharge (ESD) protection structure with stacked implant junction transistor and parallel resistor and diode paths to lower trigger voltage and raise holding volatge
US8958189B1 (en) * 2013-08-09 2015-02-17 Infineon Technologies Austria Ag High-voltage semiconductor switch and method for switching high voltages
JP5604602B2 (ja) * 2014-01-07 2014-10-08 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP6308925B2 (ja) 2014-09-29 2018-04-11 ルネサスエレクトロニクス株式会社 半導体装置
JP6512520B2 (ja) * 2015-01-08 2019-05-15 パナソニックＩｐマネジメント株式会社 半導体装置及びその設計方法
US9871029B2 (en) * 2016-05-06 2018-01-16 Analog Devices Global Bus driver / line driver
CN111033720B (zh) 2017-08-31 2023-02-21 株式会社索思未来 半导体集成电路装置
US11037921B2 (en) * 2019-10-15 2021-06-15 Nanya Technology Corporation Off chip driver structure
JPWO2021090688A1 (zh) * 2019-11-06 2021-05-14
JP7342742B2 (ja) * 2020-03-11 2023-09-12 三菱電機株式会社 半導体装置
US20210408786A1 (en) * 2020-06-30 2021-12-30 Qualcomm Incorporated Circuit techniques for enhanced electrostatic discharge (esd) robustness
JP2022163499A (ja) * 2021-04-14 2022-10-26 ローム株式会社 半導体装置
CN115241855A (zh) * 2021-04-23 2022-10-25 澜起科技股份有限公司 基于串联端接匹配的驱动输出电路、芯片及驱动输出方法

Also Published As

Publication number Publication date
US11824055B2 (en) 2023-11-21
US20220262787A1 (en) 2022-08-18
WO2021090688A1 (ja) 2021-05-14
JPWO2021090688A1 (zh) 2021-05-14

Similar Documents

Publication Publication Date Title
US10366980B2 (en) Semiconductor integrated circuit device
JP3237110B2 (ja) 半導体装置
JP4854934B2 (ja) 静電気放電保護素子
US7280329B2 (en) Integrated circuit device having input/output electrostatic discharge protection cell equipped with electrostatic discharge protection element and power clamp
KR100431066B1 (ko) 정전 방전 보호 기능을 가진 반도체 장치
CN114600242A (zh) 半导体集成电路装置
TWI496225B (zh) Semiconductor integrated circuit device
JP5041749B2 (ja) 半導体装置
KR20090020528A (ko) 반도체 디바이스
US20080169509A1 (en) Semiconductor device
JP2008078361A (ja) 半導体集積回路装置
US20140167169A1 (en) Esd protection circuit
JP5896682B2 (ja) 半導体集積回路装置
WO2021090471A1 (ja) 半導体集積回路装置
CN111033720B (zh) 半导体集成电路装置
JP2019029361A (ja) 静電保護素子および半導体装置
JP2007019413A (ja) 保護回路用半導体装置
KR100817972B1 (ko) 반도체 장치
JP4620387B2 (ja) 半導体保護装置
TWI497683B (zh) Semiconductor device
JP2020161721A (ja) 半導体装置
WO2023037467A1 (ja) 半導体集積回路装置
JP2012028380A (ja) 半導体装置
WO2024047820A1 (ja) 半導体集積回路装置
TWI538153B (zh) 半導體裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination