JP2022163499A - 半導体装置 - Google Patents

Abstract

【課題】順方向電圧および基板電流を低く維持でき、かつ逆方向リーク電流特性を向上することができるショットキーバリアダイオードを備える半導体装置を提供する。【解決手段】ショットキーバリアダイオード１００は、半導体基板１５と、半導体基板の第１主面１１側の表層部に形成される第１導電型の第１領域１６と、第１領域のショットキー接合領域２４との間にショットキー接合部３９を形成する第１導電層３５と、第１領域の第１不純物濃度よりも高い第２不純物濃度を有する第１導電型のコンタクト領域２５と、前記コンタクト領域に接続された第２導電層３６と、前記第１領域に形成され、前記第１主面に対して前記コンタクト領域の深さＤ２よりも深い深さＤ３を有し、前記第１不純物濃度との差が２桁以内の値である第３不純物濃度を有する第２導電型の第２領域４０とを含む。【選択図】図３

Description

本開示は、半導体装置に関する。

たとえば、特許文献１は、ｎ^＋型半導体基板と、ｎ^＋型半導体基板上に形成されたｎ型エピタキシャル層と、ｎ型エピタキシャル層の一部を利用して形成されたｎ型ダイオード領域と、ｎ型ダイオード領域に電気的に接続されたｎ^＋型不純物領域と、ｎ型ダイオード領域において比較的に低いｎ型不純物濃度を有する表層領域との間にショットキー接合を形成するアノード電極層と、ｎ^＋型不純物領域に電気的に接続されたカソード電極層とを備える、ショットキーバリアダイオードを開示している。

特開２０１８－９３１８５号公報

ショットキーバリアダイオードの利点は、低い順方向電圧（Ｖ_Ｆ）、高速なスイッチング速度、および低い基板電流を含む。一方、ｐｎ接合ダイオードと比較すると、ショットキーバリアダイオードの逆方向リーク電流特性（Ｉ_Ｒ）は、一般的にはｐｎ接合ダイオードよりも劣っている。
本開示の一実施形態は、順方向電圧および基板電流を低く維持でき、かつ逆方向リーク電流特性を向上することができるショットキーバリアダイオードを備える半導体装置を提供する。

本開示の一実施形態に係る半導体装置は、第１主面および前記第１主面の反対側の第２主面を有する半導体基板と、前記半導体基板の前記第１主面側の表層部に形成され、第１不純物濃度を有する第１導電型の第１領域と、前記半導体基板の前記第１主面上に形成され、前記第１領域の表層部の一部を含むショットキー接合領域との間にショットキー接合部を形成する第１導電層と、前記第１領域の前記表層部に形成され、前記第１不純物濃度よりも高い第２不純物濃度を有する第１導電型のコンタクト領域と、前記半導体基板の前記第１主面上に形成され、前記コンタクト領域に接続された第２導電層と、前記第１導電層の直下において前記第１領域に形成され、前記第１主面に対して前記コンタクト領域の第１深さよりも深い第２深さを有し、前記第１不純物濃度と同じであるか、または前記第１不純物濃度との差が２桁以内の値である第３不純物濃度を有する第２導電型の第２領域とを含む。

本開示の一実施形態に係る半導体装置によれば、順方向電圧および基板電流を低く維持でき、かつ逆方向リーク電流特性を向上することができる。

図１は、本開示の一実施形態に係る半導体装置の模式的な斜視図である。 図２は、図１のダイオード領域の平面拡大図（第１形態）である。 図３は、図２に示すＩＩＩ－ＩＩＩ線に沿う断面図である。 図４Ａは、図３のショットキーバリアダイオードの製造工程の一部を示す図である。 図４Ｂは、図４Ａの次の工程図である。 図４Ｃは、図４Ｂの次の工程図である。 図４Ｄは、図４Ｃの次の工程図である。 図４Ｅは、図４Ｄの次の工程図である。 図４Ｆは、図４Ｅの次の工程図である。 図５は、図３のショットキーバリアダイオードに順方向電圧を印加したときの状態を示す図である。 図６は、図３のショットキーバリアダイオードに逆方向電圧を印加したときの状態を示す図である。 図７は、図１のダイオード領域の平面拡大図（第２形態）である。 図８は、図７に示すＩＩＩ－ＩＩＩ線に沿う断面図である。 図９Ａは、図８のショットキーバリアダイオードの製造工程の一部を示す図である。 図９Ｂは、図９Ａの次の工程図である。 図９Ｃは、図９Ｂの次の工程図である。 図９Ｄは、図９Ｃの次の工程図である。 図９Ｅは、図９Ｄの次の工程図である。 図９Ｆは、図９Ｅの次の工程図である。 図１０は、図８のショットキーバリアダイオードに順方向電圧を印加したときの状態を示す図である。 図１１は、図８のショットキーバリアダイオードに逆方向電圧を印加したときの状態を示す図である。 図１２は、サンプル１～５の順方向電流特性を示す図である。 図１３は、サンプル１～５の逆方向リーク電流特性を示す図である。 図１４は、サンプル１～５の順方向基板電流特性を示す図である。

＜本開示の実施形態＞
まず、本開示の実施形態を列記して説明する。
本開示の一実施形態に係る半導体装置（１）は、第１主面（１１）および前記第１主面（１１）の反対側の第２主面（１２）を有する半導体基板（４，１５）と、前記半導体基板（４，１５）の前記第１主面（１１）側の表層部に形成され、第１不純物濃度を有する第１導電型の第１領域（１６）と、前記半導体基板（４，１５）の前記第１主面（１１）上に形成され、前記第１領域（１６）の表層部の一部を含むショットキー接合領域（２４）との間にショットキー接合部（３９）を形成する第１導電層（３５）と、前記第１領域（１６）の前記表層部に形成され、前記第１不純物濃度よりも高い第２不純物濃度を有する第１導電型のコンタクト領域（２５）と、前記半導体基板（４，１５）の前記第１主面（１１）上に形成され、前記コンタクト領域（２５）に接続された第２導電層（３６）と、前記第１導電層（３５）の直下において前記第１領域（１６）に形成され、前記第１主面（１１）に対して前記コンタクト領域（２５）の第１深さ（Ｄ_２）よりも深い第２深さ（Ｄ_３，Ｄ_５）を有し、前記第１不純物濃度と同じであるか、または前記第１不純物濃度との差が２桁以内の値である第３不純物濃度を有する第２導電型の第２領域（４０，６０）とを含む。

この構成によれば、第２領域（４０，６０）が、第１導電層（３５）の直下において第１領域（１６）に形成され、コンタクト領域（２５）の第１深さ（Ｄ_２）よりも深い第２深さ（Ｄ_３，Ｄ_５）を有している。また、第２領域（４０，６０）は、第１領域（１６）の第１不純物濃度と同じであるか、または第１不純物濃度との差が２桁以内の値である第３不純物濃度を有している。これにより、ショットキー接合部（３９）を含むショットキーバリアダイオード（１００，２００）の順方向電圧および基板電流を低く維持でき、かつ逆方向リーク電流特性を向上することができる。

本開示の一実施形態に係る半導体装置（１）では、前記第２領域（４０，６０）は、前記ショットキー接合領域（２４）において前記第１導電層（３５）に接続され、かつ前記半導体基板（４，１５）の厚さ方向において前記第１主面（１１）から前記第２主面（１２）に向かって延びる第１接続領域（４０）を含み、前記第１接続領域（４０）は、前記第１不純物濃度と同じであるか、または前記第１不純物濃度との差が１桁以内の値である前記第３不純物濃度を有していてもよい。

この構成によれば、第２領域（４０，６０）が第１導電層（３５）に接続された第１接続領域（４０）であるが、その第３不純物濃度が、第１領域（１６）の第１不純物濃度と同じであるか、または第１不純物濃度との差が１桁以内の値である。そのため、第１接続領域（４０）と第１領域（１６）との間のｐｎ接合部（５８）を含むｐｎ接合ダイオードの動作を抑制することができる。これにより、順方向電圧印加時の挙動をショットキーバリアダイオード単独の挙動に近づけることができる。また、第３不純物濃度が第１不純物濃度と同等であるため、第１接続領域（４０）を含む寄生ｐｎｐトランジスタの動作を抑えることもできる。これにより、基板電流の増加を抑制することができる。

また、第１接続領域（４０）がショットキー接合領域（２４）から第２主面（１２）に向かって延びている。そのため、半導体基板（４，１５）の厚さ方向において、ショットキー接合領域（２４）から第１接続領域（４０）の底部までの全範囲にわたって、第１接続領域（４０）と第１領域（１６）との間のｐｎ接合部（５８）が形成されている。これにより、ショットキー接合領域（２４）から第１接続領域（４０）の底部までの全範囲にわたって、当該ｐｎ接合部から半導体基板（４，１５）の厚さ方向に交差する横方向に沿って空乏層（５７）を広げることができる。したがって、第３不純物濃度が第１不純物濃度と同等であって空乏層（５７）が第１領域（１６）側に大きく広がりにくい条件でも、半導体基板（４，１５）の厚さ方向における空乏層（５７）の広がり範囲が大きい。その結果、逆方向電圧印加時のリーク電流を効果的に抑制することができる。

本開示の一実施形態に係る半導体装置（１）は、前記第１領域（１６）の前記表層部に埋め込まれ、前記第１深さ（Ｄ_２）よりも大きな厚さ（Ｔ_１）を有し、かつ前記ショットキー接合領域（２４）と前記コンタクト領域（２５）とを分離する埋め込み絶縁層（１８）をさらに含み、前記第１接続領域（４０）は、前記埋め込み絶縁層（１８）の厚さ（Ｔ_１）よりも大きな前記第２深さ（Ｄ_３）を有していてもよい。

本開示の一実施形態に係る半導体装置（１）では、前記第１接続領域（４０）は、前記半導体基板（４，１５）の厚さ方向において前記第１主面（１１）から前記第２主面（１２）に向かって前記埋め込み絶縁層（１８）の側面（２０）に沿って形成された第１部分（４７）と、前記半導体基板（４，１５）の厚さ方向に交差する方向において前記第１部分（４７）から前記埋め込み絶縁層（１８）の底面（２１）に沿って形成され、前記埋め込み絶縁層（１８）の前記底面（２１）を前記第２主面（１２）側から覆う第２部分（４８）とを一体的に含んでいてもよい。

この構成によれば、埋め込み絶縁層（１８）の側面（２０）および底面（２１）が、第１接続領域（４０）の第１部分（４７）および第２部分（４８）に一体的に覆われている。そのため、逆方向電圧の印加時に、埋め込み絶縁層（１８）の周囲を空乏化することができる。これにより、埋め込み絶縁層（１８）に電界が集中することを抑制することができる。

本開示の一実施形態に係る半導体装置（１）では、前記半導体基板（４，１５）の厚さ方向に交差する方向において、前記第２部分（４８）は、前記第１部分（４７）の第１幅（Ｗ_３）よりも広い第２幅（Ｗ_４）を有していてもよい。
本開示の一実施形態に係る半導体装置（１）では、前記埋め込み絶縁層（１８）の前記底面（２１）からの前記第１接続領域（４０）の第３深さ（Ｄ_４）は、前記埋め込み絶縁層（１８）の厚さ（Ｔ_１）よりも小さくてもよい。

本開示の一実施形態に係る半導体装置（１）では、前記第１接続領域（４０）の前記第２深さ（Ｄ_３）は、前記埋め込み絶縁層（１８）の厚さ（Ｔ_１）の２倍以下であってもよい。
本開示の一実施形態に係る半導体装置（１）では、前記第２領域（４０，６０）は、前記ショットキー接合領域（２４）から前記第２主面（１２）側に離れるように前記第１領域（１６）に埋め込まれ、電気的にフローティングされたフローティング領域（６０）を含み、前記フローティング領域（６０）は、前記第１不純物濃度よりも高い前記第３不純物濃度を有していてもよい。

この構成によれば、第２領域（４０，６０）がフローティング領域（６０）であるため、フローティング領域（６０）と第１領域（１６）との間のｐｎ接合部（６１）を含むｐｎ接合ダイオードが動作しない。これにより、順方向電圧印加時の挙動をショットキーバリアダイオード単独の挙動に近づけることができる。また、フローティング領域（６０）を含む寄生ｐｎｐトランジスタの動作を抑えることもできる。これにより、基板電流の増加を抑制することができる。

一方、フローティング領域（６０）が第１導電層（３５）から電気的に分離されているため、逆方向電圧印加時に、空乏層（７３）におけるエネルギーバンドの障壁が大きくなりにくく、空乏層（７３）が広がりにくい。しかしながら、この実施形態では、フローティング領域（６０）の第３不純物濃度が、第１領域（１６）の第１不純物濃度よりも高い。そのため、第３不純物濃度が第１不純物濃度と同等である場合に比べて、フローティング領域（６０）と第１領域（１６）との濃度差が比較的大きい。これにより、フローティング領域（６０）と第１領域（１６）との間のｐｎ接合部（６１）から第１領域（１６）側に、空乏層（７３）をより大きく広げることができる。したがって、空乏層（７３）におけるエネルギーバンドの障壁が大きくなりにくい条件でも、フローティング領域（６０）と第１領域（１６）との濃度差が比較的大きいので空乏層（７３）を大きく広げることができる。その結果、逆方向電圧印加時のリーク電流を効果的に抑制することができる。

本開示の一実施形態に係る半導体装置（１）は、前記第１領域（１６）の前記表層部に埋め込まれ、前記第１深さ（Ｄ_２）よりも大きな厚さ（Ｔ_１）を有し、かつ前記ショットキー接合領域（２４）と前記コンタクト領域（２５）とを分離する埋め込み絶縁層（１８）をさらに含み、前記フローティング領域（６０）は、前記埋め込み絶縁層（１８）から前記第２主面（１２）側に離れており、前記埋め込み絶縁層（１８）の厚さ（Ｔ_１）よりも大きな前記第２深さ（Ｄ_５）を有していてもよい。

本開示の一実施形態に係る半導体装置（１）では、前記フローティング領域（６０）は、前記半導体基板（４，１５）の厚さ方向において前記ショットキー接合領域（２４）に対向する第１部分（６８）と、前記半導体基板（４，１５）の厚さ方向において前記埋め込み絶縁層（１８）に対向する第２部分（６９）とを一体的に含んでいてもよい。
この構成によれば、埋め込み絶縁層（１８）が半導体基板（４，１５）の厚さ方向においてフローティング領域（６０）の第２部分（６９）に対向しているため、逆方向電圧の印加時に、埋め込み絶縁層（１８）の周囲を空乏化することができる。これにより、埋め込み絶縁層（１８）に電界が集中することを抑制することができる。

本開示の一実施形態に係る半導体装置（１）では、前記フローティング領域（６０）の前記第２深さ（Ｄ_５）は、前記埋め込み絶縁層（１８）の厚さ（Ｔ_１）の３倍以上であってもよい。
本開示の一実施形態に係る半導体装置（１）は、前記半導体基板（４，１５）に形成され、前記ショットキー接合部（３９）を含むショットキーバリアダイオードを制御する集積回路素子（１３）を含んでいてもよい。

この構成によれば、前述のように、順方向電圧および基板電流を低く維持できるショットキーバリアダイオードの特性と、逆方向リーク電流特性を向上できるｐｎ接合ダイオードの特性とを両立することができる。その結果、順方向特性および逆方向特性の両方に優れる信頼性が高い集積回路（１３）を含む半導体装置（１）を提供することができる。
本開示の一実施形態に係る半導体装置（１）では、前記半導体基板（４，１５）は、ｐ型半導体基板（４，１５）を含み、前記第１領域（１６）は、前記ｐ型半導体基板（４，１５）の表層部に選択的に形成されたｎ型領域（１６）を含んでいてもよい。

なお、上記において、括弧内の数字等は、後述する詳細な説明における対応構成要素の参照符号を表す。しかしながら、これらの参照符号によって、上記の各構成要素を後述の各構成要素の均等物として限定する趣旨ではない。
＜本開示の実施形態の詳細な説明＞
次に、本開示の実施形態を、添付図面を参照して詳細に説明する。なお、以下の詳細な説明において、序数が付された名称の構成要素が複数存在するが、当該序数と、特許請求の範囲に記載の構成要素の序数とは、必ずしも一致するものではない。
［半導体装置１の全体構成］
図１は、本開示の一実施形態に係る半導体装置１の模式的な斜視図である。

半導体装置１は、この実施形態では、いわゆるＳＯＰ（Small Outline Package）である。半導体装置１は、封止樹脂２、ダイパッド３、半導体チップ４、導電接合材５、複数のリード端子６および複数の導線７を含む。
封止樹脂２は、たとえばエポキシ樹脂を含んでいてもよい。封止樹脂２は、樹脂パッケージと言い換えてもよい。封止樹脂２は、直方体形状に形成されている。封止樹脂２は、一方側の第１主面８、他方側の第２主面９、ならびに、第１主面８および第２主面１２を接続する４つの側面１０Ａ，１０Ｂ，１０Ｃ，１０Ｄを含む。４つの側面１０Ａ～１０Ｄは、具体的には、第１側面１０Ａ、第２側面１０Ｂ、第３側面１０Ｃおよび第４側面１０Ｄを含む。第１側面１０Ａおよび第２側面１０Ｂは、互いに対向している。第３側面１０Ｃおよび第４側面１０Ｄは、互いに対向している。

ダイパッド３は、封止樹脂２内に配置されている。ダイパッド３は、第２主面９から露出していてもよい。ダイパッド３は、直方体形状に形成された金属板を含む。ダイパッド３は、Ｆｅ、Ａｕ、Ａｇ、ＣｕおよびＡｌの少なくとも１つを含んでいてもよい。ダイパッド３は、Ｎｉめっき層、Ａｕめっき層、Ａｇめっき層およびＣｕめっき層のうちの少なくとも１つが形成された外面を有していてもよい。

複数のリード端子６は、第１リード端子６Ａ、第２リード端子６Ｂ、第３リード端子６Ｃ、第４リード端子６Ｄ、第５リード端子６Ｅ、第６リード端子６Ｆ、第７リード端子６Ｇおよび第８リード端子６Ｈを含む。リード端子６の個数は、半導体チップ４の機能に応じて調節され、図１に示された個数に限定されない。
４つのリード端子６Ａ～６Ｄは、封止樹脂２の第１側面１０Ａ側に配置されている。４つのリード端子６Ａ～６Ｄは、ダイパッド３から間隔を空けて配置されている。４つのリード端子６Ａ～６Ｄは、第１側面１０Ａが延びる方向に間隔を空けて配列されている。４つのリード端子６Ａ～６Ｄは、封止樹脂２内から第１側面１０Ａを横切って封止樹脂２外に引き出されている。

４つのリード端子６Ｅ～６Ｈは、封止樹脂２の第２側面１０Ｂ側に配置されている。４つのリード端子６Ｅ～６Ｈは、ダイパッド３から間隔を空けて配置されている。４つのリード端子６Ｅ～６Ｈは、第２側面１０Ｂが延びる方向に間隔を空けて配列されている。４つのリード端子６Ｅ～６Ｈは、封止樹脂２内から第２側面１０Ｂを横切って封止樹脂２外に引き出されている。

複数のリード端子６は、Ｆｅ、Ａｕ、Ａｇ、ＣｕおよびＡｌの少なくとも１つを含んでいてもよい。複数のリード端子６は、Ｎｉめっき層、Ａｕめっき層、Ａｇめっき層およびＣｕめっき層のうちの少なくとも１つが形成された外面を有していてもよい。
半導体チップ４は、たとえば、ＬＳＩ（Large Scale Integration）チップを含む。半導体チップ４は、ダイパッド３の上に配置されている。半導体チップ４は、一方側の第１主面１１および他方側の第２主面１２を有している。半導体チップ４の第１主面１１には、ＬＳＩの回路を構成する素子が作り込まれた複数の素子領域１３が形成されている。複数の素子領域１３は、たとえば、ダイオード領域１３Ａ、トランジスタ領域１３Ｂ、抵抗素子領域１３Ｃなどを含んでいてもよい。半導体チップ４の第１主面１１には、複数のパッド１４が形成されている。複数のパッド１４は、半導体チップ４の第１主面１１において、４つのリード端子６Ａ～６Ｄおよび４つのリード端子６Ｅ～６Ｈ側に配列されている。複数のパッド１４は、素子領域１３に形成された各種機能素子（ＬＳＩを構成する回路素子）に電気的に接続されている。

導電接合材５は、半導体チップ４およびダイパッド３の間に介在し、半導体チップ４をダイパッド３に接合させている。導電接合材５は、半田または導電ペーストを含む。半田は、鉛フリー半田であってもよい。半田は、ＳｎＡｇＣｕ、ＳｎＺｎＢｉ、ＳｎＣｕ、ＳｎＣｕＮｉおよびＳｎＳｂＮｉのうちの少なくとも１つを含んでいてもよい。金属ペーストは、Ａｕ、ＡｇおよびＣｕのうちの少なくとも１つを含んでいてもよい。導電接合材５は、銀ペーストからなることが好ましい。銀ペーストは、焼結銀ペーストを含むことが特に好ましい。焼結銀ペーストは、ナノサイズまたはマイクロサイズのＡｇ粒子を有機溶剤に分散させたペーストを含んでいてもよい。

複数の導線７は、半導体チップ４の機能に応じて調節され、図１に示された個数に限定されない。複数の導線７は、複数のリード端子６と複数のパッド１４とを電気的に接続している。複数の導線７は、この実施形態では、ボンディングワイヤの一例としてのアルミニウムワイヤを含む。複数の導線７は、アルミニウムワイヤに代えて、金ワイヤまたは銅ワイヤであってもよい。

なお、半導体装置１のパッケージ形態は、ＳＯＰ以外の形態であってもよい。たとえば、半導体装置１は、ＴＯ（Transistor Outline）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）もしくはＳＯＪ（Small Outline J-leaded Package）、または、これらに類する種々のパッケージ形態を有していてもよい。
［ショットキーバリアダイオード１００（第１形態）の説明］
図２は、図１のダイオード領域１３Ａの平面拡大図（第１形態）である。図３は、図２に示すＩＩＩ－ＩＩＩ線に沿う断面図である。図２では、明瞭化のため、第１導電層３５（アノード導電層）および第２導電層３６（カソード導電層）にハッチングを付して示している。また、平面視で埋め込み絶縁層１８の下方に隠れている不純物領域１６，１７の境界部２６を破線で示している。

まず、ダイオード領域１３Ａは、この実施形態では、ショットキーバリアダイオード１００が形成された領域である。ショットキーバリアダイオード１００は、たとえば、トランジスタ領域１３Ｂに形成されたスイッチング素子（たとえば、ＭＯＳＦＥＴなど）によって制御されてもよい。
図３を参照して、半導体チップ４は、半導体基板１５を含む。半導体基板１５は、たとえばＳｉを含むベース基板と、ベース基板上に成長したエピタキシャル層とを含むエピタキシャル基板であってもよい。また、半導体チップ４は、層状に形成されていることから、半導体層と言い換えてもよい。半導体基板１５は、この実施形態では、ｐ型半導体基板であってもよい。

半導体チップ４の第１主面１１および第２主面１２は、半導体基板１５の第１主面１１および第２主面１２であってもよい。半導体基板１５の第１主面１１側の表層部には、第１領域１６が形成されていてもよい。図２を参照して、第１領域１６は、平面視略楕円形状に形成されていてもよい。第１領域１６の周囲には、半導体基板１５のベース領域１７（半導体基板１５のｐ型の領域）が存在している。これにより、第１領域１６は、その底部および側部においてｐ型のベース領域１７とｐｎ接合部を形成している。

第１領域１６は、この実施形態では、ｐ型の半導体基板１５に選択的に拡散したｎ型拡散領域であってもよい。第１領域１６のｎ型不純物濃度（第１不純物濃度）は、たとえば、１×１０^１６ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であってもよい。また、第１領域１６の深さＤ_１は、たとえば、半導体基板１５の第１主面１１から２μｍ以上５μｍ以下であってもよい。なお、図３では、半導体基板１５の厚さに対する第１領域１６の深さＤ_１の比率を大きくして、第１領域１６を示している。

半導体基板１５の表層部には、埋め込み絶縁層１８が埋め込まれている。埋め込み絶縁層１８は、たとえば、半導体基板１５の第１主面１１に選択的に形成されたトレンチ１９に埋め込まれた絶縁層（たとえば、ＳｉＯ_２など）であってもよい。トレンチ１９は、埋め込み絶縁層１８の側面２０および底面２１を区画する。埋め込み絶縁層１８の側面２０および底面２１は、図３では互いに直角に交差しているが、鈍角に交差していてもよい。この場合、側面２０は、トレンチ１９の開口端部（第１主面１１側の端部）に向かってトレンチ１９の幅が広がるように、底面２１に対する傾斜面であってもよい。また、底面２１は、第１主面１１に対して略平行な面であれば平坦面である必要はなく、たとえば、第２主面１２側に少し湾曲した湾曲面であってもよい。また、埋め込み絶縁層１８の上面は、図３に示すように、半導体基板１５の第１主面１１と一致する（面一な）平坦面であってもよいし、第１主面１１から突出した凸面であってもよいし、第１主面１１に対して窪んだ凹面であってもよい。

埋め込み絶縁層１８は、第１領域１６を、半導体基板１５に形成された他の素子領域（たとえば、前述のトランジスタ領域１３Ｂ、抵抗素子領域１３Ｃなど）から絶縁分離する素子分離層であってもよい。この実施形態では、埋め込み絶縁層１８は、シャロートレンチアイソレーション構造を有していてもよい。この場合、埋め込み絶縁層１８の厚さＴ_１（第１主面１１から埋め込み絶縁層１８の底面２１までの距離）は、たとえば、０．２μｍ以上０．４μｍ以下であってもよい。なお、底面２１が湾曲面である場合、底面２１を基準に測定される物理量（厚さＴ_１など）の底面２１における基準位置は、底面２１において第２主面１２に最も近い位置であってもよい。

埋め込み絶縁層１８は、第１主面１１に沿う横方向において互いに物理的に分離された第１絶縁層２２および第２絶縁層２３を含む。第１絶縁層２２の内方領域にショットキー接合領域２４が区画され、第１絶縁層２２と第２絶縁層２３との間にコンタクト領域２５が区画されている。
この実施形態では、第１絶縁層２２は、第１主面１１における第１領域１６とベース領域１７との境界部２６（第１領域１６の外周縁）から第１領域１６の内側に間隔を空けて形成されている。第１絶縁層２２は、ショットキー接合領域２４を露出させる内側開口２７を中央部に有する平面視環状に形成されている。より具体的には、第１絶縁層２２は、平面視において、互いに平行に延びる一対の直線部２８と、一対の直線部２８の各端部を接続するように内側開口２７の外側に向かって膨らむ一対の曲線部２９とを一体的に含む。なお、直線部２８および曲線部２９は、それぞれ、第１絶縁層２２の第１部分および第２部分と言い換えてもよい。

直線部２８および曲線部２９は、第１絶縁層２２の周方向に沿って互いに同じ一定幅Ｗ_１（第１絶縁層２２の内周縁３０と外周縁３１との距離）で連続している。これにより、第１絶縁層２２は、直線部２８の長手方向（延出方向）において細長い環状に形成されており、その中央部の内側開口２７も同様に細長い略楕円形状に形成されている。ショットキー接合領域２４は、第１絶縁層２２の内周縁３０で区画された内側開口２７から露出する半導体基板１５の一部であってもよい。より具体的には、ショットキー接合領域２４は、内側開口２７から露出する第１領域１６の表層部の一部を含む。したがって、ショットキー接合領域２４は、第１領域１６と同じｎ型不純物濃度を有する部分を含んでいてもよい。以下では、一対の直線部２８の対向方向を第１方向Ｘとし、第１方向Ｘに直交する方向（直線部２８の長手方向）を第２方向Ｙとする。

図２を参照して、第２絶縁層２３は、環状の第１絶縁層２２から外側に間隔を空けて形成され、平面視において第１絶縁層２２を取り囲んでいる。第２絶縁層２３は、第１絶縁層２２の直線部２８および曲線部に対して、互いに同じ一定幅Ｗ_２（第１絶縁層２２の外周縁３１と第２絶縁層２３の内周縁３２との距離）の間隔を空けて形成されている。これにより、第１絶縁層２２と第２絶縁層２３との間には、周方向に沿って一定幅Ｗ_２を有し、かつ第２方向Ｙに沿って細長い略楕円環状の外側開口３３が形成されている。コンタクト領域２５は、第１絶縁層２２の外周縁３１と第２絶縁層２３の内周縁３２で区画された外側開口３３から露出する半導体基板１５の一部であってもよい。

より具体的には、コンタクト領域２５は、第１領域１６の表層部に形成され、第１領域１６のｎ型不純物濃度よりも高いｎ型不純物濃度を有する領域であってもよい。図３では、これらの濃度差を視覚的に区別するため、第１領域１６を「ｎ^－型」と示し、コンタクト領域２５を「ｎ^＋型」と示している。なお、「ｎ^－型」および「ｎ^＋型」は、特定の範囲の不純物濃度を有する導電型ではなく、あくまでも第１領域１６とコンタクト領域２５との間に濃度差が存在することを示すために、便宜的に設定されたものである。たとえば、コンタクト領域２５のｎ型不純物濃度（第２不純物濃度）は、たとえば、１×１０^１９ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。

また、コンタクト領域２５は、外側開口３３の深さ方向全域にわたって形成されていなくてもよい。言い換えれば、コンタクト領域２５の深さＤ_２は、埋め込み絶縁層１８の厚さＴ_１よりも小さくてもよい。図示は省略するが、コンタクト領域の深さＤ_２は、埋め込み絶縁層１８の厚さＴ_１と同じであってもよいし、厚さＴ_１よりも大きくてもよい。なお、コンタクト領域２５は、ショットキーバリアダイオード１００のカソード側のコンタクト領域であるため、カソードコンタクト領域と言い換えてもよい。

また、第２絶縁層２３は、境界部２６に対して第１領域１６およびベース領域１７の両側に跨っている。つまり、平面視において、第２絶縁層２３は、第１領域１６およびベース領域１７の両方に重なっている。第２絶縁層２３に覆われ、コンタクト領域２５よりも外側に存在する第１領域１６の部分は、第１領域１６の外周領域３４と称してもよい、外周領域３４は、たとえば、外側開口３３の周方向に沿って平面視略楕円環状に形成されていてもよい。

半導体基板１５の第１主面１１上には、第１導電層３５および第２導電層３６が形成されている。第１導電層３５は、ショットキーバリアダイオード１００のアノード導電層と言い換えてもよく、第２導電層３６は、ショットキーバリアダイオード１００のカソード導電層と言い換えてもよい。
第１導電層３５は、図２に示すように、内側開口２７の形状に沿って、細長い平面視略楕円形を有している。図３を参照して、第１導電層３５は、第１主面１１から順に積層された第１層３７および第２層３８を含む。第１層３７は、ショットキー接合領域２４において第１領域１６に直接的に接しており、第１領域１６との間にショットキー接合部３９を形成している。第１層３７を構成する金属材料は、ｎ型の第１領域１６とショットキー接合を形成可能な材料であれば特に制限されず、たとえば、チタン（Ｔｉ）、ニッケル（Ｎｉ）などを使用できる。

第２層３８は、第１層３７上に直接的に積層されており、第１層３７に電圧を供給する。第２層３８を構成する金属材料は、たとえば、Ａｌ（アルミニウム）などを使用できるが、ポリシリコンなどの多結晶材料を使用することもできる。第２層３８の厚さは、たとえば、第１層３７よりも大きくてもよい。
第２導電層３６は、図２に示すように、外側開口３３の形状に沿って、細長い平面視だ円環状を有している。図３を参照して、第２導電層３６は、単層構造を有していてもよい。第２導電層３６は、コンタクト領域２５に直接的に接しており、コンタクト領域２５との間にオーミックコンタクトを形成している。第２導電層３６を構成する金属材料は、たとえば、Ａｌ（アルミニウム）などを使用できるが、ポリシリコンなどの多結晶材料を使用することもできる。

第１領域１６には、さらに第２領域４０が形成されている。第２領域４０は、この実施形態では、ｎ型の第１領域１６に選択的に拡散したｐ型拡散領域であってもよい。第２領域４０は、第１領域１６との間にｐｎ接合部５８を形成している。第２領域４０のｐ型不純物濃度（第３不純物濃度）は、たとえば、第１領域１６のｎ型不純物濃度と同じであるか、または第１領域１６のｎ型不純物濃度との差が２桁以内の値である。第２領域４０のｐ型不純物濃度は、好ましくは、第１領域１６のｎ型不純物濃度との差が１桁以内の値であり、かつ第１領域１６のｎ型不純物濃度よりも低い。つまり、０＜（第１領域１６のｎ型不純物濃度）－（第２領域４０のｐ型不純物濃度）≦１０であることが、好ましい。また、第２領域４０のｐ型不純物濃度は、ベース領域１７のｐ型不純物濃度よりも高いことが好ましい。たとえば、第２領域４０のｐ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であってもよい。

なお、図３では、第２領域４０とベース領域１７と濃度差を視覚的に区別するため、第２領域４０を「ｐ^－型」と示し、ベース領域１７を「ｐ型」と示している。なお、「ｐ^－型」および「ｐ型」は、特定の範囲の不純物濃度を有する導電型ではなく、あくまでも第２領域４０とベース領域１７との間に濃度差が存在することを示すために、便宜的に設定されたものである。

第２領域４０は、ショットキー接合領域２４において第１導電層３５に接続され、かつ半導体基板１５の厚さ方向において第１主面１１から第２主面１２に向かって延びている。第２領域４０は、第１導電層３５に直接的に接続される領域であることから、ｐ型の接続領域と言い換えてもよい。
図２を参照して、第２領域４０は、平面視において、内側開口２７の周囲に沿って環状に形成されている。第２領域４０は、この実施形態では、埋め込み絶縁層１８（第１絶縁層２２）の内周縁３０に対して内側開口２７の内外の両側に跨っている。これにより、第２領域４０の一部は、平面視において、埋め込み絶縁層１８に重なっている。より具体的には、第２領域４０は、内側開口２７の内側に露出する内周部４１と、内周部４１の外側に形成されており、埋め込み絶縁層１８に重なる外周部４２とを一体的に含んでいてもよい。内周部４１は、内周縁３０の全周にわたって内側開口２７から露出した一定幅Ｗ_３を有する平面視閉環状に形成されていてもよい。外周部４２も同様に、内周縁３０の全周にわたって埋め込み絶縁層１８で被覆された一定幅Ｗ_４を有する平面視閉環状に形成されていてもよい。

内周部４１と外周部４２との幅を比較すると、内周部４１の幅Ｗ_３は、外周部４２の幅Ｗ_４よりも狭くてもよい。さらに、内周部４１の幅Ｗ_３は、内周部４１に囲まれてショットキー接合領域２４から露出する第１領域１６の部分（アノード領域４３）の幅Ｗ_５（第１方向Ｘにおける幅）よりも狭くてもよい。これにより、ショットキー接合領域２４における第２領域４０（内周部４１）の占有範囲をアノード領域４３よりも小さくできるので、ショットキーバリアダイオード１００の順方向電流の流路幅を広く確保することができる。

また、第２領域４０は、平面視において、互いに平行に延びる一対の直線部４４と、一対の直線部４４の各端部を接続するように内側開口２７の外側に向かって膨らむ一対の曲線部４５とを一体的に含む。直線部４４および曲線部４５は、第１絶縁層２２の周方向に沿って互いに同じ一定幅（Ｗ_３＋Ｗ_４）で連続している。これにより、第２領域４０は、第２方向Ｙにおいて細長い環状に形成されている。なお、直線部４４および曲線部４５は、それぞれ、第２領域４０の第３部分および第４部分と言い換えてもよい。

図３を参照して、第２領域４０の断面構造について説明する。第２領域４０は、ショットキー接合領域２４において第１導電層３５に接続され、断面視において、埋め込み絶縁層１８（第１絶縁層２２）の側面２０から底面２１に回り込むカーブ形状を有している。また、第２領域４０は、埋め込み絶縁層１８（第１絶縁層２２）の側面２０および底面２１から、それぞれ、半導体基板１５の厚さ方向に交差する方向および半導体基板１５の厚さ方向に膨出する形状を有していてもよい。これにより、第２領域４０は、コンタクト領域２５および埋め込み絶縁層１８よりも第２主面１２側に突出した突出部４６を有している。

また、第２領域４０は、第１絶縁層２２の側面２０および底面２１に直接的に接している。第２領域４０は、第１絶縁層２２の側面２０および底面２１に接する内側面４９と、その反対側の外側面５０との両面が、第１絶縁層２２の側面２０および底面２１に倣うように層状に形成されていてもよい。他の言い方では、第２領域４０の外側面５０が側面２０および底面２１に対して略平行となるように、第２領域４０は層状に形成されていてもよい。

第２領域４０は、第１主面１１に対して、コンタクト領域２５の深さＤ_２および埋め込み絶縁層１８の厚さＴ_１よりも、大きな深さＤ_３を有している。たとえば、厚さＴ_１が０．２μｍ以上０．４μｍ以下であるのに対して、深さＤ_３は０．３μｍ以上０．６μｍ以下であってもよい。深さＤ_３が第１領域１６の深さＤ_１（たとえば２μｍ以上５μｍ以下）の約１／１０程度であることを考慮すると、第２領域４０は、第１領域１６の第１主面１１近傍に形成されていることになる。つまり、第２領域４０は、第１領域１６の表層部に形成されていると言える。

また、埋め込み絶縁層１８の底面２１に対する突出部４６の深さＤ_４（底面２１からの突出量）は、埋め込み絶縁層１８の厚さＴ_１よりも小さくてもよい。たとえば、深さＤ_４は、厚さＴ_１の２倍以下であってもよい。より具体的には、厚さＴ_１が０．２μｍ以上０．４μｍ以下であるのに対して、深さＤ_４は０．１μｍ以上０．２μｍ以下であってもよい。

また、第２領域４０は、半導体基板１５の第１主面１１に沿う横方向において区別し得る構成として、第１部分４７および第２部分４８を一体的に含んでいてもよい。第１部分４７は、半導体基板１５の厚さ方向において第１主面１１から第２主面１２に向かって埋め込み絶縁層１８の側面２０に沿って延びる第２領域４０の部分であってもよい。第２部分４８は、半導体基板１５の厚さ方向に交差する方向において第１部分４７から埋め込み絶縁層１８の底面２１に沿って形成され、埋め込み絶縁層１８の底面２１を第２主面１２側から覆う第２領域４０の部分であってもよい。第１部分４７および第２部分４８は、いずれも埋め込み絶縁層１８の側面２０および底面２１に直接的に接している。

また、半導体基板１５の厚さ方向に交差する方向において、第２領域４０の第１部分４７の幅および第２部分４８の幅は、それぞれ、図２の幅Ｗ_３および幅Ｗ_４に一致していてもよい。つまり、図２の内周部４１の幅Ｗ_３が図３の第１部分４７の幅Ｗ_３であり、図２の外周部４２の幅Ｗ_４が図３の第２部分４８の幅Ｗ_４であってもよい。したがって、第２部分４８は、第１部分４７の幅Ｗ_３よりも広い幅Ｗ_４を有していてもよい。

図４Ａ～図４Ｆは、図３のショットキーバリアダイオード１００の製造工程の一部を示す図である。以下では、ショットキーバリアダイオード１００の作製に関連する工程のみを示すが、図４Ａ～図４Ｆに示す工程と並行して、または独立して、ダイオード領域１３Ａ以外の素子領域１３（トランジスタ領域１３Ｂ、抵抗素子領域１３Ｃなど）の機能素子が形成されてもよい。

ショットキーバリアダイオード１００を製造するには、図４Ａを参照して、ｐ型の半導体基板１５に、ｎ型の第１領域１６が形成される。第１領域１６は、半導体基板１５の第１主面１１に対してｎ型不純物を選択的に導入することによって形成することができる。
次に、図４Ｂを参照して、半導体基板１５の表層部に、埋め込み絶縁層１８が形成される。たとえば、半導体基板１５の第１主面１１に対してトレンチ１９を選択的に形成し、トレンチ１９を絶縁材料で埋め戻すことによって、埋め込み絶縁層１８が形成される。

次に、図４Ｃを参照して、第２領域４０の形成のためのｐ型不純物が、第１領域１６に導入される。たとえば、第２領域４０を形成すべき領域に対応する開口５１を有する第１マスク５２（ＳｉＯ_２などのハードマスク、レジストなど）が第１主面１１上に形成される。開口５１から、ショットキー接合領域２４の一部および埋め込み絶縁層１８（第１絶縁層２２）の一部が露出する。次に、開口５１を介して、第１主面１１に対してｐ型不純物が注入される。注入時の加速電圧（第１加速電圧）は、ｐ型不純物イオンが埋め込み絶縁層１８を突き抜けて埋め込み絶縁層１８の下方まで達するように、適宜設定すればよい。これにより、第２領域４０用の第１不純物イオン５３が第１領域１６の表層部に導入される。

この際、第１不純物イオン５３の注入深さを、第１領域１６の表層部（図３の第１領域１６の深さＤ_１に対して１／３未満の深さまでの範囲程度）に留める。これにより、第１不純物イオン５３の注入領域から第１主面１１までの距離Ｄ_６を、第１不純物イオン５３の注入領域で囲まれたアノード領域４３の幅Ｗ_５よりも小さくすることができる。そのため、後述する不純物イオンの熱拡散時に、第１不純物イオン５３が半導体基板１５の厚さ方向に拡散して第１主面１１まで広がったときに、アノード領域４３がｐ型の第２領域４０で狭められることを抑制することができる。その結果、ショットキー接合領域２４における第２領域４０（内周部４１）の占有範囲をアノード領域４３よりも小さくできるので、ショットキーバリアダイオード１００の順方向電流の流路幅を広く確保することができる。

次に、図４Ｄを参照して、コンタクト領域２５の形成のためのｎ型不純物が、第１領域１６に導入される。たとえば、コンタクト領域２５を形成すべき領域に対応する開口５４を有する第２マスク５５（ＳｉＯ_２などのハードマスク、レジストなど）が第１主面１１上に形成される。開口５４から、第１領域１６の一部が露出する。次に、開口５４を介して、第１主面１１に対してｎ型不純物が注入される。これにより、コンタクト領域２５用の第２不純物イオン５６が第１領域１６の表層部に導入される。

次に、図４Ｅを参照して、熱処理によって、第１不純物イオン５３および第２不純物イオン５６を第１領域１６内で拡散させる。これにより、第１不純物イオン５３に基づく第２領域４０と、第２不純物イオン５６に基づくコンタクト領域２５が形成される。
次に、図４Ｆを参照して、半導体基板１５の第１主面１１に、第１導電層３５および第２導電層３６が形成される。第１導電層３５および第２導電層３６は、たとえば、スパッタ法、蒸着法、めっき法などの公知の導電層の形成方法によって形成することができる。以上の工程を経て、前述のショットキーバリアダイオード１００が得られる。

図５は、図３のショットキーバリアダイオード１００に順方向電圧を印加したときの状態を示す図である。図６は、図３のショットキーバリアダイオード１００に逆方向電圧を印加したときの状態を示す図である。
図５を参照して、ショットキーバリアダイオード１００では、第１導電層３５（アノード導電層）が正側、第２導電層３６（カソード導電層）が負側となるように、第１導電層３５と第２導電層３６との間に電圧が印加される。これにより、ショットキー接合部３９に順方向電圧が印加され、第１導電層３５と第２導電層３６との間に順方向電流Ｉ_Ｆが流れる。

この際、第２領域４０が第１導電層３５に接していることから、ｐｎ接合部５８にも順方向電圧が印加される。しかしながら、この実施形態では、第２領域４０のｐ型不純物濃度が、第１領域１６のｎ型不純物濃度と同じであるか、または第１領域１６のｎ型不純物濃度との差が１桁以内の値である。つまり、第２領域４０のｐ型不純物濃度が、第１領域１６のｎ型不純物濃度と同等である。そのため、ｐｎ接合部５８に順方向電圧が印加されても、第２領域４０のｐ型不純物濃度が第１領域１６のｎ型不純物濃度よりも比較的高い場合に比べて、ｐｎ接合部５８の動作を抑制することができる。これにより、順方向電圧印加時の挙動をショットキーバリアダイオード１００単独の挙動に近づけることができる。また、第２領域４０が第１領域１６の表層部に形成されている。これにより、第１領域１６の第２主面１２側に深くまで順方向電流Ｉ_Ｆを迂回させる必要がないので、順方向電流Ｉ_Ｆを効率よく流すことができる。

さらに、第２領域４０のｐ型不純物濃度が第１領域１６のｎ型不純物濃度と同等であるため、第２領域４０（ｐ型）、第１領域１６（ｎ型）およびベース領域１７（ｐ型）を含む寄生ｐｎｐトランジスタの動作を抑えることもできる。これにより、半導体基板１５に流れる基板電流の増加を抑制することができる。
一方、第１導電層３５（アノード導電層）が負側、第２導電層３６（カソード導電層）が正側となるように電圧が印加されることによって、ショットキー接合部３９に逆方向電圧が印加され、ショットキー接合部３９を介した導通が遮断される。この際、ｐｎ接合部５８にも逆方向電圧が印加されるので、ｐｎ接合部５８から空乏層５７を広げることができる。

ここで、この実施形態では、ショットキーバリアダイオードの利点を優先して、第２領域４０のｐ型不純物濃度が第１領域１６のｎ型不純物濃度と同等である。これにより、低い順方向電圧（ＶＦ）、高速なスイッチング速度、および低い基板電流というショットキーバリアダイオードの利点を達成することができる。一方で、第２領域４０と第１領域１６との濃度差が小さくなるので、濃度差が比較的大きい場合に比べて、ｐｎ接合部５８から第１領域１６側に空乏層５７が広がりにくくなる。

そこで、この実施形態では、第２領域４０が、第１主面１１から第１絶縁層２２の側面２０および底面２１を被覆するように形成されている。これにより、ｐｎ接合部５８の範囲が、埋め込み絶縁層１８の表層部付近（たとえば、コンタクト領域２５が形成されている深さ程度）に留まらず、埋め込み絶縁層１８よりも第２主面１２側の下方領域にまで至っている。そのため、逆方向電圧印加時に、第１主面１１から第２領域４０の底部（突出部４６の第２主面１２側の端部）までの範囲、さらには、第１絶縁層２２の底面２１の直下の範囲まで空乏層５７を広げることができる。つまり、空乏層５７を、第２領域４０の外側面５０を起点に、半導体基板１５の厚さ方向（縦方向）および当該縦方向に交差する方向（横方向）の広範囲に広げることができる。これにより、第２領域４０のｐ型不純物濃度が第１領域１６のｎ型不純物濃度と同等であって空乏層５７が大きく広がりにくい条件でも、半導体基板１５の縦方向および横方向における空乏層５７の広がり範囲を大きくすることができる。その結果、広範囲に広がる空乏層５７によって、逆方向電圧印加時のリーク電流を効果的に抑制することができる。
［ショットキーバリアダイオード２００（第２形態）の説明］
図７は、図１のダイオード領域１３Ａの平面拡大図（第２形態）である。図８は、図７に示すＩＩＩ－ＩＩＩ線に沿う断面図である。

次に、ダイオード領域１３Ａの第２形態について説明する。なお、以下では、図２および図３を参照して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
第２形態のショットキーバリアダイオード２００では、第２領域４０に代えて、第２領域６０が形成されている。第２領域６０は、この実施形態では、ｎ型の第１領域１６に選択的に拡散したｐ型拡散領域であってもよい。第２領域６０は、第１領域１６との間にｐｎ接合部６１を形成している。第２領域６０のｐ型不純物濃度（第３不純物濃度）は、たとえば、第１領域１６のｎ型不純物濃度と同じであるか、または第１領域１６のｎ型不純物濃度との差が２桁以内の値である。第２領域６０のｐ型不純物濃度は、好ましくは、第１領域１６のｎ型不純物濃度との差が２桁以内の値であり、かつ第１領域１６のｎ型不純物濃度よりも高い。つまり、０＜（第２領域６０のｐ型不純物濃度）－（第１領域１６のｎ型不純物濃度）≦１００であることが、好ましい。また、第２領域６０のｐ型不純物濃度は、ベース領域１７のｐ型不純物濃度よりも高いことが好ましい。たとえば、第２領域６０のｐ型不純物濃度は、１×１０^１７ｃｍ^－３以上１×１０^１９ｃｍ^－３以下であってもよい。

なお、図８では、第２領域６０とベース領域１７と濃度差を視覚的に区別するため、第２領域６０を「ｐ^＋型」と示し、ベース領域１７を「ｐ型」と示している。なお、「ｐ^＋型」および「ｐ型」は、特定の範囲の不純物濃度を有する導電型ではなく、あくまでも第２領域６０とベース領域１７との間に濃度差が存在することを示すために、便宜的に設定されたものである。

第２領域６０は、ショットキー接合領域２４から第２主面１２側に離れるように、第１領域１６に埋め込まれた埋め込み層である。第２領域６０は、第１導電層３５から物理的に分離され、第１導電層３５の電位の影響を受けない領域であることから、ｐ型のフローティング領域と言い換えてもよい。
図７を参照して、第２領域６０は、平面視において、内側開口２７の周囲に沿って環状に形成されている。第２領域６０は、この実施形態では、埋め込み絶縁層１８（第１絶縁層２２）の内周縁３０に対して内側開口２７の内外の両側に跨っている。これにより、第２領域６０の一部は、平面視において、埋め込み絶縁層１８に重なっている。より具体的には、第２領域６０は、内側開口２７の内側領域に重なる内周部６２と、内周部６２の外側に形成されており、埋め込み絶縁層１８に重なる外周部６３とを一体的に含んでいてもよい。内周部６２は、内周縁３０の全周にわたって内側開口２７の内側領域に重なる一定幅Ｗ_６を有する平面視閉環状に形成されていてもよい。外周部６３も同様に、内周縁３０の全周にわたって埋め込み絶縁層１８に重なる一定幅Ｗ_７を有する平面視閉環状に形成されていてもよい。

内周部６２と外周部６３との幅を比較すると、内周部６２の幅Ｗ_６は、外周部６３の幅Ｗ_７よりも狭くてもよい。一方で、第２領域６０がショットキー接合領域２４から離れた埋め込み層であるため、ショットキー接合領域２４から露出する第１領域１６の部分（アノード領域６４）の幅Ｗ_８（第１方向Ｘにおける幅）は、内側開口２７の全範囲にわたって確保される。つまり、ショットキー接合領域２４に、アノード領域６４および第２領域４０の一部が共存する第１形態とは、この点で異なっている。これにより、ショットキー接合領域２４におけるアノード領域６４の占有範囲を広く確保できるので、ショットキーバリアダイオード１００の順方向電流の流路幅を広く確保することができる。

また、第２領域６０は、平面視において、互いに平行に延びる一対の直線部６５と、一対の直線部６５の各端部を接続するように内側開口２７の外側に向かって膨らむ一対の曲線部６６とを一体的に含む。直線部６５および曲線部６６は、第１絶縁層２２の周方向に沿って互いに同じ一定幅（Ｗ_３＋Ｗ_４）で連続している。これにより、第２領域６０は、第２方向Ｙにおいて細長い環状に形成されている。なお、直線部６５および曲線部６６は、それぞれ、第２領域６０の第３部分および第４部分と言い換えてもよい。

図８を参照して、第２領域６０の断面構造について説明する。第２領域６０は、ショットキー接合領域２４から第２主面１２側に離れるように、第１領域１６に埋め込まれた埋め込み層である。したがって、半導体基板１５の厚さ方向において、第２領域６０とショットキー接合領域２４との間には、第１領域１６の一部がさらに介在している。第２領域６０とショットキー接合領域２４とで挟まれた第１領域１６の中間部分は、中間領域６７であってもよい。中間領域６７は、埋め込み絶縁層１８に取り囲まれて区画されたショットキー接合領域２４とは異なり、埋め込み絶縁層１８よりも第２主面１２側に広がる埋め込み絶縁層１８の下方領域であってもよい。第２領域６０は、半導体基板１５の厚さ方向において、中間領域６７を介して、ショットキー接合領域２４および第１導電層３５に対向している。

第２領域６０は、第１主面１１に対して、コンタクト領域２５の深さＤ_２および埋め込み絶縁層１８の厚さＴ_１よりも、大きな深さＤ_５を有している。また、深さＤ_５は、厚さＴ_１の３倍以上であってもよい。たとえば、厚さＴ_１が０．２μｍ以上０．４μｍ以下であるのに対して、深さＤ_５は１μｍ以上２μｍ以下であってもよい。深さＤ_５が第１領域１６の深さＤ_１（たとえば２μｍ以上５μｍ以下）の約１／２程度であることを考慮すると、第２領域６０は、第１領域１６の第１主面１１近傍に形成されているのではない。つまり、第２領域６０は、半導体基板１５の厚さ方向において、第１領域１６の表層部ではなく、第１領域１６の中間部または中間部よりも深い位置に形成されていると言える。

また、第２領域６０は、半導体基板１５の第１主面１１に沿う横方向において区別し得る構成として、第１部分６８および第２部分６９を一体的に含んでいてもよい。第１部分６８は、半導体基板１５の厚さ方向において、ショットキー接合領域２４および第１導電層３５に対向する部分であってもよい。第２部分６９は、半導体基板１５の厚さ方向において、埋め込み絶縁層１８に対向する部分であってもよい。

また、半導体基板１５の厚さ方向に交差する方向において、第２領域６０の第１部分６８の幅および第２部分６９の幅は、それぞれ、図７の幅Ｗ_６および幅Ｗ_７に一致していてもよい。つまり、図７の内周部６２の幅Ｗ_６が図８の第１部分６８の幅Ｗ_６であり、図７の外周部６３の幅Ｗ_７が図８の第２部分６９の幅Ｗ_７であってもよい。したがって、第２部分６９は、第１部分６８の幅Ｗ_６よりも広い幅Ｗ_７を有していてもよい。

図９Ａ～図９Ｆは、図３のショットキーバリアダイオード２００の製造工程の一部を示す図である。以下では、ショットキーバリアダイオード２００の作製に関連する工程のみを示すが、図９Ａ～図９Ｆに示す工程と並行して、または独立して、ダイオード領域１３Ａ以外の素子領域１３（トランジスタ領域１３Ｂ、抵抗素子領域１３Ｃなど）の機能素子が形成されてもよい。

ショットキーバリアダイオード２００を製造するには、図９Ａを参照して、ｐ型の半導体基板１５に、ｎ型の第１領域１６が形成される。第１領域１６は、半導体基板１５の第１主面１１に対してｎ型不純物を選択的に導入することによって形成することができる。
次に、図９Ｂを参照して、半導体基板１５の表層部に、埋め込み絶縁層１８が形成される。たとえば、半導体基板１５の第１主面１１に対してトレンチ１９を選択的に形成し、トレンチ１９を絶縁材料で埋め戻すことによって、埋め込み絶縁層１８が形成される。

次に、図９Ｃを参照して、コンタクト領域２５の形成のためのｎ型不純物が、第１領域１６に導入される。たとえば、コンタクト領域２５を形成すべき領域に対応する開口５４を有する第２マスク５５（ＳｉＯ_２などのハードマスク、レジストなど）が第１主面１１上に形成される。開口５４から、第１領域１６の一部が露出する。次に、開口５４を介して、第１主面１１に対してｎ型不純物が注入される。これにより、コンタクト領域２５用の第２不純物イオン５６が第１領域１６の表層部に導入される。

次に、図９Ｄを参照して、熱処理によって、第２不純物イオン５６を第１領域１６内で拡散させる。これにより、第２不純物イオン５６に基づくコンタクト領域２５が形成される。
次に、図９Ｅを参照して、第２領域６０の形成のためのｐ型不純物が、第１領域１６に導入される。たとえば、第２領域６０を形成すべき領域に対応する開口７０を有する第１マスク７１（ＳｉＯ_２などのハードマスク、レジストなど）が第１主面１１上に形成される。開口７０から、ショットキー接合領域２４の一部および埋め込み絶縁層１８（第１絶縁層２２）の一部が露出する。次に、開口７０を介して、第１主面１１に対してｐ型不純物が注入される。注入時の加速電圧（第２加速電圧）は、ショットキーバリアダイオード１００の第２領域４０の形成時の第１加速電圧よりも高く設定される。これにより、第２領域６０用の第１不純物イオンが、半導体基板１５の厚さ方向における第１領域１６の中間部に導入される。これにより、ｐ型の第２領域６０が形成される。

第２領域６０の形成に際しては、前述の第２領域４０の形成と異なり、不純物イオンの注入後、熱処理によって不純物イオンを拡散させなくてもよいか、第２領域４０の場合よりも熱処理時間を短くすることが好ましい。後述するように、第２領域６０は、ショットキー接合領域２４から物理的に離れていても、順方向電圧および基板電流を低く維持できるショットキーバリアダイオードの特性と、逆方向リーク電流特性を向上できるｐｎ接合ダイオードの特性とを両立できる。したがって、熱処理時間を増やすことによって、不純物イオンをショットキー接合領域２４まで拡散させる必要がない。むしろ、熱処理時間を増やすと、第１主面１１に沿う横方向にも拡散するので、それにより第２領域６０の占有範囲が広くなりすぎ、順方向電流の流路幅が制約されるおそれがある。つまり、熱処理の省略によって、工程数の削減に加え、ショットキー接合領域２４におけるアノード領域６４の占有範囲を広く確保することができる。

次に、図９Ｆを参照して、半導体基板１５の第１主面１１に、第１導電層３５および第２導電層３６が形成される。第１導電層３５および第２導電層３６は、たとえば、スパッタ法、蒸着法、めっき法などの公知の導電層の形成方法によって形成することができる。以上の工程を経て、前述のショットキーバリアダイオード２００が得られる。
図１０は、図８のショットキーバリアダイオード２００に順方向電圧を印加したときの状態を示す図である。図１１は、図８のショットキーバリアダイオード２００に逆方向電圧を印加したときの状態を示す図である。

図１０を参照して、ショットキーバリアダイオード２００では、第１導電層３５（アノード導電層）が正側、第２導電層３６（カソード導電層）が負側となるように、第１導電層３５と第２導電層３６との間に電圧が印加される。これにより、ショットキー接合部３９に順方向電圧が印加され、第１導電層３５と第２導電層３６との間に順方向電流Ｉ_Ｆが流れる。

この際、第２領域６０が、ショットキー接合領域２４から離れた埋め込み層であるため、ｐｎ接合部６１が動作しない。これにより、順方向電圧印加時の挙動をショットキーバリアダイオード２００単独の挙動に近づけることができる。また、第２領域６０とショットキー接合領域２４との間にｎ型の中間領域６７が確保されている。これにより、第１領域１６の表層部に、順方向電流Ｉ_Ｆを効率よく流すことができる。さらに、第２領域６０（ｐ型）、第１領域１６（ｎ型）およびベース領域１７（ｐ型）を含む寄生ｐｎｐトランジスタの動作を抑えることもできる。これにより、半導体基板１５に流れる基板電流の増加を抑制することができる。

一方、この第２形態では、第１形態よりもさらにショットキーバリアダイオードの利点を優先して、アノード領域６４の占有範囲をより広く確保するため、ショットキー接合領域２４から離れた位置にｐ型の第２領域６０が形成されている。そのため、第１形態とは異なり、第１領域１６の表層部には、逆方向電圧印加時のリーク電流を抑制するｐｎ接合部が形成されていない。しかも、第２領域６０が第１導電層３５から電気的に分離されているため、逆方向電圧印加時に、空乏層におけるエネルギーバンドの障壁が大きくなりにくく、空乏層が広がりにくい。

そこで、この第２形態では、第２領域６０のｐ型不純物濃度を、第１領域１６のｎ型不純物濃度よりも高くしている。そのため、第１形態のように第２領域４０と第１領域１６の不純物濃度が同等である場合に比べて、第２領域６０と第１領域１６との濃度差が比較的大きい。これにより、ｐｎ接合部６１から第１領域１６側に、空乏層７３をより大きく広げることができる。したがって、空乏層７３におけるエネルギーバンドの障壁が大きくなりにくい条件でも、第２領域６０と第１領域１６との濃度差が比較的大きいので空乏層７３を大きく広げることができる。その結果、逆方向電圧印加時のリーク電流を効果的に抑制することができる。
［ショットキーバリアダイオード１００，２００の効果］
次に、図１２～図１４を参照して、ショットキーバリアダイオード１００，２００の効果について説明する。具体的には、サンプル１～５を作製し、各サンプルの順方向電流特性、逆方向リーク電流特性および順方向基板電流特性を比較した。

サンプル１は、前述のショットキーバリアダイオード１００と同様の構造を有するダイオードである。サンプル２は、前述のショットキーバリアダイオード２００と同様の構造を有するダイオードである。サンプル３は、通常のショットキーバリアダイオードである。サンプル４は、通常のｐｎ接合ダイオードである。サンプル５は、ショットキーバリアダイオードにｐｎ接合ダイオードを組み合わせたものである。より具体的には、サンプル５は、ショットキーバリアダイオードのショットキー接合部に隣接するようにｐ^＋型領域（ｎ型領域の不純物濃度よりも３桁以上高い不純物濃度を有しているｐ型領域）を形成し、当該ｐ^＋型領域とアノード導電層との間にオーミックコンタクトを形成した構造を有している。

図１２は、サンプル１～５の順方向電流特性を示す図である。図１２において、横軸は順方向電圧（Ｖ_Ｆ）の大きさを示し、縦軸は順方向電流（Ｉ_Ｆ）の大きさを示している。図１２では、サンプル１、サンプル２、サンプル４およびサンプル５の順方向電圧（Ｖ_Ｆ）および順方向電流（Ｉ_Ｆ）の大きさを、サンプル３に対する相対値で示している。
図１３は、サンプル１～５の逆方向リーク電流特性を示す図である。図１２において、横軸は逆方向電圧（Ｖ_Ｒ）の大きさを示し、縦軸は逆方向リーク電流（Ｉ_Ｒ）の大きさを示している。図１３では、サンプル１、サンプル２、サンプル４およびサンプル５の逆方向電圧（Ｖ_Ｒ）および逆方向電流（Ｉ_Ｒ）の大きさを、サンプル３に対する相対値で示している。

図１４は、サンプル１～５の順方向基板電流特性を示す図である。図１４において、横軸は順方向電圧（Ｖ_Ｆ）の大きさを示し、縦軸は順方向基板電流（Ｉ_Ｆ）の大きさを示している。図１４では、サンプル１、サンプル２、サンプル４およびサンプル５の順方向電圧（Ｖ_Ｆ）および順方向基板電流（Ｉ_Ｆ）の大きさを、サンプル３に対する相対値で示している。

まず図１２を参照して、サンプル１は、サンプル３とほぼ同じ順方向電圧（Ｖ_Ｆ）で立ち上がっており、順方向電圧（Ｖ_Ｆ）の増加に対応して、サンプル３とほぼ同じ挙動を示している。サンプル２も同様に、サンプル３とほぼ同じ順方向電圧（Ｖ_Ｆ）で立ち上がっている。一方、サンプル２は、サンプル１に比べて、立ち上がり後の順方向電圧（Ｖ_Ｆ）の増加に対する順方向電流（Ｉ_Ｆ）の増加比が小さい。これは、ｐｎ接合部６１からの空乏層７３の影響により、順方向電流（Ｉ_Ｆ）の流路幅が、サンプル１よりも狭くなっていると考えられる。この結果から、前述のショットキーバリアダイオード１００，２００に相当するサンプル１，２では、通常のショットキーバリアダイオードと同様に、低い順方向電圧（Ｖ_Ｆ）を達成できることを確認できた。

これに対し、サンプル５は、ｎ型領域内にｐ型領域を有する点でサンプル１，２と共通し、サンプル３とほぼ同じ順方向電圧（Ｖ_Ｆ）で立ち上がっている。しかしながら、立ち上がり後は、ｐｎ接合ダイオードであるサンプル４とほぼ同じ挙動を示している。このように、サンプル５とサンプル４とを組み合わせたような２段の順方向特性となるため、実用上、有効活用することが難しい。これは、ｐ型領域が、ｎ型領域の不純物濃度よりも３桁以上高い不純物濃度を有するｐ^＋型領域であることが要因であると考えられる。

次に図１３を参照して、逆方向リーク電流特性に関しては、サンプル１，２ともに、ｐｎ接合ダイオードであるサンプル４およびｐｎ接合ダイオードの機能を有するサンプル５と比べて劣る結果となった。しかしながら、ショットキーバリアダイオードであるサンプル３と比べると、逆方向リーク電流特性が大幅に改善されており、サンプル３よりもサンプル４，５に近い特性を示していた。この結果から、前述のショットキーバリアダイオード１００，２００に相当するサンプル１，２では、通常のショットキーバリアダイオードに比べて、逆方向リーク電流特性を向上できることを確認できた。

次に図１４を参照して、サンプル１，２は、サンプル３と同様に、順方向電圧印加時の基板電流がほとんど検出されなかった。この結果から、前述のショットキーバリアダイオード１００，２００に相当するサンプル１，２では、通常のショットキーバリアダイオードと同様に、低い基板電流を達成できることを確認できた。これに対し、サンプル４，５では、順方向電圧（Ｖ_Ｆ）が、ある閾値電圧を超えると、基板電流が流れ始めることが確認できた。

以上、図１２～図１４の結果から、前述のショットキーバリアダイオード１００，２００に相当するサンプル１，２では、順方向電圧および基板電流を低く維持でき、かつ逆方向リーク電流特性を向上することができることが分かった。
本開示の実施形態について説明したが、本開示は他の形態で実施することもできる。
たとえば、前述の実施形態では、ショットキーバリアダイオード１００を含む素子チップの一例として、ＬＳＩチップを取り上げたが、ショットキーバリアダイオード１００の特徴的な構造は、たとえば、ディスクリート型のショットキーバリアダイオードなどに採用することもできる。

以上、本開示の実施形態は、すべての点において例示であり限定的に解釈されるべきではなく、すべての点において変更が含まれることが意図される。
この明細書および図面の記載から以下に付記する特徴が抽出され得る。なお、下記において、括弧内の数字等は、前述の詳細な説明における対応構成要素の参照符号を表す。しかしながら、これらの参照符号によって、下記の各構成要素を前述の各構成要素の均等物として限定する趣旨ではない。
［付記１－１、第１実施形態、図２、図３］
第１主面（１１）および前記第１主面（１１）の反対側の第２主面（１２）を有する半導体チップ（４，１５）と、
前記半導体チップ（４，１５）の前記第１主面（１１）側の表層部に形成され、第１不純物濃度を有する第１導電型の第１領域（１６）と、
前記半導体チップ（４，１５）の前記第１主面（１１）上に形成され、前記第１領域（１６）の表層部の一部を含むショットキー接合領域（２４）との間にショットキー接合部（３９）を形成するアノード導電層（３５）と、
前記第１領域（１６）の前記表層部に形成され、前記第１不純物濃度よりも高い第２不純物濃度を有する第１導電型のカソードコンタクト領域（２５）と、
前記半導体チップ（４，１５）の前記第１主面（１１）上に形成され、前記カソードコンタクト領域（２５）に接続されたカソード導電層（３６）と、
前記ショットキー接合領域（２４）において前記アノード導電層（３５）に接続され、前記半導体チップ（４，１５）の厚さ方向において、前記カソードコンタクト領域（２５）よりも前記第２主面（１２）側に突出した突出部（４６）を有し、かつ前記第１不純物濃度と同じであるか、または前記第１不純物濃度との差が１桁以内の値である前記第３不純物濃度を有する第２導電型の第２領域（４０）とを含む、半導体装置（１）。

この構成によれば、第２領域（４０）が、アノード導電層（３５）に接続され、半導体チップ（４，１５）の厚さ方向において、カソードコンタクト領域（２５）よりも第２主面（１２）側に突出した突出部（４６）を有している。また、第２領域（４０）は、第１領域（１６）の第１不純物濃度と同じであるか、または第１不純物濃度との差が１桁以内の値である第３不純物濃度を有している。そのため、第２領域（４０）と第１領域（１６）との間のｐｎ接合部（５８）を含むｐｎ接合ダイオードの動作を抑制することができる。これにより、順方向電圧印加時の挙動をショットキーバリアダイオード単独の挙動に近づけることができる。また、第３不純物濃度が第１不純物濃度と同等であるため、第２領域（４０）を含む寄生ｐｎｐトランジスタの動作を抑えることもできる。これにより、基板電流の増加を抑制することができる。

また、第２領域（４０）がショットキー接合領域（２４）から第２主面（１２）に向かって延びている。そのため、半導体チップ（４，１５）の厚さ方向において、ショットキー接合領域（２４）から第２領域（４０）の底部までの全範囲にわたって、第２領域（４０）と第１領域（１６）との間のｐｎ接合部（５８）が形成されている。これにより、ショットキー接合領域（２４）から第２領域（４０）の底部までの全範囲にわたって、当該ｐｎ接合部（５８）から半導体チップ（４，１５）の厚さ方向に交差する横方向に沿って空乏層（５７）を広げることができる。したがって、第３不純物濃度が第１不純物濃度と同等であって空乏層（５７）が第１領域（１６）側に大きく広がりにくい条件でも、半導体チップ（４，１５）の厚さ方向における空乏層（５７）の広がり範囲が大きい。その結果、逆方向電圧印加時のリーク電流を効果的に抑制することができる。
［付記１－２］
前記ショットキー接合領域（２４）を取り囲むように前記第１領域（１６）の前記表層部に埋め込まれ、前記ショットキー接合領域（２４）と前記カソードコンタクト領域（２５）とを分離する埋め込み絶縁層（１８）をさらに含み、
前記第２領域（４０）は、前記埋め込み絶縁層（１８）の側面（２０）から底面（２１）に回り込むカーブ形状を有している、付記１－１に記載の半導体装置（１）。

この構成によれば、埋め込み絶縁層（１８）の側面（２０）および底面（２１）が、第２領域（４０）に一体的に覆われている。そのため、逆方向電圧の印加時に、埋め込み絶縁層（１８）の周囲を空乏化することができる。これにより、埋め込み絶縁層（１８）に電界が集中することを抑制することができる。
［付記１－３］
前記ショットキー接合領域（２４）を取り囲むように前記第１領域（１６）の前記表層部に埋め込まれ、前記ショットキー接合領域（２４）と前記カソードコンタクト領域（２５）とを分離する埋め込み絶縁層（１８）をさらに含み、
前記第２領域（４０）は、前記埋め込み絶縁層（１８）の側面（２０）および底面（２１）から、それぞれ、前記半導体チップ（４，１５）の厚さ方向に交差する方向および前記半導体チップ（４，１５）の厚さ方向に膨出する形状を有している、付記１－１に記載の半導体装置（１）。

この構成によれば、埋め込み絶縁層（１８）の側面（２０）および底面（２１）が、第２領域（４０）に一体的に覆われている。そのため、逆方向電圧の印加時に、埋め込み絶縁層（１８）の周囲を空乏化することができる。これにより、埋め込み絶縁層（１８）に電界が集中することを抑制することができる。
［付記１－４］
前記埋め込み絶縁層（１８）は、前記ショットキー接合領域（２４）を露出させる開口（２７）を中央部に有する平面視環状に形成されており、
前記第２領域（４０）は、平面視において、前記開口（２７）の周囲に沿って環状に形成されており、前記開口（２７）の内側に露出する環状の内周部（４１）を含む、付記１－２または付記１－３に記載の半導体装置（１）。
［付記１－５］
前記第２領域（４０）は、平面視において、互いに平行に延びる直線部（４４）と、前記一対の直線部（４４）の各端部を接続する一対の曲線部（４５）とを一体的に含む、付記１－４に記載の半導体装置（１）。

この構成によれば、第２領域（４０）の長手方向の両端部が曲線状であるため、第２領域（４０）に電界が集中することを抑制することができる。
［付記１－６］
前記埋め込み絶縁層（１８）は、０．２μｍ以上０．４μｍ以下の厚さを有するシャロートレンチアイソレーション構造を有している、付記１－２～付記１－５のいずれか一項に記載の半導体装置（１）。
［付記１－７］
前記第１不純物濃度が、１×１０^１６ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であり、
前記第２不純物濃度が、１×１０^１９ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であり、
前記第３不純物濃度が、１×１０^１６ｃｍ^－３以上１×１０^１７ｃｍ^－３以下である、付記１－１～付記１－６のいずれか一項に半導体装置（１）。
［付記１－８］
前記半導体チップ（４，１５）に形成され、前記ショットキー接合部（３９）を含むショットキーバリアダイオード（１００）を制御する集積回路素子（１３）を含む、付記１－１～付記１－７のいずれか一項に記載の半導体装置（１）。

この構成によれば、前述のように、順方向電圧および基板電流を低く維持できるショットキーバリアダイオードの特性と、逆方向リーク電流特性を向上できるｐｎ接合ダイオードの特性とを両立することができる。その結果、順方向特性および逆方向特性の両方に優れる信頼性が高い集積回路（１３）を含む半導体装置（１）を提供することができる。
［付記１－９］
前記半導体チップ（４，１５）は、ｐ型半導体基板（４，１５）を含み、
前記第１領域（１６）は、前記ｐ型半導体基板（４，１５）の表層部に選択的に形成されたｎ型領域（１６）を含む、付記１－１～付記１－８のいずれか一項に記載の半導体装置（１）。
［付記２－１、第１実施形態、図２、図３］
第１主面（１１）および前記第１主面（１１）の反対側の第２主面（１２）を有する半導体チップ（４，１５）と、
前記半導体チップ（４，１５）の前記第１主面（１１）側の表層部に形成され、第１不純物濃度を有する第１導電型の第１領域（１６）と、
前記第１領域（１６）の前記表層部に埋め込まれ、前記第１領域（１６）の表層部にショットキー接合領域（２４）を区画する埋め込み絶縁層（１８）と、
前記半導体チップ（４，１５）の前記第１主面（１１）上に形成され、前記ショットキー接合領域（２４）との間にショットキー接合部（３９）を形成するアノード導電層（３５）と、
前記半導体チップ（４，１５）の前記第１主面（１１）上に形成され、前記第１領域（１６）に接続されたカソード導電層（３６）と、
前記ショットキー接合領域（２４）において前記アノード導電層（３５）に接続され、前記半導体チップ（４，１５）の厚さ方向において、前記埋め込み絶縁層（１８）よりも前記第２主面（１２）側に突出した突出部（４６）を有し、かつ前記第１不純物濃度と同じであるか、または前記第１不純物濃度との差が１桁以内値である前記第２不純物濃度を有する第２導電型の第２領域（４０）とを含む、半導体装置（１）。

この構成によれば、第２領域（４０）が、アノード導電層（３５）に接続され、半導体チップ（４，１５）の厚さ方向において、埋め込み絶縁層（１８）よりも第２主面（１２）側に突出した突出部（４６）を有している。また、第２領域（４０）は、第１領域（１６）の第１不純物濃度と同じであるか、または第１不純物濃度との差が１桁以内の値である第２不純物濃度を有している。そのため、第２領域（４０）と第１領域（１６）との間のｐｎ接合部（５８）を含むｐｎ接合ダイオードの動作を抑制することができる。これにより、順方向電圧印加時の挙動をショットキーバリアダイオード単独の挙動に近づけることができる。また、第２不純物濃度が第１不純物濃度と同等であるため、第２領域（４０）を含む寄生ｐｎｐトランジスタの動作を抑えることもできる。これにより、基板電流の増加を抑制することができる。

また、第２領域（４０）がショットキー接合領域（２４）から第２主面（１２）に向かって延びている。そのため、半導体チップ（４，１５）の厚さ方向において、ショットキー接合領域（２４）から第２領域（４０）の底部までの全範囲にわたって、第２領域（４０）と第１領域（１６）との間のｐｎ接合部（５８）が形成されている。これにより、ショットキー接合領域（２４）から第２領域（４０）の底部までの全範囲にわたって、当該ｐｎ接合部（５８）から半導体チップ（４，１５）の厚さ方向に交差する横方向に沿って空乏層（５７）を広げることができる。したがって、第２不純物濃度が第１不純物濃度と同等であって空乏層（５７）が第１領域（１６）側に大きく広がりにくい条件でも、半導体チップ（４，１５）の厚さ方向における空乏層（５７）の広がり範囲が大きい。その結果、逆方向電圧印加時のリーク電流を効果的に抑制することができる。
［付記２－２］
前記第２領域（４０）は、前記埋め込み絶縁層（１８）の側面（２０）から底面（２１）に回り込むカーブ形状を有している、付記２－１に記載の半導体装置（１）。

この構成によれば、埋め込み絶縁層（１８）の側面（２０）および底面（２１）が、第２領域（４０）に一体的に覆われている。そのため、逆方向電圧の印加時に、埋め込み絶縁層（１８）の周囲を空乏化することができる。これにより、埋め込み絶縁層（１８）に電界が集中することを抑制することができる。
［付記２－３］
前記第２領域（４０）は、前記埋め込み絶縁層（１８）の側面（２０）および底面（２１）から、それぞれ、前記半導体チップ（４，１５）の厚さ方向に交差する方向および前記半導体チップ（４，１５）の厚さ方向に膨出する形状を有している、付記２－１に記載の半導体装置（１）。

この構成によれば、埋め込み絶縁層（１８）の側面（２０）および底面（２１）が、第２領域（４０）に一体的に覆われている。そのため、逆方向電圧の印加時に、埋め込み絶縁層（１８）の周囲を空乏化することができる。これにより、埋め込み絶縁層（１８）に電界が集中することを抑制することができる。
［付記２－４］
前記埋め込み絶縁層（１８）は、前記ショットキー接合領域（２４）を露出させる開口（２７）を中央部に有する平面視環状に形成されており、
前記第２領域（４０）は、平面視において、前記開口（２７）の周囲に沿って環状に形成されており、前記開口（２７）の内側に露出する環状の内周部（４１）を含む、付記２－１～付記２－３のいずれか一項に記載の半導体装置（１）。
［付記２－５］
前記第２領域（４０）は、平面視において、互いに平行に延びる一対の直線部（４４）と、前記一対の直線部（４４）の各端部を接続する一対の曲線部（４５）とを一体的に含む、付記２－４に記載の半導体装置（１）。

この構成によれば、第２領域（４０）の長手方向の両端部が曲線状であるため、第２領域（４０）に電界が集中することを抑制することができる。
［付記２－６］
前記埋め込み絶縁層（１８）は、０．２μｍ以上０．４μｍ以下の厚さを有するシャロートレンチアイソレーション構造を有している、付記２－１～付記２－５のいずれか一項に記載の半導体装置（１）。
［付記２－７］
前記第１領域（１６）の前記表層部に形成され、前記埋め込み絶縁層（１８）によって前記ショットキー接合領域（２４）から分離されており、かつ前記第１不純物濃度よりも高い第３不純物濃度を有する第１導電型のカソードコンタクト領域（２５）をさらに含む、付記２－１～付記２－６のいずれか一項に記載の半導体装置（１）。
［付記２－８］
前記第１不純物濃度が、１×１０^１６ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であり、
前記第２不純物濃度が、１×１０^１６ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であり、
前記第３不純物濃度が、１×１０^１９ｃｍ^－３以上１×１０^２０ｃｍ^－３以下である、付記２－７に記載の半導体装置（１）。
［付記２－９］
前記半導体チップ（４，１５）に形成され、前記ショットキー接合部（３９）を含むショットキーバリアダイオード（１００）を制御する集積回路素子（１３）を含む、付記２－１～付記２－８のいずれか一項に記載の半導体装置（１）。

この構成によれば、前述のように、順方向電圧および基板電流を低く維持できるショットキーバリアダイオードの特性と、逆方向リーク電流特性を向上できるｐｎ接合ダイオードの特性とを両立することができる。その結果、順方向特性および逆方向特性の両方に優れる信頼性が高い集積回路（１３）を含む半導体装置（１）を提供することができる。
［付記２－１０］
前記半導体チップ（４，１５）は、ｐ型半導体基板（４，１５）を含み、
前記第１領域（１６）は、前記ｐ型半導体基板（４，１５）の表層部に選択的に形成されたｎ型領域（１６）を含む、付記２－１～付記２－９のいずれか一項に記載の半導体装置（１）。
［付記３－１、第２実施形態、図７、図８］
第１主面（１１）および前記第１主面（１１）の反対側の第２主面（１２）を有する半導体チップ（４，１５）と、
前記半導体チップ（４，１５）の前記第１主面（１１）側の表層部に形成され、第１不純物濃度を有する第１導電型の第１領域（１６）と、
前記半導体チップ（４，１５）の前記第１主面（１１）上に形成され、前記第１領域（１６）の表層部の一部を含むショットキー接合領域（２４）との間にショットキー接合部（３９）を形成するアノード導電層（３５）と、
前記半導体チップ（４，１５）の前記第１主面（１１）上に形成され、前記第１領域（１６）に接続されたカソード導電層（３６）と、
前記ショットキー接合領域（２４）から前記第２主面（１２）側に離れるように前記第１領域（１６）に埋め込まれ、前記半導体チップ（４，１５）の厚さ方向において前記第１領域（１６）の一部（６７）を介して前記ショットキー接合領域（２４）に対向し、前記第１不純物濃度との差が２桁以内の値であり、かつ前記第１不純物濃度よりも高い第２不純物濃度を有する第２導電型の第２領域（６０）とを含む、半導体装置（１）。

この構成によれば、第２領域（６０）が、ショットキー接合領域（２４）から離れた埋め込み層であるため、第２領域（６０）と第１領域（１６）との間のｐｎ接合部（６１）を含むｐｎ接合ダイオードが動作しない。これにより、順方向電圧印加時の挙動をショットキーバリアダイオード単独の挙動に近づけることができる。また、第２領域（６０）を含む寄生ｐｎｐトランジスタの動作を抑えることもできる。これにより、基板電流の増加を抑制することができる。

一方、第２領域（６０）がアノード導電層（３５）から電気的に分離されているため、逆方向電圧印加時に、空乏層（７３）におけるエネルギーバンドの障壁が大きくなりにくく、空乏層（７３）が広がりにくい。しかしながら、また、第２領域（６０）の第２不純物濃度が、第１領域（１６）の第１不純物濃度よりも高い。そのため、第２不純物濃度が第１不純物濃度と同等である場合に比べて、第２領域（６０）と第１領域（１６）との濃度差が比較的大きい。これにより、第２領域（６０）と第１領域（１６）との間のｐｎ接合部（６１）から第１領域（１６）側に、空乏層（７３）をより大きく広げることができる。したがって、空乏層（７３）におけるエネルギーバンドの障壁が大きくなりにくい条件でも、第２領域（６０）と第１領域（１６）との濃度差が比較的大きいので空乏層（７３）を大きく広げることができる。その結果、逆方向電圧印加時のリーク電流を効果的に抑制することができる。
［付記３－２］
前記ショットキー接合領域（２４）を取り囲むように前記第１領域（１６）の前記表層部に埋め込まれ、前記ショットキー接合領域（２４）を露出させる開口（２７）を中央部に有する平面視環状の埋め込み絶縁層（１８）をさらに含み、
前記第２領域（６０）は、平面視において、前記開口（２７）の内側領域および前記埋め込み絶縁層（１８）に重なるように形成されている、付記３－１に記載の半導体装置（１）。

この構成によれば、第２領域（６０）の一部が半導体チップ（４，１５）の厚さ方向において埋め込み絶縁層（１８）に対向しているため、逆方向電圧の印加時に、埋め込み絶縁層（１８）の周囲を空乏化することができる。これにより、埋め込み絶縁層（１８）に電界が集中することを抑制することができる。
［付記３－３］
前記第２領域（６０）は、平面視において、前記開口（２７）の周囲に沿って環状に形成されており、前記開口（２７）の前記内側領域に重なる内周部（６２）を含む、付記３－２に記載の半導体装置（１）。
［付記３－４］
前記第２領域（６０）は、平面視において、前記内周部（６２）の外側に形成されており、前記埋め込み絶縁層（１８）に重なる外周部（６３）を含む、付記３－３に記載の半導体装置（１）。
［付記３－５］
平面視において、前記第２領域（６０）の前記外周部（６３）は、前記第２領域（６０）の前記内周部（６２）の第１幅（Ｗ_６）よりも大きな第２幅（Ｗ_７）を有している、付記３－４に記載の半導体装置（１）。
［付記３－６］
前記第１幅（Ｗ_６）および前記第２幅（Ｗ_７）の少なくとも一方は、前記開口（２７）の周囲に沿って一定である、付記３－５に記載の半導体装置（１）。
［付記３－７］
前記第２領域（６０）は、平面視において、互いに平行に延びる一対の直線部（６５）と、前記一対の直線部（６５）の各端部を接続する一対の曲線部（６６）とを一体的に含む、付記３－３～付記３－６のいずれか一項に記載の半導体装置（１）。

この構成によれば、第２領域（６０）の長手方向の両端部が曲線状であるため、第２領域（６０）に電界が集中することを抑制することができる。
［付記３－８］
前記埋め込み絶縁層（１８）は、０．２μｍ以上０．４μｍ以下の厚さを有するシャロートレンチアイソレーション構造を有している、付記３－２～付記３－７のいずれか一項に記載の半導体装置（１）。
［付記３－９］
前記第１領域（１６）の前記表層部に形成され、前記埋め込み絶縁層（１８）によって前記ショットキー接合領域（２４）から分離されており、かつ前記第１不純物濃度よりも高い第３不純物濃度を有する第１導電型のカソードコンタクト領域（２５）をさらに含む、付記３－２～付記３－８のいずれか一項に記載の半導体装置（１）。
［付記３－１０］
前記第１不純物濃度が、１×１０^１６ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であり、
前記第２不純物濃度が、１×１０^１７ｃｍ^－３以上１×１０^１９ｃｍ^－３以下であり、
前記第３不純物濃度が、１×１０^１９ｃｍ^－３以上１×１０^２０ｃｍ^－３以下である、付記３－９に記載の半導体装置（１）。
［付記３－１１］
前記半導体チップ（４，１５）に形成され、前記ショットキー接合部（３９）を含むショットキーバリアダイオード（２００）を制御する集積回路素子（１３）を含む、付記３－１～付記３－１０のいずれか一項に記載の半導体装置（１）。

この構成によれば、前述のように、順方向電圧および基板電流を低く維持できるショットキーバリアダイオードの特性と、逆方向リーク電流特性を向上できるｐｎ接合ダイオードの特性とを両立することができる。その結果、順方向特性および逆方向特性の両方に優れる信頼性が高い集積回路（１３）を含む半導体装置（１）を提供することができる。
［付記３－１２］
前記半導体チップ（４，１５）は、ｐ型半導体基板（４，１５）を含み、
前記第１領域（１６）は、前記ｐ型半導体基板（４，１５）の表層部に選択的に形成されたｎ型領域（１６）を含む、付記３－１～付記３－１１のいずれか一項に記載の半導体装置（１）。

１ ：半導体装置
２ ：封止樹脂
３ ：ダイパッド
４ ：半導体チップ
５ ：導電接合材
６ ：リード端子
６Ａ ：第１リード端子
６Ｂ ：第２リード端子
６Ｃ ：第３リード端子
６Ｄ ：第４リード端子
６Ｅ ：第５リード端子
６Ｆ ：第６リード端子
６Ｇ ：第７リード端子
６Ｈ ：第８リード端子
７ ：導線
８ ：第１主面
９ ：第２主面
１０Ａ ：第１側面
１０Ｂ ：第２側面
１０Ｃ ：第３側面
１０Ｄ ：第４側面
１１ ：第１主面
１２ ：第２主面
１３ ：素子領域
１３Ａ ：ダイオード領域
１３Ｂ ：トランジスタ領域
１３Ｃ ：抵抗素子領域
１４ ：パッド
１５ ：半導体基板
１６ ：第１領域
１７ ：ベース領域
１８ ：埋め込み絶縁層
１９ ：トレンチ
２０ ：側面
２１ ：底面
２２ ：第１絶縁層
２３ ：第２絶縁層
２４ ：ショットキー接合領域
２５ ：コンタクト領域
２６ ：境界部
２７ ：内側開口
２８ ：直線部
２９ ：曲線部
３０ ：内周縁
３１ ：外周縁
３２ ：内周縁
３３ ：外側開口
３４ ：外周領域
３５ ：第１導電層
３６ ：第２導電層
３７ ：第１層
３８ ：第２層
３９ ：ショットキー接合部
４０ ：第２領域
４１ ：内周部
４２ ：外周部
４３ ：アノード領域
４４ ：直線部
４５ ：曲線部
４６ ：突出部
４７ ：第１部分
４８ ：第２部分
４９ ：内側面
５０ ：外側面
５１ ：開口
５２ ：第１マスク
５３ ：第１不純物イオン
５４ ：開口
５５ ：第２マスク
５６ ：第２不純物イオン
５７ ：空乏層
５８ ：ｐｎ接合部
６０ ：第２領域
６１ ：ｐｎ接合部
６２ ：内周部
６３ ：外周部
６４ ：アノード領域
６５ ：直線部
６６ ：曲線部
６７ ：中間領域
６８ ：第１部分
６９ ：第２部分
７０ ：開口
７１ ：第１マスク
７３ ：空乏層
１００ ：ショットキーバリアダイオード
２００ ：ショットキーバリアダイオード
Ｄ_１ ：深さ
Ｄ_２ ：深さ
Ｄ_３ ：深さ
Ｄ_４ ：深さ
Ｄ_５ ：深さ
Ｄ_６ ：距離
Ｉ_Ｆ ：順方向電流
Ｔ_１ ：厚さ
Ｗ_１ ：一定幅
Ｗ_２ ：一定幅
Ｗ_３ ：幅
Ｗ_４ ：幅
Ｗ_５ ：幅
Ｗ_６ ：幅
Ｗ_７ ：幅
Ｗ_８ ：幅
Ｘ ：第１方向
Ｙ ：第２方向

Claims (20)

1. 第１主面および前記第１主面の反対側の第２主面を有する半導体基板と、
   前記半導体基板の前記第１主面側の表層部に形成され、第１不純物濃度を有する第１導電型の第１領域と、
   前記半導体基板の前記第１主面上に形成され、前記第１領域の表層部の一部を含むショットキー接合領域との間にショットキー接合部を形成する第１導電層と、
   前記第１領域の前記表層部に形成され、前記第１不純物濃度よりも高い第２不純物濃度を有する第１導電型のコンタクト領域と、
   前記半導体基板の前記第１主面上に形成され、前記コンタクト領域に接続された第２導電層と、
   前記第１導電層の直下において前記第１領域に形成され、前記第１主面に対して前記コンタクト領域の第１深さよりも深い第２深さを有し、前記第１不純物濃度と同じであるか、または前記第１不純物濃度との差が２桁以内の値である第３不純物濃度を有する第２導電型の第２領域とを含む、半導体装置。
2. 前記第２領域は、前記ショットキー接合領域において前記第１導電層に接続され、かつ前記半導体基板の厚さ方向において前記第１主面から前記第２主面に向かって延びる第１接続領域を含み、
   前記第１接続領域は、前記第１不純物濃度と同じであるか、または前記第１不純物濃度との差が１桁以内の値である前記第３不純物濃度を有している、請求項１に記載の半導体装置。
3. 前記第１領域の前記表層部に埋め込まれ、前記第１深さよりも大きな厚さを有し、かつ前記ショットキー接合領域と前記コンタクト領域とを分離する埋め込み絶縁層をさらに含み、
   前記第１接続領域は、前記埋め込み絶縁層の厚さよりも大きな前記第２深さを有している、請求項２に記載の半導体装置。
4. 前記第１接続領域は、前記半導体基板の厚さ方向において前記第１主面から前記第２主面に向かって前記埋め込み絶縁層の側面に沿って形成された第１部分と、前記半導体基板の厚さ方向に交差する方向において前記第１部分から前記埋め込み絶縁層の底面に沿って形成され、前記埋め込み絶縁層の前記底面を前記第２主面側から覆う第２部分とを一体的に含む、請求項３に記載の半導体装置。
5. 前記半導体基板の厚さ方向に交差する方向において、前記第２部分は、前記第１部分の第１幅よりも広い第２幅を有している、請求項４に記載の半導体装置。
6. 前記埋め込み絶縁層の前記底面からの前記第１接続領域の第３深さは、前記埋め込み絶縁層の厚さよりも小さい、請求項３～５のいずれか一項に記載の半導体装置。
7. 前記第１接続領域の前記第２深さは、前記埋め込み絶縁層の厚さの２倍以下である、請求項３～６のいずれか一項に記載の半導体装置。
8. 前記第２領域は、前記ショットキー接合領域から前記第２主面側に離れるように前記第１領域に埋め込まれ、電気的にフローティングされたフローティング領域を含み、
   前記フローティング領域は、前記第１不純物濃度よりも高い前記第３不純物濃度を有している、請求項１に記載の半導体装置。
9. 前記第１領域の前記表層部に埋め込まれ、前記第１深さよりも大きな厚さを有し、かつ前記ショットキー接合領域と前記コンタクト領域とを分離する埋め込み絶縁層をさらに含み、
   前記フローティング領域は、前記埋め込み絶縁層から前記第２主面側に離れており、前記埋め込み絶縁層の厚さよりも大きな前記第２深さを有している、請求項８に記載の半導体装置。
10. 前記フローティング領域は、前記半導体基板の厚さ方向において前記ショットキー接合領域に対向する第１部分と、前記半導体基板の厚さ方向において前記埋め込み絶縁層に対向する第２部分とを一体的に含む、請求項９に記載の半導体装置。
11. 前記フローティング領域の前記第２深さは、前記埋め込み絶縁層の厚さの３倍以上である、請求項９または１０に記載の半導体装置。
12. 前記半導体基板に形成され、前記ショットキー接合部を含むショットキーバリアダイオードを制御する集積回路素子を含む、請求項１～１１のいずれか一項に記載の半導体装置。
13. 前記半導体基板は、ｐ型半導体基板を含み、
    前記第１領域は、前記ｐ型半導体基板の表層部に選択的に形成されたｎ型領域を含む、請求項１～１２のいずれか一項に記載の半導体装置。
14. 第１主面および前記第１主面の反対側の第２主面を有する半導体チップと、
    前記半導体チップの前記第１主面側の表層部に形成され、第１不純物濃度を有する第１導電型の第１領域と、
    前記半導体チップの前記第１主面上に形成され、前記第１領域の表層部の一部を含むショットキー接合領域との間にショットキー接合部を形成するアノード導電層と、
    前記半導体チップの前記第１主面上に形成され、前記第１領域に接続されたカソード導電層と、
    前記ショットキー接合領域から前記第２主面側に離れるように前記第１領域に埋め込まれ、前記半導体チップの厚さ方向において前記第１領域の一部を介して前記ショットキー接合領域に対向し、前記第１不純物濃度との差が２桁以内の値であり、かつ前記第１不純物濃度よりも高い第２不純物濃度を有する第２導電型の第２領域とを含む、半導体装置。
15. 前記ショットキー接合領域を取り囲むように前記第１領域の前記表層部に埋め込まれ、前記ショットキー接合領域を露出させる開口を中央部に有する平面視環状の埋め込み絶縁層をさらに含み、
    前記第２領域は、平面視において、前記開口の内側領域および前記埋め込み絶縁層に重なるように形成されている、請求項１４に記載の半導体装置。
16. 前記第２領域は、平面視において、前記開口の周囲に沿って環状に形成されており、前記開口の前記内側領域に重なる内周部を含む、請求項１５に記載の半導体装置。
17. 前記第２領域は、平面視において、前記内周部の外側に形成されており、前記埋め込み絶縁層に重なる外周部を含む、請求項１６に記載の半導体装置。
18. 平面視において、前記第２領域の前記外周部は、前記第２領域の前記内周部の第１幅よりも大きな第２幅を有している、請求項１７に記載の半導体装置。
19. 前記第１幅および前記第２幅の少なくとも一方は、前記開口の周囲に沿って一定である、請求項１８に記載の半導体装置。
20. 前記第２領域は、平面視において、互いに平行に延びる一対の直線部と、前記一対の直線部の各端部を接続する一対の曲線部とを一体的に含む、請求項１６～１９のいずれか一項に記載の半導体装置。

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