WO2020032204A1 - ＳｉＣ半導体装置 - Google Patents

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泰宏 川上
佑紀 中野
真弥 上野
成哉 中澤
沙和 春山
保徳 久津間
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ローム株式会社
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
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    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Definitions

  • the present invention relates to a SiC semiconductor device.
  • stealth dicing In recent years, a method of processing a SiC semiconductor wafer called stealth dicing has attracted attention.
  • stealth dicing method after a SiC semiconductor wafer is selectively irradiated with laser light, the SiC semiconductor wafer is cut along a portion irradiated with the laser light.
  • a SiC semiconductor wafer having relatively high hardness can be cut without using a cutting member such as a dicing blade, so that the manufacturing time can be reduced.
  • Patent Document 1 discloses a method of manufacturing a SiC semiconductor device using a stealth dicing method.
  • a plurality of rows of modified regions are formed on the entire side surfaces of the SiC semiconductor layer cut from the SiC semiconductor wafer.
  • the plurality of rows of modified regions extend along the tangent direction of the main surface of the SiC semiconductor layer, and are formed at intervals in the normal direction of the main surface of the SiC semiconductor layer.
  • the inventors of the present application are studying the use of a stealth dicing method for a structure in which an insulating layer is formed on a main surface of a SiC semiconductor wafer.
  • a conventional method for manufacturing a SiC semiconductor device is applied to this structure, after the modified layer is formed inside the SiC semiconductor wafer, the SiC semiconductor wafer is cut together with the insulating layer starting from the modified layer as a starting point.
  • the insulating layer Since the insulating layer has different physical properties from the SiC single crystal but does not have the modified layer, it is hard to be a starting point of cutting. Therefore, problems such as a decrease in the adhesion of the insulating layer and peeling of the insulating layer occur due to the impact at the time of cutting the SiC semiconductor wafer. This problem remains even in a SiC semiconductor device cut out from a SiC semiconductor wafer.
  • One embodiment of the present invention provides a SiC semiconductor device that can suppress peeling of an insulating layer in a structure in which an insulating layer is formed on a SiC semiconductor layer.
  • One embodiment of the present invention includes a SiC single crystal, and connects a first main surface as a device surface, a second main surface opposite to the first main surface, and the first main surface and the second main surface.
  • a SiC semiconductor layer having an insulating side surface, a main surface insulating layer including an insulating material, covering the first main surface of the SiC semiconductor layer, and having an insulating side surface connected to the side surface of the SiC semiconductor layer;
  • a boundary reforming layer formed over the side surface.
  • the boundary reforming layer as a starting point of cutting is formed over the SiC semiconductor layer and the main surface insulating layer. Therefore, when cutting out the SiC semiconductor device from the SiC semiconductor wafer, it is possible to suppress a decrease in the adhesive force of the main surface insulating layer, separation of the main surface insulating layer, and the like due to an impact when the SiC semiconductor wafer is cut. Therefore, it is possible to provide a SiC semiconductor device capable of suppressing separation of the main surface insulating layer.
  • FIG. 1 is a diagram showing a unit cell of a 4H—SiC single crystal applied to an embodiment of the present invention.
  • FIG. 2 is a plan view showing a silicon surface of the unit cell shown in FIG.
  • FIG. 3 is a perspective view of the SiC semiconductor device according to the first embodiment of the present invention viewed from one angle, and is a perspective view showing a first embodiment of the reforming line.
  • FIG. 4 is a perspective view of the SiC semiconductor device shown in FIG. 3 as viewed from another angle.
  • FIG. 5A is an enlarged view of the area VA shown in FIG.
  • FIG. 5B is an enlarged view of the area VB shown in FIG.
  • FIG. 6A is an enlarged view of a region VIA shown in FIG. FIG.
  • FIG. 6B is an enlarged view of a region VIB shown in FIG.
  • FIG. 7 is a plan view of the SiC semiconductor device shown in FIG.
  • FIG. 8 is a sectional view taken along the line VIII-VIII shown in FIG.
  • FIG. 9 is a perspective view showing a SiC semiconductor wafer used for manufacturing the SiC semiconductor device shown in FIG.
  • FIG. 10A is a cross-sectional view showing one example of the method for manufacturing the SiC semiconductor device shown in FIG.
  • FIG. 10B is a view showing a step after FIG. 10A.
  • FIG. 10C is a diagram showing a step after FIG. 10B.
  • FIG. 10D is a diagram showing a step after FIG. 10C.
  • FIG. 10E is a diagram showing a step after FIG. 10D.
  • FIG. 10F is a diagram showing a step after FIG. 10E.
  • FIG. 10G is a diagram showing a step after FIG. 10F.
  • FIG. 10H is a diagram showing a step after FIG. 10G.
  • FIG. 10I is a view showing a step after FIG. 10H.
  • FIG. 10J is a view showing a step after FIG. 10I.
  • FIG. 10K is a diagram showing a step after FIG. 10J.
  • FIG. 10L is a diagram showing a step after FIG. 10K.
  • FIG. 10M is a diagram showing a step after FIG. 10L.
  • FIG. 11 is a perspective view showing a semiconductor package in which the SiC semiconductor device shown in FIG. 3 is incorporated, through a sealing resin.
  • FIG. 11 is a perspective view showing a semiconductor package in which the SiC semiconductor device shown in FIG. 3 is incorporated, through a sealing resin.
  • FIG. 12A is a perspective view showing the SiC semiconductor device shown in FIG. 3, and is a perspective view showing a second embodiment of the reforming line.
  • FIG. 12B is a perspective view showing the SiC semiconductor device shown in FIG. 3, and is a perspective view showing a third embodiment of the reforming line.
  • FIG. 12C is a perspective view showing the SiC semiconductor device shown in FIG. 3 and is a perspective view showing a fourth embodiment of the reforming line.
  • FIG. 12D is a perspective view illustrating the SiC semiconductor device illustrated in FIG. 3 and is a perspective view illustrating a fifth embodiment of the reforming line.
  • FIG. 12E is a perspective view showing the SiC semiconductor device shown in FIG. 3, and is a perspective view showing a sixth embodiment of the reforming line.
  • FIG. 12A is a perspective view showing the SiC semiconductor device shown in FIG. 3, and is a perspective view showing a second embodiment of the reforming line.
  • FIG. 12B is a perspective view showing the SiC semiconductor device shown in FIG
  • FIG. 12F is a perspective view showing the SiC semiconductor device shown in FIG. 3, and is a perspective view showing a seventh embodiment of the reforming line.
  • FIG. 13 is a perspective view showing the SiC semiconductor device according to the second embodiment of the present invention, and is a perspective view showing a structure to which the reforming line according to the first embodiment is applied.
  • FIG. 14 is an enlarged view of a region XIV shown in FIG.
  • FIG. 15 is an enlarged view of the area XV shown in FIG.
  • FIG. 16 is a perspective view of the SiC semiconductor device according to the third embodiment of the present invention viewed from one angle, and is a perspective view showing a structure to which the reforming line according to the first embodiment is applied.
  • FIG. 17 is a perspective view of the SiC semiconductor device shown in FIG.
  • FIG. 18 is a plan view showing the SiC semiconductor device shown in FIG.
  • FIG. 19 is a plan view in which the resin layer is removed from FIG.
  • FIG. 20 is an enlarged view of region XX shown in FIG. 19 and is a diagram for explaining the structure of the first main surface of the SiC semiconductor layer.
  • FIG. 21 is a sectional view taken along the line XXI-XXI shown in FIG.
  • FIG. 22 is a sectional view taken along the line XXII-XXII shown in FIG.
  • FIG. 23 is an enlarged view of a region XXIII shown in FIG.
  • FIG. 24 is a sectional view taken along the line XXIV-XXIV shown in FIG.
  • FIG. 25 is an enlarged view of a region XXV shown in FIG.
  • FIG. 26 is a graph for explaining sheet resistance.
  • FIG. 27 is an enlarged view of a region corresponding to FIG. 20, and is an enlarged view showing the SiC semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 28 is a sectional view taken along the line XXVIII-XXVIII shown in FIG.
  • FIG. 29 is an enlarged view of a region corresponding to FIG. 23 and is an enlarged view showing the SiC semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 30 is an enlarged view of a region corresponding to FIG. 20, and is an enlarged view showing the SiC semiconductor device according to the sixth embodiment of the present invention.
  • FIG. 31 is a perspective view showing the SiC semiconductor device according to the seventh embodiment of the present invention, and is a perspective view showing a structure to which the reforming line according to the first embodiment is applied.
  • a hexagonal SiC (silicon carbide) single crystal is applied.
  • the hexagonal SiC single crystal has a plurality of polytypes including a 2H (Hexagonal) -SiC single crystal, a 4H-SiC single crystal, and a 6H-SiC single crystal according to the period of the atomic arrangement.
  • a 4H—SiC single crystal is applied in the embodiment of the present invention, but other polytypes are not excluded from the present invention.
  • FIG. 1 is a diagram showing a unit cell of 4H—SiC single crystal (hereinafter, simply referred to as “unit cell”) applied to the embodiment of the present invention.
  • FIG. 2 is a plan view showing a silicon surface of the unit cell shown in FIG.
  • the unit cell has a tetrahedral structure in which four C atoms are bonded to one Si atom in a tetrahedral arrangement (tetrahedral arrangement).
  • the unit cell has an atomic arrangement in which tetrahedral structures are stacked in four periods.
  • the unit cell has a regular hexagonal silicon surface, a regular hexagonal carbon surface, and a hexagonal prism structure having six side surfaces connecting the silicon surface and the carbon surface.
  • the silicon surface is a termination surface terminated by Si atoms.
  • Si atom is located at each of the six vertices of the regular hexagon, and one Si atom is located at the center of the regular hexagon.
  • the carbon surface is a terminal surface terminated by C atoms.
  • one C atom is located at each of the six vertices of the regular hexagon, and one C atom is located at the center of the regular hexagon.
  • the crystal plane of the unit cell is defined by four coordinate axes (a1, a2, a3, c) including the a1, a2, a3, and c axes.
  • the value of a3 of the four coordinate axes takes a value of-(a1 + a2).
  • a crystal plane of a 4H—SiC single crystal will be described with reference to a silicon plane as an example of a hexagonal terminal plane.
  • the a1 axis, a2 axis, and a3 axis are the arrangement directions of the closest Si atoms (hereinafter simply referred to as “nearest atom directions”) with respect to the Si atom located at the center in a plan view of the silicon surface viewed from the c axis. )).
  • the a1, a2, and a3 axes are set at an angle of 120 ° in accordance with the arrangement of Si atoms.
  • the c axis is set in the normal direction of the silicon surface with reference to the Si atom located at the center.
  • the silicon plane is a (0001) plane.
  • the carbon plane is the (000-1) plane.
  • the side surface of the hexagonal prism includes six crystal planes along the direction of the nearest atom in a plan view of the silicon surface viewed from the c-axis. More specifically, the side surface of the hexagonal prism includes six crystal planes each including two closest Si atoms in plan view of the silicon plane viewed from the c-axis.
  • the side surfaces of the unit cell are (1-100) plane, (0-110) plane, (-1010) plane, and (-1100) plane in the clockwise direction from the tip of the a1 axis when the silicon plane is viewed from the c axis.
  • Plane (01-10) plane and (10-10) plane.
  • the diagonal planes that do not pass through the center in the unit cell include six crystal planes along the intersecting direction that intersects the nearest atom direction in plan view of the silicon plane viewed from the c-axis. When viewed from the Si atom located at the center, the direction of intersection in the direction of the closest atom is orthogonal to the direction of the closest atom.
  • the diagonal plane that does not pass through the center in the unit cell more specifically includes six crystal planes each including two Si atoms that are not closest to each other.
  • the diagonal planes that do not pass through the center in the unit cell are (11-20) plane, (1-210) plane, (-2110) plane, and (-1-120) plane when the silicon plane is viewed from the c-axis. Plane, (-12-10) plane and (2-1-10) plane.
  • the crystal direction of the unit cell is defined by the normal direction of the crystal plane.
  • the normal direction of the (1-100) plane is the [1-100] direction.
  • the normal direction of the (0-110) plane is the [0-110] direction.
  • the normal direction of the (-1010) plane is the [-1010] direction.
  • the normal direction of the (-1100) plane is the [-1100] direction.
  • the normal direction of the (01-10) plane is the [01-10] direction.
  • the normal direction of the (10-10) plane is the [10-10] direction.
  • the normal direction of the (11-20) plane is the [11-20] direction.
  • the normal direction of the (1-210) plane is the [1-210] direction.
  • the normal direction of the (-2110) plane is the [-2110] direction.
  • the normal direction of the (-1-120) plane is the [-1-120] direction.
  • the normal direction of the (-12-10) plane is the [-12-10] direction.
  • the normal direction of the (2-1-10) plane is the [2-1-10] direction.
  • the hexagonal crystal is six-fold symmetric and has an equivalent crystal plane and an equivalent crystal direction every 60 °.
  • the (1-100), (0-110), (-1010), (-1100), (01-10), and (10-10) planes form equivalent crystal planes.
  • the (11-20) plane, (1-210) plane, (-2110) plane, (-1-120) plane, (-12-10) plane and (2-1-10) plane are equivalent.
  • a crystal plane is formed.
  • the [1-100] direction, [0-110] direction, [-1010] direction, [-1100] direction, [01-10] direction, and [10-10] direction form equivalent crystal directions. ing.
  • the [11-20] direction, [1-210] direction, [-2110] direction, [-1-120] direction, [-12-10] direction, and [2-1-10] direction are equivalent.
  • a crystal direction is formed.
  • the c axis is in the [0001] direction ([000-1] direction).
  • the a1 axis is in the [2-1-10] direction ([-2110] direction).
  • the a2 axis is the [-12-10] direction ([1-210] direction).
  • the a3 axis is in the [-1-120] direction ([11-20] direction).
  • [0001] direction and [000-1] direction are called c-axis.
  • the (0001) plane and the (000-1) plane are called a c-plane.
  • the [11-20] direction and the [-1-120] direction are referred to as the a-axis.
  • the (11-20) plane and the (-1-120) plane are referred to as an a-plane.
  • the [1-100] and [-1100] directions are referred to as the m-axis.
  • the (1-100) plane and the (-1100) plane are called m-planes.
  • FIG. 3 is a perspective view of the SiC semiconductor device 1 according to the first embodiment of the present invention viewed from one angle, and is a perspective view showing a first embodiment of the reforming lines 22A to 22D.
  • FIG. 4 is a perspective view of the SiC semiconductor device 1 shown in FIG. 3 as viewed from another angle.
  • FIG. 5A is an enlarged view of the area VA shown in FIG.
  • FIG. 5B is an enlarged view of the area VB shown in FIG.
  • FIG. 6A is an enlarged view of a region VIA shown in FIG.
  • FIG. 6B is an enlarged view of a region VIB shown in FIG.
  • FIG. 7 is a plan view of the SiC semiconductor device 1 shown in FIG.
  • FIG. 8 is a sectional view taken along the line VIII-VIII shown in FIG.
  • SiC semiconductor device 1 includes SiC semiconductor layer 2.
  • SiC semiconductor layer 2 includes a 4H—SiC single crystal as an example of a hexagonal SiC single crystal.
  • the SiC semiconductor layer 2 is formed in a rectangular chip shape.
  • the SiC semiconductor layer 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and side surfaces 5A, 5B, 5C, 5D connecting the first main surface 3 and the second main surface 4. are doing.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape (here, a square shape) in a plan view (hereinafter, simply referred to as “plan view”) viewed from the normal direction Z thereof.
  • the first main surface 3 is a device surface on which a functional device (semiconductor element) is formed.
  • the second main surface 4 is a ground surface having a grinding mark.
  • the side surfaces 5A to 5D are each formed of a smooth cleavage plane facing the crystal plane of the SiC single crystal. The side surfaces 5A to 5D do not have grinding marks.
  • the thickness TL of the SiC semiconductor layer 2 may be not less than 40 ⁇ m and not more than 200 ⁇ m. Even if the thickness TL is 40 ⁇ m to 60 ⁇ m, 60 ⁇ m to 80 ⁇ m, 80 ⁇ m to 100 ⁇ m, 100 ⁇ m to 120 ⁇ m, 120 ⁇ m to 140 ⁇ m, 140 ⁇ m to 160 ⁇ m, 160 ⁇ m to 180 ⁇ m, or 180 ⁇ m to 200 ⁇ m Good.
  • the thickness TL is preferably not less than 60 ⁇ m and not more than 150 ⁇ m.
  • the first main surface 3 and the second main surface 4 face the c-plane of the SiC single crystal in this form (in this embodiment).
  • the first main surface 3 faces the (0001) plane (silicon surface).
  • Second main surface 4 faces the (000-1) plane (carbon plane) of the SiC single crystal.
  • the first main surface 3 and the second main surface 4 have an off angle ⁇ inclined at an angle of 10 ° or less in the [11-20] direction with respect to the c-plane of the SiC single crystal.
  • the normal direction Z is inclined by an off angle ⁇ with respect to the c-axis ([0001] direction) of the SiC single crystal.
  • the off angle ⁇ may be 0 ° or more and 5.0 ° or less. Off angle ⁇ is 0 ° or more and 1.0 ° or less, 1.0 ° or more and 1.5 ° or less, 1.5 ° or more and 2.0 ° or less, 2.0 ° or more and 2.5 ° or less, 2.5 3.0 ° to 3.5 °, 3.5 ° to 4.0 °, 3.5 ° to 4.0 °, 4.0 ° to 4.5 °, or 4.5 ° to 4.5 °.
  • the angle may be set to a range of 0 ° or less.
  • the off angle ⁇ preferably exceeds 0 °.
  • the off angle ⁇ may be less than 4.0 °.
  • the off angle ⁇ may be set in a range from 3.0 ° to 4.5 °. In this case, it is preferable that the off-angle ⁇ is set in the range of 3.0 ° to 3.5 °, or 3.5 ° to 4.0 °.
  • the off angle ⁇ may be set in the range of 1.5 ° or more and 3.0 ° or less. In this case, it is preferable that the off-angle ⁇ is set in a range from 1.5 ° to 2.0 °, or from 2.0 ° to 2.5 °.
  • each of the side surfaces 5A to 5D may be 0.5 mm or more and 10 mm or less.
  • the surface areas of the sides 5A-5D are equal to one another in this configuration.
  • the surface area of the side surfaces 5A and 5C may be smaller than the surface area of the side surfaces 5B and 5D, or the side surfaces 5B and 5D. May be exceeded.
  • the side surface 5A and the side surface 5C extend along the first direction X and face each other in a second direction Y intersecting with the first direction X.
  • the side surfaces 5B and 5D extend along the second direction Y and face each other in the first direction X.
  • the second direction Y is more specifically a direction orthogonal to the first direction X.
  • the first direction X is set in the m-axis direction ([1-100] direction) of the SiC single crystal.
  • the second direction Y is set in the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the side surface 5A and the side surface 5C are formed by the a-plane of the SiC single crystal, and face each other in the a-axis direction.
  • the side surface 5A is formed by the ( ⁇ 1-120) plane of the SiC single crystal.
  • Side surface 5C is formed by the (11-20) plane of the SiC single crystal.
  • the side surface 5A and the side surface 5C form an inclined surface that is inclined with respect to the normal to the c-axis direction ([0001] direction) of the SiC single crystal with respect to the normal to the first main surface 3. You may.
  • the side surface 5A and the side surface 5C may be inclined at an angle corresponding to the off angle ⁇ with respect to the normal to the first main surface 3 when the normal to the first main surface 3 is set to 0 °. .
  • the angle corresponding to the off angle ⁇ may be equal to the off angle ⁇ , or may be an angle exceeding 0 ° and less than the off angle ⁇ .
  • the side surface 5B and the side surface 5D are formed by the m-plane of the SiC single crystal, and face each other in the m-axis direction.
  • Side surface 5B is formed by the (-1100) plane of the SiC single crystal.
  • Side surface 5D is formed by the (1-100) plane of the SiC single crystal.
  • the side surface 5B and the side surface 5D extend in a plane along the normal line of the first main surface 3. More specifically, the side surfaces 5B and 5D are formed substantially perpendicular to the first main surface 3 and the second main surface 4.
  • SiC semiconductor layer 2 has a stacked structure including n + -type SiC semiconductor substrate 6 and n-type SiC epitaxial layer 7.
  • the second main surface 4 of the SiC semiconductor layer 2 is formed by the SiC semiconductor substrate 6.
  • the first main surface 3 of the SiC semiconductor layer 2 is formed by the SiC epitaxial layer 7.
  • Side surfaces 5A to 5D of SiC semiconductor layer 2 are formed by SiC semiconductor substrate 6 and SiC epitaxial layer 7.
  • the n-type impurity concentration of SiC epitaxial layer 7 is lower than the n-type impurity concentration of SiC semiconductor substrate 6. More specifically, the n-type impurity concentration of SiC epitaxial layer 7 is lower than the n-type impurity concentration of SiC semiconductor substrate 6.
  • the n-type impurity concentration of SiC semiconductor substrate 6 may be not less than 1.0 ⁇ 10 18 cm ⁇ 3 and not more than 1.0 ⁇ 10 21 cm ⁇ 3 .
  • the n-type impurity concentration of SiC epitaxial layer 7 may be not less than 1.0 ⁇ 10 15 cm ⁇ 3 and not more than 1.0 ⁇ 10 18 cm ⁇ 3 .
  • the thickness TS of the SiC semiconductor substrate 6 may be 40 ⁇ m or more and 150 ⁇ m or less.
  • the thickness TS is 40 ⁇ m to 50 ⁇ m, 50 ⁇ m to 60 ⁇ m, 60 ⁇ m to 70 ⁇ m, 70 ⁇ m to 80 ⁇ m, 80 ⁇ m to 90 ⁇ m, 90 ⁇ m to 100 ⁇ m, 100 ⁇ m to 110 ⁇ m, 110 ⁇ m to 120 ⁇ m, 120 ⁇ m to 130 ⁇ m, It may be 130 ⁇ m or more and 140 ⁇ m or less, or 140 ⁇ m or more and 150 ⁇ m or less.
  • the thickness TS is preferably 40 ⁇ m or more and 130 ⁇ m or less. Since the current path is shortened by reducing the thickness of the SiC semiconductor substrate 6, the resistance value can be reduced.
  • the thickness TE of the SiC epitaxial layer 7 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness TE is 1 ⁇ m to 5 ⁇ m, 5 ⁇ m to 10 ⁇ m, 10 ⁇ m to 15 ⁇ m, 15 ⁇ m to 20 ⁇ m, 20 ⁇ m to 25 ⁇ m, 25 ⁇ m to 30 ⁇ m, 30 ⁇ m to 35 ⁇ m, 35 ⁇ m to 40 ⁇ m, 40 ⁇ m to 45 ⁇ m, Alternatively, it may be 45 ⁇ m or more and 50 ⁇ m or less.
  • the thickness TE is preferably 5 ⁇ m or more and 15 ⁇ m or less.
  • SiC semiconductor layer 2 includes active region 8 and outer region 9.
  • the active region 8 is a region where a Schottky barrier diode D as an example of a functional device is formed.
  • the active region 8 is formed at the center of the SiC semiconductor layer 2 with an interval from the side surfaces 5A to 5D of the SiC semiconductor layer 2 to an inner region in plan view.
  • the active region 8 is formed in a square shape having four sides parallel to the side surfaces 5A to 5D in plan view.
  • the outer region 9 is a region outside the active region 8.
  • the outer region 9 is formed in a region between the side surfaces 5A to 5D and the periphery of the active region 8.
  • the outer region 9 is formed in an endless shape (square ring in this embodiment) surrounding the active region 8 in plan view.
  • SiC semiconductor device 1 includes a main surface insulating layer 10 formed on first main surface 3.
  • Main surface insulating layer 10 selectively covers active region 8 and outer region 9.
  • the main surface insulating layer 10 may have a single-layer structure made of a silicon oxide (SiO 2 ) layer or a silicon nitride (SiN) layer.
  • Main surface insulating layer 10 may have a stacked structure including a silicon oxide layer and a silicon nitride layer.
  • the silicon oxide layer may be formed on the silicon nitride layer.
  • the silicon nitride layer may be formed on the silicon oxide layer.
  • main surface insulating layer 10 has a single-layer structure made of a silicon oxide layer.
  • the main surface insulating layer 10 has insulating side surfaces 11A, 11B, 11C and 11D exposed from the side surfaces 5A to 5D of the SiC semiconductor layer 2.
  • the insulating side surfaces 11A to 11D are continuous with the side surfaces 5A to 5D.
  • the insulating side surfaces 11A to 11D are formed flush with the side surfaces 5A to 5D.
  • the insulating side surfaces 11A to 11D are formed of cleavage planes.
  • the thickness of the main surface insulating layer 10 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the main surface insulating layer 10 may be 1 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 20 ⁇ m or less, 20 ⁇ m or more and 30 ⁇ m or less, 30 ⁇ m or more and 40 ⁇ m or less, or 40 ⁇ m or more and 50 ⁇ m or less.
  • SiC semiconductor device 1 includes first main surface electrode layer 12 formed on main surface insulating layer 10.
  • the first main surface electrode layer 12 is formed at the center of the SiC semiconductor layer 2 with an interval from the side surfaces 5A to 5D to the inner region in plan view.
  • SiC semiconductor device 1 includes a passivation layer 13 (insulating layer) formed on main surface insulating layer 10.
  • Passivation layer 13 may have a single-layer structure including a silicon oxide layer or a silicon nitride layer.
  • Passivation layer 13 may have a stacked structure including a silicon oxide layer and a silicon nitride layer.
  • the silicon oxide layer may be formed on the silicon nitride layer.
  • the silicon nitride layer may be formed on the silicon oxide layer.
  • the passivation layer 13 has a single-layer structure made of a silicon nitride layer.
  • the passivation layer 13 includes four side surfaces 14A, 14B, 14C, and 14D.
  • the side surfaces 14A to 14D of the passivation layer 13 are formed at intervals from the side surfaces 5A to 5D of the SiC semiconductor layer 2 to an inner region in plan view.
  • the passivation layer 13 exposes the periphery of the first main surface 3 in plan view.
  • the passivation layer 13 exposes the main surface insulating layer 10.
  • the passivation layer 13 includes a subpad opening 15 exposing a part of the first main surface electrode layer 12 as a pad region.
  • the subpad opening 15 is formed in a square shape having four sides parallel to the side surfaces 5A to 5D in plan view.
  • the thickness of the passivation layer 13 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the passivation layer 13 may be 1 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 20 ⁇ m or less, 20 ⁇ m or more and 30 ⁇ m or less, 30 ⁇ m or more and 40 ⁇ m or less, or 40 ⁇ m or more and 50 ⁇ m or less.
  • SiC semiconductor device 1 includes resin layer 16 (insulating layer) formed on passivation layer 13.
  • the resin layer 16 and the passivation layer 13 form one insulating laminated structure (insulating layer).
  • the resin layer 16 is indicated by hatching.
  • the resin layer 16 may contain a negative type or positive type photosensitive resin.
  • the resin layer 16 contains polybenzoxazole as an example of a positive type photosensitive resin.
  • the resin layer 16 may include polyimide as an example of a negative type photosensitive resin.
  • the resin layer 16 includes four resin side surfaces 17A, 17B, 17C, 17D.
  • the resin side surfaces 17A to 17D of the resin layer 16 are formed at intervals from the side surfaces 5A to 5D of the SiC semiconductor layer 2 to the inner region in plan view.
  • the resin layer 16 exposes the peripheral portion of the first main surface 3 in plan view.
  • the resin layer 16 exposes the main surface insulating layer 10 together with the passivation layer 13.
  • the resin side surfaces 17A to 17D of the resin layer 16 are formed flush with the side surfaces 14A to 14D of the passivation layer 13.
  • the resin side surfaces 17A to 17D of the resin layer 16 define dicing streets with the side surfaces 5A to 5D of the SiC semiconductor layer 2.
  • the side surfaces 14A to 14D of the passivation layer 13 also define dicing streets. According to the dicing street, it is not necessary to physically cut the resin layer 16 and the passivation layer 13 when cutting out the SiC semiconductor device 1 from one SiC semiconductor wafer. Thereby, SiC semiconductor device 1 can be smoothly cut out from one SiC semiconductor wafer. Further, the insulation distance from the side surfaces 5A to 5D can be increased.
  • the width of the dicing street may be 1 ⁇ m or more and 25 ⁇ m or less.
  • the width of the dicing street may be 1 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 15 ⁇ m or less, 15 ⁇ m or more and 20 ⁇ m or less, or 20 ⁇ m or more and 25 ⁇ m or less.
  • the resin layer 16 includes a pad opening 18 that exposes a part of the first main surface electrode layer 12 as a pad region.
  • the pad opening 18 is formed in a quadrangular shape having four sides parallel to the side surfaces 5A to 5D in plan view.
  • the pad opening 18 communicates with the sub pad opening 15.
  • the inner wall of the pad opening 18 is formed flush with the inner wall of the sub pad opening 15.
  • the inner wall of the pad opening 18 may be located on the side surfaces 5A to 5D with respect to the inner wall of the sub pad opening 15.
  • the inner wall of the pad opening 18 may be located in a region inside the SiC semiconductor layer 2 with respect to the inner wall of the sub pad opening 15.
  • the resin layer 16 may cover the inner wall of the subpad opening 15.
  • the thickness of the resin layer 16 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the resin layer 16 may be 1 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 20 ⁇ m or less, 20 ⁇ m or more and 30 ⁇ m or less, 30 ⁇ m or more and 40 ⁇ m or less, or 40 ⁇ m or more and 50 ⁇ m or less.
  • the SiC semiconductor device 1 includes a second main surface electrode layer 19 formed on the second main surface 4 of the SiC semiconductor layer 2.
  • the second main surface electrode layer 19 forms an ohmic contact with the second main surface 4 (SiC semiconductor substrate 6).
  • SiC semiconductor device 1 includes a plurality of reforming lines 22A to 22D (modified layers) formed on side surfaces 5A to 5D.
  • the reforming lines 22A to 22D include one or more (two or more layers, one layer in this embodiment) reforming lines 22A, one or more (two or more layers, one layer in this embodiment) reforming lines 22B, It includes one or more (two or more layers; one layer in this embodiment) reforming line 22C and one or more (two or more layers, one layer in this embodiment) reforming line 22D.
  • the reforming lines 22A to 22D are formed in a one-to-one correspondence with the side surfaces 5A to 5D.
  • the reforming line 22A is formed on the side surface 5A.
  • the reforming line 22B is formed on the side surface 5B.
  • the reforming line 22C is formed on the side surface 5C.
  • the reforming line 22D is formed on the side surface 5D.
  • the modified lines 22A to 22D include layered regions in which a part of the SiC single crystal forming the side surfaces 5A to 5D has been modified to have a property different from that of the SiC single crystal.
  • the modified lines 22A to 22D include regions in which the density, the refractive index, or the mechanical strength (crystal strength), or other physical properties are changed to properties different from those of the SiC single crystal.
  • the reforming lines 22A to 22D may include at least one of a melt-rehardened layer, a defect layer, a dielectric breakdown layer, and a refractive index change layer.
  • the melt-recured layer is a layer that is cured again after a part of the SiC semiconductor layer 2 is melted.
  • the defect layer is a layer including holes, cracks, and the like formed in the SiC semiconductor layer 2.
  • the dielectric breakdown layer is a layer in which a part of the SiC semiconductor layer 2 has been subjected to dielectric breakdown.
  • the refractive index change layer is a layer in which a part of the SiC semiconductor layer 2 has changed to a refractive index different from that of the SiC single crystal.
  • the reforming lines 22A to 22D extend in a belt shape along the tangential direction of the first main surface 3.
  • the tangent direction of the first main surface 3 is a direction orthogonal to the normal direction Z.
  • the tangential direction includes a first direction X (m-axis direction of the SiC single crystal) and a second direction Y (a-axis direction of the SiC single crystal).
  • the reforming line 22A is formed in a strip shape that extends linearly along the m-axis direction on the side surface 5A.
  • the reforming line 22B is formed in a band shape extending linearly along the a-axis direction on the side surface 5B.
  • the reforming line 22C is formed in a strip shape that extends linearly along the m-axis direction on the side surface 5C.
  • the reforming line 22D is formed in a strip shape that extends linearly along the a-axis direction on the side surface 5D.
  • the reforming lines 22A to 22D are formed at an interval from the first main surface 3 to the second main surface 4 side.
  • the reforming lines 22A to 22D expose the surface layer of the first main surface 3 from the side surfaces 5A to 5D.
  • the reforming lines 22A to 22D are formed at an interval from the second main surface 4 to the first main surface 3 side.
  • the reforming lines 22A to 22D expose the surface portion of the second main surface 4 from the side surfaces 5A to 5D.
  • the reforming lines 22A to 22D are formed in the middle of the SiC semiconductor substrate 6 in the thickness direction with respect to the normal direction Z.
  • the reforming lines 22A to 22D are formed at intervals from the boundary between the SiC semiconductor substrate 6 and the SiC epitaxial layer 7 to the second main surface 4 side.
  • the reforming lines 22A to 22D expose the SiC epitaxial layer 7 in the surface layer of the first main surface 3.
  • a stripe pattern extending in the tangential direction of the first main surface 3 is formed by the surface layer portion of the first main surface 3 and the surface layer portion of the second main surface 4 by the reforming lines 22A to 22D. I have.
  • the reforming line 22A and the reforming line 22B are connected at a corner connecting the side surface 5A and the side surface 5B.
  • the reforming line 22B and the reforming line 22C are connected at a corner connecting the side surface 5B and the side surface 5C.
  • the reforming line 22C and the reforming line 22D are connected at a corner connecting the side surface 5C and the side surface 5D.
  • the reforming line 22D and the reforming line 22A are connected at a corner connecting the side surface 5D and the side surface 5A.
  • the reforming lines 22A to 22D are integrally formed so as to surround the SiC semiconductor layer 2.
  • the reforming lines 22A to 22D form one endless (annular) reforming line surrounding the SiC semiconductor layer 2 on the side surfaces 5A to 5D.
  • the thickness TR of the modified lines 22A to 22D is preferably equal to or less than the thickness TL of the SiC semiconductor layer 2 (TR ⁇ TL). More preferably, the thickness TR of the reforming lines 22A to 22D is less than the thickness TS of the SiC semiconductor substrate 6 (TR ⁇ TS).
  • the thickness TR of the reforming lines 22A to 22D may be equal to or greater than the thickness TE of the SiC epitaxial layer 7 (TR ⁇ TE).
  • the thickness TR of the reforming line 22A, the thickness TR of the reforming line 22B, the thickness TR of the reforming line 22C, and the thickness TR of the reforming line 22D may be equal to or different from each other. You may.
  • the ratio TR / TL of the thickness TR of the modified lines 22A to 22D to the thickness TL of the SiC semiconductor layer 2 is preferably 0.1 or more and less than 1.0.
  • the ratio TR / TL is from 0.1 to 0.2, from 0.2 to 0.4, from 0.4 to 0.6, from 0.6 to 0.8, or from 0.8 to 1. It may be less than zero.
  • the ratio TR / TL is 0.1 to 0.2, 0.2 to 0.3, 0.3 to 0.4, 0.4 to 0.5, 0.5 to 0.6. , 0.6 to 0.7, 0.7 to 0.8, 0.8 to 0.9, or 0.9 to less than 1.0.
  • the ratio TR / TL is preferably 0.2 or more and 0.5 or less.
  • the ratio TR / TS of the thickness TR of the modified lines 22A to 22D to the thickness TS of the SiC semiconductor substrate 6 is more preferably 0.1 or more and less than 1.0.
  • the ratio TR / TS is from 0.1 to 0.2, from 0.2 to 0.4, from 0.4 to 0.6, from 0.6 to 0.8, or from 0.8 to 1. It may be less than zero.
  • the ratio TR / TS is 0.1 to 0.2, 0.2 to 0.3, 0.3 to 0.4, 0.4 to 0.5, 0.5 to 0.6. , 0.6 to 0.7, 0.7 to 0.8, 0.8 to 0.9, or 0.9 to less than 1.0.
  • the ratio TR / TS is preferably 0.2 or more and 0.5 or less.
  • reforming line 22A includes a plurality of a-plane reforming sections 28 (reforming sections).
  • the reforming line 22A is formed by an aggregate of a plurality of a-plane reforming sections 28.
  • the plurality of a-plane modified portions 28 are portions where the SiC single crystal exposed from the side surface 5A has been modified to have properties different from those of the SiC single crystal.
  • the area around the a-plane modified portion 28 on the side surface 5A may be modified to have properties different from those of the SiC single crystal.
  • the plurality of a-plane modified portions 28 connect one end 28a located on the first main surface 3 side, the other end 28b located on the second main surface 4 side, and one end 28a and the other end 28b. Each includes a connection portion 28c.
  • the plurality of a-plane modified portions 28 are each formed in a linear shape extending in the normal direction Z. Thereby, the plurality of a-plane modified portions 28 are formed in a stripe shape as a whole.
  • the plurality of a-plane modified portions 28 may include a plurality of a-plane modified portions 28 formed in a tapered shape in which the width in the m-axis direction decreases from the one end 28a to the other end 28b.
  • the plurality of a-plane modified portions 28 are formed at intervals in the m-axis direction so as to face each other in the m-axis direction.
  • the plurality of a-plane modified portions 28 may overlap each other in the m-axis direction.
  • a band-like region extending in the m-axis direction is formed by a line connecting one end portions 28a of the plurality of a-plane modified portions 28 and a line connecting the other end portions 28b of the plurality of a-plane modified portions 28.
  • the reforming line 22A is formed by this band-shaped region.
  • the plurality of a-plane modified portions 28 may be formed with cutouts formed by cutting the side surface 5A.
  • the plurality of a-plane modified portions 28 may respectively form recesses that are recessed from the side surface 5A in the a-axis direction.
  • the plurality of a-plane modified portions 28 may be formed in a dot shape (dot shape) according to the length in the normal direction Z or the width in the m-axis direction.
  • the pitch PR between the central portions of the plurality of a-plane modified portions 28 adjacent to each other may be more than 0 ⁇ m and 20 ⁇ m or less.
  • the pitch PR may be more than 0 ⁇ m and 5 ⁇ m or less, 5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 15 ⁇ m or less, or 15 ⁇ m or more and 20 ⁇ m or less.
  • the width WR of each a-plane modified portion 28 may be more than 0 ⁇ m and 20 ⁇ m or less.
  • the width WR may be more than 0 ⁇ m and 5 ⁇ m or less, 5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 15 ⁇ m or less, or 15 ⁇ m or more and 20 ⁇ m or less.
  • the reforming line 22C has the same structure as the reforming line 22A except that it is formed on the side surface 5C.
  • the description of the reforming line 22A is applied mutatis mutandis to the description of the reforming line 22C by replacing “side surface 5A” with “side surface 5C”.
  • reforming line 22D includes a plurality of m-plane reforming sections 29 (reforming sections).
  • the reforming line 22D is formed by an aggregate of a plurality of m-plane reforming sections 29.
  • the plurality of m-plane modified portions 29 are portions where the SiC single crystal exposed from the side surface 5D has been modified to have properties different from those of the SiC single crystal.
  • the area around each m-plane modified portion 29 on the side surface 5D may be modified to have a property different from that of the SiC single crystal.
  • the plurality of m-plane modifying portions 29 connect one end 29a located on the first main surface 3 side, the other end 29b located on the second main surface 4 side, and one end 29a and the other end 29b. It includes a connection portion 29c.
  • the plurality of m-plane modified portions 29 are each formed in a linear shape extending in the normal direction Z. Thereby, the plurality of m-plane modified portions 29 are formed in a stripe shape as a whole.
  • the plurality of m-plane reforming sections 29 may include a plurality of m-plane reforming sections 29 formed in a tapered shape in which the width in the a-axis direction decreases from the one end 29a side to the other end 29b side.
  • the plurality of m-plane reforming portions 29 are formed at intervals in the a-axis direction so as to face each other in the a-axis direction.
  • the plurality of m-plane reforming sections 29 may overlap each other in the a-axis direction.
  • a band-like region extending in the a-axis direction is formed by a line connecting one end portions 29a of the plurality of m-plane modified portions 29 and a line connecting the other end portions 29b of the plurality of m-plane modified portions 29.
  • the reforming line 22D is formed by this band-shaped region.
  • the plurality of m-plane reforming portions 29 may each have a cutout formed by cutting out the side surface 5D.
  • the plurality of m-plane modified portions 29 may form recesses that are recessed from the side surface 5D toward the m-axis direction.
  • the plurality of m-plane modified portions 29 may be formed in a dot shape (dot shape) according to the length in the normal direction Z or the width in the a-axis direction.
  • the pitch PR between the central portions of the plurality of m-plane modified portions 29 adjacent to each other may be 0 ⁇ m or more and 20 ⁇ m or less.
  • the pitch PR may be 0 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 15 ⁇ m or less, or 15 ⁇ m or more and 20 ⁇ m or less.
  • the width WR of each m-plane reforming section 29 may be more than 0 ⁇ m and 20 ⁇ m or less.
  • the width WR may be more than 0 ⁇ m and 5 ⁇ m or less, 5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 15 ⁇ m or less, or 15 ⁇ m or more and 20 ⁇ m or less.
  • the reforming line 22B has the same structure as the reforming line 22D except that it is formed on the side surface 5B.
  • the description of the reforming line 22D is applied mutatis mutandis to the description of the reforming line 22B by replacing "side surface 5D" with "side surface 5B".
  • SiC semiconductor device 1 has a plurality of boundaries formed on side surfaces 5A to 5D of SiC semiconductor layer 2 and insulating side surfaces 11A to 11D of main surface insulating layer 10. Includes reforming lines 30A-30D (boundary reforming layer).
  • the boundary reforming lines 30A to 30D are formed across the side surfaces 5A to 5D and the insulating side surfaces 11A to 11D.
  • the boundary reforming lines 30A to 30D are formed across the side surfaces 5A to 5D and the insulating side surfaces 11A to 11D, avoiding the passivation layer 13 and the resin layer 16. That is, the boundary reforming lines 30A to 30D are not formed in the passivation layer 13 and the resin layer 16.
  • the boundary reforming lines 30A to 30D have one or more (two or more layers, one layer in this embodiment) boundary reforming lines 30A, and one or more (two or more layers, one layer in this embodiment) boundary reforming lines.
  • Line 30B includes one or more (two or more layers, one layer in this embodiment) boundary reforming line 30C and one or more layers (two or more layers, one layer in this embodiment) boundary reforming line 30D.
  • the boundary reforming lines 30A to 30D are formed in a one-to-one correspondence with the boundary regions between the side surfaces 5A to 5D and the insulating side surfaces 11A to 11D.
  • the boundary reforming line 30A is formed in a boundary region between the side surface 5A and the insulating side surface 11A.
  • the boundary reforming line 30B is formed in a boundary region between the side surface 5B and the insulating side surface 11B.
  • the boundary reforming line 30C is formed in a boundary region between the side surface 5C and the insulating side surface 11C.
  • the boundary reforming line 30D is formed in a boundary region between the side surface 5D and the insulating side surface 11D.
  • the boundary reforming lines 30A to 30D are located on the first main surface 3 side with respect to the reforming lines 22A to 22D.
  • the boundary reforming lines 30A to 30D face the reforming lines 22A to 22D along the normal direction Z.
  • the boundary reforming lines 30A to 30D are formed at intervals from the reforming lines 22A to 22D.
  • the boundary reforming lines 30A to 30D may overlap the reforming lines 22A to 22D.
  • the boundary reforming lines 30A to 30D may be connected to the reforming lines 22A to 22D.
  • boundary reforming lines 30A to 30D may be formed integrally with the reforming lines 22A to 22D.
  • boundary reforming lines 30A to 30D serving as the reforming lines 22A to 22D may be formed.
  • boundary modification lines 30A to 30D extend from a boundary region between side surfaces 5A to 5D and insulating side surfaces 11A to 11D to a middle part in the thickness direction of SiC semiconductor layer 2 (SiC semiconductor substrate 6). You may.
  • the boundary reforming lines 30A to 30D extend in a belt shape along the tangential direction of the first main surface 3.
  • the boundary reforming lines 30A to 30D extend in parallel with the reforming lines 22A to 22D.
  • the boundary reforming line 30A is formed in a strip shape extending linearly along the m-axis direction on the side surface 5A and the insulating side surface 11A.
  • the boundary reforming line 30B is formed in a strip shape that extends linearly along the a-axis direction on the side surface 5B and the insulating side surface 11B.
  • the boundary reforming line 30C is formed in a band shape extending linearly along the m-axis direction on the side surface 5C and the insulating side surface 11C.
  • the boundary reforming line 30D is formed in a strip shape extending linearly along the a-axis direction on the side surface 5D and the insulating side surface 11D.
  • the boundary reforming lines 30A to 30D include a first region 31 on the side surfaces 5A to 5D and a second region 32 on the insulating side surfaces 11A to 11D.
  • the first region 31 includes a layered region in which a part of the SiC single crystal forming the side surfaces 5A to 5D is modified to have a property different from that of the SiC single crystal.
  • the second region 32 includes a layered region in which a part of the insulating material forming the insulating side surfaces 11A to 11D is modified to have a property different from that of the insulating material.
  • the second area 32 is continuous with the first area 31. Further, the second region 32 is integral with the first region 31.
  • the second region 32 may be in close contact with, fixed to, welded to, and / or welded to the first region 31.
  • the first region 31 includes a region whose density, refractive index, or mechanical strength (crystal strength) or other physical properties have been modified to be different from those of the SiC single crystal.
  • the first region 31 may include at least one of a melt-rehardened layer, a defect layer, a dielectric breakdown layer, and a refractive index change layer.
  • the melt-recured layer is a layer that is cured again after a part of the SiC semiconductor layer 2 is melted.
  • the defect layer is a layer including holes, cracks, and the like formed in the SiC semiconductor layer 2.
  • the dielectric breakdown layer is a layer in which a part of the SiC semiconductor layer 2 has been subjected to dielectric breakdown.
  • the refractive index change layer is a layer in which a part of the SiC semiconductor layer 2 has changed to a refractive index different from that of the SiC single crystal.
  • the second region 32 includes a region in which the density, refractive index, mechanical strength (crystal strength), or other physical properties have been modified to be different from those of the insulating material of the main surface insulating layer 10.
  • the second region 32 may include at least one of a melt-hardened layer, a defect layer, a dielectric breakdown layer, and a refractive index change layer.
  • the melt-recured layer is a layer that is cured again after a part of the main surface insulating layer 10 is melted.
  • the defect layer is a layer including holes, cracks, and the like formed in the main surface insulating layer 10.
  • the dielectric breakdown layer is a layer in which a part of the main surface insulating layer 10 has been subjected to dielectric breakdown.
  • the refractive index changing layer is a layer in which a part of the main surface insulating layer 10 has changed to a different refractive index from the insulating material of the main surface insulating layer 10.
  • the first regions 31 of the boundary reforming lines 30A to 30D are formed at intervals from the reforming lines 22A to 22D toward the first main surface 3 side.
  • the first region 31 is formed at a distance from the boundary region between the SiC semiconductor substrate 6 and the SiC epitaxial layer 7 toward the first main surface 3.
  • First region 31 a part of the SiC epitaxial layer 7 is exposed from the side surfaces 5A to 5D.
  • First region 31 may be formed in both SiC semiconductor substrate 6 and SiC epitaxial layer 7 across the boundary region between SiC semiconductor substrate 6 and SiC epitaxial layer 7. In this case, the first region 31 may overlap the reforming lines 22A to 22D.
  • the first region 31 of the boundary reforming line 30A and the first region 31 of the boundary reforming line 30B are connected at a corner connecting the side surface 5A and the side surface 5B.
  • the first region 31 of the boundary reforming line 30B and the first region 31 of the boundary reforming line 30C are continuous at a corner connecting the side surface 5B and the side surface 5C.
  • the first region 31 of the boundary reforming line 30C and the first region 31 of the boundary reforming line 30D are continuous at a corner connecting the side surface 5C and the side surface 5D.
  • the first region 31 of the boundary reforming line 30D and the first region 31 of the boundary reforming line 30A are continuous at a corner connecting the side surface 5D and the side surface 5A.
  • the first regions 31 of the boundary reforming lines 30A to 30D are integrally formed so as to surround the SiC semiconductor layer 2. That is, the first regions 31 of the boundary reforming lines 30A to 30D form one endless (annular) reforming line surrounding the SiC semiconductor layer 2 on the side surfaces 5A to 5D.
  • the second regions 32 of the boundary reforming lines 30A to 30D are formed with a space from the main surface of the main surface insulating layer 10 to the SiC semiconductor layer 2 side. Thereby, the second region 32 exposes the surface layer portion of the main surface of the main surface insulating layer 10 from the insulating side surfaces 11A to 11D.
  • the second region 32 may be formed over the entire area of the insulating side surfaces 11A to 11D.
  • the second region 32 of the boundary reforming line 30A and the second region 32 of the boundary reforming line 30B are continuous at a corner connecting the insulating side surface 11A and the insulating side surface 11B.
  • the second region 32 of the boundary reforming line 30B and the second region 32 of the boundary reforming line 30C are continuous at a corner connecting the insulating side surface 11B and the insulating side surface 11C.
  • the second region 32 of the boundary reforming line 30C and the second region 32 of the boundary reforming line 30D are connected at a corner connecting the insulating side surface 11C and the insulating side surface 11D.
  • the second region 32 of the boundary reforming line 30D and the second region 32 of the boundary reforming line 30A are continuous at a corner connecting the insulating side surface 11D and the insulating side surface 11A.
  • the second regions 32 of the boundary reforming lines 30A to 30D are integrally formed so as to surround the main surface insulating layer 10. That is, the second regions 32 of the boundary reforming lines 30A to 30D form one endless (annular) boundary reforming line surrounding the main surface insulating layer 10 on the insulating side surfaces 11A to 11D.
  • the thickness TRB of the boundary reforming lines 30A to 30D in the normal direction Z is preferably smaller than the thickness TS of the SiC semiconductor substrate 6 (TRB ⁇ TS).
  • the thickness TRB of the boundary reforming lines 30A to 30D may be equal to or less than the thickness TR of the reforming lines 22A to 22D (TRB ⁇ TR).
  • the thickness TRB of the boundary modification lines 30A to 30D may be equal to or less than the thickness TE of the SiC epitaxial layer 7 (TRB ⁇ TE).
  • the thickness TRB of the boundary reforming line 30A, the thickness TRB of the boundary reforming line 30B, the thickness TRB of the boundary reforming line 30C, and the thickness TRB of the boundary reforming line 30D may be equal to each other. May be different from each other.
  • the ratio TRB / TL of the thickness TRB of the boundary modification lines 30A to 30D to the thickness TL of the SiC semiconductor layer 2 may be 0.01 or more and less than 1.0.
  • the ratio TRB / TL is 0.01 or more and 0.02 or less, 0.02 or more and 0.04 or less, 0.04 or more and 0.06 or less, 0.06 or more and 0.08 or less, and 0.08 or more and 0.1 or less. It may be.
  • the ratio TRB / TL is from 0.1 to 0.2, from 0.2 to 0.4, from 0.4 to 0.6, from 0.6 to 0.8, or from 0.8 to 1. It may be less than zero.
  • boundary reforming line 30A includes a plurality of a-plane boundary reforming portions 33 (boundary reforming portions) crossing a boundary region between SiC semiconductor layer 2 and main surface insulating layer 10.
  • the boundary reforming line 30A is formed by an aggregate of a plurality of a-plane boundary reforming sections 33.
  • the plurality of a-plane boundary reforming portions 33 are configured such that the SiC single crystal exposed from the side surface 5A is modified into a property different from that of the SiC single crystal, and the insulating material exposed from the insulating side surface 11A is modified into a property different from the insulating material. It is a quality part.
  • the area around the a-plane boundary reforming portion 33 on the side surface 5A may be modified to have properties different from those of the SiC single crystal.
  • the region around each a-plane boundary reforming portion 33 on the insulating side surface 11A may be modified to have a property different from the insulating material of the main surface insulating layer 10.
  • the plurality of a-plane boundary reforming portions 33 include one end 33a located on the main surface insulating layer 10, the other end 33b located on the SiC semiconductor layer 2, and a connection connecting the one end 33a and the other end 33b. 33c respectively.
  • the connection portion 33c connects one end 33a and the other end 33b across a boundary region between the SiC semiconductor layer 2 and the main surface insulating layer 10.
  • the plurality of a-plane boundary reforming portions 33 are each formed in a linear shape extending in the normal direction Z. Thereby, the plurality of a-plane boundary reforming portions 33 are formed in a stripe shape as a whole.
  • the plurality of a-plane boundary reforming sections 33 may include the plurality of a-plane boundary reforming sections 33 formed in a tapered shape in which the width in the m-axis direction decreases from the one end 33a side to the other end 33b side. Good.
  • the plurality of a-plane boundary reforming portions 33 are formed at intervals in the m-axis direction so as to face each other in the m-axis direction.
  • the plurality of a-plane boundary reforming portions 33 may overlap each other in the m-axis direction.
  • a band-shaped region extending in the m-axis direction is formed by a line connecting one end 33a of the plurality of a-plane boundary reforming sections 33 and a line connecting the other end 33b of the plurality of a-plane boundary reforming sections 33.
  • the boundary reforming line 30A is formed by this band-shaped region.
  • the plurality of a-plane boundary reforming portions 33 may be formed with cutouts formed by cutting out the side surface 5A and the insulating side surface 11A.
  • the plurality of a-plane boundary reforming portions 33 may form recesses recessed in the a-axis direction from the side surface 5A and the insulating side surface 11A.
  • the plurality of a-plane boundary modification portions 33 may be formed in a dot shape (dot shape) according to the length in the normal direction Z or the width in the m-axis direction.
  • the pitch PRB between the central portions of the plurality of a-plane boundary reforming portions 33 adjacent to each other may be more than 0 ⁇ m and 20 ⁇ m or less.
  • the pitch PRB may be more than 0 ⁇ m and 5 ⁇ m or less, 5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 15 ⁇ m or less, or 15 ⁇ m or more and 20 ⁇ m or less.
  • the width WRB of each a-plane boundary modification portion 33 may be more than 0 ⁇ m and 20 ⁇ m or less.
  • the width WRB may be more than 0 ⁇ m and 5 ⁇ m or less, 5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 15 ⁇ m or less, or 15 ⁇ m or more and 20 ⁇ m or less.
  • the boundary reforming line 30C has the same structure as the boundary reforming line 30A, except that the boundary reforming line 30C is formed on the side surface 5C and the insulating side surface 11C.
  • the description of the boundary reforming line 30A is applied mutatis mutandis to the description of the boundary reforming line 30C by replacing “the side surface 5A” and “the insulating side surface 11A” with “the side surface 5C” and “the insulating side surface 11C", respectively.
  • boundary reforming line 30D includes a plurality of m-plane boundary reforming portions 34 (boundary reforming portions) that cross the boundary region between SiC semiconductor layer 2 and main surface insulating layer 10.
  • the boundary reforming line 30D is formed by an aggregate of a plurality of m-plane boundary reforming sections 34.
  • the plurality of m-plane boundary reforming portions 34 are configured such that the SiC single crystal exposed from the side surface 5D is modified into a property different from that of the SiC single crystal, and the insulating material exposed from the insulating side surface 11D is modified into a property different from the insulating material. It is a quality part.
  • a region around each m-plane boundary reforming portion 34 on the side surface 5D may be modified to have a property different from that of the SiC single crystal.
  • the region around each m-plane boundary reforming portion 34 on the insulating side surface 11D may be modified to have a property different from the insulating material of the main surface insulating layer 10.
  • the plurality of m-plane boundary modification portions 34 include one end 34a located on the SiC semiconductor layer 2, the other end 34b located on the main surface insulating layer 10, and a connection portion connecting the one end 34a and the other end 34b. 34c.
  • the connecting portion 34c connects the one end 34a and the other end 34b across a boundary region between the SiC semiconductor layer 2 and the main surface insulating layer 10.
  • the plurality of m-plane boundary reforming portions 34 are each formed in a linear shape extending in the normal direction Z. Thereby, the plurality of m-plane boundary modification portions 34 are formed in a stripe shape as a whole.
  • the plurality of m-plane boundary reforming portions 34 may include the plurality of m-plane boundary reforming portions 34 formed in a tapered shape in which the width in the m-axis direction decreases from the one end 34a to the other end 34b. Good.
  • the plurality of m-plane boundary reforming portions 34 are formed at intervals in the a-axis direction so as to face each other in the a-axis direction.
  • the plurality of m-plane boundary reforming portions 34 may overlap each other in the a-axis direction.
  • a band-shaped region extending in the a-axis direction is formed by a line connecting one end portions 34a of the plurality of m-plane boundary reforming portions 34 and a line connecting the other end portions 34b of the plurality of m-plane boundary reforming portions 34.
  • the boundary reforming line 30D is formed by this band-shaped region.
  • the plurality of m-plane boundary reforming portions 34 may be formed with cutouts formed by cutting out the side surface 5D and the insulating side surface 11D.
  • the plurality of m-plane boundary modification portions 34 may form recesses that are recessed in the m-axis direction from the side surface 5D and the insulating side surface 11D.
  • the plurality of m-plane boundary modification portions 34 may be formed in a dot shape (dot shape) according to the length in the normal direction Z or the width in the a-axis direction.
  • the pitch PRB between the central portions of the plurality of m-plane boundary modification portions 34 adjacent to each other may be more than 0 ⁇ m and 20 ⁇ m or less.
  • the pitch PRB may be more than 0 ⁇ m and 5 ⁇ m or less, 5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 15 ⁇ m or less, or 15 ⁇ m or more and 20 ⁇ m or less.
  • the width WRB of each m-plane boundary reforming portion 34 may be more than 0 ⁇ m and 20 ⁇ m or less.
  • the width WRB may be more than 0 ⁇ m and 5 ⁇ m or less, 5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 15 ⁇ m or less, or 15 ⁇ m or more and 20 ⁇ m or less.
  • the boundary reforming line 30B has the same structure as the boundary reforming line 30D, except that the boundary reforming line 30B is formed on the side surface 5B and the insulating side surface 11B.
  • the description of the boundary reforming line 30D is applied mutatis mutandis to the description of the boundary reforming line 30B by replacing the "side surface 5D” and “insulating side surface 11D” with “side surface 5B” and “insulating side surface 11B", respectively.
  • the boundary reforming lines 30A to 30D are fixed to the side surfaces 5A to 5D and the insulating side surfaces 11A to 11D.
  • the insulating side surfaces 11A to 11D are fixed to the side surfaces 5A to 5D by the boundary reforming lines 30A to 30D.
  • peeling of the main surface insulating layer 10 can be appropriately suppressed.
  • the SiC semiconductor device 1 preferably includes a fixing layer formed by the boundary reforming lines 30A to 30D and fixing the side surfaces 5A to 5D and the insulating side surfaces 11A to 11D.
  • the fixing layer may include a welding layer welded to the side surfaces 5A to 5D and the insulating side surfaces 11A to 11D.
  • the fixing layer may include an insulating weld where the insulating material melted from main surface insulating layer 10 is welded to side surfaces 5A to 5D.
  • the insulation weld includes a melt-hardened layer of insulation material.
  • the insulation weld may be an insulation weld.
  • the fixing layer may include a SiC welded portion in which the SiC single crystal melted from the SiC semiconductor layer 2 is welded to the insulating side surfaces 11A to 11D.
  • the SiC weld includes a melt-hardened layer of a SiC single crystal.
  • the SiC weld may be a SiC weld.
  • the anchoring layer may include both an insulation weld and a SiC weld.
  • the fixed layer may be formed by the first region 31 and the second region 32 of the boundary reforming lines 30A to 30D.
  • the fixed layer may be formed by the a-plane boundary modification part 33 and the m-plane boundary modification part 34.
  • the fixed layer may include part or all of the boundary reforming lines 30A to 30D.
  • SiC semiconductor device 1 includes n-type diode region 35 formed in the surface portion of first main surface 3 in active region 8.
  • diode region 35 is formed at the center of first main surface 3.
  • the diode region 35 may be formed in a square shape having four sides parallel to the side surfaces 5A to 5D in plan view.
  • the diode region 35 is formed using a part of the SiC epitaxial layer 7.
  • the n-type impurity concentration of diode region 35 is equal to the n-type impurity concentration of SiC epitaxial layer 7.
  • the n-type impurity concentration of diode region 35 may be equal to or higher than the n-type impurity concentration of SiC epitaxial layer 7. That is, the diode region 35 may be formed by introducing an n-type impurity into the surface portion of the SiC epitaxial layer 7.
  • SiC semiconductor device 1 includes ap + -type guard region 36 formed in a surface layer portion of first main surface 3 in outer region 9.
  • the guard region 36 is formed in a band shape extending along the diode region 35 in a plan view. More specifically, the guard region 36 is formed in an endless shape surrounding the diode region 35 in a plan view.
  • the guard region 36 is formed in a square ring (more specifically, a square ring or a ring with a chamfered corner).
  • the guard region 36 is formed as a guard ring region.
  • the diode region 35 is defined by the guard region 36 in this embodiment.
  • the active area 8 is defined by the guard area 36.
  • the p-type impurity in the guard region 36 may not be activated.
  • the guard region 36 is formed as a non-semiconductor region.
  • the p-type impurity of the guard region 36 may be activated.
  • the guard region 36 is formed as a p-type semiconductor region.
  • the main surface insulating layer 10 includes the diode opening 37 exposing the diode region 35.
  • the diode opening 37 exposes the inner periphery of the guard region 36 in addition to the diode region 35.
  • the diode opening 37 may be formed in a square shape having four sides parallel to the side surfaces 5A to 5D in plan view.
  • the first main surface electrode layer 12 enters the diode opening 37 from above the main surface insulating layer 10.
  • First main surface electrode layer 12 is electrically connected to diode region 35 in diode opening 37. More specifically, the first main surface electrode layer 12 forms a Schottky junction with the diode region 35. As a result, a Schottky barrier diode D having the first main surface electrode layer 12 as an anode and the diode region 35 as a cathode is formed.
  • the passivation layer 13 and the resin layer 16 described above are formed on the main surface insulating layer 10.
  • FIG. 9 is a perspective view showing a SiC semiconductor wafer 41 used for manufacturing the SiC semiconductor device 1 shown in FIG.
  • the SiC semiconductor wafer 41 is a member serving as a base of the SiC semiconductor substrate 6.
  • the SiC semiconductor wafer 41 includes a 4H—SiC single crystal as an example of a hexagonal SiC single crystal.
  • SiC semiconductor wafer 41 has an n-type impurity concentration corresponding to the n-type impurity concentration of SiC semiconductor substrate 6.
  • SiC semiconductor wafer 41 is formed in a plate shape or a plate shape. SiC semiconductor wafer 41 may be formed in a disk shape.
  • the SiC semiconductor wafer 41 has a first wafer main surface 42 on one side, a second wafer main surface 43 on the other side, and a wafer side surface 44 connecting the first wafer main surface 42 and the second wafer main surface 43. ing.
  • the thickness TW of the SiC semiconductor wafer 41 exceeds the thickness TS of the SiC semiconductor substrate 6 (TS ⁇ TW).
  • the thickness TW of SiC semiconductor wafer 41 is adjusted to the thickness TS of SiC semiconductor substrate 6 by grinding.
  • the thickness TW may be more than 150 ⁇ m and 750 ⁇ m or less.
  • the thickness TW may be more than 150 ⁇ m and 300 ⁇ m or less, 300 ⁇ m or more and 450 ⁇ m or less, 450 ⁇ m or more and 600 ⁇ m or less, or 600 ⁇ m or more and 750 ⁇ m or less.
  • the thickness TW is preferably more than 150 ⁇ m and 500 ⁇ m or less.
  • the thickness TW is typically not less than 300 ⁇ m and not more than 450 ⁇ m.
  • the first wafer main surface 42 and the second wafer main surface 43 face the c-plane of the SiC single crystal in this embodiment.
  • the first wafer main surface 42 faces the (0001) plane (silicon surface).
  • Second wafer main surface 43 faces the (000-1) plane (carbon plane) of the SiC single crystal.
  • the first wafer main surface 42 and the second wafer main surface 43 have an off angle ⁇ inclined at an angle of 10 ° or less in the [11-20] direction with respect to the c-plane of the SiC single crystal.
  • the normal direction Z of the first wafer main surface 42 is inclined by an off angle ⁇ with respect to the c-axis ([0001] direction) of the SiC single crystal.
  • the off angle ⁇ may be 0 ° or more and 5.0 ° or less. Off angle ⁇ is 0 ° or more and 1.0 ° or less, 1.0 ° or more and 1.5 ° or less, 1.5 ° or more and 2.0 ° or less, 2.0 ° or more and 2.5 ° or less, 2.5 3.0 ° to 3.5 °, 3.5 ° to 4.0 °, 3.5 ° to 4.0 °, 4.0 ° to 4.5 °, or 4.5 ° to 4.5 °.
  • the angle may be set to a range of 0 ° or less.
  • the off angle ⁇ preferably exceeds 0 °.
  • the off angle ⁇ may be less than 4.0 °.
  • the off angle ⁇ may be set in a range from 3.0 ° to 4.5 °. In this case, it is preferable that the off-angle ⁇ is set in the range of 3.0 ° to 3.5 °, or 3.5 ° to 4.0 °.
  • the off angle ⁇ may be set in the range of 1.5 ° or more and 3.0 ° or less. In this case, it is preferable that the off-angle ⁇ is set in a range from 1.5 ° to 2.0 °, or from 2.0 ° to 2.5 °.
  • SiC semiconductor wafer 41 includes a first wafer corner 45 connecting first wafer main surface 42 and wafer side surface 44, and a second wafer corner 46 connecting second wafer main surface 43 and wafer side 44.
  • the first wafer corner 45 has a first chamfered portion 47 inclined downward from the first wafer main surface 42 toward the wafer side surface 44.
  • the second wafer corner portion 46 has a second chamfered portion 48 inclined downward from the second wafer main surface 43 toward the wafer side surface 44.
  • the first chamfered portion 47 may be formed in a convexly curved shape.
  • the second chamfered portion 48 may be formed in a convexly curved shape.
  • First chamfered portion 47 and second chamfered portion 48 suppress cracking of SiC semiconductor wafer 41.
  • orientation flat 49 is formed on the wafer side surface 44 as an example of a mark indicating the crystal orientation of the SiC single crystal.
  • the orientation flat 49 is a notch formed in the side surface 44 of the wafer.
  • the orientation flat 49 extends linearly along the a-axis direction ([11-20] direction) of the SiC single crystal.
  • a plurality of (for example, two) orientation flats 49 indicating the crystal orientation may be formed on the wafer side surface 44.
  • the plurality (for example, two) of the orientation flats 49 may include a first orientation flat and a second orientation flat.
  • the first orientation flat may be a notch extending linearly along the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the second orientation flat may be a notch extending linearly along the m-axis direction ([1-100] direction) of the SiC single crystal.
  • a plurality of device forming regions 51 respectively corresponding to the SiC semiconductor device 1 are set on the first wafer main surface 42.
  • the plurality of device forming regions 51 are set in a matrix array at intervals in the m-axis direction ([1-100] direction) and the a-axis direction ([11-20] direction).
  • Each device formation region 51 has four sides 52A, 52B, 52C, 52D along the crystal orientation of the SiC single crystal.
  • the four sides 52A to 52D correspond to the four side surfaces 5A to 5D of the SiC semiconductor layer 2, respectively. That is, the four sides 52A to 52D are composed of two sides 52A and 52C along the m-axis direction ([1-100] direction) and two sides 52B and 52B along the a-axis direction ([11-20] direction). 52D.
  • the first wafer main surface 42 has a lattice shape extending along the m-axis direction ([1-100] direction) and the a-axis direction ([11-20] direction) so as to partition the plurality of device formation regions 51, respectively. Is set.
  • the planned cutting line 53 includes a plurality of first planned cutting lines 54 and a plurality of second planned cutting lines 55.
  • the plurality of first cutting lines 54 extend along the m-axis direction ([1-100] direction).
  • the plurality of second planned cutting lines 55 extend along the a-axis direction ([11-20] direction).
  • FIGS. 10A to 10M are cross-sectional views showing an example of a method for manufacturing the SiC semiconductor device 1 shown in FIG. 10A to 10M show only a region including three device forming regions 51 for convenience of description, and omit the illustration of other regions.
  • SiC semiconductor wafer 41 is prepared (also refer to FIG. 9).
  • n-type SiC epitaxial layer 7 is formed on first wafer main surface 42.
  • SiC is epitaxially grown from the first wafer main surface 42.
  • the thickness TE of the SiC epitaxial layer 7 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • a SiC semiconductor wafer structure 61 including the SiC semiconductor wafer 41 and the SiC epitaxial layer 7 is formed.
  • SiC semiconductor wafer structure 61 includes a first main surface 62 and a second main surface 63.
  • First main surface 62 and second main surface 63 correspond to first main surface 3 and second main surface 4 of SiC semiconductor layer 2, respectively.
  • the thickness TWS of the SiC semiconductor wafer structure 61 may be more than 150 ⁇ m and 800 ⁇ m or less.
  • the thickness TWS is preferably more than 150 ⁇ m and 550 ⁇ m or less.
  • p + -type guard region 36 is formed on first main surface 62.
  • the step of forming the guard region 36 includes a step of selectively introducing a p-type impurity into the surface portion of the first main surface 62 via an ion implantation mask (not shown). More specifically, guard region 36 is formed in the surface portion of SiC epitaxial layer 7.
  • the guard region 36 partitions the active region 8 and the outer region 9 in the SiC semiconductor wafer structure 61.
  • An n-type diode region 35 is defined in a region (active region 8) surrounded by the guard region 36.
  • the diode region 35 may be formed by selectively introducing an n-type impurity into the surface portion of the first main surface 62 via an ion implantation mask (not shown).
  • Main surface insulating layer 10 is formed on first main surface 62.
  • Main surface insulating layer 10 includes silicon oxide (SiO 2 ).
  • the main surface insulating layer 10 may be formed by a CVD (Chemical Vapor Deposition) method or an oxidation treatment method (for example, a thermal oxidation treatment method).
  • a mask 64 having a predetermined pattern is formed on main surface insulating layer 10.
  • the mask 64 has a plurality of openings 65.
  • the plurality of openings 65 respectively expose regions where the diode openings 37 are to be formed in the main surface insulating layer 10.
  • base electrode layer 66 serving as a base of first main surface electrode layer 12 is formed on first main surface 62.
  • the base electrode layer 66 is formed over the entire area of the first main surface 62 and covers the main surface insulating layer 10.
  • the first main surface electrode layer 12 may be formed by a vapor deposition method, a sputtering method, or a plating method.
  • a mask 67 having a predetermined pattern is formed on base electrode layer 66.
  • the mask 67 has an opening 68 for exposing a region other than the region where the first main surface electrode layer 12 is to be formed in the base electrode layer 66.
  • the base electrode layer 66 is divided into the plurality of first main surface electrode layers 12. After the formation of the first main surface electrode layer 12, the mask 67 is removed.
  • passivation layer 13 is formed on first main surface 62.
  • Passivation layer 13 includes silicon nitride (SiN).
  • the passivation layer 13 may be formed by a CVD method.
  • resin layer 16 is applied on passivation layer 13.
  • the resin layer 16 collectively covers the active region 8 and the outer region 9.
  • the resin layer 16 may include polybenzoxazole as an example of a positive type photosensitive resin.
  • the resin layer 16 is developed after being selectively exposed. Thereby, pad openings 18 are formed in the resin layer 16. Further, dicing streets 69 along the cutting lines 53 (sides 52A to 52D of each device forming area 51) are partitioned into the resin layers 16.
  • the step of removing unnecessary portions of the passivation layer 13 using the resin layer 16 has been described.
  • the resin layer 16 and the pad opening 18 may be formed.
  • unnecessary portions of the passivation layer 13 are removed by an etching method using a mask, and a subpad opening 15 is formed.
  • the passivation layer 13 can be formed in any shape.
  • second main surface 63 (second wafer main surface 43) is ground.
  • SiC semiconductor wafer structure 61 SiC semiconductor wafer 41
  • grinding marks are formed on the second main surface 63 (second wafer main surface 43).
  • the SiC semiconductor wafer structure 61 is ground to a thickness TWS corresponding to the thickness TL of the SiC semiconductor layer 2.
  • SiC semiconductor wafer structure 61 may be ground to a thickness TWS of 40 ⁇ m or more and 200 ⁇ m or less. That is, the SiC semiconductor wafer 41 is ground until the thickness TW corresponds to the thickness TS of the SiC semiconductor substrate 6. The SiC semiconductor wafer 41 may be ground until the thickness TW becomes 40 ⁇ m or more and 150 ⁇ m or less.
  • a plurality of reforming lines 70 (reforming layers) serving as bases of reforming lines 22A to 22D are formed.
  • pulsed laser light is irradiated from the laser light irradiation device 71 toward the SiC semiconductor wafer structure 61.
  • Laser light is applied to the SiC semiconductor wafer structure 61 from the first main surface 62 side via the main surface insulating layer 10.
  • the laser light may be directly applied to the SiC semiconductor wafer structure 61 from the second main surface 63 side.
  • the condensing portion (focal point) of the laser beam is set at an intermediate portion in the thickness direction of the SiC semiconductor wafer structure 61.
  • the irradiation position of the laser beam on the SiC semiconductor wafer structure 61 is moved along the line 53 to be cut (four sides 52A to 52D of each device forming area 51). More specifically, the irradiation position of the laser beam on the SiC semiconductor wafer structure 61 is moved along the first cutting line 54.
  • the irradiation position of the laser beam on the SiC semiconductor wafer structure 61 is moved along the second scheduled cutting line 55.
  • the plurality of reforming lines 70 are formed on the four sides 52A to 52D of each device forming area 51, respectively.
  • the plurality of reforming lines 70 are formed in a one-to-one correspondence with the four sides 52A to 52D of each device forming region 51.
  • Two reforming lines 70 along the sides 52A and 52C of the device forming region 51 include the a-plane reforming portions 28, respectively.
  • the two reforming lines 70 along the sides 52B and 52D of the device forming region 51 include the m-plane reforming portions 29, respectively.
  • the plurality of reforming lines 70 are also laser processing marks formed in the middle part of the SiC semiconductor wafer structure 61 in the thickness direction. More specifically, the a-plane reforming section 28 and the m-plane reforming section 29 of the reforming line 70 are laser processing marks.
  • the focusing part (focus) of the laser light, laser energy, pulse duty ratio, irradiation speed, etc. are arbitrary depending on the position, size, shape, thickness, etc. of the reforming line 70 (the reforming lines 22A to 22D) to be formed. Is determined.
  • boundary reforming lines 72 (boundary reforming layers) serving as bases of the boundary reforming lines 30A to 30D are formed.
  • laser light is irradiated from the laser light irradiation device 71 toward the SiC semiconductor wafer structure 61. It is preferable that the laser beam is emitted from the first main surface 62 side. The laser light may be emitted from the second main surface 63 side.
  • the condensing portion (focal point) of the laser beam is set in a boundary region between the SiC semiconductor wafer structure 61 and the main surface insulating layer 10.
  • the irradiation position of the laser beam on the SiC semiconductor wafer structure 61 is moved along the line 53 to be cut (four sides 52A to 52D of each device forming area 51). More specifically, the irradiation position of the laser beam on the SiC semiconductor wafer structure 61 is moved along the first cutting line 54. The irradiation position of the laser beam on the SiC semiconductor wafer structure 61 is moved along the second scheduled cutting line 55.
  • boundary reforming lines 72 extending along the cutting lines 53 (four sides 52A to 52D of each device forming region 51) are provided in the boundary region between the SiC semiconductor wafer structure 61 and the main surface insulating layer 10. Is formed.
  • the boundary reforming line 72 includes a first region 31 modified to a property different from that of the SiC single crystal and a second region 32 modified to a property different from the insulating material of the main surface insulating layer 10.
  • the plurality of boundary reforming lines 72 are formed on the four sides 52A to 52D of each device forming area 51, respectively.
  • the plurality of boundary reforming lines 72 are formed in a one-to-one correspondence with the four sides 52A to 52D of each device forming region 51.
  • the two boundary reforming lines 72 along the sides 52A and 52C of the device forming region 51 include the a-plane boundary reforming portions 33, respectively.
  • the two boundary reforming lines 72 along the sides 52B and 52D of the device forming region 51 include the m-plane boundary reforming portions 34, respectively.
  • the plurality of boundary reforming lines 72 are also laser processing marks formed in the boundary region between the SiC semiconductor wafer structure 61 and the main surface insulating layer 10. More specifically, the a-plane boundary modification part 33 and the m-plane boundary modification part 34 of the boundary modification line 72 are laser processing marks.
  • the condensing portion (focal point) of laser light, laser energy, pulse duty ratio, irradiation speed, and the like are determined by the position, size, shape, and thickness of the boundary reforming line 72 (boundary reforming lines 30A to 30D) to be formed. Is set to an arbitrary value.
  • the boundary region between the SiC semiconductor wafer structure 61 and the main surface insulating layer 10 may be heated to a temperature at which the insulating material of the main surface insulating layer 10 melts.
  • the boundary region between SiC semiconductor wafer structure 61 and main surface insulating layer 10 may be heated to a temperature at which the SiC single crystal melts. In this case, the insulating material of the main surface insulating layer 10 also melts at the same time.
  • second main surface electrode layer 19 is formed on second main surface 63.
  • the second main surface electrode layer 19 may be formed by a vapor deposition method, a sputtering method, or a plating method.
  • an annealing process may be performed on the second main surface 63 (ground surface).
  • the annealing may be performed by a laser annealing using a laser beam.
  • the SiC single crystal in the surface layer of the second main surface 63 is modified to form a Si amorphous layer.
  • the SiC semiconductor device 1 having the Si amorphous layer in the surface portion of the second main surface 4 of the SiC semiconductor layer 2 is manufactured.
  • a grinding mark and a Si amorphous layer coexist.
  • the ohmic property of the second main surface electrode layer 19 with respect to the second main surface 4 can be improved.
  • a plurality of SiC semiconductor devices 1 are cut out from SiC semiconductor wafer structure 61.
  • a tape-shaped support member 73 is attached to the second main surface 63 side.
  • an external force is applied to the line 53 to be cut from the second main surface 63 via the support member 73.
  • the external force to the cutting line 53 may be applied by a pressing member such as a blade.
  • the support member 73 may be attached to the first main surface 62 side. In this case, an external force may be applied to the cutting line 53 from the first main surface 62 via the support member 73.
  • the external force may be applied by a pressing member such as a blade.
  • the elastic supporting member 73 may be attached to the first main surface 62 side or the second main surface 63 side.
  • the SiC semiconductor wafer structure 61 may be cleaved by stretching the elastic support member 73 in the m-axis direction and the a-axis direction.
  • the SiC semiconductor wafer structure 61 is cleaved using the support member 73, it is preferable that the support member 73 be adhered to the second main surface 63 side with few obstacles. In this manner, the SiC semiconductor wafer structure 61 is cleaved along the cut line 53 starting from the reforming line 70 and the boundary reforming line 72, and the plurality of SiC semiconductor devices 1 are integrated into one SiC semiconductor wafer structure 61 ( It is cut out from the SiC semiconductor wafer 41).
  • a portion of the reforming line 70 along the side 52A of each device forming region 51 becomes the reforming line 22A.
  • the portion of the reforming line 70 along the side 52B of each device forming region 51 becomes the reforming line 22B.
  • the portion of the reforming line 70 along the side 52C of each device forming region 51 becomes the reforming line 22C.
  • the portion of the reforming line 70 along the side 52D of each device forming region 51 becomes the reforming line 22D.
  • a portion of the boundary reforming line 72 along the side 52A of each device forming region 51 becomes the boundary reforming line 30A.
  • the portion of the boundary reforming line 72 along the side 52B of each device forming region 51 becomes the boundary reforming line 30B.
  • the portion of the boundary reforming line 72 along the side 52C of each device forming region 51 becomes the boundary reforming line 30C.
  • the portion of the boundary reforming line 72 along the side 52D of each device forming region 51 becomes the boundary reforming line 30D.
  • the step of grinding the SiC semiconductor wafer structure 61 was performed prior to the step of forming the reforming line 70 and the boundary reforming line 72 (FIG. 10K).
  • the grinding step (FIG. 10J) of the SiC semiconductor wafer structure 61 is performed at an arbitrary timing after the step of preparing the SiC semiconductor wafer 41 (FIG. 10A) and before the step of forming the second main surface electrode layer 19 (FIG. 10L). Can be implemented.
  • the step of grinding the SiC semiconductor wafer structure 61 may be performed prior to the step of forming the SiC epitaxial layer 7 (FIG. 10A). Further, the grinding step of the SiC semiconductor wafer structure 61 (FIG. 10J) may be performed after the forming step of the reforming line 70 and the boundary reforming line 72 (FIG. 10K).
  • the grinding step (FIG. 10J) of the SiC semiconductor wafer structure 61 is performed after the preparation step of the SiC semiconductor wafer 41 (FIG. 10A) and before the step of forming the reforming line 70 and the boundary reforming line 72 (FIG. 10K). It may be carried out plural times at an arbitrary timing.
  • the grinding step (FIG. 10J) of the SiC semiconductor wafer structure 61 is performed at an arbitrary timing after the step of preparing the SiC semiconductor wafer 41 (FIG. 10A) and before the step of forming the second main surface electrode layer 19 (FIG. 10L). May be implemented in plural times.
  • FIG. 11 is a perspective view showing a semiconductor package 74 in which the SiC semiconductor device 1 shown in FIG.
  • semiconductor package 74 is a so-called TO-220 type in this embodiment.
  • the semiconductor package 74 includes the SiC semiconductor device 1, a pad section 75, a heat sink 76, a plurality of (two in this embodiment) terminals 77, a plurality of (two in this embodiment) conductive wires 78, and a sealing resin 79.
  • the pad portion 75, the heat sink 76, and the plurality of terminals 77 form a lead frame as an example of an object to be connected.
  • the pad section 75 includes a metal plate.
  • the pad section 75 may include iron, gold, silver, copper, aluminum, and the like.
  • the pad section 75 is formed in a square shape in plan view.
  • Pad portion 75 has a plane area equal to or larger than the plane area of SiC semiconductor device 1.
  • SiC semiconductor device 1 is arranged on pad portion 75.
  • the second main surface electrode layer 19 of the SiC semiconductor device 1 is electrically connected to the pad portion 75 via the conductive bonding material 80.
  • the conductive bonding material 80 is interposed in a region between the second main surface electrode layer 19 and the pad portion 75.
  • the conductive bonding material 80 may be a metal paste or solder.
  • the metal paste may be a conductive paste containing Au (gold), Ag (silver), or Cu (copper).
  • the conductive bonding material 80 is preferably made of solder.
  • the solder may be a lead-free solder.
  • the solder may include at least one of SnAgCu, SnZnBi, SnCu, SnCuNi, and SnSbNi.
  • the heat sink 76 is connected to one side of the pad section 75.
  • the pad section 75 and the heat sink 76 are formed of a single metal plate.
  • the heat sink 76 has a through hole 76a.
  • the through hole 76a is formed in a circular shape.
  • the plurality of terminals 77 are arranged along the side of the pad portion 75 opposite to the heat sink 76.
  • the plurality of terminals 77 each include a metal plate.
  • the terminal 77 may include iron, gold, silver, copper, aluminum, and the like.
  • the plurality of terminals 77 include a first terminal 77A and a second terminal 77B.
  • the first terminal 77 ⁇ / b> A and the second terminal 77 ⁇ / b> B are arranged at intervals along the side of the pad portion 75 opposite to the heat sink 76.
  • the first terminal 77A and the second terminal 77B extend in a band along a direction orthogonal to the arrangement direction.
  • the plurality of conductive wires 78 may be bonding wires or the like.
  • the plurality of conductors 78 include a conductor 78A and a conductor 78B.
  • the conducting wire 78A is electrically connected to the first terminal 77A and the first main surface electrode layer 12 of the SiC semiconductor device 1. Thereby, the first terminal 77A is electrically connected to the first main surface electrode layer 12 of the SiC semiconductor device 1 via the conducting wire 78A.
  • the conducting wire 78B is electrically connected to the second terminal 77B and the pad portion 75.
  • the second terminal 77B is electrically connected to the second main surface electrode layer 19 of the SiC semiconductor device 1 via the conductive wire 78B.
  • the second terminal 77B may be formed integrally with the pad section 75.
  • the sealing resin 79 seals the SiC semiconductor device 1, the pad portion 75, and the plurality of conductive wires 78 so as to expose a part of the heat sink 76 and the plurality of terminals 77.
  • the sealing resin 79 is formed in a rectangular parallelepiped shape.
  • the form of the semiconductor package 74 is not limited to TO-220.
  • SOP Small Outline Package
  • QFN Quadrature Package
  • DFP Downlink Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packe (Dual Flat Package), DIP (Dual Inline Package), QFP (Quad Flat Package), SIP (Single Inline Package), Alternatively, SOJ (Small Outline J-leaded Package) or various forms similar to these may be applied.
  • SiC semiconductor device 1 includes boundary modification lines 30A to 30D formed over side surfaces 5A to 5D of SiC semiconductor layer 2 and insulating side surfaces 11A to 11D of main surface insulating layer 10.
  • the boundary reforming lines 30A to 30D include a first region 31 modified to have a property different from that of the SiC single crystal and a second region 32 modified to have a property different from the insulating material of the main surface insulating layer 10. Including.
  • the SiC semiconductor wafer structure 61 is cleaved using the boundary reforming lines 30A to 30D formed over the SiC semiconductor wafer structure 61 and the main surface insulating layer 10 as cleavage start points (cutting start points). You. Therefore, it is possible to suppress a decrease in the adhesion of the main surface insulating layer 10 and a separation of the main surface insulating layer 10 due to an impact at the time of cleavage (cutting) of the SiC semiconductor wafer structure 61. As a result, it is possible to provide the SiC semiconductor device 1 that can suppress the separation of the main surface insulating layer 10.
  • SiC semiconductor device 1 preferably includes a fixing layer for fixing side surfaces 5A to 5D and insulating side surfaces 11A to 11D. According to the fixed layer, peeling of the main surface insulating layer 10 can be appropriately suppressed.
  • the anchoring layer may include a welded layer welded to sides 5A-5D and insulating sides 11A-11D.
  • the fixing layer may include an insulating weld where the insulating material melted from main surface insulating layer 10 is welded to side surfaces 5A to 5D.
  • the fixed layer may include a SiC welded portion in which a SiC single crystal melted from SiC semiconductor layer 2 is welded to insulating side surfaces 11A to 11D.
  • the anchoring layer may include both an insulation weld and a SiC weld.
  • the fixed layer may be formed by the first region 31 and the second region 32 of the boundary reforming lines 30A to 30D.
  • the fixed layer may be formed by the a-plane boundary modification part 33 and the m-plane boundary modification part 34.
  • the fixed layer may include part or all of the boundary reforming lines 30A to 30D.
  • the SiC semiconductor wafer structure 61 (SiC semiconductor wafer 41) is subjected to the thinning process, so that the SiC semiconductor wafer structure 61 (the reforming lines 22A to 22D) is used for the SiC semiconductor wafer structure 61.
  • the wafer structure 61 can be appropriately cleaved.
  • the plurality of reforming lines 70 (reforming lines 22A to 22D) are not formed at intervals in the normal direction Z.
  • the SiC semiconductor wafer structure 61 (SiC semiconductor wafer 41) can be appropriately cleaved.
  • the second main surface 4 of the SiC semiconductor layer 2 is formed of a ground surface.
  • SiC semiconductor device 1 includes SiC semiconductor layer 2 having a thickness TL of not less than 40 ⁇ m and not more than 200 ⁇ m. SiC semiconductor layer 2 having such a thickness TL can be appropriately cut from SiC semiconductor wafer structure 61 (SiC semiconductor wafer 41).
  • the thickness TS of the SiC semiconductor substrate 6 may be 40 ⁇ m or more and 150 ⁇ m or less.
  • the thickness TE of the SiC epitaxial layer 7 may be 1 ⁇ m or more and 50 ⁇ m or less. Thinning the SiC semiconductor layer 2 is also effective in reducing the resistance value.
  • main surface insulating layer 10 and first main surface electrode layer 12 formed on first main surface 3 are included.
  • the main surface insulating layer 10 has insulating side surfaces 11A to 11D connected to the side surfaces 5A to 5D.
  • the main surface insulating layer 10 enhances insulation between the side surfaces 5A to 5D and the first main surface electrode layer 12 in the structure in which the modified lines 22A to 22D are formed. Thereby, in the structure in which the reforming lines 22A to 22D and the boundary reforming lines 30A to 30D are formed, the stability of the electrical characteristics of the SiC semiconductor layer 2 can be improved.
  • FIG. 12A is a perspective view showing the SiC semiconductor device 1 shown in FIG. 3, and is a perspective view showing a second embodiment of the reforming lines 22A to 22D.
  • the structures corresponding to the structures described for SiC semiconductor device 1 are denoted by the same reference numerals, and description thereof is omitted.
  • the reforming lines 22A to 22D according to the first embodiment are connected at corners connecting the side surfaces 5A to 5D.
  • the reforming lines 22A to 22D according to the second embodiment are formed at intervals at corners connecting the side surfaces 5A to 5D.
  • the reforming line 22A and the reforming line 22B are formed at intervals in the normal direction Z at corners connecting the side surfaces 5A and 5B.
  • the reforming line 22B and the reforming line 22C are formed at intervals in the normal direction Z at corners connecting the side surfaces 5B and 5C.
  • the reforming line 22C and the reforming line 22D are formed at intervals in the normal direction Z at corners connecting the side surfaces 5C and 5D.
  • the reforming line 22D and the reforming line 22A are formed at intervals in the normal direction Z at corners connecting the side surfaces 5D and 5A.
  • At least one of the reforming lines 22A to 22D may be formed at a corner connecting any one of the side surfaces 5A to 5D with an interval from the other reforming lines 22A to 22D.
  • Two or three of the reforming lines 22A to 22D may be connected to each other at a corner connecting any of the side surfaces 5A to 5D.
  • the reforming lines 22A to 22D according to the second embodiment are formed by adjusting the condensing portion (focal point) of the laser beam in the forming process of the reforming line 70 (see also FIG. 10K). Even when the reforming lines 22A to 22D according to the second embodiment are formed, the same effect as when the reforming lines 22A to 22D according to the first embodiment are formed can be obtained.
  • FIG. 12B is a perspective view showing the SiC semiconductor device 1 shown in FIG. 3, and is a perspective view showing a third embodiment of the reforming lines 22A to 22D.
  • the structures corresponding to the structures described for SiC semiconductor device 1 are denoted by the same reference numerals, and description thereof is omitted.
  • the reforming lines 22A to 22D according to the first embodiment are formed in a strip shape extending linearly along the tangential direction of the first main surface 3.
  • the reforming lines 22A to 22D according to the third embodiment are formed in a belt shape extending downward from the first main surface 3 to the second main surface 4. More specifically, the reforming lines 22A to 22D according to the third embodiment include a first end region 81, a second end region 82, and an inclined region 83, respectively.
  • the first end region 81 is located on the first main surface 3 side near the corner of the SiC semiconductor layer 2.
  • the second end region 82 is located closer to the second main surface 4 than the first end region 81 near the corner of the SiC semiconductor layer 2.
  • the inclined region 83 is inclined downward from a region between the first end region 81 and the second end region 82 from the first main surface 3 to the second main surface 4.
  • the first end region 81 of the reforming line 22A and the first end region 81 of the reforming line 22B may be located at corners connecting the side surfaces 5A and 5B.
  • the second end region 82 of the reforming line 22A and the second end region 82 of the reforming line 22B may be located at corners connecting the side surfaces 5A and 5B.
  • the first end region 81 of the reforming line 22A and the second end region 82 of the reforming line 22B may be located at corners connecting the side surfaces 5A and 5B.
  • the second end region 82 of the reforming line 22A and the first end region 81 of the reforming line 22B may be located at corners connecting the side surfaces 5A and 5B.
  • the reforming line 22A and the reforming line 22B may be connected to each other at a corner connecting the side surface 5A and the side surface 5B, or may be formed with an interval therebetween.
  • the first end region 81 of the reforming line 22B and the first end region 81 of the reforming line 22C may be located at corners connecting the side surfaces 5B and 5C.
  • the second end region 82 of the reforming line 22B and the second end region 82 of the reforming line 22C may be located at corners connecting the side surfaces 5B and 5C.
  • the first end region 81 of the reforming line 22B and the second end region 82 of the reforming line 22C may be located at corners connecting the side surfaces 5B and 5C.
  • the second end region 82 of the reforming line 22B and the first end region 81 of the reforming line 22C may be located at corners connecting the side surfaces 5B and 5C.
  • the reforming line 22B and the reforming line 22C may be connected to each other at a corner connecting the side surface 5B and the side surface 5C, or may be formed with an interval therebetween.
  • the first end region 81 of the reforming line 22C and the first end region 81 of the reforming line 22D may be located at corners connecting the side surfaces 5C and 5D.
  • the second end region 82 of the reforming line 22C and the second end region 82 of the reforming line 22D may be located at corners connecting the side surfaces 5C and 5D.
  • the first end region 81 of the reforming line 22C and the second end region 82 of the reforming line 22D may be located at corners connecting the side surfaces 5C and 5D.
  • the second end region 82 of the reforming line 22C and the first end region 81 of the reforming line 22D may be located at corners connecting the side surfaces 5C and 5D.
  • the reforming line 22C and the reforming line 22D may be connected to each other at a corner connecting the side surface 5C and the side surface 5D, or may be formed with an interval therebetween.
  • the first end region 81 of the reforming line 22D and the first end region 81 of the reforming line 22A may be located at corners connecting the side surfaces 5D and 5A.
  • the second end region 82 of the reforming line 22D and the second end region 82 of the reforming line 22A may be located at a corner connecting the side surface 5D and the side surface 5A.
  • the first end region 81 of the reforming line 22D and the second end region 82 of the reforming line 22A may be located at corners connecting the side surfaces 5D and 5A.
  • the second end region 82 of the reforming line 22D and the first end region 81 of the reforming line 22A may be located at a corner connecting the side surface 5D and the side surface 5A.
  • the reforming line 22D and the reforming line 22A may be connected to each other at a corner connecting the side surface 5D and the side surface 5A, or may be formed with an interval therebetween.
  • the reforming lines 22A to 22D according to the third embodiment are formed by adjusting the condensing portion (focal point) of the laser beam in the forming process of the reforming line 70 (see also FIG. 10K). Even when the reforming lines 22A to 22D according to the third embodiment are formed, the same effects as when the reforming lines 22A to 22D according to the first embodiment are formed can be obtained.
  • cleavage start points can be formed in different regions in the thickness direction of the SiC semiconductor wafer structure 61 (SiC semiconductor wafer 41).
  • the SiC semiconductor wafer structure 61 can be appropriately cleaved even when the reforming lines 22A to 22D each formed of one layer are formed.
  • FIG. 12C is a perspective view showing the SiC semiconductor device 1 shown in FIG. 3, and is a perspective view showing a fourth embodiment of the reforming lines 22A to 22D.
  • the structures corresponding to the structures described for SiC semiconductor device 1 are denoted by the same reference numerals, and description thereof is omitted.
  • the reforming lines 22A to 22D according to the first embodiment are formed in a strip shape extending linearly along the tangential direction of the first main surface 3.
  • the reforming lines 22A to 22D according to the fourth embodiment are formed in a strip shape extending so as to incline downward (curved) from the first main surface 3 to the second main surface 4. ing. More specifically, the reforming lines 22A to 22D according to the fourth embodiment each include a first end region 84, a second end region 85, and a curved region 86, respectively.
  • the first end region 84 is located on the first main surface 3 side near the corner of the SiC semiconductor layer 2.
  • the second end region 85 is located closer to the second main surface 4 than the first end region 84 near the corner of the SiC semiconductor layer 2.
  • the curved region 86 is inclined downward in a concave curve from the first main surface 3 to the second main surface 4, and connects the first end region 84 and the second end region 85.
  • the curved region 86 may be inclined downwardly in a convex curve from the first main surface 3 to the second main surface 4.
  • the first end region 84 of the reforming line 22A and the first end region 84 of the reforming line 22B may be located at corners connecting the side surfaces 5A and 5B.
  • the second end region 85 of the reforming line 22A and the second end region 85 of the reforming line 22B may be located at corners connecting the side surfaces 5A and 5B.
  • the first end region 84 of the reforming line 22A and the second end region 85 of the reforming line 22B may be located at corners connecting the side surfaces 5A and 5B.
  • the second end region 85 of the reforming line 22A and the first end region 84 of the reforming line 22B may be located at corners connecting the side surfaces 5A and 5B.
  • the reforming line 22A and the reforming line 22B may be connected to each other at a corner connecting the side surface 5A and the side surface 5B, or may be formed with an interval therebetween.
  • the first end region 84 of the reforming line 22B and the first end region 84 of the reforming line 22C may be located at corners connecting the side surfaces 5B and 5C.
  • the second end region 85 of the reforming line 22B and the second end region 85 of the reforming line 22C may be located at corners connecting the side surfaces 5B and 5C.
  • the first end region 84 of the reforming line 22B and the second end region 85 of the reforming line 22C may be located at corners connecting the side surfaces 5B and 5C.
  • the second end region 85 of the reforming line 22B and the first end region 84 of the reforming line 22C may be located at corners connecting the side surfaces 5B and 5C.
  • the reforming line 22B and the reforming line 22C may be connected to each other at a corner connecting the side surface 5B and the side surface 5C, or may be formed with an interval therebetween.
  • the first end region 84 of the reforming line 22C and the first end region 84 of the reforming line 22D may be located at corners connecting the side surfaces 5C and 5D.
  • the second end region 85 of the reforming line 22C and the second end region 85 of the reforming line 22D may be located at corners connecting the side surfaces 5C and 5D.
  • the first end region 84 of the reforming line 22C and the second end region 85 of the reforming line 22D may be located at corners connecting the side surfaces 5C and 5D.
  • the second end region 85 of the reforming line 22C and the first end region 84 of the reforming line 22D may be located at corners connecting the side surfaces 5C and 5D.
  • the reforming line 22C and the reforming line 22D may be connected to each other at a corner connecting the side surface 5C and the side surface 5D, or may be formed with an interval therebetween.
  • the first end region 84 of the reforming line 22D and the first end region 84 of the reforming line 22A may be located at corners connecting the side surface 5D and the side surface 5A.
  • the second end region 85 of the reforming line 22D and the second end region 85 of the reforming line 22A may be located at a corner connecting the side surface 5D and the side surface 5A.
  • the first end region 84 of the reforming line 22D and the second end region 85 of the reforming line 22A may be located at corners connecting the side surface 5D and the side surface 5A.
  • the second end region 85 of the reforming line 22D and the first end region 84 of the reforming line 22A may be located at a corner connecting the side surface 5D and the side surface 5A.
  • the reforming line 22D and the reforming line 22A may be connected to each other at a corner connecting the side surface 5D and the side surface 5A, or may be formed with an interval therebetween.
  • the reforming lines 22A to 22D according to the fourth embodiment are formed by adjusting the condensing portion (focal point) of the laser beam in the forming process of the reforming line 70 (see also FIG. 10K). Even when the reforming lines 22A to 22D according to the fourth embodiment are formed, the same effect as when the reforming lines 22A to 22D according to the first embodiment are formed can be obtained.
  • cleavage start points can be formed in different regions in the thickness direction of the SiC semiconductor wafer structure 61 (SiC semiconductor wafer 41).
  • the SiC semiconductor wafer structure 61 can be appropriately cleaved even when the reforming lines 22A to 22D each formed of one layer are formed.
  • FIG. 12D is a perspective view showing the SiC semiconductor device 1 shown in FIG. 3, and is a perspective view showing a fifth embodiment of the reforming lines 22A to 22D.
  • the structures corresponding to the structures described for SiC semiconductor device 1 are denoted by the same reference numerals, and description thereof is omitted.
  • the reforming lines 22A to 22D according to the first embodiment are formed in a strip shape extending linearly along the tangential direction of the first main surface 3.
  • the reforming lines 22A to 22D according to the fifth embodiment are formed in a belt shape extending in a curved shape (curved shape) meandering toward the first main surface 3 and the second main surface 4. More specifically, the reforming lines 22A to 22D according to the fifth embodiment include a plurality of first regions 87, a plurality of second regions 88, and a plurality of connection regions 89, respectively.
  • the plurality of first regions 87 are located in the region on the first main surface 3 side.
  • the plurality of second regions 88 are located on the second main surface 4 side with respect to the plurality of first regions 87.
  • the plurality of curved regions 86 connect the corresponding first region 87 and corresponding second region 88, respectively.
  • the reforming line 22A and the reforming line 22B may be connected to each other at a corner connecting the side surface 5A and the side surface 5B, or may be formed with an interval therebetween.
  • the reforming line 22B and the reforming line 22C may be connected to each other at a corner connecting the side surface 5B and the side surface 5C, or may be formed with an interval therebetween.
  • the reforming line 22C and the reforming line 22D may be connected to each other at a corner connecting the side surface 5C and the side surface 5D, or may be formed with an interval therebetween.
  • the reforming line 22D and the reforming line 22A may be connected to each other at a corner connecting the side surface 5D and the side surface 5A, or may be formed with an interval therebetween.
  • the meandering cycle of the reforming lines 22A to 22D is arbitrary.
  • the reforming lines 22A to 22D may be formed in a single band shape extending in a concavely curved shape from the first main surface 3 to the second main surface 4.
  • the reforming lines 22A to 22D may include two first regions 87, one second region 88, and two connection regions 89, respectively.
  • the reforming lines 22A to 22D may each be formed in a single band extending in a convex curve from the second main surface 4 to the first main surface 3.
  • the reforming lines 22A to 22D may include one first region 87, two second regions 88, and two connection regions 89, respectively.
  • the reforming lines 22A to 22D according to the fifth embodiment are formed by adjusting the condensing portion (focal point) of the laser beam in the forming process of the reforming line 70 (see also FIG. 10K). Even when the reforming lines 22A to 22D according to the fifth embodiment are formed, the same effect as when the reforming lines 22A to 22D according to the first embodiment are formed can be obtained.
  • cleavage start points can be formed in different regions in the thickness direction of the SiC semiconductor wafer structure 61 (SiC semiconductor wafer 41).
  • the SiC semiconductor wafer structure 61 can be appropriately cleaved even when the reforming lines 22A to 22D each formed of one layer are formed.
  • FIG. 12E is a perspective view showing the SiC semiconductor device 1 shown in FIG. 3, and is a perspective view showing a sixth embodiment of the reforming lines 22A to 22D.
  • the structures corresponding to the structures described for SiC semiconductor device 1 are denoted by the same reference numerals, and description thereof is omitted.
  • the reforming lines 22A to 22D according to the first embodiment are formed in the same shape as the side surfaces 5A to 5D.
  • the reforming lines 22A to 22D according to the sixth embodiment have different occupation ratios RA, RB, RC, and RD on the side surfaces 5A to 5D.
  • the occupancy ratios RA to RD are the ratios of the reforming lines 22A to 22D occupying the side surfaces 5A to 5D.
  • reforming lines 22A and 22C are formed on the side surfaces 5A and 5C, respectively, and one layer of reforming lines 22B and 22D are formed on the side surfaces 5B and 5D.
  • the reforming lines 22A to 22D may be formed one by one on the side surfaces 5A to 5D in the middle part in the thickness direction of the SiC semiconductor layer 2 in a one-to-one correspondence.
  • the occupation ratios RA to RD differ more specifically according to the crystal plane of the SiC single crystal.
  • the occupancy ratio RB, RD of the modified lines 22B, 22D formed on the m-plane of the SiC single crystal is less than the occupation ratio RA, RC (RB, RC) of the modified lines 22A, 22C formed on the a-plane of the SiC single crystal.
  • RD ⁇ RA, RC The occupation ratios RB and RD are more specifically less than the occupation ratios RA and RC (RB, RD ⁇ RA, RC).
  • the occupation ratios RA and RC of the reforming lines 22A and 22C may be equal to each other or may be different from each other.
  • the occupation ratios RB, RD of the reforming lines 22B, 22D may be equal to each other or may be different from each other.
  • the surface area of the reforming lines 22B and 22D with respect to the side surfaces 5B and 5D is smaller than the surface area of the reforming lines 22A and 22C with respect to the side surfaces 5A and 5C.
  • the thickness TR of the reforming lines 22B and 22D is less than the thickness TR of the reforming lines 22A and 22C.
  • the reforming lines 22A to 22D according to the sixth embodiment are formed by adjusting the condensing portion (focal point) of the laser beam in the process of forming the reforming line 70 (see also FIG. 10K). Even when the reforming lines 22A to 22D according to the sixth embodiment are formed, the same effect as when the reforming lines 22A to 22D according to the first embodiment are formed can be obtained.
  • the reforming lines 22A to 22D according to the sixth embodiment are formed with different occupation ratios RA to RD on the side surfaces 5A to 5D, respectively. More specifically, the reforming lines 22A to 22D have different exclusive ratios RA to RD depending on the crystal plane of the SiC single crystal.
  • the occupancy ratio RB, RD of the modified lines 22B, 22D formed on the m-plane of the SiC single crystal is less than the occupation ratio RA, RC (RB, RC) of the modified lines 22A, 22C formed on the a-plane of the SiC single crystal. RD ⁇ RA, RC).
  • the SiC single crystal is easily broken along the nearest atom direction (see also FIG. 1 and FIG. 2) in a plan view of the c-plane (silicon surface) viewed from the c-axis, and along the crossing direction of the nearest atom direction. It has physical properties that it is hard to crack.
  • the closest atom direction is the a-axis direction and its equivalent direction.
  • the crystal plane along the nearest atom direction is the m-plane and its equivalent plane.
  • the crossing direction of the closest atom direction is the m-axis direction and its equivalent direction.
  • the crystal plane along the crossing direction of the closest atom direction is the a-plane and its equivalent plane.
  • the reforming line 70 since the crystal face along the nearest atom direction of the SiC single crystal has a relatively easy cracking property, the reforming line having a relatively large occupation ratio is relatively large.
  • the SiC single crystal can be appropriately cut (cleaved) without forming 70 (see also FIG. 10L).
  • the occupation ratio of the reforming line 70 along the second scheduled cutting line 55 extending in the a-axis direction is changed to the reforming line 70 along the first scheduled cutting line 54 extending in the m-axis direction.
  • a reforming line 70 having a relatively large occupation ratio is formed on the crystal plane of the SiC single crystal along the direction intersecting the closest atomic direction.
  • the occupation ratios RA to RD with respect to the side surfaces 5A to 5D can be adjusted and reduced by utilizing the physical properties of the SiC single crystal. Therefore, the time for forming the reforming line 70 can be reduced.
  • the occupancy ratios RA to RD may be adjusted by the surface area of the reforming lines 22A to 22D with respect to the side surfaces 5A to 5D.
  • the occupation ratios RA to RD may be adjusted by the thickness TR of the reforming lines 22A to 22D.
  • the occupation ratios RA to RD may be adjusted by the number of the reforming lines 22A to 22D.
  • FIG. 12F is a perspective view showing the SiC semiconductor device 1 shown in FIG. 3, and is a perspective view showing a seventh embodiment of the reforming lines 22A to 22D.
  • the structures corresponding to the structures described for SiC semiconductor device 1 are denoted by the same reference numerals, and description thereof is omitted.
  • the reforming lines 22A to 22D according to the first embodiment are formed on the side surfaces 5A to 5D at an interval from the first main surface 3 and the second main surface 4.
  • the reforming lines 22A to 22D according to the seventh embodiment are formed in the entire area of the side surfaces 5A to 5D.
  • the plurality of reforming lines 22A are formed so as to be shifted from each other in the normal direction Z.
  • the plurality of reforming lines 22A are formed at intervals in the normal direction Z.
  • the plurality of reforming lines 22A may overlap each other in the normal direction Z.
  • the reforming line 22A closest to the first main surface 3 overlaps the boundary reforming line 30A.
  • the plurality of reforming lines 22B are formed so as to be shifted from each other in the normal direction Z.
  • the plurality of reforming lines 22B are formed at intervals in the normal direction Z.
  • the plurality of reforming lines 22B may overlap each other in the normal direction Z.
  • the reforming line 22B closest to the first main surface 3 overlaps the boundary reforming line 30B.
  • the plurality of reforming lines 22C are formed so as to be shifted from each other in the normal direction Z.
  • the plurality of reforming lines 22C are formed at intervals in the normal direction Z.
  • the plurality of reforming lines 22C may overlap each other in the normal direction Z.
  • the reforming line 22C closest to the first main surface 3 overlaps the boundary reforming line 30C.
  • the plurality of reforming lines 22D are formed so as to be shifted from each other in the normal direction Z.
  • the plurality of reforming lines 22D are formed at intervals in the normal direction Z.
  • the plurality of reforming lines 22D may overlap each other in the normal direction Z.
  • the reforming line 22D closest to the first main surface 3 overlaps the boundary reforming line 30D.
  • the reforming lines 22A to 22D according to the seventh embodiment are formed by adjusting the condensing portion (focal point) of the laser beam in the forming process of the reforming line 70 (see also FIG. 10K). Even when the reforming lines 22A to 22D according to the seventh embodiment are formed, the same effect as when the reforming lines 22A to 22D according to the first embodiment are formed can be obtained.
  • the reforming lines 22A to 22D are formed over the entire area of the side surfaces 5A to 5D.
  • the reforming lines 22A to 22D composed of one layer may be formed in the entire area of the side surfaces 5A to 5D.
  • Such reforming lines 22A to 22D are formed by adjusting the condensing portion (focal point) of the laser light in the process of forming the reforming line 70 (see also FIG. 10K).
  • boundary reforming lines 30A to 30D which also serve as the reforming lines 22A to 22D, may be formed on the entire side surfaces 5A to 5D and the insulating side surfaces 11A to 11D.
  • Such boundary reforming lines 30A to 30D are formed by adjusting the condensing portion (focal point) of the laser beam in the process of forming the reforming line 70 (see also FIG. 10K).
  • First embodiment, second embodiment, third embodiment, fourth embodiment, fifth embodiment, sixth embodiment, and seventh embodiment (hereinafter, simply referred to as “first to seventh embodiment”).
  • the SiC semiconductor device 1 including at least two of the reforming lines 22A to 22D according to the above may be formed.
  • the features of the reforming lines 22A to 22D according to the first to seventh embodiments can be combined in any mode and any mode between them. That is, the reforming lines 22A to 22D having a form in which at least two of the characteristics of the reforming lines 22A to 22D according to the first to seventh embodiments are combined may be adopted.
  • the features of the reforming lines 22A to 22D according to the third embodiment may be combined with the features of the reforming lines 22A to 22D according to the fifth embodiment.
  • a strip-shaped reforming line that is inclined downward from the first main surface 3 toward the second main surface 4 and extends in a curved shape (curved shape) meandering toward the first main surface 3 and the second main surface 4. 22A to 22D are formed.
  • FIG. 13 is a perspective view showing the SiC semiconductor device 91 according to the second embodiment of the present invention, and is a perspective view showing a structure to which the modified lines 22A to 22D according to the first embodiment are applied.
  • FIG. 14 is an enlarged view of a region XIV shown in FIG.
  • FIG. 15 is an enlarged view of the area XV shown in FIG.
  • the structures corresponding to the structures described for SiC semiconductor device 1 are denoted by the same reference numerals, and description thereof is omitted.
  • the reforming lines 22A to 22D according to the first embodiment are applied.
  • any one of the reforming lines 22A to 22D according to the second to seventh embodiments may be employed instead of or in addition to the reforming lines 22A to 22D according to the first embodiment.
  • the reforming lines 22A to 22D having a form in which at least two of the characteristics of the reforming lines 22A to 22D according to the first to seventh embodiments are combined may be employed.
  • side surfaces 14A to 14D of passivation layer 13 are connected to insulating side surfaces 11A to 11D of main surface insulating layer 10. That is, the side surfaces 5A to 5D, the insulating side surfaces 11A to 11D, and the side surfaces 14A to 14D are formed flush with each other.
  • the boundary reforming lines 30A to 30D include the third regions 92 formed on the side surfaces 14A to 14D of the passivation layer 13.
  • the third regions 92 of the boundary reforming lines 30A to 30D have densities, refractive indices, mechanical strengths (crystal strengths), or other physical properties that have been changed to properties different from those of the insulating material of the passivation layer 13. Including the region.
  • the third region 92 of the boundary reforming lines 30A to 30D may include at least one of a melt-rehardened layer, a defect layer, a dielectric breakdown layer, and a refractive index change layer.
  • the melt-recured layer is a layer that is cured again after a part of the passivation layer 13 is melted.
  • the defect layer is a layer including holes and cracks formed in the passivation layer 13.
  • the dielectric breakdown layer is a layer in which a part of the passivation layer 13 has dielectric breakdown.
  • the refractive index change layer is a layer in which a part of the passivation layer 13 has changed to a different refractive index from the insulating material of the passivation layer 13.
  • the third regions 92 of the boundary reforming lines 30A to 30D are formed at an interval from the main surface of the passivation layer 13 to the SiC semiconductor layer 2 side. Thus, the third region 92 exposes the surface layer of the main surface of the passivation layer 13 from the side surfaces 14A to 14D.
  • the boundary reforming lines 30A to 30D may be formed all over the side surfaces 14A to 14D.
  • the third region 92 of the boundary reforming line 30A and the third region 92 of the boundary reforming line 30B are connected at a corner connecting the side surface 14A and the side surface 14B.
  • the third region 92 of the boundary reforming line 30B and the third region 92 of the boundary reforming line 30C are continuous at a corner connecting the side surface 14B and the side surface 14C.
  • the third region 92 of the boundary reforming line 30C and the third region 92 of the boundary reforming line 30D are continuous at a corner connecting the side surface 14C and the side surface 14D.
  • the third region 92 of the boundary reforming line 30D and the third region 92 of the boundary reforming line 30A are connected at a corner connecting the side surface 14D and the side surface 14A.
  • the third regions 92 of the boundary reforming lines 30A to 30D are integrally formed so as to surround the passivation layer 13. That is, the third regions 92 of the boundary reforming lines 30A to 30D form one endless (annular) boundary reforming line surrounding the passivation layer 13 on the side surfaces 14A to 14D of the passivation layer 13.
  • one end 33a of the a-plane boundary reforming section 33 is located in the SiC semiconductor layer 2. Further, the other end 33 b of the a-plane boundary reforming section 33 is located on the passivation layer 13.
  • the connecting portion 33c of the a-plane boundary reforming section 33 crosses a boundary region between the main surface insulating layer 10 and the passivation layer 13 and a boundary region between the SiC semiconductor layer 2 and the main surface insulating layer 10. , One end 33a and the other end 33b.
  • one end 34 a of the m-plane boundary reforming part 34 is located in the SiC semiconductor layer 2. Further, the other end 34 b of the m-plane boundary reforming part 34 is located on the passivation layer 13. Further, the connecting portion 34c of the m-plane boundary reforming section 34 crosses a boundary region between the main surface insulating layer 10 and the passivation layer 13 and a boundary region between the SiC semiconductor layer 2 and the main surface insulating layer 10. , One end 34a and the other end 34b.
  • the passivation layer 13 is formed by removing the step of removing the passivation layer 13 in the step of FIG. 10I described above. Also, the boundary reforming lines 30A to 30D are formed by adjusting the condensing portion (focal point) of the laser light in the step of forming the boundary reforming line 72 (see also FIG. 10K).
  • the same effects as those described for the SiC semiconductor device 1 can also be obtained by the SiC semiconductor device 91.
  • FIG. 16 is a perspective view of the SiC semiconductor device 101 according to the third embodiment of the present invention viewed from one angle, showing a structure to which the modified lines 22A to 22D according to the first embodiment are applied.
  • FIG. 17 is a perspective view of the SiC semiconductor device 101 shown in FIG. 16 viewed from another angle.
  • FIG. 18 is a plan view showing the SiC semiconductor device 101 shown in FIG.
  • FIG. 19 is a plan view in which the resin layer 129 is removed from FIG.
  • the reforming lines 22A to 22D according to the first embodiment are applied. That is, in the manufacturing process of the SiC semiconductor device 101, the same processes as those of the above-described processes of FIGS. 10A to 10M are applied.
  • any one of the reforming lines 22A to 22D according to the second to seventh embodiments is employed instead of or in addition to the reforming lines 22A to 22D according to the first embodiment. May be done. Further, reforming lines 22A to 22D having a form in which at least two of the characteristics of the reforming lines 22A to 22D according to the first to seventh embodiments are combined may be employed.
  • SiC semiconductor device 101 includes SiC semiconductor layer 102.
  • the SiC semiconductor layer 102 includes a 4H—SiC single crystal as an example of a hexagonal SiC single crystal.
  • the SiC semiconductor layer 102 is formed in a rectangular parallelepiped chip shape.
  • the SiC semiconductor layer 102 has a first main surface 103 on one side, a second main surface 104 on the other side, and side surfaces 105A, 105B, 105C, and 105D connecting the first main surface 103 and the second main surface 104. are doing.
  • the first main surface 103 and the second main surface 104 are formed in a quadrangular shape (here, a rectangular shape) in plan view (hereinafter, simply referred to as “plan view”) as viewed from the normal direction Z thereof.
  • the first main surface 103 is a device surface on which functional devices are formed.
  • the second main surface 104 is formed of a ground surface having a grinding mark.
  • Side surfaces 105A to 105D are each formed of a smooth cleavage plane facing the crystal plane of the SiC single crystal. The side surfaces 105A to 105D have no grinding marks.
  • the thickness TL of the SiC semiconductor layer 102 may be not less than 40 ⁇ m and not more than 200 ⁇ m. Even if the thickness TL is 40 ⁇ m to 60 ⁇ m, 60 ⁇ m to 80 ⁇ m, 80 ⁇ m to 100 ⁇ m, 100 ⁇ m to 120 ⁇ m, 120 ⁇ m to 140 ⁇ m, 140 ⁇ m to 160 ⁇ m, 160 ⁇ m to 180 ⁇ m, or 180 ⁇ m to 200 ⁇ m Good.
  • the thickness TL is preferably not less than 60 ⁇ m and not more than 150 ⁇ m.
  • first main surface 103 and second main surface 104 face the c-plane of the SiC single crystal.
  • the first main surface 103 faces the (0001) plane (silicon surface).
  • Second main surface 104 faces the (000-1) plane (carbon plane) of the SiC single crystal.
  • the first main surface 103 and the second main surface 104 have an off angle ⁇ inclined at an angle of 10 ° or less in the [11-20] direction with respect to the c-plane of the SiC single crystal.
  • the normal direction Z is inclined by an off angle ⁇ with respect to the c-axis ([0001] direction) of the SiC single crystal.
  • the off angle ⁇ may be 0 ° or more and 5.0 ° or less. Off angle ⁇ is 0 ° or more and 1.0 ° or less, 1.0 ° or more and 1.5 ° or less, 1.5 ° or more and 2.0 ° or less, 2.0 ° or more and 2.5 ° or less, 2.5 3.0 ° to 3.5 °, 3.5 ° to 4.0 °, 3.5 ° to 4.0 °, 4.0 ° to 4.5 °, or 4.5 ° to 4.5 °.
  • the angle may be set to a range of 0 ° or less.
  • the off angle ⁇ preferably exceeds 0 °.
  • the off angle ⁇ may be less than 4.0 °.
  • the off angle ⁇ may be set in a range from 3.0 ° to 4.5 °. In this case, it is preferable that the off-angle ⁇ is set in the range of 3.0 ° to 3.5 °, or 3.5 ° to 4.0 °.
  • the off angle ⁇ may be set in the range of 1.5 ° or more and 3.0 ° or less. In this case, it is preferable that the off-angle ⁇ is set in a range from 1.5 ° to 2.0 °, or from 2.0 ° to 2.5 °.
  • each of the side surfaces 105A to 105D may be 1 mm or more and 10 mm or less (for example, 2 mm or more and 5 mm or less).
  • the surface area of the side surfaces 105B and 105D exceeds the surface area of the side surfaces 105A and 105C.
  • the first main surface 103 and the second main surface 104 may be formed in a square shape in plan view. In this case, the surface areas of the side surfaces 105A and 105C are equal to the side surfaces 105B and 105D.
  • the side surface 105A and the side surface 105C extend along the first direction X and face each other in a second direction Y intersecting with the first direction X.
  • the side surfaces 105B and 105D extend along the second direction Y and face each other in the first direction X.
  • the second direction Y is more specifically a direction orthogonal to the first direction X.
  • the first direction X is set in the m-axis direction ([1-100] direction) of the SiC single crystal.
  • the second direction Y is set in the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the side surface 105A and the side surface 105C form short sides of the SiC semiconductor layer 102 in plan view.
  • Side surface 105A and side surface 105C are formed by the a-plane of the SiC single crystal, and face each other in the a-axis direction.
  • the side surface 105A is formed by the ( ⁇ 1-120) plane of the SiC single crystal.
  • Side surface 105C is formed by the (11-20) plane of the SiC single crystal.
  • the side surface 105A and the side surface 105C form an inclined surface which is inclined toward the c-axis direction ([0001] direction) of the SiC single crystal with respect to the normal line with respect to the normal line of the first main surface 103. You may. In this case, when the normal to the first main surface 103 is 0 °, the side surfaces 105A and 105C may be inclined at an angle corresponding to the off angle ⁇ with respect to the normal to the first main surface 103. .
  • the angle corresponding to the off angle ⁇ may be equal to the off angle ⁇ , or may be an angle exceeding 0 ° and less than the off angle ⁇ .
  • the side surface 105B and the side surface 105D form long sides of the SiC semiconductor layer 102 in plan view.
  • Side surface 105B and side surface 105D are formed by the m-plane of the SiC single crystal, and face each other in the m-axis direction.
  • Side surface 105B is formed by the (-1100) plane of the SiC single crystal.
  • Side surface 105D is formed by the (1-100) plane of the SiC single crystal.
  • the side surface 105B and the side surface 105D extend in a plane along the normal line of the first main surface 103. More specifically, the side surfaces 105B and 105D are formed substantially perpendicular to the first main surface 103 and the second main surface 104.
  • SiC semiconductor layer 102 has a stacked structure including n + -type SiC semiconductor substrate 106 and n-type SiC epitaxial layer 107.
  • the SiC semiconductor substrate 106 and the SiC epitaxial layer 107 correspond to the SiC semiconductor substrate 6 and the SiC epitaxial layer 7 according to the first embodiment, respectively.
  • the second main surface 104 of the SiC semiconductor layer 102 is formed by the SiC semiconductor substrate 106.
  • SiC epitaxial layer 107 forms first main surface 103. Side surfaces 105A to 105D of SiC semiconductor layer 102 are formed by SiC semiconductor substrate 106 and SiC epitaxial layer 107.
  • the thickness TS of the SiC semiconductor substrate 106 may be not less than 40 ⁇ m and not more than 150 ⁇ m.
  • the thickness TS is 40 ⁇ m to 50 ⁇ m, 50 ⁇ m to 60 ⁇ m, 60 ⁇ m to 70 ⁇ m, 70 ⁇ m to 80 ⁇ m, 80 ⁇ m to 90 ⁇ m, 90 ⁇ m to 100 ⁇ m, 100 ⁇ m to 110 ⁇ m, 110 ⁇ m to 120 ⁇ m, 120 ⁇ m to 130 ⁇ m, It may be 130 ⁇ m or more and 140 ⁇ m or less, or 140 ⁇ m or more and 150 ⁇ m or less.
  • the thickness TS is preferably 40 ⁇ m or more and 130 ⁇ m or less. Since the current path can be shortened by thinning the SiC semiconductor substrate 106, the resistance value can be reduced.
  • the thickness TE of the SiC epitaxial layer 107 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness TE is 1 ⁇ m to 5 ⁇ m, 5 ⁇ m to 10 ⁇ m, 10 ⁇ m to 15 ⁇ m, 15 ⁇ m to 20 ⁇ m, 20 ⁇ m to 25 ⁇ m, 25 ⁇ m to 30 ⁇ m, 30 ⁇ m to 35 ⁇ m, 35 ⁇ m to 40 ⁇ m, 40 ⁇ m to 45 ⁇ m, Alternatively, it may be 45 ⁇ m or more and 50 ⁇ m or less.
  • the thickness TE is preferably 5 ⁇ m or more and 15 ⁇ m or less.
  • the n-type impurity concentration of SiC epitaxial layer 107 is lower than the n-type impurity concentration of SiC semiconductor substrate 106. More specifically, the n-type impurity concentration of SiC epitaxial layer 107 is lower than the n-type impurity concentration of SiC semiconductor substrate 106.
  • the n-type impurity concentration of SiC semiconductor substrate 106 may be not less than 1.0 ⁇ 10 18 cm ⁇ 3 and not more than 1.0 ⁇ 10 21 cm ⁇ 3 .
  • the n-type impurity concentration of SiC epitaxial layer 107 may be not less than 1.0 ⁇ 10 15 cm ⁇ 3 and not more than 1.0 ⁇ 10 18 cm ⁇ 3 .
  • the ⁇ ⁇ SiC epitaxial layer 107 has a plurality of regions having different n-type impurity concentrations along the normal direction Z. More specifically, SiC epitaxial layer 107 includes a high-concentration region 108 having a relatively high n-type impurity concentration, and a low-concentration region 109 having a lower n-type impurity concentration than high-concentration region 108.
  • the high concentration region 108 is formed in a region on the first main surface 103 side.
  • the low concentration region 109 is formed in a region on the second main surface 104 side with respect to the high concentration region 108.
  • the n-type impurity concentration of the high-concentration region 108 may be 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the n-type impurity concentration of the low concentration region 109 may be not less than 1 ⁇ 10 15 cm ⁇ 3 and not more than 1 ⁇ 10 16 cm ⁇ 3 .
  • the thickness of the high concentration region 108 is equal to or less than the thickness of the low concentration region 109. More specifically, the thickness of the high concentration region 108 is less than the thickness of the low concentration region 109. The thickness of the high concentration region 108 is less than half the total thickness of the SiC epitaxial layer 107.
  • the SiC semiconductor layer 102 includes an active region 111 and an outer region 112.
  • the active region 111 is a region where a vertical MISFET (Metal Insulator Field Effect Transistor) as an example of a functional device is formed.
  • the active region 111 is formed at the center of the SiC semiconductor layer 102 with an interval from the side surfaces 105A to 105D to the inner region in plan view.
  • the active region 111 is formed in a square shape (a rectangular shape in this embodiment) having four sides parallel to the side surfaces 105A to 105D in a plan view.
  • the outer region 112 is a region outside the active region 111.
  • the outer region 112 is formed in a region between the side surfaces 105A to 105D and the periphery of the active region 111.
  • the outer region 112 is formed in an endless shape (square ring in this embodiment) surrounding the active region 111 in plan view.
  • SiC semiconductor device 101 includes a main surface insulating layer 113 formed on first main surface 103.
  • the main surface insulating layer 113 corresponds to the main surface insulating layer 10 according to the first embodiment.
  • Main surface insulating layer 113 selectively covers active region 111 and outer region 112.
  • Main surface insulating layer 113 may include silicon oxide (SiO 2 ).
  • the main surface insulating layer 113 has four insulating side surfaces 114A, 114B, 114C, 114D exposed from the side surfaces 105A to 105D.
  • the insulating side surfaces 114A to 114D are continuous with the side surfaces 105A to 105D.
  • the insulating side surfaces 114A to 114D are formed flush with the side surfaces 105A to 105D.
  • the insulating side surfaces 114A to 114D are formed of cleavage planes.
  • the thickness of the main surface insulating layer 113 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the main surface insulating layer 113 may be 1 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 20 ⁇ m or less, 20 ⁇ m or more and 30 ⁇ m or less, 30 ⁇ m or more and 40 ⁇ m or less, or 40 ⁇ m or more and 50 ⁇ m or less.
  • SiC semiconductor device 101 includes main surface gate electrode layer 115 as one of first main surface electrode layers formed on main surface insulating layer 113.
  • a gate voltage is applied to main surface gate electrode layer 115.
  • the gate voltage may be 10 V or more and 50 V or less (for example, about 30 V).
  • Main surface gate electrode layer 115 penetrates main surface insulating layer 113 and is electrically connected to an arbitrary region of SiC semiconductor layer 102.
  • Main surface gate electrode layer 115 includes gate pad 116 and gate fingers 117 and 118. Gate pad 116 and gate fingers 117 and 118 are arranged in active region 111.
  • the gate pad 116 is formed along the side surface 105A in a plan view. Gate pad 116 is formed along the central region of side surface 105A in plan view. The gate pad 116 may be formed along a corner connecting any two of the side surfaces 105A to 105D in plan view. Gate pad 116 may be formed in a square shape in plan view.
  • the gate fingers 117 and 118 include the outer gate finger 117 and the inner gate finger 118.
  • the outer gate finger 117 extends from the gate pad 116 and extends in a band along the periphery of the active region 111.
  • the outer gate finger 117 is formed along the three side surfaces 105A, 105B, and 105D so as to partition the inner region of the active region 111 from three directions.
  • the outer gate finger 117 has a pair of open ends 119 and 120.
  • the pair of open ends 119 and 120 are formed in a region facing the gate pad 116 with the region inside the active region 111 interposed therebetween.
  • the pair of open ends 119 and 120 are formed along the side surface 105C.
  • the inner gate finger 118 is extended from the gate pad 116 to an area inside the active area 111.
  • the inner gate finger 118 extends in a band shape in an area inside the active area 111.
  • the inner gate finger 118 extends from the gate pad 116 toward the side surface 105C.
  • the SiC semiconductor device 101 includes a main surface source electrode layer 121 as one of the first main surface electrode layers formed on the main surface insulating layer 113.
  • a source voltage is applied to the main surface source electrode layer 121.
  • the source voltage may be a reference voltage (for example, a GND voltage).
  • Main surface source electrode layer 121 penetrates main surface insulating layer 113 and is electrically connected to an arbitrary region of SiC semiconductor layer 102.
  • the main surface source electrode layer 121 includes a source pad 122, a source routing wiring 123, and a source connection part 124.
  • the source pad 122 is formed in the active region 111 at a distance from the gate pad 116 and the gate fingers 117 and 118.
  • the source pad 122 has a C-shape in plan view (FIG. 18) so as to cover a C-shaped (inverted C-shape in FIGS. 18 and 19) region defined by the gate pad 116 and the gate fingers 117 and 118. 19 and FIG. 19).
  • the source routing wiring 123 is formed in the outer region 112.
  • the source lead-out line 123 extends in a strip shape along the active region 111.
  • the source lead-out wiring 123 is formed in an endless shape (in this embodiment, a square ring) surrounding the active region 111 in a plan view.
  • the source routing wiring 123 is electrically connected to the SiC semiconductor layer 102 in the outer region 112.
  • the source connection part 124 connects the source pad 122 and the source lead-out line 123.
  • the source connection part 124 is provided in a region between the pair of open ends 119 and 120 of the outer gate finger 117.
  • the source connection portion 124 crosses the boundary region between the active region 111 and the outer region 112 from the source pad 122, and is connected to the source routing wiring 123.
  • the MISFET formed in the active region 111 includes an npn-type parasitic bipolar transistor due to its structure.
  • the parasitic bipolar transistor is turned on. In this case, control of the MISFET may become unstable due to, for example, latch-up.
  • an avalanche current absorption structure for absorbing an avalanche current generated in the outer region 112 is formed by utilizing the structure of the main surface source electrode layer 121. More specifically, the avalanche current generated in the outer region 112 is absorbed by the source routing wiring 123 and reaches the source pad 122 via the source connection part 124. When a conducting wire (for example, a bonding wire) for external connection is connected to the source pad 122, the avalanche current is taken out by the conducting wire.
  • a conducting wire for example, a bonding wire
  • SiC semiconductor device 101 includes a passivation layer 125 (insulating layer) formed on main surface insulating layer 113.
  • the passivation layer 125 may have a single-layer structure including a silicon oxide layer or a silicon nitride layer.
  • the passivation layer 125 may have a stacked structure including a silicon oxide layer and a silicon nitride layer.
  • the silicon oxide layer may be formed on the silicon nitride layer.
  • the silicon nitride layer may be formed on the silicon oxide layer.
  • the passivation layer 125 has a single-layer structure made of a silicon nitride layer.
  • the passivation layer 125 includes four side surfaces 126A, 126B, 126C, 126D.
  • the side surfaces 126A to 126D of the passivation layer 125 are formed at an interval from the side surfaces 105A to 105D of the SiC semiconductor layer 102 to an inner region in plan view.
  • Passivation layer 125 exposes the periphery of SiC semiconductor layer 102 in plan view.
  • the passivation layer 125 exposes the main surface insulating layer 113.
  • the passivation layer 125 selectively covers the main surface gate electrode layer 115 and the main surface source electrode layer 121.
  • Passivation layer 125 includes a gate subpad opening 127 and a source subpad opening 128.
  • Gate subpad opening 127 exposes gate pad 116.
  • Source subpad opening 128 exposes source pad 122.
  • the thickness of the passivation layer 125 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the passivation layer 125 may be 1 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 20 ⁇ m or less, 20 ⁇ m or more and 30 ⁇ m or less, 30 ⁇ m or more and 40 ⁇ m or less, or 40 ⁇ m or more and 50 ⁇ m or less.
  • @SiC semiconductor device 101 includes a resin layer 129 (insulating layer) formed on passivation layer 125.
  • the passivation layer 125 and the resin layer 129 form one insulating laminated structure (insulating layer).
  • the resin layer 129 is indicated by hatching.
  • the resin layer 129 may include a negative type or positive type photosensitive resin.
  • the resin layer 129 includes polybenzoxazole as an example of a positive-type photosensitive resin.
  • the resin layer 129 may include polyimide as an example of a negative type photosensitive resin.
  • the resin layer 129 selectively covers the main surface gate electrode layer 115 and the main surface source electrode layer 121.
  • the resin layer 129 includes four resin side surfaces 130A, 130B, 130C, and 130D.
  • the resin side surfaces 130A to 130D are formed at intervals from the side surfaces 105A to 105D of the SiC semiconductor layer 102 to an inner region.
  • the resin layer 129 exposes the main surface insulating layer 113 together with the passivation layer 125.
  • the resin side surfaces 130A to 130D are formed flush with the side surfaces 126A to 126D of the passivation layer 125.
  • the resin side surfaces 130A to 130D of the resin layer 129 define dicing streets with the side surfaces 105A to 105D of the SiC semiconductor layer 102.
  • the side surfaces 126A to 126D of the passivation layer 125 also define dicing streets. According to the dicing street, it is not necessary to physically cut the resin layer 129 and the passivation layer 125 when cutting out the SiC semiconductor device 101 from one SiC semiconductor wafer. Thereby, SiC semiconductor device 101 can be smoothly cut out from one SiC semiconductor wafer. Further, the insulation distance from the side surfaces 105A to 105D can be increased.
  • the width of the dicing street may be 1 ⁇ m or more and 25 ⁇ m or less.
  • the width of the dicing street may be 1 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 15 ⁇ m or less, 15 ⁇ m or more and 20 ⁇ m or less, or 20 ⁇ m or more and 25 ⁇ m or less.
  • Resin layer 129 includes gate pad opening 131 and source pad opening 132.
  • the gate pad opening 131 exposes the gate pad 116.
  • the source pad opening 132 exposes the source pad 122.
  • the gate pad opening 131 communicates with the gate subpad opening 127 of the passivation layer 125.
  • the inner wall of the gate pad opening 131 may be located outside the inner wall of the gate subpad opening 127.
  • the inner wall of the gate pad opening 131 may be located inside the inner wall of the gate subpad opening 127.
  • the resin layer 129 may cover the inner wall of the gate subpad opening 127.
  • the source pad opening 132 communicates with the source subpad opening 128 of the passivation layer 125.
  • the inner wall of the gate pad opening 131 may be located outside the inner wall of the source subpad opening 128.
  • the inner wall of the source pad opening 132 may be located inside the inner wall of the source subpad opening 128.
  • the resin layer 129 may cover the inner wall of the source subpad opening 128.
  • the thickness of the resin layer 129 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the resin layer 129 may be 1 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 20 ⁇ m or less, 20 ⁇ m or more and 30 ⁇ m or less, 30 ⁇ m or more and 40 ⁇ m or less, or 40 ⁇ m or more and 50 ⁇ m or less.
  • the SiC semiconductor device 101 includes a drain electrode layer 133 as a second main surface electrode layer formed on the second main surface 104.
  • the drain electrode layer 133 forms an ohmic contact with the second main surface 104 (SiC semiconductor substrate 106). That is, the SiC semiconductor substrate 106 is formed as the drain region 134 of the MISFET.
  • the SiC epitaxial layer 107 is formed as a drift region 135 of the MISFET.
  • the maximum voltage that can be applied between main surface source electrode layer 121 and drain electrode layer 133 during off-time may be 1000 V or more and 10,000 V or less.
  • the drain electrode layer 133 may include at least one of a Ti layer, a Ni layer, an Au layer, an Ag layer, and an Al layer.
  • the drain electrode layer 133 may have a single-layer structure including a Ti layer, a Ni layer, an Au layer, an Ag layer, or an Al layer.
  • the drain electrode layer 133 may have a laminated structure in which at least two of a Ti layer, a Ni layer, an Au layer, an Ag layer, and an Al layer are laminated in any mode.
  • the drain electrode layer 133 may have a four-layer structure including a Ti layer, a Ni layer, an Au layer, and an Ag layer stacked in this order from the second main surface 104.
  • the SiC semiconductor device 101 includes a plurality of reforming lines 22A to 22D according to the first embodiment formed on the side surfaces 105A to 105D of the SiC semiconductor layer 102.
  • the structure of the modified lines 22A to 22D according to the SiC semiconductor device 1 is the same as that of the modified lines 22A to 22D according to the SiC semiconductor device 101 except that the modified lines 22A to 22D are formed in the SiC semiconductor layer 102 instead of the SiC semiconductor layer 2. Same as the structure.
  • the description of the reforming lines 22A to 22D according to the SiC semiconductor device 1 applies mutatis mutandis to the description of the reforming lines 22A to 22D according to the SiC semiconductor device 101, respectively. Specific description of the reforming lines 22A to 22D related to the SiC semiconductor device 101 is omitted.
  • the SiC semiconductor device 101 includes a plurality of boundary modification lines 30A to 30D formed on the side surfaces 105A to 105D of the SiC semiconductor layer 102 and the insulating side surfaces 114A to 114D of the main surface insulating layer 113.
  • the structure of the boundary reforming lines 30A to 30D according to the SiC semiconductor device 101 is formed in the boundary region between the SiC semiconductor layer 102 and the main surface insulating layer 113 instead of the boundary region between the SiC semiconductor layer 2 and the main surface insulating layer 10. Except for this point, the structure is the same as that of the boundary reforming lines 30A to 30D according to the SiC semiconductor device 1.
  • boundary reforming lines 30A to 30D according to the SiC semiconductor device 1 applies mutatis mutandis to the description of the boundary reforming lines 30A to 30D according to the SiC semiconductor device 101, respectively.
  • a specific description of the boundary reforming lines 30A to 30D relating to the SiC semiconductor device 101 is omitted.
  • FIG. 20 is an enlarged view of the area XX shown in FIG. 19 and is a view for explaining the structure of the first main surface 103.
  • FIG. 21 is a sectional view taken along the line XXI-XXI shown in FIG.
  • FIG. 22 is a sectional view taken along the line XXII-XXII shown in FIG.
  • FIG. 23 is an enlarged view of a region XXIII shown in FIG.
  • FIG. 24 is a sectional view taken along the line XXIV-XXIV shown in FIG.
  • FIG. 25 is an enlarged view of a region XXV shown in FIG.
  • SiC semiconductor device 101 includes a p-type body region 141 formed in a surface layer portion of first main surface 103 in active region 111.
  • body region 141 is formed in the entire region of first main surface 103 where active region 111 is formed.
  • the body region 141 defines the active region 111.
  • the body region 141 may have a p-type impurity concentration of 1.0 ⁇ 10 17 cm ⁇ 3 or more and 1.0 ⁇ 10 19 cm ⁇ 3 or less.
  • SiC semiconductor device 101 includes a plurality of gate trenches 142 formed in the surface region of first main surface 103 in active region 111.
  • the plurality of gate trenches 142 are each formed in a band shape extending along the first direction X (m-axis direction of the SiC single crystal) in plan view, and are spaced along the second direction Y (a-axis direction of the SiC single crystal). Are formed.
  • each gate trench 142 extends from the peripheral portion on one side (side surface 105B side) to the peripheral portion on the other side (side surface 105D side) in the active region 111.
  • the plurality of gate trenches 142 are formed in a stripe shape as a whole in plan view.
  • Each gate trench 142 crosses an intermediate portion between the peripheral portion on one side and the peripheral portion on the other side in the active region 111.
  • One end of each gate trench 142 is located at one peripheral edge in the active region 111.
  • the other end of each gate trench 142 is located on the other side of the active region 111.
  • each gate trench 142 may be 0.5 mm or more.
  • the length of each gate trench 142 is the length from the end on the connection portion side of each gate trench 142 and outer gate finger 117 to the end on the opposite side in the cross section shown in FIG.
  • the length of each gate trench 142 is 1 mm or more and 10 mm or less (for example, 2 mm or more and 5 mm or less).
  • the total extension of the one or more gate trenches 142 per unit area may be not less than 0.5 ⁇ m / ⁇ m 2 and not more than 0.75 ⁇ m / ⁇ m 2 .
  • Each gate trench 142 integrally includes an active trench portion 143 and a contact trench portion 144.
  • the active trench portion 143 is a portion along the channel of the MISFET in the active region 111.
  • the contact trench portion 144 is a portion mainly intended for contact with the outer gate finger 117 in the gate trench 142.
  • the contact trench 144 extends from the active trench 143 to the periphery of the active region 111.
  • the contact trench portion 144 is formed in a region immediately below the outer gate finger 117.
  • the lead-out amount of the contact trench portion 144 is arbitrary.
  • Each gate trench 142 penetrates the body region 141 and reaches the SiC epitaxial layer 107.
  • Each gate trench 142 includes a side wall and a bottom wall.
  • the sidewall forming the long side of each gate trench 142 is formed by the a-plane of the SiC single crystal.
  • the side wall forming the short side of each gate trench 142 is formed by the m-plane of the SiC single crystal.
  • each gate trench 142 may extend along the normal direction Z.
  • the side wall of each gate trench 142 may be formed substantially perpendicular to the first main surface 103.
  • the angle formed by the side wall of each gate trench 142 with respect to first main surface 103 in SiC semiconductor layer 102 may be 90 ° or more and 95 ° or less (eg, 91 ° or more and 93 ° or less).
  • Each gate trench 142 may be formed in a tapered shape such that the opening area on the bottom wall side is smaller than the opening area on the opening side in cross-sectional view.
  • each gate trench 142 is located in the SiC epitaxial layer 107. More specifically, the bottom wall of each gate trench 142 is located in high concentration region 108 of SiC epitaxial layer 107. The bottom wall of each gate trench 142 faces the c-plane of the SiC single crystal. The bottom wall of each gate trench 142 has an off angle ⁇ inclined in the [11-20] direction with respect to the c-plane of the SiC single crystal.
  • each gate trench 142 may be formed parallel to the first main surface 103. Needless to say, the bottom wall of each gate trench 142 may be formed in a curved shape toward the second main surface 104.
  • each gate trench 142 may be 0.5 ⁇ m or more and 3.0 ⁇ m or less.
  • the depth of each gate trench 142 is 0.5 ⁇ m to 1.0 ⁇ m, 1.0 ⁇ m to 1.5 ⁇ m, 1.5 ⁇ m to 2.0 ⁇ m, 2.0 ⁇ m to 2.5 ⁇ m, or 2.5 ⁇ m. It may be not less than 3.0 ⁇ m.
  • each gate trench 142 along the second direction Y may be 0.1 ⁇ m or more and 2 ⁇ m or less.
  • the width of each gate trench 142 may be from 0.1 ⁇ m to 0.5 ⁇ m, from 0.5 ⁇ m to 1.0 ⁇ m, from 1.0 ⁇ m to 1.5 ⁇ m, or from 1.5 ⁇ m to 2 ⁇ m.
  • opening edge portion 146 of each gate trench 142 includes an inclined portion 147 inclined downward from first main surface 103 toward the inside of each gate trench 142.
  • the opening edge 146 of each gate trench 142 is a corner connecting the first main surface 103 and the side wall of each gate trench 142.
  • the inclined portion 147 is formed in a curved shape depressed toward the SiC semiconductor layer 102 side.
  • the inclined portion 147 may be formed in a curved shape protruding toward each gate trench 142 side.
  • the inclined portion 147 reduces the electric field concentration on the opening edge portion 146 of each gate trench 142.
  • SiC semiconductor device 101 includes a gate insulating layer 148 and a gate electrode layer 149 formed in each gate trench 142.
  • the gate insulating layer 148 and the gate electrode layer 149 are indicated by hatching.
  • the gate insulating layer 148 includes at least one of silicon oxide (SiO 2 ), silicon nitride (SiN), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO 2 ), and tantalum oxide (Ta 2 O 3 ). Including.
  • the gate insulating layer 148 may have a stacked structure including a SiN layer and a SiO 2 layer stacked in this order from the SiC semiconductor layer 102 side.
  • the gate insulating layer 148 may have a stacked structure including a SiO 2 layer and a SiN layer stacked in this order from the SiC semiconductor layer 102 side.
  • the gate insulating layer 148 may have a single-layer structure including a SiO 2 layer or a SiN layer.
  • the gate insulating layer 148 has a single-layer structure composed of a SiO 2 layer.
  • the gate insulating layer 148 is formed in a film shape along the inner wall surface of the gate trench 142, and defines a recess space in the gate trench 142.
  • the gate insulating layer 148 includes a first region 148a, a second region 148b, and a third region 148c.
  • the first region 148a is formed along the side wall of the gate trench 142.
  • the second region 148b is formed along the bottom wall of the gate trench 142.
  • the third region 148c is formed along the first main surface 103.
  • the third region 148 c of the gate insulating layer 148 forms a part of the main surface insulating layer 113.
  • the thickness Ta of the first region 148a is smaller than the thickness Tb of the second region 148b and the thickness Tc of the third region 148c.
  • the ratio Tb / Ta of the thickness Tb of the second region 148b to the thickness Ta of the first region 148a may be 2 or more and 5 or less.
  • the ratio T3 / Ta of the thickness Tc of the third region 148c to the thickness Ta of the first region 148a may be 2 or more and 5 or less.
  • the thickness Ta of the first region 148a may be 0.01 ⁇ m or more and 0.2 ⁇ m or less.
  • the thickness Tb of the second region 148b may be 0.05 ⁇ m or more and 0.5 ⁇ m or less.
  • the thickness Tc of the third region 148c may be 0.05 ⁇ m or more and 0.5 ⁇ m or less.
  • the breakdown voltage of the gate insulating layer 148 near the opening edge 146 of each gate trench 142 can be improved. Further, by increasing the thickness of the third region 148c, the loss of the third region 148c by the etching method can be suppressed.
  • gate electrode layer 149 can be appropriately opposed to SiC semiconductor layer 102 (body region 141) with gate insulating layer 148 interposed therebetween.
  • the gate insulating layer 148 further includes a bulge 148d bulging toward the inside of each gate trench 142 at the opening edge 146 of each gate trench 142.
  • the bulge 148d is formed at a corner connecting the first region 148a and the third region 148c of the gate insulating layer 148.
  • the bulging portion 148d protrudes in a curved shape into each gate trench 142.
  • the bulging portion 148 d narrows the opening of each gate trench 142 at the opening edge 146 of each gate trench 142.
  • the bulge 148 d increases the dielectric strength of the gate insulating layer 148 at the opening edge 146.
  • the gate insulating layer 148 having no bulging portion 148d may be formed.
  • a gate insulating layer 148 having a uniform thickness may be formed.
  • the gate electrode layer 149 is embedded in each gate trench 142 with the gate insulating layer 148 interposed therebetween. More specifically, the gate electrode layer 149 is embedded in a recess space defined by the gate insulating layer 148 in each gate trench 142. The gate electrode layer 149 is controlled by a gate voltage.
  • the gate electrode layer 149 has an upper end located on the opening side of each gate trench 142.
  • the upper end of the gate electrode layer 149 is formed in a curved shape depressed toward the bottom wall of each gate trench 142.
  • the upper end of the gate electrode layer 149 has a constricted portion constricted along the bulged portion 148d of the gate insulating layer 148.
  • the cross-sectional area of gate electrode layer 149 may be 0.05 ⁇ m 2 or more and 0.5 ⁇ m 2 or less.
  • the cross-sectional area of the gate electrode layer 149 is the area of a cross section that appears when the gate electrode layer 149 is cut in a direction orthogonal to the direction in which the gate trench 142 extends.
  • the cross-sectional area of the gate electrode layer 149 is defined by the product of the depth of the gate electrode layer 149 and the width of the gate electrode layer 149.
  • the depth of the gate electrode layer 149 is the distance from the upper end to the lower end of the gate electrode layer 149.
  • the width of the gate electrode layer 149 is the width of the gate trench 142 at an intermediate position between the upper end and the lower end of the gate electrode layer 149.
  • the position of the upper end of the gate electrode layer 149 is an intermediate position in the upper end of the gate electrode layer 149.
  • the gate electrode layer 149 includes p-type polysilicon to which p-type impurities are added.
  • the p-type impurity of the gate electrode layer 149 may include at least one of boron (B), aluminum (Al), indium (In), and gallium (Ga).
  • the p-type impurity concentration of gate electrode layer 149 is equal to or higher than the p-type impurity concentration of body region 141. More specifically, the p-type impurity concentration of gate electrode layer 149 exceeds the p-type impurity concentration of body region 141.
  • the p-type impurity concentration of the gate electrode layer 149 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 22 cm ⁇ 3 or less.
  • the sheet resistance of the gate electrode layer 149 may be 10 ⁇ / ⁇ or more and 500 ⁇ / ⁇ or less (about 200 ⁇ / ⁇ in this embodiment).
  • SiC semiconductor device 101 includes a gate wiring layer 150 formed in active region 111.
  • Gate wiring layer 150 is electrically connected to gate pad 116 and gate fingers 117 and 118.
  • the gate wiring layer 150 is indicated by hatching.
  • the gate wiring layer 150 is formed on the first main surface 103. More specifically, gate wiring layer 150 is formed on third region 148c of gate insulating layer 148. In this embodiment, the gate wiring layer 150 is formed along the outer gate finger 117. More specifically, gate wiring layer 150 is formed along three side surfaces 105A, 105B, and 105D of SiC semiconductor layer 102 so as to partition an inner region of active region 111 from three directions.
  • the gate wiring layer 150 is connected to the gate electrode layer 149 exposed from the contact trench portion 144 of each gate trench 142.
  • the gate wiring layer 150 is formed by a lead portion of the gate electrode layer 149 drawn from each gate trench 142 onto the first main surface 103.
  • the upper end of the gate wiring layer 150 is connected to the upper end of the gate electrode layer 149.
  • SiC semiconductor device 101 includes a plurality of source trenches 155 formed in first main surface 103 in active region 111. Each source trench 155 is formed in a region between two adjacent gate trenches 142.
  • the plurality of source trenches 155 are each formed in a belt shape extending along the first direction X (m-axis direction of the SiC single crystal).
  • the plurality of source trenches 155 are formed in a stripe shape as a whole in plan view.
  • the pitch between the central portions of the adjacent source trenches 155 may be not less than 1.5 ⁇ m and not more than 3 ⁇ m.
  • Each source trench 155 penetrates the body region 141 and reaches the SiC epitaxial layer 107.
  • Each source trench 155 includes a side wall and a bottom wall.
  • the side wall forming the long side of each source trench 155 is formed by the a-plane of the SiC single crystal.
  • the side wall forming the short side of each source trench 155 is formed by the m-plane of the SiC single crystal.
  • each source trench 155 may extend along the normal direction Z.
  • the side wall of each source trench 155 may be formed substantially perpendicular to first main surface 103.
  • the angle formed by the side wall of each source trench 155 with respect to first main surface 103 in SiC semiconductor layer 102 may be 90 ° or more and 95 ° or less (eg, 91 ° or more and 93 ° or less).
  • Each source trench 155 may be formed in a tapered shape such that the opening area on the bottom wall side is smaller than the opening area on the opening side in cross-sectional view.
  • each source trench 155 is located in SiC epitaxial layer 107. More specifically, the bottom wall of each source trench 155 is located in high concentration region 108 of SiC epitaxial layer 107. The bottom wall of each source trench 155 is located on the second main surface 104 side with respect to the bottom wall of each gate trench 142. The bottom wall of each source trench 155 is located in a region between the bottom wall of each gate trench 142 and the lightly doped region 109.
  • each source trench 155 faces the c-plane of the SiC single crystal.
  • the bottom wall of each source trench 155 has an off angle ⁇ inclined in the [11-20] direction with respect to the c-plane of the SiC single crystal.
  • the bottom wall of each source trench 155 may be formed parallel to first main surface 103.
  • the bottom wall of each source trench 155 may be formed in a curved shape toward the second main surface 104.
  • each source trench 155 is equal to or greater than the depth of each gate trench 142 in this embodiment. More specifically, the depth of each source trench 155 is greater than the depth of each gate trench 142. The depth of each source trench 155 may be equal to the depth of each gate trench 142.
  • the depth of each source trench 155 may be not less than 0.5 ⁇ m and not more than 10 ⁇ m (for example, about 2 ⁇ m).
  • the ratio of the depth of each source trench 155 to the depth of each gate trench 142 may be 1.5 or more.
  • the ratio of the depth of each source trench 155 to the depth of each gate trench 142 is preferably 2 or more.
  • each source trench 155 in the first direction may be substantially equal to the width of each gate trench 142 in the first direction.
  • the first direction width of each source trench 155 may be greater than or equal to the first direction width of each gate trench 142.
  • the first direction width of each source trench 155 may be 0.1 ⁇ m or more and 2 ⁇ m or less (for example, about 0.5 ⁇ m).
  • SiC semiconductor device 101 includes source insulating layer 156 and source electrode layer 157 formed in each source trench 155.
  • the source insulating layer 156 and the source electrode layer 157 are indicated by hatching.
  • the source insulating layer 156 includes at least one of silicon oxide (SiO 2 ), silicon nitride (SiN), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO 2 ), and tantalum oxide (Ta 2 O 3 ). Including.
  • the source insulating layer 156 may have a stacked structure including a SiN layer and a SiO 2 layer stacked in this order from the first main surface 103 side.
  • the source insulating layer 156 may have a stacked structure including a SiO 2 layer and a SiN layer stacked in this order from the first main surface 103 side.
  • the source insulating layer 156 may have a single-layer structure including a SiO 2 layer or a SiN layer.
  • the source insulating layer 156 has a single-layer structure composed of a SiO 2 layer.
  • the source insulating layer 156 is formed in a film shape along the inner wall surface of each source trench 155, and defines a recess space in each source trench 155.
  • the source insulating layer 156 includes a first region 156a and a second region 156b.
  • the first region 156a is formed along the side wall of each source trench 155.
  • the second region 156b is formed along the bottom wall of each source trench 155.
  • the thickness Tsa of the first region 156a is smaller than the thickness Tsb of the second region 156b.
  • the ratio Tsb / Tsa of the thickness Tsb of the second region 156b to the thickness Tsa of the first region 156a may be 2 or more and 5 or less.
  • the thickness Tsa of the first region 156a may be not less than 0.01 ⁇ m and not more than 0.2 ⁇ m.
  • the thickness Tsb of the second region 156b may be not less than 0.05 ⁇ m and not more than 0.5 ⁇ m.
  • the thickness Tsa of the first region 156a may be substantially equal to the thickness Ta of the first region 156a of the gate insulating layer 148.
  • the thickness Tsb of the second region 156b may be substantially equal to the thickness Tb of the second region 156b of the gate insulating layer 148.
  • the source insulating layer 156 having a uniform thickness may be formed.
  • the source electrode layer 157 is embedded in each source trench 155 with the source insulating layer 156 interposed therebetween. More specifically, the source electrode layer 157 is embedded in a recess space defined by the source insulating layer 156 in each source trench 155.
  • the source electrode layer 157 is controlled by a source voltage.
  • the source electrode layer 157 has an upper end located on the opening side of each source trench 155.
  • the upper end of the source electrode layer 157 is formed on the bottom wall side of the source trench 155 with respect to the first main surface 103.
  • the upper end of the source electrode layer 157 may be located above the first main surface 103.
  • the upper end of the source electrode layer 157 is formed in a concave curved shape depressed toward the bottom wall of each source trench 155.
  • the upper end of the source electrode layer 157 may be formed parallel to the first main surface 103.
  • the upper end of the source electrode layer 157 may protrude above the upper end of the source insulating layer 156.
  • the upper end of the source electrode layer 157 may be located on the bottom wall side of the source trench 155 with respect to the upper end of the source insulating layer 156.
  • the thickness of the source electrode layer 157 may be 0.5 ⁇ m or more and 10 ⁇ m or less (for example, about 1 ⁇ m).
  • the source electrode layer 157 preferably includes polysilicon having a property close to SiC in material. Thereby, stress generated in SiC semiconductor layer 102 can be reduced.
  • the source electrode layer 157 includes p-type polysilicon to which p-type impurities are added. In this case, the source electrode layer 157 can be formed simultaneously with the gate electrode layer 149.
  • the p-type impurity of the source electrode layer 157 may include at least one of boron (B), aluminum (Al), indium (In), and gallium (Ga).
  • the p-type impurity concentration of source electrode layer 157 is equal to or higher than the p-type impurity concentration of body region 141. More specifically, the p-type impurity concentration of source electrode layer 157 exceeds the p-type impurity concentration of body region 141.
  • the p-type impurity concentration of the source electrode layer 157 may be from 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3 .
  • the sheet resistance of the source electrode layer 157 may be not less than 10 ⁇ / ⁇ and not more than 500 ⁇ / ⁇ (about 200 ⁇ / ⁇ in this embodiment).
  • the p-type impurity concentration of the source electrode layer 157 may be substantially equal to the p-type impurity concentration of the gate electrode layer 149.
  • the sheet resistance of the source electrode layer 157 may be substantially equal to the sheet resistance of the gate electrode layer 149.
  • the source electrode layer 157 may include n-type polysilicon instead of or in addition to p-type polysilicon.
  • the source electrode layer 157 may include at least one of tungsten, aluminum, copper, an aluminum alloy, and a copper alloy instead of or in addition to the p-type polysilicon.
  • the SiC semiconductor device 101 has the plurality of trench gate structures 161 and the plurality of trench source structures 162.
  • Each trench gate structure 161 includes a gate trench 142, a gate insulating layer 148, and a gate electrode layer 149.
  • Each trench source structure 162 includes a source trench 155, a source insulating layer 156, and a source electrode layer 157.
  • SiC semiconductor device 101 includes an n + -type source region 163 formed in a surface layer portion of body region 141 along a side wall of each gate trench 142.
  • the n-type impurity concentration of the source region 163 may be from 1.0 ⁇ 10 18 cm ⁇ 3 to 1.0 ⁇ 10 21 cm ⁇ 3 .
  • the n-type impurity of the source region 163 may be phosphorus (P).
  • a plurality of source regions 163 are formed along one side wall and the other side wall of each gate trench 142.
  • the plurality of source regions 163 are each formed in a band shape extending in the first direction X.
  • the plurality of source regions 163 are formed in a stripe shape as a whole in plan view. Each source region 163 is exposed from the side wall of each gate trench 142 and the side wall of each source trench 155.
  • source region 163, body region 141, and drift region 135 are formed from first main surface 103 toward second main surface 104. They are formed in this order.
  • a channel of the MISFET is formed in a region along the side wall of the gate trench 142.
  • the channel is formed in the gate trench 142 in a region along the side wall facing the a-plane of the SiC single crystal. ON / OFF of the channel is controlled by the gate electrode layer 149.
  • SiC semiconductor device 101 includes a plurality of p + -type contact regions 164 formed in a surface portion of first main surface 103 in active region 111. Each contact region 164 is formed in a region between two adjacent gate trenches 142 in plan view. Each contact region 164 is formed in a region opposite to the gate trench 142 with respect to each source region 163.
  • Each contact region 164 is formed along the inner wall of each source trench 155. In this embodiment, a plurality of contact regions 164 are formed at intervals along the inner wall of each source trench 155. Each contact region 164 is formed at an interval from each gate trench 142.
  • the p-type impurity concentration of each contact region 164 is higher than the p-type impurity concentration of body region 141.
  • the p-type impurity concentration of each contact region 164 may be not less than 1.0 ⁇ 10 18 cm ⁇ 3 and not more than 1.0 ⁇ 10 21 cm ⁇ 3 .
  • the p-type impurity of each contact region 164 may be aluminum (Al).
  • Each contact region 164 covers the side wall and bottom wall of each source trench 155.
  • the bottom of each contact region 164 may be formed parallel to the bottom wall of each source trench 155.
  • each contact region 164 integrally includes a first surface region 164a, a second surface region 164b, and an inner wall region 164c.
  • the first surface layer region 164 a covers one side wall of the source trench 155 in the surface layer portion of the body region 141.
  • First surface region 164a is electrically connected to body region 141 and source region 163.
  • the first surface layer region 164 a is located on the first main surface 103 side with respect to the bottom of the source region 163.
  • first surface layer region 164a has a bottom extending parallel to first main surface 103.
  • the bottom of first surface layer region 164a is located in a region between the bottom of body region 141 and the bottom of source region 163.
  • the bottom of first surface layer region 164a may be located in a region between first main surface 103 and the bottom of body region 141.
  • the first surface layer region 164a is drawn from the source trench 155 to the adjacent gate trench 142.
  • the first surface region 164a may extend to an intermediate region between the gate trench 142 and the source trench 155.
  • the first surface region 164a is formed at an interval from the gate trench 142 to the source trench 155 side.
  • the second surface layer region 164b covers the other side wall of the source trench 155 in the surface layer portion of the body region 141. Second surface layer region 164b is electrically connected to body region 141 and source region 163. The second surface layer region 164b is located in a region on the first main surface 103 side with respect to the bottom of the source region 163. In this embodiment, second surface layer region 164b has a bottom portion extending parallel to first main surface 103.
  • the bottom of the second surface region 164b is located in a region between the bottom of the body region 141 and the bottom of the source region 163.
  • the bottom of second surface layer region 164b may be located in a region between first main surface 103 and the bottom of body region 141.
  • the second surface layer region 164b extends from the other side wall of the source trench 155 toward the adjacent gate trench 142.
  • the second surface region 164b may extend to an intermediate region between the source trench 155 and the gate trench 142.
  • the second surface region 164b is formed at a distance from the gate trench 142 to the source trench 155.
  • the inner wall region 164c is located in a region on the second main surface 104 side with respect to the first surface region 164a and the second surface region 164b (the bottom of the source region 163).
  • the inner wall region 164c is formed in the SiC semiconductor layer 102 in a region along the inner wall of the source trench 155.
  • Inner wall region 164c covers the side wall of source trench 155.
  • the inner wall region 164c covers a corner connecting the side wall and the bottom wall of the source trench 155.
  • the inner wall region 164c covers the bottom wall of the source trench 155 from the side wall of the source trench 155 via a corner.
  • the bottom of the contact region 164 is formed by the inner wall region 164c.
  • SiC semiconductor device 101 includes a plurality of deep well regions 165 formed in a surface portion of first main surface 103 in active region 111.
  • Each deep well region 165 is also referred to as a breakdown voltage adjustment region (breakdown voltage holding region) for adjusting the breakdown voltage of SiC semiconductor layer 102.
  • Each deep well region 165 is formed in the SiC epitaxial layer 107. More specifically, each deep well region 165 is formed in the high concentration region 108 of the SiC epitaxial layer 107.
  • Each deep well region 165 is formed along the inner wall of each source trench 155 so as to cover each contact region 164. Each deep well region 165 is electrically connected to each contact region 164. Each deep well region 165 is formed in a band shape extending along each source trench 155 in plan view. Each deep well region 165 covers the side wall of each source trench 155.
  • Each deep well region 165 covers a corner connecting the side wall and bottom wall of each source trench 155.
  • Each deep well region 165 covers the bottom wall of each source trench 155 from the side wall of each source trench 155 via a corner.
  • Each deep well region 165 is continuous with the body region 141 on the side wall of each source trench 155.
  • Each deep well region 165 has a bottom located on the second main surface 104 side with respect to the bottom wall of each gate trench 142.
  • the bottom of each deep well region 165 may be formed parallel to the bottom wall of each source trench 155.
  • the p-type impurity concentration of each deep well region 165 may be substantially equal to the p-type impurity concentration of body region 141.
  • the p-type impurity concentration of each deep well region 165 may exceed the p-type impurity concentration of body region 141.
  • the p-type impurity concentration of each deep well region 165 may be lower than the p-type impurity concentration of body region 141.
  • the p-type impurity concentration of each deep well region 165 may be equal to or less than the p-type impurity concentration of contact region 164.
  • the p-type impurity concentration of each deep well region 165 may be lower than the p-type impurity concentration of contact region 164.
  • the p-type impurity concentration of each deep well region 165 may be 1.0 ⁇ 10 17 cm ⁇ 3 or more and 1.0 ⁇ 10 19 cm ⁇ 3 or less.
  • Each deep well region 165 forms a pn junction with the SiC semiconductor layer 102 (the high concentration region 108 of the SiC epitaxial layer 107). From this pn junction, a depletion layer extends toward a region between a plurality of gate trenches 142 adjacent to each other. This depletion layer extends toward the region on the second main surface 104 side with respect to the bottom wall of each gate trench 142.
  • each deep well region 165 may overlap the bottom wall of each gate trench 142.
  • a depletion layer extending from the bottom of each deep well region 165 may overlap the bottom wall of each gate trench 142.
  • SiC semiconductor device 101 includes a p-type peripheral deep well region 166 formed on the peripheral portion of active region 111.
  • the peripheral deep well region 166 is formed in the SiC epitaxial layer 107. More specifically, the peripheral deep well region 166 is formed in the high concentration region 108 of the SiC epitaxial layer 107.
  • the peripheral deep well region 166 is electrically connected to each deep well region 165.
  • the peripheral deep well region 166 has the same potential as each deep well region 165.
  • the peripheral deep well region 166 is formed integrally with each deep well region 165.
  • the peripheral deep well region 166 is formed in a region along the inner wall of the contact trench portion 144 of each gate trench 142 at the peripheral portion of the active region 111.
  • the peripheral deep well region 166 covers the side wall of the contact trench 144 of each gate trench 142.
  • the peripheral deep well region 166 covers a corner connecting the side wall and the bottom wall of each contact trench portion 144.
  • the peripheral deep well region 166 covers the bottom wall of each contact trench 144 from the side wall of each contact trench 144 via the corner.
  • Each deep well region 165 is continuous with the body region 141 on the side wall of each contact trench portion 144.
  • the bottom of the peripheral deep well region 166 is located on the second main surface 104 side with respect to the bottom wall of each contact trench 144.
  • the peripheral deep well region 166 overlaps the gate wiring layer 150 in plan view.
  • the peripheral deep well region 166 faces the gate wiring layer 150 with the gate insulating layer 148 (third region 148c) interposed therebetween.
  • the peripheral deep well region 166 includes a lead portion 166a drawn from each contact trench portion 144 to each active trench portion 143.
  • the lead portion 166a is formed in the high concentration region 108 of the SiC epitaxial layer 107.
  • the lead portion 166a extends along the side wall of each active trench portion 143, and covers the bottom wall of the active trench portion 143 through a corner.
  • the lead portion 166a covers the side wall of each active trench portion 143.
  • the lead portion 166a covers a corner connecting the side wall and the bottom wall of each active trench portion 143.
  • the lead portion 166a covers the bottom wall of each active trench portion 143 from the side wall of each active trench portion 143 via a corner.
  • the lead portion 166a is continuous with the body region 141 on the side wall of each active trench portion 143.
  • the bottom of the lead portion 166a is located on the second main surface 104 side with respect to the bottom wall of each active trench portion 143.
  • the p-type impurity concentration of the peripheral deep well region 166 may be substantially equal to the p-type impurity concentration of the body region 141.
  • the p-type impurity concentration of peripheral deep well region 166 may be greater than the p-type impurity concentration of body region 141.
  • the p-type impurity concentration of peripheral deep well region 166 may be lower than the p-type impurity concentration of body region 141.
  • the p-type impurity concentration of the peripheral deep well region 166 may be substantially equal to the p-type impurity concentration of each deep well region 165.
  • the p-type impurity concentration of the peripheral deep well region 166 may exceed the p-type impurity concentration of each deep well region 165.
  • the p-type impurity concentration of the peripheral deep well region 166 may be lower than the p-type impurity concentration of each deep well region 165.
  • the p-type impurity concentration of the peripheral deep well region 166 may be lower than the p-type impurity concentration of the contact region 164.
  • the p-type impurity concentration of the peripheral deep well region 166 may be lower than the p-type impurity concentration of the contact region 164.
  • the p-type impurity concentration of the peripheral deep well region 166 may be 1.0 ⁇ 10 17 cm ⁇ 3 or more and 1.0 ⁇ 10 19 cm ⁇ 3 or less.
  • Each deep well region 165 brings a trench gate type MISFET closer to a pn junction diode structure. Thereby, in the trench gate type MISFET, the electric field in the SiC semiconductor layer 102 can be reduced. Therefore, narrowing the pitch between a plurality of deep well regions 165 adjacent to each other is effective in reducing electric field concentration.
  • each deep well region 165 having the bottom on the second main surface 104 side with respect to the bottom wall of each gate trench 142 the electric field concentration on each gate trench 142 can be appropriately reduced by the depletion layer.
  • the distance between the bottoms of the plurality of deep well regions 165 and the second main surface 104 is preferably substantially constant.
  • the withstand voltage for example, breakdown strength
  • SiC semiconductor layer 102 can be suppressed from being limited by the form of each deep well region 165, and thus the withstand voltage can be appropriately improved.
  • each deep well region 165 can be formed conformally to the source trench 155, the occurrence of variation in the depth of each deep well region 165 can be appropriately suppressed.
  • each source trench 155 each deep well region 165 can be appropriately formed in a relatively deep region of SiC semiconductor layer 102.
  • the high concentration region 108 of the SiC epitaxial layer 107 is interposed between the deep well regions 165 adjacent to each other.
  • a JFET Joint Field Effect Transistor
  • each deep well region 165 is located in the high concentration region 108 of the SiC epitaxial layer 107.
  • the current path can be extended in the horizontal direction parallel to the first main surface 103 from the bottom of each deep well region 165. Thereby, the current spreading resistance can be reduced.
  • the low-concentration region 109 of the SiC epitaxial layer 107 increases the breakdown voltage of the SiC semiconductor layer 102 in such a structure.
  • SiC semiconductor device 101 includes a low-resistance electrode layer 167 formed on gate electrode layer 149.
  • the low-resistance electrode layer 167 covers the upper end of the gate electrode layer 149 in each gate trench 142.
  • the low-resistance electrode layer 167 includes a conductive material having a sheet resistance lower than the sheet resistance of the gate electrode layer 149.
  • the sheet resistance of the low-resistance electrode layer 167 may be from 0.01 ⁇ / ⁇ to 10 ⁇ / ⁇ .
  • the low resistance electrode layer 167 is formed in a film shape.
  • the low-resistance electrode layer 167 has a connection portion 167a in contact with the upper end of the gate electrode layer 149 and a non-connection portion 167b opposite thereto.
  • the connection portion 167a and the non-connection portion 167b of the low-resistance electrode layer 167 may be formed in a curved shape along the upper end of the gate electrode layer 149.
  • the connection portion 167a and the non-connection portion 167b of the low-resistance electrode layer 167 can take various forms.
  • connection portion 167a may be located above the first main surface 103.
  • the entirety of the connection portion 167a may be located below the first main surface 103.
  • the connection portion 167a may include a portion located above the first main surface 103.
  • the connection portion 167a may include a portion located below the first main surface 103.
  • the central portion of the connection portion 167a may be located below the first main surface 103, and the peripheral edge of the connection portion 167a may be located above the first main surface 103.
  • the entire non-connection portion 167b may be located above the first main surface 103.
  • the entire non-connection portion 167b may be located below the first main surface 103.
  • the non-connection portion 167b may include a portion located above the first main surface 103.
  • the non-connection portion 167b may include a portion located below the first main surface 103.
  • the central portion of non-connection portion 167b may be located below first main surface 103, and the periphery of non-connection portion 167b may be located above first main surface 103.
  • the low-resistance electrode layer 167 has an edge 167c that is in contact with the gate insulating layer 148.
  • the edge 167c is in contact with a corner connecting the first region 148a and the second region 148b in the gate insulating layer 148.
  • the edge 167c is in contact with the third region 148c of the gate insulating layer 148. More specifically, the edge 167c is in contact with the bulge 148d of the gate insulating layer 148.
  • the edge 167c is formed in a region on the first main surface 103 side with respect to the bottom of the source region 163. Edge 167c is formed in a region closer to first main surface 103 than a boundary region between body region 141 and source region 163. Therefore, the edge 167c faces the source region 163 with the gate insulating layer 148 interposed therebetween. Edge 167c is not opposed to body region 141 with gate insulating layer 148 interposed therebetween.
  • the current path may be formed by undesired diffusion of the electrode material of the low resistance electrode layer 167 to the gate insulating layer 148.
  • a design in which the edge 167c is connected to the third region 148c (the corner of the gate insulating layer 148) of the relatively thick gate insulating layer 148 is effective in reducing the risk of forming a current path.
  • the thickness Tr of the low-resistance electrode layer 167 is equal to or less than the thickness TG of the gate electrode layer 149 (Tr ⁇ TG).
  • the thickness Tr of the low-resistance electrode layer 167 is preferably smaller than the thickness TG of the gate electrode layer 149 (Tr ⁇ TG). More specifically, it is preferable that the thickness Tr of the low-resistance electrode layer 167 be equal to or less than half (Tr ⁇ TG / 2) the thickness TG of the gate electrode layer 149.
  • the ratio Tr / TG of the thickness Tr of the low-resistance electrode layer 167 to the thickness TG of the gate electrode layer 149 is 0.01 or more and 1 or less.
  • the thickness TG of the gate electrode layer 149 may be 0.5 ⁇ m or more and 3 ⁇ m or less.
  • the thickness Tr of the low resistance electrode layer 167 may be 0.01 ⁇ m or more and 3 ⁇ m or less.
  • each gate trench 142 flows through the low-resistance electrode layer 167 having a relatively low sheet resistance, and is transmitted to the entire gate electrode layer 149. Accordingly, the entire gate electrode layer 149 (the entire area of the active region 111) can be promptly shifted from the off state to the on state, so that a delay in switching response can be suppressed.
  • the low-resistance electrode layer 167 can appropriately suppress the switching response delay. That is, the low-resistance electrode layer 167 is formed as a current diffusion electrode layer that diffuses a current into each gate trench 142.
  • the width, depth, cross-sectional area, and the like of the gate electrode layer 149 become smaller, so that there is a concern about a delay in switching response due to an increase in electric resistance in each gate trench 142. .
  • the entire gate electrode layer 149 can be promptly shifted from the off state to the on state, so that the switching response delay due to miniaturization can be appropriately suppressed.
  • low-resistance electrode layer 167 also covers the upper end of gate wiring layer 150 in this embodiment.
  • the portion of the low resistance electrode layer 167 covering the upper end of the gate wiring layer 150 is formed integrally with the portion of the low resistance electrode layer 167 covering the upper end of the gate electrode layer 149.
  • the low-resistance electrode layer 167 covers the entire area of the gate electrode layer 149 and the entire area of the gate wiring layer 150.
  • the current supplied from the gate pad 116 and the gate fingers 117 and 118 to the gate wiring layer 150 is applied to the entire gate electrode layer 149 and the gate wiring layer 150 via the low-resistance electrode layer 167 having a relatively low sheet resistance. Is transmitted.
  • the entire gate electrode layer 149 (the entire area of the active region 111) can be promptly shifted from the off state to the on state via the gate wiring layer 150, a delay in switching response can be suppressed.
  • the delay of the switching response can be appropriately suppressed by the low-resistance electrode layer 167 covering the upper end of the gate wiring layer 150.
  • the low resistance electrode layer 167 includes a polycide layer.
  • the polycide layer is formed by silicidizing a portion of the gate electrode layer 149 forming a surface layer portion with a metal material. More specifically, the polycide layer is formed of a p-type polycide layer containing a p-type impurity added to the gate electrode layer 149 (p-type polysilicon).
  • the polycide layer preferably has a specific resistance of 10 ⁇ ⁇ cm or more and 110 ⁇ ⁇ cm or less.
  • the sheet resistance in the gate trench 142 in which the gate electrode layer 149 and the low-resistance electrode layer 167 are embedded is equal to or less than the sheet resistance of the gate electrode layer 149 alone.
  • the sheet resistance in the gate trench 142 is preferably equal to or less than the sheet resistance of n-type polysilicon doped with n-type impurities.
  • the sheet resistance in the gate trench 142 is approximated to the sheet resistance of the low resistance electrode layer 167. That is, the sheet resistance in the gate trench 142 may be 0.01 ⁇ / ⁇ or more and 10 ⁇ / ⁇ or less. The sheet resistance in the gate trench 142 is preferably less than 10 ⁇ / ⁇ .
  • the low-resistance electrode layer 167 may include at least one of TiSi, TiSi 2 , NiSi, CoSi, CoSi 2 , MoSi 2 and WSi 2 .
  • NiSi, CoSi 2 and TiSi 2 are suitable as a polycide layer for forming the low-resistance electrode layer 167 because of their relatively small specific resistance and low temperature dependency.
  • SiC semiconductor device 101 includes a source subtrench 168 formed in a region along the upper end of source electrode layer 157 so as to communicate with each source trench 155 on first main surface 103.
  • Source sub-trench 168 forms a part of the side wall of each source trench 155.
  • the source subtrench 168 is formed in an endless shape (in this embodiment, a square ring) surrounding the upper end of the source electrode layer 157 in plan view.
  • the source subtrench 168 borders the upper end of the source electrode layer 157.
  • the source subtrench 168 is formed by digging down a part of the source insulating layer 156. More specifically, source sub-trench 168 is formed by digging the upper end of source insulating layer 156 and the upper end of source electrode layer 157 from first main surface 103.
  • the upper end of the source electrode layer 157 has a shape confined inside the lower end of the source electrode layer 157.
  • the lower end of the source electrode layer 157 is a portion located on the bottom wall side of each source trench 155 in the source electrode layer 157.
  • the first direction width of the upper end of the source electrode layer 157 may be smaller than the first direction width of the lower end of the source electrode layer 157.
  • the source sub-trench 168 is formed in a tapered shape having a bottom area smaller than an opening area in a cross-sectional view.
  • the bottom wall of source subtrench 168 may be formed in a curved shape toward second main surface 104.
  • the inner wall of the source subtrench 168 exposes the source region 163, the contact region 164, the source insulating layer 156, and the source electrode layer 157.
  • the inner wall of source subtrench 168 exposes first surface region 164a and second surface region 164b of contact region 164.
  • the bottom wall of the source subtrench 168 exposes at least the first region 156a of the source insulating layer 156.
  • the upper end of the first region 156 a in the source insulating layer 156 is located below the first main surface 103.
  • each source trench 155 includes an inclined portion 170 inclined downward from the first main surface 103 toward the inside of each source trench 155.
  • the opening edge 169 of each source trench 155 is a corner connecting the first main surface 103 and the side wall of each source trench 155.
  • the inclined portion 170 of each source trench 155 is formed by the source sub-trench 168.
  • the inclined portion 170 is formed in a curved shape depressed toward the SiC semiconductor layer 102 side.
  • the inclined portion 170 may be formed in a curved shape protruding toward the source sub-trench 168 side.
  • the inclined portion 170 reduces the electric field concentration on the opening edge 169 of each source trench 155.
  • active region 111 has an active main surface 171 forming a part of first main surface 103.
  • the outer region 112 has an outer main surface 172 that forms a part of the first main surface 103.
  • Outer main surface 172 is connected to side surfaces 105A to 105D of SiC semiconductor layer 102 in this embodiment.
  • the active main surface 171 and the outer main surface 172 face the c-plane of the SiC single crystal, respectively.
  • the active main surface 171 and the outer main surface 172 each have an off angle ⁇ inclined in the [11-20] direction with respect to the c-plane of the SiC single crystal.
  • the outer main surface 172 is located on the second main surface 104 side with respect to the active main surface 171.
  • the outer region 112 is formed by digging the first main surface 103 toward the second main surface 104. Therefore, the outer main surface 172 is formed in a region depressed toward the second main surface 104 with respect to the active main surface 171.
  • the outer main surface 172 may be located on the second main surface 104 side with respect to the bottom wall of each gate trench 142. Outer main surface 172 may be formed at a depth substantially equal to the bottom wall of each source trench 155. The outer main surface 172 may be located substantially on the same plane as the bottom wall of each source trench 155.
  • the distance between the outer main surface 172 and the second main surface 104 may be substantially equal to the distance between the bottom wall of each source trench 155 and the second main surface 104.
  • the outer main surface 172 may be located on the second main surface 104 side with respect to the bottom wall of each source trench 155.
  • the outer main surface 172 may be located on the second main surface 104 side in a range of 0 ⁇ m or more and 1 ⁇ m or less with respect to the bottom wall of each source trench 155.
  • the outer main surface 172 exposes the SiC epitaxial layer 107. More specifically, the outer main surface 172 exposes the high concentration region 108 of the SiC epitaxial layer 107. Thus, the outer main surface 172 faces the low-density region 109 with the high-density region 108 interposed therebetween.
  • the active area 111 is divided into a plateau by the outer area 112. That is, the active region 111 is formed as a plateau-shaped active plateau 173 protruding upward from the outer region 112.
  • the active plateau 173 includes an active side wall 174 connecting the active main surface 171 and the outer main surface 172.
  • the active side wall 174 defines a boundary region between the active region 111 and the outer region 112.
  • the first main surface 103 is formed by an active main surface 171, an outer main surface 172, and an active side wall 174.
  • the active side wall 174 extends along the normal direction Z of the active main surface 171 (outer main surface 172). Active side wall 174 is formed by the m-plane and the a-plane of the SiC single crystal.
  • the active side wall 174 may have an inclined surface that is inclined downward from the active main surface 171 toward the outer main surface 172.
  • the inclination angle of the active side wall 174 is an angle formed between the active side wall 174 and the active main surface 171 in the SiC semiconductor layer 102.
  • the inclination angle of the active side wall 174 may be more than 90 ° and 135 ° or less.
  • the inclination angle of the active side wall 174 may be more than 90 ° and 95 ° or less, 95 ° or more and 100 ° or less, 100 ° or more and 110 ° or less, 110 ° or more and 120 ° or less, or 120 ° or more and 135 ° or less.
  • the inclination angle of the active side wall 174 is preferably more than 90 ° and 95 ° or less.
  • the active side wall 174 exposes the SiC epitaxial layer 107. More specifically, the active sidewall 174 exposes the high concentration region 108. Active side wall 174 exposes at least body region 141 in a region on active main surface 171 side. 24 and 25 show an example in which the active side wall 174 exposes the body region 141 and the source region 163.
  • SiC semiconductor device 101 includes ap + -type diode region 181 (impurity region) formed in a surface layer portion of outer main surface 172. Further, SiC semiconductor device 101 includes a p-type outer deep well region 182 formed in a surface layer portion of outer main surface 172. Further, SiC semiconductor device 101 includes a p-type field limit structure 183 formed in a surface layer portion of outer main surface 172.
  • the diode region 181 is formed in the outer region 112 in a region between the active side wall 174 and the side surfaces 105A to 105D. Diode region 181 is formed at a distance from active side wall 174 and side surfaces 105A to 105D.
  • Diode region 181 extends in a band along active region 111 in plan view.
  • the diode region 181 is formed in an endless shape (square ring in this embodiment) surrounding the active region 111 in plan view.
  • the diode region 181 overlaps with the source lead-out line 123 in plan view.
  • the diode region 181 is electrically connected to the source routing wiring 123.
  • the diode region 181 forms a part of the avalanche current absorption structure.
  • Diode region 181 forms a pn junction with SiC semiconductor layer 102. More specifically, diode region 181 is located in SiC epitaxial layer 107. Therefore, diode region 181 forms a pn junction with SiC epitaxial layer 107.
  • the diode region 181 is more specifically located in the high concentration region 108. Therefore, the diode region 181 forms a pn junction with the high-concentration region 108. Thus, a pn junction diode Dpn having the diode region 181 as an anode and the SiC semiconductor layer 102 as a cathode is formed.
  • the entire diode region 181 is located on the second main surface 104 side with respect to the bottom wall of each gate trench 142.
  • the bottom of diode region 181 is located on the second main surface 104 side with respect to the bottom wall of each source trench 155.
  • the bottom of diode region 181 may be formed at a depth substantially equal to the bottom of contact region 164.
  • the bottom of diode region 181 may be located substantially flush with the bottom of contact region 164.
  • the p-type impurity concentration of diode region 181 is substantially equal to the p-type impurity concentration of contact region 164.
  • Diode region 181 has a higher p-type impurity concentration than body region 141.
  • the p-type impurity concentration of diode region 181 may be not less than 1.0 ⁇ 10 18 cm ⁇ 3 and not more than 1.0 ⁇ 10 21 cm ⁇ 3 .
  • the outer deep well region 182 is formed in a region between the active side wall 174 and the diode region 181 in plan view. In this embodiment, the outer deep well region 182 is formed at a distance from the active sidewall 174 to the diode region 181 side.
  • the outer deep well region 182 is also referred to as a withstand voltage adjustment region (withstand voltage holding region) for adjusting the withstand voltage of the SiC semiconductor layer 102.
  • the outer deep well region 182 extends in a band along the active region 111 in a plan view.
  • the outer deep well region 182 is formed in an endless shape (square ring in this embodiment) surrounding the active region 111 in plan view.
  • the outer deep well region 182 is electrically connected to the source lead-out line 123 via the diode region 181.
  • the outer deep well region 182 may form a part of the pn junction diode Dpn.
  • the outer deep well region 182 may form part of an avalanche current absorbing structure.
  • the entire outer deep well region 182 is located on the second main surface 104 side with respect to the bottom wall of each gate trench 142.
  • the bottom of outer deep well region 182 is located on the second main surface 104 side with respect to the bottom wall of each source trench 155.
  • the bottom of the outer deep well region 182 is located on the second main surface 104 side with respect to the bottom of the diode region 181.
  • the bottom of the outer deep well region 182 may be formed at a depth substantially equal to the bottom of each deep well region 165.
  • the bottom of outer deep well region 182 may be substantially coplanar with the bottom of each deep well region 165.
  • the distance between the bottom of outer deep well region 182 and outer major surface 172 may be approximately equal to the distance between the bottom of each deep well region 165 and the bottom wall of each source trench 155.
  • the distance between the bottom of the outer deep well region 182 and the second main surface 104 may be substantially equal to the distance between the bottom of each deep well region 165 and the second main surface 104. This suppresses the occurrence of variation between the distance between the bottom of outer deep well region 182 and second main surface 104 and the distance between the bottom of each deep well region 165 and second main surface 104. it can.
  • the withstand voltage (for example, breakdown strength) of the SiC semiconductor layer 102 can be suppressed from being restricted by the form of the outer deep well region 182 and the form of each deep well region 165, so that the withstand voltage can be appropriately improved. .
  • the bottom of the outer deep well region 182 may be located on the second main surface 104 side with respect to the bottom of each deep well region 165.
  • the bottom of the outer deep well region 182 may be located on the second main surface 104 side in a range of 0 ⁇ m or more and 1 ⁇ m or less with respect to the bottom of each deep well region 165.
  • the inner peripheral edge of the outer deep well region 182 may extend to near the boundary region between the active region 111 and the outer region 112.
  • the outer deep well region 182 may cross a boundary region between the active region 111 and the outer region 112.
  • An inner peripheral edge of the outer deep well region 182 may cover a corner connecting the active side wall 174 and the outer main surface 172.
  • the inner peripheral edge of the outer deep well region 182 may further extend along the active side wall 174 and may be connected to the body region 141.
  • the outer peripheral edge of the outer deep well region 182 covers the diode region 181 from the second main surface 104 side.
  • the outer deep well region 182 may overlap with the source routing wiring 123 in plan view.
  • the outer peripheral edge of the outer deep well region 182 may be formed at an interval from the diode region 181 to the active side wall 174 side.
  • the p-type impurity concentration of the outer deep well region 182 may be lower than the p-type impurity concentration of the diode region 181.
  • the p-type impurity concentration of outer deep well region 182 may be lower than the p-type impurity concentration of diode region 181.
  • the p-type impurity concentration of the outer deep well region 182 may be substantially equal to the p-type impurity concentration of each deep well region 165.
  • the p-type impurity concentration of outer deep well region 182 may be substantially equal to the p-type impurity concentration of body region 141.
  • the p-type impurity concentration of the outer deep well region 182 may exceed the p-type impurity concentration of the body region 141.
  • the p-type impurity concentration of outer deep well region 182 may be lower than the p-type impurity concentration of body region 141.
  • the p-type impurity concentration of outer deep well region 182 may be equal to or less than the p-type impurity concentration of contact region 164.
  • the p-type impurity concentration of outer deep well region 182 may be lower than the p-type impurity concentration of contact region 164.
  • the p-type impurity concentration of the outer deep well region 182 may be 1.0 ⁇ 10 17 cm ⁇ 3 or more and 1.0 ⁇ 10 19 cm ⁇ 3 or less.
  • the ⁇ ⁇ ⁇ ⁇ field limit structure 183 is formed in a region between the diode region 181 and the side surfaces 105A to 105D in plan view. In this embodiment, the field limit structure 183 is formed at a distance from the side surfaces 105A to 105D toward the diode region 181.
  • the ⁇ ⁇ ⁇ ⁇ field limit structure 183 includes one or more (for example, two or more and twenty or less) field limit regions 184.
  • the field limit structure 183 includes a field limit area group having a plurality (five) of field limit areas 184A, 184B, 184C, 184D, and 184E.
  • the field limit regions 184A to 184E are formed in this order at intervals along the direction away from the diode region 181.
  • the field limit areas 184A to 184E each extend in a band along the periphery of the active area 111 in plan view. More specifically, the field limit regions 184A to 184E are each formed in an endless shape (square ring in this embodiment) surrounding the active region 111 in plan view.
  • the field limit areas 184A to 184E are also called FLR (Field Limiting Ring) areas.
  • the bottoms of the field limit regions 184A to 184E are located on the second main surface 104 side with respect to the bottom of the diode region 181 in this embodiment.
  • the innermost field limit region 184A of the field limit regions 184A to 184E covers the diode region 181 from the second main surface 104 side.
  • the field limit region 184A may overlap with the above-described source routing wiring 123 in plan view.
  • the ⁇ ⁇ ⁇ ⁇ field limit region 184A is electrically connected to the source lead-out line 123 via the diode region 181.
  • Field limit region 184A may form a part of pn junction diode Dpn.
  • the field limit region 184A may form a part of the avalanche current absorption structure.
  • the entire field limit regions 184A to 184E are located on the second main surface 104 side with respect to the bottom wall of each gate trench 142.
  • the bottoms of the field limit regions 184A to 184E are located on the second main surface 104 side with respect to the bottom wall of each source trench 155.
  • the field limit regions 184A to 184E may be formed at a depth position substantially equal to each deep well region 165 (outer deep well region 182).
  • the bottoms of the field limit regions 184A to 184E may be located on substantially the same plane as the bottom of each deep well region 165 (outer deep well region 182).
  • the bottoms of the field limit regions 184A to 184E may be located on the outer main surface 172 side with respect to the bottom of each deep well region 165 (outer deep well region 182).
  • the bottoms of the field limit regions 184A to 184E may be located on the second main surface 104 side with respect to the bottom of each deep well region 165 (outer deep well region 182).
  • the width between the adjacent field limit areas 184A to 184E may be different from each other.
  • the width between the adjacent field limit regions 184A to 184E may increase in a direction away from the active region 111.
  • the width between the adjacent field limit regions 184A to 184E may decrease in the direction away from the active region 111.
  • the depths of the field limit areas 184A to 184E may be different from each other.
  • the depth of the field limit regions 184A to 184E may decrease in a direction away from the active region 111.
  • the depths of the field limit regions 184A to 184E may increase in a direction away from the active region 111.
  • the p-type impurity concentration of the field limit regions 184A to 184E may be lower than the p-type impurity concentration of the diode region 181.
  • the p-type impurity concentration of the field limit regions 184A to 184E may be lower than the p-type impurity concentration of the diode region 181.
  • the p-type impurity concentration of the field limit regions 184A to 184E may be lower than the p-type impurity concentration of the outer deep well region 182.
  • the p-type impurity concentration of the field limit regions 184A to 184E may be lower than the p-type impurity concentration of the outer deep well region 182.
  • the p-type impurity concentration of the field limit regions 184A to 184E may be equal to or higher than the p-type impurity concentration of the outer deep well region 182.
  • the p-type impurity concentration of the field limit regions 184A to 184E may be higher than the p-type impurity concentration of the outer deep well region 182.
  • the p-type impurity concentration of the field limit regions 184A to 184E may be 1.0 ⁇ 10 15 cm ⁇ 3 or more and 1.0 ⁇ 10 18 cm ⁇ 3 or less. It is preferable that p-type impurity concentration of diode region 181> p-type impurity concentration of outer deep well region 182> p-type impurity concentration of field limit regions 184A to 184E.
  • the field limit structure 183 reduces the electric field concentration in the outer region 112.
  • the number, width, depth, p-type impurity concentration, and the like of the field limit region 184 can take various values according to the electric field to be relaxed.
  • the field limit structure 183 includes one or more field limit regions 184 formed in a region between the diode region 181 and the side surfaces 105A to 105D in plan view.
  • the field limit structure 183 includes one or more field limit regions formed in the region between the active sidewall 174 and the diode region 181 in plan view, instead of the region between the diode region 181 and the side surfaces 105A to 105D. 184 may be included.
  • the field limit structure 183 includes one or more field limit regions 184 formed in the region between the diode region 181 and the side surfaces 105A to 105D in plan view, and the active side wall 174 and the diode region 181 in plan view. It may include one or more field limit regions 184 formed in the intervening region.
  • SiC semiconductor device 101 includes an outer insulating layer 191 formed on first main surface 103 in outer region 112.
  • the outer insulating layer 191 forms a part of the main surface insulating layer 113.
  • the outer insulating layer 191 forms a part of the insulating side surfaces 114A to 114D of the main surface insulating layer 113.
  • the outer insulating layer 191 selectively covers the diode region 181, the outer deep well region 182, and the field limit structure 183 in the outer region 112.
  • the outer insulating layer 191 is formed in a film shape along the active side wall 174 and the outer main surface 172.
  • Outer insulating layer 191 is connected to gate insulating layer 148 on active main surface 171. More specifically, the outer insulating layer 191 is continuous with the third region 148c of the gate insulating layer 148.
  • the outer insulating layer 191 may include silicon oxide.
  • the outer insulating layer 191 may include another insulating film such as silicon nitride.
  • the outer insulating layer 191 is formed of the same type of insulating material as the gate insulating layer 148.
  • the outer insulating layer 191 includes a first region 191a and a second region 191b.
  • the first region 191a of the outer insulating layer 191 covers the active side wall 174.
  • the second region 191b of the outer insulating layer 191 covers the outer main surface 172.
  • the thickness of the second region 191b of the outer insulating layer 191 may be equal to or less than the thickness of the first region 191a of the outer insulating layer 191.
  • the thickness of the second region 191b of the outer insulating layer 191 may be smaller than the thickness of the first region 191a of the outer insulating layer 191.
  • the thickness of the first region 191a of the outer insulating layer 191 may be substantially equal to the thickness of the first region 191a of the gate insulating layer 148.
  • the thickness of the second region 191b of the outer insulating layer 191 may be substantially equal to the thickness of the third region 148c of the gate insulating layer 148.
  • the outer insulating layer 191 having a uniform thickness may be formed.
  • SiC semiconductor device 101 further includes a sidewall structure 192 covering active side wall 174.
  • the sidewall structure 192 protects and reinforces the active plateau 173 from the outer region 112 side.
  • the sidewall structure 192 forms a step reduction structure that reduces a step formed between the active main surface 171 and the outer main surface 172.
  • an upper layer structure (covering layer) covering the boundary region between the active region 111 and the outer region 112 is formed, the upper layer structure covers the sidewall structure 192.
  • the sidewall structure 192 improves the flatness of the upper layer structure.
  • the sidewall structure 192 may have an inclined portion 193 that is inclined downward from the active main surface 171 toward the outer main surface 172. By the inclined portion 193, the step can be appropriately reduced.
  • the inclined portion 193 may be formed in a curved shape depressed toward the SiC semiconductor layer 102 side.
  • the inclined portion 193 may be formed in a curved shape protruding in a direction away from the SiC semiconductor layer 102.
  • the inclined portion 193 may extend planarly from the active main surface 171 toward the outer main surface 172.
  • the inclined portion 193 may extend linearly from the active main surface 171 side to the outer main surface 172 side.
  • the inclined portion 193 may be formed in a downward staircase from the active main surface 171 to the outer main surface 172. That is, the inclined portion 193 may have one or a plurality of steps depressed toward the SiC semiconductor layer 102 side. The plurality of steps increase the surface area of the inclined portion 193 and increase the adhesion to the upper layer structure.
  • the inclined portion 193 may include a plurality of raised portions that are raised in a direction away from the SiC semiconductor layer 102.
  • the plurality of raised portions increase the surface area of the inclined portion 193 and increase the adhesion to the upper layer structure.
  • the inclined part 193 may include a plurality of depressions that are depressed toward the SiC semiconductor layer 102 side. The plurality of depressions increase the surface area of the inclined portion 193 and increase the adhesion to the upper layer structure.
  • the sidewall structure 192 is formed in a self-aligned manner with respect to the active main surface 171. More specifically, the sidewall structure 192 is formed along the active side wall 174. In this embodiment, the sidewall structure 192 is formed in an endless shape (square ring in this embodiment) surrounding the active region 111 in a plan view.
  • the sidewall structure 192 preferably includes p-type polysilicon to which p-type impurities are added.
  • the sidewall structure 192 can be formed at the same time as the gate electrode layer 149 and the source electrode layer 157.
  • the p-type impurity concentration of the sidewall structure 192 is equal to or higher than the p-type impurity concentration of the body region 141. More specifically, the p-type impurity concentration of sidewall structure 192 is higher than the p-type impurity concentration of body region 141.
  • the p-type impurity of the sidewall structure 192 may include at least one of boron (B), aluminum (Al), indium (In), and gallium (Ga).
  • the p-type impurity concentration of the sidewall structure 192 may be not less than 1 ⁇ 10 18 cm ⁇ 3 and not more than 1 ⁇ 10 22 cm ⁇ 3 .
  • the sheet resistance of the sidewall structure 192 may be 10 ⁇ / ⁇ or more and 500 ⁇ / ⁇ or less (about 200 ⁇ / ⁇ in this embodiment).
  • the p-type impurity concentration of the sidewall structure 192 may be substantially equal to the p-type impurity concentration of the gate electrode layer 149.
  • the sheet resistance of the sidewall structure 192 may be substantially equal to the sheet resistance of the gate electrode layer 149.
  • the sidewall structure 192 may include n-type polysilicon instead of or in addition to p-type polysilicon.
  • the sidewall structure 192 may include at least one of tungsten, aluminum, copper, an aluminum alloy, and a copper alloy instead of or in addition to the p-type polysilicon.
  • the sidewall structure 192 may include an insulating material. In this case, the insulating property of the active region 111 with respect to the outer region 112 can be increased by the sidewall structure 192.
  • SiC semiconductor device 101 includes an interlayer insulating layer 201 formed on first main surface 103.
  • the interlayer insulating layer 201 forms a part of the main surface insulating layer 113.
  • the interlayer insulating layer 201 forms part of the insulating side surfaces 114A to 114D of the main surface insulating layer 113. That is, the main surface insulating layer 113 has a stacked structure including the gate insulating layer 148 (outer insulating layer 191) and the interlayer insulating layer 201.
  • the interlayer insulating layer 201 selectively covers the active region 111 and the outer region 112. More specifically, the interlayer insulating layer 201 selectively covers the third region 148 c of the gate insulating layer 148 and the outer insulating layer 191.
  • the interlayer insulating layer 201 is formed in a film shape along the active main surface 171 and the outer main surface 172.
  • the interlayer insulating layer 201 selectively covers the trench gate structure 161, the gate wiring layer 150, and the trench source structure 162 in the active region 111.
  • the interlayer insulating layer 201 selectively covers the diode region 181, the outer deep well region 182, and the field limit structure 183 in the outer region 112.
  • the interlayer insulating layer 201 is formed along the outer surface (inclined portion 193) of the sidewall structure 192 in a boundary region between the active region 111 and the outer region 112.
  • the interlayer insulating layer 201 forms a part of an upper layer structure that covers the sidewall structure 192.
  • the interlayer insulating layer 201 may contain silicon oxide or silicon nitride.
  • the interlayer insulating layer 201 may include PSG (Phosphor @ Silicate @ Glass) and / or BPSG (Boron @ Phosphor @ Silicate @ Glass) as an example of silicon oxide.
  • the interlayer insulating layer 201 may have a stacked structure including a PSG layer and a BPSG layer stacked in this order from the first main surface 103 side.
  • the interlayer insulating layer 201 may have a stacked structure including a BPSG layer and a PSG layer stacked in this order from the first main surface 103 side.
  • the interlayer insulating layer 201 includes a gate contact hole 202, a source contact hole 203, and a diode contact hole 204.
  • the interlayer insulating layer 201 includes an anchor hole 205.
  • the gate contact hole 202 exposes the gate wiring layer 150 in the active region 111.
  • the gate contact hole 202 may be formed in a band shape along the gate wiring layer 150.
  • the opening edge of the gate contact hole 202 is formed in a curved shape toward the gate contact hole 202 side.
  • the source contact hole 203 exposes the source region 163, the contact region 164, and the trench source structure 162 in the active region 111.
  • the source contact hole 203 may be formed in a strip shape along the trench source structure 162 or the like.
  • the opening edge of the source contact hole 203 is formed in a curved shape toward the source contact hole 203 side.
  • the diode contact hole 204 exposes the diode region 181 in the outer region 112.
  • the diode contact hole 204 may be formed in a band shape (more specifically, an endless shape) extending along the diode region 181.
  • the diode contact hole 204 may expose the outer deep well region 182 and / or the field limit structure 183.
  • the opening edge of the diode contact hole 204 is formed in a curved shape toward the diode contact hole 204 side.
  • the anchor hole 205 is formed by digging down the interlayer insulating layer 201 in the outer region 112.
  • the anchor hole 205 is formed in a region between the diode region 181 and the side surfaces 105A to 105D in plan view. More specifically, the anchor hole 205 is formed in a region between the field limit structure 183 and the side surfaces 105A to 105D in plan view.
  • the anchor hole 205 exposes the first main surface 103 (outer main surface 172).
  • An opening edge of the anchor hole 205 is formed in a curved shape toward the anchor hole 205 side.
  • anchor hole 205 extends in a band along active region 111 in plan view.
  • the anchor hole 205 is formed in an endless shape (square ring in this embodiment) surrounding the active region 111 in plan view.
  • one anchor hole 205 is formed in a portion of the interlayer insulating layer 201 that covers the outer region 112.
  • a plurality of anchor holes 205 may be formed in a portion of the interlayer insulating layer 201 that covers the outer region 112.
  • the main surface gate electrode layer 115 and the main surface source electrode layer 121 are formed on the interlayer insulating layer 201, respectively.
  • the main surface gate electrode layer 115 and the main surface source electrode layer 121 have a laminated structure including a barrier electrode layer 206 and a main electrode layer 207 laminated in this order from the SiC semiconductor layer 102 side.
  • the barrier electrode layer 206 may have a single-layer structure including a titanium layer or a titanium nitride layer.
  • the barrier electrode layer 206 may have a stacked structure including a titanium layer and a titanium nitride layer stacked in this order from the SiC semiconductor layer 102 side.
  • the thickness of the main electrode layer 207 exceeds the thickness of the barrier electrode layer 206.
  • the main electrode layer 207 includes a conductive material having a resistance lower than the resistance of the barrier electrode layer 206.
  • the main electrode layer 207 may include at least one of aluminum, copper, an aluminum alloy, and a copper alloy.
  • the main electrode layer 207 may include at least one of an AlSi alloy, an AlSiCu alloy, and an AlCu alloy. In this embodiment, main electrode layer 207 contains an AlSiCu alloy.
  • the outer gate finger 117 of the main surface gate electrode layer 115 enters the gate contact hole 202 from above the interlayer insulating layer 201.
  • the outer gate finger 117 is electrically connected to the gate wiring layer 150 in the gate contact hole 202. Accordingly, an electric signal from the gate pad 116 is transmitted to the gate electrode layer 149 via the outer gate finger 117.
  • Source pad 122 of the main surface source electrode layer 121 enters the source contact hole 203 and the source subtrench 168 from above the interlayer insulating layer 201.
  • Source pad 122 is electrically connected to source region 163, contact region 164 and source electrode layer 157 in source contact hole 203 and source subtrench 168.
  • the source electrode layer 157 may be formed using a part of the source pad 122.
  • the source electrode layer 157 may be formed by a part of the source pad 122 that enters each source trench 155.
  • the source lead-out wiring 123 of the main surface source electrode layer 121 enters the diode contact hole 204 from above the interlayer insulating layer 201.
  • the source routing wiring 123 is electrically connected to the diode region 181 in the diode contact hole 204.
  • the source connection portion 124 of the main surface source electrode layer 121 extends from the active region 111 across the sidewall structure 192 to the outer region 112.
  • the source connection part 124 forms a part of an upper layer structure that covers the sidewall structure 192.
  • the above-mentioned passivation layer 125 is formed on the interlayer insulating layer 201.
  • the passivation layer 125 is formed in a film shape along the interlayer insulating layer 201.
  • the passivation layer 125 selectively covers the active region 111 and the outer region 112 via the interlayer insulating layer 201.
  • the passivation layer 125 extends from the active region 111 across the sidewall structure 192 to the outer region 112.
  • the passivation layer 125 forms a part of an upper layer structure that covers the sidewall structure 192.
  • passivation layer 125 enters anchor hole 205 from above interlayer insulating layer 201 in outer region 112.
  • the passivation layer 125 is connected to the outer main surface 172 (the first main surface 103) in the anchor hole 205.
  • a recess 211 that is depressed following the anchor hole 205 is formed.
  • the above-mentioned resin layer 129 is formed on the passivation layer 125.
  • the resin layer 129 is formed in a film shape along the passivation layer 125.
  • the resin layer 129 selectively covers the active region 111 and the outer region 112 with the passivation layer 125 and the interlayer insulating layer 201 interposed therebetween.
  • the resin layer 129 extends from the active region 111 to the outer region 112 across the sidewall structure 192.
  • the resin layer 129 forms a part of an upper layer structure that covers the sidewall structure 192.
  • resin layer 129 has an anchor portion which enters recess 211 of passivation layer 125 in outer region 112. As described above, the anchor structure for increasing the connection strength of the resin layer 129 is formed in the outer region 112.
  • the anchor structure includes an uneven structure (Uneven Structure) formed on the first main surface 103 in the outer region 112. More specifically, the uneven structure (anchor structure) includes unevenness formed using the interlayer insulating layer 201 covering the outer main surface 172. More specifically, the uneven structure (anchor structure) includes an anchor hole 205 formed in the interlayer insulating layer 201.
  • the resin layer 129 is engaged with the anchor hole 205.
  • the resin layer 129 is engaged with the anchor hole 205 via the passivation layer 125. Thereby, the connection strength of the resin layer 129 to the first main surface 103 can be increased, so that peeling of the resin layer 129 can be suppressed.
  • the same effects as those described for the SiC semiconductor device 1 can also be obtained by the SiC semiconductor device 101.
  • the boundary region (pn junction) between SiC semiconductor layer 102 and deep well region 165 is directed toward the region on the second main surface 104 side with respect to the bottom wall of gate trench 142.
  • the depletion layer can be expanded.
  • the current path of the short-circuit current flowing between the main surface source electrode layer 121 and the drain electrode layer 133 can be narrowed.
  • the depletion layer extending from the boundary region between SiC semiconductor layer 102 and deep well region 165 can reduce feedback capacitance Crss in inverse proportion. Therefore, it is possible to provide the SiC semiconductor device 101 capable of improving short-circuit withstand capability and reducing the feedback capacitance Crss.
  • the feedback capacitance Crss is a capacitance between the gate electrode layer 149 and the drain electrode layer 133.
  • the depletion layer extending from the boundary region (pn junction) between the SiC semiconductor layer 102 and the deep well region 165 may overlap the bottom wall of the gate trench 142.
  • a depletion layer extending from the bottom of deep well region 165 may overlap the bottom wall of gate trench 142.
  • the distance between the bottom of each deep well region 165 and second main surface 104 is substantially constant.
  • the withstand voltage (for example, breakdown strength) of the SiC semiconductor layer 102 can be suppressed from being limited by the form of the deep well region 165, so that the withstand voltage can be appropriately improved.
  • diode region 181 is formed in outer region 112.
  • This diode region 181 is electrically connected to main surface source electrode layer 121.
  • the avalanche current generated in the outer region 112 can flow into the main surface source electrode layer 121 via the diode region 181. That is, the avalanche current generated in the outer region 112 can be absorbed by the diode region 181 and the main surface source electrode layer 121. As a result, the stability of the operation of the MISFET can be improved.
  • the outer deep well region 182 is formed in the outer region 112. Thereby, in the outer region 112, the breakdown voltage of the SiC semiconductor layer 102 can be adjusted.
  • outer deep well region 182 is formed at a depth position substantially equal to deep well region 165. More specifically, the bottom of outer deep well region 182 is located substantially on the same plane as the bottom of deep well region 165.
  • the distance between the bottom of the outer deep well region 182 and the second main surface 104 is substantially equal to the distance between the bottom of the deep well region 165 and the second main surface 104.
  • outer region 112 is formed in a region on second main surface 104 side with respect to active region 111. Accordingly, the position of the bottom of outer deep well region 182 can be appropriately brought closer to the position of the bottom of deep well region 165.
  • outer main surface 172 is located on substantially the same plane as the bottom wall of source trench 155.
  • deep well region 165 and outer deep well region 182 can be formed at substantially equal depth positions.
  • the field limit structure 183 is formed in the outer region 112.
  • the effect of reducing the electric field by the field limit structure 183 can be obtained. Therefore, the breakdown strength of the SiC semiconductor layer 102 can be appropriately improved.
  • the active region 111 is formed as a plateau-shaped active plateau 173.
  • Active plateau 173 includes an active side wall 174 connecting active main surface 171 and outer main surface 172 of active region 111.
  • a step reducing structure for reducing a step between the active main surface 171 and the outer main surface 172 is formed.
  • the step reduction structure includes a sidewall structure 192.
  • an interlayer insulating layer 201, a main surface source electrode layer 121, a passivation layer 125, and a resin layer 129 are formed as an example of an upper layer structure.
  • the anchor structure for increasing the connection strength of the resin layer 129 is formed in the outer region 112.
  • the anchor structure includes an uneven structure (Uneven structure) formed on the first main surface 103 in the outer region 112. More specifically, the uneven structure (anchor structure) includes unevenness formed using the interlayer insulating layer 201 formed on the first main surface 103 in the outer region 112. More specifically, the uneven structure (anchor structure) includes an anchor hole 205 formed in the interlayer insulating layer 201.
  • the resin layer 129 is engaged with the anchor hole 205.
  • the resin layer 129 is engaged with the anchor hole 205 via the passivation layer 125.
  • the connection strength of the resin layer 129 to the first main surface 103 can be increased, so that peeling of the resin layer 129 can be appropriately suppressed.
  • trench gate structure 161 in which gate electrode layer 149 is embedded in gate trench 142 with gate insulating layer 148 interposed therebetween is formed.
  • the gate electrode layer 149 is covered with the low-resistance electrode layer 167 in a limited space called the gate trench 142. According to such a structure, the effects described with reference to FIG. 26 can be obtained.
  • FIG. 26 is a graph for explaining the sheet resistance in the gate trench 142.
  • the vertical axis represents sheet resistance [ ⁇ / ⁇ ], and the horizontal axis represents items.
  • FIG. 26 shows a first bar graph BL1, a second bar graph BL2, and a third bar graph BL3.
  • the first bar graph BL1 represents the sheet resistance in the gate trench 142 in which the n-type polysilicon is buried.
  • the second bar graph BL2 represents the sheet resistance in the gate trench 142 in which p-type polysilicon is buried.
  • the third bar graph BL3 represents the sheet resistance in the gate trench 142 in which the gate electrode layer 149 (p-type polysilicon) and the low-resistance electrode layer 167 are embedded.
  • a low-resistance electrode layer 167 made of TiSi 2 (p-type titanium silicide) as an example of polycide (silicide) will be described.
  • the sheet resistance in the gate trench 142 in which the n-type polysilicon is buried was 10 ⁇ / ⁇ .
  • the sheet resistance in the gate trench 142 in which the p-type polysilicon is buried was 200 ⁇ / ⁇ .
  • the sheet resistance in gate trench 142 in which gate electrode layer 149 (p-type polysilicon) and low-resistance electrode layer 167 were buried was 2 ⁇ / ⁇ .
  • P-type polysilicon has a work function different from that of n-type polysilicon. According to the structure in which the p-type polysilicon is embedded in the gate trench 142, the gate threshold voltage Vth can be increased by about 1V.
  • gate resistance the parasitic resistance in the gate trench 142
  • the sheet resistance is reduced by 100/100 as compared with the case where the low-resistance electrode layer 167 is not formed. It can be reduced to 1 or less. That is, according to the structure having the low-resistance electrode layer 167, the sheet resistance can be reduced to 1/5 or less as compared with the gate electrode layer 149 including n-type polysilicon.
  • the sheet resistance in the gate trench 142 can be reduced while increasing the gate threshold voltage Vth (for example, by about 1 V).
  • Vth for example, by about 1 V.
  • the p-type impurity concentration in the body region 141 and the p-type impurity concentration in the contact region 164 do not need to be increased. Therefore, it is possible to appropriately increase the gate threshold voltage Vth while suppressing an increase in channel resistance.
  • the low resistance electrode layer 167 may include at least one of TiSi, TiSi 2 , NiSi, CoSi, CoSi 2 , MoSi 2 and WSi 2 .
  • NiSi, CoSi 2 and TiSi 2 are suitable as a polycide layer for forming the low-resistance electrode layer 167 because of their relatively small specific resistance and low temperature dependency.
  • gate wiring layer 150 is covered with low-resistance electrode layer 167.
  • the gate resistance of the gate wiring layer 150 can be reduced.
  • current can be efficiently diffused along the trench gate structure 161. Therefore, it is possible to appropriately reduce the switching delay.
  • FIG. 27 is an enlarged view of a region corresponding to FIG. 20, and is an enlarged view showing the SiC semiconductor device 221 according to the fourth embodiment of the present invention.
  • FIG. 28 is a sectional view taken along the line XXVIII-XXVIII shown in FIG.
  • structures corresponding to structures described for SiC semiconductor device 101 are denoted by the same reference numerals, and description thereof is omitted.
  • SiC semiconductor device 221 includes an outer gate trench 222 formed on first main surface 103 in active region 111.
  • the outer gate trench 222 extends like a band along the periphery of the active region 111.
  • the outer gate trench 222 is formed in a region directly below the outer gate finger 117 on the first main surface 103.
  • the outer gate trench 222 extends along the outer gate finger 117. More specifically, outer gate trench 222 is formed along three side surfaces 105A, 105B, and 105D of SiC semiconductor layer 102 so as to partition the inner region of active region 111 from three directions.
  • the outer gate trench 222 may be formed in an endless shape (for example, a square ring) surrounding the inner region of the active region 111.
  • the outer gate trench 222 communicates with the contact trench portion 144 of each gate trench 142.
  • the outer gate trench 222 and the gate trench 142 are formed by one trench.
  • the above-described gate wiring layer 150 is embedded in the outer gate trench 222.
  • the gate wiring layer 150 is connected to the gate electrode layer 149 at a portion where the gate trench 142 and the outer gate trench 222 communicate with each other.
  • the low-resistance electrode layer 167 covers the gate wiring layer 150 in the outer gate trench 222. In this case, the low-resistance electrode layer 167 covering the gate electrode layer 149 and the low-resistance electrode layer 167 covering the gate wiring layer 150 are located in one trench.
  • the same effects as those described for the SiC semiconductor device 101 can also be obtained with the SiC semiconductor device 221. Further, according to SiC semiconductor device 221, there is no need to pull out gate wiring layer 150 above first main surface 103. Thereby, at the opening edge portion 146 of the gate trench 142 (outer gate trench 222), the gate wiring layer 150 can be suppressed from facing the SiC semiconductor layer 102 with the gate insulating layer 148 interposed therebetween. As a result, concentration of an electric field at the opening edge 146 of the gate trench 142 (outer gate trench 222) can be suppressed.
  • FIG. 29 is an enlarged view of a region corresponding to FIG. 23, and is an enlarged view showing the SiC semiconductor device 231 according to the fifth embodiment of the present invention.
  • structures corresponding to structures described for SiC semiconductor device 101 are denoted by the same reference numerals, and description thereof is omitted.
  • SiC epitaxial layer 107 includes, in this embodiment, high concentration region 108, low concentration region 109, and concentration gradient region 232 interposed between high concentration region 108 and low concentration region 109.
  • the concentration gradient region 232 is formed not only in the active region 111 but also in the outer region 112 in the SiC epitaxial layer 107.
  • the concentration gradient region 232 is formed over the entire area of the SiC epitaxial layer 107.
  • the ⁇ ⁇ concentration gradient region 232 has a concentration gradient in which the n-type impurity concentration gradually decreases from the high concentration region 108 to the low concentration region 109.
  • the concentration gradient region 232 has a concentration gradient in which the n-type impurity concentration gradually increases from the low concentration region 109 to the high concentration region 108.
  • the concentration gradient region 232 suppresses a rapid change in the n-type impurity concentration in a region between the high concentration region 108 and the low concentration region 109.
  • the n-type impurity concentration of the high concentration region 108 is preferably 1.5 times or more and 5 times or less of the n-type impurity concentration of the low concentration region 109.
  • the n-type impurity concentration of the high concentration region 108 may be three times or more and five times or less than the n-type impurity concentration of the low concentration region 109.
  • the thickness of the concentration gradient region 232 may be 0.5 ⁇ m or more and 2.0 ⁇ m or less.
  • the thickness of the concentration gradient region 232 may be 0.5 ⁇ m or more and 1.0 ⁇ m or less, 1.0 ⁇ m or more and 1.5 ⁇ m or less, or 1.5 ⁇ m or more and 2.0 ⁇ m or less.
  • the above-described gate trench 142, source trench 155, deep well region 165, outer deep well region 182, and the like are formed in the high concentration region 108. That is, the gate trench 142, source trench 155, deep well region 165, outer deep well region 182, and the like are formed on the first main surface 103 with respect to the boundary region between the high concentration region 108 and the concentration gradient region 232 in the SiC semiconductor layer 102. Side region.
  • the same effects as those described for the SiC semiconductor device 101 can also be obtained by the SiC semiconductor device 231.
  • FIG. 30 is an enlarged view of a region corresponding to FIG. 20, and is an enlarged view showing the SiC semiconductor device 241 according to the sixth embodiment of the present invention.
  • structures corresponding to structures described for SiC semiconductor device 101 are denoted by the same reference numerals, and description thereof is omitted.
  • gate trench 142 is formed in a lattice shape in plan view. More specifically, the gate trench 142 includes a plurality of first gate trenches 242 and a plurality of second gate trenches 243. The plurality of first gate trenches 242 and the plurality of second gate trenches 243 form an active trench portion 143.
  • the plurality of first gate trenches 242 are formed at intervals in the second direction Y, and are each formed in a strip shape extending along the first direction X.
  • the plurality of first gate trenches 242 are formed in a stripe shape as a whole in plan view.
  • the side wall forming the long side in each first gate trench 242 is formed by the a-plane of the SiC single crystal.
  • the side wall forming the short side in each first gate trench 242 is formed by the m-plane of the SiC single crystal.
  • the plurality of second gate trenches 243 are formed at intervals in the first direction X, and are each formed in a strip shape extending along the second direction Y.
  • the plurality of second gate trenches 243 are formed in a stripe shape as a whole in plan view.
  • the side wall forming the long side in each second gate trench 243 is formed by the m-plane of the SiC single crystal.
  • the side wall forming the short side in each second gate trench 243 is formed by the a-plane of the SiC single crystal.
  • the plurality of first gate trenches 242 and the plurality of second gate trenches 243 cross each other.
  • one gate trench 142 having a lattice shape in a plan view is formed.
  • a plurality of cell regions 244 are defined.
  • the plurality of cell regions 244 are arranged in a matrix at intervals in the first direction X and the second direction Y in plan view.
  • the plurality of cell regions 244 are formed in a square shape in plan view.
  • body region 141 is exposed from the side wall of gate trench 142.
  • Body region 141 is exposed from the side wall formed by m-plane and a-plane of the SiC single crystal in gate trench 142.
  • the gate trench 142 may be formed in a honeycomb shape as one mode of a lattice shape in a plan view.
  • the plurality of cell regions 244 may be arranged in a staggered manner at intervals in the first direction X and the second direction Y.
  • the plurality of cell regions 244 may be formed in a hexagonal shape in a plan view.
  • Each source trench 155 is formed at the center of each cell region 244 in plan view. Each source trench 155 is formed in a pattern that appears on a cut surface that appears when each cell region 244 is cut along the first direction X. Further, each source trench 155 is formed in a pattern that appears on a cut surface that appears when each cell region 244 is cut along the second direction Y.
  • each source trench 155 is formed in a square shape in plan view.
  • Four side walls of each source trench 155 are formed by the m-plane and the a-plane of the SiC single crystal.
  • the planar shape of each source trench 155 is arbitrary.
  • Each source trench 155 may be formed in a polygonal shape such as a triangular shape, a pentagonal shape, a hexagonal shape, or a circular shape or an elliptical shape in plan view.
  • the cross-sectional view along the line XXI-XXI in FIG. 30 corresponds to the cross-sectional view shown in FIG.
  • the cross-sectional view along the line XXII-XXII in FIG. 30 corresponds to the cross-sectional view shown in FIG.
  • FIG. 31 is a perspective view showing the SiC semiconductor device 251 according to the seventh embodiment of the present invention, and is a perspective view showing a structure to which the modified lines 22A to 22D according to the first embodiment are applied.
  • structures corresponding to the structures described for SiC semiconductor device 101 are denoted by the same reference numerals, and description thereof is omitted.
  • the reforming lines 22A to 22D according to the first embodiment are applied.
  • the second embodiment, the third embodiment, the fourth embodiment, the fifth embodiment, the sixth embodiment, or the seventh embodiment may be employed.
  • Example reforming lines 22A-22D may be employed.
  • the reforming lines 22A to 22D having a form in which at least two of the characteristics of the reforming lines 22A to 22D according to the first to seventh embodiments are combined may be employed.
  • side surfaces 126A to 126D of passivation layer 125 are connected to insulating side surfaces 114A to 114D of main surface insulating layer 113. That is, the side surfaces 105A to 105D, the insulating side surfaces 114A to 114D of the main surface insulating layer 113, and the side surfaces 126A to 126D of the passivation layer 125 are formed flush with each other.
  • the boundary reforming lines 30A to 30D include the third regions 92 formed on the side surfaces 126A to 126D of the passivation layer 125.
  • the structure of the boundary modification lines 30A to 30D according to the SiC semiconductor device 251 is the same as that of the boundary modification line according to the SiC semiconductor device 91 (second embodiment) except that the boundary modification lines 30A to 30D are formed on the side surfaces 126A to 126D of the passivation layer 125. It has the same structure as the lines 30A to 30D.
  • boundary reforming lines 30A to 30D according to the SiC semiconductor device 91 applies mutatis mutandis to the description of the boundary reforming lines 30A to 30D according to the SiC semiconductor device 251.
  • a specific description of the boundary reforming lines 30A to 30D related to the SiC semiconductor device 251 is omitted.
  • the same effects as those described for the SiC semiconductor device 101 can also be obtained by the SiC semiconductor device 251.
  • side surfaces 5A and 105A and side surfaces 5C and 105C of SiC semiconductor layers 2 and 102 face the a-plane of the SiC single crystal
  • side surfaces 5B and 105B and side surfaces 5D and 105D correspond to the m-plane of the SiC single crystal.
  • a form may be adopted in which side surfaces 5A and 105A and side surfaces 5C and 105C face the m-plane of the SiC single crystal
  • side surfaces 5B and 105B and side surfaces 5D and 105D face the a-plane of the SiC single crystal.
  • the reforming lines 22A to 22D having a dashed band shape may be formed. That is, the reforming lines 22A to 22D may be formed in a band shape extending intermittently. In this case, one, two or three of the reforming lines 22A to 22D may be formed in a dashed band shape, and the rest may be formed in a band shape.
  • the example in which the source electrode layer 157 is embedded in the source trench 155 with the source insulating layer 156 interposed therebetween has been described.
  • the source electrode layer 157 may be directly buried in the source trench 155 without using the source insulating layer 156.
  • the source insulating layer 156 may be formed along the side wall of the source trench 155 so as to expose the bottom wall of the source trench 155.
  • the source insulating layer 156 may be formed along the side wall and the bottom wall of the source trench 155 so as to expose a part of the bottom wall of the source trench 155.
  • the source insulating layer 156 may be formed along the bottom wall of the source trench 155 so as to expose the side wall of the source trench 155.
  • the source insulating layer 156 may be formed along the side wall and the bottom wall of the source trench 155 so as to expose a part of the side wall of the source trench 155.
  • the gate electrode layer 149 and the gate wiring layer 150 including p-type polysilicon to which p-type impurities are added has been described.
  • the gate electrode layer 149 and the gate wiring layer 150 may be replaced with or in addition to the p-type polysilicon, and may be made of n-type polysilicon doped with an n-type impurity. May be included.
  • the low-resistance electrode layer 167 may be formed by silicidizing a portion of the gate electrode layer 149 (n-type polysilicon) forming a surface layer portion with a metal material. That is, the low-resistance electrode layer 167 may include n-type polycide. In the case of such a structure, the gate resistance can be reduced.
  • p + -type SiC semiconductor substrate (106) may be employed instead of the n + -type SiC semiconductor substrate 106.
  • an IGBT Insulated Gate Bipolar Transistor
  • the “source” of the MISFET is read as the “emitter” of the IGBT, and the “drain” of the MISFET is read as the “collector” of the IGBT.
  • the p-type portion may be n-type
  • the n-type portion may be p-type
  • the semiconductor material different from SiC may be a compound semiconductor material.
  • the compound semiconductor material may be one or both of gallium nitride (GaN) and gallium oxide (Ga 2 O 3 ).
  • the third to seventh embodiments described above may be compound semiconductor devices provided with a vertical compound semiconductor MISFET in which a compound semiconductor material is used instead of SiC.
  • a compound semiconductor magnesium may be employed as a p-type impurity (acceptor).
  • germanium (Ge), oxygen (O), or silicon (Si) may be employed as the n-type impurity (donor).
  • a SiC semiconductor layer including a SiC single crystal, having a first main surface on one side, a second main surface on the other side, and a side surface connecting the first main surface and the second main surface, An insulating layer including a material, covering the first main surface of the SiC semiconductor layer, and having an insulating side surface connected to the side surface of the SiC semiconductor layer; and the insulating side surface of the side surface of the SiC semiconductor layer and the insulating layer. And a fixing layer for fixing the SiC semiconductor device.
  • the SiC semiconductor device it is possible to provide a SiC semiconductor device capable of suppressing peeling of the insulating layer by the fixed layer.
  • the fixed layer includes a first region modified to have a property different from that of the SiC single crystal, and a second region modified to have a property different from the insulating material of the insulating layer;
  • the SiC semiconductor layer includes a SiC semiconductor substrate and a SiC epitaxial layer, has a stacked structure in which the first main surface is formed by the SiC epitaxial layer, and the insulating layer includes the SiC epitaxial layer.
  • the SiC semiconductor device according to any one of A1 to A4, wherein the pinned layer is formed over the SiC epitaxial layer and the insulating layer.
  • the first to seventh embodiments can be combined in any mode and any mode between them. That is, an SiC semiconductor device in which the features shown in the first to seventh embodiments are combined in any mode and in any mode may be adopted.

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Abstract

ＳｉＣ半導体装置は、ＳｉＣ単結晶を含み、デバイス面としての第１主面、前記第１主面の反対側の第２主面ならびに前記第１主面および前記第２主面を接続する側面を有するＳｉＣ半導体層と、絶縁材料を含み、前記ＳｉＣ半導体層の前記第１主面を被覆し、前記ＳｉＣ半導体層の前記側面に連なる絶縁側面を有する主面絶縁層と、前記ＳｉＣ単結晶とは異なる性質に改質された第１領域、および、前記絶縁材料とは異なる性質に改質された第２領域を含み、前記ＳｉＣ半導体層の前記側面および前記主面絶縁層の前記絶縁側面に跨って形成された境界改質層と、を含む。

Description

ＳｉＣ半導体装置
　本発明は、ＳｉＣ半導体装置に関する。
　近年、ステルスダイシング法と称されるＳｉＣ半導体ウエハの加工方法が注目されている。ステルスダイシング法では、ＳｉＣ半導体ウエハにレーザ光が選択的に照射された後、レーザ光が照射された部分に沿ってＳｉＣ半導体ウエハが切断される。この方法によれば、ダイシングブレード等の切断部材を用いずに、比較的高い硬度を有するＳｉＣ半導体ウエハを切断できるので、製造時間を短縮できる。
　特許文献１は、ステルスダイシング法を利用したＳｉＣ半導体装置の製造方法を開示している。特許文献１の製造方法では、ＳｉＣ半導体ウエハから切り出されたＳｉＣ半導体層の各側面の全域に複数列の改質領域（改質層）が形成される。複数列の改質領域は、ＳｉＣ半導体層の主面の接線方向に沿って延び、ＳｉＣ半導体層の主面の法線方向に間隔を空けて形成される。
特開２０１２－１４６８７８号公報
　本願発明者らは、ＳｉＣ半導体ウエハの主面の上に絶縁層が形成された構造に対してステルスダイシング法を実施することを検討している。この構造に従来のＳｉＣ半導体装置の製造方法が適用された場合、ＳｉＣ半導体ウエハの内部に改質層が形成された後、改質層を切断起点としてＳｉＣ半導体ウエハが絶縁層と共に切断される。
　絶縁層は、ＳｉＣ単結晶とは異なる物性を有している一方で改質層を有さないため、切断起点になり難い。そのため、ＳｉＣ半導体ウエハの切断時の衝撃に起因して、絶縁層の密着力の低下や絶縁層の剥離等の問題が生じる。この問題は、ＳｉＣ半導体ウエハから切り出されたＳｉＣ半導体装置においても残る。
　本発明の一実施形態は、ＳｉＣ半導体層の上に絶縁層が形成された構造において、絶縁層の剥離を抑制できるＳｉＣ半導体装置を提供する。
　本発明の一実施形態は、ＳｉＣ単結晶を含み、デバイス面としての第１主面、前記第１主面の反対側の第２主面ならびに前記第１主面および前記第２主面を接続する側面を有するＳｉＣ半導体層と、絶縁材料を含み、前記ＳｉＣ半導体層の前記第１主面を被覆し、前記ＳｉＣ半導体層の前記側面に連なる絶縁側面を有する主面絶縁層と、前記ＳｉＣ単結晶とは異なる性質に改質された第１領域、および、前記絶縁材料とは異なる性質に改質された第２領域を含み、前記ＳｉＣ半導体層の前記側面および前記主面絶縁層の前記絶縁側面に跨って形成された境界改質層と、を含む、ＳｉＣ半導体装置を提供する。
　このＳｉＣ半導体装置によれば、ＳｉＣ半導体層および主面絶縁層に跨って切断起点としての境界改質層が形成されている。したがって、ＳｉＣ半導体ウエハからＳｉＣ半導体装置を切り出す際に、ＳｉＣ半導体ウエハの切断時の衝撃に起因する主面絶縁層の密着力の低下や主面絶縁層の剥離等を抑制できる。よって、主面絶縁層の剥離を抑制できるＳｉＣ半導体装置を提供できる。
　本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の実施形態に適用される４Ｈ－ＳｉＣ単結晶の単位セルを示す図である。 図２は、図１に示す単位セルのシリコン面を示す平面図である。 図３は、本発明の第１実施形態に係るＳｉＣ半導体装置を１つの角度から見た斜視図であって、改質ラインの第１形態例を示す斜視図である。 図４は、図３に示すＳｉＣ半導体装置を別の角度から見た斜視図である。 図５Ａは、図３に示す領域VAの拡大図である。 図５Ｂは、図３に示す領域VBの拡大図である。 図６Ａは、図３に示す領域VIAの拡大図である。 図６Ｂは、図３に示す領域VIBの拡大図である。 図７は、図３に示すＳｉＣ半導体装置の平面図である。 図８は、図７に示すVIII-VIII線に沿う断面図である。 図９は、図３に示すＳｉＣ半導体装置の製造に使用されるＳｉＣ半導体ウエハを示す斜視図である。 図１０Ａは、図３に示すＳｉＣ半導体装置の製造方法の一例を示す断面図である。 図１０Ｂは、図１０Ａの後の工程を示す図である。 図１０Ｃは、図１０Ｂの後の工程を示す図である。 図１０Ｄは、図１０Ｃの後の工程を示す図である。 図１０Ｅは、図１０Ｄの後の工程を示す図である。 図１０Ｆは、図１０Ｅの後の工程を示す図である。 図１０Ｇは、図１０Ｆの後の工程を示す図である。 図１０Ｈは、図１０Ｇの後の工程を示す図である。 図１０Ｉは、図１０Ｈの後の工程を示す図である。 図１０Ｊは、図１０Ｉの後の工程を示す図である。 図１０Ｋは、図１０Ｊの後の工程を示す図である。 図１０Ｌは、図１０Ｋの後の工程を示す図である。 図１０Ｍは、図１０Ｌの後の工程を示す図である。 図１１は、図３に示すＳｉＣ半導体装置が組み込まれた半導体パッケージを、封止樹脂を透過して示す斜視図である。 図１２Ａは、図３に示すＳｉＣ半導体装置を示す斜視図であって、改質ラインの第２形態例を示す斜視図である。 図１２Ｂは、図３に示すＳｉＣ半導体装置を示す斜視図であって、改質ラインの第３形態例を示す斜視図である。 図１２Ｃは、図３に示すＳｉＣ半導体装置を示す斜視図であって、改質ラインの第４形態例を示す斜視図である。 図１２Ｄは、図３に示すＳｉＣ半導体装置を示す斜視図であって、改質ラインの第５形態例を示す斜視図である。 図１２Ｅは、図３に示すＳｉＣ半導体装置を示す斜視図であって、改質ラインの第６形態例を示す斜視図である。 図１２Ｆは、図３に示すＳｉＣ半導体装置を示す斜視図であって、改質ラインの第７形態例を示す斜視図である。 図１３は、本発明の第２実施形態に係るＳｉＣ半導体装置を示す斜視図であって、第１形態例に係る改質ラインが適用された構造を示す斜視図である。 図１４は、図１３に示す領域XIVの拡大図である。 図１５は、図１３に示す領域XVの拡大図である。 図１６は、本発明の第３実施形態に係るＳｉＣ半導体装置を１つの角度から見た斜視図であって、第１形態例に係る改質ラインが適用された構造を示す斜視図である。 図１７は、図１６に示すＳｉＣ半導体装置を別の角度から見た斜視図である。 図１８は、図１６に示すＳｉＣ半導体装置を示す平面図である。 図１９は、図１８から樹脂層を取り除いた平面図である。 図２０は、図１９に示す領域XXの拡大図であって、ＳｉＣ半導体層の第１主面の構造を説明するための図である。 図２１は、図２０に示すXXI-XXI線に沿う断面図である。 図２２は、図２０に示すXXII-XXII線に沿う断面図である。 図２３は、図２１に示す領域XXIIIの拡大図である。 図２４は、図１９に示すXXIV-XXIV線に沿う断面図である。 図２５は、図２４に示す領域XXVの拡大図である。 図２６は、シート抵抗を説明するためのグラフである。 図２７は、図２０に対応する領域の拡大図であって、本発明の第４実施形態に係るＳｉＣ半導体装置を示す拡大図である。 図２８は、図２７に示すXXVIII-XXVIII線に沿う断面図である。 図２９は、図２３に対応する領域の拡大図であって、本発明の第５実施形態に係るＳｉＣ半導体装置を示す拡大図である。 図３０は、図２０に対応する領域の拡大図であって、本発明の第６実施形態に係るＳｉＣ半導体装置を示す拡大図である。 図３１は、本発明の第７実施形態に係るＳｉＣ半導体装置を示す斜視図であって、第１形態例に係る改質ラインが適用された構造を示す斜視図である。
　本発明の実施形態では、六方晶からなるＳｉＣ（炭化シリコン）単結晶が適用される。六方晶からなるＳｉＣ単結晶は、原子配列の周期に応じて、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶および６Ｈ－ＳｉＣ単結晶を含む複数種のポリタイプを有している。本発明の実施形態では、４Ｈ－ＳｉＣ単結晶が適用された例について説明するが、他のポリタイプを本発明から除外するものではない。
　以下、４Ｈ－ＳｉＣ単結晶の結晶構造について説明する。図１は、本発明の実施形態に適用される４Ｈ－ＳｉＣ単結晶の単位セル（以下、単に「単位セル」という。）を示す図である。図２は、図１に示す単位セルのシリコン面を示す平面図である。
　図１および図２を参照して、単位セルは、１つのＳｉ原子に対して４つのＣ原子が四面体配列（正四面体配列）の関係で結合された四面体構造を含む。単位セルは、四面体構造が４周期積層された原子配列を有している。単位セルは、正六角形のシリコン面、正六角形のカーボン面、ならびに、シリコン面およびカーボン面を接続する６つの側面を有する六角柱構造を有している。
　シリコン面は、Ｓｉ原子によって終端された終端面である。シリコン面では、正六角形の６つの頂点に１つのＳｉ原子がそれぞれ位置し、正六角形の中心に１つのＳｉ原子が位置している。カーボン面は、Ｃ原子によって終端された終端面である。カーボン面では、正六角形の６つの頂点に１つのＣ原子がそれぞれ位置し、正六角形の中心に１つのＣ原子が位置している。
　単位セルの結晶面は、ａ１軸、ａ２軸、ａ３軸およびｃ軸を含む４つの座標軸（ａ１，ａ２，ａ３，ｃ）によって定義される。４つの座標軸のうちのａ３の値は、－（ａ１＋ａ２）の値をとる。以下、六方晶の終端面の一例としてのシリコン面を基準にして、４Ｈ－ＳｉＣ単結晶の結晶面について説明する。
　ａ１軸、ａ２軸およびａ３軸は、シリコン面をｃ軸から見た平面視において、中心に位置するＳｉ原子を基準に、最近接するＳｉ原子の配列方向（以下、単に「最近接原子方向」という。）に沿ってそれぞれ設定されている。ａ１軸、ａ２軸およびａ３軸は、それぞれ、Ｓｉ原子の配列に倣って１２０°ずつ角度をずらして設定されている。
　ｃ軸は、中心に位置するＳｉ原子を基準に、シリコン面の法線方向に設定されている。シリコン面は、（０００１）面である。カーボン面は、（０００－１）面である。六角柱の側面は、シリコン面をｃ軸から見た平面視において、最近接原子方向に沿う６つの結晶面を含む。六角柱の側面は、より具体的には、シリコン面をｃ軸から見た平面視において、最近接する２つのＳｉ原子をそれぞれ含む６つの結晶面を含む。
　単位セルの側面は、シリコン面をｃ軸から見た平面視において、ａ１軸の先端から時計回りに（１－１００）面、（０－１１０）面、（－１０１０）面、（－１１００）面、（０１－１０）面および（１０－１０）面を含む。
　単位セルにおいて中心を通らない対角面は、シリコン面をｃ軸から見た平面視において最近接原子方向に交差する交差方向に沿う６つの結晶面を含む。中心に位置するＳｉ原子を基準に見たとき、最近接原子方向の交差方向は、最近接原子方向の直交方向となる。単位セルにおいて中心を通らない対角面は、より具体的には、最近接しない２つのＳｉ原子をそれぞれ含む６つの結晶面を含む。
　単位セルにおいて中心を通らない対角面は、シリコン面をｃ軸から見た平面視において、（１１－２０）面、（１－２１０）面、（－２１１０）面、（－１－１２０）面、（－１２－１０）面および（２－１－１０）面を含む。
　単位セルの結晶方向は、結晶面の法線方向によって定義される。（１－１００）面の法線方向は［１－１００］方向である。（０－１１０）面の法線方向は［０－１１０］方向である。（－１０１０）面の法線方向は［－１０１０］方向である。（－１１００）面の法線方向は［－１１００］方向である。（０１－１０）面の法線方向は［０１－１０］方向である。（１０－１０）面の法線方向は［１０－１０］方向である。
　（１１－２０）面の法線方向は［１１－２０］方向である。（１－２１０）面の法線方向は［１－２１０］方向である。（－２１１０）面の法線方向は［－２１１０］方向である。（－１－１２０）面の法線方向は［－１－１２０］方向である。（－１２－１０）面の法線方向は［－１２－１０］方向である。（２－１－１０）面の法線方向は［２－１－１０］方向である。
　六方晶は６回対称であり、６０°毎に等価な結晶面および等価な結晶方向を有している。たとえば、（１－１００）面、（０－１１０）面、（－１０１０）面、（－１１００）面、（０１－１０）面および（１０－１０）面は、等価な結晶面を形成している。また、（１１－２０）面、（１－２１０）面、（－２１１０）面、（－１－１２０）面、（－１２－１０）面および（２－１－１０）面は、等価な結晶面を形成している。
　また、［１－１００］方向、［０－１１０］方向、［－１０１０］方向、［－１１００］方向、［０１－１０］方向および［１０－１０］方向は、等価な結晶方向を形成している。また、［１１－２０］方向、［１－２１０］方向、［－２１１０］方向、［－１－１２０］方向、［－１２－１０］方向および［２－１－１０］方向は、等価な結晶方向を形成している。
　ｃ軸は、［０００１］方向（［０００－１］方向）である。ａ１軸は、［２－１－１０］方向（［－２１１０］方向）である。ａ２軸は、［－１２－１０］方向（［１－２１０］方向）である。ａ３軸は、［－１－１２０］方向（［１１－２０］方向）である。
　［０００１］方向および［０００－１］方向は、ｃ軸と称される。（０００１）面および（０００－１）面は、ｃ面と称される。［１１－２０］方向および［－１－１２０］方向は、ａ軸と称される。（１１－２０）面および（－１－１２０）面は、ａ面と称される。［１－１００］方向および［－１１００］方向は、ｍ軸と称される。（１－１００）面および（－１１００）面は、ｍ面と称される。
　図３は、本発明の第１実施形態に係るＳｉＣ半導体装置１を１つの角度から見た斜視図であって、改質ライン２２Ａ～２２Ｄの第１形態例を示す斜視図である。図４は、図３に示すＳｉＣ半導体装置１を別の角度から見た斜視図である。図５Ａは、図３に示す領域VAの拡大図である。図５Ｂは、図３に示す領域VBの拡大図である。図６Ａは、図３に示す領域VIAの拡大図である。図６Ｂは、図３に示す領域VIBの拡大図である。図７は、図３に示すＳｉＣ半導体装置１の平面図である。図８は、図７に示すVIII-VIII線に沿う断面図である。
　図３～図８を参照して、ＳｉＣ半導体装置１は、ＳｉＣ半導体層２を含む。ＳｉＣ半導体層２は、六方晶からなるＳｉＣ単結晶の一例としての４Ｈ－ＳｉＣ単結晶を含む。ＳｉＣ半導体層２は、直方体形状のチップ状に形成されている。
　ＳｉＣ半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（ここでは正方形状）に形成されている。
　第１主面３は、機能デバイス（半導体素子）が形成されたデバイス面である。第２主面４は、研削痕を有する研削面からなる。側面５Ａ～５Ｄは、ＳｉＣ単結晶の結晶面に面する平滑な劈開面からそれぞれなる。側面５Ａ～５Ｄは、研削痕を有していない。
　ＳｉＣ半導体層２の厚さＴＬは、４０μｍ以上２００μｍ以下であってもよい。厚さＴＬは、４０μｍ以上６０μｍ以下、６０μｍ以上８０μｍ以下、８０μｍ以上１００μｍ以下、１００μｍ以上１２０μｍ以下、１２０μｍ以上１４０μｍ以下、１４０μｍ以上１６０μｍ以下、１６０μｍ以上１８０μｍ以下、または、１８０μｍ以上２００μｍ以下であってもよい。厚さＴＬは、６０μｍ以上１５０μｍ以下であることが好ましい。
　第１主面３および第２主面４は、この形態（in this embodiment）では、ＳｉＣ単結晶のｃ面に面している。第１主面３は、（０００１）面（シリコン面）に面している。第２主面４は、ＳｉＣ単結晶の（０００－１）面（カーボン面）に面している。
　第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面に対して［１１－２０］方向に１０°以下の角度で傾斜したオフ角θを有している。法線方向Ｚは、ＳｉＣ単結晶のｃ軸（［０００１］方向）に対してオフ角θ分だけ傾斜している。
　オフ角θは、０°以上５．０°以下であってもよい。オフ角θは、０°以上１．０°以下、１．０°以上１．５°以下、１．５°以上２．０°以下、２．０°以上２．５°以下、２．５°以上３．０°以下、３．０°以上３．５°以下、３．５°以上４．０°以下、４．０°以上４．５°以下、または、４．５°以上５．０°以下の角度の範囲に設定されてもよい。オフ角θは、０°を超えていることが好ましい。オフ角θは、４．０°未満であってもよい。
　オフ角θは、３．０°以上４．５°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、３．０°以上３．５°以下、または、３．５°以上４．０°以下の角度の範囲に設定されていることが好ましい。オフ角θは、１．５°以上３．０°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、１．５°以上２．０°以下、または、２．０°以上２．５°以下の角度の範囲に設定されていることが好ましい。
　側面５Ａ～５Ｄの長さは、それぞれ、０．５ｍｍ以上１０ｍｍ以下であってもよい。側面５Ａ～５Ｄの表面積は、この形態では、互いに等しい。第１主面３および第２主面４が平面視において長方形状に形成されている場合、側面５Ａ，５Ｃの表面積は、側面５Ｂ，５Ｄの表面積未満であってもよいし、側面５Ｂ，５Ｄの表面積を超えていてもよい。
　側面５Ａおよび側面５Ｃは、この形態では、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに互いに対向している。側面５Ｂおよび側面５Ｄは、この形態では、第２方向Ｙに沿って延び、第１方向Ｘに互いに対向している。第２方向Ｙは、より具体的には第１方向Ｘに直交する方向である。
　第１方向Ｘは、この形態では、ＳｉＣ単結晶のｍ軸方向（［１－１００］方向）に設定されている。第２方向Ｙは、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）に設定されている。
　側面５Ａおよび側面５Ｃは、ＳｉＣ単結晶のａ面によって形成され、ａ軸方向に互いに対向している。側面５Ａは、ＳｉＣ単結晶の（－１－１２０）面によって形成されている。側面５Ｃは、ＳｉＣ単結晶の（１１－２０）面によって形成されている。側面５Ａおよび側面５Ｃは、第１主面３の法線を基準にしたとき、法線に対してＳｉＣ単結晶のｃ軸方向（［０００１］方向）に向けて傾斜した傾斜面を形成していてもよい。
　この場合、側面５Ａおよび側面５Ｃは、第１主面３の法線を０°としたとき、第１主面３の法線に対してオフ角θに応じた角度で傾斜していてもよい。オフ角θに応じた角度は、オフ角θと等しくてもよいし、０°を超えてオフ角θ未満の角度であってもよい。
　側面５Ｂおよび側面５Ｄは、ＳｉＣ単結晶のｍ面によって形成され、ｍ軸方向に互いに対向している。側面５Ｂは、ＳｉＣ単結晶の（－１１００）面によって形成されている。側面５Ｄは、ＳｉＣ単結晶の（１－１００）面によって形成されている。側面５Ｂおよび側面５Ｄは、第１主面３の法線に沿って平面的に延びている。側面５Ｂおよび側面５Ｄは、より具体的には、第１主面３および第２主面４に対して略垂直に形成されている。
　ＳｉＣ半導体層２は、この形態では、ｎ＋型のＳｉＣ半導体基板６およびｎ型のＳｉＣエピタキシャル層７を含む積層構造を有している。ＳｉＣ半導体基板６によって、ＳｉＣ半導体層２の第２主面４が形成されている。ＳｉＣエピタキシャル層７によって、ＳｉＣ半導体層２の第１主面３が形成されている。ＳｉＣ半導体基板６およびＳｉＣエピタキシャル層７によって、ＳｉＣ半導体層２の側面５Ａ～５Ｄが形成されている。
　ＳｉＣエピタキシャル層７のｎ型不純物濃度は、ＳｉＣ半導体基板６のｎ型不純物濃度以下である。ＳｉＣエピタキシャル層７のｎ型不純物濃度は、より具体的には、ＳｉＣ半導体基板６のｎ型不純物濃度未満である。ＳｉＣ半導体基板６のｎ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。ＳｉＣエピタキシャル層７のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
　ＳｉＣ半導体基板６の厚さＴＳは、４０μｍ以上１５０μｍ以下であってもよい。厚さＴＳは、４０μｍ以上５０μｍ以下、５０μｍ以上６０μｍ以下、６０μｍ以上７０μｍ以下、７０μｍ以上８０μｍ以下、８０μｍ以上９０μｍ以下、９０μｍ以上１００μｍ以下、１００μｍ以上１１０μｍ以下、１１０μｍ以上１２０μｍ以下、１２０μｍ以上１３０μｍ以下、１３０μｍ以上１４０μｍ以下、または、１４０μｍ以上１５０μｍ以下であってもよい。厚さＴＳは、４０μｍ以上１３０μｍ以下であることが好ましい。ＳｉＣ半導体基板６の薄化によって、電流経路が短縮されるから、抵抗値の低減を図ることができる。
　ＳｉＣエピタキシャル層７の厚さＴＥは、１μｍ以上５０μｍ以下であってもよい。厚さＴＥは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上３５μｍ以下、３５μｍ以上４０μｍ以下、４０μｍ以上４５μｍ以下、または、４５μｍ以上５０μｍ以下であってもよい。厚さＴＥは、５μｍ以上１５μｍ以下であることが好ましい。
　ＳｉＣ半導体層２は、アクティブ領域８および外側領域９を含む。アクティブ領域８は、機能デバイスの一例としてのショットキーバリアダイオードＤが形成された領域である。アクティブ領域８は、平面視においてＳｉＣ半導体層２の側面５Ａ～５Ｄから内方領域に間隔を空けてＳｉＣ半導体層２の中央部に形成されている。アクティブ領域８は、平面視において側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
　外側領域９は、アクティブ領域８の外側の領域である。外側領域９は、側面５Ａ～５Ｄおよびアクティブ領域８の周縁の間の領域に形成されている。外側領域９は、平面視においてアクティブ領域８を取り囲む無端状（この形態では四角環状）に形成されている。
　ＳｉＣ半導体装置１は、第１主面３の上に形成された主面絶縁層１０を含む。主面絶縁層１０は、アクティブ領域８および外側領域９を選択的に被覆している。主面絶縁層１０は、酸化シリコン（ＳｉＯ２）層または窒化シリコン（ＳｉＮ）層からなる単層構造を有していてもよい。主面絶縁層１０は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。主面絶縁層１０は、この形態では、酸化シリコン層からなる単層構造を有している。
　主面絶縁層１０は、ＳｉＣ半導体層２の側面５Ａ～５Ｄから露出する絶縁側面１１Ａ，１１Ｂ，１１Ｃ，１１Ｄを有している。絶縁側面１１Ａ～１１Ｄは、側面５Ａ～５Ｄに連なっている。絶縁側面１１Ａ～１１Ｄは、側面５Ａ～５Ｄに対して面一に形成されている。絶縁側面１１Ａ～１１Ｄは、劈開面からなる。
　主面絶縁層１０の厚さは、１μｍ以上５０μｍ以下であってもよい。主面絶縁層１０の厚さは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。
　ＳｉＣ半導体装置１は、主面絶縁層１０の上に形成された第１主面電極層１２を含む。第１主面電極層１２は、平面視において側面５Ａ～５Ｄから内方領域に間隔を空けてＳｉＣ半導体層２の中央部に形成されている。
　ＳｉＣ半導体装置１は、主面絶縁層１０の上に形成されたパッシベーション層１３（絶縁層）を含む。パッシベーション層１３は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。パッシベーション層１３は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。パッシベーション層１３は、この形態では、窒化シリコン層からなる単層構造を有している。
　パッシベーション層１３は、４つの側面１４Ａ，１４Ｂ，１４Ｃ，１４Ｄを含む。パッシベーション層１３の側面１４Ａ～１４Ｄは、平面視においてＳｉＣ半導体層２の側面５Ａ～５Ｄから内方領域に間隔を空けて形成されている。パッシベーション層１３は、平面視において第１主面３の周縁部を露出させている。パッシベーション層１３は、主面絶縁層１０を露出させている。
　パッシベーション層１３は、第１主面電極層１２の一部をパッド領域として露出させるサブパッド開口１５を含む。サブパッド開口１５は、平面視において側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
　パッシベーション層１３の厚さは、１μｍ以上５０μｍ以下であってもよい。パッシベーション層１３の厚さは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。
　ＳｉＣ半導体装置１は、パッシベーション層１３の上に形成された樹脂層１６（絶縁層）を含む。樹脂層１６は、パッシベーション層１３との間で１つの絶縁積層構造（絶縁層）を形成している。図７では、樹脂層１６がハッチングによって示されている。
　樹脂層１６は、ネガティブタイプまたはポジティブタイプの感光性樹脂を含んでいてもよい。樹脂層１６は、この形態では、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含む。樹脂層１６は、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含んでいてもよい。
　樹脂層１６は、４つの樹脂側面１７Ａ，１７Ｂ，１７Ｃ，１７Ｄを含む。樹脂層１６の樹脂側面１７Ａ～１７Ｄは、平面視においてＳｉＣ半導体層２の側面５Ａ～５Ｄから内方領域に間隔を空けて形成されている。樹脂層１６は、平面視において第１主面３の周縁部を露出させている。樹脂層１６は、パッシベーション層１３と共に主面絶縁層１０を露出させている。樹脂層１６の樹脂側面１７Ａ～１７Ｄは、この形態では、パッシベーション層１３の側面１４Ａ～１４Ｄに面一に形成されている。
　樹脂層１６の樹脂側面１７Ａ～１７Ｄは、ＳｉＣ半導体層２の側面５Ａ～５Ｄとの間でダイシングストリートを区画している。この形態では、パッシベーション層１３の側面１４Ａ～１４Ｄもダイシングストリートを区画している。ダイシングストリートによれば、一枚のＳｉＣ半導体ウエハからＳｉＣ半導体装置１を切り出す際に、樹脂層１６やパッシベーション層１３を物理的に切断する必要がなくなる。これにより、一枚のＳｉＣ半導体ウエハからＳｉＣ半導体装置１を円滑に切り出すことができる。また、側面５Ａ～５Ｄからの絶縁距離を増加させることができる。
　ダイシングストリートの幅は、１μｍ以上２５μｍ以下であってもよい。ダイシングストリートの幅は、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、または、２０μｍ以上２５μｍ以下であってもよい。
　樹脂層１６は、第１主面電極層１２の一部をパッド領域として露出させるパッド開口１８を含む。パッド開口１８は、平面視において側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
　パッド開口１８は、サブパッド開口１５に連通している。パッド開口１８の内壁は、サブパッド開口１５の内壁に面一に形成されている。パッド開口１８の内壁は、サブパッド開口１５の内壁に対して側面５Ａ～５Ｄ側に位置していてもよい。パッド開口１８の内壁は、サブパッド開口１５の内壁に対してＳｉＣ半導体層２の内方領域に位置していてもよい。樹脂層１６は、サブパッド開口１５の内壁を被覆していてもよい。
　樹脂層１６の厚さは、１μｍ以上５０μｍ以下であってもよい。樹脂層１６の厚さは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。
　ＳｉＣ半導体装置１は、ＳｉＣ半導体層２の第２主面４の上に形成された第２主面電極層１９を含む。第２主面電極層１９は、第２主面４（ＳｉＣ半導体基板６）との間でオーミック接触を形成している。
　ＳｉＣ半導体装置１は、側面５Ａ～５Ｄに形成された複数の改質ライン２２Ａ～２２Ｄ（改質層）を含む。改質ライン２２Ａ～２２Ｄは、１層または複数（２層以上。この形態では１層）の改質ライン２２Ａ、１層または複数（２層以上。この形態では１層）の改質ライン２２Ｂ、１層または複数（２層以上。この形態では１層）の改質ライン２２Ｃ、および、１層または複数（２層以上。この形態では１層）の改質ライン２２Ｄを含む。
　改質ライン２２Ａ～２２Ｄは、側面５Ａ～５Ｄに１対１対応の関係で形成されている。改質ライン２２Ａは、側面５Ａに形成されている。改質ライン２２Ｂは、側面５Ｂに形成されている。改質ライン２２Ｃは、側面５Ｃに形成されている。改質ライン２２Ｄは、側面５Ｄに形成されている。
　改質ライン２２Ａ～２２Ｄは、側面５Ａ～５Ｄを形成するＳｉＣ単結晶の一部がＳｉＣ単結晶とは異なる性質に改質された層状の領域を含む。改質ライン２２Ａ～２２Ｄは、密度、屈折率または機械的強度（結晶強度）、もしくは、その他の物理的特性がＳｉＣ単結晶とは異なる性質に改質された領域を含む。改質ライン２２Ａ～２２Ｄは、溶融再硬化層、欠陥層、絶縁破壊層および屈折率変化層のうちの少なくとも１つの層を含んでいてもよい。
　溶融再硬化層は、ＳｉＣ半導体層２の一部が溶融した後再度硬化した層である。欠陥層は、ＳｉＣ半導体層２に形成された空孔や亀裂等を含む層である。絶縁破壊層は、ＳｉＣ半導体層２の一部が絶縁破壊した層である。屈折率変化層は、ＳｉＣ半導体層２の一部がＳｉＣ単結晶とは異なる屈折率に変化した層である。
　改質ライン２２Ａ～２２Ｄは、第１主面３の接線方向に沿って帯状に延びている。第１主面３の接線方向は、法線方向Ｚに直交する方向である。接線方向は、第１方向Ｘ（ＳｉＣ単結晶のｍ軸方向）および第２方向Ｙ（ＳｉＣ単結晶のａ軸方向）を含む。
　改質ライン２２Ａは、より具体的には、側面５Ａにおいてｍ軸方向に沿って直線状に延びる帯状に形成されている。改質ライン２２Ｂは、側面５Ｂにおいてａ軸方向に沿って直線状に延びる帯状に形成されている。改質ライン２２Ｃは、側面５Ｃにおいてｍ軸方向に沿って直線状に延びる帯状に形成されている。改質ライン２２Ｄは、側面５Ｄにおいてａ軸方向に沿って直線状に延びる帯状に形成されている。
　改質ライン２２Ａ～２２Ｄは、第１主面３から第２主面４側に間隔を空けて形成されている。改質ライン２２Ａ～２２Ｄは、側面５Ａ～５Ｄから第１主面３の表層部を露出させている。改質ライン２２Ａ～２２Ｄは、第２主面４から第１主面３側に間隔を空けて形成されている。改質ライン２２Ａ～２２Ｄは、側面５Ａ～５Ｄから第２主面４の表層部を露出させている。
　改質ライン２２Ａ～２２Ｄは、法線方向Ｚに関してＳｉＣ半導体基板６の厚さ方向途中部に形成されている。改質ライン２２Ａ～２２Ｄは、ＳｉＣ半導体基板６およびＳｉＣエピタキシャル層７の間の境界から第２主面４側に間隔を空けて形成されている。これにより、改質ライン２２Ａ～２２Ｄは、第１主面３の表層部においてＳｉＣエピタキシャル層７を露出させている。
　各側面５Ａ～５Ｄには、改質ライン２２Ａ～２２Ｄによって、第１主面３の表層部および第２主面４の表層部によって第１主面３の接線方向に延びるストライプ模様が形成されている。
　改質ライン２２Ａおよび改質ライン２２Ｂは、側面５Ａおよび側面５Ｂを接続する角部で連なっている。改質ライン２２Ｂおよび改質ライン２２Ｃは、側面５Ｂおよび側面５Ｃを接続する角部で連なっている。改質ライン２２Ｃおよび改質ライン２２Ｄは、側面５Ｃおよび側面５Ｄを接続する角部で連なっている。改質ライン２２Ｄおよび改質ライン２２Ａは、側面５Ｄおよび側面５Ａを接続する角部で連なっている。
　これにより、改質ライン２２Ａ～２２Ｄは、ＳｉＣ半導体層２を取り囲むように一体的に形成されている。改質ライン２２Ａ～２２Ｄは、側面５Ａ～５ＤにおいてＳｉＣ半導体層２を取り囲む１つの無端状（環状）の改質ラインを形成している。
　法線方向Ｚに関して改質ライン２２Ａ～２２Ｄの厚さＴＲは、ＳｉＣ半導体層２の厚さＴＬ以下（ＴＲ≦ＴＬ）であることが好ましい。改質ライン２２Ａ～２２Ｄの厚さＴＲは、ＳｉＣ半導体基板６の厚さＴＳ未満（ＴＲ＜ＴＳ）であることがさらに好ましい。
　改質ライン２２Ａ～２２Ｄの厚さＴＲは、ＳｉＣエピタキシャル層７の厚さＴＥ以上（ＴＲ≧ＴＥ）であってもよい。改質ライン２２Ａの厚さＴＲ、改質ライン２２Ｂの厚さＴＲ、改質ライン２２Ｃの厚さＴＲおよび改質ライン２２Ｄの厚さＴＲの厚さは、互いに等しくてもよいし、互いに異なっていてもよい。
　ＳｉＣ半導体層２の厚さＴＬに対する改質ライン２２Ａ～２２Ｄの厚さＴＲの比ＴＲ／ＴＬは、０．１以上１．０未満であることが好ましい。比ＴＲ／ＴＬは、０．１以上０．２以下、０．２以上０．４以下、０．４以上０．６以下、０．６以上０．８以下、または、０．８以上１．０未満であってもよい。
　比ＴＲ／ＴＬは、０．１以上０．２以下、０．２以上０．３以下、０．３以上０．４以下、０．４以上０．５以下、０．５以上０．６以下、０．６以上０．７以下、０．７以上０．８以下、０．８以上０．９以下、または、０．９以上１．０未満であってもよい。比ＴＲ／ＴＬは、０．２以上０．５以下であることが好ましい。
　ＳｉＣ半導体基板６の厚さＴＳに対する改質ライン２２Ａ～２２Ｄの厚さＴＲの比ＴＲ／ＴＳは、０．１以上１．０未満であることがさらに好ましい。比ＴＲ／ＴＳは、０．１以上０．２以下、０．２以上０．４以下、０．４以上０．６以下、０．６以上０．８以下、または、０．８以上１．０未満であってもよい。
　比ＴＲ／ＴＳは、０．１以上０．２以下、０．２以上０．３以下、０．３以上０．４以下、０．４以上０．５以下、０．５以上０．６以下、０．６以上０．７以下、０．７以上０．８以下、０．８以上０．９以下、または、０．９以上１．０未満であってもよい。比ＴＲ／ＴＳは、０．２以上０．５以下であることが好ましい。
　図５Ａを参照して、改質ライン２２Ａは、複数のａ面改質部２８（改質部）を含む。換言すると、改質ライン２２Ａは、複数のａ面改質部２８の集合体によって形成されている。複数のａ面改質部２８は、側面５Ａから露出するＳｉＣ単結晶がＳｉＣ単結晶とは異なる性質に改質された部分である。側面５Ａにおいて各ａ面改質部２８の周囲の領域は、ＳｉＣ単結晶とは異なる性質に改質されていてもよい。
　複数のａ面改質部２８は、第１主面３側に位置する一端部２８ａ、第２主面４側に位置する他端部２８ｂ、ならびに、一端部２８ａおよび他端部２８ｂを接続する接続部２８ｃをそれぞれ含む。
　複数のａ面改質部２８は、法線方向Ｚに延びる線状にそれぞれ形成されている。これにより、複数のａ面改質部２８は、全体として縞状に形成されている。複数のａ面改質部２８は、ｍ軸方向幅が一端部２８ａ側から他端部２８ｂ側に向けて狭まる先細り形状に形成された複数のａ面改質部２８を含んでいてもよい。
　複数のａ面改質部２８は、ｍ軸方向に互いに対向するようにｍ軸方向に間隔を空けて形成されている。複数のａ面改質部２８は、ｍ軸方向に互いに重なり合っていてもよい。ｍ軸方向に延びる帯状の領域が、複数のａ面改質部２８の一端部２８ａを結ぶラインおよび複数のａ面改質部２８の他端部２８ｂを結ぶラインによって形成されている。改質ライン２２Ａは、この帯状の領域によって形成されている。
　複数のａ面改質部２８は、側面５Ａを切り欠いた切欠部をそれぞれ形成していてもよい。複数のａ面改質部２８は、側面５Ａからａ軸方向に向けて窪んだリセスをそれぞれ形成していてもよい。複数のａ面改質部２８は、法線方向Ｚの長さやｍ軸方向幅に応じて点状（ドット状）に形成されていてもよい。
　ｍ軸方向に関して、互いに隣り合う複数のａ面改質部２８の中央部間のピッチＰＲは、０μｍを超えて２０μｍ以下であってもよい。ピッチＰＲは、０μｍを超えて５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。
　ｍ軸方向に関して、各ａ面改質部２８の幅ＷＲは、０μｍを超えて２０μｍ以下であってもよい。幅ＷＲは、０μｍを超えて５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。
　改質ライン２２Ｃは、側面５Ｃに形成されている点を除いて、改質ライン２２Ａと同様の構造を有している。改質ライン２２Ａの説明は、「側面５Ａ」を「側面５Ｃ」と読み替えて改質ライン２２Ｃの説明に準用される。
　図６Ａを参照して、改質ライン２２Ｄは、複数のｍ面改質部２９（改質部）を含む。換言すると、改質ライン２２Ｄは、複数のｍ面改質部２９の集合体によって形成されている。複数のｍ面改質部２９は、側面５Ｄから露出するＳｉＣ単結晶がＳｉＣ単結晶とは異なる性質に改質された部分である。側面５Ｄにおいて各ｍ面改質部２９の周囲の領域は、ＳｉＣ単結晶とは異なる性質に改質されていてもよい。
　複数のｍ面改質部２９は、第１主面３側に位置する一端部２９ａ、第２主面４側に位置する他端部２９ｂ、ならびに、一端部２９ａおよび他端部２９ｂを接続する接続部２９ｃをそれぞれ含む。
　複数のｍ面改質部２９は、法線方向Ｚに延びる線状にそれぞれ形成されている。これにより、複数のｍ面改質部２９は、全体として縞状に形成されている。複数のｍ面改質部２９は、ａ軸方向幅が一端部２９ａ側から他端部２９ｂ側に向けて狭まる先細り形状に形成された複数のｍ面改質部２９を含んでいてもよい。
　複数のｍ面改質部２９は、ａ軸方向に互いに対向するようにａ軸方向に間隔を空けて形成されている。複数のｍ面改質部２９は、ａ軸方向に互いに重なり合っていてもよい。ａ軸方向に延びる帯状の領域が、複数のｍ面改質部２９の一端部２９ａを結ぶラインおよび複数のｍ面改質部２９の他端部２９ｂを結ぶラインによって形成されている。改質ライン２２Ｄは、この帯状の領域によって形成されている。
　複数のｍ面改質部２９は、側面５Ｄを切り欠いた切欠部をそれぞれ形成していてもよい。複数のｍ面改質部２９は、側面５Ｄからｍ軸方向に向けて窪んだリセスをそれぞれ形成していてもよい。複数のｍ面改質部２９は、法線方向Ｚの長さやａ軸方向幅に応じて点状（ドット状）に形成されていてもよい。
　ａ軸方向に関して、互いに隣り合う複数のｍ面改質部２９の中央部間のピッチＰＲは、０μｍ以上２０μｍ以下であってもよい。ピッチＰＲは、０μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。
　ａ軸方向に関して、各ｍ面改質部２９の幅ＷＲは、０μｍを超えて２０μｍ以下であってもよい。幅ＷＲは、０μｍを超えて５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。
　改質ライン２２Ｂは、側面５Ｂに形成されている点を除いて、改質ライン２２Ｄと同様の構造を有している。改質ライン２２Ｄの説明は、「側面５Ｄ」を「側面５Ｂ」と読み替えて改質ライン２２Ｂの説明に準用される。
　図３、図４、図５Ｂおよび図６Ｂを参照して、ＳｉＣ半導体装置１は、ＳｉＣ半導体層２の側面５Ａ～５Ｄおよび主面絶縁層１０の絶縁側面１１Ａ～１１Ｄに形成された複数の境界改質ライン３０Ａ～３０Ｄ（境界改質層）を含む。
　境界改質ライン３０Ａ～３０Ｄは、側面５Ａ～５Ｄおよび絶縁側面１１Ａ～１１Ｄに跨って形成されている。境界改質ライン３０Ａ～３０Ｄは、パッシベーション層１３および樹脂層１６を避けて側面５Ａ～５Ｄおよび絶縁側面１１Ａ～１１Ｄに跨って形成されている。つまり、境界改質ライン３０Ａ～３０Ｄは、パッシベーション層１３および樹脂層１６には形成されていない。
　境界改質ライン３０Ａ～３０Ｄは、１層または複数（２層以上。この形態では１層）の境界改質ライン３０Ａ、１層または複数（２層以上。この形態では１層）の境界改質ライン３０Ｂ、１層または複数（２層以上。この形態では１層）の境界改質ライン３０Ｃおよび１層または複数（２層以上。この形態では１層）の境界改質ライン３０Ｄを含む。
　境界改質ライン３０Ａ～３０Ｄは、側面５Ａ～５Ｄおよび絶縁側面１１Ａ～１１Ｄの間の境界領域に１対１対応の関係で形成されている。境界改質ライン３０Ａは、側面５Ａおよび絶縁側面１１Ａの間の境界領域に形成されている。境界改質ライン３０Ｂは、側面５Ｂおよび絶縁側面１１Ｂの間の境界領域に形成されている。境界改質ライン３０Ｃは、側面５Ｃおよび絶縁側面１１Ｃの間の境界領域に形成されている。境界改質ライン３０Ｄは、側面５Ｄおよび絶縁側面１１Ｄの間の境界領域に形成されている。
　境界改質ライン３０Ａ～３０Ｄは、改質ライン２２Ａ～２２Ｄに対して第１主面３側に位置している。境界改質ライン３０Ａ～３０Ｄは、法線方向Ｚに沿って改質ライン２２Ａ～２２Ｄに対向している。
　境界改質ライン３０Ａ～３０Ｄは、この形態では、改質ライン２２Ａ～２２Ｄから間隔を空けて形成されている。境界改質ライン３０Ａ～３０Ｄは、改質ライン２２Ａ～２２Ｄに重なっていてもよい。境界改質ライン３０Ａ～３０Ｄは、改質ライン２２Ａ～２２Ｄに連なっていてもよい。
　境界改質ライン３０Ａ～３０Ｄは、改質ライン２２Ａ～２２Ｄと一体的に形成されていてもよい。この場合、改質ライン２２Ａ～２２Ｄを兼ねる境界改質ライン３０Ａ～３０Ｄが形成されていてもよい。より具体的には、境界改質ライン３０Ａ～３０Ｄは、側面５Ａ～５Ｄおよび絶縁側面１１Ａ～１１Ｄの間の境界領域からＳｉＣ半導体層２（ＳｉＣ半導体基板６）の厚さ方向途中部まで伸びていてもよい。
　境界改質ライン３０Ａ～３０Ｄは、第１主面３の接線方向に沿って帯状に延びている。境界改質ライン３０Ａ～３０Ｄは、改質ライン２２Ａ～２２Ｄに対して平行に延びている。
　境界改質ライン３０Ａは、側面５Ａおよび絶縁側面１１Ａにおいてｍ軸方向に沿って直線状に延びる帯状に形成されている。境界改質ライン３０Ｂは、側面５Ｂおよび絶縁側面１１Ｂにおいてａ軸方向に沿って直線状に延びる帯状に形成されている。
　境界改質ライン３０Ｃは、側面５Ｃおよび絶縁側面１１Ｃにおいてｍ軸方向に沿って直線状に延びる帯状に形成されている。境界改質ライン３０Ｄは、側面５Ｄおよび絶縁側面１１Ｄにおいてａ軸方向に沿って直線状に延びる帯状に形成されている。
　境界改質ライン３０Ａ～３０Ｄは、側面５Ａ～５Ｄ側の第１領域３１および絶縁側面１１Ａ～１１Ｄ側の第２領域３２を含む。第１領域３１は、側面５Ａ～５Ｄを形成するＳｉＣ単結晶の一部がＳｉＣ単結晶とは異なる性質に改質された層状の領域を含む。
　第２領域３２は、絶縁側面１１Ａ～１１Ｄを形成する絶縁材料の一部が当該絶縁材料とは異なる性質に改質された層状の領域を含む。第２領域３２は、第１領域３１に連なっている。また、第２領域３２は、第１領域３１と一体を成している。第２領域３２は、第１領域３１に密着、固着、溶接および／または溶着していてもよい。
　第１領域３１は、密度、屈折率または機械的強度（結晶強度）、もしくは、その他の物理的特性がＳｉＣ単結晶とは異なる性質に改質された領域を含む。第１領域３１は、溶融再硬化層、欠陥層、絶縁破壊層および屈折率変化層のうちの少なくとも１つの層を含んでいてもよい。
　溶融再硬化層は、ＳｉＣ半導体層２の一部が溶融した後再度硬化した層である。欠陥層は、ＳｉＣ半導体層２に形成された空孔や亀裂等を含む層である。絶縁破壊層は、ＳｉＣ半導体層２の一部が絶縁破壊した層である。屈折率変化層は、ＳｉＣ半導体層２の一部がＳｉＣ単結晶とは異なる屈折率に変化した層である。
　第２領域３２は、密度、屈折率または機械的強度（結晶強度）、もしくは、その他の物理的特性が主面絶縁層１０の絶縁材料とは異なる性質に改質された領域を含む。第２領域３２は、溶融再硬化層、欠陥層、絶縁破壊層および屈折率変化層のうちの少なくとも１つの層を含んでいてもよい。
　溶融再硬化層は、主面絶縁層１０の一部が溶融した後再度硬化した層である。欠陥層は、主面絶縁層１０に形成された空孔や亀裂等を含む層である。絶縁破壊層は、主面絶縁層１０の一部が絶縁破壊した層である。屈折率変化層は、主面絶縁層１０の一部が主面絶縁層１０の絶縁材料とは異なる屈折率に変化した層である。
　境界改質ライン３０Ａ～３０Ｄの第１領域３１は、この形態では、改質ライン２２Ａ～２２Ｄから第１主面３側に間隔を空けて形成されている。第１領域３１は、ＳｉＣ半導体基板６およびＳｉＣエピタキシャル層７の境界領域から第１主面３側に間隔を空けて形成されている。
　これにより、第１領域３１は、側面５Ａ～５ＤからＳｉＣエピタキシャル層７の一部を露出させている。第１領域３１は、ＳｉＣ半導体基板６およびＳｉＣエピタキシャル層７の境界領域を横切ってＳｉＣ半導体基板６およびＳｉＣエピタキシャル層７の双方に形成されていてもよい。この場合、第１領域３１は、改質ライン２２Ａ～２２Ｄに重なっていてもよい。
　境界改質ライン３０Ａの第１領域３１および境界改質ライン３０Ｂの第１領域３１は、側面５Ａおよび側面５Ｂを接続する角部で連なっている。境界改質ライン３０Ｂの第１領域３１および境界改質ライン３０Ｃの第１領域３１は、側面５Ｂおよび側面５Ｃを接続する角部で連なっている。
　境界改質ライン３０Ｃの第１領域３１および境界改質ライン３０Ｄの第１領域３１は、側面５Ｃおよび側面５Ｄを接続する角部で連なっている。境界改質ライン３０Ｄの第１領域３１および境界改質ライン３０Ａの第１領域３１は、側面５Ｄおよび側面５Ａを接続する角部で連なっている。
　これにより、境界改質ライン３０Ａ～３０Ｄの第１領域３１は、ＳｉＣ半導体層２を取り囲むように一体的に形成されている。つまり、境界改質ライン３０Ａ～３０Ｄの第１領域３１は、側面５Ａ～５ＤにおいてＳｉＣ半導体層２を取り囲む１つの無端状（環状）の改質ラインを形成している。
　境界改質ライン３０Ａ～３０Ｄの第２領域３２は、この形態では、主面絶縁層１０の主面からＳｉＣ半導体層２側に間隔を空けて形成されている。これにより、第２領域３２は、絶縁側面１１Ａ～１１Ｄから主面絶縁層１０の主面の表層部を露出させている。第２領域３２は、絶縁側面１１Ａ～１１Ｄの全域に形成されていてもよい。
　境界改質ライン３０Ａの第２領域３２および境界改質ライン３０Ｂの第２領域３２は、絶縁側面１１Ａおよび絶縁側面１１Ｂを接続する角部で連なっている。境界改質ライン３０Ｂの第２領域３２および境界改質ライン３０Ｃの第２領域３２は、絶縁側面１１Ｂおよび絶縁側面１１Ｃを接続する角部で連なっている。
　境界改質ライン３０Ｃの第２領域３２および境界改質ライン３０Ｄの第２領域３２は、絶縁側面１１Ｃおよび絶縁側面１１Ｄを接続する角部で連なっている。境界改質ライン３０Ｄの第２領域３２および境界改質ライン３０Ａの第２領域３２は、絶縁側面１１Ｄおよび絶縁側面１１Ａを接続する角部で連なっている。
　これにより、境界改質ライン３０Ａ～３０Ｄの第２領域３２は、主面絶縁層１０を取り囲むように一体的に形成されている。つまり、境界改質ライン３０Ａ～３０Ｄの第２領域３２は、絶縁側面１１Ａ～１１Ｄにおいて主面絶縁層１０を取り囲む１つの無端状（環状）の境界改質ラインを形成している。
　法線方向Ｚに関して境界改質ライン３０Ａ～３０Ｄの厚さＴＲＢは、ＳｉＣ半導体基板６の厚さＴＳ未満（ＴＲＢ＜ＴＳ）であることが好ましい。境界改質ライン３０Ａ～３０Ｄの厚さＴＲＢは、改質ライン２２Ａ～２２Ｄの厚さＴＲ以下（ＴＲＢ≦ＴＲ）であってもよい。境界改質ライン３０Ａ～３０Ｄの厚さＴＲＢは、ＳｉＣエピタキシャル層７の厚さＴＥ以下（ＴＲＢ≦ＴＥ）であってもよい。
　境界改質ライン３０Ａの厚さＴＲＢ、境界改質ライン３０Ｂの厚さＴＲＢ、境界改質ライン３０Ｃの厚さＴＲＢおよび境界改質ライン３０Ｄの厚さＴＲＢの厚さは、互いに等しくてもよいし、互いに異なっていてもよい。
　ＳｉＣ半導体層２の厚さＴＬに対する境界改質ライン３０Ａ～３０Ｄの厚さＴＲＢの比ＴＲＢ／ＴＬは、０．０１以上１．０未満であってもよい。比ＴＲＢ／ＴＬは、０．０１以上０．０２以下、０．０２以上０．０４以下、０．０４以上０．０６以下、０．０６以上０．０８以下、０．０８以上０．１以下であってもよい。比ＴＲＢ／ＴＬは、０．１以上０．２以下、０．２以上０．４以下、０．４以上０．６以下、０．６以上０．８以下、または、０．８以上１．０未満であってもよい。
　図５Ｂを参照して、境界改質ライン３０Ａは、ＳｉＣ半導体層２および主面絶縁層１０の間の境界領域を横切る複数のａ面境界改質部３３（境界改質部）を含む。換言すると、境界改質ライン３０Ａは、複数のａ面境界改質部３３の集合体によって形成されている。
　複数のａ面境界改質部３３は、側面５Ａから露出するＳｉＣ単結晶がＳｉＣ単結晶とは異なる性質に改質され、絶縁側面１１Ａから露出する絶縁材料が当該絶縁材料とは異なる性質に改質された部分である。
　側面５Ａにおいて各ａ面境界改質部３３の周囲の領域は、ＳｉＣ単結晶とは異なる性質に改質されていてもよい。絶縁側面１１Ａにおいて各ａ面境界改質部３３の周囲の領域は、主面絶縁層１０の絶縁材料とは異なる性質に改質されていてもよい。
　複数のａ面境界改質部３３は、主面絶縁層１０に位置する一端部３３ａ、ＳｉＣ半導体層２に位置する他端部３３ｂ、ならびに、一端部３３ａおよび他端部３３ｂを接続する接続部３３ｃをそれぞれ含む。接続部３３ｃは、ＳｉＣ半導体層２および主面絶縁層１０の間の境界領域を横切って、一端部３３ａおよび他端部３３ｂを接続している。
　複数のａ面境界改質部３３は、法線方向Ｚに延びる線状にそれぞれ形成されている。これにより、複数のａ面境界改質部３３は、全体として縞状に形成されている。複数のａ面境界改質部３３は、ｍ軸方向幅が一端部３３ａ側から他端部３３ｂ側に向けて狭まる先細り形状に形成された複数のａ面境界改質部３３を含んでいてもよい。
　複数のａ面境界改質部３３は、ｍ軸方向に互いに対向するようにｍ軸方向に間隔を空けて形成されている。複数のａ面境界改質部３３は、ｍ軸方向に互いに重なり合っていてもよい。ｍ軸方向に延びる帯状の領域が、複数のａ面境界改質部３３の一端部３３ａを結ぶラインおよび複数のａ面境界改質部３３の他端部３３ｂを結ぶラインによって形成されている。境界改質ライン３０Ａは、この帯状の領域によって形成されている。
　複数のａ面境界改質部３３は、側面５Ａおよび絶縁側面１１Ａを切り欠いた切欠部をそれぞれ形成していてもよい。複数のａ面境界改質部３３は、側面５Ａおよび絶縁側面１１Ａからａ軸方向に向けて窪んだリセスをそれぞれ形成していてもよい。複数のａ面境界改質部３３は、法線方向Ｚの長さやｍ軸方向幅に応じて点状（ドット状）に形成されていてもよい。
　ｍ軸方向に関して、互いに隣り合う複数のａ面境界改質部３３の中央部間のピッチＰＲＢは、０μｍを超えて２０μｍ以下であってもよい。ピッチＰＲＢは、０μｍを超えて５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。
　ｍ軸方向に関して、各ａ面境界改質部３３の幅ＷＲＢは、０μｍを超えて２０μｍ以下であってもよい。幅ＷＲＢは、０μｍを超えて５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。
　境界改質ライン３０Ｃは、側面５Ｃおよび絶縁側面１１Ｃに形成されている点を除いて、境界改質ライン３０Ａと同様の構造を有している。境界改質ライン３０Ａの説明は、「側面５Ａ」および「絶縁側面１１Ａ」をそれぞれ「側面５Ｃ」および「絶縁側面１１Ｃ」と読み替えて境界改質ライン３０Ｃの説明に準用される。
　図６Ｂを参照して、境界改質ライン３０Ｄは、ＳｉＣ半導体層２および主面絶縁層１０の間の境界領域を横切る複数のｍ面境界改質部３４（境界改質部）を含む。換言すると、境界改質ライン３０Ｄは、複数のｍ面境界改質部３４の集合体によって形成されている。
　複数のｍ面境界改質部３４は、側面５Ｄから露出するＳｉＣ単結晶がＳｉＣ単結晶とは異なる性質に改質され、絶縁側面１１Ｄから露出する絶縁材料が当該絶縁材料とは異なる性質に改質された部分である。
　側面５Ｄにおいて各ｍ面境界改質部３４の周囲の領域は、ＳｉＣ単結晶とは異なる性質に改質されていてもよい。絶縁側面１１Ｄにおいて各ｍ面境界改質部３４の周囲の領域は、主面絶縁層１０の絶縁材料とは異なる性質に改質されていてもよい。
　複数のｍ面境界改質部３４は、ＳｉＣ半導体層２に位置する一端部３４ａ、主面絶縁層１０に位置する他端部３４ｂ、ならびに、一端部３４ａおよび他端部３４ｂを接続する接続部３４ｃをそれぞれ有している。接続部３４ｃは、ＳｉＣ半導体層２および主面絶縁層１０の間の境界領域を横切って、一端部３４ａおよび他端部３４ｂを接続している。
　複数のｍ面境界改質部３４は、法線方向Ｚに延びる線状にそれぞれ形成されている。これにより、複数のｍ面境界改質部３４は、全体として縞状に形成されている。複数のｍ面境界改質部３４は、ｍ軸方向幅が一端部３４ａ側から他端部３４ｂ側に向けて狭まる先細り形状に形成された複数のｍ面境界改質部３４を含んでいてもよい。
　複数のｍ面境界改質部３４は、ａ軸方向に互いに対向するようにａ軸方向に間隔を空けて形成されている。複数のｍ面境界改質部３４は、ａ軸方向に互いに重なり合っていてもよい。ａ軸方向に延びる帯状の領域が、複数のｍ面境界改質部３４の一端部３４ａを結ぶラインおよび複数のｍ面境界改質部３４の他端部３４ｂを結ぶラインによって形成されている。境界改質ライン３０Ｄは、この帯状の領域によって形成されている。
　複数のｍ面境界改質部３４は、側面５Ｄおよび絶縁側面１１Ｄを切り欠いた切欠部をそれぞれ形成していてもよい。複数のｍ面境界改質部３４は、側面５Ｄおよび絶縁側面１１Ｄからｍ軸方向に向けて窪んだリセスをそれぞれ形成していてもよい。複数のｍ面境界改質部３４は、法線方向Ｚの長さやａ軸方向幅に応じて点状（ドット状）に形成されていてもよい。
　ａ軸方向に関して、互いに隣り合う複数のｍ面境界改質部３４の中央部間のピッチＰＲＢは、０μｍを超えて２０μｍ以下であってもよい。ピッチＰＲＢは、０μｍを超えて５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。
　ａ軸方向に関して、各ｍ面境界改質部３４の幅ＷＲＢは、０μｍを超えて２０μｍ以下であってもよい。幅ＷＲＢは、０μｍを超えて５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。
　境界改質ライン３０Ｂは、側面５Ｂおよび絶縁側面１１Ｂに形成されている点を除いて、境界改質ライン３０Ｄと同様の構造を有している。境界改質ライン３０Ｄの説明は、「側面５Ｄ」および「絶縁側面１１Ｄ」をそれぞれ「側面５Ｂ」および「絶縁側面１１Ｂ」と読み替えて境界改質ライン３０Ｂの説明に準用される。
　境界改質ライン３０Ａ～３０Ｄは、側面５Ａ～５Ｄおよび絶縁側面１１Ａ～１１Ｄに固着していることが好ましい。換言すると、絶縁側面１１Ａ～１１Ｄは、境界改質ライン３０Ａ～３０Ｄによって側面５Ａ～５Ｄに固着されていることが好ましい。この場合、主面絶縁層１０の剥離を適切に抑制できる。つまり、ＳｉＣ半導体装置１は、境界改質ライン３０Ａ～３０Ｄによって形成され、側面５Ａ～５Ｄおよび絶縁側面１１Ａ～１１Ｄを固着させる固着層を含むことが好ましい。
　固着層は、側面５Ａ～５Ｄおよび絶縁側面１１Ａ～１１Ｄに溶接された溶接層を含んでいてもよい。固着層は、主面絶縁層１０から溶融した絶縁材料が側面５Ａ～５Ｄに溶接された絶縁溶接部を含んでいてもよい。絶縁溶接部は、絶縁材料の溶融再硬化層を含む。絶縁溶接部は、絶縁溶着部であってもよい。
　固着層は、ＳｉＣ半導体層２から溶融したＳｉＣ単結晶が絶縁側面１１Ａ～１１Ｄに溶接されたＳｉＣ溶接部を含んでいてもよい。ＳｉＣ溶接部は、ＳｉＣ単結晶の溶融再硬化層を含む。ＳｉＣ溶接部は、ＳｉＣ溶着部であってもよい。固着層は、絶縁溶接部およびＳｉＣ溶接部の双方を含んでいてもよい。
　固着層は、境界改質ライン３０Ａ～３０Ｄの第１領域３１および第２領域３２によって形成されていてもよい。固着層は、ａ面境界改質部３３およびｍ面境界改質部３４によって形成されていてもよい。固着層は、境界改質ライン３０Ａ～３０Ｄの一部または全部を含んでいてもよい。
　図８を参照して、ＳｉＣ半導体装置１は、アクティブ領域８において第１主面３の表層部に形成されたｎ型のダイオード領域３５を含む。ダイオード領域３５は、この形態では、第１主面３の中央部に形成されている。ダイオード領域３５は、平面視において側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されていてもよい。
　ダイオード領域３５は、この形態では、ＳｉＣエピタキシャル層７の一部を利用して形成されている。ダイオード領域３５のｎ型不純物濃度は、ＳｉＣエピタキシャル層７のｎ型不純物濃度と等しい。ダイオード領域３５のｎ型不純物濃度は、ＳｉＣエピタキシャル層７のｎ型不純物濃度以上であってもよい。つまり、ダイオード領域３５は、ＳｉＣエピタキシャル層７の表層部に対するｎ型不純物の導入によって形成されていてもよい。
　ＳｉＣ半導体装置１は、外側領域９において第１主面３の表層部に形成されたｐ＋型のガード領域３６を含む。ガード領域３６は、平面視においてダイオード領域３５に沿って延びる帯状に形成されている。ガード領域３６は、より具体的には、平面視においてダイオード領域３５を取り囲む無端状に形成されている。ガード領域３６は、四角環状（より具体的には、角部が面取りされた四角環状または円環状）に形成されている。
　これにより、ガード領域３６は、ガードリング領域として形成されている。ダイオード領域３５は、この形態では、ガード領域３６によって画定されている。また、アクティブ領域８は、ガード領域３６によって画定されている。
　ガード領域３６のｐ型不純物は、活性化されていなくてもよい。この場合、ガード領域３６は、非半導体領域として形成される。ガード領域３６のｐ型不純物は、活性化されていてもよい。この場合、ガード領域３６は、ｐ型半導体領域として形成される。
　前述の主面絶縁層１０は、ダイオード領域３５を露出させるダイオード開口３７含む。ダイオード開口３７は、ダイオード領域３５に加えてガード領域３６の内周縁も露出させている。ダイオード開口３７は、平面視において側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されていてもよい。
　前述の第１主面電極層１２は、主面絶縁層１０の上からダイオード開口３７に入り込んでいる。第１主面電極層１２は、ダイオード開口３７内においてダイオード領域３５に電気的に接続されている。第１主面電極層１２は、より具体的には、ダイオード領域３５との間でショットキー接合を形成している。これにより、第１主面電極層１２をアノードとし、ダイオード領域３５をカソードとするショットキーバリアダイオードＤが形成されている。主面絶縁層１０の上には、前述のパッシベーション層１３および樹脂層１６が形成されている。
　図９は、図３に示すＳｉＣ半導体装置１の製造に使用されるＳｉＣ半導体ウエハ４１を示す斜視図である。
　ＳｉＣ半導体ウエハ４１は、ＳｉＣ半導体基板６のベースとなる部材である。ＳｉＣ半導体ウエハ４１は、六方晶からなるＳｉＣ単結晶の一例としての４Ｈ－ＳｉＣ単結晶を含む。ＳｉＣ半導体ウエハ４１は、この形態では、ＳｉＣ半導体基板６のｎ型不純物濃度に対応したｎ型不純物濃度を有している。
　ＳｉＣ半導体ウエハ４１は板状または盤状に形成されている。ＳｉＣ半導体ウエハ４１は、円盤状に形成されていてもよい。ＳｉＣ半導体ウエハ４１は、一方側の第１ウエハ主面４２、他方側の第２ウエハ主面４３、ならびに、第１ウエハ主面４２および第２ウエハ主面４３を接続するウエハ側面４４を有している。
　ＳｉＣ半導体ウエハ４１の厚さＴＷは、ＳｉＣ半導体基板６の厚さＴＳを超えている（ＴＳ＜ＴＷ）。ＳｉＣ半導体ウエハ４１の厚さＴＷは、研削によってＳｉＣ半導体基板６の厚さＴＳに合わせ込まれる。
　厚さＴＷは、１５０μｍを超えて７５０μｍ以下であってもよい。厚さＴＷは、１５０μｍを超えて３００μｍ以下、３００μｍ以上４５０μｍ以下、４５０μｍ以上６００μｍ以下、または、６００μｍ以上７５０μｍ以下であってもよい。ＳｉＣ半導体ウエハ４１の研削時間を鑑みると、厚さＴＷは、１５０μｍを超えて５００μｍ以下であることが好ましい。厚さＴＷは、典型的には、３００μｍ以上４５０μｍ以下である。
　第１ウエハ主面４２および第２ウエハ主面４３は、この形態では、ＳｉＣ単結晶のｃ面に面している。第１ウエハ主面４２は、（０００１）面（シリコン面）に面している。第２ウエハ主面４３は、ＳｉＣ単結晶の（０００－１）面（カーボン面）に面している。
　第１ウエハ主面４２および第２ウエハ主面４３は、ＳｉＣ単結晶のｃ面に対して［１１－２０］方向に１０°以下の角度で傾斜したオフ角θを有している。第１ウエハ主面４２の法線方向Ｚは、ＳｉＣ単結晶のｃ軸（［０００１］方向）に対してオフ角θ分だけ傾斜している。
　オフ角θは、０°以上５．０°以下であってもよい。オフ角θは、０°以上１．０°以下、１．０°以上１．５°以下、１．５°以上２．０°以下、２．０°以上２．５°以下、２．５°以上３．０°以下、３．０°以上３．５°以下、３．５°以上４．０°以下、４．０°以上４．５°以下、または、４．５°以上５．０°以下の角度の範囲に設定されてもよい。オフ角θは、０°を超えていることが好ましい。オフ角θは、４．０°未満であってもよい。
　オフ角θは、３．０°以上４．５°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、３．０°以上３．５°以下、または、３．５°以上４．０°以下の角度の範囲に設定されていることが好ましい。オフ角θは、１．５°以上３．０°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、１．５°以上２．０°以下、または、２．０°以上２．５°以下の角度の範囲に設定されていることが好ましい。
　ＳｉＣ半導体ウエハ４１は、第１ウエハ主面４２およびウエハ側面４４を接続する第１ウエハ角部４５、ならびに、第２ウエハ主面４３およびウエハ側面４４を接続する第２ウエハ角部４６を含む。第１ウエハ角部４５は、第１ウエハ主面４２からウエハ側面４４に向かって下り傾斜した第１面取り部４７を有している。第２ウエハ角部４６は、第２ウエハ主面４３からウエハ側面４４に向かって下り傾斜した第２面取り部４８を有している。
　第１面取り部４７は、凸湾曲状に形成されていてもよい。第２面取り部４８は、凸湾曲状に形成されていてもよい。第１面取り部４７および第２面取り部４８は、ＳｉＣ半導体ウエハ４１のクラックを抑制する。
　ウエハ側面４４には、ＳｉＣ単結晶の結晶方位を示す目印の一例として１つのオリエンテーションフラット４９が形成されている。オリエンテーションフラット４９は、ウエハ側面４４に形成された切欠部である。オリエンテーションフラット４９は、この形態では、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）に沿って直線状に延びている。
　ウエハ側面４４には、結晶方位を示す複数（たとえば２つ）のオリエンテーションフラット４９が形成されていてもよい。複数（たとえば２つ）のオリエンテーションフラット４９は、第１オリエンテーションフラットおよび第２オリエンテーションフラットを含んでいてもよい。
　第１オリエンテーションフラットは、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）に沿って直線状に延びる切欠部であってもよい。第２オリエンテーションフラットは、ＳｉＣ単結晶のｍ軸方向（［１－１００］方向）に沿って直線状に延びる切欠部であってもよい。
　ＳｉＣ半導体装置１にそれぞれ対応した複数の装置形成領域５１が、第１ウエハ主面４２に設定される。複数の装置形成領域５１は、ｍ軸方向（［１－１００］方向）およびａ軸方向（［１１－２０］方向）に間隔を空けて行列状の配列で設定される。
　各装置形成領域５１は、ＳｉＣ単結晶の結晶方位に沿った４つの辺５２Ａ，５２Ｂ，５２Ｃ，５２Ｄを有している。４つの辺５２Ａ～５２Ｄは、ＳｉＣ半導体層２の４つの側面５Ａ～５Ｄにそれぞれ対応している。つまり、４つの辺５２Ａ～５２Ｄは、ｍ軸方向（［１－１００］方向）に沿う２つの辺５２Ａ，５２Ｃ、および、ａ軸方向（［１１－２０］方向）に沿う２つの辺５２Ｂ，５２Ｄを含む。
　第１ウエハ主面４２には、複数の装置形成領域５１をそれぞれ区画するようにｍ軸方向（［１－１００］方向）およびａ軸方向（［１１－２０］方向）に沿って延びる格子状の切断予定ライン５３が設定される。切断予定ライン５３は、複数の第１切断予定ライン５４および複数の第２切断予定ライン５５を含む。
　複数の第１切断予定ライン５４は、ｍ軸方向（［１－１００］方向）に沿ってそれぞれ延びている。複数の第２切断予定ライン５５は、ａ軸方向（［１１－２０］方向）に沿ってそれぞれ延びている。複数の装置形成領域５１に所定の構造が作り込まれた後、切断予定ライン５３に沿ってＳｉＣ半導体ウエハ４１を切断することによって、複数のＳｉＣ半導体装置１が切り出される。
　図１０Ａ～図１０Ｍは、図３に示すＳｉＣ半導体装置１の製造方法の一例を示す断面図である。図１０Ａ～図１０Ｍでは、説明の便宜上、３つの装置形成領域５１を含む領域だけを示し、他の領域についての図示を省略している。
　図１０Ａを参照して、まず、ＳｉＣ半導体ウエハ４１が用意される（図９も併せて参照）。次に、第１ウエハ主面４２にｎ型のＳｉＣエピタキシャル層７が形成される。ＳｉＣエピタキシャル層７の形成工程では、第１ウエハ主面４２からＳｉＣがエピタキシャル成長される。ＳｉＣエピタキシャル層７の厚さＴＥは、１μｍ以上５０μｍ以下であってもよい。これにより、ＳｉＣ半導体ウエハ４１およびＳｉＣエピタキシャル層７を含むＳｉＣ半導体ウエハ構造６１が形成される。
　ＳｉＣ半導体ウエハ構造６１は、第１主面６２および第２主面６３を含む。第１主面６２および第２主面６３は、ＳｉＣ半導体層２の第１主面３および第２主面４にそれぞれ対応している。ＳｉＣ半導体ウエハ構造６１の厚さＴＷＳは、１５０μｍを超えて８００μｍ以下であってもよい。厚さＴＷＳは、１５０μｍを超えて５５０μｍ以下であることが好ましい。
　次に、図１０Ｂを参照して、第１主面６２にｐ＋型のガード領域３６が形成される。ガード領域３６の形成工程は、イオン注入マスク（図示せず）を介して第１主面６２の表層部にｐ型不純物を選択的に導入する工程を含む。ガード領域３６は、より具体的には、ＳｉＣエピタキシャル層７の表層部に形成される。
　ガード領域３６は、ＳｉＣ半導体ウエハ構造６１においてアクティブ領域８および外側領域９を区画する。ガード領域３６によって取り囲まれた領域（アクティブ領域８）には、ｎ型のダイオード領域３５が区画される。ダイオード領域３５は、イオン注入マスク（図示せず）を介して第１主面６２の表層部にｎ型不純物を選択的に導入することによって形成されてもよい。
　次に、図１０Ｃを参照して、第１主面６２の上に主面絶縁層１０が形成される。主面絶縁層１０は、酸化シリコン（ＳｉＯ２）を含む。主面絶縁層１０は、ＣＶＤ（Chemical Vapor Deposition）法または酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。
　次に、図１０Ｄを参照して、所定パターンを有するマスク６４が、主面絶縁層１０の上に形成される。マスク６４は、複数の開口６５を有している。複数の開口６５は、主面絶縁層１０においてダイオード開口３７を形成すべき領域をそれぞれ露出させている。
　次に、主面絶縁層１０の不要な部分が、マスク６４を介するエッチング法によって除去される。これにより、主面絶縁層１０にダイオード開口３７が形成される。ダイオード開口３７の形成後、マスク６４は除去される。
　次に、図１０Ｅを参照して、第１主面電極層１２のベースとなるベース電極層６６が、第１主面６２の上に形成される。ベース電極層６６は、第１主面６２の全域に形成され、主面絶縁層１０を被覆する。第１主面電極層１２は、蒸着法、スパッタ法またはめっき法によって形成されてもよい。
　次に、図１０Ｆを参照して、所定パターンを有するマスク６７が、ベース電極層６６の上に形成される。マスク６７は、ベース電極層６６において第１主面電極層１２を形成すべき領域以外の領域を露出させる開口６８を有している。
　次に、マスク６７を介するエッチング法によって、ベース電極層６６の不要な部分が除去される。これにより、ベース電極層６６が複数の第１主面電極層１２に分割される。第１主面電極層１２の形成後、マスク６７は除去される。
　次に、図１０Ｇを参照して、パッシベーション層１３が、第１主面６２の上に形成される。パッシベーション層１３は、窒化シリコン（ＳｉＮ）を含む。パッシベーション層１３は、ＣＶＤ法によって形成されてもよい。
　次に、図１０Ｈを参照して、樹脂層１６が、パッシベーション層１３の上に塗布される。樹脂層１６は、アクティブ領域８および外側領域９を一括して被覆する。樹脂層１６は、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含んでいてもよい。
　次に、図１０Ｉを参照して、樹脂層１６が選択的に露光された後、現像される。これにより、パッド開口１８が樹脂層１６に形成される。また、切断予定ライン５３（各装置形成領域５１の辺５２Ａ～５２Ｄ）に沿うダイシングストリート６９が樹脂層１６に区画される。
　次に、パッシベーション層１３の不要な部分が除去される。パッシベーション層１３の不要な部分は、樹脂層１６を介するエッチング法によって除去されてもよい。これにより、サブパッド開口１５がパッシベーション層１３に形成される。また、切断予定ライン５３に沿うダイシングストリート６９がパッシベーション層１３に区画される。
　この形態では、樹脂層１６を利用してパッシベーション層１３の不要な部分を除去する工程について説明した。しかし、パッシベーション層１３にサブパッド開口１５を形成した後、樹脂層１６およびパッド開口１８が形成されてもよい。この場合、樹脂層１６の形成工程に先立って、マスクを介するエッチング法によってパッシベーション層１３の不要な部分が除去され、サブパッド開口１５が形成される。この工程によれば、パッシベーション層１３を任意の形状に形成できる。
　次に、図１０Ｊを参照して、第２主面６３（第２ウエハ主面４３）が研削される。これにより、ＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）が薄化される。また、第２主面６３（第２ウエハ主面４３）に研削痕が形成される。ＳｉＣ半導体ウエハ構造６１は、ＳｉＣ半導体層２の厚さＴＬに対応する厚さＴＷＳになるまで研削される。
　ＳｉＣ半導体ウエハ構造６１は、４０μｍ以上２００μｍ以下の厚さＴＷＳになるまで研削されてもよい。つまり、ＳｉＣ半導体ウエハ４１は、ＳｉＣ半導体基板６の厚さＴＳに対応する厚さＴＷになるまで研削される。ＳｉＣ半導体ウエハ４１は、４０μｍ以上１５０μｍ以下の厚さＴＷになるまで研削されてもよい。
　次に、図１０Ｋを参照して、改質ライン２２Ａ～２２Ｄのベースとなる複数の改質ライン７０（改質層）が形成される。改質ライン７０の形成工程では、レーザ光照射装置７１からＳｉＣ半導体ウエハ構造６１に向けてパルス状のレーザ光が照射される。
　レーザ光は、第１主面６２側から主面絶縁層１０を介してＳｉＣ半導体ウエハ構造６１に照射される。レーザ光は、第２主面６３側からＳｉＣ半導体ウエハ構造６１に直接照射されてもよい。
　レーザ光の集光部（焦点）は、ＳｉＣ半導体ウエハ構造６１の厚さ方向途中部に設定される。ＳｉＣ半導体ウエハ構造６１に対するレーザ光の照射位置は、切断予定ライン５３（各装置形成領域５１の４つの辺５２Ａ～５２Ｄ）に沿って移動される。より具体的には、ＳｉＣ半導体ウエハ構造６１に対するレーザ光の照射位置は、第１切断予定ライン５４に沿って移動される。また、ＳｉＣ半導体ウエハ構造６１に対するレーザ光の照射位置は、第２切断予定ライン５５に沿って移動される。
　これにより、ＳｉＣ半導体ウエハ構造６１の厚さ方向途中部に、切断予定ライン５３（各装置形成領域５１の４つの辺５２Ａ～５２Ｄ）に沿って延び、ＳｉＣ単結晶の結晶状態が他の領域とは異なる性質に改質した複数の改質ライン７０が形成される。
　複数の改質ライン７０は、各装置形成領域５１の４つの辺５２Ａ～５２Ｄにそれぞれ形成される。複数の改質ライン７０は、この形態では、各装置形成領域５１の４つの辺５２Ａ～５２Ｄに対して１対１対応の関係で形成される。
　装置形成領域５１の辺５２Ａ，５２Ｃに沿う２つの改質ライン７０は、ａ面改質部２８をそれぞれ含む。装置形成領域５１の辺５２Ｂ，５２Ｄに沿う２つの改質ライン７０は、ｍ面改質部２９をそれぞれ含む。
　複数の改質ライン７０は、ＳｉＣ半導体ウエハ構造６１の厚さ方向途中部に形成されたレーザ加工痕でもある。より具体的には、改質ライン７０のａ面改質部２８およびｍ面改質部２９がレーザ加工痕である。レーザ光の集光部（焦点）、レーザエネルギ、パルスデューティ比、照射速度等は、形成すべき改質ライン７０（改質ライン２２Ａ～２２Ｄ）の位置、大きさ、形状、厚さ等によって任意の値に定められる。
　また、この工程では、境界改質ライン３０Ａ～３０Ｄのベースとなる複数の境界改質ライン７２（境界改質層）が形成される。境界改質ライン７２の形成工程では、レーザ光照射装置７１からＳｉＣ半導体ウエハ構造６１に向けてレーザ光が照射される。レーザ光は、第１主面６２側から照射されることが好ましい。レーザ光は、第２主面６３側から照射されてもよい。
　レーザ光の集光部（焦点）は、ＳｉＣ半導体ウエハ構造６１および主面絶縁層１０の間の境界領域に設定される。ＳｉＣ半導体ウエハ構造６１に対するレーザ光の照射位置は、切断予定ライン５３（各装置形成領域５１の４つの辺５２Ａ～５２Ｄ）に沿って移動される。より具体的には、ＳｉＣ半導体ウエハ構造６１に対するレーザ光の照射位置は、第１切断予定ライン５４に沿って移動される。また、ＳｉＣ半導体ウエハ構造６１に対するレーザ光の照射位置は、第２切断予定ライン５５に沿って移動される。
　これにより、ＳｉＣ半導体ウエハ構造６１および主面絶縁層１０の間の境界領域に、切断予定ライン５３（各装置形成領域５１の４つの辺５２Ａ～５２Ｄ）に沿って延びる複数の境界改質ライン７２が形成される。境界改質ライン７２は、ＳｉＣ単結晶とは異なる性質に改質した第１領域３１および主面絶縁層１０の絶縁材料とは異なる性質に改質した第２領域３２を含む。
　複数の境界改質ライン７２は、各装置形成領域５１の４つの辺５２Ａ～５２Ｄにそれぞれ形成される。複数の境界改質ライン７２は、各装置形成領域５１の４つの辺５２Ａ～５２Ｄに対して１対１対応の関係で形成される。装置形成領域５１の辺５２Ａ，５２Ｃに沿う２つの境界改質ライン７２は、ａ面境界改質部３３をそれぞれ含む。装置形成領域５１の辺５２Ｂ，５２Ｄに沿う２つの境界改質ライン７２は、ｍ面境界改質部３４をそれぞれ含む。
　複数の境界改質ライン７２は、ＳｉＣ半導体ウエハ構造６１および主面絶縁層１０の間の境界領域に形成されたレーザ加工痕でもある。より具体的には、境界改質ライン７２のａ面境界改質部３３およびｍ面境界改質部３４がレーザ加工痕である。レーザ光の集光部（焦点）、レーザエネルギ、パルスデューティ比、照射速度等は、形成すべき境界改質ライン７２（境界改質ライン３０Ａ～３０Ｄ）の位置、大きさ、形状、厚さ等によって任意の値に定められる。
　ＳｉＣ半導体ウエハ構造６１および主面絶縁層１０の間の境界領域は、主面絶縁層１０の絶縁材料が溶融する温度まで加熱されてもよい。ＳｉＣ半導体ウエハ構造６１および主面絶縁層１０の間の境界領域は、ＳｉＣ単結晶が溶融する温度まで加熱されてもよい。この場合、主面絶縁層１０の絶縁材料も同時に溶融する。
　次に、図１０Ｌを参照して、第２主面６３に第２主面電極層１９が形成される。第２主面電極層１９は、蒸着法、スパッタ法またはめっき法によって形成されてもよい。第２主面電極層１９の形成工程に先立って、第２主面６３（研削面）に対してアニール処理を実施してもよい。アニール処理は、レーザ光を用いたレーザアニール処理法によって実施されてもよい。
　レーザアニール処理法によれば、第２主面６３の表層部のＳｉＣ単結晶が改質されてＳｉアモルファス層が形成される。この場合、ＳｉＣ半導体層２の第２主面４の表層部にＳｉアモルファス層を有するＳｉＣ半導体装置１が製造される。第２主面４では、研削痕およびＳｉアモルファス層が併存する。レーザアニール処理法によれば、第２主面４に対する第２主面電極層１９のオーミック性を高めることができる。
　次に、図１０Ｍを参照して、ＳｉＣ半導体ウエハ構造６１から複数のＳｉＣ半導体装置１が切り出される。この工程では、テープ状の支持部材７３が、第２主面６３側に貼着される。次に、第２主面６３側から支持部材７３を介して切断予定ライン５３に外力が加えられる。切断予定ライン５３に対する外力は、ブレード等の押圧部材によって加えられてもよい。
　支持部材７３は、第１主面６２側に貼着されてもよい。この場合、第１主面６２側から支持部材７３を介して切断予定ライン５３に外力が加えられてもよい。外力は、ブレード等の押圧部材によって加えられてもよい。
　伸縮性の支持部材７３が、第１主面６２側または第２主面６３側に貼着されてもよい。この場合、ＳｉＣ半導体ウエハ構造６１は、伸縮性の支持部材７３をｍ軸方向およびａ軸方向に引き伸ばすことによって劈開されてもよい。
　支持部材７３を用いてＳｉＣ半導体ウエハ構造６１を劈開する場合は、障害物の少ない第２主面６３側に支持部材７３が貼着されることが好ましい。このようにして、ＳｉＣ半導体ウエハ構造６１が改質ライン７０および境界改質ライン７２を起点に切断予定ライン５３に沿って劈開され、複数のＳｉＣ半導体装置１が１枚のＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）から切り出される。
　改質ライン７０のうち各装置形成領域５１の辺５２Ａに沿う部分は、改質ライン２２Ａとなる。改質ライン７０のうち各装置形成領域５１の辺５２Ｂに沿う部分は、改質ライン２２Ｂとなる。改質ライン７０のうち各装置形成領域５１の辺５２Ｃに沿う部分は、改質ライン２２Ｃとなる。改質ライン７０のうち各装置形成領域５１の辺５２Ｄに沿う部分は、改質ライン２２Ｄとなる。
　境界改質ライン７２のうち各装置形成領域５１の辺５２Ａに沿う部分は、境界改質ライン３０Ａとなる。境界改質ライン７２のうち各装置形成領域５１の辺５２Ｂに沿う部分は、境界改質ライン３０Ｂとなる。境界改質ライン７２のうち各装置形成領域５１の辺５２Ｃに沿う部分は、境界改質ライン３０Ｃとなる。境界改質ライン７２のうち各装置形成領域５１の辺５２Ｄに沿う部分は、境界改質ライン３０Ｄとなる。以上を含む工程を経てＳｉＣ半導体装置１が製造される。
　この形態では、ＳｉＣ半導体ウエハ構造６１の研削工程（図１０Ｊ）が、改質ライン７０および境界改質ライン７２の形成工程（図１０Ｋ）に先立って実施された。しかし、ＳｉＣ半導体ウエハ構造６１の研削工程（図１０Ｊ）は、ＳｉＣ半導体ウエハ４１の用意工程（図１０Ａ）の後、第２主面電極層１９の形成工程（図１０Ｌ）の前の任意のタイミングで実施され得る。
　たとえば、ＳｉＣ半導体ウエハ構造６１の研削工程（図１０Ｊ）は、ＳｉＣエピタキシャル層７の形成工程（図１０Ａ）に先立って実施されてもよい。また、ＳｉＣ半導体ウエハ構造６１の研削工程（図１０Ｊ）は、改質ライン７０および境界改質ライン７２の形成工程（図１０Ｋ）の後に実施されてもよい。
　また、ＳｉＣ半導体ウエハ構造６１の研削工程（図１０Ｊ）は、ＳｉＣ半導体ウエハ４１の用意工程（図１０Ａ）の後、改質ライン７０および境界改質ライン７２の形成工程（図１０Ｋ）の前の任意のタイミングで複数回に分けて実施されてもよい。また、ＳｉＣ半導体ウエハ構造６１の研削工程（図１０Ｊ）は、ＳｉＣ半導体ウエハ４１の用意工程（図１０Ａ）の後、第２主面電極層１９の形成工程（図１０Ｌ）の前の任意のタイミングで複数回に分けて実施されてもよい。
　図１１は、図３に示すＳｉＣ半導体装置１が組み込まれた半導体パッケージ７４を、封止樹脂７９を透過して示す斜視図である。
　図１１を参照して、半導体パッケージ７４は、この形態では、所謂ＴＯ－２２０タイプである。半導体パッケージ７４は、ＳｉＣ半導体装置１、パッド部７５、ヒートシンク７６、複数（この形態では２本）の端子７７、複数（この形態では２本）の導線７８および封止樹脂７９を含む。パッド部７５、ヒートシンク７６および複数の端子７７は、接続対象物の一例としてのリードフレームを形成している。
　パッド部７５は、金属板を含む。パッド部７５は、鉄、金、銀、銅、アルミニウム等を含んでいてもよい。パッド部７５は、平面視において四角形状に形成されている。パッド部７５は、ＳｉＣ半導体装置１の平面積以上の平面積を有している。ＳｉＣ半導体装置１は、パッド部７５の上に配置されている。
　ＳｉＣ半導体装置１の第２主面電極層１９は、導電接合材８０を介してパッド部７５に電気的に接続されている。導電接合材８０は、第２主面電極層１９およびパッド部７５の間の領域に介在されている。
　導電接合材８０は、金属製ペーストまたは半田であってもよい。金属製ペーストは、Ａｕ（金）、Ａｇ（銀）またはＣｕ（銅）を含む導電性ペーストであってもよい。導電接合材８０は、半田からなることが好ましい。半田は、鉛フリー型の半田であってもよい。半田は、ＳｎＡｇＣｕ、ＳｎＺｎＢｉ、ＳｎＣｕ、ＳｎＣｕＮｉおよびＳｎＳｂＮｉのうちの少なくとも１つを含んでいてもよい。
　ヒートシンク７６は、パッド部７５の一辺に接続されている。この形態では、パッド部７５およびヒートシンク７６が、一枚の金属板によって形成されている。ヒートシンク７６には、貫通孔７６ａが形成されている。貫通孔７６ａは、円形状に形成されている。
　複数の端子７７は、パッド部７５に対してヒートシンク７６とは反対側の辺に沿って配列されている。複数の端子７７は、金属板をそれぞれ含む。端子７７は、鉄、金、銀、銅、アルミニウム等を含んでいてもよい。
　複数の端子７７は、第１端子７７Ａおよび第２端子７７Ｂを含む。第１端子７７Ａおよび第２端子７７Ｂは、パッド部７５においてヒートシンク７６とは反対側の辺に沿って間隔を空けて配列されている。第１端子７７Ａおよび第２端子７７Ｂは、それらの配列方向に直交する方向に沿って帯状に延びている。
　複数の導線７８は、ボンディングワイヤ等であってもよい。複数の導線７８は、導線７８Ａおよび導線７８Ｂを含む。導線７８Ａは、第１端子７７ＡおよびＳｉＣ半導体装置１の第１主面電極層１２に電気的に接続されている。これにより、第１端子７７Ａは、導線７８Ａを介してＳｉＣ半導体装置１の第１主面電極層１２に電気的に接続されている。
　導線７８Ｂは、第２端子７７Ｂおよびパッド部７５に電気的に接続されている。これにより、第２端子７７Ｂは、導線７８Ｂを介してＳｉＣ半導体装置１の第２主面電極層１９に電気的に接続されている。第２端子７７Ｂは、パッド部７５と一体的に形成されていてもよい。
　封止樹脂７９は、ヒートシンク７６および複数の端子７７の一部を露出させるように、ＳｉＣ半導体装置１、パッド部７５および複数の導線７８を封止している。封止樹脂７９は、直方体形状に形成されている。
　半導体パッケージ７４の形態は、ＴＯ－２２０に制限されない。半導体パッケージ７４としては、ＳＯＰ（Small Outline Package）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、もしくは、ＳＯＪ（Small Outline J-leaded Package）、または、これらに類する種々の形態が適用されてもよい。
　以上、ＳｉＣ半導体装置１は、ＳｉＣ半導体層２の側面５Ａ～５Ｄおよび主面絶縁層１０の絶縁側面１１Ａ～１１Ｄに跨って形成された境界改質ライン３０Ａ～３０Ｄを含む。境界改質ライン３０Ａ～３０Ｄは、ＳｉＣ単結晶とは異なる性質に改質された第１領域３１、および、主面絶縁層１０の絶縁材料とは異なる性質に改質された第２領域３２を含む。
　ＳｉＣ半導体装置１の製造方法では、ＳｉＣ半導体ウエハ構造６１が、ＳｉＣ半導体ウエハ構造６１および主面絶縁層１０に跨って形成された境界改質ライン３０Ａ～３０Ｄを劈開起点（切断起点）として劈開される。したがって、ＳｉＣ半導体ウエハ構造６１の劈開時（切断時）の衝撃に起因する主面絶縁層１０の密着力の低下や主面絶縁層１０の剥離を抑制できる。その結果、主面絶縁層１０の剥離を抑制できるＳｉＣ半導体装置１を提供できる。
　ＳｉＣ半導体装置１は、側面５Ａ～５Ｄおよび絶縁側面１１Ａ～１１Ｄを固着させる固着層を含むことが好ましい。固着層によれば、主面絶縁層１０の剥離を適切に抑制できる。固着層は、側面５Ａ～５Ｄおよび絶縁側面１１Ａ～１１Ｄに溶接された溶接層を含んでいてもよい。固着層は、主面絶縁層１０から溶融した絶縁材料が側面５Ａ～５Ｄに溶接された絶縁溶接部を含んでいてもよい。固着層は、ＳｉＣ半導体層２から溶融したＳｉＣ単結晶が絶縁側面１１Ａ～１１Ｄに溶接されたＳｉＣ溶接部を含んでいてもよい。固着層は、絶縁溶接部およびＳｉＣ溶接部の双方を含んでいてもよい。
　固着層は、境界改質ライン３０Ａ～３０Ｄの第１領域３１および第２領域３２によって形成されていてもよい。固着層は、ａ面境界改質部３３およびｍ面境界改質部３４によって形成されていてもよい。固着層は、境界改質ライン３０Ａ～３０Ｄの一部または全部を含んでいてもよい。
　また、ＳｉＣ半導体装置１によれば、ＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）の薄化工程を実施しているから、１層の改質ライン７０（改質ライン２２Ａ～２２Ｄ）によってＳｉＣ半導体ウエハ構造６１を適切に劈開できる。換言すれば、薄化されたＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）によれば、複数の改質ライン７０（改質ライン２２Ａ～２２Ｄ）を法線方向Ｚに間隔を空けて形成せずに、ＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）を適切に劈開できる。
　この場合、ＳｉＣ半導体層２の第２主面４は、研削面からなる。ＳｉＣ半導体装置１は、４０μｍ以上２００μｍ以下の厚さＴＬを有するＳｉＣ半導体層２を含むことが好ましい。このような厚さＴＬを有するＳｉＣ半導体層２は、ＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）から適切に切り出されることができる。
　ＳｉＣ半導体層２においてＳｉＣ半導体基板６の厚さＴＳは、４０μｍ以上１５０μｍ以下であってもよい。ＳｉＣ半導体層２においてＳｉＣエピタキシャル層７の厚さＴＥは、１μｍ以上５０μｍ以下であってもよい。ＳｉＣ半導体層２の薄化は、抵抗値を低減する上でも有効である。
　また、ＳｉＣ半導体装置１によれば、第１主面３の上に形成された主面絶縁層１０および第１主面電極層１２を含む。主面絶縁層１０は、側面５Ａ～５Ｄに連なる絶縁側面１１Ａ～１１Ｄを有している。
　主面絶縁層１０は、改質ライン２２Ａ～２２Ｄが形成された構造において、側面５Ａ～５Ｄおよび第１主面電極層１２の間の絶縁性を高める。これにより、改質ライン２２Ａ～２２Ｄおよび境界改質ライン３０Ａ～３０Ｄが形成された構造において、ＳｉＣ半導体層２の電気的特性の安定性を高めることができる。
　図１２Ａは、図３に示すＳｉＣ半導体装置１を示す斜視図であって、改質ライン２２Ａ～２２Ｄの第２形態例を示す斜視図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　第１形態例に係る改質ライン２２Ａ～２２Ｄは、側面５Ａ～５Ｄを接続する角部で連なっている。これに対して、第２形態例に係る改質ライン２２Ａ～２２Ｄは、側面５Ａ～５Ｄを接続する角部において互いに間隔を空けて形成されている。
　改質ライン２２Ａおよび改質ライン２２Ｂは、側面５Ａおよび側面５Ｂを接続する角部において法線方向Ｚに互いに間隔を空けて形成されている。改質ライン２２Ｂおよび改質ライン２２Ｃは、側面５Ｂおよび側面５Ｃを接続する角部において法線方向Ｚに互いに間隔を空けて形成されている。
　改質ライン２２Ｃおよび改質ライン２２Ｄは、側面５Ｃおよび側面５Ｄを接続する角部において法線方向Ｚに互いに間隔を空けて形成されている。改質ライン２２Ｄおよび改質ライン２２Ａは、側面５Ｄおよび側面５Ａを接続する角部において法線方向Ｚに互いに間隔を空けて形成されている。
　むろん、改質ライン２２Ａ～２２Ｄのうちの少なくとも１つが、側面５Ａ～５Ｄのいずれかを接続する角部において他の改質ライン２２Ａ～２２Ｄから間隔を空けて形成されていてもよい。改質ライン２２Ａ～２２Ｄのうちの２つまたは３つが、側面５Ａ～５Ｄのいずれかを接続する角部で互いに連なっていてもよい。
　第２形態例に係る改質ライン２２Ａ～２２Ｄは、改質ライン７０の形成工程において、レーザ光の集光部（焦点）等を調節することによって形成される（図１０Ｋも併せて参照）。第２形態例に係る改質ライン２２Ａ～２２Ｄが形成される場合であっても、第１形態例に係る改質ライン２２Ａ～２２Ｄが形成された場合と同様の効果を奏することができる。
　図１２Ｂは、図３に示すＳｉＣ半導体装置１を示す斜視図であって、改質ライン２２Ａ～２２Ｄの第３形態例を示す斜視図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　第１形態例に係る改質ライン２２Ａ～２２Ｄは、第１主面３の接線方向に沿って直線状に延びる帯状に形成されている。これに対して、第３形態例に係る改質ライン２２Ａ～２２Ｄは、第１主面３から第２主面４に向けて下り傾斜した傾斜状に延びる帯状に形成されている。第３形態例に係る改質ライン２２Ａ～２２Ｄは、より具体的には、第１端部領域８１、第２端部領域８２および傾斜領域８３をそれぞれ含む。
　第１端部領域８１は、ＳｉＣ半導体層２の角部近傍において第１主面３側に位置している。第２端部領域８２は、ＳｉＣ半導体層２の角部近傍において第１端部領域８１に対して第２主面４側に位置している。傾斜領域８３は、第１端部領域８１および第２端部領域８２の間の領域を第１主面３から第２主面４に向けて下り傾斜している。
　改質ライン２２Ａの第１端部領域８１および改質ライン２２Ｂの第１端部領域８１は、側面５Ａおよび側面５Ｂを接続する角部に位置していてもよい。改質ライン２２Ａの第２端部領域８２および改質ライン２２Ｂの第２端部領域８２は、側面５Ａおよび側面５Ｂを接続する角部に位置していてもよい。
　改質ライン２２Ａの第１端部領域８１および改質ライン２２Ｂの第２端部領域８２は、側面５Ａおよび側面５Ｂを接続する角部に位置していてもよい。改質ライン２２Ａの第２端部領域８２および改質ライン２２Ｂの第１端部領域８１は、側面５Ａおよび側面５Ｂを接続する角部に位置していてもよい。改質ライン２２Ａおよび改質ライン２２Ｂは、側面５Ａおよび側面５Ｂを接続する角部で互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
　改質ライン２２Ｂの第１端部領域８１および改質ライン２２Ｃの第１端部領域８１は、側面５Ｂおよび側面５Ｃを接続する角部に位置していてもよい。改質ライン２２Ｂの第２端部領域８２および改質ライン２２Ｃの第２端部領域８２は、側面５Ｂおよび側面５Ｃを接続する角部に位置していてもよい。
　改質ライン２２Ｂの第１端部領域８１および改質ライン２２Ｃの第２端部領域８２は、側面５Ｂおよび側面５Ｃを接続する角部に位置していてもよい。改質ライン２２Ｂの第２端部領域８２および改質ライン２２Ｃの第１端部領域８１は、側面５Ｂおよび側面５Ｃを接続する角部に位置していてもよい。改質ライン２２Ｂおよび改質ライン２２Ｃは、側面５Ｂおよび側面５Ｃを接続する角部で互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
　改質ライン２２Ｃの第１端部領域８１および改質ライン２２Ｄの第１端部領域８１は、側面５Ｃおよび側面５Ｄを接続する角部に位置していてもよい。改質ライン２２Ｃの第２端部領域８２および改質ライン２２Ｄの第２端部領域８２は、側面５Ｃおよび側面５Ｄを接続する角部に位置していてもよい。
　改質ライン２２Ｃの第１端部領域８１および改質ライン２２Ｄの第２端部領域８２は、側面５Ｃおよび側面５Ｄを接続する角部に位置していてもよい。改質ライン２２Ｃの第２端部領域８２および改質ライン２２Ｄの第１端部領域８１は、側面５Ｃおよび側面５Ｄを接続する角部に位置していてもよい。改質ライン２２Ｃおよび改質ライン２２Ｄは、側面５Ｃおよび側面５Ｄを接続する角部で互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
　改質ライン２２Ｄの第１端部領域８１および改質ライン２２Ａの第１端部領域８１は、側面５Ｄおよび側面５Ａを接続する角部に位置していてもよい。改質ライン２２Ｄの第２端部領域８２および改質ライン２２Ａの第２端部領域８２は、側面５Ｄおよび側面５Ａを接続する角部に位置していてもよい。
　改質ライン２２Ｄの第１端部領域８１および改質ライン２２Ａの第２端部領域８２は、側面５Ｄおよび側面５Ａを接続する角部に位置していてもよい。改質ライン２２Ｄの第２端部領域８２および改質ライン２２Ａの第１端部領域８１は、側面５Ｄおよび側面５Ａを接続する角部に位置していてもよい。改質ライン２２Ｄおよび改質ライン２２Ａは、側面５Ｄおよび側面５Ａを接続する角部で互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
　第３形態例に係る改質ライン２２Ａ～２２Ｄは、改質ライン７０の形成工程において、レーザ光の集光部（焦点）等を調節することによって形成される（図１０Ｋも併せて参照）。第３形態例に係る改質ライン２２Ａ～２２Ｄが形成される場合であっても、第１形態例に係る改質ライン２２Ａ～２２Ｄが形成された場合と同様の効果を奏することができる。
　特に第３形態例に係る改質ライン２２Ａ～２２Ｄによれば、ＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）の厚さ方向の異なる領域において劈開起点を形成できる。これにより、１層からなる改質ライン２２Ａ～２２Ｄを形成する場合であっても、ＳｉＣ半導体ウエハ構造６１を適切に劈開できる。
　図１２Ｃは、図３に示すＳｉＣ半導体装置１を示す斜視図であって、改質ライン２２Ａ～２２Ｄの第４形態例を示す斜視図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　第１形態例に係る改質ライン２２Ａ～２２Ｄは、第１主面３の接線方向に沿って直線状に延びる帯状に形成されている。これに対して、第４形態例に係る改質ライン２２Ａ～２２Ｄは、第１主面３から第２主面４に向けて曲線状（湾曲状）に下り傾斜するように延びる帯状に形成されている。第４形態例に係る改質ライン２２Ａ～２２Ｄは、より具体的には、第１端部領域８４、第２端部領域８５および湾曲領域８６をそれぞれ含む。
　第１端部領域８４は、ＳｉＣ半導体層２の角部近傍において第１主面３側に位置している。第２端部領域８５は、ＳｉＣ半導体層２の角部近傍において第１端部領域８４に対して第２主面４側に位置している。湾曲領域８６は、第１主面３から第２主面４に向けて凹湾曲状に下り傾斜し、第１端部領域８４および第２端部領域８５を接続している。湾曲領域８６は、第１主面３から第２主面４に向けて凸湾曲状に下り傾斜していてもよい。
　改質ライン２２Ａの第１端部領域８４および改質ライン２２Ｂの第１端部領域８４は、側面５Ａおよび側面５Ｂを接続する角部に位置していてもよい。改質ライン２２Ａの第２端部領域８５および改質ライン２２Ｂの第２端部領域８５は、側面５Ａおよび側面５Ｂを接続する角部に位置していてもよい。
　改質ライン２２Ａの第１端部領域８４および改質ライン２２Ｂの第２端部領域８５は、側面５Ａおよび側面５Ｂを接続する角部に位置していてもよい。改質ライン２２Ａの第２端部領域８５および改質ライン２２Ｂの第１端部領域８４は、側面５Ａおよび側面５Ｂを接続する角部に位置していてもよい。改質ライン２２Ａおよび改質ライン２２Ｂは、側面５Ａおよび側面５Ｂを接続する角部で互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
　改質ライン２２Ｂの第１端部領域８４および改質ライン２２Ｃの第１端部領域８４は、側面５Ｂおよび側面５Ｃを接続する角部に位置していてもよい。改質ライン２２Ｂの第２端部領域８５および改質ライン２２Ｃの第２端部領域８５は、側面５Ｂおよび側面５Ｃを接続する角部に位置していてもよい。
　改質ライン２２Ｂの第１端部領域８４および改質ライン２２Ｃの第２端部領域８５は、側面５Ｂおよび側面５Ｃを接続する角部に位置していてもよい。改質ライン２２Ｂの第２端部領域８５および改質ライン２２Ｃの第１端部領域８４は、側面５Ｂおよび側面５Ｃを接続する角部に位置していてもよい。改質ライン２２Ｂおよび改質ライン２２Ｃは、側面５Ｂおよび側面５Ｃを接続する角部で互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
　改質ライン２２Ｃの第１端部領域８４および改質ライン２２Ｄの第１端部領域８４は、側面５Ｃおよび側面５Ｄを接続する角部に位置していてもよい。改質ライン２２Ｃの第２端部領域８５および改質ライン２２Ｄの第２端部領域８５は、側面５Ｃおよび側面５Ｄを接続する角部に位置していてもよい。
　改質ライン２２Ｃの第１端部領域８４および改質ライン２２Ｄの第２端部領域８５は、側面５Ｃおよび側面５Ｄを接続する角部に位置していてもよい。改質ライン２２Ｃの第２端部領域８５および改質ライン２２Ｄの第１端部領域８４は、側面５Ｃおよび側面５Ｄを接続する角部に位置していてもよい。改質ライン２２Ｃおよび改質ライン２２Ｄは、側面５Ｃおよび側面５Ｄを接続する角部で互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
　改質ライン２２Ｄの第１端部領域８４および改質ライン２２Ａの第１端部領域８４は、側面５Ｄおよび側面５Ａを接続する角部に位置していてもよい。改質ライン２２Ｄの第２端部領域８５および改質ライン２２Ａの第２端部領域８５は、側面５Ｄおよび側面５Ａを接続する角部に位置していてもよい。
　改質ライン２２Ｄの第１端部領域８４および改質ライン２２Ａの第２端部領域８５は、側面５Ｄおよび側面５Ａを接続する角部に位置していてもよい。改質ライン２２Ｄの第２端部領域８５および改質ライン２２Ａの第１端部領域８４は、側面５Ｄおよび側面５Ａを接続する角部に位置していてもよい。改質ライン２２Ｄおよび改質ライン２２Ａは、側面５Ｄおよび側面５Ａを接続する角部で互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
　第４形態例に係る改質ライン２２Ａ～２２Ｄは、改質ライン７０の形成工程において、レーザ光の集光部（焦点）等を調節することによって形成される（図１０Ｋも併せて参照）。第４形態例に係る改質ライン２２Ａ～２２Ｄが形成される場合であっても、第１形態例に係る改質ライン２２Ａ～２２Ｄが形成された場合と同様の効果を奏することができる。
　特に第４形態例に係る改質ライン２２Ａ～２２Ｄによれば、ＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）の厚さ方向の異なる領域において劈開起点を形成できる。これにより、１層からなる改質ライン２２Ａ～２２Ｄを形成する場合であっても、ＳｉＣ半導体ウエハ構造６１を適切に劈開できる。
　図１２Ｄは、図３に示すＳｉＣ半導体装置１を示す斜視図であって、改質ライン２２Ａ～２２Ｄの第５形態例を示す斜視図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　第１形態例に係る改質ライン２２Ａ～２２Ｄは、第１主面３の接線方向に沿って直線状に延びる帯状に形成されている。これに対して、第５形態例に係る改質ライン２２Ａ～２２Ｄは、第１主面３および第２主面４に向けて蛇行した曲線状（湾曲状）に延びる帯状に形成されている。第５形態例に係る改質ライン２２Ａ～２２Ｄは、より具体的には、複数の第１領域８７、複数の第２領域８８および複数の接続領域８９をそれぞれ含む。
　複数の第１領域８７は、第１主面３側の領域に位置している。複数の第２領域８８は、複数の第１領域８７に対して第２主面４側の領域に位置している。複数の湾曲領域８６は、対応する第１領域８７および第２領域８８をそれぞれ接続している。
　改質ライン２２Ａおよび改質ライン２２Ｂは、側面５Ａおよび側面５Ｂを接続する角部で互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。改質ライン２２Ｂおよび改質ライン２２Ｃは、側面５Ｂおよび側面５Ｃを接続する角部で互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
　改質ライン２２Ｃおよび改質ライン２２Ｄは、側面５Ｃおよび側面５Ｄを接続する角部で互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。改質ライン２２Ｄおよび改質ライン２２Ａは、側面５Ｄおよび側面５Ａを接続する角部で互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
　改質ライン２２Ａ～２２Ｄの蛇行周期は、任意である。改質ライン２２Ａ～２２Ｄは、第１主面３から第２主面４に向けて凹湾曲状に延びる１つの帯状にそれぞれ形成されていてもよい。この場合、改質ライン２２Ａ～２２Ｄは、２つの第１領域８７、１つの第２領域８８および２つの接続領域８９をそれぞれ含んでいてもよい。
　また、改質ライン２２Ａ～２２Ｄは、第２主面４から第１主面３に向けて凸湾曲状に延びる１つの帯状にそれぞれ形成されていてもよい。この場合、改質ライン２２Ａ～２２Ｄは、１つの第１領域８７、２つの第２領域８８および２つの接続領域８９をそれぞれ含んでいてもよい。
　第５形態例に係る改質ライン２２Ａ～２２Ｄは、改質ライン７０の形成工程において、レーザ光の集光部（焦点）等を調節することによって形成される（図１０Ｋも併せて参照）。第５形態例に係る改質ライン２２Ａ～２２Ｄが形成される場合であっても、第１形態例に係る改質ライン２２Ａ～２２Ｄが形成された場合と同様の効果を奏することができる。
　特に第５形態例に係る改質ライン２２Ａ～２２Ｄによれば、ＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）の厚さ方向の異なる領域において劈開起点を形成できる。これにより、１層からなる改質ライン２２Ａ～２２Ｄを形成する場合であっても、ＳｉＣ半導体ウエハ構造６１を適切に劈開できる。
　図１２Ｅは、図３に示すＳｉＣ半導体装置１を示す斜視図であって、改質ライン２２Ａ～２２Ｄの第６形態例を示す斜視図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　第１形態例に係る改質ライン２２Ａ～２２Ｄは、側面５Ａ～５Ｄに等しい形状で形成されている。これに対して、第６形態例に係る改質ライン２２Ａ～２２Ｄは、側面５Ａ～５Ｄにおいて異なる専有割合ＲＡ，ＲＢ，ＲＣ，ＲＤで形成されている。専有割合ＲＡ～ＲＤは、改質ライン２２Ａ～２２Ｄが側面５Ａ～５Ｄに占める割合である。
　この形態では、側面５Ａ，５Ｃに２層の改質ライン２２Ａ，２２Ｃがそれぞれ形成され、側面５Ｂ，５Ｄに１層の改質ライン２２Ｂ，２２Ｄがそれぞれ形成された例を示している。改質ライン２２Ａ～２２Ｄは、側面５Ａ～５ＤにおいてＳｉＣ半導体層２の厚さ方向途中部に１対１対応の関係で１つずつ形成されていてもよい。
　専有割合ＲＡ～ＲＤは、より具体的には、ＳｉＣ単結晶の結晶面に応じて異なっている。ＳｉＣ単結晶のｍ面に形成された改質ライン２２Ｂ，２２Ｄの専有割合ＲＢ，ＲＤは、ＳｉＣ単結晶のａ面に形成された改質ライン２２Ａ，２２Ｃの専有割合ＲＡ，ＲＣ以下（ＲＢ，ＲＤ≦ＲＡ，ＲＣ）である。専有割合ＲＢ，ＲＤは、より具体的には、専有割合ＲＡ，ＲＣ未満（ＲＢ，ＲＤ＜ＲＡ，ＲＣ）である。
　改質ライン２２Ａ，２２Ｃの専有割合ＲＡ，ＲＣは、互いに等しくてもよいし、互いに異なっていてもよい。改質ライン２２Ｂ，２２Ｄの専有割合ＲＢ，ＲＤは、互いに等しくてもよいし、互いに異なっていてもよい。
　側面５Ｂ，５Ｄに対する改質ライン２２Ｂ，２２Ｄの表面積は、この形態では、側面５Ａ，５Ｃに対する改質ライン２２Ａ，２２Ｃの表面積未満である。改質ライン２２Ｂ，２２Ｄの厚さＴＲは、この形態では、改質ライン２２Ａ，２２Ｃの厚さＴＲ未満である。
　第６形態例に係る改質ライン２２Ａ～２２Ｄは、改質ライン７０の形成工程において、レーザ光の集光部（焦点）等を調節することによって形成される（図１０Ｋも併せて参照）。第６形態例に係る改質ライン２２Ａ～２２Ｄが形成される場合であっても、第１形態例に係る改質ライン２２Ａ～２２Ｄが形成された場合と同様の効果を奏することができる。
　特に、第６形態例に係る改質ライン２２Ａ～２２Ｄは、側面５Ａ～５Ｄにおいて異なる専有割合ＲＡ～ＲＤでそれぞれ形成されている。改質ライン２２Ａ～２２Ｄは、より具体的には、ＳｉＣ単結晶の結晶面に応じて異なる専有割合ＲＡ～ＲＤを有している。ＳｉＣ単結晶のｍ面に形成された改質ライン２２Ｂ，２２Ｄの専有割合ＲＢ，ＲＤは、ＳｉＣ単結晶のａ面に形成された改質ライン２２Ａ，２２Ｃの専有割合ＲＡ，ＲＣ以下（ＲＢ，ＲＤ≦ＲＡ，ＲＣ）である。
　ＳｉＣ単結晶は、ｃ面（シリコン面）をｃ軸から見た平面視において最近接原子方向（図１および図２も併せて参照）に沿って割れ易く、最近接原子方向の交差方向に沿って割れ難いという物性を有している。最近接原子方向は、ａ軸方向およびその等価方向である。最近接原子方向に沿う結晶面は、ｍ面およびその等価面である。最近接原子方向の交差方向は、ｍ軸方向およびその等価方向である。最近接原子方向の交差方向に沿う結晶面は、ａ面およびその等価面である。
　したがって、改質ライン７０の形成工程では、ＳｉＣ単結晶の最近接原子方向に沿う結晶面に対しては、比較的割れ易い性質を有しているから、比較的大きい専有割合を有する改質ライン７０を形成しなくてもＳｉＣ単結晶を適切に切断（劈開）できる（図１０Ｌも併せて参照）。
　つまり、改質ライン７０の形成工程において、ａ軸方向に延びる第２切断予定ライン５５に沿う改質ライン７０の専有割合を、ｍ軸方向に延びる第１切断予定ライン５４に沿う改質ライン７０の専有割合よりも小さくできる。
　その一方で、ＳｉＣ単結晶の最近接原子方向の交差方向に沿う結晶面には、比較的大きい専有割合を有する改質ライン７０が形成されている。これにより、ＳｉＣ半導体ウエハ構造６１の不適切な切断（劈開）を抑制できるから、ＳｉＣ単結晶の物性に起因したクラックの発生を適切に抑制できる。
　このように、第６形態例に係る改質ライン２２Ａ～２２Ｄによれば、ＳｉＣ単結晶の物性を利用して側面５Ａ～５Ｄに対する専有割合ＲＡ～ＲＤを調整し、低減させることができる。よって、改質ライン７０の形成工程の時短を図ることができる。
　専有割合ＲＡ～ＲＤは、側面５Ａ～５Ｄに対する改質ライン２２Ａ～２２Ｄの表面積によって調整されてもよい。専有割合ＲＡ～ＲＤは、改質ライン２２Ａ～２２Ｄの厚さＴＲによって調整されてもよい。専有割合ＲＡ～ＲＤは、改質ライン２２Ａ～２２Ｄの個数によって調整されてもよい。
　図１２Ｆは、図３に示すＳｉＣ半導体装置１を示す斜視図であって、改質ライン２２Ａ～２２Ｄの第７形態例を示す斜視図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　第１形態例に係る改質ライン２２Ａ～２２Ｄは、第１主面３および第２主面４から間隔を空けて側面５Ａ～５Ｄに形成されている。これに対して、第７形態例に係る改質ライン２２Ａ～２２Ｄは、側面５Ａ～５Ｄの全域に形成されている。
　より具体的には、側面５Ａ～５Ｄの全域に、複数（この形態では６層）の改質ライン２２Ａ、複数（この形態では６層）の改質ライン２２Ｂ、複数（この形態では６層）の改質ライン２２Ｃ、および、複数（この形態では６層）の改質ライン２２Ｄが形成されている。
　複数の改質ライン２２Ａは、法線方向Ｚに互いにずれて形成されている。複数の改質ライン２２Ａは、法線方向Ｚに互いに間隔を空けて形成されている。複数の改質ライン２２Ａは、法線方向Ｚに互いに重なっていてもよい。第１主面３に最近接する改質ライン２２Ａは、境界改質ライン３０Ａに重なっている。
　複数の改質ライン２２Ｂは、法線方向Ｚに互いにずれて形成されている。複数の改質ライン２２Ｂは、法線方向Ｚに互いに間隔を空けて形成されている。複数の改質ライン２２Ｂは、法線方向Ｚに互いに重なっていてもよい。第１主面３に最近接する改質ライン２２Ｂは、境界改質ライン３０Ｂに重なっている。
　複数の改質ライン２２Ｃは、法線方向Ｚに互いにずれて形成されている。複数の改質ライン２２Ｃは、法線方向Ｚに互いに間隔を空けて形成されている。複数の改質ライン２２Ｃは、法線方向Ｚに互いに重なっていてもよい。第１主面３に最近接する改質ライン２２Ｃは、境界改質ライン３０Ｃに重なっている。
　複数の改質ライン２２Ｄは、法線方向Ｚに互いにずれて形成されている。複数の改質ライン２２Ｄは、法線方向Ｚに互いに間隔を空けて形成されている。複数の改質ライン２２Ｄは、法線方向Ｚに互いに重なっていてもよい。第１主面３に最近接する改質ライン２２Ｄは、境界改質ライン３０Ｄに重なっている。
　第７形態例に係る改質ライン２２Ａ～２２Ｄは、改質ライン７０の形成工程において、レーザ光の集光部（焦点）等を調節することによって形成される（図１０Ｋも併せて参照）。第７形態例に係る改質ライン２２Ａ～２２Ｄが形成される場合であっても、第１形態例に係る改質ライン２２Ａ～２２Ｄが形成された場合と同様の効果を奏することができる。
　この形態例では、複数の改質ライン２２Ａ～２２Ｄが側面５Ａ～５Ｄの全域にそれぞれ形成された例について説明した。しかし、１層からなる改質ライン２２Ａ～２２Ｄが側面５Ａ～５Ｄの全域にそれぞれ形成されていてもよい。このような改質ライン２２Ａ～２２Ｄは、改質ライン７０の形成工程においてレーザ光の集光部（焦点）等を調節することによって形成される（図１０Ｋも併せて参照）。
　また、改質ライン２２Ａ～２２Ｄを兼ね、１層からなる境界改質ライン３０Ａ～３０Ｄが、側面５Ａ～５Ｄの全域および絶縁側面１１Ａ～１１Ｄに形成されていてもよい。このような境界改質ライン３０Ａ～３０Ｄは、改質ライン７０の形成工程においてレーザ光の集光部（焦点）等を調節することによって形成される（図１０Ｋも併せて参照）。
　第１形態例、第２形態例、第３形態例、第４形態例、第５形態例、第６形態例および第７形態例（以下、単に「第１～第７形態例」という。）に係る改質ライン２２Ａ～２２Ｄのうちの少なくとも２種を同時に含むＳｉＣ半導体装置１が形成されてもよい。
　また、第１～第７形態例に係る改質ライン２２Ａ～２２Ｄの特徴は、それらの間で任意の態様および任意の形態で組み合わされることができる。つまり、第１～第７形態例に係る改質ライン２２Ａ～２２Ｄの特徴のうちの少なくとも２つの特徴が組み合わされた形態を有する改質ライン２２Ａ～２２Ｄが採用されてもよい。
　たとえば、第３形態例に係る改質ライン２２Ａ～２２Ｄの特徴が第５形態例に係る改質ライン２２Ａ～２２Ｄの特徴に組み合わせられてもよい。この場合、第１主面３から第２主面４に向けて下り傾斜し、第１主面３および第２主面４に向けて蛇行した曲線状（湾曲状）に延びる帯状の改質ライン２２Ａ～２２Ｄが形成される。
　図１３は、本発明の第２実施形態に係るＳｉＣ半導体装置９１を示す斜視図であって、第１形態例に係る改質ライン２２Ａ～２２Ｄが適用された構造を示す斜視図である。図１４は、図１３に示す領域XIVの拡大図である。図１５は、図１３に示す領域XVの拡大図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　この形態では、第１形態例に係る改質ライン２２Ａ～２２Ｄが適用されている。しかし、第１形態例に係る改質ライン２２Ａ～２２Ｄに代えてまたはこれに加えて、第２～第７形態例に係る改質ライン２２Ａ～２２Ｄのうちのいずれか１つが採用されてもよい。また、第１～第７形態例に係る改質ライン２２Ａ～２２Ｄの特徴のうちの少なくとも２つの特徴が組み合わされた形態を有する改質ライン２２Ａ～２２Ｄが採用されてもよい。
　図１３～図１５を参照して、この形態では、パッシベーション層１３の側面１４Ａ～１４Ｄが、主面絶縁層１０の絶縁側面１１Ａ～１１Ｄに連なっている。つまり、側面５Ａ～５Ｄ、絶縁側面１１Ａ～１１Ｄおよび側面１４Ａ～１４Ｄは、互いに面一に形成されている。
　境界改質ライン３０Ａ～３０Ｄは、この形態では、パッシベーション層１３の側面１４Ａ～１４Ｄに形成された第３領域９２を含む。境界改質ライン３０Ａ～３０Ｄの第３領域９２は、密度、屈折率または機械的強度（結晶強度）、もしくは、その他の物理的特性がパッシベーション層１３の絶縁材料とは異なる性質に改質された領域を含む。境界改質ライン３０Ａ～３０Ｄの第３領域９２は、溶融再硬化層、欠陥層、絶縁破壊層および屈折率変化層のうちの少なくとも１つの層を含んでいてもよい。
　溶融再硬化層は、パッシベーション層１３の一部が溶融した後再度硬化した層である。欠陥層は、パッシベーション層１３に形成された空孔や亀裂等を含む層である。絶縁破壊層は、パッシベーション層１３の一部が絶縁破壊した層である。屈折率変化層は、パッシベーション層１３の一部がパッシベーション層１３の絶縁材料とは異なる屈折率に変化した層である。
　境界改質ライン３０Ａ～３０Ｄの第３領域９２は、パッシベーション層１３の主面からＳｉＣ半導体層２側に間隔を空けて形成されている。これにより、第３領域９２は、側面１４Ａ～１４Ｄからパッシベーション層１３の主面の表層部を露出させている。境界改質ライン３０Ａ～３０Ｄは、側面１４Ａ～１４Ｄの全域に形成されていてもよい。
　境界改質ライン３０Ａの第３領域９２および境界改質ライン３０Ｂの第３領域９２は、側面１４Ａおよび側面１４Ｂを接続する角部で連なっている。境界改質ライン３０Ｂの第３領域９２および境界改質ライン３０Ｃの第３領域９２は、側面１４Ｂおよび側面１４Ｃを接続する角部で連なっている。
　境界改質ライン３０Ｃの第３領域９２および境界改質ライン３０Ｄの第３領域９２は、側面１４Ｃおよび側面１４Ｄを接続する角部で連なっている。境界改質ライン３０Ｄの第３領域９２および境界改質ライン３０Ａの第３領域９２は、側面１４Ｄおよび側面１４Ａを接続する角部で連なっている。
　これにより、境界改質ライン３０Ａ～３０Ｄの第３領域９２は、パッシベーション層１３を取り囲むように一体的に形成されている。つまり、境界改質ライン３０Ａ～３０Ｄの第３領域９２は、パッシベーション層１３の側面１４Ａ～１４Ｄにおいて、パッシベーション層１３を取り囲む１つの無端状（環状）の境界改質ラインを形成している。
　境界改質ライン３０Ａ,３０Ｃにおいて、ａ面境界改質部３３の一端部３３ａは、ＳｉＣ半導体層２に位置している。また、ａ面境界改質部３３の他端部３３ｂは、パッシベーション層１３に位置している。また、ａ面境界改質部３３の接続部３３ｃは、主面絶縁層１０およびパッシベーション層１３の間の境界領域、ならびに、ＳｉＣ半導体層２および主面絶縁層１０の間の境界領域を横切って、一端部３３ａおよび他端部３３ｂを接続している。
　境界改質ライン３０Ｂ,３０Ｄにおいて、ｍ面境界改質部３４の一端部３４ａは、ＳｉＣ半導体層２に位置している。また、ｍ面境界改質部３４の他端部３４ｂは、パッシベーション層１３に位置している。また、ｍ面境界改質部３４の接続部３４ｃは、主面絶縁層１０およびパッシベーション層１３の間の境界領域、ならびに、ＳｉＣ半導体層２および主面絶縁層１０の間の境界領域を横切って、一端部３４ａおよび他端部３４ｂを接続している。
　パッシベーション層１３は、前述の図１０Ｉの工程において、パッシベーション層１３の除去工程を除くことによって形成される。また、境界改質ライン３０Ａ～３０Ｄは、境界改質ライン７２の形成工程において、レーザ光の集光部（焦点）等を調節することによって形成される（図１０Ｋも併せて参照）。
　以上、ＳｉＣ半導体装置９１によっても、ＳｉＣ半導体装置１に対して述べた効果と同様の効果を奏することできる。
　図１６は、本発明の第３実施形態に係るＳｉＣ半導体装置１０１を１つの角度から見た斜視図であって、第１形態例に係る改質ライン２２Ａ～２２Ｄが適用された構造を示す斜視図である。図１７は、図１６に示すＳｉＣ半導体装置１０１を別の角度から見た斜視図である。図１８は、図１６に示すＳｉＣ半導体装置１０１を示す平面図である。図１９は、図１８から樹脂層１２９を取り除いた平面図である。
　この形態では、第１形態例に係る改質ライン２２Ａ～２２Ｄが適用されている。つまり、ＳｉＣ半導体装置１０１の製造工程では、前述の図１０Ａ～図１０Ｍの工程と同様の工程が適用されている。
　ＳｉＣ半導体装置１０１において、第１形態例に係る改質ライン２２Ａ～２２Ｄに代えてまたはこれに加えて、第２～第７形態例に係る改質ライン２２Ａ～２２Ｄのうちのいずれか１つが採用されてもよい。また、第１～第７形態例に係る改質ライン２２Ａ～２２Ｄの特徴のうちの少なくとも２つの特徴が組み合わされた形態を有する改質ライン２２Ａ～２２Ｄが採用されてもよい。
　図１６～図１９を参照して、ＳｉＣ半導体装置１０１は、ＳｉＣ半導体層１０２を含む。ＳｉＣ半導体層１０２は、六方晶からなるＳｉＣ単結晶の一例としての４Ｈ－ＳｉＣ単結晶を含む。ＳｉＣ半導体層１０２は、直方体形状のチップ状に形成されている。
　ＳｉＣ半導体層１０２は、一方側の第１主面１０３、他方側の第２主面１０４、ならびに、第１主面１０３および第２主面１０４を接続する側面１０５Ａ，１０５Ｂ，１０５Ｃ，１０５Ｄを有している。第１主面１０３および第２主面１０４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（ここでは長方形状）に形成されている。
　第１主面１０３は、機能デバイスが形成されたデバイス面である。第２主面１０４は、研削痕を有する研削面からなる。側面１０５Ａ～１０５Ｄは、ＳｉＣ単結晶の結晶面に面する平滑な劈開面からそれぞれなる。側面１０５Ａ～１０５Ｄは、研削痕を有していない。
　ＳｉＣ半導体層１０２の厚さＴＬは、４０μｍ以上２００μｍ以下であってもよい。厚さＴＬは、４０μｍ以上６０μｍ以下、６０μｍ以上８０μｍ以下、８０μｍ以上１００μｍ以下、１００μｍ以上１２０μｍ以下、１２０μｍ以上１４０μｍ以下、１４０μｍ以上１６０μｍ以下、１６０μｍ以上１８０μｍ以下、または、１８０μｍ以上２００μｍ以下であってもよい。厚さＴＬは、６０μｍ以上１５０μｍ以下であることが好ましい。
　第１主面１０３および第２主面１０４は、この形態では、ＳｉＣ単結晶のｃ面に面している。第１主面１０３は、（０００１）面（シリコン面）に面している。第２主面１０４は、ＳｉＣ単結晶の（０００－１）面（カーボン面）に面している。
　第１主面１０３および第２主面１０４は、ＳｉＣ単結晶のｃ面に対して［１１－２０］方向に１０°以下の角度で傾斜したオフ角θを有している。法線方向Ｚは、ＳｉＣ単結晶のｃ軸（［０００１］方向）に対してオフ角θ分だけ傾斜している。
　オフ角θは、０°以上５．０°以下であってもよい。オフ角θは、０°以上１．０°以下、１．０°以上１．５°以下、１．５°以上２．０°以下、２．０°以上２．５°以下、２．５°以上３．０°以下、３．０°以上３．５°以下、３．５°以上４．０°以下、４．０°以上４．５°以下、または、４．５°以上５．０°以下の角度の範囲に設定されてもよい。オフ角θは、０°を超えていることが好ましい。オフ角θは、４．０°未満であってもよい。
　オフ角θは、３．０°以上４．５°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、３．０°以上３．５°以下、または、３．５°以上４．０°以下の角度の範囲に設定されていることが好ましい。オフ角θは、１．５°以上３．０°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、１．５°以上２．０°以下、または、２．０°以上２．５°以下の角度の範囲に設定されていることが好ましい。
　側面１０５Ａ～１０５Ｄの長さは、それぞれ、１ｍｍ以上１０ｍｍ以下（たとえば２ｍｍ以上５ｍｍ以下）であってもよい。側面１０５Ｂ，１０５Ｄの表面積は、この形態では、側面１０５Ａ，１０５Ｃの表面積を超えている。第１主面１０３および第２主面１０４は、平面視において正方形状に形成されていてもよい。この場合、側面１０５Ａ，１０５Ｃの表面積は、側面１０５Ｂ，１０５Ｄと等しくなる。
　側面１０５Ａおよび側面１０５Ｃは、この形態では、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに互いに対向している。側面１０５Ｂおよび側面１０５Ｄは、この形態では、第２方向Ｙに沿って延び、第１方向Ｘに互いに対向している。第２方向Ｙは、より具体的には第１方向Ｘに直交する方向である。
　第１方向Ｘは、この形態では、ＳｉＣ単結晶のｍ軸方向（［１－１００］方向）に設定されている。第２方向Ｙは、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）に設定されている。
　側面１０５Ａおよび側面１０５Ｃは、平面視においてＳｉＣ半導体層１０２の短辺を形成している。側面１０５Ａおよび側面１０５Ｃは、ＳｉＣ単結晶のａ面によって形成され、ａ軸方向に互いに対向している。側面１０５Ａは、ＳｉＣ単結晶の（－１－１２０）面によって形成されている。側面１０５Ｃは、ＳｉＣ単結晶の（１１－２０）面によって形成されている。
　側面１０５Ａおよび側面１０５Ｃは、第１主面１０３の法線を基準にしたとき、法線に対してＳｉＣ単結晶のｃ軸方向（［０００１］方向）に向けて傾斜した傾斜面を形成していてもよい。この場合、側面１０５Ａおよび側面１０５Ｃは、第１主面１０３の法線を０°としたとき、第１主面１０３の法線に対してオフ角θに応じた角度で傾斜していてもよい。オフ角θに応じた角度は、オフ角θと等しくてもよいし、０°を超えてオフ角θ未満の角度であってもよい。
　側面１０５Ｂおよび側面１０５Ｄは、平面視においてＳｉＣ半導体層１０２の長辺を形成している。側面１０５Ｂおよび側面１０５Ｄは、ＳｉＣ単結晶のｍ面によって形成され、ｍ軸方向に互いに対向している。側面１０５Ｂは、ＳｉＣ単結晶の（－１１００）面によって形成されている。側面１０５Ｄは、ＳｉＣ単結晶の（１－１００）面によって形成されている。側面１０５Ｂおよび側面１０５Ｄは、第１主面１０３の法線に沿って平面的に延びている。側面１０５Ｂおよび側面１０５Ｄは、より具体的には、第１主面１０３および第２主面１０４に対して略垂直に形成されている。
　ＳｉＣ半導体層１０２は、この形態では、ｎ＋型のＳｉＣ半導体基板１０６およびｎ型のＳｉＣエピタキシャル層１０７を含む積層構造を有している。ＳｉＣ半導体基板１０６およびＳｉＣエピタキシャル層１０７は、第１実施形態に係るＳｉＣ半導体基板６およびＳｉＣエピタキシャル層７にそれぞれ対応している。ＳｉＣ半導体基板１０６によって、ＳｉＣ半導体層１０２の第２主面１０４が形成されている。
　ＳｉＣエピタキシャル層１０７によって、第１主面１０３が形成されている。ＳｉＣ半導体基板１０６およびＳｉＣエピタキシャル層１０７によって、ＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄが形成されている。
　ＳｉＣ半導体基板１０６の厚さＴＳは、４０μｍ以上１５０μｍ以下であってもよい。厚さＴＳは、４０μｍ以上５０μｍ以下、５０μｍ以上６０μｍ以下、６０μｍ以上７０μｍ以下、７０μｍ以上８０μｍ以下、８０μｍ以上９０μｍ以下、９０μｍ以上１００μｍ以下、１００μｍ以上１１０μｍ以下、１１０μｍ以上１２０μｍ以下、１２０μｍ以上１３０μｍ以下、１３０μｍ以上１４０μｍ以下、または、１４０μｍ以上１５０μｍ以下であってもよい。厚さＴＳは、４０μｍ以上１３０μｍ以下であることが好ましい。ＳｉＣ半導体基板１０６の薄化によって、電流経路を短縮できるから、抵抗値の低減を図ることができる。
　ＳｉＣエピタキシャル層１０７の厚さＴＥは、１μｍ以上５０μｍ以下であってもよい。厚さＴＥは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上３５μｍ以下、３５μｍ以上４０μｍ以下、４０μｍ以上４５μｍ以下、または、４５μｍ以上５０μｍ以下であってもよい。厚さＴＥは、５μｍ以上１５μｍ以下であることが好ましい。
　ＳｉＣエピタキシャル層１０７のｎ型不純物濃度は、ＳｉＣ半導体基板１０６のｎ型不純物濃度以下である。ＳｉＣエピタキシャル層１０７のｎ型不純物濃度は、より具体的には、ＳｉＣ半導体基板１０６のｎ型不純物濃度未満である。ＳｉＣ半導体基板１０６のｎ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。ＳｉＣエピタキシャル層１０７のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
　ＳｉＣエピタキシャル層１０７は、この形態では、法線方向Ｚに沿って異なるｎ型不純物濃度を有する複数の領域を有している。ＳｉＣエピタキシャル層１０７は、より具体的には、ｎ型不純物濃度が比較的高い高濃度領域１０８、および、高濃度領域１０８に対してｎ型不純物濃度が低い低濃度領域１０９を含む。高濃度領域１０８は、第１主面１０３側の領域に形成されている。低濃度領域１０９は、高濃度領域１０８に対して第２主面１０４側の領域に形成されている。
　高濃度領域１０８のｎ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。低濃度領域１０９のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下であってもよい。
　高濃度領域１０８の厚さは、低濃度領域１０９の厚さ以下である。高濃度領域１０８の厚さは、より具体的には、低濃度領域１０９の厚さ未満である。高濃度領域１０８の厚さは、ＳｉＣエピタキシャル層１０７の総厚さの２分の１未満である。
　ＳｉＣ半導体層１０２は、アクティブ領域１１１および外側領域１１２を含む。アクティブ領域１１１は、機能デバイスの一例としての縦型のＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）が形成された領域である。アクティブ領域１１１は、平面視において、側面１０５Ａ～１０５Ｄから内方領域に間隔を空けてＳｉＣ半導体層１０２の中央部に形成されている。アクティブ領域１１１は、平面視において側面１０５Ａ～１０５Ｄに平行な４辺を有する四角形状（この形態では長方形状）に形成されている。
　外側領域１１２は、アクティブ領域１１１の外側の領域である。外側領域１１２は、側面１０５Ａ～１０５Ｄおよびアクティブ領域１１１の周縁の間の領域に形成されている。外側領域１１２は、平面視においてアクティブ領域１１１を取り囲む無端状（この形態では四角環状）に形成されている。
　ＳｉＣ半導体装置１０１は、第１主面１０３の上に形成された主面絶縁層１１３を含む。主面絶縁層１１３は、第１実施形態に係る主面絶縁層１０に対応している。主面絶縁層１１３は、アクティブ領域１１１および外側領域１１２を選択的に被覆している。主面絶縁層１１３は、酸化シリコン（ＳｉＯ２）を含んでいてもよい。
　主面絶縁層１１３は、側面１０５Ａ～１０５Ｄから露出する４つの絶縁側面１１４Ａ，１１４Ｂ，１１４Ｃ，１１４Ｄを有している。絶縁側面１１４Ａ～１１４Ｄは、側面１０５Ａ～１０５Ｄに連なっている。絶縁側面１１４Ａ～１１４Ｄは、側面１０５Ａ～１０５Ｄに対して面一に形成されている。絶縁側面１１４Ａ～１１４Ｄは、劈開面からなる。
　主面絶縁層１１３の厚さは、１μｍ以上５０μｍ以下であってもよい。主面絶縁層１１３の厚さは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。
　ＳｉＣ半導体装置１０１は、主面絶縁層１１３の上に形成された第１主面電極層の１つとしての主面ゲート電極層１１５を含む。主面ゲート電極層１１５には、ゲート電圧が印加される。ゲート電圧は、１０Ｖ以上５０Ｖ以下（たとえば３０Ｖ程度）であってもよい。主面ゲート電極層１１５は、主面絶縁層１１３を貫通して、ＳｉＣ半導体層１０２の任意の領域に電気的に接続されている。
　主面ゲート電極層１１５は、ゲートパッド１１６およびゲートフィンガー１１７，１１８を含む。ゲートパッド１１６およびゲートフィンガー１１７，１１８は、アクティブ領域１１１に配置されている。
　ゲートパッド１１６は、平面視において側面１０５Ａに沿って形成されている。ゲートパッド１１６は、平面視において側面１０５Ａの中央領域に沿って形成されている。ゲートパッド１１６は、平面視において側面１０５Ａ～１０５Ｄのうちの任意の２つを接続する角部に沿って形成されていてもよい。ゲートパッド１１６は、平面視において四角形状に形成されていてもよい。
　ゲートフィンガー１１７，１１８は、外側ゲートフィンガー１１７および内側ゲートフィンガー１１８を含む。外側ゲートフィンガー１１７は、ゲートパッド１１６から引き出されており、アクティブ領域１１１の周縁に沿って帯状に延びている。外側ゲートフィンガー１１７は、この形態では、アクティブ領域１１１の内方領域を３方向から区画するように、３つの側面１０５Ａ，１０５Ｂ，１０５Ｄに沿って形成されている。
　外側ゲートフィンガー１１７は、一対の開放端部１１９，１２０を有している。一対の開放端部１１９，１２０は、アクティブ領域１１１の内方領域を挟んでゲートパッド１１６と対向する領域に形成されている。一対の開放端部１１９，１２０は、この形態では、側面１０５Ｃに沿って形成されている。
　内側ゲートフィンガー１１８は、ゲートパッド１１６からアクティブ領域１１１の内方領域に引き出されている。内側ゲートフィンガー１１８は、アクティブ領域１１１の内方領域を帯状に延びている。内側ゲートフィンガー１１８は、ゲートパッド１１６から側面１０５Ｃに向けて延びている。
　ＳｉＣ半導体装置１０１は、主面絶縁層１１３の上に形成された第１主面電極層の１つとしての主面ソース電極層１２１を含む。主面ソース電極層１２１には、ソース電圧が印加される。ソース電圧は、基準電圧（たとえばＧＮＤ電圧）であってもよい。主面ソース電極層１２１は、主面絶縁層１１３を貫通して、ＳｉＣ半導体層１０２の任意の領域に電気的に接続されている。主面ソース電極層１２１は、この形態では、ソースパッド１２２、ソース引き回し配線１２３およびソース接続部１２４を含む。
　ソースパッド１２２は、ゲートパッド１１６およびゲートフィンガー１１７，１１８から間隔を空けてアクティブ領域１１１に形成されている。ソースパッド１２２は、ゲートパッド１１６およびゲートフィンガー１１７，１１８によって区画されたＣ字形状（図１８および図１９では逆Ｃ字形状）の領域を被覆するように、平面視においてＣ字形状（図１８および図１９では逆Ｃ字形状）に形成されている。
　ソース引き回し配線１２３は、外側領域１１２に形成されている。ソース引き回し配線１２３は、アクティブ領域１１１に沿って帯状に延びている。ソース引き回し配線１２３は、この形態では、平面視においてアクティブ領域１１１を取り囲む無端状（この形態では四角環状）に形成されている。ソース引き回し配線１２３は、外側領域１１２においてＳｉＣ半導体層１０２に電気的に接続されている。
　ソース接続部１２４は、ソースパッド１２２およびソース引き回し配線１２３を接続している。ソース接続部１２４は、外側ゲートフィンガー１１７の一対の開放端部１１９，１２０の間の領域に設けられている。ソース接続部１２４は、ソースパッド１２２からアクティブ領域１１１および外側領域１１２の間の境界領域を横切り、ソース引き回し配線１２３に接続されている。
　アクティブ領域１１１に形成されたＭＩＳＦＥＴは、その構造上、ｎｐｎ型の寄生バイポーラトランジスタを含む。外側領域１１２で生じたアバランシェ電流がアクティブ領域１１１に流れ込むと、寄生バイポーラトランジスタがオン状態となる。この場合、たとえばラッチアップにより、ＭＩＳＦＥＴの制御が不安定になる可能性がある。
　そこで、ＳｉＣ半導体装置１０１では、主面ソース電極層１２１の構造を利用して、外側領域１１２で生じたアバランシェ電流を吸収するアバランシェ電流吸収構造を形成している。より具体的には、外側領域１１２で生じたアバランシェ電流は、ソース引き回し配線１２３によって吸収され、ソース接続部１２４を介してソースパッド１２２に至る。ソースパッド１２２に外部接続用の導線（たとえばボンディングワイヤ）が接続されている場合には、アバランシェ電流は、この導線によって取り出される。
　これにより、外側領域１１２で生じた不所望な電流によって寄生バイポーラトランジスタがオン状態になるのを抑制できる。よって、ラッチアップを抑制できるから、ＭＩＳＦＥＴの制御の安定性を高めることができる。
　ＳｉＣ半導体装置１０１は、主面絶縁層１１３の上に形成されたパッシベーション層１２５（絶縁層）を含む。パッシベーション層１２５は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。パッシベーション層１２５は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。パッシベーション層１２５は、この形態では、窒化シリコン層からなる単層構造を有している。
　パッシベーション層１２５は、４つの側面１２６Ａ，１２６Ｂ，１２６Ｃ，１２６Ｄを含む。パッシベーション層１２５の側面１２６Ａ～１２６Ｄは、平面視においてＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄから内方領域に間隔を空けて形成されている。パッシベーション層１２５は、平面視においてＳｉＣ半導体層１０２の周縁部を露出させている。パッシベーション層１２５は、主面絶縁層１１３を露出させている。
　パッシベーション層１２５は、主面ゲート電極層１１５および主面ソース電極層１２１を選択的に被覆している。パッシベーション層１２５は、ゲートサブパッド開口１２７およびソースサブパッド開口１２８を含む。ゲートサブパッド開口１２７は、ゲートパッド１１６を露出させている。ソースサブパッド開口１２８は、ソースパッド１２２を露出させている。
　パッシベーション層１２５の厚さは、１μｍ以上５０μｍ以下であってもよい。パッシベーション層１２５の厚さは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。
　ＳｉＣ半導体装置１０１は、パッシベーション層１２５の上に形成された樹脂層１２９（絶縁層）を含む。パッシベーション層１２５および樹脂層１２９は、１つの絶縁積層構造（絶縁層）を形成している。図１８では、樹脂層１２９がハッチングによって示されている。
　樹脂層１２９は、ネガティブタイプまたはポジティブタイプの感光性樹脂を含んでいてもよい。樹脂層１２９は、この形態では、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含む。樹脂層１２９は、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含んでいてもよい。
　樹脂層１２９は、主面ゲート電極層１１５および主面ソース電極層１２１を選択的に被覆している。樹脂層１２９は、４つの樹脂側面１３０Ａ，１３０Ｂ，１３０Ｃ，１３０Ｄを含む。樹脂側面１３０Ａ～１３０Ｄは、ＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄから内方領域に間隔を空けて形成されている。樹脂層１２９は、パッシベーション層１２５と共に主面絶縁層１１３を露出させている。樹脂側面１３０Ａ～１３０Ｄは、この形態では、パッシベーション層１２５の側面１２６Ａ～１２６Ｄに面一に形成されている。
　樹脂層１２９の樹脂側面１３０Ａ～１３０Ｄは、ＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄとの間でダイシングストリートを区画している。この形態では、パッシベーション層１２５の側面１２６Ａ～１２６Ｄもダイシングストリートを区画している。ダイシングストリートによれば、一枚のＳｉＣ半導体ウエハからＳｉＣ半導体装置１０１を切り出す際に、樹脂層１２９やパッシベーション層１２５を物理的に切断する必要がなくなる。これにより、一枚のＳｉＣ半導体ウエハからＳｉＣ半導体装置１０１を円滑に切り出すことができる。また、側面１０５Ａ～１０５Ｄからの絶縁距離を増加させることができる。
　ダイシングストリートの幅は、１μｍ以上２５μｍ以下であってもよい。ダイシングストリートの幅は、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、または、２０μｍ以上２５μｍ以下であってもよい。
　樹脂層１２９は、ゲートパッド開口１３１およびソースパッド開口１３２を含む。ゲートパッド開口１３１は、ゲートパッド１１６を露出させている。ソースパッド開口１３２は、ソースパッド１２２を露出させている。
　ゲートパッド開口１３１は、パッシベーション層１２５のゲートサブパッド開口１２７に連通している。ゲートパッド開口１３１の内壁は、ゲートサブパッド開口１２７の内壁の外側に位置していてもよい。ゲートパッド開口１３１の内壁は、ゲートサブパッド開口１２７の内壁の内側に位置していてもよい。樹脂層１２９は、ゲートサブパッド開口１２７の内壁を被覆していてもよい。
　ソースパッド開口１３２は、パッシベーション層１２５のソースサブパッド開口１２８に連通している。ゲートパッド開口１３１の内壁は、ソースサブパッド開口１２８の内壁の外側に位置していてもよい。ソースパッド開口１３２の内壁は、ソースサブパッド開口１２８の内壁の内側に位置していてもよい。樹脂層１２９は、ソースサブパッド開口１２８の内壁を被覆していてもよい。
　樹脂層１２９の厚さは、１μｍ以上５０μｍ以下であってもよい。樹脂層１２９の厚さは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。
　ＳｉＣ半導体装置１０１は、第２主面１０４の上に形成された第２主面電極層としてのドレイン電極層１３３を含む。ドレイン電極層１３３は、第２主面１０４（ＳｉＣ半導体基板１０６）との間でオーミック接触を形成している。つまり、ＳｉＣ半導体基板１０６は、ＭＩＳＦＥＴのドレイン領域１３４として形成されている。また、ＳｉＣエピタキシャル層１０７は、ＭＩＳＦＥＴのドリフト領域１３５として形成されている。オフ時において主面ソース電極層１２１およびドレイン電極層１３３の間に印加可能な最大電圧は、１０００Ｖ以上１００００Ｖ以下であってもよい。
　ドレイン電極層１３３は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン電極層１３３は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。ドレイン電極層１３３は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。ドレイン電極層１３３は、第２主面１０４からこの順に積層されたＴｉ層、Ｎｉ層、Ａｕ層およびＡｇ層を含む４層構造を有していてもよい。
　ＳｉＣ半導体装置１０１は、ＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄに形成された第１形態例に係る複数の改質ライン２２Ａ～２２Ｄを含む。ＳｉＣ半導体装置１０１に係る改質ライン２２Ａ～２２Ｄの構造は、ＳｉＣ半導体層２に代えてＳｉＣ半導体層１０２に形成されている点を除いて、ＳｉＣ半導体装置１に係る改質ライン２２Ａ～２２Ｄの構造と同様である。
　ＳｉＣ半導体装置１に係る改質ライン２２Ａ～２２Ｄの説明は、それぞれ、ＳｉＣ半導体装置１０１に係る改質ライン２２Ａ～２２Ｄの説明に準用される。ＳｉＣ半導体装置１０１に係る改質ライン２２Ａ～２２Ｄの具体的な説明は省略される。
　ＳｉＣ半導体装置１０１は、ＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄおよび主面絶縁層１１３の絶縁側面１１４Ａ～１１４Ｄに形成された複数の境界改質ライン３０Ａ～３０Ｄを含む。ＳｉＣ半導体装置１０１に係る境界改質ライン３０Ａ～３０Ｄの構造は、ＳｉＣ半導体層２および主面絶縁層１０の境界領域に代えてＳｉＣ半導体層１０２および主面絶縁層１１３の境界領域に形成されている点を除いて、ＳｉＣ半導体装置１に係る境界改質ライン３０Ａ～３０Ｄの構造と同様である。
　ＳｉＣ半導体装置１に係る境界改質ライン３０Ａ～３０Ｄの説明は、それぞれ、ＳｉＣ半導体装置１０１に係る境界改質ライン３０Ａ～３０Ｄの説明に準用される。ＳｉＣ半導体装置１０１に係る境界改質ライン３０Ａ～３０Ｄについての具体的な説明は省略される。
　図２０は、図１９に示す領域XXの拡大図であって、第１主面１０３の構造を説明するための図である。図２１は、図２０に示すXXI-XXI線に沿う断面図である。図２２は、図２０に示すXXII-XXII線に沿う断面図である。図２３は、図２１に示す領域XXIIIの拡大図である。図２４は、図１９に示すXXIV-XXIV線に沿う断面図である。図２５は、図２４に示す領域XXVの拡大図である。
　図２０～図２４を参照して、ＳｉＣ半導体装置１０１は、アクティブ領域１１１において第１主面１０３の表層部に形成されたｐ型のボディ領域１４１を含む。ボディ領域１４１は、この形態では、第１主面１０３においてアクティブ領域１１１を形成する領域の全域に形成されている。これにより、ボディ領域１４１は、アクティブ領域１１１を画定している。ボディ領域１４１のｐ型不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０１９ｃｍ－３以下であってもよい。
　ＳｉＣ半導体装置１０１は、アクティブ領域１１１において第１主面１０３の表層部に形成された複数のゲートトレンチ１４２を含む。複数のゲートトレンチ１４２は、平面視において第１方向Ｘ（ＳｉＣ単結晶のｍ軸方向）に沿って延びる帯状にそれぞれ形成され、第２方向Ｙ（ＳｉＣ単結晶のａ軸方向）に沿って間隔を空けて形成されている。
　各ゲートトレンチ１４２は、この形態では、アクティブ領域１１１において一方側（側面１０５Ｂ側）の周縁部から他方側（側面１０５Ｄ側）の周縁部に向けて延びている。複数のゲートトレンチ１４２は、平面視において全体としてストライプ状に形成されている。
　各ゲートトレンチ１４２は、アクティブ領域１１１において一方側の周縁部および他方側の周縁部の間の中間部を横切っている。各ゲートトレンチ１４２の一端部は、アクティブ領域１１１において一方側の周縁部に位置している。各ゲートトレンチ１４２の他端部は、アクティブ領域１１１において他方側の周縁部に位置している。
　各ゲートトレンチ１４２の長さは、０．５ｍｍ以上であってもよい。各ゲートトレンチ１４２の長さは、図２２に示す断面において、各ゲートトレンチ１４２および外側ゲートフィンガー１１７の接続部分側の端部から、反対側の端部までの長さである。各ゲートトレンチ１４２の長さは、この形態では、１ｍｍ以上１０ｍｍ以下（たとえば２ｍｍ以上５ｍｍ以下）である。単位面積当たりの１つまたは複数のゲートトレンチ１４２の総延長は、０．５μｍ／μｍ２以上０．７５μｍ／μｍ２以下であってもよい。
　各ゲートトレンチ１４２は、アクティブトレンチ部１４３およびコンタクトトレンチ部１４４を一体的に含む。アクティブトレンチ部１４３は、アクティブ領域１１１においてＭＩＳＦＥＴのチャネルに沿う部分である。
　コンタクトトレンチ部１４４は、主としてゲートトレンチ１４２において外側ゲートフィンガー１１７とのコンタクトを目的とした部分である。コンタクトトレンチ部１４４は、アクティブトレンチ部１４３からアクティブ領域１１１の周縁部に引き出されている。コンタクトトレンチ部１４４は、外側ゲートフィンガー１１７の直下の領域に形成されている。コンタクトトレンチ部１４４の引き出し量は任意である。
　各ゲートトレンチ１４２は、ボディ領域１４１を貫通し、ＳｉＣエピタキシャル層１０７に至っている。各ゲートトレンチ１４２は、側壁および底壁を含む。各ゲートトレンチ１４２の長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。各ゲートトレンチ１４２の短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。
　各ゲートトレンチ１４２の側壁は、法線方向Ｚに沿って延びていてもよい。各ゲートトレンチ１４２の側壁は、第１主面１０３に対してほぼ垂直に形成されていてもよい。ＳｉＣ半導体層１０２内において各ゲートトレンチ１４２の側壁が第１主面１０３に対して成す角度は、９０°以上９５°以下（たとえば９１°以上９３°以下）であってもよい。各ゲートトレンチ１４２は、断面視において底壁側の開口面積が開口側の開口面積よりも小さいテーパ形状に形成されていてもよい。
　各ゲートトレンチ１４２の底壁は、ＳｉＣエピタキシャル層１０７に位置している。各ゲートトレンチ１４２の底壁は、より具体的には、ＳｉＣエピタキシャル層１０７の高濃度領域１０８に位置している。各ゲートトレンチ１４２の底壁は、ＳｉＣ単結晶のｃ面に面している。各ゲートトレンチ１４２の底壁は、ＳｉＣ単結晶のｃ面に対して［１１－２０］方向に傾斜したオフ角θを有している。
　各ゲートトレンチ１４２の底壁は、第１主面１０３に対して平行に形成されていてもよい。むろん、各ゲートトレンチ１４２の底壁は、第２主面１０４に向かう湾曲状に形成されていてもよい。
　法線方向Ｚに関して、各ゲートトレンチ１４２の深さは、０．５μｍ以上３．０μｍ以下であってもよい。各ゲートトレンチ１４２の深さは、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、１．５μｍ以上２．０μｍ以下、２．０μｍ以上２．５μｍ以下、または、２．５μｍ以上３．０μｍ以下であってもよい。
　各ゲートトレンチ１４２の第２方向Ｙに沿う幅は、０．１μｍ以上２μｍ以下であってもよい。各ゲートトレンチ１４２の幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。
　図２３を参照して、各ゲートトレンチ１４２の開口エッジ部１４６は、第１主面１０３から各ゲートトレンチ１４２の内方に向かって下り傾斜した傾斜部１４７を含む。各ゲートトレンチ１４２の開口エッジ部１４６は、第１主面１０３および各ゲートトレンチ１４２の側壁を接続する角部である。
　傾斜部１４７は、この形態では、ＳｉＣ半導体層１０２側に向けて窪んだ湾曲状に形成されている。傾斜部１４７は、各ゲートトレンチ１４２側に向けて突出した湾曲状に形成されていてもよい。傾斜部１４７は、各ゲートトレンチ１４２の開口エッジ部１４６に対する電界集中を緩和する。
　ＳｉＣ半導体装置１０１は、各ゲートトレンチ１４２内に形成されたゲート絶縁層１４８およびゲート電極層１４９を含む。図２０では、ゲート絶縁層１４８およびゲート電極層１４９は、ハッチングによって示されている。
　ゲート絶縁層１４８は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）および酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。ゲート絶縁層１４８は、ＳｉＣ半導体層１０２側からこの順に積層されたＳｉＮ層およびＳｉＯ２層を含む積層構造を有していてもよい。　　　
　ゲート絶縁層１４８は、ＳｉＣ半導体層１０２側からこの順に積層されたＳｉＯ２層およびＳｉＮ層を含む積層構造を有していてもよい。ゲート絶縁層１４８は、ＳｉＯ２層またはＳｉＮ層からなる単層構造を有していてもよい。ゲート絶縁層１４８は、この形態では、ＳｉＯ２層からなる単層構造を有している。
　ゲート絶縁層１４８は、ゲートトレンチ１４２の内壁面に沿って膜状に形成され、ゲートトレンチ１４２内においてリセス空間を区画している。ゲート絶縁層１４８は、第１領域１４８ａ、第２領域１４８ｂおよび第３領域１４８ｃを含む。
　第１領域１４８ａは、ゲートトレンチ１４２の側壁に沿って形成されている。第２領域１４８ｂは、ゲートトレンチ１４２の底壁に沿って形成されている。第３領域１４８ｃは、第１主面１０３に沿って形成されている。ゲート絶縁層１４８の第３領域１４８ｃは、主面絶縁層１１３の一部を形成している。
　第１領域１４８ａの厚さＴａは、第２領域１４８ｂの厚さＴｂおよび第３領域１４８ｃの厚さＴｃ未満である。第１領域１４８ａの厚さＴａに対する第２領域１４８ｂの厚さＴｂの比Ｔｂ／Ｔａは、２以上５以下であってもよい。第１領域１４８ａの厚さＴａに対する第３領域１４８ｃの厚さＴｃの比Ｔ３／Ｔａは、２以上５以下であってもよい。
　第１領域１４８ａの厚さＴａは、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域１４８ｂの厚さＴｂは、０．０５μｍ以上０．５μｍ以下であってもよい。第３領域１４８ｃの厚さＴｃは、０．０５μｍ以上０．５μｍ以下であってもよい。
　第１領域１４８ａを薄くすることによって、ボディ領域１４１において各ゲートトレンチ１４２の側壁近傍の領域に誘起されるキャリアの増加を抑制できる。これにより、チャネル抵抗の増加を抑制できる。第２領域１４８ｂを厚くすることにより、各ゲートトレンチ１４２の底壁に対する電界集中を緩和できる。
　第３領域１４８ｃを厚くすることにより、各ゲートトレンチ１４２の開口エッジ部１４６近傍におけるゲート絶縁層１４８の耐圧を向上できる。また、第３領域１４８ｃを厚くすることにより、第３領域１４８ｃがエッチング法によって消失することを抑制できる。
　これにより、第３領域１４８ｃの消失に起因して、第１領域１４８ａがエッチング法によって除去されることを抑制できる。その結果、ゲート電極層１４９を、ゲート絶縁層１４８を挟んでＳｉＣ半導体層１０２（ボディ領域１４１）に適切に対向させることができる。
　ゲート絶縁層１４８は、さらに、各ゲートトレンチ１４２の開口エッジ部１４６において各ゲートトレンチ１４２内に向けて膨出した膨出部１４８ｄを含む。膨出部１４８ｄは、ゲート絶縁層１４８の第１領域１４８ａおよび第３領域１４８ｃを接続する角部に形成されている。
　膨出部１４８ｄは、各ゲートトレンチ１４２内に向けて湾曲状に張り出している。膨出部１４８ｄは、各ゲートトレンチ１４２の開口エッジ部１４６において各ゲートトレンチ１４２の開口を狭めている。
　膨出部１４８ｄは、開口エッジ部１４６におけるゲート絶縁層１４８の絶縁耐圧を高めている。むろん、膨出部１４８ｄを有さないゲート絶縁層１４８が形成されていてもよい。また、一様な厚さを有するゲート絶縁層１４８が形成されていてもよい。
　ゲート電極層１４９は、ゲート絶縁層１４８を挟んで各ゲートトレンチ１４２に埋め込まれている。ゲート電極層１４９は、より具体的には、各ゲートトレンチ１４２においてゲート絶縁層１４８によって区画されたリセス空間に埋め込まれている。ゲート電極層１４９は、ゲート電圧によって制御される。
　ゲート電極層１４９は、各ゲートトレンチ１４２の開口側に位置する上端部を有している。ゲート電極層１４９の上端部は、各ゲートトレンチ１４２の底壁に向かって窪んだ湾曲状に形成されている。ゲート電極層１４９の上端部は、ゲート絶縁層１４８の膨出部１４８ｄに沿って括れた括れ部を有している。
　ゲート電極層１４９の断面積は、０．０５μｍ２以上０．５μｍ２以下であってもよい。ゲート電極層１４９の断面積は、ゲートトレンチ１４２が延びる方向に直交する方向にゲート電極層１４９を切断したときに現れる断面の面積である。ゲート電極層１４９の断面積は、ゲート電極層１４９の深さおよびゲート電極層１４９の幅の積で定義される。
　ゲート電極層１４９の深さは、ゲート電極層１４９の上端部から下端部までの距離である。ゲート電極層１４９の幅は、ゲート電極層１４９の上端部および下端部の間の中間位置におけるゲートトレンチ１４２の幅である。上端部が曲面である場合、ゲート電極層１４９の上端部の位置は、ゲート電極層１４９の上端部における中間位置とする。
　ゲート電極層１４９は、ｐ型不純物が添加されたｐ型ポリシリコンを含む。ゲート電極層１４９のｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）およびガリウム（Ｇａ）のうちの少なくとも１種を含んでいてもよい。
　ゲート電極層１４９のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度以上である。ゲート電極層１４９のｐ型不純物濃度は、より具体的には、ボディ領域１４１のｐ型不純物濃度を超えている。ゲート電極層１４９のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３以下であってもよい。ゲート電極層１４９のシート抵抗は、１０Ω／□以上５００Ω／□以下（この形態では２００Ω／□程度）であってもよい。
　図２０および図２２を参照して、ＳｉＣ半導体装置１０１は、アクティブ領域１１１に形成されたゲート配線層１５０を含む。ゲート配線層１５０は、ゲートパッド１１６およびゲートフィンガー１１７，１１８に電気的に接続される。図２２では、ゲート配線層１５０がハッチングによって示されている。
　ゲート配線層１５０は、第１主面１０３の上に形成されている。ゲート配線層１５０は、より具体的には、ゲート絶縁層１４８の第３領域１４８ｃの上に形成されている。ゲート配線層１５０は、この形態では、外側ゲートフィンガー１１７に沿って形成されている。ゲート配線層１５０は、より具体的には、アクティブ領域１１１の内方領域を３方向から区画するように、ＳｉＣ半導体層１０２の３つの側面１０５Ａ，１０５Ｂ，１０５Ｄに沿って形成されている。
　ゲート配線層１５０は、各ゲートトレンチ１４２のコンタクトトレンチ部１４４から露出するゲート電極層１４９に接続されている。ゲート配線層１５０は、この形態では、各ゲートトレンチ１４２から第１主面１０３の上に引き出されたゲート電極層１４９の引き出し部によって形成されている。ゲート配線層１５０の上端部は、ゲート電極層１４９の上端部に接続されている。
　図２０、図２１および図２３を参照して、ＳｉＣ半導体装置１０１は、アクティブ領域１１１において第１主面１０３に形成された複数のソーストレンチ１５５を含む。各ソーストレンチ１５５は、互いに隣り合う２つのゲートトレンチ１４２の間の領域に形成されている。
　複数のソーストレンチ１５５は、第１方向Ｘ（ＳｉＣ単結晶のｍ軸方向）に沿って延びる帯状にそれぞれ形成されている。複数のソーストレンチ１５５は、平面視において全体としてストライプ状に形成されている。第２方向Ｙに関して、互いに隣り合うソーストレンチ１５５の中央部間のピッチは、１．５μｍ以上３μｍ以下であってもよい。
　各ソーストレンチ１５５は、ボディ領域１４１を貫通し、ＳｉＣエピタキシャル層１０７に至っている。各ソーストレンチ１５５は、側壁および底壁を含む。各ソーストレンチ１５５の長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。各ソーストレンチ１５５の短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。
　各ソーストレンチ１５５の側壁は、法線方向Ｚに沿って延びていてもよい。各ソーストレンチ１５５の側壁は、第１主面１０３に対してほぼ垂直に形成されていてもよい。ＳｉＣ半導体層１０２内において各ソーストレンチ１５５の側壁が第１主面１０３に対して成す角度は、９０°以上９５°以下（たとえば９１°以上９３°以下）であってもよい。各ソーストレンチ１５５は、断面視において底壁側の開口面積が開口側の開口面積よりも小さいテーパ形状に形成されていてもよい。
　各ソーストレンチ１５５の底壁は、ＳｉＣエピタキシャル層１０７に位置している。各ソーストレンチ１５５の底壁は、より具体的には、ＳｉＣエピタキシャル層１０７の高濃度領域１０８に位置している。各ソーストレンチ１５５の底壁は、各ゲートトレンチ１４２の底壁に対して第２主面１０４側に位置している。各ソーストレンチ１５５の底壁は、各ゲートトレンチ１４２の底壁および低濃度領域１０９の間の領域に位置している。
　各ソーストレンチ１５５の底壁は、ＳｉＣ単結晶のｃ面に面している。各ソーストレンチ１５５の底壁は、ＳｉＣ単結晶のｃ面に対して［１１－２０］方向に傾斜したオフ角θを有している。各ソーストレンチ１５５の底壁は、第１主面１０３に対して平行に形成されていてもよい。各ソーストレンチ１５５の底壁は、第２主面１０４に向かう湾曲状に形成されていてもよい。
　各ソーストレンチ１５５の深さは、この形態では、各ゲートトレンチ１４２の深さ以上である。各ソーストレンチ１５５の深さは、より具体的には、各ゲートトレンチ１４２の深さよりも大きい。各ソーストレンチ１５５の深さは、各ゲートトレンチ１４２の深さと等しくてもよい。
　法線方向Ｚに関して、各ソーストレンチ１５５の深さは、０．５μｍ以上１０μｍ以下（たとえば２μｍ程度）であってもよい。各ゲートトレンチ１４２の深さに対する各ソーストレンチ１５５の深さの比は、１．５以上であってもよい。各ゲートトレンチ１４２の深さに対する各ソーストレンチ１５５の深さの比は、２以上であることが好ましい。
　各ソーストレンチ１５５の第１方向幅は、各ゲートトレンチ１４２の第１方向幅とほぼ等しくてもよい。各ソーストレンチ１５５の第１方向幅は、各ゲートトレンチ１４２の第１方向幅以上であってもよい。各ソーストレンチ１５５の第１方向幅は、０．１μｍ以上２μｍ以下（たとえば０．５μｍ程度）であってもよい。
　ＳｉＣ半導体装置１０１は、各ソーストレンチ１５５内に形成されたソース絶縁層１５６およびソース電極層１５７を含む。図２０においてソース絶縁層１５６およびソース電極層１５７は、ハッチングによって示されている。
　ソース絶縁層１５６は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）および酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。ソース絶縁層１５６は、第１主面１０３側からこの順に積層されたＳｉＮ層およびＳｉＯ２層を含む積層構造を有していてもよい。
　ソース絶縁層１５６は、第１主面１０３側からこの順に積層されたＳｉＯ２層およびＳｉＮ層を含む積層構造を有していてもよい。ソース絶縁層１５６は、ＳｉＯ２層またはＳｉＮ層からなる単層構造を有していてもよい。ソース絶縁層１５６は、この形態では、ＳｉＯ２層からなる単層構造を有している。
　ソース絶縁層１５６は、各ソーストレンチ１５５の内壁面に沿って膜状に形成され、各ソーストレンチ１５５内においてリセス空間を区画している。ソース絶縁層１５６は、第１領域１５６ａおよび第２領域１５６ｂを含む。
　第１領域１５６ａは、各ソーストレンチ１５５の側壁に沿って形成されている。第２領域１５６ｂは、各ソーストレンチ１５５の底壁に沿って形成されている。第１領域１５６ａの厚さＴｓａは、第２領域１５６ｂの厚さＴｓｂ未満である。
　第１領域１５６ａの厚さＴｓａに対する第２領域１５６ｂの厚さＴｓｂの比Ｔｓｂ／Ｔｓａは、２以上５以下であってもよい。第１領域１５６ａの厚さＴｓａは、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域１５６ｂの厚さＴｓｂは、０．０５μｍ以上０．５μｍ以下であってもよい。
　第１領域１５６ａの厚さＴｓａは、ゲート絶縁層１４８の第１領域１５６ａの厚さＴａとほぼ等しくてもよい。第２領域１５６ｂの厚さＴｓｂは、ゲート絶縁層１４８の第２領域１５６ｂの厚さＴｂとほぼ等しくてもよい。むろん、一様な厚さを有するソース絶縁層１５６が形成されていてもよい。
　ソース電極層１５７は、ソース絶縁層１５６を挟んで各ソーストレンチ１５５に埋め込まれている。ソース電極層１５７は、より具体的には、各ソーストレンチ１５５においてソース絶縁層１５６によって区画されたリセス空間に埋め込まれている。ソース電極層１５７は、ソース電圧によって制御される。
　ソース電極層１５７は、各ソーストレンチ１５５の開口側に位置する上端部を有している。ソース電極層１５７の上端部は、第１主面１０３に対してソーストレンチ１５５の底壁側に形成されている。ソース電極層１５７の上端部は、第１主面１０３よりも上方に位置していてもよい。
　ソース電極層１５７の上端部は、各ソーストレンチ１５５の底壁に向かって窪んだ凹湾曲状に形成されている。ソース電極層１５７の上端部は、第１主面１０３に対して平行に形成されていてもよい。
　ソース電極層１５７の上端部は、ソース絶縁層１５６の上端部よりも上方に突出していてもよい。ソース電極層１５７の上端部は、ソース絶縁層１５６の上端部に対してソーストレンチ１５５の底壁側に位置していてもよい。ソース電極層１５７の厚さは、０．５μｍ以上１０μｍ以下（たとえば１μｍ程度）であってもよい。
　ソース電極層１５７は、材質的にＳｉＣに近い性質を有するポリシリコンを含むことが好ましい。これにより、ＳｉＣ半導体層１０２内において生じる応力を低減できる。ソース電極層１５７は、この形態では、ｐ型不純物が添加されたｐ型ポリシリコンを含む。この場合、ゲート電極層１４９と同時にソース電極層１５７を形成できる。ソース電極層１５７のｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）およびガリウム（Ｇａ）のうちの少なくとも１種を含んでいてもよい。
　ソース電極層１５７のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度以上である。ソース電極層１５７のｐ型不純物濃度は、より具体的には、ボディ領域１４１のｐ型不純物濃度を超えている。ソース電極層１５７のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３以下であってもよい。
　ソース電極層１５７のシート抵抗は、１０Ω／□以上５００Ω／□以下（この形態では２００Ω／□程度）であってもよい。ソース電極層１５７のｐ型不純物濃度は、ゲート電極層１４９のｐ型不純物濃度とほぼ等しくてもよい。ソース電極層１５７のシート抵抗は、ゲート電極層１４９のシート抵抗とほぼ等しくてもよい。
　ソース電極層１５７は、ｐ型ポリシリコンに代えてまたはこれに加えて、ｎ型ポリシリコンを含んでいてもよい。ソース電極層１５７は、ｐ型ポリシリコンに代えてまたはこれに加えて、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。
　このように、ＳｉＣ半導体装置１０１は、複数のトレンチゲート構造１６１および複数のトレンチソース構造１６２を有している。各トレンチゲート構造１６１は、ゲートトレンチ１４２、ゲート絶縁層１４８、ゲート電極層１４９を含む。各トレンチソース構造１６２は、ソーストレンチ１５５、ソース絶縁層１５６およびソース電極層１５７を含む。
　ＳｉＣ半導体装置１０１は、ボディ領域１４１の表層部において各ゲートトレンチ１４２の側壁に沿う領域に形成されたｎ＋型のソース領域１６３を含む。ソース領域１６３のｎ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。ソース領域１６３のｎ型不純物は、燐（Ｐ）であってもよい。
　ソース領域１６３は、各ゲートトレンチ１４２の一方側の側壁および他方側の側壁に沿って複数形成されている。複数のソース領域１６３は、第１方向Ｘに沿って延びる帯状にそれぞれ形成されている。複数のソース領域１６３は、平面視において全体としてストライプ状に形成されている。各ソース領域１６３は、各ゲートトレンチ１４２の側壁および各ソーストレンチ１５５の側壁から露出している。
　このように、第１主面１０３の表層部においてゲートトレンチ１４２の側壁に沿う領域には、第１主面１０３から第２主面１０４に向けてソース領域１６３、ボディ領域１４１およびドリフト領域１３５がこの順に形成されている。ボディ領域１４１においてゲートトレンチ１４２の側壁に沿う領域に、ＭＩＳＦＥＴのチャネルが形成される。チャネルは、ゲートトレンチ１４２においてＳｉＣ単結晶のａ面に面する側壁に沿う領域に形成される。チャネルのＯＮ／ＯＦＦは、ゲート電極層１４９によって制御される。
　ＳｉＣ半導体装置１０１は、アクティブ領域１１１において第１主面１０３の表層部に形成された複数のｐ＋型のコンタクト領域１６４を含む。各コンタクト領域１６４は、平面視において互いに隣り合う２つのゲートトレンチ１４２の間の領域に形成されている。各コンタクト領域１６４は、各ソース領域１６３に対してゲートトレンチ１４２とは反対側の領域に形成されている。
　各コンタクト領域１６４は、各ソーストレンチ１５５の内壁に沿って形成されている。この形態では、複数のコンタクト領域１６４が、各ソーストレンチ１５５の内壁に沿って間隔を空けて形成されている。各コンタクト領域１６４は、各ゲートトレンチ１４２から間隔を空けて形成されている。
　各コンタクト領域１６４のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度よりも大きい。各コンタクト領域１６４のｐ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。各コンタクト領域１６４のｐ型不純物は、アルミニウム（Ａｌ）であってもよい。
　各コンタクト領域１６４は、各ソーストレンチ１５５の側壁および底壁を被覆している。各コンタクト領域１６４の底部は、各ソーストレンチ１５５の底壁に対して平行に形成されていてもよい。各コンタクト領域１６４は、より具体的には、第１表層領域１６４ａ、第２表層領域１６４ｂおよび内壁領域１６４ｃを一体的に含む。
　第１表層領域１６４ａは、ボディ領域１４１の表層部において、ソーストレンチ１５５の一方側の側壁を被覆している。第１表層領域１６４ａは、ボディ領域１４１およびソース領域１６３に電気的に接続されている。
　第１表層領域１６４ａは、ソース領域１６３の底部に対して第１主面１０３側の領域に位置している。第１表層領域１６４ａは、この形態では、第１主面１０３に対して平行に延びる底部を有している。第１表層領域１６４ａの底部は、この形態では、ボディ領域１４１の底部およびソース領域１６３の底部の間の領域に位置している。第１表層領域１６４ａの底部は、第１主面１０３およびボディ領域１４１の底部の間の領域に位置していてもよい。
　第１表層領域１６４ａは、この形態では、ソーストレンチ１５５から隣り合うゲートトレンチ１４２に向けて引き出されている。第１表層領域１６４ａは、ゲートトレンチ１４２およびソーストレンチ１５５の間の中間領域まで延びていてもよい。第１表層領域１６４ａは、ゲートトレンチ１４２からソーストレンチ１５５側に間隔を空けて形成されている。
　第２表層領域１６４ｂは、ボディ領域１４１の表層部において、ソーストレンチ１５５の他方側の側壁を被覆している。第２表層領域１６４ｂは、ボディ領域１４１およびソース領域１６３に電気的に接続されている。第２表層領域１６４ｂは、ソース領域１６３の底部に対して第１主面１０３側の領域に位置している。第２表層領域１６４ｂは、この形態では、第１主面１０３に対して平行に延びる底部を有している。
　第２表層領域１６４ｂの底部は、この形態では、ボディ領域１４１の底部およびソース領域１６３の底部の間の領域に位置している。第２表層領域１６４ｂの底部は、第１主面１０３およびボディ領域１４１の底部の間の領域に位置していてもよい。
　第２表層領域１６４ｂは、この形態では、ソーストレンチ１５５の他方側の側壁から隣り合うゲートトレンチ１４２に向けて引き出されている。第２表層領域１６４ｂは、ソーストレンチ１５５およびゲートトレンチ１４２の間の中間領域まで延びていてもよい。第２表層領域１６４ｂは、ゲートトレンチ１４２からソーストレンチ１５５側に間隔を空けて形成されている。
　内壁領域１６４ｃは、第１表層領域１６４ａおよび第２表層領域１６４ｂ（ソース領域１６３の底部）に対して第２主面１０４側の領域に位置している。内壁領域１６４ｃは、ＳｉＣ半導体層１０２においてソーストレンチ１５５の内壁に沿う領域に形成されている。内壁領域１６４ｃは、ソーストレンチ１５５の側壁を被覆している。
　内壁領域１６４ｃは、ソーストレンチ１５５の側壁および底壁を接続する角部を被覆している。内壁領域１６４ｃは、ソーストレンチ１５５の側壁から角部を介してソーストレンチ１５５の底壁を被覆している。コンタクト領域１６４の底部は、内壁領域１６４ｃによって形成されている。
　ＳｉＣ半導体装置１０１は、アクティブ領域１１１において第１主面１０３の表層部に形成された複数のディープウェル領域１６５を含む。各ディープウェル領域１６５は、ＳｉＣ半導体層１０２の耐圧を調整する耐圧調整領域（耐圧保持領域）とも称される。
　各ディープウェル領域１６５は、ＳｉＣエピタキシャル層１０７に形成されている。各ディープウェル領域１６５は、より具体的には、ＳｉＣエピタキシャル層１０７の高濃度領域１０８に形成されている。
　各ディープウェル領域１６５は、各コンタクト領域１６４を被覆するように、各ソーストレンチ１５５の内壁に沿って形成されている。各ディープウェル領域１６５は、各コンタクト領域１６４に電気的に接続されている。各ディープウェル領域１６５は、平面視において各ソーストレンチ１５５に沿って延びる帯状に形成されている。各ディープウェル領域１６５は、各ソーストレンチ１５５の側壁を被覆している。
　各ディープウェル領域１６５は、各ソーストレンチ１５５の側壁および底壁を接続する角部を被覆している。各ディープウェル領域１６５は、各ソーストレンチ１５５の側壁から角部を介して各ソーストレンチ１５５の底壁を被覆している。各ディープウェル領域１６５は、各ソーストレンチ１５５の側壁においてボディ領域１４１に連なっている。
　各ディープウェル領域１６５は、各ゲートトレンチ１４２の底壁に対して第２主面１０４側に位置する底部を有している。各ディープウェル領域１６５の底部は、各ソーストレンチ１５５の底壁に対して平行に形成されていてもよい。
　各ディープウェル領域１６５のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度とほぼ等しくてもよい。各ディープウェル領域１６５のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度を超えていてもよい。各ディープウェル領域１６５のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度未満であってもよい。
　各ディープウェル領域１６５のｐ型不純物濃度は、コンタクト領域１６４のｐ型不純物濃度以下であってもよい。各ディープウェル領域１６５のｐ型不純物濃度は、コンタクト領域１６４のｐ型不純物濃度未満であってもよい。各ディープウェル領域１６５のｐ型不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０１９ｃｍ－３以下であってもよい。
　各ディープウェル領域１６５は、ＳｉＣ半導体層１０２（ＳｉＣエピタキシャル層１０７の高濃度領域１０８）との間でｐｎ接合部を形成している。このｐｎ接合部からは、互いに隣り合う複数のゲートトレンチ１４２の間の領域に向けて空乏層が拡がる。この空乏層は、各ゲートトレンチ１４２の底壁に対して第２主面１０４側の領域に向けて拡がる。
　各ディープウェル領域１６５から拡がる空乏層は、各ゲートトレンチ１４２の底壁にオーバラップしてもよい。各ディープウェル領域１６５の底部から拡がる空乏層が、各ゲートトレンチ１４２の底壁にオーバラップしてもよい。
　図２０および図２２を参照して、ＳｉＣ半導体装置１０１は、アクティブ領域１１１の周縁部に形成されたｐ型の周縁ディープウェル領域１６６を含む。周縁ディープウェル領域１６６は、ＳｉＣエピタキシャル層１０７に形成されている。周縁ディープウェル領域１６６は、より具体的には、ＳｉＣエピタキシャル層１０７の高濃度領域１０８に形成されている。
　周縁ディープウェル領域１６６は、各ディープウェル領域１６５に電気的に接続されている。周縁ディープウェル領域１６６は、各ディープウェル領域１６５と同電位を成している。周縁ディープウェル領域１６６は、この形態では、各ディープウェル領域１６５と一体的に形成されている。
　周縁ディープウェル領域１６６は、より具体的には、アクティブ領域１１１の周縁部において、各ゲートトレンチ１４２のコンタクトトレンチ部１４４の内壁に沿う領域に形成されている。周縁ディープウェル領域１６６は、各ゲートトレンチ１４２のコンタクトトレンチ部１４４の側壁を被覆している。周縁ディープウェル領域１６６は、各コンタクトトレンチ部１４４の側壁および底壁を接続する角部を被覆している。
　周縁ディープウェル領域１６６は、各コンタクトトレンチ部１４４の側壁から角部を介して各コンタクトトレンチ部１４４の底壁を被覆している。各ディープウェル領域１６５は、各コンタクトトレンチ部１４４の側壁においてボディ領域１４１に連なっている。周縁ディープウェル領域１６６の底部は、各コンタクトトレンチ部１４４の底壁に対して第２主面１０４側に位置している。
　周縁ディープウェル領域１６６は、平面視においてゲート配線層１５０に重なっている。周縁ディープウェル領域１６６は、ゲート絶縁層１４８（第３領域１４８ｃ）を挟んでゲート配線層１５０に対向している。
　周縁ディープウェル領域１６６は、各コンタクトトレンチ部１４４から各アクティブトレンチ部１４３に引き出された引き出し部１６６ａを含む。引き出し部１６６ａは、ＳｉＣエピタキシャル層１０７の高濃度領域１０８に形成されている。引き出し部１６６ａは、各アクティブトレンチ部１４３の側壁に沿って延び、角部を通ってアクティブトレンチ部１４３の底壁を被覆している。
　引き出し部１６６ａは、各アクティブトレンチ部１４３の側壁を被覆している。引き出し部１６６ａは、各アクティブトレンチ部１４３の側壁および底壁を接続する角部を被覆している。引き出し部１６６ａは、各アクティブトレンチ部１４３の側壁から角部を介して各アクティブトレンチ部１４３の底壁を被覆している。引き出し部１６６ａは、各アクティブトレンチ部１４３の側壁においてボディ領域１４１に連なっている。引き出し部１６６ａの底部は、各アクティブトレンチ部１４３の底壁に対して第２主面１０４側に位置している。
　周縁ディープウェル領域１６６のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度とほぼ等しくてもよい。周縁ディープウェル領域１６６のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度を超えていてもよい。周縁ディープウェル領域１６６のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度未満であってもよい。
　周縁ディープウェル領域１６６のｐ型不純物濃度は、各ディープウェル領域１６５のｐ型不純物濃度とほぼ等しくてもよい。周縁ディープウェル領域１６６のｐ型不純物濃度は、各ディープウェル領域１６５のｐ型不純物濃度を超えていてもよい。周縁ディープウェル領域１６６のｐ型不純物濃度は、各ディープウェル領域１６５のｐ型不純物濃度未満であってもよい。
　周縁ディープウェル領域１６６のｐ型不純物濃度は、コンタクト領域１６４のｐ型不純物濃度以下であってもよい。周縁ディープウェル領域１６６のｐ型不純物濃度は、コンタクト領域１６４のｐ型不純物濃度未満であってもよい。周縁ディープウェル領域１６６のｐ型不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０１９ｃｍ－３以下であってもよい。
　ｐｎ接合ダイオードだけを備えるＳｉＣ半導体装置では、トレンチを備えていないという構造上、ＳｉＣ半導体層１０２内における電界集中の問題は少ない。各ディープウェル領域１６５（周縁ディープウェル領域１６６）は、トレンチゲート型のＭＩＳＦＥＴをｐｎ接合ダイオードの構造に近づける。これにより、トレンチゲート型のＭＩＳＦＥＴにおいて、ＳｉＣ半導体層１０２内における電界を緩和できる。したがって、互いに隣り合う複数のディープウェル領域１６５の間のピッチを狭めることは、電界集中を緩和する上で有効である。
　また、各ゲートトレンチ１４２の底壁に対して第２主面１０４側に底部を有する各ディープウェル領域１６５によれば、空乏層によって、各ゲートトレンチ１４２に対する電界集中を適切に緩和できる。複数のディープウェル領域１６５の底部および第２主面１０４の間の距離は、ほぼ一定であることが好ましい。
　これにより、複数のディープウェル領域１６５の底部および第２主面１０４の間の距離にバラツキが生じるのを抑制できる。よって、ＳｉＣ半導体層１０２の耐圧（たとえば破壊耐量）が、各ディープウェル領域１６５の形態によって制限を受けることを抑制できるから、耐圧の向上を適切に図ることができる。
　ソーストレンチ１５５を形成することにより、ソーストレンチ１５５の内壁に対してｐ型不純物を導入できる。これにより、ソーストレンチ１５５に対して各ディープウェル領域１６５をコンフォーマルに形成できるから、各ディープウェル領域１６５の深さにバラツキが生じるのを適切に抑制できる。また、各ソーストレンチ１５５を利用することにより、ＳｉＣ半導体層１０２の比較的深い領域に、各ディープウェル領域１６５を適切に形成できる。
　この形態では、互いに隣り合う複数のディープウェル領域１６５の間の領域に、ＳｉＣエピタキシャル層１０７の高濃度領域１０８が介在している。これにより、互いに隣り合う複数のディープウェル領域１６５の間の領域において、ＪＦＥＴ（Junction Field Effect Transistor）抵抗を低減できる。
　さらに、この形態では、各ディープウェル領域１６５の底部がＳｉＣエピタキシャル層１０７の高濃度領域１０８内に位置している。これにより、各ディープウェル領域１６５の底部から第１主面１０３に対して平行な横方向に電流経路を拡張できる。これにより、電流拡がり抵抗を低減できる。ＳｉＣエピタキシャル層１０７の低濃度領域１０９は、このような構造において、ＳｉＣ半導体層１０２の耐圧を高める。
　図２３を参照して、ＳｉＣ半導体装置１０１は、ゲート電極層１４９の上に形成された低抵抗電極層１６７を含む。低抵抗電極層１６７は、各ゲートトレンチ１４２内において、ゲート電極層１４９の上端部を被覆している。低抵抗電極層１６７は、ゲート電極層１４９のシート抵抗未満のシート抵抗を有する導電材料を含む。低抵抗電極層１６７のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。
　低抵抗電極層１６７は、膜状に形成されている。低抵抗電極層１６７は、ゲート電極層１４９の上端部に接する接続部１６７ａおよびその反対の非接続部１６７ｂを有している。低抵抗電極層１６７の接続部１６７ａおよび非接続部１６７ｂは、ゲート電極層１４９の上端部に沿う湾曲状に形成されていてもよい。低抵抗電極層１６７の接続部１６７ａおよび非接続部１６７ｂは、種々の形態を採り得る。
　接続部１６７ａの全体が第１主面１０３よりも上方に位置していてもよい。接続部１６７ａの全体が第１主面１０３よりも下方に位置していてもよい。接続部１６７ａは、第１主面１０３よりも上方に位置する部分を含んでいてもよい。接続部１６７ａは、第１主面１０３よりも下方に位置する部分を含んでいてもよい。たとえば、接続部１６７ａの中央部が第１主面１０３よりも下方に位置し、接続部１６７ａの周縁部が第１主面１０３よりも上方に位置していてもよい。
　非接続部１６７ｂの全体が第１主面１０３よりも上方に位置していてもよい。非接続部１６７ｂの全体が第１主面１０３よりも下方に位置していてもよい。非接続部１６７ｂは、第１主面１０３よりも上方に位置する部分を含んでいてもよい。非接続部１６７ｂは、第１主面１０３よりも下方に位置する部分を含んでいてもよい。たとえば、非接続部１６７ｂの中央部が第１主面１０３よりも下方に位置し、非接続部１６７ｂの周縁部が第１主面１０３よりも上方に位置していてもよい。
　低抵抗電極層１６７は、ゲート絶縁層１４８に接する縁部１６７ｃを有している。縁部１６７ｃは、ゲート絶縁層１４８において第１領域１４８ａおよび第２領域１４８ｂを接続する角部に接している。縁部１６７ｃは、ゲート絶縁層１４８の第３領域１４８ｃに接している。縁部１６７ｃは、より具体的には、ゲート絶縁層１４８の膨出部１４８ｄに接している。
　縁部１６７ｃは、ソース領域１６３の底部に対して第１主面１０３側の領域に形成されている。縁部１６７ｃは、ボディ領域１４１およびソース領域１６３の間の境界領域よりも第１主面１０３側の領域に形成されている。したがって、縁部１６７ｃは、ゲート絶縁層１４８を挟んでソース領域１６３に対向している。縁部１６７ｃは、ゲート絶縁層１４８を挟んでボディ領域１４１とは対向していない。
　これにより、ゲート絶縁層１４８における低抵抗電極層１６７およびボディ領域１４１の間の領域において電流パスが形成されることを抑制できる。電流パスは、ゲート絶縁層１４８に対する低抵抗電極層１６７の電極材料の不所望な拡散によって形成され得る。特に、縁部１６７ｃを、比較的厚いゲート絶縁層１４８の第３領域１４８ｃ（ゲート絶縁層１４８の角部）に接続させる設計は、電流パスが形成されるリスクを低減する上で有効である。
　法線方向Ｚに関して、低抵抗電極層１６７の厚さＴｒは、ゲート電極層１４９の厚さＴＧ以下（Ｔｒ≦ＴＧ）である。低抵抗電極層１６７の厚さＴｒは、ゲート電極層１４９の厚さＴＧ未満（Ｔｒ＜ＴＧ）であることが好ましい。低抵抗電極層１６７の厚さＴｒは、より具体的には、ゲート電極層１４９の厚さＴＧの半分以下（Ｔｒ≦ＴＧ／２）であることが好ましい。
　ゲート電極層１４９の厚さＴＧに対する低抵抗電極層１６７の厚さＴｒの比Ｔｒ／ＴＧは、０．０１以上１以下である。ゲート電極層１４９の厚さＴＧは、０．５μｍ以上３μｍ以下であってもよい。低抵抗電極層１６７の厚さＴｒは、０．０１μｍ以上３μｍ以下であってもよい。
　各ゲートトレンチ１４２内に供給された電流は、比較的低いシート抵抗を有する低抵抗電極層１６７を流れ、ゲート電極層１４９の全体に伝達される。これにより、ゲート電極層１４９の全体（アクティブ領域１１１の全域）を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。
　特に、ミリメートルオーダの長さ（１ｍｍ以上の長さ）を有するゲートトレンチ１４２の場合には、電流の伝達に時間を要するが、低抵抗電極層１６７によればスイッチング応答の遅延を適切に抑制できる。つまり、低抵抗電極層１６７は、各ゲートトレンチ１４２内に電流を拡散する電流拡散電極層として形成されている。
　また、セル構造の微細化が進むと、ゲート電極層１４９の幅、深さ、断面積等が小さくなるため、各ゲートトレンチ１４２内における電気抵抗の増加に起因するスイッチング応答の遅延が懸念される。この点、低抵抗電極層１６７によれば、ゲート電極層１４９の全体を速やかにオフ状態からオン状態に移行させることができるから、微細化に起因するスイッチング応答の遅延を適切に抑制できる。
　図２２を参照して、低抵抗電極層１６７は、この形態では、ゲート配線層１５０の上端部も被覆している。低抵抗電極層１６７においてゲート配線層１５０の上端部を被覆する部分は、低抵抗電極層１６７においてゲート電極層１４９の上端部を被覆する部分と一体的に形成されている。これにより、低抵抗電極層１６７は、ゲート電極層１４９の全域およびゲート配線層１５０の全域を被覆している。
　したがって、ゲートパッド１１６およびゲートフィンガー１１７，１１８からゲート配線層１５０に供給される電流は、比較的低いシート抵抗を有する低抵抗電極層１６７を介してゲート電極層１４９およびゲート配線層１５０の全体に伝達される。
　これにより、ゲート配線層１５０を介してゲート電極層１４９の全体（アクティブ領域１１１の全域）を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。特に、ミリメートルオーダの長さを有するゲートトレンチ１４２の場合には、ゲート配線層１５０の上端部を被覆する低抵抗電極層１６７によってスイッチング応答の遅延を適切に抑制できる。
　低抵抗電極層１６７は、ポリサイド層を含む。ポリサイド層は、ゲート電極層１４９の表層部を形成する部分が金属材料によってシリサイド化されることによって形成されている。ポリサイド層は、より具体的には、ゲート電極層１４９（ｐ型ポリシリコン）に添加されたｐ型不純物を含むｐ型ポリサイド層からなる。ポリサイド層は、１０μΩ・ｃｍ以上１１０μΩ・ｃｍ以下の比抵抗を有していることが好ましい。
　ゲート電極層１４９および低抵抗電極層１６７が埋め込まれたゲートトレンチ１４２内のシート抵抗は、ゲート電極層１４９単体のシート抵抗以下である。ゲートトレンチ１４２内のシート抵抗は、ｎ型不純物が添加されたｎ型ポリシリコンのシート抵抗以下であることが好ましい。
　ゲートトレンチ１４２内のシート抵抗は、低抵抗電極層１６７のシート抵抗に近似される。つまり、ゲートトレンチ１４２内のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。ゲートトレンチ１４２内のシート抵抗は、１０Ω／□未満であることが好ましい。
　低抵抗電極層１６７は、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２およびＷＳｉ２のうちの少なくとも１種を含んでいてもよい。とりわけ、これらの種のうちのＮｉＳｉ、ＣｏＳｉ２およびＴｉＳｉ２は、比抵抗の値および温度依存性が比較的小さいことから、低抵抗電極層１６７を形成するポリサイド層として適している。
　ＳｉＣ半導体装置１０１は、第１主面１０３において各ソーストレンチ１５５に連通するようにソース電極層１５７の上端部に沿う領域に形成されたソースサブトレンチ１６８を含む。ソースサブトレンチ１６８は、各ソーストレンチ１５５の側壁の一部を形成している。
　ソースサブトレンチ１６８は、この形態では、平面視においてソース電極層１５７の上端部を取り囲む無端状（この形態では四角環状）に形成されている。ソースサブトレンチ１６８は、ソース電極層１５７の上端部を縁取っている。
　ソースサブトレンチ１６８は、ソース絶縁層１５６の一部を掘り下げることによって形成されている。ソースサブトレンチ１６８は、より具体的には、第１主面１０３からソース絶縁層１５６の上端部およびソース電極層１５７の上端部を掘り下げることによって形成されている。
　ソース電極層１５７の上端部は、ソース電極層１５７の下端部に対して内側に括れた形状を有している。ソース電極層１５７の下端部は、ソース電極層１５７において各ソーストレンチ１５５の底壁側に位置する部分である。ソース電極層１５７の上端部の第１方向幅は、ソース電極層１５７の下端部の第１方向幅未満であってもよい。
　ソースサブトレンチ１６８は、断面視において底面積が開口面積よりも小さい先細り形状に形成されている。ソースサブトレンチ１６８の底壁は、第２主面１０４に向かう湾曲状に形成されていてもよい。
　ソースサブトレンチ１６８の内壁は、ソース領域１６３、コンタクト領域１６４、ソース絶縁層１５６およびソース電極層１５７を露出させている。ソースサブトレンチ１６８の内壁は、コンタクト領域１６４の第１表層領域１６４ａおよび第２表層領域１６４ｂを露出させている。ソースサブトレンチ１６８の底壁は、少なくともソース絶縁層１５６の第１領域１５６ａを露出させている。ソース絶縁層１５６において第１領域１５６ａの上端部は、第１主面１０３よりも下方に位置している。
　各ソーストレンチ１５５の開口エッジ部１６９は、第１主面１０３から各ソーストレンチ１５５の内方に向かって下り傾斜した傾斜部１７０を含む。各ソーストレンチ１５５の開口エッジ部１６９は、第１主面１０３および各ソーストレンチ１５５の側壁を接続する角部である。各ソーストレンチ１５５の傾斜部１７０は、ソースサブトレンチ１６８によって形成されている。
　傾斜部１７０は、この形態では、ＳｉＣ半導体層１０２側に向けて窪んだ湾曲状に形成されている。傾斜部１７０は、ソースサブトレンチ１６８側に向けて突出した湾曲状に形成されていてもよい。傾斜部１７０は、各ソーストレンチ１５５の開口エッジ部１６９に対する電界集中を緩和する。
　図２４および図２５を参照して、アクティブ領域１１１は、第１主面１０３の一部を形成するアクティブ主面１７１を有している。外側領域１１２は、第１主面１０３の一部を形成する外側主面１７２を有している。外側主面１７２は、この形態では、ＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄに接続されている。
　アクティブ主面１７１および外側主面１７２は、ＳｉＣ単結晶のｃ面にそれぞれ面している。また、アクティブ主面１７１および外側主面１７２は、ＳｉＣ単結晶のｃ面に対して［１１－２０］方向に傾斜したオフ角θをそれぞれ有している。
　外側主面１７２は、アクティブ主面１７１に対して第２主面１０４側に位置している。外側領域１１２は、この形態では、第１主面１０３を第２主面１０４側に掘り下げることによって形成されている。したがって、外側主面１７２は、アクティブ主面１７１に対して第２主面１０４側に窪んだ領域に形成されている。
　外側主面１７２は、各ゲートトレンチ１４２の底壁に対して第２主面１０４側に位置していてもよい。外側主面１７２は、各ソーストレンチ１５５の底壁とほぼ等しい深さ位置に形成されていてもよい。外側主面１７２は、各ソーストレンチ１５５の底壁とほぼ同一平面上に位置していてもよい。
　外側主面１７２および第２主面１０４の間の距離は、各ソーストレンチ１５５の底壁および第２主面１０４の間の距離とほぼ等しくてもよい。外側主面１７２は、各ソーストレンチ１５５の底壁に対して第２主面１０４側に位置していてもよい。外側主面１７２は、各ソーストレンチ１５５の底壁に対して、０μｍ以上１μｍ以下の範囲で第２主面１０４側に位置していてもよい。
　外側主面１７２は、ＳｉＣエピタキシャル層１０７を露出させている。外側主面１７２は、より具体的には、ＳｉＣエピタキシャル層１０７の高濃度領域１０８を露出させている。これにより、外側主面１７２は、高濃度領域１０８を挟んで低濃度領域１０９と対向している。
　アクティブ領域１１１は、この形態では、外側領域１１２によって台地状に区画されている。つまり、アクティブ領域１１１は、外側領域１１２よりも上方に向かって突出した台地状のアクティブ台地１７３として形成されている。
　アクティブ台地１７３は、アクティブ主面１７１および外側主面１７２を接続するアクティブ側壁１７４を含む。アクティブ側壁１７４は、アクティブ領域１１１および外側領域１１２の間の境界領域を区画している。第１主面１０３は、アクティブ主面１７１、外側主面１７２およびアクティブ側壁１７４によって形成されている。
　アクティブ側壁１７４は、この形態では、アクティブ主面１７１（外側主面１７２）の法線方向Ｚに沿って延びている。アクティブ側壁１７４は、ＳｉＣ単結晶のｍ面およびａ面によって形成されている。
　アクティブ側壁１７４は、アクティブ主面１７１から外側主面１７２に向かって下り傾斜した傾斜面を有していてもよい。アクティブ側壁１７４の傾斜角度は、ＳｉＣ半導体層１０２内においてアクティブ側壁１７４がアクティブ主面１７１との間で形成する角度である。
　この場合、アクティブ側壁１７４の傾斜角度は、９０°を超えて１３５°以下であってもよい。アクティブ側壁１７４の傾斜角度は、９０°を超えて９５°以下、９５°以上１００°以下、１００°以上１１０°以下、１１０°以上１２０°以下、または、１２０°以上１３５°以下であってもよい。アクティブ側壁１７４の傾斜角度は、９０°を超えて９５°以下であることが好ましい。
　アクティブ側壁１７４は、ＳｉＣエピタキシャル層１０７を露出させている。アクティブ側壁１７４は、より具体的には、高濃度領域１０８を露出させている。アクティブ側壁１７４は、アクティブ主面１７１側の領域において少なくともボディ領域１４１を露出させている。図２４および図２５では、アクティブ側壁１７４が、ボディ領域１４１およびソース領域１６３を露出させている形態例が示されている。
　ＳｉＣ半導体装置１０１は、外側主面１７２の表層部に形成されたｐ＋型のダイオード領域１８１（不純物領域）を含む。また、ＳｉＣ半導体装置１０１は、外側主面１７２の表層部に形成されたｐ型の外側ディープウェル領域１８２を含む。また、ＳｉＣ半導体装置１０１は、外側主面１７２の表層部に形成されたｐ型のフィールドリミット構造１８３を含む。
　ダイオード領域１８１は、外側領域１１２においてアクティブ側壁１７４および側面１０５Ａ～１０５Ｄの間の領域に形成されている。ダイオード領域１８１は、アクティブ側壁１７４および側面１０５Ａ～１０５Ｄから間隔を空けて形成されている。
　ダイオード領域１８１は、平面視においてアクティブ領域１１１に沿って帯状に延びている。ダイオード領域１８１は、この形態では、平面視においてアクティブ領域１１１を取り囲む無端状（この形態では四角環状）に形成されている。ダイオード領域１８１は、平面視においてソース引き回し配線１２３と重なっている。ダイオード領域１８１は、ソース引き回し配線１２３に電気的に接続されている。ダイオード領域１８１は、アバランシェ電流吸収構造の一部を形成している。
　ダイオード領域１８１は、ＳｉＣ半導体層１０２との間でｐｎ接合部を形成する。ダイオード領域１８１は、より具体的には、ＳｉＣエピタキシャル層１０７内に位置している。したがって、ダイオード領域１８１は、ＳｉＣエピタキシャル層１０７との間でｐｎ接合部を形成する。
　ダイオード領域１８１は、さらに具体的には、高濃度領域１０８内に位置している。したがって、ダイオード領域１８１は、高濃度領域１０８との間でｐｎ接合部を形成する。これにより、ダイオード領域１８１をアノードとし、ＳｉＣ半導体層１０２をカソードとするｐｎ接合ダイオードＤｐｎが形成されている。
　ダイオード領域１８１の全体は、各ゲートトレンチ１４２の底壁に対して第２主面１０４側に位置している。ダイオード領域１８１の底部は、各ソーストレンチ１５５の底壁に対して第２主面１０４側に位置している。ダイオード領域１８１の底部は、コンタクト領域１６４の底部とほぼ等しい深さ位置に形成されていてもよい。ダイオード領域１８１の底部は、コンタクト領域１６４の底部とほぼ同一平面上に位置していてもよい。
　ダイオード領域１８１のｐ型不純物濃度は、コンタクト領域１６４のｐ型不純物濃度とほぼ等しい。ダイオード領域１８１のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度よりも大きい。ダイオード領域１８１のｐ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。
　外側ディープウェル領域１８２は、平面視においてアクティブ側壁１７４およびダイオード領域１８１の間の領域に形成されている。外側ディープウェル領域１８２は、この形態では、アクティブ側壁１７４からダイオード領域１８１側に間隔を空けて形成されている。外側ディープウェル領域１８２は、ＳｉＣ半導体層１０２の耐圧を調整する耐圧調整領域（耐圧保持領域）とも称される。
　外側ディープウェル領域１８２は、平面視においてアクティブ領域１１１に沿って帯状に延びている。外側ディープウェル領域１８２は、この形態では、平面視においてアクティブ領域１１１を取り囲む無端状（この形態では四角環状）に形成されている。外側ディープウェル領域１８２は、ダイオード領域１８１を介してソース引き回し配線１２３に電気的に接続されている。外側ディープウェル領域１８２は、ｐｎ接合ダイオードＤｐｎの一部を形成していてもよい。外側ディープウェル領域１８２は、アバランシェ電流吸収構造の一部を形成していてもよい。
　外側ディープウェル領域１８２の全体は、各ゲートトレンチ１４２の底壁に対して第２主面１０４側に位置している。外側ディープウェル領域１８２の底部は、各ソーストレンチ１５５の底壁に対して第２主面１０４側に位置している。外側ディープウェル領域１８２の底部は、ダイオード領域１８１の底部に対して第２主面１０４側に位置している。
　外側ディープウェル領域１８２の底部は、各ディープウェル領域１６５の底部とほぼ等しい深さ位置に形成されていてもよい。外側ディープウェル領域１８２の底部は、各ディープウェル領域１６５の底部とほぼ同一平面上に位置していてもよい。外側ディープウェル領域１８２の底部および外側主面１７２の間の距離は、各ディープウェル領域１６５の底部および各ソーストレンチ１５５の底壁の間の距離とほぼ等しくてもよい。
　外側ディープウェル領域１８２の底部および第２主面１０４の間の距離は、各ディープウェル領域１６５の底部および第２主面１０４の間の距離とほぼ等しくてもよい。これにより、外側ディープウェル領域１８２の底部および第２主面１０４の間の距離と、各ディープウェル領域１６５の底部および第２主面１０４の間の距離との間で、バラツキが生じるのを抑制できる。
　よって、ＳｉＣ半導体層１０２の耐圧（たとえば破壊耐量）が、外側ディープウェル領域１８２の形態および各ディープウェル領域１６５の形態によって制限を受けることを抑制できるから、耐圧の向上を適切に図ることができる。
　外側ディープウェル領域１８２の底部は、各ディープウェル領域１６５の底部に対して第２主面１０４側に位置していてもよい。外側ディープウェル領域１８２の底部は、各ディープウェル領域１６５の底部に対して、０μｍ以上１μｍ以下の範囲で、第２主面１０４側に位置していてもよい。
　外側ディープウェル領域１８２の内周縁は、アクティブ領域１１１および外側領域１１２の境界領域近傍まで延びていてもよい。外側ディープウェル領域１８２は、アクティブ領域１１１および外側領域１１２の境界領域を横切っていてもよい。外側ディープウェル領域１８２の内周縁は、アクティブ側壁１７４および外側主面１７２を接続する角部を被覆していてもよい。外側ディープウェル領域１８２の内周縁は、さらに、アクティブ側壁１７４に沿って延び、ボディ領域１４１に接続されていてもよい。
　外側ディープウェル領域１８２の外周縁は、この形態では、第２主面１０４側からダイオード領域１８１を被覆している。外側ディープウェル領域１８２は、平面視においてソース引き回し配線１２３と重なっていてもよい。外側ディープウェル領域１８２の外周縁は、ダイオード領域１８１からアクティブ側壁１７４側に間隔を空けて形成されていてもよい。
　外側ディープウェル領域１８２のｐ型不純物濃度は、ダイオード領域１８１のｐ型不純物濃度以下であってもよい。外側ディープウェル領域１８２のｐ型不純物濃度は、ダイオード領域１８１のｐ型不純物濃度未満であってもよい。
　外側ディープウェル領域１８２のｐ型不純物濃度は、各ディープウェル領域１６５のｐ型不純物濃度とほぼ等しくてもよい。外側ディープウェル領域１８２のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度とほぼ等しくてもよい。
　外側ディープウェル領域１８２のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度を超えていてもよい。外側ディープウェル領域１８２のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度未満であってもよい。
　外側ディープウェル領域１８２のｐ型不純物濃度は、コンタクト領域１６４のｐ型不純物濃度以下であってもよい。外側ディープウェル領域１８２のｐ型不純物濃度は、コンタクト領域１６４のｐ型不純物濃度未満であってもよい。外側ディープウェル領域１８２のｐ型不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０１９ｃｍ－３以下であってもよい。
　フィールドリミット構造１８３は、平面視においてダイオード領域１８１および側面１０５Ａ～１０５Ｄの間の領域に形成されている。フィールドリミット構造１８３は、この形態では、側面１０５Ａ～１０５Ｄからダイオード領域１８１側に間隔を空けて形成されている。
　フィールドリミット構造１８３は、１個または複数（たとえば２個以上２０個以下）のフィールドリミット領域１８４を含む。フィールドリミット構造１８３は、この形態では、複数（５個）のフィールドリミット領域１８４Ａ，１８４Ｂ，１８４Ｃ，１８４Ｄ，１８４Ｅを有するフィールドリミット領域群を含む。フィールドリミット領域１８４Ａ～１８４Ｅは、ダイオード領域１８１から離れる方向に沿って間隔を空けてこの順に形成されている。
　フィールドリミット領域１８４Ａ～１８４Ｅは、それぞれ、平面視においてアクティブ領域１１１の周縁に沿って帯状に延びている。フィールドリミット領域１８４Ａ～１８４Ｅは、より具体的には、平面視においてアクティブ領域１１１を取り囲む無端状（この形態では四角環状）にそれぞれ形成されている。フィールドリミット領域１８４Ａ～１８４Ｅは、それぞれ、ＦＬＲ（Field Limiting Ring）領域とも称される。
　フィールドリミット領域１８４Ａ～１８４Ｅの底部は、この形態では、ダイオード領域１８１の底部に対して第２主面１０４側に位置している。フィールドリミット領域１８４Ａ～１８４Ｅのうち最内側のフィールドリミット領域１８４Ａは、この形態では、第２主面１０４側からダイオード領域１８１を被覆している。フィールドリミット領域１８４Ａは、平面視において前述のソース引き回し配線１２３と重なっていてもよい。
　フィールドリミット領域１８４Ａは、ダイオード領域１８１を介してソース引き回し配線１２３に電気的に接続されている。フィールドリミット領域１８４Ａは、ｐｎ接合ダイオードＤｐｎの一部を形成していてもよい。フィールドリミット領域１８４Ａは、アバランシェ電流吸収構造の一部を形成していてもよい。
　フィールドリミット領域１８４Ａ～１８４Ｅの全体は、各ゲートトレンチ１４２の底壁に対して第２主面１０４側に位置している。フィールドリミット領域１８４Ａ～１８４Ｅの底部は、各ソーストレンチ１５５の底壁に対して第２主面１０４側に位置している。
　フィールドリミット領域１８４Ａ～１８４Ｅは、各ディープウェル領域１６５（外側ディープウェル領域１８２）とほぼ等しい深さ位置に形成されていてもよい。フィールドリミット領域１８４Ａ～１８４Ｅの底部は、各ディープウェル領域１６５（外側ディープウェル領域１８２）の底部とほぼ同一平面上に位置していてもよい。
　フィールドリミット領域１８４Ａ～１８４Ｅの底部は、各ディープウェル領域１６５（外側ディープウェル領域１８２）の底部に対して外側主面１７２側に位置していてもよい。フィールドリミット領域１８４Ａ～１８４Ｅの底部は、各ディープウェル領域１６５（外側ディープウェル領域１８２）の底部に対して第２主面１０４側に位置していてもよい。
　互いに隣り合うフィールドリミット領域１８４Ａ～１８４Ｅの間の幅は、互いに異なっていてもよい。互いに隣り合うフィールドリミット領域１８４Ａ～１８４Ｅの間の幅は、アクティブ領域１１１から離れる方向に大きくなっていてもよい。互いに隣り合うフィールドリミット領域１８４Ａ～１８４Ｅの間の幅は、アクティブ領域１１１から離れる方向に小さくなっていてもよい。
　フィールドリミット領域１８４Ａ～１８４Ｅの深さは、互いに異なっていてもよい。フィールドリミット領域１８４Ａ～１８４Ｅの深さは、アクティブ領域１１１から離れる方向に小さくなっていてもよい。フィールドリミット領域１８４Ａ～１８４Ｅの深さは、アクティブ領域１１１から離れる方向に大きくなっていてもよい。
　フィールドリミット領域１８４Ａ～１８４Ｅのｐ型不純物濃度は、ダイオード領域１８１のｐ型不純物濃度以下であってもよい。フィールドリミット領域１８４Ａ～１８４Ｅのｐ型不純物濃度は、ダイオード領域１８１のｐ型不純物濃度よりも小さくてもよい。
　フィールドリミット領域１８４Ａ～１８４Ｅのｐ型不純物濃度は、外側ディープウェル領域１８２のｐ型不純物濃度以下であってもよい。フィールドリミット領域１８４Ａ～１８４Ｅのｐ型不純物濃度は、外側ディープウェル領域１８２のｐ型不純物濃度よりも小さくてもよい。
　フィールドリミット領域１８４Ａ～１８４Ｅのｐ型不純物濃度は、外側ディープウェル領域１８２のｐ型不純物濃度以上であってもよい。フィールドリミット領域１８４Ａ～１８４Ｅのｐ型不純物濃度は、外側ディープウェル領域１８２のｐ型不純物濃度よりも大きくてもよい。
　フィールドリミット領域１８４Ａ～１８４Ｅのｐ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。ダイオード領域１８１のｐ型不純物濃度＞外側ディープウェル領域１８２のｐ型不純物濃度＞フィールドリミット領域１８４Ａ～１８４Ｅのｐ型不純物濃度であることが好ましい。
　フィールドリミット構造１８３は、外側領域１１２において電界集中を緩和する。フィールドリミット領域１８４の個数、幅、深さ、ｐ型不純物濃度等は、緩和すべき電界に応じて種々の値を取り得る。
　この形態では、フィールドリミット構造１８３が、平面視においてダイオード領域１８１および側面１０５Ａ～１０５Ｄの間の領域に形成された１つまたは複数のフィールドリミット領域１８４を含む例について説明した。
　しかし、フィールドリミット構造１８３は、ダイオード領域１８１および側面１０５Ａ～１０５Ｄの間の領域に代えて、平面視においてアクティブ側壁１７４およびダイオード領域１８１の間の領域に形成された１つまたは複数のフィールドリミット領域１８４を含んでいてもよい。
　また、フィールドリミット構造１８３は、平面視においてダイオード領域１８１および側面１０５Ａ～１０５Ｄの間の領域に形成された１つまたは複数のフィールドリミット領域１８４、および、平面視においてアクティブ側壁１７４およびダイオード領域１８１の間の領域に形成された１つまたは複数のフィールドリミット領域１８４を含んでいてもよい。
　ＳｉＣ半導体装置１０１は、外側領域１１２において第１主面１０３の上に形成された外側絶縁層１９１を含む。外側絶縁層１９１は、主面絶縁層１１３の一部を形成している。外側絶縁層１９１は、主面絶縁層１１３の絶縁側面１１４Ａ～１１４Ｄの一部を形成している。
　外側絶縁層１９１は、外側領域１１２においてダイオード領域１８１、外側ディープウェル領域１８２およびフィールドリミット構造１８３を選択的に被覆している。外側絶縁層１９１は、アクティブ側壁１７４および外側主面１７２に沿って膜状に形成されている。外側絶縁層１９１は、アクティブ主面１７１の上においてゲート絶縁層１４８に連なっている。外側絶縁層１９１は、より具体的には、ゲート絶縁層１４８の第３領域１４８ｃに連なっている。
　外側絶縁層１９１は、酸化シリコンを含んでいてもよい。外側絶縁層１９１は、窒化シリコン等の他の絶縁膜を含んでいてもよい。外側絶縁層１９１は、この形態では、ゲート絶縁層１４８と同一の絶縁材料種によって形成されている。
　外側絶縁層１９１は、第１領域１９１ａおよび第２領域１９１ｂを含む。外側絶縁層１９１の第１領域１９１ａは、アクティブ側壁１７４を被覆している。外側絶縁層１９１の第２領域１９１ｂは、外側主面１７２を被覆している。
　外側絶縁層１９１の第２領域１９１ｂの厚さは、外側絶縁層１９１の第１領域１９１ａの厚さ以下であってもよい。外側絶縁層１９１の第２領域１９１ｂの厚さは、外側絶縁層１９１の第１領域１９１ａの厚さ未満であってもよい。
　外側絶縁層１９１の第１領域１９１ａの厚さは、ゲート絶縁層１４８の第１領域１９１ａの厚さとほぼ等しくてもよい。外側絶縁層１９１の第２領域１９１ｂの厚さは、ゲート絶縁層１４８の第３領域１４８ｃの厚さとほぼ等しくてもよい。むろん、一様な厚さを有する外側絶縁層１９１が形成されていてもよい。
　図２４および図２５を参照して、ＳｉＣ半導体装置１０１は、アクティブ側壁１７４を被覆するサイドウォール構造１９２をさらに含む。サイドウォール構造１９２は、アクティブ台地１７３を外側領域１１２側から保護し、補強する。
　また、サイドウォール構造１９２は、アクティブ主面１７１および外側主面１７２の間に形成された段差を緩和する段差緩和構造を形成する。アクティブ領域１１１および外側領域１１２の間の境界領域を被覆する上層構造（被覆層）が形成される場合、上層構造は、サイドウォール構造１９２を被覆する。サイドウォール構造１９２は、上層構造の平坦性を高める。
　サイドウォール構造１９２は、アクティブ主面１７１から外側主面１７２に向かって下り傾斜した傾斜部１９３を有していてもよい。傾斜部１９３によって、段差を適切に緩和できる。傾斜部１９３は、ＳｉＣ半導体層１０２側に向かって窪んだ湾曲状に形成されていてもよい。傾斜部１９３は、ＳｉＣ半導体層１０２から離れる方向に突出した湾曲状に形成されていてもよい。
　傾斜部１９３は、アクティブ主面１７１側から外側主面１７２側に向けて平面的に延びていてもよい。傾斜部１９３は、アクティブ主面１７１側から外側主面１７２側に向けて直線状に延びていてもよい。
　傾斜部１９３は、アクティブ主面１７１から外側主面１７２に向かう下り階段状に形成されていてもよい。つまり、傾斜部１９３は、ＳｉＣ半導体層１０２側に向かって窪んだ１つまたは複数の段部を有していてもよい。複数の段部は、傾斜部１９３の表面積を増加させ、上層構造に対する密着力を高める。
　傾斜部１９３は、ＳｉＣ半導体層１０２から離れる方向に隆起した複数の隆起部を含んでいてもよい。複数の隆起部は、傾斜部１９３の表面積を増加させ、上層構造に対する密着力を高める。傾斜部１９３は、ＳｉＣ半導体層１０２側に向かって窪んだ複数の窪みを含んでいてもよい。複数の窪みは、傾斜部１９３の表面積を増加させ、上層構造に対する密着力を高める。
　サイドウォール構造１９２は、アクティブ主面１７１に対して自己整合的に形成されている。サイドウォール構造１９２は、より具体的には、アクティブ側壁１７４に沿って形成されている。サイドウォール構造１９２は、この形態では、平面視においてアクティブ領域１１１を取り囲む無端状（この形態では四角環状）に形成されている。
　サイドウォール構造１９２は、ｐ型不純物が添加されたｐ型ポリシリコンを含むことが好ましい。この場合、ゲート電極層１４９やソース電極層１５７と同時に、サイドウォール構造１９２を形成できる。
　サイドウォール構造１９２のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度以上である。サイドウォール構造１９２のｐ型不純物濃度は、より具体的には、ボディ領域１４１のｐ型不純物濃度よりも大きい。サイドウォール構造１９２のｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）およびガリウム（Ｇａ）のうちの少なくとも１種を含んでいてもよい。
　サイドウォール構造１９２のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３以下であってもよい。サイドウォール構造１９２のシート抵抗は、１０Ω／□以上５００Ω／□以下（この形態では２００Ω／□程度）であってもよい。サイドウォール構造１９２のｐ型不純物濃度は、ゲート電極層１４９のｐ型不純物濃度とほぼ等しくてもよい。サイドウォール構造１９２のシート抵抗は、ゲート電極層１４９のシート抵抗とほぼ等しくてもよい。
　サイドウォール構造１９２は、ｐ型ポリシリコンに代えてまたはこれに加えて、ｎ型ポリシリコンを含んでいてもよい。サイドウォール構造１９２は、ｐ型ポリシリコンに代えてまたはこれに加えて、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。サイドウォール構造１９２は、絶縁材料を含んでいてもよい。この場合、サイドウォール構造１９２によって外側領域１１２に対するアクティブ領域１１１の絶縁性を高めることができる。
　図２１～図２５を参照して、ＳｉＣ半導体装置１０１は、第１主面１０３の上に形成された層間絶縁層２０１を含む。層間絶縁層２０１は、主面絶縁層１１３の一部を形成している。層間絶縁層２０１は、主面絶縁層１１３の絶縁側面１１４Ａ～１１４Ｄの一部を形成している。つまり、主面絶縁層１１３は、ゲート絶縁層１４８（外側絶縁層１９１）および層間絶縁層２０１を含む積層構造を有している。
　層間絶縁層２０１は、アクティブ領域１１１および外側領域１１２を選択的に被覆している。層間絶縁層２０１は、より具体的には、ゲート絶縁層１４８の第３領域１４８ｃおよび外側絶縁層１９１を選択的に被覆している。
　層間絶縁層２０１は、アクティブ主面１７１および外側主面１７２に沿って膜状に形成されている。層間絶縁層２０１は、アクティブ領域１１１においてトレンチゲート構造１６１、ゲート配線層１５０およびトレンチソース構造１６２を選択的に被覆している。層間絶縁層２０１は、外側領域１１２においてダイオード領域１８１、外側ディープウェル領域１８２およびフィールドリミット構造１８３を選択的に被覆している。
　層間絶縁層２０１は、アクティブ領域１１１および外側領域１１２の間の境界領域において、サイドウォール構造１９２の外面（傾斜部１９３）に沿って形成されている。層間絶縁層２０１は、サイドウォール構造１９２を被覆する上層構造の一部を形成している。
　層間絶縁層２０１は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層２０１は、酸化シリコンの一例としてのＰＳＧ（Phosphor Silicate Glass）および／またはＢＰＳＧ（Boron Phosphor Silicate Glass）を含んでいてもよい。層間絶縁層２０１は、第１主面１０３側からこの順に積層されたＰＳＧ層およびＢＰＳＧ層を含む積層構造を有していてもよい。層間絶縁層２０１は、第１主面１０３側からこの順に積層されたＢＰＳＧ層およびＰＳＧ層を含む積層構造を有していてもよい。
　層間絶縁層２０１は、ゲートコンタクト孔２０２、ソースコンタクト孔２０３およびダイオードコンタクト孔２０４を含む。また、層間絶縁層２０１は、アンカー孔２０５を含む。
　ゲートコンタクト孔２０２は、アクティブ領域１１１においてゲート配線層１５０を露出させている。ゲートコンタクト孔２０２は、ゲート配線層１５０に沿う帯状に形成されていてもよい。ゲートコンタクト孔２０２の開口エッジ部は、ゲートコンタクト孔２０２側に向かう湾曲状に形成されている。
　ソースコンタクト孔２０３は、アクティブ領域１１１においてソース領域１６３、コンタクト領域１６４およびトレンチソース構造１６２を露出させている。ソースコンタクト孔２０３は、トレンチソース構造１６２等に沿う帯状に形成されていてもよい。ソースコンタクト孔２０３の開口エッジ部は、ソースコンタクト孔２０３側に向かう湾曲状に形成されている。
　ダイオードコンタクト孔２０４は、外側領域１１２においてダイオード領域１８１を露出させている。ダイオードコンタクト孔２０４は、ダイオード領域１８１に沿って延びる帯状（より具体的には無端状）に形成されていてもよい。
　ダイオードコンタクト孔２０４は、外側ディープウェル領域１８２および／またはフィールドリミット構造１８３を露出させていてもよい。ダイオードコンタクト孔２０４の開口エッジ部は、ダイオードコンタクト孔２０４側に向かう湾曲状に形成されている。
　アンカー孔２０５は、外側領域１１２において層間絶縁層２０１を掘り下げることによって形成されている。アンカー孔２０５は、平面視においてダイオード領域１８１および側面１０５Ａ～１０５Ｄの間の領域に形成されている。アンカー孔２０５は、より具体的には、平面視においてフィールドリミット構造１８３および側面１０５Ａ～１０５Ｄの間の領域に形成されている。アンカー孔２０５は、第１主面１０３（外側主面１７２）を露出させている。アンカー孔２０５の開口エッジ部は、アンカー孔２０５側に向かう湾曲状に形成されている。
　図１９を参照して、アンカー孔２０５は、平面視においてアクティブ領域１１１に沿って帯状に延びている。アンカー孔２０５は、この形態では、平面視においてアクティブ領域１１１を取り囲む無端状（この形態では四角環状）に形成されている。
　この形態では、１つのアンカー孔２０５が、層間絶縁層２０１において外側領域１１２を被覆する部分に形成されている。しかし、層間絶縁層２０１において外側領域１１２を被覆する部分に、複数のアンカー孔２０５が形成されていてもよい。
　前述の主面ゲート電極層１１５および主面ソース電極層１２１は、層間絶縁層２０１の上にそれぞれ形成されている。主面ゲート電極層１１５および主面ソース電極層１２１は、ＳｉＣ半導体層１０２側からこの順に積層されたバリア電極層２０６および主電極層２０７を含む積層構造をそれぞれ有している。
　バリア電極層２０６は、チタン層または窒化チタン層を含む単層構造を有していてもよい。バリア電極層２０６は、ＳｉＣ半導体層１０２側からこの順に積層されたチタン層および窒化チタン層を含む積層構造を有していてもよい。
　主電極層２０７の厚さは、バリア電極層２０６の厚さを超えている。主電極層２０７は、バリア電極層２０６の抵抗値未満の抵抗値を有する導電材料を含む。主電極層２０７は、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１つを含んでいてもよい。主電極層２０７は、ＡｌＳｉ合金、ＡｌＳｉＣｕ合金およびＡｌＣｕ合金のうちの少なくとも１つを含んでいてもよい。主電極層２０７は、この形態では、ＡｌＳｉＣｕ合金を含む。
　主面ゲート電極層１１５のうちの外側ゲートフィンガー１１７は、層間絶縁層２０１の上からゲートコンタクト孔２０２に入り込んでいる。外側ゲートフィンガー１１７は、ゲートコンタクト孔２０２内においてゲート配線層１５０に電気的に接続されている。これにより、ゲートパッド１１６からの電気信号は、外側ゲートフィンガー１１７を介してゲート電極層１４９に伝達される。
　主面ソース電極層１２１のうちのソースパッド１２２は、層間絶縁層２０１の上からソースコンタクト孔２０３およびソースサブトレンチ１６８に入り込んでいる。ソースパッド１２２は、ソースコンタクト孔２０３およびソースサブトレンチ１６８内においてソース領域１６３、コンタクト領域１６４およびソース電極層１５７に電気的に接続されている。
　ソース電極層１５７は、ソースパッド１２２の一部の領域を利用して形成されていてもよい。ソース電極層１５７は、ソースパッド１２２において各ソーストレンチ１５５に入り込んだ部分によって形成されていてもよい。
　主面ソース電極層１２１のうちのソース引き回し配線１２３は、層間絶縁層２０１の上からダイオードコンタクト孔２０４に入り込んでいる。ソース引き回し配線１２３は、ダイオードコンタクト孔２０４内においてダイオード領域１８１に電気的に接続されている。
　主面ソース電極層１２１のうちのソース接続部１２４は、アクティブ領域１１１からサイドウォール構造１９２を横切って外側領域１１２に引き出されている。ソース接続部１２４は、サイドウォール構造１９２を被覆する上層構造の一部を形成している。
　前述のパッシベーション層１２５は、層間絶縁層２０１の上に形成されている。パッシベーション層１２５は、層間絶縁層２０１に沿って膜状に形成されている。パッシベーション層１２５は、層間絶縁層２０１を介してアクティブ領域１１１および外側領域１１２を選択的に被覆している。
　パッシベーション層１２５は、アクティブ領域１１１からサイドウォール構造１９２を横切って外側領域１１２に引き出されている。パッシベーション層１２５は、サイドウォール構造１９２を被覆する上層構造の一部を形成している。
　図２４を参照して、パッシベーション層１２５は、外側領域１１２において、層間絶縁層２０１の上からアンカー孔２０５に入り込んでいる。パッシベーション層１２５は、アンカー孔２０５内において外側主面１７２（第１主面１０３）に接続されている。パッシベーション層１２５の外面においてアンカー孔２０５の上に位置する領域には、アンカー孔２０５に倣って窪んだリセス２１１が形成されている。
　前述の樹脂層１２９は、パッシベーション層１２５の上に形成されている。樹脂層１２９は、パッシベーション層１２５に沿って膜状に形成されている。樹脂層１２９は、パッシベーション層１２５および層間絶縁層２０１を挟んで、アクティブ領域１１１および外側領域１１２を選択的に被覆している。樹脂層１２９は、アクティブ領域１１１からサイドウォール構造１９２を横切って外側領域１１２に引き出されている。樹脂層１２９は、サイドウォール構造１９２を被覆する上層構造の一部を形成している。
　図２４を参照して、樹脂層１２９は、外側領域１１２においてパッシベーション層１２５のリセス２１１に入り込んだアンカー部を有している。このように、外側領域１１２には、樹脂層１２９の接続強度を高めるためのアンカー構造が形成されている。
　アンカー構造は、外側領域１１２において第１主面１０３に形成された凹凸構造（Uneven Structure）を含む。凹凸構造（アンカー構造）は、より具体的には、外側主面１７２を被覆する層間絶縁層２０１を利用して形成された凹凸を含む。さらに具体的には、凹凸構造（アンカー構造）は、層間絶縁層２０１に形成されたアンカー孔２０５を含む。
　樹脂層１２９は、このアンカー孔２０５に噛合っている。樹脂層１２９は、この形態では、パッシベーション層１２５を介してアンカー孔２０５に噛合っている。これにより、第１主面１０３に対する樹脂層１２９の接続強度を高めることができるから、樹脂層１２９の剥離を抑制できる。
　以上、ＳｉＣ半導体装置１０１によってもＳｉＣ半導体装置１に対して述べた効果と同様の効果を奏することができる。また、ＳｉＣ半導体装置１０１によれば、ＳｉＣ半導体層１０２およびディープウェル領域１６５の間の境界領域（ｐｎ接合部）から、ゲートトレンチ１４２の底壁に対して第２主面１０４側の領域に向けて空乏層を拡げることができる。
　これにより、主面ソース電極層１２１およびドレイン電極層１３３の間を流れる短絡電流の電流経路を狭めることができる。また、ＳｉＣ半導体層１０２およびディープウェル領域１６５の境界領域から拡がる空乏層により、帰還容量Ｃｒｓｓを反比例的に低減できる。よって、短絡耐量を向上し、帰還容量Ｃｒｓｓを低減できるＳｉＣ半導体装置１０１を提供できる。帰還容量Ｃｒｓｓは、ゲート電極層１４９およびドレイン電極層１３３の間の静電容量である。
　ＳｉＣ半導体層１０２およびディープウェル領域１６５の間の境界領域（ｐｎ接合部）から拡がる空乏層は、ゲートトレンチ１４２の底壁にオーバラップしてもよい。この場合、ディープウェル領域１６５の底部から拡がる空乏層が、ゲートトレンチ１４２の底壁にオーバラップしてもよい。
　また、ＳｉＣ半導体装置１０１によれば、各ディープウェル領域１６５の底部および第２主面１０４の間の距離が、ほぼ一定である。これにより、各ディープウェル領域１６５の底部および第２主面１０４の間の距離にバラツキが生じるのを抑制できる。よって、ＳｉＣ半導体層１０２の耐圧（たとえば破壊耐量）が、ディープウェル領域１６５の形態によって制限を受けることを抑制できるから、耐圧の向上を適切に図ることができる。
　また、ＳｉＣ半導体装置１０１によれば、外側領域１１２にダイオード領域１８１が形成されている。このダイオード領域１８１は、主面ソース電極層１２１に電気的に接続されている。これにより、外側領域１１２で生じたアバランシェ電流を、ダイオード領域１８１を介して主面ソース電極層１２１に流し込むことができる。つまり、外側領域１１２で生じたアバランシェ電流を、ダイオード領域１８１および主面ソース電極層１２１によって吸収できる。その結果、ＭＩＳＦＥＴの動作の安定性を高めることができる。
　また、ＳｉＣ半導体装置１０１によれば、外側領域１１２に外側ディープウェル領域１８２が形成されている。これにより、外側領域１１２において、ＳｉＣ半導体層１０２の耐圧を調整できる。特に、ＳｉＣ半導体装置１０１によれば、外側ディープウェル領域１８２は、ディープウェル領域１６５とほぼ等しい深さ位置に形成されている。より具体的には、外側ディープウェル領域１８２の底部は、ディープウェル領域１６５の底部とほぼ同一平面上に位置している。
　外側ディープウェル領域１８２の底部および第２主面１０４の間の距離は、ディープウェル領域１６５の底部および第２主面１０４の間の距離とほぼ等しい。これにより、外側ディープウェル領域１８２の底部および第２主面１０４の間の距離と、ディープウェル領域１６５の底部および第２主面１０４の間の距離との間で、バラツキが生じるのを抑制できる。
　よって、ＳｉＣ半導体層１０２の耐圧（たとえば破壊耐量）が、外側ディープウェル領域１８２の形態およびディープウェル領域１６５の形態によって制限を受けることを抑制できる。その結果、耐圧の向上を適切に図ることができる。特に、ＳｉＣ半導体装置１０１では、外側領域１１２をアクティブ領域１１１に対して第２主面１０４側の領域に形成している。これにより、外側ディープウェル領域１８２の底部の位置を、ディープウェル領域１６５の底部の位置に適切に近づけることができる。
　つまり、外側ディープウェル領域１８２の形成時において、第１主面１０３の表層部の比較的深い位置にｐ型不純物を導入する必要がなくなる。したがって、ディープウェル領域１６５の底部の位置に対して外側ディープウェル領域１８２の底部の位置が大きくずれ込むことを、適切に抑制できる。
　しかも、ＳｉＣ半導体装置１０１では、外側主面１７２が、ソーストレンチ１５５の底壁とほぼ同一平面上に位置している。これにより、等しいエネルギによってソーストレンチ１５５の底壁および外側主面１７２に対してｐ型不純物を導入する場合には、ディープウェル領域１６５および外側ディープウェル領域１８２をほぼ等しい深さ位置に形成できる。その結果、ディープウェル領域１６５の底部の位置に対して外側ディープウェル領域１８２の底部の位置が大きくずれ込むことを、より一層適切に抑制できる。
　また、ＳｉＣ半導体装置１０１によれば、外側領域１１２にフィールドリミット構造１８３が形成されている。これにより、外側領域１１２において、フィールドリミット構造１８３による電界緩和効果を得ることができる。よって、ＳｉＣ半導体層１０２の破壊耐量を適切に向上できる。
　また、ＳｉＣ半導体装置１０１によれば、アクティブ領域１１１が、台地状のアクティブ台地１７３として形成されている。アクティブ台地１７３は、アクティブ領域１１１のアクティブ主面１７１および外側主面１７２を接続するアクティブ側壁１７４を含む。アクティブ主面１７１および外側主面１７２の間の領域には、アクティブ主面１７１および外側主面１７２の間の段差を緩和する段差緩和構造が形成されている。段差緩和構造は、サイドウォール構造１９２を含む。
　これにより、アクティブ主面１７１および外側主面１７２の間の段差を適切に緩和できる。よって、サイドウォール構造１９２の上に形成される上層構造の平坦性を適切に高めることができる。ＳｉＣ半導体装置１０１では、上層構造の一例として、層間絶縁層２０１、主面ソース電極層１２１、パッシベーション層１２５および樹脂層１２９が形成されている。
　また、ＳｉＣ半導体装置１０１によれば、外側領域１１２において、樹脂層１２９の接続強度を高めるためのアンカー構造が形成されている。アンカー構造は、外側領域１１２において第１主面１０３に形成された凹凸構造（Uneven Structure）を含む。凹凸構造（アンカー構造）は、より具体的には、外側領域１１２において第１主面１０３に形成された層間絶縁層２０１を利用して形成された凹凸を含む。さらに具体的には、凹凸構造（アンカー構造）は、層間絶縁層２０１に形成されたアンカー孔２０５を含む。
　樹脂層１２９は、このアンカー孔２０５に噛合っている。樹脂層１２９は、この形態では、パッシベーション層１２５を介して、アンカー孔２０５に噛合っている。これにより、第１主面１０３に対する樹脂層１２９の接続強度を高めることができるから、樹脂層１２９の剥離を適切に抑制できる。
　また、ＳｉＣ半導体装置１０１によれば、ゲートトレンチ１４２にゲート絶縁層１４８を挟んでゲート電極層１４９が埋め込まれたトレンチゲート構造１６１が形成されている。このトレンチゲート構造１６１では、ゲート電極層１４９が、ゲートトレンチ１４２という限られたスペースにおいて低抵抗電極層１６７によって被覆されている。このような構造によれば、図２６を用いて説明される効果を奏することができる。
　図２６は、ゲートトレンチ１４２内のシート抵抗を説明するためのグラフである。図２６において縦軸はシート抵抗［Ω／□］を表しており、横軸は項目を表している。図２６には、第１棒グラフＢＬ１、第２棒グラフＢＬ２および第３棒グラフＢＬ３が示されている。
　第１棒グラフＢＬ１は、ｎ型ポリシリコンが埋め込まれたゲートトレンチ１４２内のシート抵抗を表している。第２棒グラフＢＬ２は、ｐ型ポリシリコンが埋め込まれたゲートトレンチ１４２内のシート抵抗を表している。
　第３棒グラフＢＬ３は、ゲート電極層１４９（ｐ型ポリシリコン）および低抵抗電極層１６７が埋め込まれたゲートトレンチ１４２内のシート抵抗を表している。ここでは、ポリサイド（シリサイド）の一例としてのＴｉＳｉ２（ｐ型チタンシリサイド）からなる低抵抗電極層１６７が形成された場合について説明する。
　第１棒グラフＢＬ１を参照して、ｎ型ポリシリコンが埋め込まれたゲートトレンチ１４２内のシート抵抗は、１０Ω／□であった。第２棒グラフＢＬ２を参照して、ｐ型ポリシリコンが埋め込まれたゲートトレンチ１４２内のシート抵抗は、２００Ω／□であった。第３棒グラフＢＬ３を参照して、ゲート電極層１４９（ｐ型ポリシリコン）および低抵抗電極層１６７が埋め込まれたゲートトレンチ１４２内のシート抵抗は、２Ω／□であった。
　ｐ型ポリシリコンは、ｎ型ポリシリコンとは相異なる仕事関数を有している。ｐ型ポリシリコンがゲートトレンチ１４２に埋め込まれた構造によれば、ゲート閾値電圧Ｖｔｈを１Ｖ程度増加させることができる。
　しかし、ｐ型ポリシリコンは、ｎ型ポリシリコンのシート抵抗よりも数十倍（ここでは２０倍）高いシート抵抗を有している。そのため、ゲート電極層１４９の材料としてｐ型ポリシリコンを採用した場合、ゲートトレンチ１４２内の寄生抵抗（以下、単に「ゲート抵抗」という。）の増加に伴ってエネルギ損失が著しく増大する。
　これに対して、ゲート電極層１４９（ｐ型ポリシリコン）の上に低抵抗電極層１６７を有する構造によれば、低抵抗電極層１６７を形成しない場合と比較して、シート抵抗を１００分の１以下に低下させることができる。つまり、低抵抗電極層１６７を有する構造によれば、ｎ型ポリシリコンを含むゲート電極層１４９と比較して、シート抵抗を５分の１以下に低下させることができる。
　このように、低抵抗電極層１６７を有する構造によれば、ゲート閾値電圧Ｖｔｈを増加（たとえば１Ｖ程度増加）させながら、ゲートトレンチ１４２内のシート抵抗を低減できる。これにより、ゲート抵抗の低減を図ることができるから、トレンチゲート構造１６１に沿って電流を効率的に拡散させることができる。その結果、スイッチング遅延の短縮を図ることができる。
　また、低抵抗電極層１６７を有する構造によれば、ボディ領域１４１のｐ型不純物濃度よびコンタクト領域１６４のｐ型不純物濃度を増加させなくて済む。よって、チャネル抵抗の増加を抑制しながら、ゲート閾値電圧Ｖｔｈを適切に増加させることができる。
　低抵抗電極層１６７は、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２およびＷＳｉ２のうちの少なくとも１種を含むことができる。とりわけ、これらの種のうちのＮｉＳｉ、ＣｏＳｉ２およびＴｉＳｉ２は、比抵抗の値および温度依存性が比較的小さいことから、低抵抗電極層１６７を形成するポリサイド層として適している。
　本願発明者らのさらなる検証の結果、ＴｉＳｉ２を低抵抗電極層１６７の材料として採用した場合、低電界印加時においてゲートソース間のリーク電流の増加が観られた。これに対して、ＣｏＳｉ２が採用された場合は、低電界印加時においてゲートソース間のリーク電流の増加は見受けられなかった。この点を考慮すると、低抵抗電極層１６７を形成するポリサイド層としては、ＣｏＳｉ２が最も好ましいと考えられる。
　さらに、ＳｉＣ半導体装置１０１によれば、ゲート配線層１５０が低抵抗電極層１６７によって被覆されている。これにより、ゲート配線層１５０におけるゲート抵抗の低減も図ることができる。特に、ゲート電極層１４９およびゲート配線層１５０が低抵抗電極層１６７によって被覆されている構造では、トレンチゲート構造１６１に沿って電流を効率的に拡散させることができる。よって、スイッチング遅延の短縮を適切に図ることができる。
　図２７は、図２０に対応する領域の拡大図であって、本発明の第４実施形態に係るＳｉＣ半導体装置２２１を示す拡大図である。図２８は、図２７に示すXXVIII-XXVIII線に沿う断面図である。以下では、ＳｉＣ半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　図２７および図２８を参照して、ＳｉＣ半導体装置２２１は、アクティブ領域１１１において第１主面１０３に形成された外側ゲートトレンチ２２２を含む。外側ゲートトレンチ２２２は、アクティブ領域１１１の周縁部に沿って帯状に延びる。外側ゲートトレンチ２２２は、第１主面１０３において外側ゲートフィンガー１１７の直下の領域に形成されている。
　外側ゲートトレンチ２２２は、外側ゲートフィンガー１１７に沿って延びている。外側ゲートトレンチ２２２は、より具体的には、アクティブ領域１１１の内方領域を３方向から区画するように、ＳｉＣ半導体層１０２の３つの側面１０５Ａ，１０５Ｂ，１０５Ｄに沿って形成されている。外側ゲートトレンチ２２２は、アクティブ領域１１１の内方領域を取り囲む無端状（たとえば四角環状）に形成されていてもよい。
　外側ゲートトレンチ２２２は、各ゲートトレンチ１４２のコンタクトトレンチ部１４４に連通している。これにより、外側ゲートトレンチ２２２およびゲートトレンチ１４２は、１つのトレンチによって形成されている。
　前述のゲート配線層１５０は、外側ゲートトレンチ２２２に埋め込まれている。ゲート配線層１５０は、ゲートトレンチ１４２および外側ゲートトレンチ２２２の連通部においてゲート電極層１４９に接続されている。また、前述の低抵抗電極層１６７は、外側ゲートトレンチ２２２内においてゲート配線層１５０を被覆している。この場合、ゲート電極層１４９を被覆する低抵抗電極層１６７およびゲート配線層１５０を被覆する低抵抗電極層１６７は、１つのトレンチ内に位置する。
　以上、ＳｉＣ半導体装置２２１によっても、ＳｉＣ半導体装置１０１に対して述べた効果と同様の効果を奏することができる。また、ＳｉＣ半導体装置２２１によれば、ゲート配線層１５０を第１主面１０３の上に引き出す必要がない。これにより、ゲートトレンチ１４２（外側ゲートトレンチ２２２）の開口エッジ部１４６において、ゲート配線層１５０がゲート絶縁層１４８を挟んでＳｉＣ半導体層１０２に対向することを抑制できる。その結果、ゲートトレンチ１４２（外側ゲートトレンチ２２２）の開口エッジ部１４６における電界の集中を抑制できる。
　図２９は、図２３に対応する領域の拡大図であって、本発明の第５実施形態に係るＳｉＣ半導体装置２３１を示す拡大図である。以下では、ＳｉＣ半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　図２９を参照して、ＳｉＣエピタキシャル層１０７は、この形態では、高濃度領域１０８、低濃度領域１０９、ならびに、高濃度領域１０８および低濃度領域１０９の間に介在する濃度勾配領域２３２を含む。濃度勾配領域２３２は、ＳｉＣエピタキシャル層１０７において、アクティブ領域１１１に加えて外側領域１１２にも形成されている。濃度勾配領域２３２は、ＳｉＣエピタキシャル層１０７の全域に形成されている。
　濃度勾配領域２３２は、高濃度領域１０８から低濃度領域１０９に向けてｎ型不純物濃度が漸減する濃度勾配を有している。換言すると、濃度勾配領域２３２は、低濃度領域１０９から高濃度領域１０８に向けてｎ型不純物濃度が漸増する濃度勾配を有している。濃度勾配領域２３２は、高濃度領域１０８および低濃度領域１０９の間の領域においてｎ型不純物濃度の急激な変動を抑制する。
　ＳｉＣエピタキシャル層１０７が濃度勾配領域２３２を含む場合、高濃度領域１０８のｎ型不純物濃度は、低濃度領域１０９のｎ型不純物濃度の１．５倍以上５倍以下であることが好ましい。高濃度領域１０８のｎ型不純物濃度は、低濃度領域１０９のｎ型不純物濃度の３倍以上５倍以下であってもよい。
　濃度勾配領域２３２の厚さは、０．５μｍ以上２．０μｍ以下であってもよい。濃度勾配領域２３２の厚さは、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、または、１．５μｍ以上２．０μｍ以下であってもよい。
　具体的な説明は省略されるが、前述のゲートトレンチ１４２、ソーストレンチ１５５、ディープウェル領域１６５、外側ディープウェル領域１８２等は、高濃度領域１０８に形成されている。つまり、前述のゲートトレンチ１４２、ソーストレンチ１５５、ディープウェル領域１６５、外側ディープウェル領域１８２等は、ＳｉＣ半導体層１０２において高濃度領域１０８および濃度勾配領域２３２の境界領域に対して第１主面１０３側の領域に形成されている。
　以上、ＳｉＣ半導体装置２３１によっても、ＳｉＣ半導体装置１０１に対して述べた効果と同様の効果を奏することができる。
　図３０は、図２０に対応する領域の拡大図であって、本発明の第６実施形態に係るＳｉＣ半導体装置２４１を示す拡大図である。以下では、ＳｉＣ半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　図３０を参照して、ゲートトレンチ１４２は、この形態では、平面視において格子形状に形成されている。ゲートトレンチ１４２は、より具体的には、複数の第１ゲートトレンチ２４２および複数の第２ゲートトレンチ２４３を含む。複数の第１ゲートトレンチ２４２および複数の第２ゲートトレンチ２４３は、アクティブトレンチ部１４３を形成している。
　複数の第１ゲートトレンチ２４２は、第２方向Ｙに間隔を空けて形成され、第１方向Ｘに沿って延びる帯状にそれぞれ形成されている。複数の第１ゲートトレンチ２４２は、平面視において全体としてストライプ状に形成されている。各第１ゲートトレンチ２４２において長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。各第１ゲートトレンチ２４２において短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。
　複数の第２ゲートトレンチ２４３は、第１方向Ｘに間隔を空けて形成され、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。複数の第２ゲートトレンチ２４３は、平面視において全体としてストライプ状に形成されている。各第２ゲートトレンチ２４３において長辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。各第２ゲートトレンチ２４３において短辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。
　複数の第１ゲートトレンチ２４２および複数の第２ゲートトレンチ２４３は、互いに交差している。これにより、平面視において格子形状の１つのゲートトレンチ１４２が形成されている。ゲートトレンチ１４２によって取り囲まれた領域には、複数のセル領域２４４が区画されている。
　複数のセル領域２４４は、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。複数のセル領域２４４は、平面視において四角形状に形成されている。各セル領域２４４においてボディ領域１４１は、ゲートトレンチ１４２の側壁から露出している。ボディ領域１４１は、ゲートトレンチ１４２においてＳｉＣ単結晶のｍ面およびａ面によって形成された側壁から露出している。
　むろん、ゲートトレンチ１４２は、平面視において格子形状の一態様としてのハニカム形状に形成されていてもよい。この場合、複数のセル領域２４４は、第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されていてもよい。また、この場合、複数のセル領域２４４は、平面視において六角形状に形成されていてもよい。
　各ソーストレンチ１５５は、平面視において各セル領域２４４の中央部に形成されている。各ソーストレンチ１５５は、各セル領域２４４を第１方向Ｘに沿って切断したときに現れる切断面に１つ現れるパターンで形成されている。また、各ソーストレンチ１５５は、各セル領域２４４を第２方向Ｙに沿って切断したときに現れる切断面に１つ現れるパターンで形成されている。
　各ソーストレンチ１５５は、より具体的には、平面視において四角形状に形成されている。各ソーストレンチ１５５の４つの側壁は、ＳｉＣ単結晶のｍ面およびａ面によって形成されている。各ソーストレンチ１５５の平面形状は任意である。各ソーストレンチ１５５は、平面視において三角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。
　図３０のXXI-XXI線に沿う断面図は、図２１に示す断面図に対応している。図３０のXXII-XXII線に沿う断面図は、図２２に示す断面図に対応している。
　以上、ＳｉＣ半導体装置２４１によっても、ＳｉＣ半導体装置１０１に対して述べた効果と同様の効果を奏することができる。
　図３１は、本発明の第７実施形態に係るＳｉＣ半導体装置２５１を示す斜視図であって、第１形態例に係る改質ライン２２Ａ～２２Ｄが適用された構造を示す斜視図である。以下では、ＳｉＣ半導体装置１０１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　この形態では、第１形態例に係る改質ライン２２Ａ～２２Ｄが適用されている。しかし、第１形態例に係る改質ライン２２Ａ～２２Ｄに代えてまたはこれに加えて第２形態例、第３形態例、第４形態例、第５形態例、第６形態例または第７形態例に係る改質ライン２２Ａ～２２Ｄが採用されてもよい。また、第１～第７形態例に係る改質ライン２２Ａ～２２Ｄの特徴のうちの少なくとも２つの特徴が組み合わされた形態を有する改質ライン２２Ａ～２２Ｄが採用されてもよい。
　図３１を参照して、この形態では、パッシベーション層１２５の側面１２６Ａ～１２６Ｄが、主面絶縁層１１３の絶縁側面１１４Ａ～１１４Ｄに連なっている。つまり、側面１０５Ａ～１０５Ｄ、主面絶縁層１１３の絶縁側面１１４Ａ～１１４Ｄおよびパッシベーション層１２５の側面１２６Ａ～１２６Ｄは、互いに面一に形成されている。
　境界改質ライン３０Ａ～３０Ｄは、この形態では、パッシベーション層１２５の側面１２６Ａ～１２６Ｄに形成された第３領域９２を含む。ＳｉＣ半導体装置２５１に係る境界改質ライン３０Ａ～３０Ｄの構造は、パッシベーション層１２５の側面１２６Ａ～１２６Ｄに形成されている点を除いて、ＳｉＣ半導体装置９１（第２実施形態）に係る境界改質ライン３０Ａ～３０Ｄの構造と同様である。
　ＳｉＣ半導体装置９１に係る境界改質ライン３０Ａ～３０Ｄの説明は、ＳｉＣ半導体装置２５１に係る境界改質ライン３０Ａ～３０Ｄの説明に準用される。ＳｉＣ半導体装置２５１に係る境界改質ライン３０Ａ～３０Ｄについての具体的な説明は省略される。
　以上、ＳｉＣ半導体装置２５１によっても、ＳｉＣ半導体装置１０１に対して述べた効果と同様の効果を奏することできる。
　本発明の実施形態は、さらに他の形態で実施できる。
　前述の各実施形態では、ＳｉＣ半導体層２，１０２の側面５Ａ，１０５Ａおよび側面５Ｃ，１０５ＣがＳｉＣ単結晶のａ面に面し、側面５Ｂ，１０５Ｂおよび側面５Ｄ，１０５ＤがＳｉＣ単結晶のｍ面に面する形態について説明した。しかし、側面５Ａ，１０５Ａおよび側面５Ｃ，１０５ＣがＳｉＣ単結晶のｍ面に面し、側面５Ｂ，１０５Ｂおよび側面５Ｄ，１０５ＤがＳｉＣ単結晶のａ面に面する形態が採用されてもよい。
　前述の各実施形態では、連続的に延びる帯状の改質ライン２２Ａ～２２Ｄが形成された例について説明した。しかし、前述の各実施形態において破線帯状（破線状）の改質ライン２２Ａ～２２Ｄが形成されていてもよい。つまり、改質ライン２２Ａ～２２Ｄは、断続的に延びる帯状に形成されていてもよい。この場合、改質ライン２２Ａ～２２Ｄのうちの１つ、２つまたは３つが破線帯状に形成され、残りが帯状に形成されていてもよい。
　前述の第３～第７実施形態では、ＳｉＣ単結晶のｍ軸方向（［１－１００］方向）に沿って延びる複数のゲートトレンチ１４２（第１ゲートトレンチ２４２）が形成された例について説明した。しかし、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）に沿って延びる複数のゲートトレンチ１４２（第１ゲートトレンチ２４２）が形成されてもよい。この場合、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）に沿って延びる複数のソーストレンチ１５５が形成される。
　前述の第３～第７実施形態では、ソース電極層１５７がソース絶縁層１５６を挟んでソーストレンチ１５５に埋め込まれた例について説明した。しかし、ソース電極層１５７は、ソース絶縁層１５６を介さずにソーストレンチ１５５に直接埋め込まれていてもよい。
　前述の第３～第７実施形態では、ソース絶縁層１５６がソーストレンチ１５５の側壁および底壁に沿って形成された例について説明した。しかし、ソース絶縁層１５６は、ソーストレンチ１５５の底壁を露出させるように、ソーストレンチ１５５の側壁に沿って形成されていてもよい。ソース絶縁層１５６は、ソーストレンチ１５５の底壁の一部を露出させるように、ソーストレンチ１５５の側壁および底壁に沿って形成されていてもよい。
　また、ソース絶縁層１５６は、ソーストレンチ１５５の側壁を露出させるように、ソーストレンチ１５５の底壁に沿って形成されていてもよい。ソース絶縁層１５６は、ソーストレンチ１５５の側壁の一部を露出させるように、ソーストレンチ１５５の側壁および底壁に沿って形成されていてもよい。
　前述の第３～第７実施形態では、ｐ型不純物が添加されたｐ型ポリシリコンを含むゲート電極層１４９およびゲート配線層１５０が形成された例について説明した。しかし、ゲート閾値電圧Ｖｔｈの増加を重視しない場合には、ゲート電極層１４９およびゲート配線層１５０は、ｐ型ポリシリコンに代えてまたはこれに加えて、ｎ型不純物が添加されたｎ型ポリシリコンを含んでいてもよい。
　この場合、低抵抗電極層１６７は、ゲート電極層１４９（ｎ型ポリシリコン）において表層部を形成する部分を金属材料によってシリサイド化することによって形成されていてもよい。つまり、低抵抗電極層１６７は、ｎ型ポリサイドを含んでいてもよい。このような構造の場合、ゲート抵抗の低減を図ることができる。
　前述の第３～第７実施形態において、ｎ＋型のＳｉＣ半導体基板１０６に代えてｐ＋型のＳｉＣ半導体基板（１０６）が採用されてもよい。この構造によれば、ＭＩＳＦＥＴに代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を提供できる。この場合、前述の第３～第７実施形態において、ＭＩＳＦＥＴの「ソース」がＩＧＢＴの「エミッタ」に読み替えられ、ＭＩＳＦＥＴの「ドレイン」がＩＧＢＴの「コレクタ」に読み替えられる。
　前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
　前述の各実施形態は、ＳｉＣとは異なる半導体材料を用いた半導体装置にも適用できる。ＳｉＣとは異なる半導体材料は、化合物半導体材料であってもよい。化合物半導体材料は、窒化ガリウム（ＧａＮ）および酸化ガリウム（Ｇａ２Ｏ３）のいずれか一方または双方であってもよい。
　たとえば、前述の第３～第７実施形態は、ＳｉＣに代えて化合物半導体材料が採用された縦型の化合物半導体ＭＩＳＦＥＴを備えた化合物半導体装置であってもよい。化合物半導体では、ｐ型不純物（アクセプタ）として、マグネシウムが採用されてもよい。また、ｎ型不純物（ドナー）として、ゲルマニウム（Ｇｅ）、酸素（Ｏ）またはケイ素（Ｓｉ）が採用されてもよい。
　以下、この明細書および図面から抽出される特徴例を示す。
　［Ａ１］ＳｉＣ単結晶を含み、一方側の第１主面、他方側の第２主面、ならびに、前記第１主面および前記第２主面を接続する側面を有するＳｉＣ半導体層と、絶縁材料を含み、前記ＳｉＣ半導体層の前記第１主面を被覆し、前記ＳｉＣ半導体層の前記側面に連なる絶縁側面を有する絶縁層と、前記ＳｉＣ半導体層の前記側面および前記絶縁層の前記絶縁側面を固着させる固着層と、を含む、ＳｉＣ半導体装置。
　このＳｉＣ半導体装置によれば、固着層によって絶縁層の剥離を抑制できるＳｉＣ半導体装置を提供できる。
　［Ａ２］前記固着層は、前記ＳｉＣ半導体層の前記側面および前記絶縁層の前記絶縁側面を溶接させる溶接層を含む、Ａ１に記載のＳｉＣ半導体装置。
　［Ａ３］前記固着層は、前記ＳｉＣ半導体層の前記第１主面の接線方向に沿って帯状に延びている、Ａ１またはＡ２に記載のＳｉＣ半導体装置。
　［Ａ４］前記固着層は、前記ＳｉＣ単結晶とは異なる性質に改質された第１領域、および、前記絶縁層の前記絶縁材料とは異なる性質に改質された第２領域を含み、前記ＳｉＣ半導体層の前記側面および前記絶縁層の前記絶縁側面に跨って形成された境界改質層を含む、Ａ１～Ａ３のいずれか１つに記載のＳｉＣ半導体装置。
　［Ａ５］前記ＳｉＣ半導体層は、ＳｉＣ半導体基板およびＳｉＣエピタキシャル層を含み、前記ＳｉＣエピタキシャル層によって前記第１主面が形成された積層構造を有しており、前記絶縁層は、前記ＳｉＣエピタキシャル層の上に形成されており、前記固着層は、前記ＳｉＣエピタキシャル層および前記絶縁層に跨って形成されている、Ａ１～Ａ４のいずれか１つに記載のＳｉＣ半導体装置。
　この明細書は、第１～第７実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第１～第７実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第１～第７実施形態に示された特徴が任意の態様および任意の形態で組み合わされたＳｉＣ半導体装置が採用されてもよい。
　この出願は、２０１８年８月１０日に日本国特許庁に提出された特願２０１８－１５１４４９号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１　　　　ＳｉＣ半導体装置
２　　　　ＳｉＣ半導体層
３　　　　ＳｉＣ半導体層の第１主面
４　　　　ＳｉＣ半導体層の第２主面
５Ａ　　　ＳｉＣ半導体層の側面
５Ｂ　　　ＳｉＣ半導体層の側面
５Ｃ　　　ＳｉＣ半導体層の側面
５Ｄ　　　ＳｉＣ半導体層の側面
６　　　　ＳｉＣ半導体基板
７　　　　ＳｉＣエピタキシャル層
１０　　　主面絶縁層
１１Ａ　　主面絶縁層の絶縁側面
１１Ｂ　　主面絶縁層の絶縁側面
１１Ｃ　　主面絶縁層の絶縁側面
１１Ｄ　　主面絶縁層の絶縁側面
１３　　　パッシベーション層
１６　　　樹脂層
２２Ａ　　改質ライン
２２Ｂ　　改質ライン
２２Ｃ　　改質ライン
２２Ｄ　　改質ライン
３０Ａ　　境界改質ライン
３０Ｂ　　境界改質ライン
３０Ｃ　　境界改質ライン
３０Ｄ　　境界改質ライン
３１　　　境界改質ラインの第１領域
３２　　　境界改質ラインの第２領域
３３　　　ａ面境界改質部（境界改質部）
３４　　　ｍ面境界改質部（境界改質部）
９１　　　ＳｉＣ半導体装置
１０１　　ＳｉＣ半導体装置
１０２　　ＳｉＣ半導体層
１０３　　ＳｉＣ半導体層の第１主面
１０４　　ＳｉＣ半導体層の第２主面
１０５Ａ　ＳｉＣ半導体層の側面
１０５Ｂ　ＳｉＣ半導体層の側面
１０５Ｃ　ＳｉＣ半導体層の側面
１０５Ｄ　ＳｉＣ半導体層の側面
１０６　　ＳｉＣ半導体基板
１０７　　ＳｉＣエピタキシャル層
１１３　　主面絶縁層
１１４Ａ　主面絶縁層の絶縁側面
１１４Ｂ　主面絶縁層の絶縁側面
１１４Ｃ　主面絶縁層の絶縁側面
１１４Ｄ　主面絶縁層の絶縁側面
１２５　　　パッシベーション層
１２９　　　樹脂層
θ　　　　オフ角
Ｚ　　　　法線方向
Ｘ　　　　第１方向（接線方向）
Ｙ　　　　第２方向（接線方向）

Claims (27)

  1. 　ＳｉＣ単結晶を含み、デバイス面としての第１主面、前記第１主面の反対側の第２主面ならびに前記第１主面および前記第２主面を接続する側面を有するＳｉＣ半導体層と、
    　絶縁材料を含み、前記ＳｉＣ半導体層の前記第１主面を被覆し、前記ＳｉＣ半導体層の前記側面に連なる絶縁側面を有する主面絶縁層と、
    　前記ＳｉＣ単結晶とは異なる性質に改質された第１領域、および、前記絶縁材料とは異なる性質に改質された第２領域を含み、前記ＳｉＣ半導体層の前記側面および前記主面絶縁層の前記絶縁側面に跨って形成された境界改質層と、を含む、ＳｉＣ半導体装置。
  2. 　前記境界改質層は、前記ＳｉＣ半導体層の前記側面および前記主面絶縁層の前記絶縁側面に固着している、請求項１に記載のＳｉＣ半導体装置。
  3. 　前記境界改質層は、前記ＳｉＣ半導体層の前記第１主面の接線方向に沿って帯状に延びている、請求項１または２に記載のＳｉＣ半導体装置。
  4. 　前記境界改質層は、前記ＳｉＣ半導体層の前記第１主面の法線方向にそれぞれ延び、前記ＳｉＣ半導体層の前記第１主面の接線方向に互いに対向するように配列された複数の境界改質部を含む、請求項１～３のいずれか一項に記載のＳｉＣ半導体装置。
  5. 　前記主面絶縁層は、ＳｉＯ２を含む、請求項１～４のいずれか一項に記載のＳｉＣ半導体装置。
  6. 　前記ＳｉＣ半導体層の前記側面は、劈開面からなる、請求項１～５のいずれか一項に記載のＳｉＣ半導体装置。
  7. 　前記主面絶縁層の前記絶縁側面は、劈開面からなる、請求項１～６のいずれか一項に記載のＳｉＣ半導体装置。
  8. 　前記主面絶縁層の上に形成された絶縁層をさらに含み、
    　前記境界改質層は、前記絶縁層を避けて前記ＳｉＣ半導体層の前記側面および前記主面絶縁層の前記絶縁側面に跨って形成されている、請求項１～７のいずれか一項に記載のＳｉＣ半導体装置。
  9. 　前記絶縁層は、前記ＳｉＣ半導体層の前記側面から内方に間隔を空けて形成されている、請求項８に記載のＳｉＣ半導体装置。
  10. 　前記絶縁層は、前記ＳｉＣ半導体層の前記側面から内方に１μｍ以上間隔を空けて形成されている、請求項９に記載のＳｉＣ半導体装置。
  11. 　前記絶縁層は、１μｍ以上の厚さを有している、請求項８～１０のいずれか一項に記載のＳｉＣ半導体装置。
  12. 　前記絶縁層は、前記主面絶縁層とは異なる絶縁材料を含む、請求項８～１１のいずれか一項に記載のＳｉＣ半導体装置。
  13. 　前記絶縁層は、前記主面絶縁層の上に形成された樹脂層を含む、請求項８～１２のいずれか一項に記載のＳｉＣ半導体装置。
  14. 　前記絶縁層は、前記主面絶縁層の上に形成されたパッシベーション層を含む、請求項８～１３のいずれか一項に記載のＳｉＣ半導体装置。
  15. 　前記絶縁層は、前記主面絶縁層の上に形成されたパッシベーション層、および、前記パッシベーション層の上に形成された樹脂層を含む、請求項８～１２のいずれか一項に記載のＳｉＣ半導体装置。
  16. 　前記ＳｉＣ半導体層の前記側面において前記境界改質層に対して前記ＳｉＣ半導体層の前記第２主面側の領域に形成され、前記ＳｉＣ単結晶とは異なる性質に改質された改質層をさらに含む、請求項１～１５のいずれか一項に記載のＳｉＣ半導体装置。
  17. 　前記改質層は、前記ＳｉＣ半導体層の前記第１主面の接線方向に沿って帯状に延びている、請求項１６に記載のＳｉＣ半導体装置。
  18. 　前記ＳｉＣ半導体層は、４０μｍ以上２００μｍ以下の厚さを有している、請求項１～１７のいずれか一項に記載のＳｉＣ半導体装置。
  19. 　前記ＳｉＣ半導体層は、ＳｉＣ半導体基板およびＳｉＣエピタキシャル層を含み、前記ＳｉＣエピタキシャル層によって前記第１主面が形成された積層構造を有しており、
    　前記主面絶縁層は、前記ＳｉＣエピタキシャル層の上に形成されており、
    　前記境界改質層は、前記ＳｉＣエピタキシャル層および前記主面絶縁層に跨って形成されている、請求項１～１８のいずれか一項に記載のＳｉＣ半導体装置。
  20. 　前記ＳｉＣエピタキシャル層は、前記ＳｉＣ半導体基板の厚さ以下の厚さを有している、請求項１９に記載のＳｉＣ半導体装置。
  21. 　前記ＳｉＣ半導体基板は、４０μｍ以上１５０μｍ以下の厚さを有し、
    　前記ＳｉＣエピタキシャル層は、１μｍ以上５０μｍ以下の厚さを有している、請求項１９または２０に記載のＳｉＣ半導体装置。
  22. 　前記ＳｉＣ単結晶は、六方晶からなる、請求項１～２１のいずれか一項に記載のＳｉＣ半導体装置。
  23. 　前記ＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶または６Ｈ－ＳｉＣ単結晶からなる、請求項２２に記載のＳｉＣ半導体装置。
  24. 　前記ＳｉＣ半導体層の前記第１主面は、前記ＳｉＣ単結晶のｃ面に面している、請求項２２または２３に記載のＳｉＣ半導体装置。
  25. 　前記ＳｉＣ半導体層の前記第１主面は、前記ＳｉＣ単結晶のｃ面に対して０°以上１０°以下の角度で傾斜したオフ角を有している、請求項２２～２４のいずれか一項に記載のＳｉＣ半導体装置。
  26. 　前記オフ角は、５°以下の角度である、請求項２５に記載のＳｉＣ半導体装置。
  27. 　前記オフ角は、０°を超えて４°未満の角度である、請求項２５または２６に記載のＳｉＣ半導体装置。
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