CN115552636A - 电子部件 - Google Patents

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CN115552636A
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CN
China
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insulating film
electrode
main surface
inorganic insulating
film
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CN202180035113.3A
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English (en)
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中野佑纪
上野真弥
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Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
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Abstract

电子部件包含：覆盖对象；电极，其覆盖所述覆盖对象，并在所述覆盖对象之上具有电极侧壁；无机绝缘膜，其具有以使所述电极侧壁露出的方式覆盖所述电极的内覆盖部；以及有机绝缘膜，其覆盖所述电极侧壁。

Description

电子部件
本申请对应于2020年6月26日向日本专利局提交的特愿2020-110898号，该申请的全部公开通过引用而并入于此。
技术领域
本发明涉及电子部件。
背景技术
专利文献1公开了包含半导体基板、层间绝缘层、电极、无机保护层和有机保护层的半导体装置。层间绝缘层形成在半导体基板之上，并具有使半导体基板露出的开口部。电极从层间绝缘层之上进入开口部，并在开口部内与半导体基板电连接。无机保护层具有覆盖电极缘部的内缘部和覆盖层间绝缘层的外缘部。有机保护层隔着无机保护层覆盖电极和层间绝缘层。
现有技术文献
专利文献
专利文献1：美国专利申请公开第2019/0080976号说明书
发明内容
发明要解决的课题
本发明的一实施方式提供一种能够提高可靠性的电子部件。
用于解决课题的手段
本发明的一实施方式提供一种电子部件，包含：
覆盖对象；
电极，其覆盖所述覆盖对象，并在所述覆盖对象之上具有电极侧壁；
无机绝缘膜，其具有以使所述电极侧壁露出的方式覆盖所述电极的内覆盖部；以及
有机绝缘膜，其覆盖所述电极侧壁。
本发明的一实施方式提供一种电子部件，包含：
覆盖对象；
电极，其覆盖所述覆盖对象，并在所述覆盖对象之上具有电极侧壁；
无机绝缘膜，其以使所述电极侧壁露出的方式覆盖所述覆盖对象；以及
有机绝缘膜，其覆盖所述无机绝缘膜以及所述电极，并在所述无机绝缘膜以及所述电极之间覆盖所述电极侧壁。
本发明的一实施方式提供一种电子部件，包含：
电极，其具有电极侧壁；
无机绝缘膜，其以使所述电极的内侧部以及所述电极的所述电极侧壁露出的方式覆盖所述电极；
有机绝缘膜，其使所述电极的内侧部露出，并覆盖所述电极侧壁；以及
焊盘电极，其形成在所述电极的内侧部之上。
本发明中上述的或者其他目的、特征以及效果，参照附图通过接下来描述的实施方式的说明而得以明确。
附图说明
图1是表示本发明的第一实施方式的SiC半导体装置的俯视图。
图2是将图1所示的SiC半导体装置的内部构造与第一实施例的第二无机绝缘膜一起表示的俯视图。
图3是沿着图1所示的III-III线的剖视图。
图4是将图3所示的构造的主要部分放大后的剖视图。
图5A与图2对应，是将SiC半导体装置的内部构造与第二实施例的第二无机绝缘膜一起表示的俯视图。
图5B与图2对应，是将SiC半导体装置的内部构造与第三实施例的第二无机绝缘膜一起表示的俯视图。
图5C与图2对应，是将SiC半导体装置的内部构造与第四实施例的第二无机绝缘膜一起表示的俯视图。
图5D与图2对应，是将SiC半导体装置的内部构造与第五实施例的第二无机绝缘膜一起表示的俯视图。
图5E与图2对应，是将SiC半导体装置的内部构造与第六实施例的第二无机绝缘膜一起表示的俯视图。
图5F与图2对应，是将SiC半导体装置的内部构造与第七实施例的第二无机绝缘膜一起表示的俯视图。
图6A是用于对图1所示的半导体装置的制造方法的一例进行说明的剖视图。
图6B是表示图6A之后的工序的剖视图。
图6C是表示图6B之后的工序的剖视图。
图6D是表示图6C之后的工序的剖视图。
图6E是表示图6D之后的工序的剖视图。
图6F是表示图6E之后的工序的剖视图。
图6G是表示图6F之后的工序的剖视图。
图6H是表示图6G之后的工序的剖视图。
图6I是表示图6H之后的工序的剖视图。
图6J是表示图6I之后的工序的剖视图。
图6K是表示图6J之后的工序的剖视图。
图6L是表示图6K之后的工序的剖视图。
图6M是表示图6L之后的工序的剖视图。
图6N是表示图6M之后的工序的剖视图。
图7与图4对应，是用于对本发明的第二实施方式的SiC半导体装置进行说明的剖视图。
图8与图4对应，是用于对本发明的第三实施方式的SiC半导体装置进行说明的剖视图。
图9与图4对应，是用于对本发明的第四实施方式的SiC半导体装置进行说明的剖视图。
图10与图4对应，是用于对本发明的第五实施方式的SiC半导体装置进行说明的剖视图。
图11是表示本发明的第六实施方式的SiC半导体装置的俯视图。
图12是将图11所示的SiC半导体装置的内部构造与第一实施例的第二无机绝缘膜一起表示的俯视图。
图13是图11所示的区域XIII的放大图。
图14是沿着图13所示的XIV-XIV线的剖视图。
图15是沿着图11所示的XV-XV线的剖视图。
图16是沿着图11所示的XVI-XVI线的剖视图。
图17是将图15所示的构造的主要部分放大后的剖视图。
图18是将图16所示的构造的主要部分放大后的剖视图。
图19A与图12对应，是将SiC半导体装置的内部构造与第二实施例的第二无机绝缘膜一起表示的俯视图。
图19B与图12对应，是将SiC半导体装置的内部构造与第三实施例的第二无机绝缘膜一起表示的俯视图。
图19C与图12对应，是将SiC半导体装置的内部构造与第四实施例的第二无机绝缘膜一起表示的俯视图。
图19D与图12对应，是将SiC半导体装置的内部构造与第五实施例的第二无机绝缘膜一起表示的俯视图。
图19E与图12对应，是将SiC半导体装置的内部构造与第六实施例的第二无机绝缘膜一起表示的俯视图。
图19F与图12对应，是将SiC半导体装置的内部构造与第七实施例的第二无机绝缘膜一起表示的俯视图。
图20与图17对应，是用于对本发明的第七实施方式的SiC半导体装置进行说明的剖视图。
图21与图18对应，是用于对图20所示的SiC半导体装置进行说明的剖视图。
图22与图15对应，是用于对本发明的第八实施方式的SiC半导体装置进行说明的剖视图。
图23与图15对应，是用于对本发明的第九实施方式的SiC半导体装置进行说明的剖视图。
图24与图13对应，是用于对本发明的第十实施方式的SiC半导体装置进行说明的放大图。
图25是沿着图24所示的XXV-XXV线的剖视图。
图26与图14对应，是用于对本发明的第十一实施方式的SiC半导体装置进行说明的剖视图。
图27是从一侧观察半导体封装件的俯视图。
图28是从另一侧观察图27所示的半导体封装件的俯视图。
图29是图27所示的半导体封装件的立体图。
图30是图27所示的半导体封装件的分解立体图。
图31是沿着图27所示的XXXI-XXXI线的剖视图。
图32是图27所示的半导体封装件的电路图。
图33与图3对应，是用于对第一实施方式的SiC半导体装置的变形例进行说明的剖视图。
图34与图17对应，是用于对第六实施方式的SiC半导体装置的变形例进行说明的剖视图。
图35与图18对应，是用于对第六实施方式的SiC半导体装置的变形例进行说明的剖视图。
具体实施方式
图1是表示本发明的第一实施方式的SiC半导体装置1的俯视图。图2是将图1所示的SiC半导体装置1的内部构造与第一实施例的第二无机绝缘膜30一起表示的俯视图。图3是沿着图1所示的III-III线的剖视图。图4是将图3所示的构造的主要部分放大后的剖视图。
SiC半导体装置1在本方式(this embodiment)中是包含由六方晶的SiC单晶构成的SiC芯片2(芯片/半导体芯片)的电子部件。另外，在本方式中，SiC半导体装置1是包含SiC-SBD(Schottky Barrier Diode：肖特基势垒二极管)的半导体整流器件。六方晶的SiC单晶具有包含2H(Hexagonal)-SiC单晶、4H-SiC单晶、6H-SiC单晶等多种多晶型。在本方式中，表示SiC芯片2由4H-SiC单晶构成的例子，但并不排除其他多晶型。
SiC芯片2形成为长方体形状。SiC芯片2具有一侧的第一主面3、另一侧的第二主面4、以及连接第一主面3和第二主面4的第一～第四侧面5A～5D。第一主面3是形成有功能器件的器件面。第二主面4为未形成有功能器件的非器件面。第一主面3和第二主面4在从它们的法线方向Z观察的俯视(以下，简称为“俯视”)中形成为四边形形状。
第一主面3和第二主面4面向SiC单晶的c面。c面包含SiC单晶的硅面((0001)面)和碳面((000-1)面)。优选的是，第一主面3面向硅面，第二主面4面向碳面。第一主面3和第二主面4可以具有相对于c面在偏离方向上以规定角度倾斜的偏离角。偏离方向优选为SiC单晶的a轴方向([11-20]方向)。偏离角也可以超过0°且为10°以下。偏离角优选为5°以下。特别优选的是，偏离角为2°以上且4.5°以下。
第二主面4可以由具有研磨痕和退火痕(具体而言为激光照射痕)中的任一方或双方的粗糙面构成。退火痕可以包含非晶化的SiC和/或与金属硅化物化(合金化)的SiC(具体而言为Si)。第二主面4优选由至少具有退火痕的欧姆面构成。
第一～第四侧面5A～5D形成第一主面3的周缘和第二主面4的周缘。第一侧面5A以及第二侧面5B在沿着第一主面3的第一方向X上延伸，在与第一方向X交叉(具体而言为正交)的第二方向Y上对置。第三侧面5C以及第四侧面5D在第二方向Y上延伸，在第一方向X上对置。在本方式中，第一方向X为SiC单晶的m轴方向([1-100]方向)，第二方向Y为SiC单晶的a轴方向。即，第一侧面5A和第二侧面5B由SiC单晶的a面形成，第三侧面5C和第四侧面5D由SiC单晶的m面形成。
第一～第四侧面5A～5D可以由具有通过切割刀片进行的切削而形成的研磨痕的研磨面构成，也可以由具有通过激光光束照射而形成的改质层的劈开面构成。具体而言，改质层由SiC芯片2的晶体构造的一部分改质为其他性质的区域构成。即，改质层由密度、折射率或机械强度(结晶强度)、或者其他物理特性被改质为与SiC芯片2不同性质的区域构成。
改质层可以包含非晶质层(amorphous layer)、熔融再固化层、缺陷层、绝缘破坏层或折射率变化层中的至少1个层。非晶质层是SiC芯片2的一部分非晶质化而得的层。熔融再固化层是SiC芯片2的一部分熔融后再次固化而得的层。缺陷层是包含形成于SiC芯片2的空孔、龟裂等的层。绝缘破坏层是SiC芯片2的一部分绝缘破坏而得的层。折射率变化层是SiC芯片2的一部分变化为与SiC芯片2不同的折射率的层。
在第一～第四侧面5A～5D由劈开面构成的情况下，第一侧面5A和第二侧面5B可以形成具有由偏离角引起的倾斜角的倾斜面。由偏离角引起的倾斜角是在将法线方向Z设为0°时相对于该法线方向Z的角度。第一侧面5A和第二侧面5B可以形成相对于法线方向Z沿着SiC单晶的c轴方向([0001]方向)延伸的倾斜面。
由偏离角引起的倾斜角与偏离角大致相等。由偏离角引起的倾斜角可以为超过0°且10°以下(优选为2°以上且4.5°以下)。第三侧面5C和第四侧面5D在偏离方向(a轴方向)上延伸，因此，不具有由偏离角引起的倾斜角。第三侧面5C以及第四侧面5D在第二方向Y(a轴方向)以及法线方向Z上平面地延伸。具体而言，第三侧面5C和第四侧面5D形成为相对于第一主面3和第二主面4大致垂直。
SiC半导体装置1包含形成于SiC芯片2的第二主面4的表层部的n型(第一导电型)的第一半导体区6(高浓度区)。第一半导体区6在厚度方向上具有大致一定的n型杂质浓度。第一半导体区6的n型杂质浓度可以为1×1018cm-3以上且1×1021cm-3以下。第一半导体区6形成SBD的阴极。第一半导体区6可以称为阴极区。
第一半导体区6形成于第二主面4的表层部的整个区域，从第二主面4以及第一～第四侧面5A～5D露出。即，第一半导体区6具有第二主面4以及第一～第四侧面5A～5D的一部分。第一半导体区6的厚度可以为5μm以上且300μm以下。第一半导体区6的厚度典型地为50μm以上且250μm以下。第一半导体区6的厚度通过第二主面4的研磨来调整。在本方式中，第一半导体区6由n型的半导体基板(SiC基板)形成。
SiC半导体装置1包含形成于SiC芯片2的第一主面3的表层部的n型的第二半导体区7(低浓度区)。第二半导体区7具有小于第一半导体区6的n型杂质浓度的n型杂质浓度。第二半导体区7与第一半导体区6电连接，与第一半导体区6一起形成SBD的阴极。第二半导体区7可以称为漂移区。
第二半导体区7形成于第一主面3的表层部的整个区域，从第一主面3以及第一～第四侧面5A～5D露出。即，第二半导体区7具有第一主面3以及第一～第四侧面5A～5D的一部分。第二半导体区7的n型杂质浓度可以为1×1015cm-3以上且1×1018cm-3以下。第二半导体区7的厚度可以为5μm以上且20μm以下。在本方式中，第二半导体区7由n型的外延层(SiC外延层)形成。
SiC半导体装置1包含在SiC芯片2中介于第一半导体区6和第二半导体区7之间的n型的第三半导体区8(浓度过渡区)。第三半导体区8具有n型杂质浓度从第一半导体区6的n型杂质浓度朝向第二半导体区7的n型杂质浓度降低(具体而言为渐减)的浓度梯度。第三半导体区8介于第一半导体区6及第二半导体区7之间的整个区域，从第一～第四侧面5A～5D露出。即，第三半导体区8具有第一～第四侧面5A～5D的一部分。
第三半导体区8与第一半导体区6以及第二半导体区7电连接，与第一半导体区6以及第二半导体区7一起形成SBD的阴极。第三半导体区8可以称为缓冲区。第三半导体区8的厚度可以为1μm以上且10μm以下。在本方式中，第三半导体区8由n型的外延层(SiC外延层)形成。
SiC半导体装置1包含形成于第一主面3的表层部的p型(第二导电型)的保护区9。保护区9的p型杂质可以被激活，也可以不被激活。保护区9的p型杂质浓度可以为1×1015cm-3以上且1×1018cm-3以下。保护区9从第一主面3的周缘(第一～第四侧面5A～5D)向内侧隔开间隔地形成于第一主面3，使第一主面3的内侧部露出。保护区9沿着第一主面3的周缘呈带状延伸。
保护区9形成为在俯视中包围第一主面3的内侧部的环状。具体而言，保护区9形成为在俯视中具有与第一主面3的周缘平行的4边的四边环状。由此，保护区9形成为保护环区。保护区9具有第一主面3的内侧部侧的内缘部以及第一主面3的周缘侧的外缘部。
SiC半导体装置1包含形成于第一主面3之上的第一无机绝缘膜10作为覆盖对象的一例。第一无机绝缘膜10可以称为层间绝缘膜。第一无机绝缘膜10可以具有包含多个绝缘膜的层叠构造，也可以具有由单一的绝缘膜构成的单层构造。第一无机绝缘膜10优选包含氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少1个。第一无机绝缘膜10可以具有包含多个氧化硅膜的层叠构造、包含多个氮化硅膜的层叠构造、或者包含多个氮氧化硅膜的层叠构造。
第一无机绝缘膜10也可以具有将氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少2种以任意的顺序层叠而成的层叠构造。第一无机绝缘膜10也可以具有由氧化硅膜、氮化硅膜或氮氧化硅膜构成的单层构造。在本方式中，第一无机绝缘膜10具有由氧化硅膜构成的单层构造。
在本方式中，第一无机绝缘膜10由包含SiC芯片2(第二半导体区7)的氧化物的场氧化膜构成。因此，第一无机绝缘膜10在绝缘体(氧化硅)中包含与第二半导体区7的n型杂质相同种类的n型杂质。第一无机绝缘膜10具有第一绝缘厚度T1。第一绝缘厚度T1可以为0.1μm以上且5μm以下。第一绝缘厚度T1优选为0.5μm以上且2μm以下。
第一无机绝缘膜10使第一主面3的内侧部露出。在本方式中，第一无机绝缘膜10形成为在俯视中包围第一主面3的内侧部的环状。具体而言，第一无机绝缘膜10形成为在俯视中具有与第一主面3的周缘平行的4边的四边环状。第一无机绝缘膜10遍及整周地覆盖保护区9的外缘部，使保护区9的内缘部遍及整周地露出。
具体而言，第一无机绝缘膜10具有第一主面3的内侧部侧的内壁部11以及第一主面3的周缘侧的外壁部12。内壁部11形成为以使第一主面3的内侧部(第二半导体区7)以及保护区9的内缘部露出的方式从保护区9的内缘部向外缘部侧隔开间隔。由此，内壁部11划分使第一主面3的内侧部(第二半导体区7)以及保护区9的内缘部露出的接触开口13。在本方式中，内壁部11(接触开口13)形成为在俯视中具有与第一主面3的周缘(第一～第四侧面5A～5D)平行的4边的四边形形状，包围保护区9的内缘部。
外壁部12形成为从第一主面3的周缘向第一主面3的内侧部侧隔开间隔，使第一主面3的周缘部(第二半导体区7)露出。外壁部12形成为从保护区9的外缘部向第一主面3的周缘侧隔开间隔。由此，外壁部12划分使第一主面3的周缘部(第二半导体区7)露出的切口开口14。在本方式中，外壁部12(切口开口14)形成为在俯视中具有与第一主面3的周缘平行的4边的四边形形状，包围保护区9的外缘部。
第一无机绝缘膜10在第一主面3中划分隐藏面15(hidden surface)、有源面16(active surface)以及外侧面17(outer surface)。换言之，第一主面3包含由第一无机绝缘膜10划分的隐藏面15、有源面16以及外侧面17。
隐藏面15由在第一主面3中被第一无机绝缘膜10覆盖(隐蔽)的部分构成，在俯视中形成为四边环状。有源面16由在第一主面3的内侧部从第一无机绝缘膜10露出的部分构成，在俯视中被内壁部11(接触开口13)划分为四边形形状。外侧面17由在第一主面3的周缘部从第一无机绝缘膜10露出的部分构成，在俯视中被外壁部12(切口开口14)划分为四边环状。
在本方式中，有源面16相对于隐藏面15向第二半导体区7的底部侧(第二主面4侧)凹陷。具体而言，有源面16以内壁部11(接触开口13)为起点相对于隐藏面15向第二半导体区7的底部侧凹陷一级。有源面16在法线方向Z上形成于保护区9的底部与隐藏面15之间的深度位置。
有源面16使第二半导体区7以及保护区9的内缘部露出。有源面16优选在法线方向Z上相对于隐藏面15以超过0μm且1μm以下(优选为0.5μm以下)的范围凹陷。有源面16的表层部中的第二半导体区7的n型杂质浓度比隐藏面15的表层部中的第二半导体区7的n型杂质浓度高。
在本方式中，外侧面17相对于隐藏面15向第二半导体区7的底部侧(第二主面4侧)凹陷。具体而言，外侧面17以外壁部12(切口开口14)为起点相对于隐藏面15向第二半导体区7的底部侧凹陷一级。外侧面17在法线方向Z上形成于保护区9的底部与隐藏面15之间的深度位置。
外侧面17使第二半导体区7露出。外侧面17优选在法线方向Z上相对于隐藏面15以超过0μm且1μm以下(优选为0.5μm以下)的范围凹陷。外侧面17优选位于与有源面16大致同一平面上。外侧面17的表层部中的第二半导体区7的n型杂质浓度比隐藏面15的表层部中的第二半导体区7的n型杂质浓度高。
SiC半导体装置1包含形成在第一主面3之上的第一主面电极20。在本方式中，第一主面电极20形成为在俯视中具有与第一主面3的周缘平行的4边的四边形形状。第一主面电极20是肖特基电极。第一主面电极20与第一主面3形成肖特基结。具体而言，第一主面电极20在相对于隐藏面15向第二半导体区7的底部侧凹陷的有源面16中，与第二半导体区7以及保护区9的内缘部电连接。第一主面电极20在有源面16与第二半导体区7形成肖特基结。
由此，作为功能器件的一例的SiC-SBD形成于有源面16。SiC-SBD包含作为阳极的第一主面电极20和作为阴极的第二半导体区7(第一半导体区6和第三半导体区8)。
第一主面电极20具有位于第一无机绝缘膜10之上的电极侧壁21。电极侧壁21形成为在俯视中从第一主面3的周缘(第一～第四侧面5A～5D)向第一无机绝缘膜10的内壁部11侧(有源面16侧)隔开间隔。具体而言，电极侧壁21在第一无机绝缘膜10之上形成于第一无机绝缘膜10的内壁部11以及外壁部12之间。
在本方式中，电极侧壁21形成为在俯视中从保护区9的外缘部向第一无机绝缘膜10的内壁部11侧隔开间隔。电极侧壁21隔着第一无机绝缘膜10与保护区9对置。电极侧壁21形成为从第一主面电极20的主面斜下倾斜的锥形状(taper)。在本方式中，电极侧壁21形成为朝向第一无机绝缘膜10弯曲的弯曲锥形状。
更具体而言，第一主面电极20包含覆盖有源面16的主体部22和覆盖第一无机绝缘膜10的引出部23。也可以将主体部22称为肖特基电极部，将引出部23称为场电极部。主体部22位于接触开口13内，与第二半导体区7以及保护区9的内缘部电连接。主体部22以比第一无机绝缘膜10向上方突出的方式从有源面16填埋接触开口13。主体部22沿着有源面16大致平坦地延伸。
引出部23从主体部22引出到第一无机绝缘膜10之上，在第一无机绝缘膜10之上形成电极侧壁21。引出部23沿着第一无机绝缘膜10大致平坦地延伸。引出部23隔着第一无机绝缘膜10与保护区9对置。在本方式中，引出部23的整体与保护区9对置。
引出部23在第一主面电极20的周缘部形成比主体部22向上方(远离SiC芯片2的方向)突出的突出部24。换言之，第一主面电极20包含覆盖第一主面3的内侧部(主体部22)、以及覆盖第一无机绝缘膜10并具有比内侧部(主体部22)向上方突出的突出部24(引出部23)的周缘部。即，在第一主面电极20的周缘部(主体部22和引出部23之间的区域)形成有由突出部24引起的梯度(阶梯差)。
第一主面电极20具有层叠构造，该层叠构造包含从SiC芯片2侧起依次层叠的第一电极膜25、第二电极膜26以及第三电极膜27。第一电极膜25沿着有源面16、第一无机绝缘膜10的内壁部11(即接触开口13)以及第一无机绝缘膜10的主面形成为膜状。第一电极膜25由肖特基势垒电极膜构成，与第一主面3(第二半导体区7)形成肖特基结。第一电极膜25的电极材料只要与第一主面3(第二半导体区7)形成肖特基结即可，是任意的。
第一电极膜25可以包含镁(Mg)、铝(Al)、钛(Ti)、钒(V)、铬(Cr)、锰(Mn)、钴(Co)、镍(Ni)、铜(Cu)、锆(Zr)、铌(Nb)、钼(Mo)、钯(Pd)、银(Ag)、铟(In)、锡(Sn)、钽(Ta)、钨(W)、铂(Pt)及金(Au)中的至少1种
第一电极膜25也可以由包含上述金属种类中的至少1种的合金膜构成。在本方式中，第一电极膜25由钛膜构成。第一电极膜25具有第一电极厚度TE1。第一电极厚度TE1可以为
Figure BDA0003942885300000121
(埃)以上且
Figure BDA0003942885300000122
以下。第一电极厚度TE1优选为
Figure BDA0003942885300000123
以上且
Figure BDA0003942885300000124
以下。
第二电极膜26沿着第一电极膜25的主面形成为膜状。第二电极膜26由金属阻挡膜构成。在本方式中，第二电极膜26由Ti系金属膜构成。第二电极膜26包含钛膜及氮化钛膜中的至少1种。第二电极膜26也可以具有由钛膜或氮化钛膜构成的单层构造、或者以任意的顺序包含钛膜和氮化钛膜的层叠构造。
在本方式中，第二电极膜26具有由氮化钛膜构成的单层构造。第二电极膜26具有第二电极厚度TE2。第二电极厚度TE2可以为
Figure BDA0003942885300000125
以上且
Figure BDA0003942885300000126
以下。第二电极厚度TE2优选为
Figure BDA0003942885300000127
以上且
Figure BDA0003942885300000128
以下。第二电极厚度TE2优选超过第一电极厚度TE1(TE1＜TE2)。
第三电极膜27沿着第二电极膜26的主面形成为膜状。第三电极膜27由Cu系金属膜或Al系金属膜构成。第三电极膜27也可以包含纯Cu膜(纯度为99％以上的Cu膜)、纯Al膜(纯度为99％以上的Al膜)、AlCu合金膜、AlSi合金膜以及AlSiCu合金膜中的至少1种。在本方式中，第三电极膜27具有由AlCu合金膜构成的单层构造。
第三电极膜27具有第三电极厚度TE3。第三电极厚度TE3可以为0.5μm
Figure BDA0003942885300000129
以上且10μm
Figure BDA00039428853000001210
以下。第三电极厚度TE3优选为2.5μm以上且7.5μm以下。第三电极厚度TE3优选超过第一电极厚度TE1以及第二电极厚度TE2(TE1＜TE3、TE2＜TE3)。第三电极厚度TE3特别优选超过第一电极厚度TE1与第二电极厚度TE2之和(＝TE1+TE2)(TE1+TE2＜TE3)。
SiC半导体装置1包含第二无机绝缘膜30。第二无机绝缘膜30由具有比较高的致密度的无机绝缘体构成，并具有针对水分(湿气)的阻隔性(遮蔽性)。例如，第一主面电极20的氧化物(在本方式中为氧化铝)使第一主面电极20的电气特性降低。另外，第一主面电极20的氧化物为因热膨胀而引起第一主面电极20、其他构造物的局部脱落、裂纹等的一个主要原因。
第二无机绝缘膜30通过覆盖第一无机绝缘膜10和第一主面电极20中的任一方或双方来遮蔽来自外部的水分(湿气)，保护SiC芯片2、第一主面电极20免受氧化。第二无机绝缘膜30也可以称为钝化膜。
第二无机绝缘膜30可以具有包含多个绝缘膜的层叠构造，也可以具有由单一的绝缘膜构成的单层构造。第二无机绝缘膜30优选包含氧化硅膜、氮化硅膜和氮氧化硅膜中的至少1个。第二无机绝缘膜30也可以具有包含多个氧化硅膜的层叠构造、包含多个氮化硅膜的层叠构造、或者包含多个氮氧化硅膜的层叠构造。
第二无机绝缘膜30也可以具有将氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少2种以任意的顺序层叠而成的层叠构造。第二无机绝缘膜30也可以具有由氧化硅膜、氮化硅膜或氮氧化硅膜构成的单层构造。在本方式中，第二无机绝缘膜30具有由氮化硅膜构成的单层构造。即，第二无机绝缘膜30由与第一无机绝缘膜10不同的绝缘体构成。
第二无机绝缘膜30具有第二绝缘厚度T2。第二绝缘厚度T2可以为0.05μm以上且5μm以下。第二绝缘厚度T2优选为0.1μm以上且2μm以下。第二绝缘厚度T2可以为第一绝缘厚度T1以上(T1≤T2)。第二绝缘厚度T2优选小于第一绝缘厚度T1(T1＞T2)。
第二绝缘厚度T2优选超过第一电极膜25的第一电极厚度TE1以及第二电极膜26的第二电极厚度TE2(TE1＜T2、TE2＜T2)。第二绝缘厚度T2特别优选超过第一电极厚度TE1与第二电极厚度TE2之和(＝TE1+TE2)(TE1+TE2＜T2)。第二绝缘厚度T2优选为第三电极膜27的第三电极厚度TE3以下(TE3≥T2)。第二绝缘厚度T2特别优选小于第三电极厚度TE3(TE3＞T2)。
在本方式中，第二无机绝缘膜30包含：内覆盖部31(电极覆盖部)、外覆盖部32(绝缘覆盖部)以及去除部33。第二无机绝缘膜30只要具有内覆盖部31以及外覆盖部32中的至少一方即可，不一定需要包含内覆盖部31以及外覆盖部32两者。第二无机绝缘膜30优选至少具有内覆盖部31。第二无机绝缘膜30最优选包含内覆盖部31及外覆盖部32两者。
第二无机绝缘膜30的内覆盖部31以使电极侧壁21露出的方式覆盖第一主面电极20。内覆盖部31也使第一主面电极20的内侧部露出。内覆盖部31形成为在俯视中沿着电极侧壁21延伸的带状。在本方式中，内覆盖部31形成为在俯视中包围第一主面电极20的内侧部的环状。具体而言，内覆盖部31形成为在俯视中具有与电极侧壁21(第一主面3的周缘)平行的4边的四边环状。
内覆盖部31以使第一主面电极20的周缘部露出的方式从电极侧壁21起隔开间隔地覆盖第一主面电极20。具体而言，内覆盖部31以使第一主面电极20的引出部23(突出部24)露出的方式形成于第一主面电极20的主体部22之上。该情况下，内覆盖部31优选形成为在俯视中从第一无机绝缘膜10的内壁部11向第一主面电极20的内侧隔开间隔。内覆盖部31还优选形成为从引出部23(突出部24)向内侧隔开间隔，使引出部23(突出部24)的整体露出。
在本方式中，内覆盖部31以避开第一主面电极20的梯度(阶梯差)的方式形成为沿着主体部22的主面延伸的平坦的膜状。在本方式中，内覆盖部31的主面相对于引出部23的主面位于主体部22的主面侧。当然，内覆盖部31的主面可以位于比引出部23的主面靠上方的位置。即，内覆盖部31可以具有超过突出部24厚度的厚度。突出部24的厚度在法线方向Z上由主体部22的主面以及引出部23的主面之间的距离(厚度)定义。
内覆盖部31隔着第一主面电极20与有源面16对置。在本方式中，内覆盖部31形成为在俯视中从第一无机绝缘膜10的内壁部11向内侧隔开间隔。因此，内覆盖部31隔着第一主面电极20不与第一无机绝缘膜10对置。
内覆盖部31形成为在俯视中从保护区9的内缘部向内侧隔开间隔。内覆盖部31隔着第一主面电极20不与保护区9对置。即，内覆盖部31隔着第一主面电极20仅与第二半导体区7对置。当然，内覆盖部31也可以隔着第一主面电极20(引出部23)与保护区9和第一无机绝缘膜10中的某一方或双方对置。
内覆盖部31具有第一主面电极20的内侧部侧的第一内壁部34、以及第一主面电极20的电极侧壁21侧的第一外壁部35。第一内壁部34划分使第一主面电极20的内侧部露出的第一开口36。在本方式中，第一内壁部34(第一开口36)形成为在俯视中具有与电极侧壁21平行的4边的四边形形状。
在本方式中，第一内壁部34从引出部23(突出部24)向内侧隔开间隔地形成于主体部22之上。由此，第一内壁部34划分使主体部22的内侧部露出的第一开口36。第一内壁部34形成为从第二无机绝缘膜30的主面朝向第一主面电极20的内侧斜下倾斜的锥形状。
第一外壁部35以使第一主面电极20的周缘部露出的方式从电极侧壁21起隔开间隔地形成于第一主面电极20之上。具体而言，第一外壁部35以使引出部23(突出部24)露出的方式形成于主体部22之上。更具体而言，第一外壁部35形成为从引出部23(突出部24)向内侧隔开间隔。由此，第一外壁部35使主体部22的一部分以及引出部23(突出部24)的整体露出。
第一外壁部35形成为在俯视中从第一无机绝缘膜10的内壁部11向第一主面电极20的内侧隔开间隔。第一外壁部35还形成为在俯视中从保护区9的内缘部向内侧隔开间隔。在本方式中，第一外壁部35形成为在俯视中具有与电极侧壁21平行的4边的四边形形状。第一外壁部35形成为从第二无机绝缘膜30的主面朝向第一主面电极20的引出部23斜下倾斜的锥形状。
第二无机绝缘膜30的外覆盖部32以使电极侧壁21露出的方式覆盖第一无机绝缘膜10。外覆盖部32形成为在俯视中沿着电极侧壁21延伸的带状。外覆盖部32形成为在俯视中包围第一主面电极20(电极侧壁21)的环状。具体而言，外覆盖部32形成为在俯视中具有与电极侧壁21(第一主面3的周缘)平行的4边的四边环状。
外覆盖部32以使第一无机绝缘膜10的一部分露出的方式从电极侧壁21向第一主面3的周缘侧隔开间隔地覆盖第一无机绝缘膜10。在本方式中，外覆盖部32隔着第一无机绝缘膜10与保护区9对置。外覆盖部32以在俯视中横穿保护区9的外缘部的方式延伸，隔着第一无机绝缘膜10与保护区9外的第二半导体区7对置。在本方式中，外覆盖部32从第一无机绝缘膜10之上引出到外侧面17。
由此，外覆盖部32包含：覆盖第一无机绝缘膜10的第一部分37和直接覆盖外侧面17的第二部分38。第一部分37沿着第一无机绝缘膜10呈膜状延伸，隔着第一无机绝缘膜10与隐藏面15对置。即，第一部分37隔着第一无机绝缘膜10与第二半导体区7和保护区9对置。第一部分37的主面相对于第一主面电极20的引出部23的主面位于第一无机绝缘膜10侧。在本方式中，第一部分37的主面相对于第一主面电极20的主体部22的主面位于第一无机绝缘膜10侧。
第二部分38沿着外侧面17呈膜状延伸，直接覆盖外侧面17。即，第二部分38直接覆盖第二半导体区7。第二部分38的主面相对于引出部23的主面位于第一主面3(外侧面17)侧。第二部分38的主面相对于主体部22的主面位于第一主面3(外侧面17)侧。在本方式中，第二部分38的主面位于第一无机绝缘膜10的主面与隐藏面15之间。
在本方式中，第二部分38形成为以使第一主面3(外侧面17)的周缘部露出的方式从第一主面3的周缘(第一～第四侧面5A～5D)向第一无机绝缘膜10侧隔开间隔。第二部分38在与第一主面3的周缘之间划分供第一主面3(外侧面17)的周缘部露出的切割道(dicingstreet)39。切割道39划分为沿着第一主面3的周缘延伸的四边环状。切割道39的宽度可以为5μm以上且25μm以下。切割道39的宽度是与切割道39延伸的方向正交的方向的宽度。
外覆盖部32具有电极侧壁21侧的第二内壁部40以及第一主面3(外侧面17)的周缘侧的第二外壁部41。第二内壁部40以使第一无机绝缘膜10露出的方式从电极侧壁21起隔开间隔地形成于第一无机绝缘膜10之上。即，第二内壁部40在俯视中形成于第一无机绝缘膜10的内壁部11与外壁部12之间的区域。
在本方式中，第二内壁部40在俯视中形成于电极侧壁21与保护区9的外缘部之间的区域。由此，第二内壁部40使在第一无机绝缘膜10中覆盖保护区9的部分露出。在本方式中，第二内壁部40形成为在俯视中具有与电极侧壁21平行的4边的四边形形状，包围第一主面电极20。第二内壁部40形成为从第二无机绝缘膜30的主面朝向第一主面3的内侧斜下倾斜的锥形状。
在本方式中，第二外壁部41形成于外侧面17之上。第二外壁部41在俯视中形成于第一无机绝缘膜10的外壁部12(切口开口14)与第一主面3的周缘之间的区域，使第一主面3(外侧面17)的周缘部露出。第二外壁部41形成为从第二无机绝缘膜30的主面朝向第一主面3(外侧面17)的周缘斜下倾斜的锥形状。第二外壁部41在与第一主面3的周缘之间划分切割道39。
第二无机绝缘膜30的去除部33划分在内覆盖部31(第一外壁部35)与外覆盖部32(第二内壁部40)之间，使第一主面电极20的电极侧壁21露出。在本方式中，去除部33形成为在俯视中沿着电极侧壁21延伸的带状。具体而言，去除部33形成为在俯视中沿着电极侧壁21延伸的环状(在本方式中为四边环状)。
即，去除部33使电极侧壁21、第一主面电极20的引出部23(突出部24)以及第一无机绝缘膜10的一部分遍及电极侧壁21的整周地露出。在第二无机绝缘膜30中，内覆盖部31形成于平坦的第一主面电极20之上，外覆盖部32形成于平坦的第一无机绝缘膜10之上。因此，在第二无机绝缘膜30中，由电极侧壁21引起的阶梯差被去除部33除去。
SiC半导体装置1包含覆盖第一主面电极20的电极侧壁21的有机绝缘膜50。有机绝缘膜50具有比第二无机绝缘膜30硬度低的硬度。换言之，有机绝缘膜50具有比第二无机绝缘膜30弹性模量小的弹性模量，作为针对外力的缓冲材料(保护膜)发挥功能。有机绝缘膜50保护SiC芯片2、第一主面电极20、第二无机绝缘膜30等免受外力影响。
有机绝缘膜50优选包含感光性树脂。感光性树脂可以为负型或正型。有机绝缘膜50可以包含聚酰亚胺膜、聚酰胺膜及聚苯并噁唑膜中的至少1个。在本方式中，有机绝缘膜50包含聚酰亚胺膜。
有机绝缘膜50具有第三绝缘厚度T3。第三绝缘厚度T3优选超过第二无机绝缘膜30的第二绝缘厚度T2(T2＜T3)。第三绝缘厚度T3特别优选超过第一主面电极20的总厚度(＝TE1+TE1+TE3)(TE1+TE1+TE3＜T3)。第三绝缘厚度T3可以为1μm以上且50μm以下。第三绝缘厚度T3优选为5μm以上且30μm以下。
有机绝缘膜50在电极侧壁21中覆盖第一电极膜25、第二电极膜26以及第三电极膜27。有机绝缘膜50形成为在俯视中沿着电极侧壁21延伸的带状。在本方式中，有机绝缘膜50形成为在俯视中包围第一主面电极20的内侧部的环状，遍及整周地覆盖电极侧壁21。具体而言，有机绝缘膜50形成为在俯视中具有与电极侧壁21(第一主面3的周缘)平行的4边的四边环状。
有机绝缘膜50覆盖第一主面电极20的缘部。即，有机绝缘膜50从电极侧壁21朝向第二无机绝缘膜30的内覆盖部31侧延伸，覆盖从电极侧壁21与内覆盖部31之间露出的第一主面电极20的周缘部。具体而言，有机绝缘膜50覆盖第一主面电极20的引出部23(突出部24)。有机绝缘膜50进一步从引出部23(突出部24)之上朝向第一主面电极20的主体部22侧延伸，覆盖主体部22的一部分。
有机绝缘膜50还从引出部23(突出部24)之上朝向第二无机绝缘膜30的内覆盖部31之上延伸，覆盖内覆盖部31。有机绝缘膜50以使第一主面电极20的内侧部露出的方式覆盖内覆盖部31。具体而言，有机绝缘膜50以使内覆盖部31的第一内壁部34露出的方式覆盖内覆盖部31。更具体而言，有机绝缘膜50从第一内壁部34向第一外壁部35侧隔开间隔地覆盖内覆盖部31，在俯视中使第一主面电极20的内侧部以及内覆盖部31的缘部51露出。
有机绝缘膜50从电极侧壁21朝向第二无机绝缘膜30的外覆盖部32延伸，覆盖在第一无机绝缘膜10中从电极侧壁21与外覆盖部32之间露出的部分。有机绝缘膜50在电极侧壁21与外覆盖部32之间隔着第一无机绝缘膜10与保护区9对置。有机绝缘膜50还从第一无机绝缘膜10之上朝向外覆盖部32之上延伸，覆盖外覆盖部32。有机绝缘膜50以使第一主面3(外侧面17)的周缘部露出的方式覆盖外覆盖部32。
具体而言，有机绝缘膜50以使第二外壁部41露出的方式覆盖外覆盖部32。更具体而言，有机绝缘膜50从第二外壁部41向第二内壁部40侧隔开间隔地覆盖外覆盖部32，在俯视中使第一主面3(外侧面17)的周缘部以及外覆盖部32的一部分露出。即，有机绝缘膜50以使外侧面17露出的方式覆盖外覆盖部32的第一部分37以及第二部分38。
有机绝缘膜50具有电极侧壁21侧的第三内壁部52以及第三内壁部52的相反侧(第一主面3的周缘部侧)的第三外壁部53。第三内壁部52划分使第一主面电极20的内侧部露出的第二开口54。第三内壁部52(第二开口54)沿着内覆盖部31的第一内壁部34(第一开口36)延伸。在本方式中，第三内壁部52形成为在俯视中具有与内覆盖部31的第一内壁部34平行的4边的四边形形状。
第三内壁部52从第一内壁部34向第一外壁部35侧隔开间隔地形成于内覆盖部31之上，使第一主面电极20的内侧部和内覆盖部31的缘部51露出。即，第二开口54使第一主面电极20的内侧部和内覆盖部31的缘部51露出。缘部51的露出宽度WE可以为超过0μm且10μm以下。露出宽度WE优选为1μm以上且5μm以下。
第三内壁部52(第二开口54)与第一内壁部34(第一开口36)连通，与第一内壁部34(第一开口36)形成1个焊盘开口55。第三内壁部52形成为从有机绝缘膜50的主面朝向第一内壁部34斜下倾斜的锥形状。在本方式中，第三内壁部52形成为朝向内覆盖部31弯曲的弯曲锥形状。
第三外壁部53形成为以使外侧面17露出的方式从第一主面3的周缘(第一～第四侧面5A～5D)向外覆盖部32侧隔开间隔。第三外壁部53使外覆盖部32的第二外壁部41露出。具体而言，第三外壁部53形成为以使外覆盖部32的周缘部露出的方式从第二外壁部41向第二内壁部40侧隔开间隔。第三外壁部53位于外覆盖部32的第二部分38之上，隔着外覆盖部32与外侧面17对置。
即，第三外壁部53位于第一无机绝缘膜10的外壁部12(切口开口14)与第一主面3的周缘之间。第三外壁部53与第二外壁部41一起划分切割道39。在本方式中，第三外壁部53形成为在俯视中具有与电极侧壁21平行的4边的四边形形状。第三外壁部53形成为从有机绝缘膜50的主面朝向外覆盖部32的第二外壁部41斜下倾斜的锥形状。在本方式中，第三外壁部53形成为朝向外覆盖部32弯曲的弯曲锥形状。
这样，有机绝缘膜50跨第二无机绝缘膜30的内覆盖部31及外覆盖部32而形成，在内覆盖部31与外覆盖部32之间的去除部33内覆盖第一主面电极20的电极侧壁21。具体而言，有机绝缘膜50在去除部33内覆盖第一主面电极20的电极侧壁21、第一主面电极20的主体部22的一部分、第一主面电极20的引出部23(突出部24)以及第一无机绝缘膜10的一部分。即，有机绝缘膜50在去除部33内填埋由第一无机绝缘膜10、第一主面电极20以及第二无机绝缘膜30形成的凹凸。
SiC半导体装置1包含形成于第一主面电极20的内侧部之上的焊盘电极60。焊盘电极60是外部连接用的端子电极，在本方式中，由镀膜构成。焊盘电极60包含在焊盘开口55内形成于第一主面电极20的内侧部之上的Ni镀膜61。Ni镀膜61形成为在法线方向Z上从有机绝缘膜50的主面向第一主面电极20侧隔开间隔。Ni镀膜61在第一开口36内覆盖第一主面电极20的主体部22和内覆盖部31的第一内壁部34。
Ni镀膜61从第一主面电极20的主体部22之上引出到内覆盖部31的缘部51之上。由此，Ni镀膜61具有在第二开口54内覆盖内覆盖部31的缘部51的镀敷覆盖部62。镀敷覆盖部62形成为在缘部51之上以第一内壁部34为起点朝向有机绝缘膜50(第三内壁部52)的圆弧状。
在本方式中，镀敷覆盖部62在第二开口54内覆盖有机绝缘膜50(第三内壁部52)。镀敷覆盖部62相对于有机绝缘膜50的第三内壁部52的中间部覆盖第二无机绝缘膜30侧的区域。换言之，镀敷覆盖部62以第三内壁部52的露出面积超过第三内壁部52的隐藏面积的方式覆盖有机绝缘膜50。这样，镀敷覆盖部62填埋第一开口36的全部和第二开口54的一部分。
Ni镀膜61具有第一镀敷厚度TP1。第一镀敷厚度TP1是以第一主面电极20(主体部22)的主面为基准的Ni镀膜61的厚度。第一镀敷厚度TP1超过第二无机绝缘膜30的第二绝缘厚度T2(T2＜TP1)。第一镀敷厚度TP1小于有机绝缘膜50的第三绝缘厚度T3(TP1＜T3)。
第一镀敷厚度TP1超过第二无机绝缘膜30的第二绝缘厚度T2与第二无机绝缘膜30的露出宽度WE之和(＝T2+WE)(T2+WE＜T4)。这是用于使Ni镀膜61与第三内壁部52相接的1个条件。第一镀敷厚度TP1也可以为0.1μm以上且15μm以下。第一镀敷厚度TP1优选为2μm以上且8μm以下。
焊盘电极60由与Ni镀膜61不同的金属材料构成，包含覆盖Ni镀膜61的外表面的外镀膜63。外镀膜63沿着Ni镀膜61的外表面形成为膜状。外镀膜63在第二开口54内覆盖有机绝缘膜50的第三内壁部52。
外镀膜63具有外部连接用的端子面64。端子面64在法线方向Z上相对于有机绝缘膜50的主面(第二开口54的开口端)位于Ni镀膜61侧。由此，外镀膜63使有机绝缘膜50的第三内壁部52的一部分露出。外镀膜63具有第二镀敷厚度TP2。第二镀敷厚度TP2小于Ni镀膜61的第一镀敷厚度TP1(TP2＜TP1)。
在本方式中，外镀膜63具有层叠构造，该层叠构造包含从Ni镀膜61侧起依次层叠的Pd镀膜65和Au镀膜66。Pd镀膜65沿着Ni镀膜61的外表面形成为膜状。Pd镀膜65在法线方向Z上从第二开口54的开口端向第二无机绝缘膜30侧隔开间隔地覆盖Ni镀膜61。Pd镀膜65在第二开口54内覆盖有机绝缘膜50的第三内壁部52。Pd镀膜65的厚度可以为0.01μm以上且1μm以下。
Au镀膜66沿着Pd镀膜65的外表面形成为膜状。Au镀膜66在法线方向Z上从第二开口54的开口端向第二无机绝缘膜30侧隔开间隔地覆盖Pd镀膜65。Au镀膜66在第二开口54内覆盖有机绝缘膜50的第三内壁部52。Au镀膜66的厚度可以为0.01μm以上且1μm以下。Au镀膜66优选具有小于Pd镀膜65厚度的厚度。
SiC半导体装置1包含覆盖第二主面4的第二主面电极70。第二主面电极70覆盖第二主面4的整个区域，并与第一～第四侧面5A～5D相连。第二主面电极70与第一半导体区6(第二主面4)电连接。具体而言，第二主面电极70与第一半导体区6(第二主面4)形成欧姆接触。
在本方式中，第二主面电极70包含从第二主面4侧起依次层叠的Ti膜71、Ni膜72、Pd膜73、Au膜74和Ag膜75。第二主面电极70只要至少包含Ti膜71即可，Ni膜72、Pd膜73、Au膜74及Ag膜75的有无分别是任意的。作为一例，第二主面电极70可以具有包含Ti膜71、Ni膜72以及Au膜74的层叠构造。
以上，SiC半导体装置1(电子部件)包含：第一无机绝缘膜10(覆盖对象)、第一主面电极20(电极)、第二无机绝缘膜30以及有机绝缘膜50。第二无机绝缘膜30覆盖第一无机绝缘膜10，在第一无机绝缘膜10之上具有电极侧壁21。第二无机绝缘膜30具有以使电极侧壁21露出的方式覆盖第一主面电极20的内覆盖部31。有机绝缘膜50覆盖电极侧壁21。
电子部件根据用途而在各种环境下使用，因此，要求适合于各种使用环境条件的耐用性。特别是，作为电子部件一例的SiC半导体装置1在SiC物性(电气特性)上搭载于混合动力车、电动汽车、燃料电池汽车等以电动机为驱动源的车辆等。因此，在SiC半导体装置1中，要求适合于严酷使用环境条件的优异的耐用性。电子部件的耐用性例如通过高温高湿偏压测试来评价。在高温高湿偏压测试中，在暴露于高温高湿环境下的状态下，对电子部件的电动作进行评价。
在高温环境下，由第一主面电极20的热膨胀引起的应力集中在第一主面电极20的电极侧壁21的附近。在第二无机绝缘膜30覆盖第一主面电极20的电极侧壁21的情况下，由于第一主面电极20的应力，第二无机绝缘膜30从电极侧壁21脱落，可靠性可能降低。在产生了第二无机绝缘膜30脱落的情况下，在高湿环境下，可能由于侵入到第二无机绝缘膜30的脱落部的水分(湿气)使得第一主面电极20等氧化，可靠性进一步降低。
因此，在SiC半导体装置1中，以使电极侧壁21露出的方式形成第二无机绝缘膜30。由此，能够减少由第一主面电极20的应力引起的第二无机绝缘膜30的脱落起点。结果，能够抑制由第一主面电极20的应力引起的第二无机绝缘膜30的脱落。因此，能够通过第二无机绝缘膜30适当地保护第一主面电极20。
另一方面，有机绝缘膜50覆盖电极侧壁21。有机绝缘膜50具有比第二无机绝缘膜30低的硬度。因此，即使在第一主面电极20产生了应力，也能够弹性地吸收该应力。由此，能够抑制有机绝缘膜50从电极侧壁21的脱落。结果，能够通过有机绝缘膜50保护电极侧壁21。因此，可以提供能够提高可靠性的SiC半导体装置1。在SiC半导体装置1中尤其能提高第一主面电极20、其周边的可靠性。
有机绝缘膜50优选覆盖内覆盖部31。根据该构造，能够抑制第二无机绝缘膜30从第一主面电极20的脱落，因此，能够抑制由第二无机绝缘膜30的脱落引起的有机绝缘膜50的脱落。因此，形成覆盖内覆盖部31的有机绝缘膜50，由此，能够通过第二无机绝缘膜30和有机绝缘膜50两者来保护第一主面电极20。
内覆盖部31优选以使第一主面电极20的周缘部露出的方式从电极侧壁21起隔开间隔地覆盖第一主面电极20。根据该构造，能够降低第一主面电极20的应力对内覆盖部31的影响。该情况下，内覆盖部31优选使引出部23(突出部24)露出。根据该构造，能够降低引出部23(突出部24)的应力对内覆盖部31的影响。
这些情况下，有机绝缘膜50优选覆盖在第一主面电极20中从电极侧壁21与内覆盖部31之间露出的部分。根据该构造，能够通过有机绝缘膜50保护在第一主面电极20中从第二无机绝缘膜30露出的部分。内覆盖部31优选使第一主面电极20的内侧部露出。根据该构造，能够确保第一主面电极20的接触部。该情况下，内覆盖部31优选包围第一主面电极20的内侧部。
第二无机绝缘膜30优选具有以使第一主面电极20的电极侧壁21露出的方式覆盖第一无机绝缘膜10的外覆盖部32。根据该构造，在第一主面电极20外的区域中，能够抑制由第一主面电极20的应力引起的第二无机绝缘膜30从第一无机绝缘膜10的脱落。由此，能够通过第二无机绝缘膜30从第一主面电极20外的区域保护第一主面电极20。
有机绝缘膜50优选覆盖外覆盖部32。根据该构造，能够抑制第二无机绝缘膜30从第一无机绝缘膜10的脱落，因此，能够抑制由第二无机绝缘膜30的脱落引起的有机绝缘膜50的脱落。因此，形成覆盖外覆盖部32的有机绝缘膜50，由此，能够通过第二无机绝缘膜30和有机绝缘膜50两者来保护第一主面电极20。
外覆盖部32优选从第一主面电极20的电极侧壁21起隔开间隔地覆盖第一无机绝缘膜10。根据该构造，能够降低第一主面电极20的应力对外覆盖部32的影响。有机绝缘膜50优选覆盖在第一无机绝缘膜10中从电极侧壁21与外覆盖部32之间露出的部分。根据该构造，能够通过有机绝缘膜50保护在第一无机绝缘膜10中从电极侧壁21与外覆盖部32之间露出的部分。外覆盖部32优选在俯视中包围第一主面电极20。根据该构造，能够通过第二无机绝缘膜30从第一主面电极20外的区域适当地保护第一主面电极20。
SiC半导体装置1(电子部件)包含：第一主面电极20(电极)、第二无机绝缘膜30、有机绝缘膜50以及焊盘电极60。第一主面电极20具有电极侧壁21。第二无机绝缘膜30以使第一主面电极20的内侧部和第一主面电极20的电极侧壁21露出的方式覆盖第一主面电极20。
有机绝缘膜50覆盖第一主面电极20的电极侧壁21，使第一主面电极20的内侧部露出。焊盘电极60形成于第一主面电极20的内侧部之上。根据该构造，能够抑制第二无机绝缘膜30的脱落。因此，也能够抑制由第二无机绝缘膜30的脱落引起的焊盘电极60的脱落。因此，可以提供能够提高可靠性的SiC半导体装置1。在SiC半导体装置1中尤其能提高第一主面电极20、其周边的可靠性。
第二无机绝缘膜30优选在俯视中沿着电极侧壁21呈带状延伸。该情况下，第二无机绝缘膜30特别优选在俯视中包围第一主面电极20的内侧部。根据该构造，能够通过第二无机绝缘膜30适当地保护第一主面电极20。
焊盘电极60优选与第二无机绝缘膜30相接。根据该构造，能够抑制第二无机绝缘膜30的脱落，因此，能够适当地形成与第二无机绝缘膜30相接的焊盘电极60。由此，能够适当地增加焊盘电极60相对于衬底的连接面积，因此，能够适当地抑制焊盘电极60的脱落。
有机绝缘膜50优选在第一主面电极20之上覆盖第二无机绝缘膜30。根据该构造，能够抑制第二无机绝缘膜30从第一主面电极20的脱落，因此，能够抑制由第二无机绝缘膜30的脱落引起的有机绝缘膜50的脱落。因此，形成覆盖内覆盖部31的有机绝缘膜50，由此，能够通过第二无机绝缘膜30和有机绝缘膜50两者来保护第一主面电极20和焊盘电极60。
在该构造中，焊盘电极60优选与有机绝缘膜50相接。根据该构造，能够抑制有机绝缘膜50的脱落，因此，能够抑制由有机绝缘膜50的脱落引起的焊盘电极60的脱落。另外，能够增加焊盘电极60相对于衬底的连接面积，因此，能够抑制焊盘电极60的脱落。
有机绝缘膜50优选以在第一主面电极20的内侧部侧使第二无机绝缘膜30的缘部51露出的方式覆盖第二无机绝缘膜30。该情况下，焊盘电极60优选覆盖第二无机绝缘膜30的缘部51。根据该构造，能够增加焊盘电极60相对于衬底的连接面积，因此，能够适当地抑制焊盘电极60的脱落。
该情况下，焊盘电极60优选包含Ni镀膜61。Ni镀膜61相对于第二无机绝缘膜30具有良好的密合性。因此，形成覆盖第二无机绝缘膜30的缘部51的Ni镀膜61，由此，能够适当地抑制焊盘电极60的脱落。
Ni镀膜61优选针对有机绝缘膜50的第三内壁部52的中间部覆盖第二无机绝缘膜30侧的区域。即，Ni镀膜61优选以第三内壁部52的隐藏面积小于第三内壁部52的露出面积的方式覆盖有机绝缘膜50。
焊盘电极60也可以包含覆盖Ni镀膜61的外表面的外镀膜63。根据该构造，能够抑制Ni镀膜61的脱落，因此，能够抑制由Ni镀膜61的脱落引起的外镀膜63的脱落。因此，能够通过外镀膜63适当地覆盖Ni镀膜61。外镀膜63也可以包含Pd镀膜65和Au镀膜66中的至少1个。
第二无机绝缘膜30能够采用图5A～图5F所示的各种方式。图5A与图2对应，是将SiC半导体装置1的内部构造与第二实施例的第二无机绝缘膜30一起表示的俯视图。以下，对与图1～图4所示的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图5A，第二无机绝缘膜30的内覆盖部31具有使第一主面电极20露出的内开口部76。内开口部76从第一内壁部34及第一外壁部35起隔开间隔地形成于内覆盖部31的内侧部。内开口部76形成为沿着第一内壁部34和第一外壁部35延伸的带状。在本方式中，内开口部76形成为沿着第一内壁部34以及第一外壁部35延伸的环状(具体而言为四边环状)。内开口部76从第一主面电极20的引出部23(突出部24)起隔开间隔地使第一主面电极20的主体部22露出。
有机绝缘膜50从内覆盖部31之上进入内开口部76，覆盖在第一主面电极20中从内开口部76露出的部分。在有机绝缘膜50中位于第二无机绝缘膜30的内开口部76内的部分形成锚定部。由此，有机绝缘膜50相对于第二无机绝缘膜30的接触面积增加，能够抑制有机绝缘膜50从第二无机绝缘膜30的脱落。
图5B与图2对应，是将SiC半导体装置1的内部构造与第三实施例的第二无机绝缘膜30一起表示的俯视图。以下，对与图1～图4所示的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图5B，第二无机绝缘膜30的外覆盖部32具有使第一无机绝缘膜10露出的外开口部77。外开口部77从第二内壁部40以及第二外壁部41起隔开间隔地形成于外覆盖部32的内侧部。外开口部77形成为沿着第二内壁部40和第二外壁部41延伸的带状。在本方式中，外开口部77形成为沿着第二内壁部40以及第二外壁部41延伸的环状(具体而言为四边环状)。
有机绝缘膜50从外覆盖部32之上进入外开口部77，覆盖在第一无机绝缘膜10中从外开口部77露出的部分。在有机绝缘膜50中位于外开口部77内的部分形成锚定部。由此，有机绝缘膜50相对于第二无机绝缘膜30的接触面积增加，能够抑制有机绝缘膜50从第二无机绝缘膜30的脱落。
图5C与图2对应，是将SiC半导体装置1的内部构造与第四实施例的第二无机绝缘膜30一起表示的俯视图。以下，对与图1～图4所示的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图5C，第二无机绝缘膜30的内覆盖部31具有使第一主面电极20露出的内开口部76(也一并参照图5A)。第二无机绝缘膜30的外覆盖部32具有使第一无机绝缘膜10露出的外开口部77(也一并参照图5B)。在有机绝缘膜50中位于内开口部76内的部分以及位于外开口部77内的部分分别形成锚定部。由此，能够在第一主面电极20的内侧部和外侧部抑制有机绝缘膜50从第二无机绝缘膜30的脱落。
图5D与图2对应，是将SiC半导体装置1的内部构造与第五实施例的第二无机绝缘膜30一起表示的俯视图。以下，对与图1～图4所示的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图5D，第二无机绝缘膜30的内覆盖部31具有使第一主面电极20露出的多个内开口部76。多个内开口部76从第一内壁部34和第一外壁部35起隔开间隔地分别形成于内覆盖部31的内侧部。多个内开口部76形成为沿着第一内壁部34(第一外壁部35)隔开间隔。
在本方式中，各内开口部76形成为在俯视中沿着第一内壁部34延伸的带状。各内开口部76的平面形状是任意的。各内开口部76也可以在俯视中形成为多边形形状、圆形形状。各内开口部76从第一主面电极20的引出部23(突出部24)起隔开间隔地使第一主面电极20的主体部22露出。
第二无机绝缘膜30的外覆盖部32具有使第一无机绝缘膜10露出的多个外开口部77。多个外开口部77从第二内壁部40和第二外壁部41起隔开间隔地分别形成于外覆盖部32的内侧部。多个外开口部77形成为沿着第二内壁部40(第二外壁部41)隔开间隔。在本方式中，各外开口部77形成为在俯视中沿着第二内壁部40延伸的带状。各外开口部77的平面形状是任意的。各外开口部77也可以在俯视中形成为多边形形状、圆形形状。
在有机绝缘膜50中位于多个内开口部76内的部分以及位于多个外开口部77内的部分分别形成锚定部。由此，有机绝缘膜50相对于第二无机绝缘膜30的接触面积增加，能够抑制有机绝缘膜50从第二无机绝缘膜30的脱落。
在本方式中，对内覆盖部31具有多个内开口部76、外覆盖部32具有多个外开口部77的例子进行了说明。但是，内覆盖部31也可以仅具有形成为有端状的1个内开口部76。另外，外覆盖部32也可以仅具有形成为有端状的1个外开口部77。另外，也可以是，外覆盖部32不具有外开口部77，而是内覆盖部31具有至少1个内开口部76。另外，也可以是，内覆盖部31不具有内开口部76，而是外覆盖部32具有至少1个外开口部77。
图5E与图2对应，是将SiC半导体装置1的内部构造与第六实施例的第二无机绝缘膜30一起表示的俯视图。以下，对与图1～图4所示的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图5E，第二无机绝缘膜30的内覆盖部31以使第一主面电极20的角部(四角)露出的方式形成于第一主面电极20之上。具体而言，内覆盖部31具有去除了第一实施例的内覆盖部31(参照图2)的角部(四角)的形态，使第一主面电极20的角部(四角)露出。即，内覆盖部31包含在第一主面电极20之上隔开间隔地形成的多个内分段部78。各内分段部78相对于电极侧壁21的各边以一对一的对应关系形成，沿着电极侧壁21的各边呈带状延伸。
第二无机绝缘膜30的外覆盖部32以使在第一无机绝缘膜10中沿着第一主面电极20的角部的部分露出的方式形成于第一无机绝缘膜10之上。具体而言，外覆盖部32具有将第一实施例的外覆盖部32(参照图2)的角部(四角)去除的形态，使在第一无机绝缘膜10中沿着第一主面电极20的角部的部分露出。即，外覆盖部32包含形成于第一无机绝缘膜10之上的多个外分段部79。各外分段部79相对于电极侧壁21的各边以一对一的对应关系形成，沿着电极侧壁21的各边呈带状延伸。
有机绝缘膜50在第一主面电极20之上覆盖内覆盖部31的多个内分段部78。另外，有机绝缘膜50覆盖第一主面电极20的角部(四角)。有机绝缘膜50在第一无机绝缘膜10之上覆盖外覆盖部32的多个外分段部79。另外，有机绝缘膜50覆盖在第一无机绝缘膜10中沿着第一主面电极20的角部的部分。
通过这样的构造，也能够增加有机绝缘膜50相对于第二无机绝缘膜30的接触面积。因此，能够抑制有机绝缘膜50从第二无机绝缘膜30的脱落。在第一主面电极20的角部(四角)，由热膨胀引起的应力容易集中。因此，以使第一主面电极20的角部(四角)露出的方式形成第二无机绝缘膜30，由此，能够降低第一主面电极20的应力对第二无机绝缘膜30的影响。
在本方式中，对内覆盖部31具有4个内分段部78，外覆盖部32具有4个外分段部79的例子进行了说明。但是，内覆盖部31也可以具有形成为有端状的至少1个内分段部78。另外，外覆盖部32也可以具有形成为有端状的至少1个外分段部79。另外，也可以是，外覆盖部32不具有外分段部79，而是内覆盖部31具有至少1个内分段部78。另外，也可以是，内覆盖部31不具有内分段部78，而是外覆盖部32具有至少1个外分段部79。
图5F与图2对应，是将SiC半导体装置1的内部构造与第七实施例的第二无机绝缘膜30一起表示的俯视图。以下，对与图1～图4所示的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图5F，第二无机绝缘膜30的内覆盖部31与第六实施例的第二无机绝缘膜30一样，包含使第一主面电极20的角部(四角)露出的多个内分段部78。在本方式中，多个内分段部78相对于电极侧壁21的各边以一对多的对应关系形成，形成为沿着电极侧壁21的各边隔开间隔。各内分段部78的平面形状是任意的。各内分段部78也可以在俯视中形成为四边形形状、多边形形状、圆形形状等。
第二无机绝缘膜30的外覆盖部32与第六实施例的第二无机绝缘膜30一样，包含使在第一无机绝缘膜10中沿着第一主面电极20的角部的部分露出的多个外分段部79。在本方式中，多个外分段部79相对于电极侧壁21的各边以一对多的对应关系形成，形成为沿着电极侧壁21的各边隔开间隔。各外分段部79的平面形状是任意的。各外分段部79也可以在俯视中形成为四边形形状、多边形形状、圆形形状等。
在本方式中，对内覆盖部31具有多个内分段部78，外覆盖部32具有多个外分段部79的例子进行了说明。但是，也可以是，外覆盖部32不具有外分段部79，而是内覆盖部31具有多个内分段部78。另外，也可以是，内覆盖部31不具有内分段部78，而是外覆盖部32具有多个外分段部79。
图6A～图6N是用于对图1所示的SiC半导体装置1的制造方法的一例进行说明的剖视图。
参照图6A，准备成为第一半导体区6的基底(base)的SiC晶圆81(晶圆(wafer)/半导体晶圆)。接着，通过外延生长法，从SiC晶圆81的一个面结晶生长半导体结晶(在本方式中为SiC)。由此，在SiC晶圆81之上依次形成具有规定的n型杂质浓度的第三半导体区8和具有规定的n型杂质浓度的第二半导体区7。在本方式中，第三半导体区8以及第二半导体区7分别由SiC外延层构成。
以下，将包含第一半导体区6(SiC晶圆81)、第三半导体区8和第二半导体区7的晶圆构造物称为SiC外延晶圆82。SiC外延晶圆82具有一侧的第一晶圆主面83和另一侧的第二晶圆主面84。第一晶圆主面83和第二晶圆主面84分别与SiC芯片2的第一主面3和第二主面4对应。
接着，在第一晶圆主面83设定多个器件区85和划分多个器件区85的切断预定线86。多个器件区85例如在俯视图中在第一方向X以及第二方向Y上隔开间隔地设定为格子状。切断预定线86在俯视图中设定为与多个器件区85的排列对应的格子状。在图6A中表示1个器件区85，用单点划线表示切断预定线86(以下，在图6B～图6N中相同)。
接着，参照图6B，成为第一无机绝缘膜10的基底的第一基底绝缘膜87形成于第一晶圆主面83之上。在本方式中，第一基底绝缘膜87由氧化硅膜构成。第一基底绝缘膜87也可以通过CVD(Chemical Vapor Deposition：化学气相沉积)法和/或热氧化处理法来形成。在本方式中，第一基底绝缘膜87通过热氧化处理法来形成。
即，第一基底绝缘膜87由包含SiC外延晶圆82(具体而言为第二半导体区7)的氧化物的场氧化膜构成。第一基底绝缘膜87一边吸收第一晶圆主面83附近的n型杂质一边生长。因此，第一基底绝缘膜87包含第二半导体区7的n型杂质。
接下来，参照图6C，在第一基底绝缘膜87之上形成具有规定图案的第一抗蚀剂掩模88。第一抗蚀剂掩模88具有使在第一晶圆主面83中应形成保护区9的区域露出的开口。接着，通过经由第一抗蚀剂掩模88的离子注入法，向第一晶圆主面83的表层部导入p型杂质。p型杂质经由第一基底绝缘膜87导入到第一晶圆主面83的表层部。由此，形成保护区9。在形成保护区9之后，去除第一抗蚀剂掩模88。
接下来，参照图6D，在第一基底绝缘膜87之上形成具有规定图案的第二抗蚀剂掩模89。第二抗蚀剂掩模89覆盖在第一基底绝缘膜87中应形成第一无机绝缘膜10的区域，具有使除此以外的区域露出的开口。接着，通过经由第二抗蚀剂掩模89的蚀刻法，去除第一基底绝缘膜87的不需要的部分。
蚀刻法可以是湿蚀刻法和/或干蚀刻法。去除第一基底绝缘膜87直到第一晶圆主面83露出为止。由此，形成具有接触开口13和切口开口14、且在第一晶圆主面83中划分隐藏面15、有源面16和外侧面17的第一无机绝缘膜10。
在该工序中，在第一晶圆主面83中从第一无机绝缘膜10露出的部分也被局部地去除。即，有源面16的表层部和外侧面17的表层部被局部地去除。蚀刻法可以是湿蚀刻法和/或干蚀刻法。由此，形成相对于隐藏面15向第二半导体区7的底部侧凹陷的有源面16以及外侧面17。
接着，参照图6E，在第一晶圆主面83之上形成成为第一主面电极20的基底的基底电极膜90。基底电极膜90以覆盖第一无机绝缘膜10的整个区域的方式形成于第一晶圆主面83之上。基底电极膜90与从接触开口13露出的有源面16形成肖特基结。
基底电极膜90具有包含从第一晶圆主面83侧起依次层叠的第一电极膜25、第二电极膜26以及第三电极膜27的层叠构造。第一电极膜25由与第一晶圆主面83形成肖特基结的各种金属形成。在本方式中，第一电极膜25由钛膜构成。第二电极膜26由Ti系金属膜(在本方式中为氮化钛膜)构成。
第三电极膜27由Cu系金属膜或Al系金属膜(在本方式中为AlCu合金膜)构成。第一电极膜25、第二电极膜26以及第三电极膜27可以通过溅射法、蒸镀法以及镀敷法中的至少1个方法来形成。在本方式中，第一电极膜25、第二电极膜26以及第三电极膜27分别通过溅射法形成。
接着，参照图6F，在基底电极膜90之上形成具有规定图案的第三抗蚀剂掩模91。第三抗蚀剂掩模91覆盖在基底电极膜90中应形成第一主面电极20的区域，并具有使除此以外的区域露出的开口。接着，通过经由第三抗蚀剂掩模91的蚀刻法去除基底电极膜90的不需要的部分。蚀刻法可以是湿蚀刻法和/或干蚀刻法。由此，形成第一主面电极20。在形成第一主面电极20之后，去除第三抗蚀剂掩模91。
接着，参照图6G，成为第二无机绝缘膜30的基底的第二基底绝缘膜92以覆盖第一无机绝缘膜10和第一主面电极20的方式形成于第一晶圆主面83之上。在本方式中，第二基底绝缘膜92由氮化硅膜构成。第二基底绝缘膜92也可以通过CVD法来形成。
接着，参照图6H，在第二基底绝缘膜92之上形成具有规定图案的第四抗蚀剂掩模93。第四抗蚀剂掩模93覆盖在第二基底绝缘膜92中应形成第二无机绝缘膜30的区域，并具有使除此以外的区域露出的开口。具体而言，第四抗蚀剂掩模93覆盖在第二基底绝缘膜92中成为第二无机绝缘膜30的内覆盖部31和外覆盖部32的部分，使在第二基底绝缘膜92中成为第二无机绝缘膜30的去除部33和切割道39的部分露出。
接着，通过经由第四抗蚀剂掩模93的蚀刻法去除第二基底绝缘膜92的不需要的部分。蚀刻法可以是湿蚀刻法和/或干蚀刻法。由此，形成具有内覆盖部31、外覆盖部32以及去除部33的第二无机绝缘膜30。第二无机绝缘膜30的外覆盖部32在第一晶圆主面83之上划分使切断预定线86露出的切割道39。在形成第二无机绝缘膜30之后，去除第四抗蚀剂掩模93。
接着，参照图6I，有机绝缘膜50以覆盖第一主面电极20、第一无机绝缘膜10和第二无机绝缘膜30的方式形成于第一晶圆主面83之上。有机绝缘膜50通过将感光性树脂涂布在第一晶圆主面83之上而形成。在本方式中，有机绝缘膜50由聚酰亚胺膜构成。
接着，参照图6J，有机绝缘膜50在以与第二开口54及切割道39对应的图案曝光后显影。由此，在有机绝缘膜50形成使第一主面电极20露出的第二开口54、以及沿着切断预定线86呈格子状延伸的切割道39。
接着，参照图6K，焊盘电极60形成在第一主面电极20中从第一开口36和第二开口54露出的部分之上。在本方式中，焊盘电极60包含从第一主面电极20侧起依次层叠的Ni镀膜61、Pd镀膜65以及Au镀膜66。Ni镀膜61、Pd镀膜65和Au镀膜66分别通过电镀法或非电镀法(在本方式中为非电镀法)形成。
接着，参照图6L，SiC外延晶圆82通过对第二晶圆主面84的研磨而薄化至所希望的厚度。研磨工序可以通过CMP(Chemical Mechanical Polishing：化学机械抛光)法来实施。由此，在第二晶圆主面84形成研磨痕。第二晶圆主面84的研磨工序不一定需要实施，可以根据需要省略。
但是，第一半导体区6的薄化在减少SiC芯片2的电阻值方面是有效的。可以在第二晶圆主面84的研磨工序后，对第二晶圆主面84实施退火处理。退火处理可以通过激光照射法来实施。由此，第二晶圆主面84(第二主面4)成为具有研磨痕和激光照射痕的欧姆面。
接着，参照图6M，在第二晶圆主面84之上形成第二主面电极70。第二主面电极70与第二晶圆主面84形成欧姆接触。第二主面电极70具有包含从第二晶圆主面84侧起依次层叠的Ti膜71、Ni膜72、Pd膜73、Au膜74和Ag膜75的层叠构造。Ti膜71、Ni膜72、Pd膜73、Au膜74以及Ag膜75可以通过溅射法、蒸镀法以及镀敷法中的至少1个方法(在本方式中为溅射法)形成。
接着，参照图6N，沿着切断预定线86切断SiC外延晶圆82。SiC外延晶圆82的切断工序可以包含切割刀片进行的切削工序。该情况下，SiC外延晶圆82沿着由切割道39划分出的切断预定线86被切断。切割刀片优选具有小于切割道39宽度的刀片宽度。第一无机绝缘膜10、第二无机绝缘膜30以及有机绝缘膜50不位于切断预定线86上，因此，能够避免被切割刀片切削。
SiC外延晶圆82的切断工序也可以包含利用了激光光束照射法的劈开工序。该情况下，从激光光束照射装置(未图示)经由切割道39向SiC外延晶圆82的内部照射激光光束。激光光束优选从不具有第二主面电极70的第一晶圆主面83侧向SiC外延晶圆82的内部呈脉冲状照射。激光光束的聚光部(焦点)设定在SiC外延晶圆82的内部(厚度方向中途部)，激光光束的照射位置沿着切割道39(具体而言为切断预定线86)移动。
由此，在俯视中沿着切割道39呈格子状延伸的改质层形成于SiC外延晶圆82的内部。改质层优选形成为在SiC外延晶圆82的内部从第一晶圆主面83起隔开间隔。改质层优选在SiC外延晶圆82的内部形成于由第一半导体区6(SiC晶圆81)构成的部分。改质层特别优选从第二半导体区7(SiC外延层)隔开间隔地形成于第一半导体区6(SiC晶圆81)。改质层最优选不形成于第二半导体区7(SiC外延层)。
在形成改质层的工序后，对SiC外延晶圆82施加外力，以改质层为起点将SiC外延晶圆82劈开。外力优选从第二晶圆主面84侧施加于SiC外延晶圆82。在劈开SiC外延晶圆82的同时劈开第二主面电极70。第一无机绝缘膜10、第二无机绝缘膜30及有机绝缘膜50不位于切断预定线86上，因此，避免被劈开。经过包含以上工序的工序，制造SiC半导体装置1。
图7与图4对应，是用于对本发明的第二实施方式的SiC半导体装置101进行说明的剖视图。以下，针对与对SiC半导体装置1进行了描述的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图7，在第二实施方式的SiC半导体装置101中，Ni镀膜61的镀敷覆盖部62从有机绝缘膜50的第三内壁部52起隔开间隔地覆盖内覆盖部31的缘部51。镀敷覆盖部62使缘部51的一部分以及第三内壁部52的整个区域露出。镀敷覆盖部62在缘部51之上形成为以第一内壁部34为起点朝向第三内壁部52的圆弧状。
在本方式中，Ni镀膜61的第一镀敷厚度TP1小于第二无机绝缘膜30的第二绝缘厚度T2与第二无机绝缘膜30的露出宽度WE之和(＝T2+WE)(T2+WE＞TP1)。这是用于使Ni镀膜61不与第三内壁部52相接的1个条件。另一方面，在本方式中，外镀膜63在第二开口54内从第三内壁部52起隔开间隔地覆盖缘部51。外镀膜63使缘部51的一部分和第三内壁部52的整个区域露出。
以上，通过SiC半导体装置101也能获得与对SiC半导体装置1进行了描述的效果一样的效果。在本方式中，对形成有使第三内壁部52的整个区域露出的外镀膜63的例子进行了说明。但是，也可以形成覆盖第三内壁部52的一部分的外镀膜63。该情况下，Pd镀膜65和Au镀膜66中的任一方或双方也可以覆盖第三内壁部52的一部分。
图8与图4对应，是用于对本发明的第三实施方式的SiC半导体装置111进行说明的剖视图。以下，针对与对SiC半导体装置1进行了描述的构造对应的构造，标注相同的附图标记，省略它们的说明。
参照图8，在第三实施方式的SiC半导体装置111中，第一无机绝缘膜10与第一主面3的周缘(第一～第四侧面5A～5D)相连。因此，第一无机绝缘膜10在第一主面3中未划分外侧面17。第一无机绝缘膜10在第一主面3中仅划分隐藏面15和有源面16。在第二无机绝缘膜30中，外覆盖部32的整体形成于第一无机绝缘膜10之上。
在本方式中，外覆盖部32的第二外壁部41在俯视中形成于保护区9的外缘部以及第一主面3的周缘之间的区域，使第一无机绝缘膜10的周缘部露出。由此，外覆盖部32隔着第一无机绝缘膜10与第二半导体区7和保护区9对置。第二外壁部41在与第一主面3的周缘之间划分使第一无机绝缘膜10的周缘部露出的切割道39。
以上，通过SiC半导体装置111也能获得与对SiC半导体装置1进行了描述的效果一样的效果。
图9与图4对应，是用于对本发明的第四实施方式的SiC半导体装置121进行说明的剖视图。以下，针对与对SiC半导体装置1进行了描述的构造对应的构造，标注相同的附图标记，省略它们的说明。
参照图9，在第四实施方式的SiC半导体装置121中，第一无机绝缘膜10与第一主面3的周缘(第一～第四侧面5A～5D)相连。因此，第一无机绝缘膜10在第一主面3中未划分外侧面17。第一无机绝缘膜10在第一主面3中仅划分隐藏面15和有源面16。
第二无机绝缘膜30以与第一主面3的周缘(第一～第四侧面5A～5D)相连的方式形成于第一无机绝缘膜10之上。因此，在本方式中，第二无机绝缘膜30在与第一主面3的周缘之间未划分切割道39。在本方式中，有机绝缘膜50(第三外壁部53)形成为在俯视中从第一主面3的周缘向内侧隔开间隔，划分供第二无机绝缘膜30露出的切割道39。
以上，通过SiC半导体装置121也能获得与对SiC半导体装置1进行了描述的效果一样的效果。
图10与图4对应，是用于对本发明的第五实施方式的SiC半导体装置131进行说明的剖视图。以下，针对与对SiC半导体装置1进行了描述的构造对应的构造，标注相同的附图标记，省略它们的说明。
参照图10，在第五实施方式的SiC半导体装置131中，有源面16和外侧面17与隐藏面15位于大致同一平面上。具有这样形态的隐藏面15、有源面16以及外侧面17例如通过在上述的第一基底绝缘膜87的形成工序(参照图6B)中通过CVD法形成第一基底绝缘膜87而形成。该情况下，第一晶圆主面83的氧化得以抑制，因此，能够抑制在上述的第一基底绝缘膜87的去除工序(参照图6D)中局部地去除第一晶圆主面83。
以上，通过SiC半导体装置131也能获得与对SiC半导体装置1进行了描述的效果一样的效果。有源面16以及外侧面17与隐藏面15位于大致同一平面上的形态除了第一实施方式以外，也能够应用于第二～第四实施方式。
图11是表示本发明的第六实施方式的SiC半导体装置201的俯视图。图12是将图11所示的SiC半导体装置201的内部构造与第一实施例的第二无机绝缘膜320一起表示的俯视图。图13是图11所示的区域XIII的放大图。图14是沿着图13所示的XIV-XIV线的剖视图。图15是沿着图11所示的XV-XV线的剖视图。图16是沿着图11所示的XVI-XVI线的剖视图。图17是将图15所示的构造的主要部分放大后的剖视图。图18是将图16所示的构造的主要部分放大后的剖视图。
参照图11～图18，在本方式中，SiC半导体装置201是包含由六方晶的SiC单晶构成的SiC芯片202(芯片/半导体芯片)的电子部件。另外，在本方式中，SiC半导体装置201是包含SiC-MISFET(Metal Insulator Semiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)的半导体开关器件。六方晶的SiC单晶具有包含2H(Hexagonal)-SiC单晶、4H-SiC单晶、6H-SiC单晶等多种多晶型。在本方式中，表示SiC芯片202由4H-SiC单晶构成的例子，但并不排除其他多晶型。
SiC芯片202形成为长方体形状。SiC芯片202具有一侧的第一主面203、另一侧的第二主面204、以及连接第一主面203和第二主面204的第一～第四侧面205A～205D。第一主面203是形成有功能器件的器件面。第二主面204为未形成有功能器件的非器件面。第一主面203以及第二主面204在从它们的法线方向Z观察的俯视(以下，简称为“俯视”)中形成为四边形形状(具体而言为长方形形状)。
第一主面203和第二主面204面向SiC单晶的c面。c面包含SiC单晶的硅面((0001)面)和碳面((000-1)面)。优选的是，第一主面203面向硅面，第二主面204面向碳面。第一主面203和第二主面204可以具有相对于c面在偏离方向上以规定角度倾斜的偏离角。偏离方向优选为SiC单晶的a轴方向([11-20]方向)。偏离角也可以为超过0°且10°以下。偏离角优选为5°以下。偏离角特别优选为2°以上且4.5°以下。
第二主面204可以由具有研磨痕和退火痕(具体而言为激光照射痕)中任一方或双方的粗糙面构成。退火痕可以包含非晶化的SiC和/或与金属硅化物化(合金化)的SiC(具体而言为Si)。第二主面204优选由至少具有退火痕的欧姆面构成。
第一～第四侧面205A～205D形成第一主面203的周缘和第二主面204的周缘。第一侧面205A以及第二侧面205B在沿着第一主面203的第一方向X上延伸，在与第一方向X交叉(具体而言为正交)的第二方向Y上对置。第一侧面205A和第二侧面205B形成SiC芯片202的短边。第三侧面205C以及第四侧面205D在第二方向Y上延伸，在第一方向X上对置。第三侧面205C和第四侧面205D形成SiC芯片202的长边。
在本方式中，第一方向X为SiC单晶的m轴方向([1-100]方向)，第二方向Y为SiC单晶的a轴方向。即，第一侧面205A和第二侧面205B由SiC单晶的a面形成，第三侧面205C和第四侧面205D由SiC单晶的m面形成。
第一～第四侧面205A～205D可以由具有通过切割刀片进行的切削而形成的研磨痕的研磨面构成，也可以由具有通过激光光束照射而形成的改质层的劈开面构成。具体而言，改质层由SiC芯片202的晶体构造的一部分改质为其他性质的区域构成。即，改质层由密度、折射率或机械强度(结晶强度)、或者其他物理特性改质为与SiC芯片202不同的性质的区域构成。改质层可以包含非晶质层(非晶形层)、熔融再固化层、缺陷层、绝缘破坏层或折射率变化层中的至少1个层。
在第一～第四侧面205A～205D由劈开面构成的情况下，第一侧面205A和第二侧面205B可以形成具有由偏离角引起的倾斜角的倾斜面。由偏离角引起的倾斜角是在将法线方向Z设为0°时相对于该法线方向Z的角度。第一侧面205A和第二侧面205B也可以形成相对于法线方向Z沿着SiC单晶的c轴方向([0001]方向)延伸的倾斜面。
由偏离角引起的倾斜角与偏离角大致相等。由偏离角引起的倾斜角可以为超过0°且10°以下(优选为2°以上且4.5°以下)。第三侧面205C和第四侧面205D在偏离方向(a轴方向)上延伸，因此，不具有由偏离角引起的倾斜角。第三侧面205C以及第四侧面205D在第二方向Y(a轴方向)以及法线方向Z上平面地延伸。具体而言，第三侧面205C以及第四侧面205D形成为相对于第一主面203以及第二主面204大致垂直。
参照图15以及图16，在本方式中，第一主面203具有有源面206(active surface)、外侧面207(outer surface)以及边界侧面208(boundary side-surface)。有源面206、外侧面207以及边界侧面208在第一主面203中划分有源台面209(active mesa)。
有源面206是形成有作为功能器件的一例的MISFET的面。有源面206形成为从第一主面203的周缘(第一～第四侧面205A～205D)向内侧隔开间隔。有源面206具体而言形成为在俯视中具有与第一主面203的周缘平行的4边的四边形形状(具体而言为在第二方向Y上延伸的长方形形状)。有源面206具有在第一方向X及第二方向Y上延伸的平坦面。
外侧面207位于有源面206外，形成为在俯视中沿着有源面206延伸的带状。具体而言，外侧面207形成为在俯视中包围有源面206的环状(具体而言为四边环状)。外侧面207相对于有源面206向SiC芯片202的厚度方向(第二主面204侧)凹陷，相对于有源面206位于第二主面204侧。
外侧面207具有在第一方向X和第二方向Y上延伸的平坦面，与第一主面203的周缘(第一～第四侧面205A～205D)连通。外侧面207相对于有源面206大致平行地延伸。在法线方向Z上，外侧面207相对于有源面206的深度可以为0.5μm以上且10μm以下。外侧面207的深度优选为5μm以下。
边界侧面208在法线方向Z上延伸，将有源面206以及外侧面207连接。边界侧面208具有在俯视中具有与第一主面203的周缘平行的4边的四边形形状(具体而言为长方形形状)。即，边界侧面208由SiC多晶的a面和m面形成。
边界侧面208可以形成为相对于有源面206以及外侧面207大致垂直。该情况下，在第一主面203中，由有源面206、外侧面207以及边界侧面208划分四棱柱状的有源台面209。边界侧面208可以从有源面206朝向外侧面207斜下倾斜。
该情况下，在第一主面203中，由有源面206、外侧面207以及边界侧面208划分四边锥台形形状的有源台面209。边界侧面208的倾斜角度可以为超过90°且135°以下。边界侧面208的倾斜角度是在SiC芯片202内边界侧面208与有源面206之间形成的角度。边界侧面208的倾斜角度优选为95°以下。
SiC半导体装置201包含形成于SiC芯片202的第二主面204的表层部的n型(第一导电型)的第一半导体区210。第一半导体区210在厚度方向上具有大致一定的n型的杂质浓度。第一半导体区210的n型杂质浓度可以为1×1018cm-3以上且1×1021cm-3以下。第一半导体区210形成MISFET的漏极。第一半导体区210可以称为漏极区。
第一半导体区210从外侧面207向第二主面204侧隔开间隔地形成于第二主面204的表层部。第一半导体区210形成于第二主面204的表层部的整个区域，从第二主面204以及第一～第四侧面205A～205D露出。即，第一半导体区210具有第二主面204以及第一～第四侧面205A～205D的一部分。
第一半导体区210的厚度可以为5μm以上且300μm以下。第一半导体区210的厚度典型地为50μm以上且250μm以下。第一半导体区210的厚度通过第二主面204的研磨来调整。在本方式中，第一半导体区210由n型的半导体基板(SiC基板)形成。
SiC半导体装置201包含形成于SiC芯片202的第一主面203的表层部的n型的第二半导体区211。第二半导体区211具有小于第一半导体区210的n型杂质浓度的n型杂质浓度。第二半导体区211的n型杂质浓度可以为1×1015cm-3以上且1×1018cm-3以下。第二半导体区211与第一半导体区210电连接，与第一半导体区210一起形成MISFET的漏极。第二半导体区211也可以称为漂移区。
第二半导体区211形成于第一主面203的表层部的整个区域，从第一主面203以及第一～第四侧面205A～205D露出。具体而言，第二半导体区211从有源面206、外侧面207以及边界侧面208露出。即，第二半导体区211具有第一主面203以及第一～第四侧面205A～205D的一部分。第二半导体区211的厚度可以为5μm以上且20μm以下。第二半导体区211的厚度是以有源面206为基准的厚度。在本方式中，第二半导体区211由n型的外延层(SiC外延层)形成。
第二半导体区211优选具有n型杂质浓度从第一半导体区210侧朝向第一主面203增加(具体而言为渐增)的浓度梯度。即，第二半导体区211优选具有位于第一半导体区210侧的比较低浓度的第一浓度区212(低浓度区)、以及位于第一主面203侧且浓度比第一浓度区212高的第二浓度区213(高浓度区)。
第一浓度区212相对于外侧面207位于第一半导体区210侧。第二浓度区213相对于第一浓度区212位于第一主面203侧，从有源面206、外侧面207以及边界侧面208露出。第一浓度区212的n型杂质浓度可以为1×1015cm-3以上且1×1017cm-3以下。第二浓度区213的n型杂质浓度可以为1×1016cm-3以上且1×1018cm-3以下。
SiC半导体装置201包含在SiC芯片202中介于第一半导体区210及第二半导体区211之间的n型的第三半导体区214(浓度过渡区)。第三半导体区214具有n型杂质浓度从第一半导体区210的n型杂质浓度朝向第二半导体区211的n型杂质浓度降低(具体而言为渐减)的浓度梯度。第三半导体区214与第一半导体区210和第二半导体区211电连接，与第一半导体区210和第二半导体区211一起形成MISFET的漏极。第三半导体区214也可以称为缓冲区。
第三半导体区214介于第一半导体区210及第二半导体区211之间的整个区域，从第一～第四侧面205A～205D露出。即，第三半导体区214具有第一～第四侧面205A～205D的一部分。第三半导体区214的厚度可以为1μm以上且10μm以下。在本方式中，第三半导体区214由n型的外延层(SiC外延层)形成。
参照图13以及图14，SiC半导体装置201包含形成于有源面206的沟槽绝缘栅极型的MISFET。具体而言，SiC半导体装置201包含形成于有源面206的多个第一沟槽构造220。第一沟槽构造220也可以称为沟槽栅极构造。多个第一沟槽构造220形成MISFET的栅极。
多个第一沟槽构造220从边界侧面208向内侧隔开间隔地形成于有源面206。多个第一沟槽构造220分别形成为在俯视中在第一方向X上延伸的带状(长方形形状)，并形成为在第二方向Y上隔开间隔。由此，多个第一沟槽构造220形成为在俯视中在第一方向X上延伸的条纹状。
多个第一沟槽构造220优选以在俯视中横穿在第二方向Y上通过有源面206的中央部的线的方式在第一方向X上延伸。接近的2个第一沟槽构造220之间的距离可以为0.4μm以上且5μm以下。接近的2个第一沟槽构造220之间的距离优选为0.8μm以上且3μm以下。
各第一沟槽构造220包含侧壁和底壁。各第一沟槽构造220的侧壁中的形成长边的部分由SiC单晶的a面形成。各第一沟槽构造220的侧壁中的形成短边的部分由SiC单晶的m面形成。各第一沟槽构造220的底壁由SiC单晶的c面形成。各第一沟槽构造220的底壁优选形成为朝向第二主面204的弯曲形形状。当然，各第一沟槽构造220的底壁也可以具有与有源面206平行的平坦面。
各第一沟槽构造220形成为从第二半导体区211的底部向有源面206侧隔开间隔，隔着第二半导体区211的一部分与第一半导体区210(第三半导体区214)对置。即，各第一沟槽构造220的侧壁及底壁与第二半导体区211相接。各第一沟槽构造220形成为从第二浓度区213的底部向有源面206侧隔开间隔。
各第一沟槽构造220还形成为在法线方向Z上从外侧面207的深度位置向有源面206侧隔开间隔。即，各第一沟槽构造220形成于第二浓度区213，隔着第二浓度区213的一部分与第一浓度区212对置。各第一沟槽构造220也可以形成为具有大致一定的开口宽度的垂直形状。各第一沟槽构造220也可以形成为具有朝向底壁变窄的开口宽度的尖细形状。
各第一沟槽构造220具有第一宽度W1和第一深度D1。第一宽度W1是与各第一沟槽构造220延伸的方向正交的方向(即第二方向Y)的宽度。第一宽度W1可以为0.1μm以上且3μm以下。第一宽度W1优选为0.5μm以上且1.5μm以下。
第一深度D1可以为0.1μm以上且3μm以下。第一深度D1优选为0.5μm以上且2μm以下。各第一沟槽构造220的纵横比D1/W1优选为1以上且5以下。纵横比D1/W1特别优选为1.5以上。纵横比D1/W1是第一深度D1相对于第一宽度W1的比。
多个第一沟槽构造220分别包含：栅极沟槽221、栅极绝缘膜222以及栅极电极223。以下，对1个第一沟槽构造220进行说明。栅极沟槽221形成第一沟槽构造220的侧壁和底壁。侧壁及底壁形成栅极沟槽221的壁面(内壁及外壁)。
栅极沟槽221的开口边缘部从有源面206朝向栅极沟槽221斜下倾斜。开口边缘部是有源面206与栅极沟槽221的侧壁的连接部。在本方式中，开口边缘部形成为朝向SiC芯片202凹陷的弯曲状。开口边缘部也可以形成为朝向栅极沟槽221的凸弯曲状。
栅极绝缘膜222在栅极沟槽221的内壁形成为膜状，在栅极沟槽221内划分凹形空间。栅极绝缘膜222包含氧化硅膜、氮化硅膜及氮氧化硅膜中的至少1个。在本方式中，栅极绝缘膜222具有由氧化硅膜构成的单层构造。
栅极绝缘膜222包含：第一部分224、第二部分225以及第三部分226。第一部分224覆盖栅极沟槽221的侧壁。第二部分225覆盖栅极沟槽221的底壁。第三部分226覆盖开口边缘部。在本方式中，第三部分226在开口边缘部朝向栅极沟槽221内呈弯曲状鼓出。
第一部分224的厚度可以为10nm以上且100nm以下。第二部分225可以具有超过第一部分224厚度的厚度。第二部分225的厚度可以为50nm以上且200nm以下。第三部分226具有超过第一部分224厚度的厚度。第三部分226的厚度可以为50nm以上且200nm以下。当然，也可以形成具有一样厚度的栅极绝缘膜222。
栅极电极223隔着栅极绝缘膜222埋设于栅极沟槽221。对栅极电极223施加栅极电位。栅极电极223优选由导电性多晶硅构成。在本方式中，栅极电极223包含添加了n型杂质的n型多晶硅。栅极电极223具有从栅极沟槽221露出的电极面。栅极电极223的电极面形成为朝向栅极沟槽221的底壁凹陷的弯曲状，因栅极绝缘膜222的第三部分226而缩窄。
SiC半导体装置201包含形成于有源面206的多个第二沟槽构造230。第二沟槽构造230也可以称为沟槽源极构造。多个第二沟槽构造230形成MISFET的耐压加强构造。多个第二沟槽构造230分别形成于在有源面206中接近的2个第一沟槽构造220之间的区域。
多个第二沟槽构造230从边界侧面208向内侧隔开间隔地形成于有源面206。多个第二沟槽构造230分别形成为在俯视中在第一方向X上延伸的带状，并形成为以夹着1个第一沟槽构造220的方式在第二方向Y上隔开间隔。由此，多个第二沟槽构造230形成为在俯视中在第一方向X上延伸的条纹状。
多个第二沟槽构造230优选以如下方式在第一方向X上延伸：在俯视中横穿在第二方向Y上通过有源面206的中央部的线。各第二沟槽构造230的第一方向X的长度优选小于各第一沟槽构造220的第一方向X的长度。接近的2个第二沟槽构造230之间的距离可以为0.4μm以上且5μm以下。接近的2个第二沟槽构造230之间的距离优选为0.8μm以上且3μm以下。
各第二沟槽构造230包含侧壁及底壁。各第二沟槽构造230的侧壁中的形成长边的部分由SiC单晶的a面形成。各第二沟槽构造230的侧壁中的形成短边的部分由SiC单晶的m面形成。各第二沟槽构造230的底壁由SiC单晶的c面形成。各第二沟槽构造230的底壁优选形成为朝向第二主面204的弯曲形形状。当然，各第二沟槽构造230的底壁也可以具有与有源面206平行的平坦面。
各第二沟槽构造230形成为从第二半导体区211的底部向有源面206侧隔开间隔，隔着第二半导体区211的一部分与第一半导体区210(第三半导体区214)对置。即，各第二沟槽构造230的侧壁及底壁与第二半导体区211相接。具体而言，各第二沟槽构造230形成为从第二浓度区213的底部向有源面206侧隔开间隔。即，各第二沟槽构造230形成于第二浓度区213，隔着第二浓度区213的一部分与第一浓度区212对置。
在本方式中，各第二沟槽构造230形成得比各第一沟槽构造220深。即，各第二沟槽构造230的底壁相对于各第一沟槽构造220的底壁位于第二半导体区211(第二浓度区213)的底部侧。具体而言，各第二沟槽构造230的底壁在法线方向Z上形成于外侧面207与各第一沟槽构造220的底壁之间的深度位置。
该情况下，各第二沟槽构造230的底壁优选位于与外侧面207大致同一平面上。即，各第二沟槽构造230优选以与外侧面207大致相等的深度形成。各第二沟槽构造230也可以形成为具有大致一定的开口宽度的垂直形状。各第二沟槽构造230也可以形成为具有朝向底壁变窄的开口宽度的尖细形状。
各第二沟槽构造230具有第二宽度W2及第二深度D2。第二宽度W2是与各第二沟槽构造230延伸的方向正交的方向(即第二方向Y)的宽度。第二宽度W2可以为0.1μm以上且3μm以下。第二宽度W2优选为0.5μm以上且1.5μm以下。在本方式中，第二宽度W2与各第一沟槽构造220的第一宽度W1大致相等。第二宽度W2优选具有第一宽度W1值的±10％以内范围的值。
第二深度D2优选为第一沟槽构造220的第一深度D1的1.5倍以上且3倍以下。第二深度D2可以为0.5μm以上且10μm以下。第二深度D2优选为5μm以下。各第二沟槽构造230的纵横比D2/W2优选为1以上且5以下。纵横比D2/W2特别优选为2以上。纵横比D2/W2是第二深度D2相对于第二宽度W2的比。
多个第二沟槽构造230分别包含：源极沟槽231、源极绝缘膜232以及源极电极233。以下，对1个第二沟槽构造230进行说明。源极沟槽231形成第二沟槽构造230的侧壁及底壁。侧壁以及底壁形成源极沟槽231的壁面(内壁以及外壁)。
源极沟槽231的开口边缘部从第一主面203朝向源极沟槽231斜下倾斜。开口边缘部是第一主面203和源极沟槽231的侧壁的连接部。在本方式中，开口边缘部形成为朝向SiC芯片202凹陷的弯曲状。开口边缘部也可以形成为朝向源极沟槽231内侧的弯曲状。
源极绝缘膜232在源极沟槽231的内壁形成为膜状，在源极沟槽231内划分凹形空间。源极绝缘膜232包含氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少1个。在本方式中，源极绝缘膜232具有由氧化硅膜构成的单层构造。
源极绝缘膜232包含第一部分234和第二部分235。第一部分234覆盖源极沟槽231的侧壁。第二部分235覆盖源极沟槽231的底壁。第一部分234的厚度可以为10nm以上且100nm以下。第二部分235也可以具有超过第一部分234厚度的厚度。第二部分235的厚度可以为50nm以上且200nm以下。
源极电极233隔着源极绝缘膜232埋设于源极沟槽231。对源极电极233施加源极电位(例如基准电位)。源极电极233优选由与栅极电极223相同材料构成。即，源极电极233优选由导电性多晶硅构成。在本方式中，源极电极233包含添加了n型杂质的n型多晶硅。
源极电极233具有从源极沟槽231露出的电极面。源极电极233的电极面形成为朝向源极沟槽231的底壁凹陷的弯曲状。源极电极233的侧壁的一部分也可以在源极沟槽231的开口端从源极绝缘膜232露出。
SiC半导体装置201包含形成于有源面206的表层部的p型的体区250。体区250形成于有源面206的表层部的整个区域。体区250的p型杂质浓度可以为1×1016cm-3以上且1×1018cm-3以下。
体区250相对于第一沟槽构造220的底壁形成于有源面206侧。体区250覆盖第一沟槽构造220的侧壁和第二沟槽构造230的侧壁。体区250隔着栅极绝缘膜222与栅极电极223对置。
SiC半导体装置201包含分别形成于在体区250的表层部接近的第一沟槽构造220和第二沟槽构造230之间的区域的n型的多个源极区251。各源极区251具有超过第二半导体区211(具体而言为第二浓度区213)的n型杂质浓度的n型杂质浓度。各源极区251的n型杂质浓度可以为1×1018cm-3以上且1×1021cm-3以下。
各源极区251相对于体区250的底部形成于有源面206侧。各源极区251覆盖第一沟槽构造220的侧壁，隔着栅极绝缘膜222与栅极电极223及第一低电阻层241对置。各源极区251在体区250内形成第二半导体区211(第二浓度区213)和MISFET的沟道。
SiC半导体装置201包含在有源面206的表层部沿着多个第二沟槽构造230形成的p型的多个接触区252。各接触区252具有超过体区250的p型杂质浓度的p型杂质浓度。各接触区252的p型杂质浓度可以为1×1018cm-3以上且1×1021cm-3以下。
多个接触区252在俯视中相对于各第二沟槽构造230以一对多的对应关系形成。多个接触区252形成为在俯视中沿着各第二沟槽构造230隔开间隔，局部地覆盖各第二沟槽构造230。多个接触区252形成为从第一沟槽构造220向第二沟槽构造230侧隔开间隔，使第一沟槽构造220露出。
各接触区252形成为从第二半导体区211(第二浓度区213)的底部向有源面206侧隔开间隔，隔着第二半导体区211的一部分与第一半导体区210(第三半导体区214)对置。各接触区252在第二半导体区211(第二浓度区213)中覆盖各第二沟槽构造230的侧壁及底壁。
SiC半导体装置201包含形成于有源面206的表层部的p型的多个阱区253。各阱区253具有小于各接触区252的p型杂质浓度的p型杂质浓度。各阱区253的p型杂质浓度优选超过体区250的p型杂质浓度。各阱区253的p型杂质浓度可以为1×1016cm-3以上且1×1018cm-3以下。
多个阱区253相对于各第二沟槽构造230以一对一的对应关系形成。各阱区253形成为在俯视中沿着各第二沟槽构造230延伸的带状。各接触区252形成为从第一沟槽构造220向第二沟槽构造230侧隔开间隔，使第一沟槽构造220露出。
各阱区253形成为从第二半导体区211(第二浓度区213)的底部向有源面206侧隔开间隔，隔着第二半导体区211的一部分与第一半导体区210(第三半导体区214)对置。即，各阱区253与第二半导体区211(第二浓度区213)电连接。各阱区253覆盖各第二沟槽构造230的侧壁和底壁。
多个阱区253与第二半导体区211(第二浓度区213)形成pn结部，朝向第一沟槽构造220(栅极沟槽221)扩展耗尽层。多个阱区253使沟槽绝缘栅极型的MISFET接近pn结二极管的构造，缓和SiC芯片202内的电场。
多个阱区253优选以耗尽层与第一沟槽构造220的底壁重叠(overlap)的方式形成。介于多个阱区253之间的第二浓度区213减少JFET(Junction Field EffectTransistor：结型场效应晶体管)电阻。位于多个阱区253的正下方的第二浓度区213减少电流扩展电阻。第一浓度区212在这样的构造中提高SiC芯片202的耐压。
SiC半导体装置201包含在有源面206的表层部中分别形成于沿着多个第一沟槽构造220的两端部的壁面的区域的p型的多个栅极阱区254。各栅极阱区254具有小于各接触区252的p型杂质浓度的p型杂质浓度。各栅极阱区254的p型杂质浓度优选超过体区250的p型杂质浓度。各栅极阱区254的p型杂质浓度可以为1×1016cm-3以上且1×1018cm-3以下。各栅极阱区254的p型杂质浓度优选与各阱区253的p型杂质浓度大致相等。
各栅极阱区254形成为在俯视中沿着各第一沟槽构造220延伸的带状。各栅极阱区254形成为从第二沟槽构造230向第一沟槽构造220侧隔开间隔，使第一沟槽构造220中的沿着源极区251的部分露出。各栅极阱区254覆盖各第一沟槽构造220的侧壁及底壁。
各栅极阱区254形成为从第二半导体区211(第二浓度区213)的底部向第一主面3侧隔开间隔，隔着第二半导体区211的一部分与第一半导体区210(第三半导体区214)对置。在本方式中，各栅极阱区254形成于第二浓度区213，隔着第二浓度区213的一部分与第一浓度区212对置。各栅极阱区254在覆盖各第一沟槽构造220的侧壁的部分与体区250连接。
多个栅极阱区254的底部相对于多个阱区253的底部位于第一沟槽构造220的底壁侧。各栅极阱区254中的覆盖各第一沟槽构造220的底壁的部分的厚度优选超过各栅极阱区254中的覆盖各第一沟槽构造220的侧壁的部分的厚度。在各栅极阱区254中覆盖第一沟槽构造220的侧壁的部分的厚度是第一沟槽构造220的侧壁的法线方向的厚度。在各栅极阱区254中覆盖第一沟槽构造220的底壁的部分的厚度是第一沟槽构造220的底壁的法线方向的厚度。
在多个栅极阱区254的底部覆盖多个第一沟槽构造220的底壁的部分以大致一定的深度形成。多个栅极阱区254与第二半导体区211(第二浓度区213)形成pn结部，朝向第一沟槽构造220以及第二沟槽构造230扩展耗尽层。多个栅极阱区254使沟槽绝缘栅极型的MISFET接近pn结二极管的构造，缓和SiC芯片202内的电场。
参照图15以及图16，SiC半导体装置201包含在有源面206中分别形成于第一侧面205A侧的端部以及第二侧面205B侧的端部的沟槽终端构造255。沟槽终端构造255包含多个第二沟槽构造230，不包含第一沟槽构造220。另外，沟槽终端构造255包含阱区253，不包含接触区252。
在沟槽终端构造255中，多个第二沟槽构造230分别形成为在第一方向X上延伸的带状，并形成为在第二方向Y上隔开间隔。在沟槽终端构造255中，各第二沟槽构造230的源极电极233形成为电悬浮状态。沟槽终端构造255的阱区253除了多个第二沟槽构造230之外，还覆盖边界侧面208。
SiC半导体装置201包含形成于外侧面207的表层部的p型的外接触区260。外接触区260可以具有1×1018cm-3以上且1×1021cm-3以下的p型杂质浓度。外接触区260具有超过体区250的p型杂质浓度的p型杂质浓度。外接触区260的p型杂质浓度优选与接触区252的p型杂质浓度大致相等。
外接触区260在外侧面207中形成于边界侧面208以及第一主面203的周缘(第一～第四侧面205A～205D)之间的区域。外接触区260在俯视中沿着有源面206(边界侧面208)呈带状延伸。在本方式中，外接触区260形成为在俯视中包围有源面206的环状。具体而言，外接触区260形成为在俯视中具有与有源面206平行的4边的四边环状。
外接触区260形成为从第二半导体区211的底部向外侧面207隔开间隔。具体而言，外接触区260形成为从第二浓度区213的底部向外侧面207隔开间隔。外接触区260的整体相对于各第一沟槽构造220的底壁位于第二半导体区211的底部侧。外接触区260的底部相对于各第二沟槽构造230的底壁位于第二半导体区211的底部侧。
外接触区260的底部优选形成于与各接触区252的底部大致相等的深度位置。外接触区260在与第二半导体区211(具体而言为第二浓度区213)之间形成pn结部。由此，形成了将外接触区260作为阳极，将第二半导体区211作为阴极的pn结二极管。外接触区260也可以称为阳极区。
SiC半导体装置201包含形成于外侧面207的表层部的p型的外阱区261。外阱区261的p型杂质浓度可以为1×1016cm-3以上且1×1018cm-3以下。外阱区261具有小于外接触区260的p型杂质浓度的p型杂质浓度。外阱区261的p型杂质浓度优选与阱区253的p型杂质浓度大致相等。
外阱区261在俯视中形成于边界侧面208以及外接触区260之间的区域。在本方式中，外阱区261形成于边界侧面208与外接触区260之间的区域的整个区域，在边界侧面208与阱区253连接。外阱区261在俯视中沿着有源面206(边界侧面208)呈带状延伸。在本方式中，外阱区261形成为在俯视中包围有源面206(边界侧面208)的无端状(在本方式中为四边环状)。
外阱区261形成得比外接触区260深。外阱区261形成为从第二半导体区211的底部向外侧面207隔开间隔。具体而言，外阱区261形成为从第二浓度区213的底部向外侧面207隔开间隔。外阱区261的整体相对于各第一沟槽构造220的底壁位于第二半导体区211的底部侧。
外阱区261的底部相对于各第二沟槽构造230的底壁位于第二半导体区211的底部侧。外阱区261的底部优选形成于与各阱区253的底部大致相等的深度位置。外阱区261与外接触区260一起在与第二半导体区211(具体而言为第二浓度区213)之间形成pn结部。
SiC半导体装置201包含在外侧面207的表层部形成于外接触区260以及第一主面203的周缘(第一～第四侧面205A～205D)之间的区域的至少1个(优选为1个以上且20个以下)p型场区262。场区262在外侧面207中缓和电场。场区262的个数、宽度、深度、p型杂质浓度等可以根据应缓和的电场而取多种值。场区262的p型杂质浓度可以为1×1015cm-3以上且1×1018cm-3以下。
在本方式中，SiC半导体装置201包含5个场区262。5个场区262包含：第一场区262A、第二场区262B、第三场区262C、第四场区262D以及第五场区262E。第一～第五场区262A～262E形成为从外接触区260侧朝向外侧面207的周缘侧依次隔开间隔。
各场区262形成为在俯视中沿着有源面206延伸的带状。各场区262形成为在俯视中包围有源面206的环状。具体而言，各场区262形成为在俯视中具有与有源面206(边界侧面208)平行的4边的四边环状。各场区262也可以称为FLR(Field Limiting Ring：场限环)区。
各场区262形成得比外接触区260深。各场区262形成为从第二半导体区211的底部向外侧面207隔开间隔。具体而言，各场区262形成为从第二浓度区213的底部向外侧面207隔开间隔。各场区262的整体相对于各第一沟槽构造220的底壁位于第二半导体区211的底部侧。各场区262的底部相对于各第二沟槽构造230的底壁位于第二半导体区211的底部侧。
在本方式中，最内的第一场区262A与外接触区260连接。最内的第一场区262A与外接触区260一起与第二半导体区211(具体而言为第二浓度区213)形成pn结部。另一方面，第二～第五场区262B～262E形成为电悬浮状态。
参照图14～图16，SiC半导体装置201包含覆盖第一主面203的主面绝缘膜270。具体而言，主面绝缘膜270沿着有源面206、外侧面207以及边界侧面208形成为膜状。主面绝缘膜270包含氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少1个。在本方式中，主面绝缘膜270具有由氧化硅膜构成的单层构造。
主面绝缘膜270在有源面206中使多个第二沟槽构造230、多个源极区251及多个接触区252露出。主面绝缘膜270覆盖多个第一沟槽构造220的开口边缘部，与各第一沟槽构造220的栅极绝缘膜222相连。主面绝缘膜270具有：第一周端壁271，其形成为从外侧面207的周缘(第一～第四侧面205A～205D)向内侧隔开间隔，使外侧面207的周缘部露出。主面绝缘膜270的厚度可以为50nm以上且500nm以下。
SiC半导体装置201包含在主面绝缘膜270之上覆盖边界侧面208的侧壁构造272。侧壁构造272形成为缓和在有源面206和外侧面207之间形成的阶梯差的阶梯差缓和构造。侧壁构造272形成为在俯视中沿着边界侧面208延伸的带状。
具体而言，侧壁构造272相对于有源面206自对准地形成，形成为在俯视中包围有源面206的环状(具体而言为四边环状)。侧壁构造272具有从有源面206朝向外侧面207斜下倾斜的外表面。侧壁构造272的外表面可以形成为朝向边界侧面208的相反侧突出的弯曲状，也可以形成为朝向边界侧面208侧凹陷的弯曲状。
侧壁构造272包含导体和绝缘体中的一个或双方。在本方式中，侧壁构造272包含导电性多晶硅。侧壁构造272优选由与栅极电极223和/或源极电极233相同的导电材料构成。侧壁构造272可以包含n型多晶硅。
SiC半导体装置201包含形成于主面绝缘膜270之上的第一无机绝缘膜280作为覆盖对象的一例。第一无机绝缘膜280也可以称为层间绝缘膜。第一无机绝缘膜280可以具有包含多个绝缘膜的层叠构造，也可以具有由单一的绝缘膜构成的单层构造。第一无机绝缘膜280优选包含氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少1个。第一无机绝缘膜280可以具有包含多个氧化硅膜的层叠构造、包含多个氮化硅膜的层叠构造、或者包含多个氮氧化硅膜的层叠构造。
第一无机绝缘膜280也可以具有将氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少2种以任意的顺序层叠而成的层叠构造。第一无机绝缘膜280也可以具有由氧化硅膜、氮化硅膜或氮氧化硅膜构成的单层构造。在本方式中，第一无机绝缘膜280具有层叠了多个氧化硅膜的层叠构造。
具体而言，第一无机绝缘膜280具有包含从主面绝缘膜270侧起依次层叠的NSG(Nondoped Silicate Glass，无渗入杂质硅酸盐玻璃)膜和PSG(Phosphor SilicateGlass，磷硅酸盐玻璃)膜的层叠构造。NSG膜由未添加杂质的氧化硅膜构成。PSG膜由添加了磷的氧化硅膜构成。NSG膜的厚度可以为10nm以上且300nm以下。PSG膜的厚度可以为50nm以上且500nm以下。第一无机绝缘膜280的厚度优选超过主面绝缘膜270的厚度。
第一无机绝缘膜280以沿着有源面206、外侧面207以及边界侧面208的方式在主面绝缘膜270之上形成为膜状，隔着主面绝缘膜270覆盖有源面206、外侧面207以及边界侧面208。第一无机绝缘膜280在有源面206和外侧面207之间覆盖侧壁构造272。
第一无机绝缘膜280具有：第二周端壁281，其形成为从外侧面207的周缘(第一～第四侧面205A～205D)向内侧隔开间隔，使外侧面207的周缘部露出。第一无机绝缘膜280的第二周端壁281与主面绝缘膜270的第一周端壁271一起划分使外侧面207的周缘部露出的切口开口282。
第一无机绝缘膜280具有在有源面206中使多个第一沟槽构造220分别露出的多个栅极接触开口283。多个栅极接触开口283使多个第一沟槽构造220以一对一的对应关系露出。具体而言，多个栅极接触开口283分别形成于多个第一沟槽构造220的两端部侧，使对应的栅极电极223分别露出。
第一无机绝缘膜280具有在有源面206中使多个第二沟槽构造230分别露出的多个源极接触开口284。多个源极接触开口284相对于多个第二沟槽构造230以一对一的对应关系分别形成。多个源极接触开口284使对应的源极电极233、源极区251以及接触区252分别露出。各源极接触开口284也可以形成为沿着各第二沟槽构造230延伸的带状。
第一无机绝缘膜280包含在外侧面207中使外接触区260露出的至少1个外接触开口285。在本方式中，第一无机绝缘膜280包含1个外接触开口285。外接触开口285形成为在俯视中沿着外接触区260延伸的带状。外接触开口285形成为在俯视中沿着外接触区260延伸的环状(具体而言为四边环状)。
SiC半导体装置201包含形成于第一无机绝缘膜280之上的多个第一主面电极300。多个第一主面电极300配置在有源面206之上。在本方式中，多个第一主面电极300仅配置在有源面206之上，未配置于外侧面207之上。
多个第一主面电极300包含配置于在第一无机绝缘膜280中覆盖有源面206的部分之上的栅极主面电极301。栅极主面电极301与多个第一沟槽构造220(栅极电极223)电连接，将输入的栅极电位(栅极信号)传递到多个第一沟槽构造220(栅极电极223)。栅极电位可以为10V以上且50V以下(例如30V左右)。
具体而言，栅极主面电极301在俯视中从边界侧面208起隔开间隔地配置于有源面206的周缘部之上。在本方式中，栅极主面电极301配置于在俯视中在有源面206的周缘部与第一侧面205A的中央部对置的区域。栅极主面电极301隔着第一无机绝缘膜280与沟槽终端构造255对置，与沟槽终端构造255电分离。栅极主面电极301形成为在俯视中具有与有源面206平行的4边的四边形形状。
栅极主面电极301具有位于第一无机绝缘膜280之上的栅极电极侧壁302。栅极电极侧壁302形成为从栅极主面电极301的主面斜下倾斜的锥形状。在本方式中，栅极电极侧壁302形成为朝向第一无机绝缘膜280弯曲的弯曲锥形状。栅极主面电极301的配置是任意的。栅极主面电极301也可以在俯视中配置在有源面206的任意的角部之上。
多个第一主面电极300包含从栅极主面电极301起隔开间隔地配置于在第一无机绝缘膜280中覆盖有源面206的部分之上的源极主面电极303。源极主面电极303与多个第二沟槽构造230(源极电极233)电连接，将输入的源极电位传递到多个第二沟槽构造230(源极电极233)。源极电位可以是基准电位(例如接地电位)。
具体而言，源极主面电极303在俯视中从边界侧面208起隔开间隔地形成于有源面206之上。在本方式中，源极主面电极303形成为在俯视中具有与有源面206(边界侧面208)平行的4边的四边形形状(具体而言为长方形形状)。具体而言，源极主面电极303在沿着第一侧面205A的边具有以与栅极主面电极301匹配的方式朝向内侧部凹陷的凹部304。源极主面电极303具有超过栅极主面电极301的平面面积的平面面积。
源极主面电极303从第一无机绝缘膜280之上进入多个源极接触开口284，与多个源极电极233、多个源极区251以及多个接触区252电连接。由此，施加到源极主面电极303的源极电位传递到多个源极电极233、多个源极区251以及多个接触区252。源极主面电极303在有源面206的周缘部隔着第一无机绝缘膜280与沟槽终端构造255对置，与沟槽终端构造255电分离。
源极主面电极303具有位于第一无机绝缘膜280之上的源极电极侧壁305。源极电极侧壁305形成为从源极主面电极303的主面斜下倾斜的锥形状。在本方式中，源极电极侧壁305形成为朝向第一无机绝缘膜280弯曲的弯曲锥形状。
SiC半导体装置201包含形成于第一无机绝缘膜280之上的多个布线电极306。多个布线电极306在第一无机绝缘膜280之上引绕到包含有源面206和外侧面207的任意区域。
多个布线电极306包含从栅极主面电极301引出到在第一无机绝缘膜280中覆盖有源面206的部分之上的栅极布线电极307。具体而言，栅极布线电极307形成于有源面206之上，未形成于外侧面207之上。栅极布线电极307将施加到栅极主面电极301的栅极电位传递到其他区域。
栅极布线电极307从栅极主面电极301引出到边界侧面208和源极主面电极303之间的区域，形成为沿着边界侧面208延伸的带状。具体而言，栅极布线电极307在俯视中从多个方向以与源极主面电极303对置的方式沿着边界侧面208呈带状延伸。在本方式中，栅极布线电极307在俯视中从4个方向以与源极主面电极303对置的方式沿着边界侧面208呈带状延伸。栅极布线电极307在第二侧面205B侧具有开放部308。开放部308的位置、大小是任意的。
栅极布线电极307在俯视中与多个第一沟槽构造220交叉(具体而言为正交)。具体而言，栅极布线电极307在俯视中与多个第一沟槽构造220的两端部交叉(具体而言为正交)。栅极布线电极307从第一无机绝缘膜280之上进入多个栅极接触开口283，与多个栅极电极223电连接。
由此，施加到栅极主面电极301的栅极电位经由栅极布线电极307传递到多个第一沟槽构造220。栅极布线电极307在有源面206的周缘部隔着第一无机绝缘膜280与沟槽终端构造255对置，与沟槽终端构造255电分离。
栅极布线电极307具有位于第一无机绝缘膜280之上的栅极布线侧壁309。栅极布线侧壁309形成为从栅极布线电极307的主面斜下倾斜的锥形状。在本方式中，栅极布线侧壁309形成为朝向第一无机绝缘膜280弯曲的弯曲锥形状。
多个布线电极306包含从源极主面电极303引出到在第一无机绝缘膜280中覆盖外侧面207的部分之上的源极布线电极310。具体而言，源极布线电极310在有源面206之上从源极主面电极303引出，通过栅极布线电极307的开放部308引出到外侧面207之上。源极布线电极310在有源面206和外侧面207的边界隔着第一无机绝缘膜280与侧壁构造272对置。源极布线电极310将施加到源极主面电极303的源极电位从有源面206侧向外侧面207侧传递。
源极布线电极310在外侧面207侧引出到外接触区260之上，形成为在俯视中沿着外接触区260延伸的带状。在本方式中，源极布线电极310形成为在俯视中沿着外接触区260延伸的环状(具体而言为四边环状)。即，源极布线电极310在俯视中一并包围栅极主面电极301、源极主面电极303以及栅极布线电极307。在本方式中，源极布线电极310遍及整周地覆盖外接触区260和侧壁构造272。
源极布线电极310从第一无机绝缘膜280之上进入外接触开口285，与外接触区260电连接。由此，施加到源极主面电极303的源极电位经由源极布线电极310传递到外接触区260。
源极布线电极310具有位于第一无机绝缘膜280之上的源极布线侧壁311。源极布线侧壁311形成为从源极主面电极303的主面斜下倾斜的锥形状。在本方式中，源极布线侧壁311形成为朝向第一无机绝缘膜280弯曲的弯曲锥形状。
多个第一主面电极300和多个布线电极306分别具有包含从第一无机绝缘膜280侧起依次层叠的第一电极膜312和第二电极膜313的层叠构造。第一电极膜312沿着第一无机绝缘膜280形成为膜状。第一电极膜312由金属阻挡膜构成。在本方式中，第一电极膜312由Ti系金属膜构成。第一电极膜312包含钛膜及氮化钛膜中的至少1种。
第一电极膜312可以具有由钛膜或氮化钛膜构成的单层构造。在本方式中，第一电极膜312具有包含从第一主面203侧起依次层叠的钛膜和氮化钛膜的层叠构造。第一电极膜312的厚度可以为10nm以上且500nm以下。
第二电极膜313沿着第一电极膜312的主面形成为膜状。第一电极膜312由Cu系金属膜或Al系金属膜构成。第一电极膜312可以包含纯Cu膜(纯度为99％以上的Cu膜)、纯Al膜(纯度为99％以上的Al膜)、AlCu合金膜、AlSi合金膜以及AlSiCu合金膜中的至少1种。在本方式中，第一电极膜312具有由AlCu合金膜构成的单层构造。第二电极膜313的厚度可以为0.5μm以上且10μm以下。第二电极膜313的厚度优选为2.5μm以上且7.5μm以下。
SiC半导体装置201包含第二无机绝缘膜320。第二无机绝缘膜320由具有比较高的致密度的无机绝缘体构成，具有针对水分(湿气)的阻隔性(遮蔽性)。例如，第一主面电极300的氧化物(在本方式中为氧化铝)使第一主面电极300的电气特性降低。另外，多个第一主面电极300的氧化物成为因热膨胀引起第一主面电极300、其他构造物的局部脱落、裂纹等的一个主要原因。
第二无机绝缘膜320通过覆盖第一无机绝缘膜280和第一主面电极300中的任一方或双方来遮蔽来自外部的水分(湿气)，保护SiC芯片202、第一主面电极300免受氧化。第二无机绝缘膜320也可以称为钝化(passivation)膜。
第二无机绝缘膜320可以具有包含多个绝缘膜的层叠构造，也可以具有由单一的绝缘膜构成的单层构造。第二无机绝缘膜320优选包含氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少1个。第二无机绝缘膜320可以具有包含多个氧化硅膜的层叠构造、包含多个氮化硅膜的层叠构造、或者包含多个氮氧化硅膜的层叠构造。
第二无机绝缘膜320可以具有将氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少2种以任意的顺序层叠而成的层叠构造。第二无机绝缘膜320也可以具有由氧化硅膜、氮化硅膜或氮氧化硅膜构成的单层构造。在本方式中，第二无机绝缘膜320具有由氮化硅膜构成的单层构造。即，第二无机绝缘膜320由与第一无机绝缘膜280不同的绝缘体构成。
第二无机绝缘膜320的厚度可以为第一无机绝缘膜280的厚度以上。第二无机绝缘膜320的厚度优选小于第一无机绝缘膜280的厚度。第二无机绝缘膜320的厚度优选超过第一电极膜312的厚度。第二绝缘厚度T2优选为第二电极膜313的厚度以下。第二无机绝缘膜320的厚度特别优选小于第二电极膜313的厚度。第二无机绝缘膜320的厚度可以为0.05μm以上且5μm以下。第二无机绝缘膜320的厚度优选为0.1μm以上且2μm以下。
在本方式中，第二无机绝缘膜320包含多个内覆盖部321(电极覆盖部)、外覆盖部322(绝缘覆盖部)以及去除部323。多个内覆盖部321以使多个第一主面电极300的电极侧壁露出的方式分别覆盖多个第一主面电极300。具体而言，多个内覆盖部321包含覆盖栅极主面电极301的第一内覆盖部324(栅极内覆盖部)以及覆盖源极主面电极303的第二内覆盖部325(源极内覆盖部)。
第二无机绝缘膜320只要具有第一内覆盖部324和第二内覆盖部325中的至少一方即可，不一定需要包含第一内覆盖部324和第二内覆盖部325两者。第二无机绝缘膜320优选至少具有覆盖面积比栅极主面电极301大的源极主面电极303的第二内覆盖部325。
第二无机绝缘膜320特别优选具有第一内覆盖部324和第二内覆盖部325两者。另外，第二无机绝缘膜320只要具有多个内覆盖部321以及外覆盖部322中的至少一方即可，不一定需要包含多个内覆盖部321以及外覆盖部322两者。第二无机绝缘膜320优选至少具有多个内覆盖部321。最优选包含多个内覆盖部321及外覆盖部322两者。
参照图15，第二无机绝缘膜320的第一内覆盖部324以在有源面206之上使栅极电极侧壁302露出的方式覆盖栅极主面电极301。具体而言，第一内覆盖部324以使栅极主面电极301的周缘部露出的方式从栅极电极侧壁302起隔开间隔地覆盖栅极主面电极301。第一内覆盖部324也使栅极主面电极301的内侧部露出。
第一内覆盖部324形成为在俯视中沿着栅极电极侧壁302延伸的带状。在本方式中，第一内覆盖部324形成为在俯视中包围栅极主面电极301的内侧部的环状。具体而言，第一内覆盖部324形成为在俯视中具有与栅极电极侧壁302平行的4边的环状(具体而言为四边环状)。
第一内覆盖部324具有栅极主面电极301的内侧部侧的第一内壁部326以及栅极电极侧壁302侧的第一外壁部327。第一内壁部326划分使栅极主面电极301的内侧部露出的第一栅极开口328。在本方式中，第一内壁部326(第一栅极开口328)形成为在俯视中具有与栅极电极侧壁302平行的4边的四边形形状。第一内壁部326形成为从第二无机绝缘膜320的主面朝向栅极主面电极301的内侧部斜下倾斜的锥形状。
第一外壁部327以使栅极主面电极301的周缘部露出的方式从栅极电极侧壁302起隔开间隔地形成于栅极主面电极301之上。在本方式中，第一外壁部327形成为在俯视中具有与栅极电极侧壁302平行的4边的四边形形状。第一外壁部327形成为从第二无机绝缘膜320的主面朝向栅极主面电极301的栅极电极侧壁302斜下倾斜的锥形状。
参照图16，第二无机绝缘膜320的第二内覆盖部325以在有源面206之上使源极电极侧壁305露出的方式覆盖源极主面电极303。具体而言，第二内覆盖部325以使源极主面电极303的周缘部露出的方式从源极电极侧壁305起隔开间隔地覆盖源极主面电极303。第二内覆盖部325也使源极主面电极303的内侧部露出。
第二内覆盖部325形成为在俯视中沿着源极电极侧壁305延伸的带状。在本方式中，第二内覆盖部325形成为在俯视中包围源极主面电极303的内侧部的环状。第二内覆盖部325具有以沿着在源极电极侧壁305中形成凹部304的部分的方式朝向源极主面电极303的内侧呈凹状凹陷的部分。由此，第二内覆盖部325形成为在俯视中具有与源极电极侧壁305平行的边的环状(具体而言为多边环状)。
第二内覆盖部325具有源极主面电极303的内侧部侧的第二内壁部329、以及源极主面电极303的源极电极侧壁305侧的第二外壁部330。第二内壁部329划分使源极主面电极303的内侧部露出的第一源极开口331。在本方式中，第二内壁部329(第一源极开口331)形成为在俯视中具有与源极电极侧壁305平行的边的多边形形状。第二内壁部329形成为从第二无机绝缘膜320的主面朝向源极主面电极303的内侧部斜下倾斜的锥形状。
第二外壁部330以使源极主面电极303的周缘部露出的方式从源极电极侧壁305起隔开间隔地形成于源极主面电极303之上。在本方式中，第二外壁部330形成为在俯视中具有与源极电极侧壁305平行的边的多边形形状。第二外壁部330形成为从第二无机绝缘膜320的主面朝向源极主面电极303的源极电极侧壁305斜下倾斜的锥形状。
参照图15以及图16，第二无机绝缘膜320的外覆盖部322以使栅极电极侧壁302以及源极电极侧壁305露出的方式，从栅极主面电极301以及源极主面电极303向第一主面203的周缘侧隔开间隔地覆盖第一无机绝缘膜280。
外覆盖部322形成为以使栅极布线侧壁309露出的方式从栅极布线电极307向第一主面203的周缘隔开间隔。外覆盖部322形成为以使源极布线侧壁311露出的方式从源极布线电极310向第一主面203的周缘隔开间隔。外覆盖部322从边界侧面208向外侧面207隔开间隔地覆盖第一无机绝缘膜280。
即，外覆盖部322以使栅极主面电极301(栅极电极侧壁302)、源极主面电极303(源极电极侧壁305)、栅极布线电极307(栅极布线侧壁309)以及源极布线电极310(源极布线侧壁311)露出的方式，在外侧面207之上覆盖第一无机绝缘膜280。
外覆盖部322形成为在俯视中沿着有源面206(边界侧面208)延伸的带状。外覆盖部322形成为在俯视中包围有源面206的环状。具体而言，外覆盖部322形成为在俯视中具有与有源面206平行的4边的四边环状。即，外覆盖部322在俯视中一并包围栅极主面电极301、源极主面电极303、栅极布线电极307以及源极布线电极310。
外覆盖部322形成为在俯视中从外接触区260向第一主面203的周缘(第一～第四侧面205A～205D)隔开间隔。外覆盖部322隔着第一无机绝缘膜280与至少1个场区262对置。
在本方式中，外覆盖部322形成为在俯视中从最内的第一场区262A向第一主面203的周缘侧隔开间隔，隔着第一无机绝缘膜280与第二～第五场区262B～262E对置。当然，外覆盖部322也可以隔着第一无机绝缘膜280与第一～第五场区262A～262E的全部对置。
在本方式中，外覆盖部322从第一无机绝缘膜280之上横穿切口开口282(第一周端壁271以及第二周端壁281)，引出到从切口开口282露出的外侧面207之上。由此，外覆盖部322包含覆盖第一无机绝缘膜280的第一覆盖部分332和直接覆盖外侧面207的第二覆盖部分333。
第一覆盖部分332沿着第一无机绝缘膜280呈膜状延伸，隔着第一无机绝缘膜280与外侧面207对置。第一覆盖部分332隔着第一无机绝缘膜280与第二半导体区211和至少1个场区262(在本方式中为第二～第五场区262B～262E)对置。第一覆盖部分332的主面相对于有源面206位于第一无机绝缘膜280侧。在本方式中，第一覆盖部分332的主面相对于源极布线电极310的主面位于第一无机绝缘膜280侧。
第二覆盖部分333沿着外侧面207呈膜状延伸，直接覆盖外侧面207。即，第二覆盖部分333直接覆盖第二半导体区211(第二浓度区213)。第二覆盖部分333的主面相对于有源面206位于外侧面207侧。第二覆盖部分333的主面相对于源极布线电极310的主面位于外侧面207侧。在本方式中，第二覆盖部分333的主面位于外侧面207以及第一无机绝缘膜280的主面之间。
第二覆盖部分333形成为以使外侧面207的周缘部露出的方式，从第一主面203的周缘(第一～第四侧面205A～205D)向第一无机绝缘膜280侧隔开间隔。第二覆盖部分333在与第一主面203的周缘之间划分供外侧面207的周缘部露出的切割道334。切割道334划分为沿着第一主面203的周缘延伸的四边环状。切割道334的宽度可以为5μm以上且25μm以下。切割道334的宽度是与切割道334延伸的方向正交的方向的宽度。
外覆盖部322具有有源面206侧的第三内壁部335以及第一主面203的周缘侧的第三外壁部336。第三内壁部335以在外侧面207之上使第一无机绝缘膜280露出的方式从源极布线电极310的源极布线侧壁311起隔开间隔地形成于第一无机绝缘膜280之上。
在本方式中，第三内壁部335形成为在俯视中具有与源极布线电极310(源极布线侧壁311)平行的4边的四边形形状，一并包围栅极主面电极301、源极主面电极303、栅极布线电极307以及源极布线电极310。第三内壁部335形成为从第二无机绝缘膜320的主面朝向第一无机绝缘膜280斜下倾斜的锥形状。
第三外壁部336在俯视中形成于切口开口282与第一主面203的周缘(第一～第四侧面205A～205D)之间的区域，使外侧面207的周缘部露出。第三外壁部336形成为从第二无机绝缘膜320的主面朝向外侧面207斜下倾斜的锥形状。第三外壁部336在与第一主面203的周缘之间划分切割道334。
第二无机绝缘膜320的去除部323划分在第一内覆盖部324(第一外壁部327)与外覆盖部322(第三内壁部335)之间、第二内覆盖部325(第二外壁部330)与外覆盖部322(第三内壁部335)之间、以及第一内覆盖部324(第一外壁部327)与第二内覆盖部325(第二外壁部330)之间。在本方式中，去除部323形成为在俯视中沿着边界侧面208、第一外壁部327以及第二外壁部330延伸的带状。在本方式中，去除部323一体地包含在俯视中沿着第一外壁部327延伸的环状部、以及沿着第二外壁部330(边界侧面208)延伸的环状部。
去除部323使有源面206与外侧面207之间的阶梯差部(即边界侧面208)遍及整周地露出，同时使栅极电极侧壁302、源极电极侧壁305、栅极布线侧壁309以及源极布线侧壁311遍及整周地露出。即，去除部323使栅极布线电极307的整个区域、源极布线电极310的整个区域、以及介于栅极布线电极307和源极布线电极310之间的侧壁构造272的整个区域露出。
在第二无机绝缘膜320中，第一内覆盖部324形成于平坦的栅极主面电极301之上，第二内覆盖部325形成于平坦的源极主面电极303之上，外覆盖部322形成于平坦的第一无机绝缘膜280之上。因此，在第二无机绝缘膜320中，由栅极电极侧壁302、源极电极侧壁305、栅极布线侧壁309以及源极布线侧壁311引起的阶梯差由去除部323除去。另外，在第二无机绝缘膜320中，由有源台面209引起的阶梯差由去除部323除去。
SiC半导体装置201包含第二无机绝缘膜320和选择性地覆盖多个第一主面电极300的有机绝缘膜340。有机绝缘膜340具有比第二无机绝缘膜320的硬度低的硬度。换言之，有机绝缘膜340具有比第二无机绝缘膜320的弹性模量小的弹性模量，作为针对外力的缓冲材料(保护膜)发挥功能。有机绝缘膜340保护SiC芯片202、第一主面电极300、第二无机绝缘膜320等免受外力影响。
有机绝缘膜340优选包含感光性树脂。感光性树脂可以为负型或正型。有机绝缘膜340可以包含聚酰亚胺膜、聚酰胺膜和聚苯并噁唑膜中的至少1个。在本方式中，有机绝缘膜340包含聚苯并噁唑膜。
有机绝缘膜340的厚度可以为1μm以上且50μm以下。有机绝缘膜340的厚度优选为5μm以上且20μm以下。有机绝缘膜340的厚度优选超过第二无机绝缘膜320的厚度。有机绝缘膜340的厚度特别优选超过第一主面电极300的厚度。
有机绝缘膜340在有源面206之上覆盖栅极主面电极301的栅极电极侧壁302。具体而言，有机绝缘膜340遍及栅极主面电极301的整周地覆盖栅极电极侧壁302。有机绝缘膜340在栅极电极侧壁302中覆盖第一电极膜312和第二电极膜313。有机绝缘膜340覆盖栅极主面电极301的缘部。
即，有机绝缘膜340从栅极电极侧壁302朝向第一内覆盖部324延伸，覆盖从栅极电极侧壁302和第一内覆盖部324之间露出的栅极主面电极301的周缘部。有机绝缘膜340进一步从栅极主面电极301的周缘部朝向第一内覆盖部324之上延伸，覆盖第一内覆盖部324。
有机绝缘膜340以使栅极主面电极301的内侧部露出的方式覆盖第一内覆盖部324。具体而言，有机绝缘膜340以使第一内覆盖部324的第一内壁部326露出的方式覆盖第一内覆盖部324。更具体而言，有机绝缘膜340从第一内壁部326向第一外壁部327侧隔开间隔地覆盖第一内覆盖部324，使栅极主面电极301的内侧部以及第一内覆盖部324的缘部(以下，称为“第一缘部341”)露出。
有机绝缘膜340在有源面206之上覆盖源极主面电极303的源极电极侧壁305。具体而言，有机绝缘膜340遍及源极主面电极303的整周地覆盖源极电极侧壁305。有机绝缘膜340在源极电极侧壁305中覆盖第一电极膜312和第二电极膜313。有机绝缘膜340覆盖源极主面电极303的缘部。
即，有机绝缘膜340从源极电极侧壁305朝向第二内覆盖部325侧延伸，覆盖从源极电极侧壁305以及第二内覆盖部325之间露出的源极主面电极303的周缘部。有机绝缘膜340进一步从源极主面电极303的周缘部朝向第二内覆盖部325之上延伸，覆盖第二内覆盖部325。
有机绝缘膜340以使源极主面电极303的内侧部露出的方式覆盖第二内覆盖部325。具体而言，有机绝缘膜340以使第二内覆盖部325的第二内壁部329露出的方式覆盖第二内覆盖部325。更具体而言，有机绝缘膜340从第二内壁部329向第二外壁部330侧隔开间隔地覆盖第二内覆盖部325，使源极主面电极303的内侧部以及第二内覆盖部325的缘部(以下，称为“第二缘部342”)露出。
有机绝缘膜340在有源面206之上覆盖栅极布线电极307的栅极布线侧壁309。具体而言，有机绝缘膜340遍及栅极布线电极307的整周地覆盖栅极布线侧壁309。有机绝缘膜340在栅极布线侧壁309中覆盖第一电极膜312和第二电极膜313。有机绝缘膜340从栅极布线侧壁309延伸到栅极布线电极307之上，覆盖栅极布线电极307的整个区域。
有机绝缘膜340覆盖有源面206的周缘部之上，通过侧壁构造272覆盖外侧面207之上。有机绝缘膜340在外侧面207之上覆盖源极布线电极310的源极布线侧壁311。具体而言，有机绝缘膜340遍及源极布线电极310的整周地覆盖源极布线侧壁311。有机绝缘膜340在源极布线侧壁311中覆盖第一电极膜312和第二电极膜313。有机绝缘膜340从源极布线侧壁311延伸到源极布线电极310之上，覆盖源极布线电极310的整个区域。
有机绝缘膜340从源极布线电极310侧引出到第二无机绝缘膜320的外覆盖部322之上，覆盖外覆盖部322。有机绝缘膜340以使外侧面207的周缘部露出的方式覆盖外覆盖部322。具体而言，有机绝缘膜340以使外覆盖部322的第三外壁部336露出的方式覆盖外覆盖部322。
更具体而言，有机绝缘膜340从第三外壁部336向第三内壁部335侧隔开间隔地覆盖外覆盖部322，在俯视中使外侧面207的周缘部以及外覆盖部322的周缘部露出。即，有机绝缘膜340以使外侧面207露出的方式覆盖外覆盖部322的第一覆盖部分332和第二覆盖部分333。
有机绝缘膜340具有栅极主面电极301侧的第四内壁部343。第四内壁部343划分使栅极主面电极301的内侧部露出的第二栅极开口344。第四内壁部343(第二栅极开口344)沿着第一内覆盖部324的第一内壁部326(第一栅极开口328)延伸。在本方式中，第四内壁部343形成为在俯视中具有与第一内壁部326平行的4边的四边形形状。
具体而言，第四内壁部343从第一内壁部326向第一外壁部327侧隔开间隔地形成于第一内覆盖部324之上，使栅极主面电极301的内侧部以及第一内覆盖部324的第一缘部341露出。即，第二栅极开口344使栅极主面电极301的内侧部和第一内覆盖部324的第一缘部341露出。第一缘部341的露出宽度可以为超过0μm且10μm以下。第一缘部341的露出宽度优选为1μm以上且5μm以下。
第四内壁部343(第二栅极开口344)与第一内壁部326(第一栅极开口328)连通，与第一内壁部326(第一栅极开口328)形成1个栅极焊盘开口345。第四内壁部343(第二栅极开口344)形成为从有机绝缘膜340的主面朝向第一内壁部326斜下倾斜的锥形状。在本方式中，第四内壁部343形成为朝向第一内覆盖部324弯曲的弯曲锥形状。
有机绝缘膜340具有源极主面电极303侧的第五内壁部346。第五内壁部346划分使源极主面电极303的内侧部露出的第二源极开口347。第五内壁部346(第二源极开口347)沿着第二内覆盖部325的第二内壁部329(第一源极开口331)延伸。在本方式中，第五内壁部346形成为在俯视中具有与第二内覆盖部325的第二内壁部329平行的边的多边形形状。
具体而言，第五内壁部346从第二内覆盖部325的第二内壁部329向第二外壁部330侧隔开间隔地形成于第二内覆盖部325之上，使源极主面电极303的内侧部以及第二内覆盖部325的第二缘部342露出。即，第二源极开口347使源极主面电极303的内部和第二内覆盖部325的第二缘部342露出。第二缘部342的露出宽度可以为超过0μm且10μm以下。第二缘部342的露出宽度优选为1μm以上且5μm以下。
第五内壁部346(第二源极开口347)与第二内覆盖部325的第二内壁部329(第一源极开口331)连通，与第二内壁部329(第一源极开口331)形成1个源极焊盘开口348。第五内壁部346(第二源极开口347)形成为从有机绝缘膜340的主面朝向第二内壁部329斜下倾斜的锥形状。在本方式中，第五内壁部346形成为朝向第二内覆盖部325弯曲的弯曲锥形状。
有机绝缘膜340具有第四外壁部349。第四外壁部349形成为以使外侧面207露出的方式从第一主面203的周缘(第一～第四侧面205A～205D)向外覆盖部322侧隔开间隔。具体而言，第四外壁部349以使外覆盖部322的第三外壁部336露出的方式形成于第三外壁部336之上。更具体而言，第四外壁部349形成为以使外覆盖部322的周缘部露出的方式从第三外壁部336向第三内壁部335侧隔开间隔。
第四外壁部349位于外覆盖部322的第二覆盖部分333之上，隔着外覆盖部322与外侧面207对置。第四外壁部349与第三外壁部336一起划分切割道334。在本方式中，第四外壁部349形成为在俯视中具有与有源面206平行的4边的四边形形状。第四外壁部349形成为从有机绝缘膜340的主面朝向外覆盖部322的第三外壁部336斜下倾斜的锥形状。在本方式中，第四外壁部349形成为朝向外覆盖部322弯曲的弯曲锥形状。
这样，有机绝缘膜340在有源面206之上覆盖栅极主面电极301的缘部、源极主面电极303的缘部、栅极布线电极307的整个区域以及第二无机绝缘膜320的多个内覆盖部321。有机绝缘膜340在有源面206之上覆盖在第一无机绝缘膜280中从栅极主面电极301、栅极布线电极307以及源极主面电极303露出的部分。有机绝缘膜340也可以隔着第一无机绝缘膜280与多个第一沟槽构造220以及多个第二沟槽构造230对置。
有机绝缘膜340在有源面206和外侧面207之间覆盖侧壁构造272。有机绝缘膜340在外侧面207之上覆盖源极布线电极310的整个区域以及第二无机绝缘膜320的外覆盖部322。有机绝缘膜340在外侧面207之上覆盖在第一无机绝缘膜280中从源极布线电极310和第二无机绝缘膜320露出的部分。
另外，有机绝缘膜340形成为跨第二无机绝缘膜320的多个内覆盖部321以及外覆盖部322，在多个内覆盖部321与外覆盖部322之间的去除部323内覆盖栅极主面电极301的缘部、源极主面电极303的缘部、栅极布线电极307的整个区域、以及源极布线电极310的整个区域。
即，有机绝缘膜340在去除部323内填埋由第一无机绝缘膜280、第二无机绝缘膜320、栅极主面电极301、源极主面电极303、栅极布线电极307以及源极布线电极310形成的凹凸。在有机绝缘膜340中位于去除部323内的部分的阶梯差通过侧壁构造272来缓和。
参照图17和图18，SiC半导体装置201包含分别形成于多个第一主面电极300之上的多个焊盘电极360。多个焊盘电极360是外部连接用的端子电极，在本方式中，分别由镀膜构成。多个焊盘电极360包含栅极焊盘电极361和源极焊盘电极362。
栅极焊盘电极361在栅极焊盘开口345内形成于栅极主面电极301的内侧部之上。栅极焊盘电极361包含第一Ni镀膜363。第一Ni镀膜363形成为在法线方向Z上从有机绝缘膜340的主面向栅极主面电极301侧隔开间隔。第一Ni镀膜363在第一栅极开口328内覆盖栅极主面电极301和第一内覆盖部324的第一内壁部326。
具体而言，第一Ni镀膜363具有从栅极主面电极301之上引出到第一内覆盖部324之上、在第二栅极开口344内覆盖第一内覆盖部324的第一缘部341的第一覆盖部364。第一覆盖部364形成为在第一内覆盖部324之上以第一内壁部326为起点朝向有机绝缘膜340(第四内壁部343)的圆弧状。
在本方式中，第一覆盖部364覆盖有机绝缘膜340的第四内壁部343。第一覆盖部364相对于第四内壁部343的中间部覆盖第二无机绝缘膜320侧的区域。换言之，第一覆盖部364以第四内壁部343的露出面积超过第四内壁部343的隐藏面积的方式覆盖第四内壁部343。这样，第一Ni镀膜363填埋第一栅极开口328的全部和第二栅极开口344的一部分。
第一Ni镀膜363的厚度超过第二无机绝缘膜320的厚度。第一Ni镀膜363的厚度小于有机绝缘膜340的厚度。第一Ni镀膜363的厚度是以栅极主面电极301的主面为基准的第一Ni镀膜363的厚度。第一Ni镀膜363的厚度超过第二无机绝缘膜320的厚度以及第一缘部341的露出宽度之和。这是用于使第一Ni镀膜363与第四内壁部343相接的1个条件。第一Ni镀膜363的厚度可以为0.1μm以上且15μm以下。第一Ni镀膜363的厚度优选为2μm以上且8μm以下。
栅极焊盘电极361由与第一Ni镀膜363不同的金属材料构成，包含覆盖第一Ni镀膜363的外表面的第一外镀膜365。第一外镀膜365沿着第一Ni镀膜363的外表面形成为膜状。第一外镀膜365覆盖有机绝缘膜340的第四内壁部343。
第一外镀膜365具有外部连接用的第一端子面366。第一端子面366在法线方向Z上相对于有机绝缘膜340的主面(第二栅极开口344的开口端)位于第一Ni镀膜363侧。由此，第一外镀膜365使第四内壁部343的一部分露出。第一外镀膜365的厚度小于第一Ni镀膜363的厚度。
在本方式中，第一外镀膜365具有包含从第一Ni镀膜363侧依次层叠的第一Pd镀膜367和第一Au镀膜368的层叠构造。第一Pd镀膜367沿着第一Ni镀膜363的外表面形成为膜状。第一Pd镀膜367在法线方向Z上从有机绝缘膜340的主面向第二无机绝缘膜320侧隔开间隔地覆盖第一Ni镀膜363。第一Pd镀膜367覆盖第四内壁部343。第一Pd镀膜367的厚度可以为0.01μm以上且1μm以下。
第一Au镀膜368沿着第一Pd镀膜367的外表面形成为膜状。第一Au镀膜368在法线方向Z上从有机绝缘膜340的主面向第二无机绝缘膜320侧隔开间隔地覆盖第一Pd镀膜367。第一Au镀膜368覆盖第四内壁部343。第一Au镀膜368的厚度可以为0.01μm以上且1μm以下。第一Au镀膜368优选具有小于第一Pd镀膜367厚度的厚度。
源极焊盘电极362在源极焊盘开口348内形成于源极主面电极303的内侧部之上。源极焊盘电极362包含第二Ni镀膜373。第二Ni镀膜373形成为在法线方向Z上从有机绝缘膜340的主面向源极主面电极303侧隔开间隔。第二Ni镀膜373在第一源极开口331内覆盖源极主面电极303和第二内覆盖部325的第二内壁部329。
具体而言，第二Ni镀膜373从源极主面电极303之上引出到第二内覆盖部325之上，在第二源极开口347内具有覆盖第二内覆盖部325的第二缘部342的第二覆盖部374。第二覆盖部374形成为在第二内覆盖部325之上以第二内壁部329为起点朝向有机绝缘膜340(第五内壁部346)的圆弧状。
在本方式中，第二覆盖部374覆盖有机绝缘膜340的第五内壁部346。第二覆盖部374相对于第五内壁部346的中间部覆盖第二无机绝缘膜320侧的区域。换言之，第二覆盖部374以第五内壁部346的露出面积超过第五内壁部346的隐藏面积的方式覆盖第五内壁部346。这样，第二Ni镀膜373填埋第一源极开口331的全部和第二源极开口347的一部分。
第二Ni镀膜373的厚度超过第二无机绝缘膜320的厚度。第二Ni镀膜373的厚度小于有机绝缘膜340的厚度。第二Ni镀膜373的厚度是以源极主面电极303的主面为基准的第二Ni镀膜373的厚度。第二Ni镀膜373的厚度超过第二无机绝缘膜320的厚度以及第二缘部342的露出宽度之和。这是用于使第二Ni镀膜373与第五内壁部346相接的1个条件。第二Ni镀膜373的厚度可以为0.1μm以上且15μm以下。第二Ni镀膜373的厚度优选为2μm以上且8μm以下。
源极焊盘电极362由与第二Ni镀膜373不同的金属材料构成，包含覆盖第二Ni镀膜373的外表面的第二外镀膜375。第二外镀膜375沿着第二Ni镀膜373的外表面形成为膜状。第二外镀膜375覆盖有机绝缘膜340的第五内壁部346。
第二外镀膜375具有外部连接用的源极端子面376。源极端子面376在法线方向Z上相对于有机绝缘膜340的主面(第二源极开口347的开口端)位于第二Ni镀膜373侧。由此，第二外镀膜375使第五内壁部346的一部分露出。第二外镀膜375的厚度小于第二Ni镀膜373的厚度。
在本方式中，第二外镀膜375具有包含从第二Ni镀膜373侧起依次层叠的第二Pd镀膜377和第二Au镀膜378的层叠构造。第二Pd镀膜377沿着第二Ni镀膜373的外表面形成为膜状。第二Pd镀膜377在法线方向Z上从有机绝缘膜340的主面向第二无机绝缘膜320侧隔开间隔地覆盖第二Ni镀膜373。第二Pd镀膜377在第二源极开口347内覆盖第五内壁部346。第二Pd镀膜377的厚度可以为0.01μm以上且1μm以下。
第二Au镀膜378沿着第二Pd镀膜377的外表面形成为膜状。第二Au镀膜378在法线方向Z上从有机绝缘膜340的主面向第二无机绝缘膜320侧隔开间隔地覆盖第二Pd镀膜377。第二Au镀膜378在第二源极开口347内覆盖第五内壁部346。第二Au镀膜378的厚度可以为0.01μm以上且1μm以下。第二Au镀膜378优选具有小于第二Pd镀膜377厚度的厚度。
SiC半导体装置201包含覆盖第二主面204的第二主面电极380。第二主面电极380覆盖第二主面204的整个区域，与第一主面203的周缘(第一～第四侧面205A～205D)相连。第二主面电极380与第一半导体区210(第二主面204)电连接。具体而言，第二主面电极380与第一半导体区210(第二主面204)形成欧姆接触。
在本方式中，第二主面电极380包含从第二主面204侧起依次层叠的Ti膜381、Ni膜382、Pd膜383、Au膜384以及Ag膜385。第二主面电极380只要至少包含Ti膜381即可，有无Ni膜382、Pd膜383、Au膜384以及Ag膜385分别是任意的。作为一例，第二主面电极380也可以具有包含Ti膜381、Ni膜382以及Au膜384的层叠构造。
以上，通过SiC半导体装置201，也能获得与对SiC半导体装置1进行了描述的效果一样的效果。第二无机绝缘膜320能够采用图19A～图19F所示的各种方式。
图19A与图12对应，是将SiC半导体装置201的内部构造与第二实施例的第二无机绝缘膜320一起表示的俯视图。以下，对与图11～图18所示的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图19A，第二无机绝缘膜320的第一内覆盖部324具有使栅极主面电极301露出的第一内开口部391。第一内开口部391从第一内壁部326和第一外壁部327隔开间隔地形成于第一内覆盖部324的内侧部。第一内开口部391形成为沿着第一内壁部326及第一外壁部327延伸的带状。在本方式中，第一内开口部391形成为沿着第一内壁部326以及第一外壁部327延伸的环状(具体而言为四边环状)。
第二无机绝缘膜320的第二内覆盖部325具有使源极主面电极303露出的第二内开口部392。第二内开口部392从第二内壁部329以及第二外壁部330起隔开间隔地形成于第二内覆盖部325的内侧部。第二内开口部392形成为沿着第二内壁部329及第二外壁部330延伸的带状。在本方式中，第二内开口部392形成为沿着第二内壁部329以及第二外壁部330延伸的环状(具体而言为多边环状)。
有机绝缘膜340从第一内覆盖部324之上进入第一内开口部391，覆盖在栅极主面电极301中从第一内开口部391露出的部分。有机绝缘膜340从第二内覆盖部325之上进入第二内开口部392，覆盖在源极主面电极303中从第二内开口部392露出的部分。
在有机绝缘膜340中位于第一内开口部391内的部分和位于第二内开口部392内的部分分别形成锚定部。由此，在覆盖多个第一主面电极300的部分，有机绝缘膜340相对于第二无机绝缘膜320的接触面积增加，能够抑制有机绝缘膜340从第二无机绝缘膜320的脱落。
在本方式中，对第一内覆盖部324包含第一内开口部391，第二内覆盖部325包含第二内开口部392的例子进行了说明。但是，也可以采用第一内覆盖部324包含第一内开口部391，另一方面第二内覆盖部325不包含第二内开口部392的构造。与之相反地，也可以采用第一内覆盖部324不包含第一内开口部391，另一方面第二内覆盖部325包含第二内开口部392的构造。
图19B与图12对应，是将SiC半导体装置201的内部构造与第三实施例的第二无机绝缘膜320一起表示的俯视图。以下，对与图11～图18所示的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图19B，第二无机绝缘膜320的外覆盖部322具有使第一无机绝缘膜280露出的外开口部393。外开口部393从第三内壁部335以及第三外壁部336起隔开间隔地形成于外覆盖部322的内部。外开口部393形成为沿着第三内壁部335以及第三外壁部336延伸的带状。在本方式中，外开口部393形成为沿着第三内壁部335以及第三外壁部336延伸的环状(具体而言为四边环状)。
有机绝缘膜340从外覆盖部322之上进入外开口部393，覆盖在第一无机绝缘膜280中从外开口部393中露出的部分。在有机绝缘膜340中位于外开口部393内的部分形成锚定部。由此，在多个第一主面电极300外的区域中，有机绝缘膜340相对于第二无机绝缘膜320的接触面积增加，能够抑制有机绝缘膜340从第二无机绝缘膜320的脱落。
图19C与图12对应，是将SiC半导体装置201的内部构造与第四实施例的第二无机绝缘膜320一起表示的俯视图。以下，对与图11～图18所示的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图19C，第二无机绝缘膜320的第一内覆盖部324具有使栅极主面电极301露出的第一内开口部391(参照图19A)。第二无机绝缘膜320的第二内覆盖部325具有使源极主面电极303露出的第二内开口部392(参照图19A)。第二无机绝缘膜320的外覆盖部322具有使第一无机绝缘膜280露出的外开口部393(参照图19B)。
在有机绝缘膜340中位于第一内开口部391内的部分、位于第二内开口部392内的部分以及位于外开口部393内的部分分别形成锚定部。由此，在覆盖多个第一主面电极300的部分和多个第一主面电极300外的区域中，有机绝缘膜340相对于第二无机绝缘膜320的接触面积增加，能够抑制有机绝缘膜340从第二无机绝缘膜320的脱落。
图19D与图12对应，是将SiC半导体装置201的内部构造与第五实施例的第二无机绝缘膜320一起表示的俯视图。以下，对与图11～图18所示的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图19D，第二无机绝缘膜320的第一覆盖部364具有使栅极主面电极301露出的多个第一内开口部391。多个第一内开口部391从第一内壁部326和第一外壁部327起隔开间隔地分别形成于第一内覆盖部324的内侧部。
多个第一内开口部391形成为沿着第一内壁部326(第一外壁部327)隔开间隔。在本方式中，各第一内开口部391形成为在俯视中沿着第一内壁部326延伸的带状。各第一内开口部391的平面形状是任意的。各第一内开口部391也可以在俯视中形成为多边形形状、圆形形状。
第二无机绝缘膜320的第二覆盖部374具有使源极主面电极303露出的多个第二内开口部392。多个第二内开口部392从第二内壁部329及第二外壁部330起隔开间隔地分别形成于第二内覆盖部325的内侧部。多个第二内开口部392形成为沿着第二内壁部329(第二外壁部330)隔开间隔。在本方式中，各第二内开口部392形成为在俯视中沿着第二内壁部329延伸的带状。各第二内开口部392的平面形状是任意的。各第二内开口部392也可以在俯视中形成为多边形形状、圆形形状。
第二无机绝缘膜320的外覆盖部322具有使第一无机绝缘膜280露出的多个外开口部393。多个外开口部393从第三内壁部335以及第三外壁部336起隔开间隔地分别形成于外覆盖部322的内侧部。多个外开口部393形成为沿着第三内壁部335(第三外壁部336)隔开间隔。在本方式中，各外开口部393形成为在俯视中沿着第三内壁部335延伸的带状。各外开口部393的平面形状是任意的。各外开口部393也可以在俯视中形成为多边形形状、圆形形状。
在有机绝缘膜340中位于多个第一内开口部391内的部分、位于多个第二内开口部392内的部分以及位于多个外开口部393内的部分分别形成锚定部。由此，在覆盖多个第一主面电极300的部分和多个第一主面电极300外的区域中，有机绝缘膜340相对于第二无机绝缘膜320的接触面积增加，能够抑制有机绝缘膜340从第二无机绝缘膜320的脱落。
在本方式中，对第二无机绝缘膜320具有多个第一内开口部391、多个第二内开口部392以及多个外开口部393的例子进行了说明。但是，第二无机绝缘膜320也可以仅具有多个第一内开口部391、多个第二内开口部392以及多个外开口部393中的任意1个或2个。
图19E与图12对应，是将SiC半导体装置201的内部构造与第六实施例的第二无机绝缘膜320一起表示的俯视图。以下，对与图11～图18所示的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图19E，第二无机绝缘膜320的第一内覆盖部324以使栅极主面电极301的角部(四角)露出的方式形成于栅极主面电极301之上。具体而言，第一内覆盖部324具有去除了第一实施例的第一内覆盖部324(参照图12)的角部(四角)的形态，使栅极主面电极301的角部(四角)露出。即，第一内覆盖部324包含在栅极主面电极301之上隔开间隔地形成的多个第一内分段部394。各第一内覆盖部324相对于栅极电极侧壁302的各边以一对一的对应关系形成，沿着栅极电极侧壁302的各边呈带状延伸。
第二无机绝缘膜320的第二内覆盖部325以使源极主面电极303的角部(四角)露出的方式形成于源极主面电极303之上。具体而言，第二内覆盖部325具有去除了第一实施例的第二内覆盖部325(参照图12)的角部(四角)的形态，使源极主面电极303的角部(四角)露出。即，第二内覆盖部325包含在源极主面电极303之上隔开间隔地形成的多个第二内分段部395。各第二内分段部395相对于源极电极侧壁305的各边以一对一的对应关系形成，沿着源极电极侧壁305的各边呈带状延伸。
第二无机绝缘膜320的外覆盖部322以使在第一无机绝缘膜280中沿着源极布线电极310的角部的部分露出的方式形成于第一无机绝缘膜280之上。具体而言，外覆盖部322具有去除了第一实施例的外覆盖部322(参照图12)的角部(四角)的形态，使在第一无机绝缘膜280中沿着源极布线电极310的角部的部分露出。即，外覆盖部322包含形成于第一无机绝缘膜280之上的多个外分段部396。各外分段部396相对于源极布线电极310的各边以一对一的对应关系形成，沿着源极布线电极310的各边呈带状延伸。
有机绝缘膜340在栅极主面电极301之上覆盖多个第一内分段部394。另外，有机绝缘膜340覆盖栅极主面电极301的角部(四角)。有机绝缘膜340在源极主面电极303之上覆盖多个第二内分段部395。另外，有机绝缘膜340覆盖源极主面电极303的角部(四角)。有机绝缘膜340在外侧面207之上覆盖外覆盖部322的多个外分段部396。
根据这样的构造，有机绝缘膜340相对于第二无机绝缘膜320的接触面积也增加，因此，能够抑制有机绝缘膜340从第二无机绝缘膜320的脱落。在栅极主面电极301的角部(四角)、源极主面电极303的角部(四角)，由热膨胀引起的应力容易集中。因此，以使栅极主面电极301的角部(四角)、源极主面电极303的角部(四角)露出的方式形成第二无机绝缘膜320，由此，能够降低栅极主面电极301、源极主面电极303的应力对第二无机绝缘膜320的影响。
第一内覆盖部324可以仅具有形成为有端状的1个第一内分段部394。第二内覆盖部325可以仅具有形成为有端状的1个第二内分段部395。外覆盖部322可以仅具有形成为有端状的1个外分段部396。
另外，也可以是，第一内覆盖部324不具有第一内分段部394，而是第二内覆盖部325具有至少1个第二内分段部395。另外，也可以是，第二内覆盖部325不具有第二内分段部395，而是第一内覆盖部324具有至少1个第一内分段部394。这些情况下，外覆盖部322可以具有至少1个外分段部396，也可以不具有外分段部396。
图19F与图12对应，是将SiC半导体装置201的内部构造与第七实施例的第二无机绝缘膜320一起表示的俯视图。以下，对与图11～图18所示的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图19F，第二无机绝缘膜320的第一内覆盖部324与第六实施例的第一内覆盖部324一样，包含使栅极主面电极301的角部(四角)露出的多个第一内分段部394。在本方式中，多个第一内分段部394相对于栅极电极侧壁302的各边以一对多的对应关系形成，并形成为沿着栅极电极侧壁302的各边隔开间隔。各第一内分段部394的平面形状是任意的。各第一内分段部394可以在俯视中形成为四边形形状、多边形形状、圆形形状等。
第二无机绝缘膜320的第二内覆盖部325与第六实施例的第二内覆盖部325一样，包含使源极主面电极303的角部(四角)露出的多个第二内分段部395。在本方式中，多个第二内分段部395相对于源极主面电极303的各边以一对多的对应关系形成，并形成为沿着源极主面电极303的各边隔开间隔。各第二内分段部395的平面形状是任意的。各第二内分段部395可以在俯视中形成为四边形形状、多边形形状、圆形形状等。
第二无机绝缘膜320的外覆盖部322与第六实施例的外覆盖部322一样，包含在第一无机绝缘膜280中使沿着源极布线电极310的角部的部分露出的多个外分段部396。在本方式中，多个外分段部396相对于源极布线电极310的各边以一对多的对应关系形成，并形成为沿着源极布线电极310的各边隔开间隔。各外分段部396的平面形状是任意的。各外分段部396也可以在俯视中形成为四边形形状、多边形形状、圆形形状等。
也可以是，第一内覆盖部324不具有第一内分段部394，而是第二内覆盖部325具有多个第二内分段部395。另外，也可以是，第二内覆盖部325不具有第二内分段部395，而是第一内覆盖部324具有多个第一内分段部394。这些情况下，外覆盖部322可以具有多个外分段部396，也可以不具有外分段部396。
图20与图17对应，是用于对本发明的第七实施方式的SiC半导体装置401进行说明的剖视图。图21与图18对应，是用于对图20所示的SiC半导体装置401进行说明的剖视图。以下，针对与对SiC半导体装置201进行了描述的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图20，在第七实施方式的SiC半导体装置401中，第一Ni镀膜363的第一覆盖部364从有机绝缘膜340的第四内壁部343隔开间隔地覆盖第一内覆盖部324的第一缘部341。第一覆盖部364形成为在第一内覆盖部324之上以第一内壁部326为起点朝向第四内壁部343的圆弧状。在本方式中，第一Ni镀膜363的厚度小于第二无机绝缘膜320的厚度以及第一缘部341的露出宽度之和。
这是用于使第一Ni镀膜363不与第四内壁部343相接的1个条件。另一方面，在本方式中，第一外镀膜365从第四内壁部343起隔开间隔地覆盖第一缘部341。第一外镀膜365使第一缘部341的一部分以及第四内壁部343的整个区域露出。
参照图21，在本方式中，第二Ni镀膜373的第二覆盖部374从有机绝缘膜340的第五内壁部346起隔开间隔地覆盖第二内覆盖部325的第二缘部342。第二覆盖部374形成为在第二内覆盖部325之上以第二内壁部329为起点朝向第五内壁部346的圆弧状。在本方式中，第二Ni镀膜373的厚度小于第二无机绝缘膜320的厚度以及第二缘部342的露出宽度之和。
这是用于使第二Ni镀膜373不与第五内壁部346相接的1个条件。另一方面，在本方式中，第二外镀膜375从第五内壁部346起隔开间隔地覆盖第二缘部342。第二外镀膜375使第二缘部342的一部分和第五内壁部346的整个区域露出。
以上，通过SiC半导体装置401也能获得与对SiC半导体装置1进行了描述的效果一样的效果。另外，根据SiC半导体装置401，能获得与对第二实施方式的SiC半导体装置101进行了描述的效果一样的效果。
在本方式中，对形成有使第四内壁部343的整个区域露出的第一外镀膜365的例子进行了说明。但是，也可以形成覆盖第四内壁部343的一部分的第一外镀膜365。该情况下，第一Pd镀膜367以及第一Au镀膜368中的任一方或双方可以覆盖第四内壁部343的一部分。
在本方式中，对形成有使第五内壁部346的整个区域露出的第二外镀膜375的例子进行了说明。但是，也可以形成覆盖第五内壁部346的一部分的第二外镀膜375。该情况下，第二Pd镀膜377以及第二Au镀膜378中的任一方或双方可以覆盖第五内壁部346的一部分。
图22与图15对应，是用于对本发明的第八实施方式的SiC半导体装置411进行说明的剖视图。以下，针对与对SiC半导体装置201进行了描述的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图22，在第八实施方式的SiC半导体装置411中，主面绝缘膜270和第一无机绝缘膜280与第一主面203的周缘(第一～第四侧面205A～205D)相连。因此，主面绝缘膜270和第一无机绝缘膜280不使外侧面207露出。在第二无机绝缘膜320中，外覆盖部322的整体形成于第一无机绝缘膜280之上。外覆盖部322的第三外壁部336在与第一主面203的周缘之间划分使第一无机绝缘膜280的周缘部露出的切割道334。
以上，通过SiC半导体装置411也能获得与对SiC半导体装置1进行了描述的效果一样的效果。
图23与图15对应，是用于对本发明的第九实施方式的SiC半导体装置421进行说明的剖视图。以下，针对与对SiC半导体装置201进行了描述的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图23，在第九实施方式的SiC半导体装置421中，主面绝缘膜270和第一无机绝缘膜280与第一主面203的周缘(第一～第四侧面205A～205D)相连。因此，主面绝缘膜270和第一无机绝缘膜280不使外侧面207露出。
第二无机绝缘膜320(外覆盖部322)以与第一主面203的周缘(第一～第四侧面205A～205D)相连的方式形成于第一无机绝缘膜280之上。因此，在本方式中，第二无机绝缘膜320在与第一主面203的周缘之间未划分切割道334。在本方式中，有机绝缘膜340(第四外壁部349)形成为在俯视中从第一主面203的周缘向内侧隔开间隔，划分供第二无机绝缘膜320露出的切割道334。
以上，通过SiC半导体装置421也能获得与对SiC半导体装置1进行了描述的效果一样的效果。
图24与图13对应，是用于对本发明的第十实施方式的SiC半导体装置431进行说明的放大图。图25是沿着图24所示的XXV-XXV线的剖视图。以下，针对与对SiC半导体装置201进行了描述的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图24和图25，SiC半导体装置431具有由与SiC半导体装置201的第二沟槽构造230不同的构造构成的第二沟槽构造230。具体而言，源极沟槽231包含开口侧的第一沟槽部231a及底壁侧的第二沟槽部231b。第一沟槽部231a在第二方向Y上具有第一沟槽宽度WT1。第一沟槽宽度WT1是第二沟槽构造230的第二宽度W2。第一沟槽部231a可以形成为第一沟槽宽度WT1朝向底壁侧变窄的尖细形状。
第一沟槽部231a优选相对于栅极沟槽221的底壁形成于有源面206侧的区域。即，第一沟槽部231a的深度优选小于第一沟槽构造220的第一深度D1。当然，第一沟槽部231a也可以形成得比第一沟槽构造220深。
第二沟槽部231b与第一沟槽部231a连通，从第一沟槽部231a朝向第二半导体区211的底部延伸。在本方式中，第二沟槽部231b在沿着第一主面203的面方向上横穿第一沟槽构造220的底壁。第二沟槽部231b可以形成为具有大致一定的开口宽度的垂直形状。第二沟槽部231b也可以形成为具有朝向底壁变窄的开口宽度的尖细形状。
以第一沟槽部231a为基准时的第二沟槽部231b的深度优选超过第一沟槽构造220的第一深度D1。第二沟槽部231b在第二方向Y上具有小于第一沟槽宽度WT1的第二沟槽宽度WT2(WT2＜WT1)。
源极绝缘膜232在源极沟槽231的内壁形成为膜状，在源极沟槽231内划分凹形空间。具体而言，源极绝缘膜232具有使第一沟槽部231a露出的窗部232a，在第二沟槽部231b内划分凹形空间。
具体而言，源极绝缘膜232包含上述第一部分234和第二部分235。第一部分234覆盖源极沟槽231(第二沟槽部231b)的侧壁，在源极沟槽231的开口部侧(第一沟槽部231a侧)划分窗部232a。第二部分235覆盖源极沟槽231(第二沟槽部231b)的底壁。
源极电极233隔着源极绝缘膜232埋设于源极沟槽231。具体而言，源极电极233具有隔着源极绝缘膜232而埋设于第一沟槽部231a以及第二沟槽部231b，并与从窗部232a露出的第一沟槽部231a相接的接触部233a。
在本方式中，体区250覆盖第二沟槽构造230的第一沟槽部231a。体区250与从第一沟槽部231a露出的源极电极233的接触部233a电连接。由此，体区250在SiC芯片202内源极接地。体区250也可以覆盖第二沟槽部231b的一部分，隔着源极绝缘膜232的一部分与源极电极233对置。
在本方式中，各源极区251覆盖第二沟槽构造230的第一沟槽部231a，与源极电极233的接触部233a电连接。由此，各源极区251在SiC芯片202内源极接地。
在本方式中，各接触区252沿着各第二沟槽构造230的第一沟槽部231a以及第二沟槽部231b而形成。在各接触区252中，覆盖第一沟槽部231a的部分与接触部233a、体区250以及源极区251电连接。即，各接触区252在SiC芯片202内源极接地。在各接触区252中覆盖第二沟槽部231b的部分隔着源极绝缘膜232与源极电极233对置。
在本方式中，各阱区253隔着多个接触区252覆盖各第二沟槽构造230(第一沟槽部231a以及第二沟槽部231b)。即，各阱区253包含直接覆盖第二沟槽构造230的部分、以及隔着接触区252覆盖第二沟槽构造230的部分。
在各阱区253中，覆盖第一沟槽部231a的部分与体区250连接。即，各接触区252在SiC芯片202内源极接地。在多个阱区253中覆盖多个第二沟槽构造230(第二沟槽部231b)的底壁的部分以大致一定的深度形成。
在本方式中，第一无机绝缘膜280在有源面206中覆盖多个第一沟槽构造220、多个源极区251、多个接触区252以及沟槽终端构造255。具体而言，第一无机绝缘膜280在沿着第二方向Y的剖视图中覆盖源极区251的整个区域以及接触区252的整个区域。
另外，第一无机绝缘膜280在俯视中覆盖源极区251的整个区域以及接触区252的整个区域。第一无机绝缘膜280还从有源面206之上引出到第二沟槽构造230之上，覆盖源极电极233的缘部(即接触部233a)。在本方式中，第一无机绝缘膜280遍及第二沟槽构造230的整周地覆盖源极电极233的缘部。
在本方式中，多个源极接触开口284使多个第二沟槽构造230以一对一的对应关系露出。各源极接触开口284在俯视中形成在由第二沟槽构造230的侧壁围绕的区域内。具体而言，各源极接触开口284形成为从第二沟槽构造230的侧壁向内侧隔开间隔，仅使源极电极233露出。各源极接触开口284可以形成为沿着各第二沟槽构造230延伸的带状。
在本方式中，源极主面电极303从第一无机绝缘膜280之上进入多个源极接触开口284，仅与多个源极电极233电连接。由此，源极电位经由多个源极电极233的接触部233a传递至体区250、多个源极区251、多个接触区252以及多个阱区253。
关于其他构造，与上述的SiC半导体装置201一样，因此，省略这些构造的说明。以上，通过SiC半导体装置431也能获得与对SiC半导体装置201进行了描述的效果一样的效果。另外，SiC半导体装置431的源极电极233在源极沟槽231的开口侧的区域具有从源极沟槽231的侧壁露出的接触部233a。
根据这样的构造，能够通过源极电极233的接触部233a使应源极接地的半导体区在SiC芯片202内源极接地。在本方式中，体区250、源极区251、接触区252以及阱区253在SiC芯片202内与源极电极233电连接。这样的构造在缓和体区250、源极区251、接触区252、阱区253、源极接触开口284等的对准余量(alignment margin)方面是有效的。SiC半导体装置431的构造也能够应用于第七～第九实施方式。
图26与图14对应，是用于对本发明的第十一实施方式的SiC半导体装置441进行说明的剖视图。以下，针对与对SiC半导体装置201进行了描述的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图26，第十一实施方式的SiC半导体装置441包含含有添加了p型杂质的p型多晶硅的栅极电极223。具体而言，栅极电极223由p型多晶硅构成。栅极电极223的p型多晶硅的p型杂质浓度可以为1×1018cm-3以上且1×1022cm-3以下。栅极电极223的薄膜电阻可以为10Ω/□以上且500Ω/□以下。
SiC半导体装置441包含含有与栅极电极223相同的导电材料的源极电极233。即，源极电极233包含添加了p型杂质的p型多晶硅。具体而言，源极电极233由p型多晶硅构成。源极电极233的p型多晶硅的p型杂质浓度可以为1×1018cm-3以上且1×1022cm-3以下。源极电极233的薄膜电阻可以为10Ω/□以上且500Ω/□以下。
SiC半导体装置441包含覆盖栅极电极223的第一低电阻层442。第一低电阻层442在栅极沟槽221内覆盖栅极电极223。即，第一低电阻层442形成第一沟槽构造220的一部分。第一低电阻层442在栅极沟槽221内与栅极绝缘膜222相接。第一低电阻层442优选与栅极绝缘膜222的角部(即第三部分226)相接。
第一低电阻层442包含具有小于栅极电极223薄膜电阻的薄膜电阻的导电材料。第一低电阻层442的薄膜电阻可以为0.01Ω/□以上且10Ω/□以下。第一低电阻层442优选具有10μΩ·cm以上且110μΩ·cm以下的电阻率。在本方式中，第一低电阻层442由栅极电极223的表层部与金属硅化物化而成的多晶硅化物层(具体而言为p型多晶硅化物层)构成。即，第一低电阻层442在栅极电极223的表层部与该栅极电极223一体地形成，形成栅极电极223的电极面。
第一低电阻层442可以包含TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2和WSi2中的至少1个。第一低电阻层442优选包含NiSi、CoSi2和TiSi2中的至少1个。第一低电阻层442特别优选由CoSi2构成。
SiC半导体装置441包含覆盖源极电极233的第二低电阻层443。第二低电阻层443在源极沟槽231内覆盖源极电极233。即，第二低电阻层443形成第二沟槽构造230的一部分。第二低电阻层443也可以在源极沟槽231内与源极绝缘膜232(即第二部分235)相接。
第二低电阻层443包含具有小于源极电极233薄膜电阻的薄膜电阻的导电材料。第二低电阻层443的薄膜电阻可以为0.01Ω/□以上且10Ω/□以下。第二低电阻层443优选具有10μΩ·cm以上且110μΩ·cm以下的比电阻。在本方式中，第二低电阻层443由源极电极233的表层部与金属硅化物化而成的多晶硅化物层(具体而言为p型多晶硅化物层)构成。即，第二低电阻层443在源极电极233的表层部与该源极电极233一体地形成，形成源极电极233的电极面。
第二低电阻层443可以包含TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2和WSi2中的至少1个。第二低电阻层443优选包含NiSi、CoSi2和TiSi2中的至少1个。第二低电阻层443特别优选由CoSi2构成。第二低电阻层443优选由与第一低电阻层442相同材料构成。在这样的构造中，体区250的p型杂质浓度优选小于栅极电极223的p型杂质浓度以及源极电极233的p型杂质浓度。
以上，通过SiC半导体装置441也能获得与对SiC半导体装置201进行了描述的效果一样的效果。另外，SiC半导体装置441包含含有p型多晶硅的栅极电极223和覆盖栅极电极223的第一低电阻层442。
根据包含p型多晶硅的栅极电极223，与n型多晶硅的情况相比，栅极沟槽221内的薄膜电阻增加，另一方面，能够使栅极阈值电压Vth增加1V左右。根据第一低电阻层442，能够在抑制栅极阈值电压Vth的降低的同时，使栅极沟槽221内的寄生电阻降低。因此，根据SiC半导体装置441，能够在使栅极阈值电压Vth增加的同时，减少栅极沟槽221内的寄生电阻。
SiC半导体装置441的第一低电阻层442以及第二低电阻层443也能够应用于第七～第十实施方式。在第一低电阻层442和第二低电阻层443应用于第十实施方式的SiC半导体装置431的情况下，第二低电阻层443与源极电极233一起形成与第一沟槽部231a相接的接触部233a。即，体区250、源极区251、接触区252、阱区253等在SiC芯片202内分别与第二低电阻层443源极接地。
图27是从一侧观察半导体封装件501的俯视图。图28是从另一侧观察图27所示的半导体封装件501的俯视图。图29是图27所示的半导体封装件501的立体图。图30是图27所示的半导体封装件501的分解立体图。图31是沿着图27所示的XXXI-XXXI线的剖视图。图32是图27所示的半导体封装件501的电路图。
参照图27～图32，在本方式中，半导体封装件501具有称为电力保护封装件的形态。半导体封装件501包含树脂制的封装件主体502。封装件主体502由包含填料(例如绝缘填料)和基体树脂的模制树脂构成。基体树脂优选由环氧树脂构成。
封装件主体502具有一侧的第一主面503(第一面)、另一侧的第二主面504(第二面)、以及连接第一主面503和第二主面504的第一～第四侧面505A～505D。第一主面503和第二主面504在从它们的法线方向Z观察的俯视中形成为四边形形状(在本方式中为长方形形状)。
第一侧面505A以及第二侧面505B沿着沿第一主面503的第一方向X延伸，在与第一方向X交叉(具体而言为正交)的第二方向Y上对置。第一侧面505A和第二侧面505B形成封装件主体502的长边。第三侧面505C以及第四侧面505D沿着第二方向Y延伸，在第一方向X上对置。第三侧面505C和第四侧面505D形成封装件主体502的短边。
半导体封装件501包含配置在封装件主体502内的第一金属板510。第一金属板510配置在封装件主体502的第一主面503侧，一体地包含第一散热部511和第一端子部512。第一散热部511以从第一主面503露出的方式配置在封装件主体502内。第一散热部511具有小于第一主面503平面面积的平面面积，从第一～第四侧面505A～505D向内侧隔开间隔地从第一主面503露出。第一散热部511形成为在俯视中沿着第一方向X延伸的长方形形状。
第一端子部512以贯通第一侧面505A的方式从第一散热部511呈沿着第二方向Y延伸的带状引出，跨封装件主体502的内外。在设定了在第二方向Y上横穿第一侧面505A(第二侧面505B)的中央部的中央线LC时，第一散热部511相对于该中央线LC配置于第四侧面505D侧。
第一端子部512在第二方向Y上具有第一长度L1。第一端子部512的第一方向X的宽度小于第一散热部511的第一方向X的宽度。第一端子部512在封装件主体502内经由从第一主面503侧向第二主面504侧折弯的第一弯曲部513与第一散热部511连接。由此，第一端子部512从第一主面503向第二主面504侧隔开间隔地从第一侧面505A露出。
半导体封装件501包含配置在封装件主体502内的第二金属板520。第二金属板520一体地包含第二散热部521和第二端子部522，从第一金属板510起隔开间隔地配置在封装件主体502的第二主面504侧。第二散热部521以从第二主面504露出的方式配置在封装件主体502内。
第二散热部521具有小于第二主面504平面面积的平面面积，从第一～第四侧面505A～505D向内侧隔开间隔地从第二主面504露出。第二散热部521形成为在俯视中沿着第一方向X延伸的长方形形状。第二端子部522以贯通第一侧面505A的方式从第二散热部521呈沿着第二方向Y延伸的带状引出，跨封装件主体502的内外。第二端子部522相对于中央线LC配置在第三侧面505C侧。
在本方式中，第二端子部522在第二方向Y上具有与第一端子部512的第一长度L1不同的第二长度L2。第一端子部512和第二端子部522根据它们的形状(长度)来识别。第二端子部522的第二长度L2可以超过第一长度L1，也可以小于第一长度L1。当然，也可以形成具有与第一长度L1相等的第二长度L2的第二端子部522。
第二端子部522的第一方向X的宽度小于第二散热部521的第一方向X的宽度。第二端子部522在封装件主体502内经由从第二主面504侧向第一主面503侧折弯的第二弯曲部523与第二散热部521连接。由此，第二端子部522从第二主面504向第一主面503侧隔开间隔地从第二侧面505B露出。
第二端子部522在法线方向Z上从与第一端子部512不同的厚度位置引出。在本方式中，第二端子部522形成为从第一端子部512向第二主面504侧隔开间隔。第二端子部522在第一方向X上未与第一端子部512对置。
半导体封装件501包含配置在封装件主体502内的1个或多个(在本方式中为5个)控制端子530。多个控制端子530从第一端子部512以及第二端子部522露出的第一侧面505A的相反侧的第二侧面505B露出。多个控制端子530相对于中央线LC配置于第三侧面505C侧。多个控制端子530在俯视中与第二金属板520的第二端子部522配置在同一直线上。多个控制端子530的配置是任意的。
多个控制端子530分别形成为沿着第二方向Y延伸的带状。具体而言，多个控制端子530分别包含：内端部531、外端部532以及引线部533。内端部531配置在封装件主体502内。外端部532配置在封装件主体502外。
引线部533以贯通第二侧面505B的方式从封装件主体502内向封装件主体502外引出，在封装件主体502的内外连接内端部531以及外端部532。引线部533可以在位于封装件主体502外的部分具有朝向第一主面503和/或第二主面504凹陷的弯曲部534。当然，也可以形成不具有弯曲部534的引线部533。
多个控制端子530在法线方向Z上从与第一散热部511及第二散热部521不同的厚度位置引出。在本方式中，多个控制端子530从第一散热部511以及第二散热部521起隔开间隔地配置于第一散热部511以及第二散热部521之间的区域。
半导体封装件501包含配置在封装件主体502内的SBD芯片541。SBD芯片541由第一～第五实施方式的SiC半导体装置(省略符号)中的任一个构成。SBD芯片541在封装件主体502内配置于由第一散热部511以及第二散热部521夹着的空间。在本方式中，SBD芯片541以使第二主面电极70与第二散热部521对置的姿势配置在第二散热部521之上。SBD芯片541相对于中央线LC配置在封装件主体502的第四侧面505D侧。
半导体封装件501包含从SBD芯片541起隔开间隔地配置在封装件主体502内的MISFET芯片542。MISFET芯片542由第六～第十一实施方式的SiC半导体装置(省略符号)中的任一个构成。MISFET芯片542在封装件主体502内配置在由第一散热部511和第二散热部521夹着的空间。在本方式中，MISFET芯片542以使第二主面电极380与第二散热部521对置的姿势配置在第二散热部521之上。MISFET芯片542相对于中央线LC配置在封装件主体502的第三侧面505C侧。
半导体封装件501包含第一导电接合材料543。第一导电接合材料543介于SBD芯片541的第二主面电极70和第二散热部521之间，将SBD芯片541与第二散热部521热连接、机械连接以及电连接。第一导电接合材料543也可以包含焊料或金属膏。
半导体封装件501包含第二导电接合材料544。第二导电接合材料544介于MISFET芯片542的第二主面电极380以及第二散热部521之间，将MISFET芯片542与第二散热部521热连接、机械连接以及电连接。第二导电接合材料544也可以包含焊料或金属膏。
由此，MISFET芯片542的漏极与SBD芯片541的阴极电连接。即，第二金属板520(第二端子部522)作为针对SBD芯片541和MISFET芯片542的阴极·漏极端子发挥功能。
半导体封装件501包含第一金属间隔件551。第一金属间隔件551也可以包含含有铜的板状部件。第一金属间隔件551介于SBD芯片541和第一散热部511之间。
半导体封装件501包含第二金属间隔件552。第一金属间隔件551也可以包含含有铜的板状部件。第二金属间隔件552优选具有与第一金属间隔件551的厚度大致相等的厚度。第二金属间隔件552从第一金属间隔件551起隔开间隔地设置，介于MISFET芯片542和第一散热部511之间。在本方式中，第二金属间隔件552与第一金属间隔件551分体构成，但第二金属间隔件552也可以与第一金属间隔件551一体地形成。
半导体封装件501包含第三导电接合材料553。第三导电接合材料553介于SBD芯片541的焊盘电极60和第一金属间隔件551之间，将SBD芯片541与第一金属间隔件551热连接、机械连接以及电连接。第三导电接合材料553也可以包含焊料或金属膏。第三导电接合材料553优选由焊料构成。
半导体封装件501包含第四导电接合材料554。第四导电接合材料554介于MISFET芯片542的源极焊盘电极362以及第二金属间隔件552之间，将MISFET芯片542与第二金属间隔件552热连接、机械连接以及电连接。第四导电接合材料554也可以包含焊料或金属膏。第四导电接合材料554优选由焊料构成。
半导体封装件501包含第五导电接合材料555。第五导电接合材料555介于第一散热部511和第一金属间隔件551之间，将第一金属间隔件551与第一散热部511热连接、机械连接以及电连接。第五导电接合材料555也可以包含焊料或金属膏。
半导体封装件501包含第六导电接合材料556。第六导电接合材料556介于第一散热部511和第二金属间隔件552之间，将第二金属间隔件552与第一散热部511热连接、机械连接以及电连接。第六导电接合材料556也可以包含焊料或金属膏。
由此，MISFET芯片542的源极与SBD芯片541的阳极电连接。即，第一金属板510(第一端子部512)作为针对SBD芯片541以及MISFET芯片542的阳极·源极端子发挥功能。
半导体封装件501包含1个或多个(在本方式中为4个)导线557。导线557也称为接合线(bonding wire)。导线557也可以包含金线、铜线以及铝线中的至少1个。多个导线557分别与多个控制端子530的内端部531以及MISFET芯片542的栅极焊盘电极361连接。
由此，MISFET芯片542的栅极与多个控制端子530电连接。即，多个控制端子530分别作为MISFET芯片542的栅极端子发挥功能。导线557不需要与所有的控制端子530以及栅极焊盘电极361连接。任意的控制端子530也可以电开路。
以上，根据半导体封装件501，第一导电接合材料543与SBD芯片541的焊盘电极60连接。焊盘电极60如第一～第五实施方式中所述，包含Ni镀膜61。由此，能够使第一导电接合材料543与焊盘电极60适当地连接。因此，能够使SBD芯片541与第一散热部511以及第二散热部521适当地热连接、机械连接以及电连接。特别是，根据包含外镀膜63的焊盘电极60，能够提高针对第一导电接合材料543的亲和性。
在SBD芯片541不具有有机绝缘膜50的情况下，有时因封装件主体502所含有的填料而在第一主面电极20、焊盘电极60等产生裂纹、脱落等。这种问题称为填料侵蚀(fillerattack)，成为第一主面电极20、焊盘电极60等的可靠性降低的一个主要原因。因此，在SBD芯片541中形成有有机绝缘膜50。由此，有机绝缘膜50成为针对填料的缓冲，因此，能够适当地保护第一主面电极20、焊盘电极60等。
并且，在SBD芯片541中，如第一～第五实施方式中所述，在具有有机绝缘膜50的构造中，具有Ni镀膜61与第二无机绝缘膜30的缘部51连接的构造。由此，也能够适当地抑制由填料侵蚀引起的Ni镀膜61(外镀膜63)的裂纹、脱落等。
另外，根据半导体封装件501，第二导电接合材料544与MISFET芯片542的源极焊盘电极362连接。源极焊盘电极362如第六～第十一实施方式中所述，包含第二Ni镀膜373。由此，能够使第二导电接合材料544适当地与源极焊盘电极362连接。因此，能够使MISFET芯片542与第一散热部511以及第二散热部521适当地热连接、机械连接以及电连接。特别是，根据包含第二外镀膜375的源极焊盘电极362，能够提高针对第二导电接合材料544的亲和性。
在MISFET芯片542不具有有机绝缘膜340的情况下，有时因封装件主体502所含有的填料而在MISFET芯片542的多个第一主面电极300、源极焊盘电极362等产生裂纹、脱落等。因此，在MISFET芯片542中，在第二无机绝缘膜320之上形成有有机绝缘膜340。由此，有机绝缘膜340成为针对填料的缓冲，因此，能够适当地保护多个第一主面电极300、源极焊盘电极362等。
并且，在MISFET芯片542中，如第六～第十一实施方式中所述，在具有有机绝缘膜340的构造中，具有第二Ni镀膜373与第二无机绝缘膜320的第二内覆盖部325连接的构造。由此，也能够适当地抑制由填料侵蚀引起的第二Ni镀膜373(第二外镀膜375)的裂纹、脱落等。在MISFET芯片542中，在栅极焊盘电极361侧也能获得与源极焊盘电极362侧的效果一样的效果。
在本方式中，对半导体封装件501包含SBD芯片541和MISFET芯片542的例子进行了说明。但是，也可以采用仅包含SBD芯片541及MISFET芯片542中的任一方的半导体封装件501。另外，也可以采用包含多个SBD芯片541和/或多个MISFET芯片542的半导体封装件501。
SBD芯片541不限于具有电力保护形态的半导体封装件501，也可以搭载于TO(Transistor Outline，晶体管外形)、SOP(Small Outline Package，小外形封装)、QFN(Quad Flat Non Lead Package，方形无引线封装)、DFP(Dual Flat Package，双侧引脚扁平封装)、DIP(Dual Inline Package，双列直插封装)、QFP(Quad Flat Package，方形扁平封装)、SIP(Single Inline Package，单列直插封装)或SOJ(Small Outline J-leadedPackage，小外形J型引脚封装)、或者与它们类似的各种封装件。
MISFET芯片542不限于具有电力保护形态的半导体封装件501，也可以搭载于TO(Transistor Outline)、SOP(Small Outline Package)、QFN(Quad Flat Non LeadPackage)、DFP(Dual Flat Package)、DIP(Dual Inline Package)、QFP(Quad FlatPackage)、SIP(Single Inline Package)或SOJ(Small Outline J-leaded Package)、或者与它们类似的各种封装件。
本发明的实施方式还能够以另外其他方式实施。在上述的第一实施方式中，对在第一主面电极20之上形成有作为端子电极的焊盘电极60的例子进行了说明。但是，第一实施方式的SiC半导体装置1也可以具有图33所示的形态。图33与图3对应，是用于对第一实施方式的SiC半导体装置1的变形例进行说明的剖视图。以下，针对与对SiC半导体装置1进行了描述的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图33，变形例的SiC半导体装置1不具有焊盘电极60。该情况下，第一主面电极20作为端子电极发挥功能。这样的SiC半导体装置1通过省略上述的焊盘电极60的形成工序(参照图6K)来制造。当然，不存在焊盘电极60的形态除了第一实施方式以外，还能够应用于第二～第五实施方式。
在上述的第一～第五实施方式中，也可以代替SiC芯片2而采用由Si单晶构成的Si芯片。即，也可以采用Si半导体装置来代替上述的第一～第五实施方式的SiC半导体装置(省略符号)。
在上述的第一～第五实施方式中，对第一方向X为SiC单晶的m轴方向，第二方向Y为SiC单晶的a轴方向的例子进行了说明，但也可以是，第一方向X为SiC单晶的a轴方向，第二方向Y为SiC单晶的m轴方向。即，也可以是，第一侧面5A和第二侧面5B由SiC单晶的m面形成，第三侧面5C和第四侧面5D由SiC单晶的a面形成。该情况下，偏离方向可以是SiC单晶的a轴方向。该情况下的具体的结构在上述的说明以及附图中，通过将第一方向X的m轴方向置换为a轴方向，将第二方向Y的a轴方向置换为m轴方向而得。
在上述的第一～第五实施方式中，对第一导电型为n型，第二导电型为p型的例子进行了说明，但也可以是，第一导电型为p型，第二导电型为n型。该情况下的具体的结构通过在上述的说明以及附图中，将n型区置换为p型区，将p型区置换为n型区而得。
在上述的第六实施方式中，对在多个第一主面电极300(栅极主面电极301和源极主面电极303)之上分别形成有作为端子电极的多个焊盘电极360(栅极焊盘电极361及源极焊盘电极362)的例子进行了说明。但是，第六实施方式的SiC半导体装置201也可以具有图34和图35所示的形态。图34和图35分别与图17和图18对应，是用于对第六实施方式的SiC半导体装置201的变形例进行说明的剖视图。以下，针对与对SiC半导体装置201进行了描述的构造对应的构造标注相同的附图标记，省略它们的说明。
参照图34和图35，变形例的SiC半导体装置201不具有多个焊盘电极360(栅极焊盘电极361和源极焊盘电极362)。该情况下，多个第一主面电极300(栅极主面电极301和源极主面电极303)分别作为端子电极发挥功能。当然，不存在多个焊盘电极360的形态除了第六实施方式以外，也能够应用于第七～第十一实施方式。
在上述的第六～第十一实施方式中，也可以采用由Si单晶构成的Si芯片来代替SiC芯片202。即，也可以采用Si半导体装置来代替上述的第六～第十一实施方式的SiC半导体装置(省略符号)。
在上述的第六～第十一实施方式中，对第一方向X为SiC单晶的m轴方向，第二方向Y为SiC单晶的a轴方向的例子进行了说明，但也可以是，第一方向X为SiC单晶的a轴方向，第二方向Y为SiC单晶的m轴方向。即，也可以是，第一侧面205A和第二侧面205B(SiC芯片202的2个短边)由SiC单晶的m面形成，第三侧面205C和第四侧面205D(SiC芯片202的2个长边)由SiC单晶的a面形成。该情况下，偏离方向可以为SiC单晶的a轴方向。该情况下的具体的构造通过在上述的说明以及附图中，将第一方向X的m轴方向置换为a轴方向，将第二方向Y的a轴方向置换为m轴方向而得。
在上述的第六～第十一实施方式中，对第一导电型为n型，第二导电型为p型的例子进行了说明，但也可以是，第一导电型为p型，第二导电型为n型。该情况下的具体的结构通过在上述的说明以及附图中将n型区置换为p型区，将p型区置换为n型区而得。
在上述的第六～第十一实施方式中，也可以代替n型的第一半导体区210(漏极区)而采用p型的第一半导体区210(集电极层)。根据该构造，能够提供IGBT(Insulated GateBipolar Transistor：绝缘栅双极型晶体管)来代替MISFET。该情况下的具体结构通过在上述的说明中将MISFET的“源极”置换为IGBT的“发射极”，将MISFET的“漏极”置换为IGBT的“集电极”而得。
以下，表示从本说明书以及附图提取的特征的例子。以下所示的[A1]～[A20]、[B1]～[B15]、[C1]～[C20]、[D1]～[D19]、[E1]～[E19]和[F1]～[F20]提供能够提高可靠性的电子部件。作为电子部件的一种，例示包含Si的半导体装置(Si半导体装置)、包含SiC的半导体装置(SiC半导体装置)。
[A1]一种电子部件，包含：覆盖对象(10、280)；电极(20、300、301、303)，其覆盖所述覆盖对象(10、280)，并在所述覆盖对象(10、280)之上具有电极侧壁(21、302、305)；无机绝缘膜(30、320)，其具有以使所述电极侧壁(21、302、305)露出的方式覆盖所述电极(20、300、301、303)的内覆盖部(31、321、324、325)；以及有机绝缘膜(50、340)，其覆盖所述电极侧壁(21、302、305)。
电子部件根据用途而在各种环境下使用，因此，要求适合于各种使用环境条件的耐用性。电子部件的耐用性例如通过高温高湿偏压测试来进行评价。在高温高湿偏压测试中，在暴露于高温高湿环境下的状态下，对电子部件的电气动作进行评价。在高温环境下，由电极的热膨胀引起的应力集中在电极侧壁的附近。在无机绝缘膜覆盖电极侧壁时，可能因电极的应力，无机绝缘膜从电极侧壁脱落，可靠性降低。在产生了无机绝缘膜的脱落时，在高湿环境下，可能因侵入到无机绝缘膜的脱落部的水分(湿气)而导致电极等氧化，可靠性进一步降低。
因此，在上述电子部件中，形成有使电极侧壁露出的无机绝缘膜。由此，能够减少由电极的应力引起的无机绝缘膜的脱落起点。结果，能够抑制由电极的应力引起的无机绝缘膜的脱落。因此，能够通过无机绝缘膜适当地保护电极。另一方面，有机绝缘膜覆盖电极侧壁。有机绝缘膜具有比无机绝缘膜低的硬度。因此，即使在电极产生了应力，也能够弹性地吸收该应力。由此，能够抑制有机绝缘膜从电极侧壁的脱落。结果，能够通过有机绝缘膜来保护电极侧壁。因此，能够提供可以提高可靠性的电子部件。在该电子部件中尤其能提高电极、其周边的可靠性。
[A2]根据A1所述的电子部件，其中，所述有机绝缘膜(50、340)覆盖所述内覆盖部(31、321、324、325)。根据该构造，能够抑制无机绝缘膜从电极的脱落，因此，能够抑制由无机绝缘膜的脱落引起的有机绝缘膜的脱落。因此，通过形成覆盖内覆盖部的有机绝缘膜，能够通过无机绝缘膜和有机绝缘膜两者来保护电极。
[A3]根据A1或A2所述的电子部件，其中，所述内覆盖部(31、321、324、325)使所述电极(20、300、301、303)的周缘部露出，所述有机绝缘膜(50、340)覆盖所述电极(20、300、301、303)的周缘部。根据该构造，能够降低电极的应力对内覆盖部的影响。另外，能够通过有机绝缘膜来保护电极的周缘部。
[A4]根据A1～A3中任一项所述的电子部件，其中，所述内覆盖部(31、321、324、325)使所述电极(20、300、301、303)的内侧部露出。根据该构造，能够确保电极的接触部。
[A5]根据A4所述的电子部件，其中，所述内覆盖部(31、321、324、325)包围所述电极(20、300、301、303)的内侧部。根据该构造，能够在确保接触部的同时，通过无机绝缘膜适当地保护电极。
[A6]根据A4或A5所述的电子部件，其中，所述有机绝缘膜(50、340)在所述电极(20、300、301、303)的内侧部侧使所述内覆盖部(31、321、324、325)的缘部(54、343、347)露出。
[A7]根据A1～A6中任一项所述的电子部件，其中，所述无机绝缘膜(30、320)具有以使所述电极侧壁(21、302、305)露出的方式覆盖所述覆盖对象(10、280)的外覆盖部(32、322)。根据该构造，在电极外的区域，能够抑制由电极的应力引起的无机绝缘膜从覆盖对象的脱落。由此，能够通过无机绝缘膜从电极外的区域保护电极。
[A8]根据A7所述的电子部件，其中，所述有机绝缘膜(50、340)覆盖所述外覆盖部(32、322)。根据该构造，能够抑制无机绝缘膜从覆盖对象的脱落，因此，能够抑制由无机绝缘膜的脱落引起的有机绝缘膜的脱落。因此，通过形成覆盖外覆盖部的有机绝缘膜，能够通过无机绝缘膜和有机绝缘膜两者来保护电极。
[A9]根据A7或A8所述的电子部件，其中，所述外覆盖部(32、322)从所述电极侧壁(21、302、305)起隔开间隔地覆盖所述覆盖对象(10、280)，所述有机绝缘膜(50、340)覆盖在所述覆盖对象(10、280)中从所述电极(20、300、301、303)以及所述外覆盖部(32、322)之间露出的部分。根据该构造，能够降低电极的应力对外覆盖部的影响。另外，能够通过有机绝缘膜保护在覆盖对象中从电极侧壁以及外覆盖部之间露出的部分。
[A10]根据A7～A9中任一项所述的电子部件，其中，所述外覆盖部(32、322)在俯视中包围所述电极(20、300、301、303)。根据该构造，能够通过无机绝缘膜从电极外的区域适当地保护电极。
[A11]一种电子部件，包含：覆盖对象(10、280)；电极(20、300、301、303)，其覆盖所述覆盖对象(10、280)，并在所述覆盖对象(10、280)之上具有电极侧壁(21、302、305)；无机绝缘膜(30、320)，其以使所述电极侧壁(21、302、305)露出的方式覆盖所述覆盖对象(10、280)；以及有机绝缘膜(50、340)，其覆盖所述无机绝缘膜(30、320)以及所述电极(20、300、301、303)，并在所述无机绝缘膜(30、320)以及所述电极(20、300、301、303)之间覆盖所述电极侧壁(21、302、305)。
根据该构造，形成有使电极侧壁露出的无机绝缘膜。由此，能够减少由电极的应力引起的无机绝缘膜的脱落起点。结果，能够抑制由电极的应力引起的无机绝缘膜的脱落。因此，能够通过无机绝缘膜从电极外的区域适当地保护电极。另一方面，有机绝缘膜覆盖电极侧壁。有机绝缘膜具有比无机绝缘膜低的硬度。因此，即使在电极产生了应力，也能够弹性地吸收该应力。
由此，能够抑制有机绝缘膜从电极侧壁的脱落。另外，能够抑制无机绝缘膜从覆盖对象的脱落，因此，能够抑制由无机绝缘膜的脱落引起的有机绝缘膜的脱落。由此，能够通过无机绝缘膜和有机绝缘膜两者来保护电极。因此，能够提供可以提高可靠性的电子部件。在该电子部件中尤其能提高电极、其周边的可靠性。
[A12]根据A11所述的电子部件，其中，所述无机绝缘膜(30、320)从所述电极侧壁(21、302、305)起隔开间隔地覆盖所述覆盖对象(10、280)，所述有机绝缘膜(50、340)在所述电极(20、300、301、303)以及所述无机绝缘膜(30、320)之间覆盖所述覆盖对象(10、280)。根据该构造，能够降低电极的应力对无机绝缘膜的影响。另外，能够通过有机绝缘膜适当地保护在覆盖对象中从电极侧壁以及外覆盖部之间露出的部分。
[A13]根据A11或A12所述的电子部件，其中，所述无机绝缘膜(30、320)在俯视中包围所述电极(20、300、301、303)。根据该构造，能够通过无机绝缘膜从电极外的区域适当地保护电极。
[A14]一种电子部件，包含：电极(20、300、301、303)，其具有电极侧壁(21、302、305)；无机绝缘膜(30、320)，其以使所述电极(20、300、301、303)的内侧部以及所述电极侧壁(21、302、305)露出的方式覆盖所述电极(20、300、301、303)；有机绝缘膜(50、340)，其覆盖所述电极侧壁(21、302、305)，使所述电极(20、300、301、303)的内侧部露出；以及焊盘电极(60、360、361、362)，其形成在所述电极(20、300、301、303)的内侧部之上。
根据该构造，形成有使电极侧壁露出的无机绝缘膜。由此，能够减少由电极的应力引起的无机绝缘膜的脱落起点。结果，能够抑制由电极的应力引起的无机绝缘膜的脱落。因此，能够通过无机绝缘膜适当地保护电极。另一方面，有机绝缘膜覆盖电极侧壁。有机绝缘膜具有比无机绝缘膜低的硬度。因此，即使在电极产生了应力，也能够弹性地吸收该应力。由此，能够抑制有机绝缘膜从电极侧壁的脱落。结果，能够通过有机绝缘膜来保护电极侧壁。另外，根据该构造，能够抑制由无机绝缘膜、有机绝缘膜的脱落引起的焊盘电极的脱落。因此，能够提供可以提高可靠性的电子部件。在电子部件中尤其能提高电极、其周边的可靠性。
[A15]根据A14所述的电子部件，其中，所述焊盘电极(60、360、361、362)与所述无机绝缘膜(30、320)相接。根据该构造，能够抑制无机绝缘膜的脱落，因此，能够适当地形成与无机绝缘膜相接的焊盘电极。由此，能够增加焊盘电极相对于衬底的连接面积，因此，能够抑制焊盘电极的脱落。
[A16]根据A14或A15所述的电子部件，其中，所述有机绝缘膜(50、340)以在所述电极(20、300、301、303)的内侧部侧使所述无机绝缘膜(30、320)的缘部(54、343、347)露出的方式覆盖所述无机绝缘膜(30、320)，所述焊盘电极(60、360、361、362)覆盖所述无机绝缘膜(30、320)的所述缘部(54、343、347)。根据该构造，能够适当地增加焊盘电极相对于衬底的连接面积，因此，能够适当地抑制焊盘电极的脱落。
[A17]根据A14～A16中任一项所述的电子部件，其中，所述有机绝缘膜(50、340)覆盖所述无机绝缘膜(30、320)，所述焊盘电极(60、360、361、362)与所述有机绝缘膜(50、340)相接。根据该构造，能够抑制无机绝缘膜从电极的脱落，因此，能够抑制由无机绝缘膜的脱落引起的有机绝缘膜的脱落。因此，通过形成覆盖内覆盖部的有机绝缘膜，能够通过无机绝缘膜和有机绝缘膜两者来保护电极和焊盘电极。
[A18]根据A14～A17中任一项所述的电子部件，其中，所述无机绝缘膜(30、320)从所述电极侧壁(21、302、305)起隔开间隔地覆盖所述电极(20、300、301、303)，所述有机绝缘膜(50、340)覆盖在所述电极(20、300、301、303)中从所述电极侧壁(21、302、305)以及所述无机绝缘膜(30、320)之间露出的部分。根据该构造，能够降低电极的应力对外覆盖部的影响。另外，能够通过有机绝缘膜保护在覆盖对象中从电极侧壁以及外覆盖部之间露出的部分。
[A19]根据A14～A18中任一项所述的电子部件，其中，所述无机绝缘膜(30、320)在俯视中包围所述电极(20、300、301、303)的内侧部。根据该构造，能够在确保焊盘电极的形成部的同时，通过无机绝缘膜适当地保护电极。
[A20]根据A14～A19中任一项所述的电子部件，其中，所述焊盘电极(60、360、361、362)包含与所述无机绝缘膜相接的Ni镀膜(61、363、373)。Ni镀膜对无机绝缘膜具有良好的密合性。因此，通过形成与无机绝缘膜相接的Ni镀膜，能够适当地抑制焊盘电极的脱落。因此，能够提高可靠性。
[B1]一种电子部件，包含：第一无机绝缘膜(280)；电极(300、301、303)，其覆盖所述第一无机绝缘膜(280)，并在所述第一无机绝缘膜(280)之上具有电极侧壁(302、305)；布线电极(306、307、310)，其从所述电极(300、301、303)呈线状引出到所述第一无机绝缘膜(280)之上，并在所述第一无机绝缘膜(280)之上具有布线侧壁(309、311)；第二无机绝缘膜(320)，其具有以使所述电极侧壁(302、305)以及所述布线侧壁(309、311)露出的方式覆盖所述电极(300、301、303)的内覆盖部(324、325)；以及有机绝缘膜(340)，其覆盖所述电极侧壁(302、305)以及所述布线侧壁(309、311)。
[B2]根据B1所述的电子部件，其中，所述第二无机绝缘膜(320)使所述布线电极(306、307、310)的整个区域露出，所述有机绝缘膜(340)覆盖所述布线电极(306、307、310)的整个区域。
[B3]根据B1或B2所述的电子部件，其中，所述有机绝缘膜(340)覆盖所述内覆盖部(324、325)。
[B4]根据B1～B3中任一项所述的电子部件，其中，所述内覆盖部(324、325)使所述电极(300、301、303)的周缘部露出，所述有机绝缘膜(340)覆盖所述电极(300、301、303)的周缘部。
[B5]根据B1～B4中任一项所述的电子部件，其中，所述内覆盖部(324、325)使所述电极(300、301、303)的内侧部露出。
[B6]根据B5所述的电子部件，其中，所述内覆盖部(324、325)包围所述电极(300、301、303)的内侧部。
[B7]根据B5或B6所述的电子部件，其中，所述电子部件还包含：焊盘电极(360、361、362)，其形成在所述电极(300、301、303)的内侧部之上。
[B8]根据B7所述的电子部件，其中，所述焊盘电极(360、361、362)与所述内覆盖部(324、325)相接。
[B9]根据B7或B8所述的电子部件，其中，所述有机绝缘膜(340)在所述电极(300、301、303)的内侧部侧以使所述内覆盖部(324、325)的缘部(343、347)露出的方式覆盖所述内覆盖部(324、325)，所述焊盘电极(360、361、362)覆盖所述内覆盖部(324、325)的所述缘部(343、347)。
[B10]根据B7～B9中任一项所述的电子部件，其中，所述焊盘电极(360、361、362)与所述有机绝缘膜(340)相接。
[B11]根据B7～B10中任一项所述的电子部件，其中，所述焊盘电极(360、361、362)包含与所述内覆盖部(324、325)相接的Ni镀膜(363、373)。
[B12]根据B1～B11中任一项所述的电子部件，其中，所述第二无机绝缘膜(320)具有以使所述电极侧壁(302、305)以及所述布线侧壁(309、311)露出的方式覆盖所述第一无机绝缘膜(280)的外覆盖部(322)。
[B13]根据B12所述的电子部件，其中，所述有机绝缘膜(340)覆盖所述外覆盖部(322)。
[B14]根据B12或B13所述的电子部件，其中，所述外覆盖部(322)从所述电极侧壁(302、305)以及所述布线侧壁(309、311)起隔开间隔地覆盖所述第一无机绝缘膜(280)。
[B15]根据B12～B14中任一项所述的电子部件，其中，所述外覆盖部(322)在俯视中包围所述电极(300、301、303)以及所述布线电极(306、307、310)。
[C1]一种半导体装置，包含：半导体芯片(202)，其具有主面(203)；绝缘栅极型晶体管，其形成于所述主面(203)；第一无机绝缘膜(280)，其以使所述晶体管的一部分露出的方式覆盖所述主面(203)；栅极主面电极(301)，其以与所述晶体管电连接的方式覆盖所述第一无机绝缘膜(280)，并在所述第一无机绝缘膜(280)之上具有第一侧壁(302)；源极主面电极(303)，其以与所述晶体管电连接的方式从所述栅极主面电极(301)起隔开间隔地覆盖所述第一无机绝缘膜(280)，并在所述第一无机绝缘膜(280)之上具有第二侧壁(305)；第二无机绝缘膜(320)，其包含以使所述第一侧壁(302)露出的方式覆盖所述栅极主面电极(301)的第一内覆盖部(324)、以及以使所述第二侧壁(305)露出的方式覆盖所述源极主面电极(303)的第二内覆盖部(325)；以及有机绝缘膜(340)，其覆盖所述栅极主面电极(301)的所述第一侧壁(302)以及所述源极主面电极(303)的所述第二侧壁(305)。
[C2]根据C1所述的半导体装置，其中，所述有机绝缘膜(340)覆盖所述第一内覆盖部(324)以及所述第二内覆盖部(325)。
[C3]根据C1或C2所述的半导体装置，其中，所述第一内覆盖部(324)使所述栅极主面电极(301)的周缘部露出，所述第二内覆盖部(325)使所述源极主面电极(303)的周缘部露出，所述有机绝缘膜(340)覆盖所述栅极主面电极(301)的周缘部以及所述源极主面电极(303)的周缘部。
[C4]根据C1～C3中任一项所述的半导体装置，其中，所述第一内覆盖部(324)使所述栅极主面电极(301)的内侧部露出，所述第二内覆盖部(325)使所述源极主面电极(303)的内侧部露出，所述有机绝缘膜(340)使所述栅极主面电极(301)的内侧部以及所述源极主面电极(303)的内侧部露出。
[C5]根据C4所述的半导体装置，其中，所述第一内覆盖部(324)包围所述栅极主面电极(301)的内侧部，所述第二内覆盖部(325)包围所述源极主面电极(303)的内侧部，所述有机绝缘膜(340)包围所述栅极主面电极(301)的内侧部以及所述源极主面电极(303)的内侧部。
[C6]根据C4或C5所述的半导体装置，其中，所述半导体装置还包含：栅极焊盘电极(361)，其形成于所述栅极主面电极(301)的内侧部之上；以及源极焊盘电极(362)，其形成于所述源极主面电极(303)的内侧部之上。
[C7]根据C6所述的半导体装置，其中，所述栅极焊盘电极(361)与所述第一内覆盖部(324)相接，所述源极焊盘电极(362)与所述第二内覆盖部(325)相接。
[C8]根据C6或C7所述的半导体装置，其中，所述有机绝缘膜(340)在所述栅极主面电极(301)的内侧部侧以使所述第一内覆盖部(324)的第一缘部(341)露出的方式覆盖所述第一内覆盖部(324)，在所述源极主面电极(303)的内侧部侧以使所述第二内覆盖部(325)的第二缘部(342)露出的方式覆盖所述第二内覆盖部(325)，所述栅极焊盘电极(361)覆盖所述第一内覆盖部(324)的所述第一缘部(341)，所述源极焊盘电极(362)覆盖所述第二内覆盖部(325)的所述第二缘部(342)。
[C9]根据C6～C8中任一项所述的半导体装置，其中，所述栅极焊盘电极(361)与所述有机绝缘膜(340)相接，所述源极焊盘电极(362)与所述有机绝缘膜(340)相接。
[C10]根据C6～C9中任一项所述的半导体装置，其中，所述栅极焊盘电极(361)包含与所述第一内覆盖部(324)相接的第一Ni镀膜(363)，所述源极焊盘电极(362)包含与所述第二内覆盖部(325)相接的第二Ni镀膜(373)。
[C11]根据C1～C10中任一项所述的半导体装置，其中，所述半导体装置还包含：栅极布线电极(307)，其从所述栅极主面电极(301)呈线状引出到所述第一无机绝缘膜(280)之上，并在所述第一无机绝缘膜(280)之上具有栅极布线侧壁(309)，所述第二无机绝缘膜(320)使所述栅极布线侧壁(309)露出，所述有机绝缘膜(340)覆盖所述栅极布线侧壁(309)。
[C12]根据C11所述的半导体装置，其中，所述有机绝缘膜(340)覆盖所述栅极布线电极(307)的整个区域。
[C13]根据C11或C12所述的半导体装置，其中，所述栅极布线电极(307)在俯视中从多个方向以与所述源极主面电极(303)对置的方式呈线状延伸。
[C14]根据C1～C13中任一项所述的半导体装置，其中，所述半导体装置还包含：源极布线电极(310)，其从所述源极主面电极(303)呈线状引出到所述第一无机绝缘膜(280)之上，并在所述第一无机绝缘膜(280)之上具有源极布线侧壁(311)，所述第二无机绝缘膜(320)使所述源极布线侧壁(311)露出，所述有机绝缘膜(340)覆盖所述源极布线侧壁(311)。
[C15]根据C14所述的半导体装置，其中，所述有机绝缘膜(340)覆盖所述源极布线电极(310)的整个区域。
[C16]根据C14或C15所述的半导体装置，其中，所述源极布线电极(310)在俯视中包围所述栅极主面电极(301)以及所述源极主面电极(303)。
[C17]根据C1～C16中任一项所述的半导体装置，其中，所述第二无机绝缘膜(320)具有：外覆盖部(322)，其以使所述第一侧壁(302)以及所述第二侧壁(305)露出的方式从所述栅极主面电极(301)以及所述源极主面电极(303)起隔开间隔地覆盖所述第一无机绝缘膜(280)。
[C18]根据C17所述的半导体装置，其中，所述有机绝缘膜(340)覆盖所述外覆盖部(322)。
[C19]根据C17或C18所述的半导体装置，其中，所述外覆盖部(322)在俯视中包围所述栅极主面电极(301)以及所述源极主面电极(303)。
[C20]根据C1～C19中任一项所述的半导体装置，其中，所述晶体管由沟槽绝缘栅极型构成。
[D1]一种半导体装置，包含：半导体芯片(202)，其包含有源面(206)、在所述有源面(206)外在厚度方向上凹陷的外侧面(207)、以及连接所述有源面(206)和所述外侧面(207)的边界侧面(208)，该半导体芯片(202)具有由所述有源面(206)、所述外侧面(207)和所述边界侧面(208)划分出台面(209)的主面(203)；功能器件，其形成于所述有源面(206)；第一无机绝缘膜(280)，其以使所述功能器件的一部分露出的方式覆盖所述有源面(206)；主面电极(300、301、303)，其以与所述功能器件电连接的方式在所述有源面(206)之上覆盖所述第一无机绝缘膜(280)，并在所述第一无机绝缘膜(280)之上具有电极侧壁(302、305)；第二无机绝缘膜(320)，其具有以使所述电极侧壁(302、305)露出的方式覆盖所述主面电极(300、301、303)的内覆盖部(324、325)；以及有机绝缘膜(340)，其从所述有源面(206)之上横穿所述边界侧面(208)而延伸到所述外侧面(207)之上，并在所述有源面(206)之上覆盖所述电极侧壁(302、305)。
[D2]根据D1所述的半导体装置，其中，所述第二无机绝缘膜(320)使所述边界侧面(208)露出。
[D3]根据D1或D2所述的半导体装置，其中，所述第一无机绝缘膜(280)从所述有源面(206)之上引出到所述外侧面(207)之上，所述第二无机绝缘膜(320)具有：外覆盖部(322)，其从所述边界侧面(208)起隔开间隔地在所述外侧面(207)之上覆盖所述第一无机绝缘膜(280)。
[D4]根据D3所述的半导体装置，其中，所述有机绝缘膜(340)覆盖所述外覆盖部(322)。
[D5]根据D3或D4所述的半导体装置，其中，所述外覆盖部(322)在俯视中包围所述边界侧面(208)。
[D6]根据D3～D5中任一项所述的半导体装置，其中，所述半导体装置还包含：侧壁构造(272)，其以覆盖所述边界侧面(208)的方式形成在所述外侧面(207)之上，缓和所述有源面(206)以及所述外侧面(207)之间的阶梯差，所述第一无机绝缘膜(280)横穿所述侧壁构造(272)而从所述有源面(206)之上引出到所述外侧面(207)之上，所述第二无机绝缘膜(320)使在所述第一无机绝缘膜(280)中覆盖所述侧壁构造(272)的部分露出。
[D7]根据D1～D6中任一项所述的半导体装置，其中，所述半导体装置还包含：布线电极(306、307、310)，其从所述主面电极(300、301、303)呈线状引出到所述第一无机绝缘膜(280)之上，并在所述第一无机绝缘膜(280)之上具有布线侧壁(309、311)，所述第二无机绝缘膜(320)的所述内覆盖部(324、325)以使所述电极侧壁(302、305)和所述布线侧壁(309、311)露出的方式覆盖所述主面电极(300、301、303)，所述有机绝缘膜(340)覆盖所述电极侧壁(302、305)以及所述布线侧壁(309、311)。
[D8]根据D7所述的半导体装置，其中，所述第二无机绝缘膜(320)使所述布线电极(306、307、310)的整个区域露出，所述有机绝缘膜(340)覆盖所述布线电极(306、307、310)的整个区域。
[D9]根据D7或D8所述的半导体装置，其中，布线电极(306、307)引绕到所述有源面(206)之上。
[D10]根据D7或D8所述的半导体装置，其中，所述布线电极(306、310)横穿所述边界侧面(208)引绕到所述外侧面(207)之上。
[D11]根据D1～D10中任一项所述的半导体装置，其中，所述有机绝缘膜(340)覆盖所述内覆盖部(324、325)。
[D12]根据D1～D11中任一项所述的半导体装置，其中，所述内覆盖部(324、325)使所述主面电极(300、301、303)的周缘部露出，所述有机绝缘膜(340)覆盖所述主面电极(300、301、303)的周缘部。
[D13]根据D1～D12中任一项所述的半导体装置，其中，所述内覆盖部(324、325)使所述主面电极(300、301、303)的内侧部露出。
[D14]根据D13所述的半导体装置，其中，所述内覆盖部(324、325)包围所述主面电极(300、301、303)的内侧部。
[D15]根据D13或D14所述的半导体装置，其中，所述半导体装置还包含：焊盘电极(360、361、362)，其形成在所述主面电极(300、301、303)的内侧部之上。
[D16]根据D15所述的半导体装置，其中，所述焊盘电极(360、361、362)与所述内覆盖部(324、325)相接。
[D17]根据D15或D16所述的半导体装置，其中，所述有机绝缘膜(340)以在所述主面电极(300、301、303)的内侧部侧使所述内覆盖部(324、325)的缘部(343、347)露出的方式覆盖所述内覆盖部(324、325)，所述焊盘电极(360、361、362)覆盖所述内覆盖部(324、325)的所述缘部(343、347)。
[D18]根据D15～D17中任一项所述的半导体装置，其中，所述焊盘电极(360、361、362)与所述有机绝缘膜(340)相接。
[D19]根据D15～D18中任一项所述的半导体装置，其中，所述焊盘电极(360、361、362)包含与所述内覆盖部(324、325)相接的Ni镀膜(363、373)。
[E1]一种SiC半导体装置，包含：SiC芯片(2、202)，其具有主面(3、203)；第一无机绝缘膜(10、280)，其覆盖所述主面(3、203)；主面电极(20、300、301、303)，其覆盖所述第一无机绝缘膜(10、280)，并在所述第一无机绝缘膜(10、280)之上具有电极侧壁(21、302、305)；第二无机绝缘膜(30、320)，其具有以使所述电极侧壁(21、302、305)露出的方式覆盖所述主面电极(20、300、301、303)的内覆盖部(31、321、324、325)；以及有机绝缘膜(50、340)，其覆盖所述电极侧壁(21、302、305)。
[E2]根据E1所述的SiC半导体装置，其中，所述有机绝缘膜(50、340)覆盖所述内覆盖部(31、321、324、325)。
[E3]根据E1或E2所述的SiC半导体装置，其中，所述内覆盖部(31、321、324、325)使所述主面电极(20、300、301、303)的周缘部露出，所述有机绝缘膜(50、340)覆盖所述主面电极(20、300、301、303)的周缘部。
[E4]根据E1～E3中任一项所述的SiC半导体装置，其中，所述内覆盖部(31、321、324、325)使所述主面电极(20、300、301、303)的内侧部露出。
[E5]根据E4所述的SiC半导体装置，其中，所述内覆盖部(31、321、324、325)包围所述主面电极(20、300、301、303)的内侧部。
[E6]根据E1～E5中任一项所述的SiC半导体装置，其中，所述有机绝缘膜(50、340)以使所述内覆盖部(31、321、324、325)的一部分露出的方式局部地覆盖所述内覆盖部(31、321、324、325)。
[E7]根据E1～E6中任一项所述的SiC半导体装置，其中，所述有机绝缘膜(50、340)在所述主面电极(20、300、301、303)的内侧部侧使所述内覆盖部(31、321、324、325)的缘部(54、343、347)露出。
[E8]根据E7所述的SiC半导体装置，其中，所述SiC半导体装置还包含：焊盘电极(360、361、362)，其以覆盖所述内覆盖部(31、321、324、325)的所述缘部(54、343、347)的方式形成于所述主面电极(20、300、301、303)之上。
[E9]根据E1～E8中任一项所述的SiC半导体装置，其中，所述第二无机绝缘膜(30、320)具有：外覆盖部(32、322)，其以使所述电极侧壁(21、302、305)露出的方式形成于所述第一无机绝缘膜(10、280)之上。
[E10]根据E9所述的SiC半导体装置，其中，所述外覆盖部(32、322)从所述电极侧壁(21、302、305)起隔开间隔地形成在所述第一无机绝缘膜(10、280)之上，所述有机绝缘膜(50、340)覆盖在所述第一无机绝缘膜(10、280)中从所述主面电极(20、300、301、303)以及所述外覆盖部(32、322)之间露出的部分。
[E11]根据E9或E10所述的SiC半导体装置，其中，所述有机绝缘膜(50、340)覆盖所述外覆盖部(32、322)。
[E12]根据E10或E11所述的SiC半导体装置，其中，所述外覆盖部(32、322)沿着所述电极侧壁(21、302、305)呈带状延伸。
[E13]根据E9～E12中任一项所述的SiC半导体装置，其中，所述外覆盖部(32、322)在俯视中包围所述主面电极(20、300、301、303)。
[E14]根据E9～E13中任一项所述的SiC半导体装置，其中，所述SiC芯片(2、202)具有侧面(5A～5D、205A～205D)，所述第一无机绝缘膜(10、280)形成为以使所述主面(3、203)的周缘部露出的方式从所述侧面(5A～5D、205A～205D)向内侧隔开间隔，所述外覆盖部(32、322)覆盖从所述第一无机绝缘膜(10、280)露出的所述主面(3、203)的周缘部。
[E15]根据E1～E14中任一项所述的SiC半导体装置，其中，所述第二无机绝缘膜(30、320)由与所述第一无机绝缘膜(10、280)不同的绝缘体构成。
[E16]根据E15所述的SiC半导体装置，其中，所述第一无机绝缘膜(10、280)包含硅氧化物，所述第二无机绝缘膜(30、320)包含硅氮化物。
[E17]根据E1～E16中任一项所述的SiC半导体装置，其中，所述SiC半导体装置还包含：功能器件，其形成于所述SiC芯片(2、202)；以及1个或多个所述主面电极(20、300、301、303)，其与所述功能器件电连接。
[E18]根据E17所述的SiC半导体装置，其中，所述功能器件包含肖特基势垒二极管，所述主面电极(20)包含：肖特基主面电极(20)，其覆盖所述第一无机绝缘膜(10)，并在所述第一无机绝缘膜(10)之上具有所述电极侧壁(21)。
[E19]根据E18所述的SiC半导体装置，其中，所述功能器件包含绝缘栅极型晶体管，多个所述主面电极(300、301、303)包含：栅极主面电极(301)，其覆盖所述第一无机绝缘膜(280)，并在所述第一无机绝缘膜(280)之上具有第一电极侧壁(302)；以及源极主面电极(303)，其从所述栅极主面电极(301)起隔开间隔地覆盖所述第一无机绝缘膜(280)，并在所述第一无机绝缘膜(280)之上具有第二电极侧壁(309)，所述第二无机绝缘膜(30、320)的所述内覆盖部(321、324、325)包含第一内覆盖部(324)以及第二内覆盖部(325)中的至少一方，其中，第一内覆盖部(324)以使所述第一电极侧壁(302)露出的方式覆盖所述栅极主面电极(301)，第二内覆盖部(325)以使所述第二电极侧壁(305)露出的方式覆盖所述源极主面电极(303)。
[F1]一种SiC半导体装置，包含：SiC芯片(2、202)；第一无机绝缘膜(10、280)，其形成在所述SiC芯片(2、202)之上；电极(20、300、301、303)，其覆盖所述第一无机绝缘膜(10、280)，并在所述第一无机绝缘膜(10、280)之上具有电极侧壁(21、302、305)；第二无机绝缘膜(30、320)，其具有使所述电极(20、300、301、303)的内侧部露出的第一开口(36、328、331)和使所述电极侧壁(21、302、305)露出的去除部(33、323)，并覆盖所述电极(20、300、301、303)和所述第一无机绝缘膜(10、280)；有机绝缘膜(50、340)，其具有使所述电极(20、300、301、303)的内侧部露出的第二开口(54、342、346)，并在所述第二无机绝缘膜(30、320)的所述去除部(33、323)中覆盖所述电极侧壁(21、302、305)；以及焊盘电极(60、360、361、362)，其覆盖所述电极(20、300、301、303)的内侧部。
[F2]根据F1所述的SiC半导体装置，其中，所述第二开口(54、342、346)在所述第二无机绝缘膜(30、320)中形成于所述第一开口(36、328、331)以及所述去除部(33、323)之间的区域。
[F3]根据F1或F2所述的SiC半导体装置，其中，所述焊盘电极(60、360、361、362)与所述第二无机绝缘膜(30、320)相接。
[F4]根据F1～F3中任一项所述的SiC半导体装置，其中，所述第二开口(54、342、346)以使所述第二无机绝缘膜(30、320)的缘部(54、343、347)露出的方式从所述第一开口(36、328、331)起隔开间隔地形成在所述第二无机绝缘膜(30、320)之上，所述焊盘电极(60、360、361、362)覆盖所述第二无机绝缘膜(30、320)的所述缘部(54、343、347)。
[F5]根据F1～F4中任一项所述的SiC半导体装置，其中，所述焊盘电极(60、360、361、362)在所述第二开口(54、342、346)内与所述有机绝缘膜(50、340)相接。
[F6]根据F1～F4中任一项所述的SiC半导体装置，其中，所述焊盘电极(60、360、361、362)在所述第二开口(54、342、346)内使所述第二无机绝缘膜(30、320)露出。
[F7]根据F1～F6中任一项所述的SiC半导体装置，其中，所述焊盘电极(60、360、361、362)包含Ni镀膜(61、361、371)。
[F8]根据F7所述的SiC半导体装置，其中，所述焊盘电极(60、360、361、362)覆盖所述Ni镀膜(61、361、371)的外表面，包含由与所述Ni镀膜(61、361、371)不同的金属构成的外镀膜(63、363、373)。
[F9]根据F1～F8中任一项所述的SiC半导体装置，其中，所述电极(20、300、301、303)包含纯Al膜、AlSi合金膜、AlCu合金膜和AlSiCu合金膜中的至少1个。
[F10]根据F1～F9中任一项所述的SiC半导体装置，其中，所述第二无机绝缘膜(30、320)具有：电极覆盖部(31、321、324、325)，其以划分所述第一开口(36、328、331)的方式覆盖所述电极(20、300、301、303)；绝缘覆盖部(32、322)，其在所述电极(20、300、301、303)外的区域覆盖所述第一无机绝缘膜(10、280)；以及所述去除部(33、323)，其使所述电极侧壁(21、302、305)从所述电极覆盖部(31、321、324、325)以及所述绝缘覆盖部(32、322)之间露出，所述有机绝缘膜(50、340)覆盖所述电极覆盖部(31、321、324、325)以及所述绝缘覆盖部(32、322)，在所述电极覆盖部(31、321、324、325)以及所述绝缘覆盖部(32、322)之间的所述去除部(33、323)中覆盖所述电极侧壁(21、302、305)。
[F11]根据F10所述的SiC半导体装置，其中，所述电极覆盖部(31、321、324、325)以从所述电极侧壁(21、302、305)起隔开间隔地包围所述电极(20、300、301、303)的内侧部的方式覆盖所述电极(20、300、301、303)。
[F12]根据F10或F11所述的SiC半导体装置，其中，所述绝缘覆盖部(32、322)以从所述电极侧壁(21、302、305)起隔开间隔地包围所述电极(20、300、301、303)的方式覆盖所述第一无机绝缘膜(10、280)。
[F13]根据F10～F12中任一项所述的SiC半导体装置，其中，所述去除部(33、323)使所述电极侧壁(21、302、305)遍及整周地露出。
[F14]根据F10～F13中任一项所述的SiC半导体装置，其中，所述第一无机绝缘膜(10、280)形成为以使所述SiC芯片(2、202)的周缘部露出的方式从所述SiC芯片(2、202)的端部向内侧隔开间隔，所述绝缘覆盖部(32、322)覆盖从所述第一无机绝缘膜(10、280)露出的所述SiC芯片(2、202)的周缘部。
[F15]根据F1～F14中任一项所述的SiC半导体装置，其中，所述第二无机绝缘膜(30、320)由与所述第一无机绝缘膜(10、280)不同的绝缘体构成。
[F16]根据F15所述的SiC半导体装置，其中，所述第一无机绝缘膜(10、280)包含硅氧化物，所述第二无机绝缘膜(30、320)包含硅氮化物。
[F17]根据F1～F16中任一项所述的SiC半导体装置，其中，所述SiC半导体装置还包含：功能器件，其形成于所述SiC芯片(2、202)，所述电极(20、300、301、303)与所述功能器件电连接。
[F18]根据F17所述的SiC半导体装置，其中，所述功能器件包含肖特基势垒二极管，所述电极(20)包含肖特基电极(20)。
[F19]根据F17所述的SiC半导体装置，其中，所述功能器件包含绝缘栅极型晶体管，所述电极(20)包含所述晶体管的栅极电极(300、301)。
[F20]根据F17所述的SiC半导体装置，其中，所述功能器件包含绝缘栅极型晶体管，所述电极(20)包含所述晶体管的源极电极(300、303)。
对本发明的实施方式进行了详细说明，但这些仅是为了明确本发明的技术内容而使用的具体例，本发明不应被解释为局限于这些具体例，本发明的范围由所附的权利要求书限定。
符号说明
1 SiC半导体装置(电子部件)
10 第一无机绝缘膜(覆盖对象)
20 第一主面电极(电极)
21 电极侧壁
30 第二无机绝缘膜
31 内覆盖部
32 外覆盖部
50 有机绝缘膜
51 内覆盖部的缘部
60 焊盘电极
61 Ni镀膜
101 SiC半导体装置(电子部件)
111 SiC半导体装置(电子部件)
121 SiC半导体装置(电子部件)
131 SiC半导体装置(电子部件)
141 SiC半导体装置(电子部件)
201 SiC半导体装置(电子部件)
280 第一无机绝缘膜(覆盖对象)
300 第一主面电极(电极)
301 栅极主面电极(电极)
302 栅极电极侧壁(电极侧壁)
303 源极主面电极(电极)
305 源极电极侧壁(电极侧壁)
320 第二无机绝缘膜
321 内覆盖部
322 外覆盖部
324 第一内覆盖部
325 第二内覆盖部
340 有机绝缘膜
341 第一内覆盖部的第一缘部
342 第二内覆盖部的第二缘部
360 焊盘电极
361 栅极焊盘电极
362 源极焊盘电极
363 第一Ni镀膜
373 第二Ni镀膜
401 SiC半导体装置(电子部件)
411 SiC半导体装置(电子部件)
421 SiC半导体装置(电子部件)
431 SiC半导体装置(电子部件)
441 SiC半导体装置(电子部件)。

Claims (20)

1.一种电子部件，其特征在于，包含：
覆盖对象；
电极，其覆盖所述覆盖对象，并在所述覆盖对象之上具有电极侧壁；
无机绝缘膜，其具有以使所述电极侧壁露出的方式覆盖所述电极的内覆盖部；以及
有机绝缘膜，其覆盖所述电极侧壁。
2.根据权利要求1所述的电子部件，其特征在于，
所述有机绝缘膜覆盖所述内覆盖部。
3.根据权利要求1或2所述的电子部件，其特征在于，
所述内覆盖部使所述电极的周缘部露出，
所述有机绝缘膜覆盖所述电极的周缘部。
4.根据权利要求1～3中任一项所述的电子部件，其特征在于，
所述内覆盖部使所述电极的内侧部露出。
5.根据权利要求4所述的电子部件，其特征在于，
所述内覆盖部包围所述电极的内侧部。
6.根据权利要求4或5所述的电子部件，其特征在于，
所述有机绝缘膜在所述电极的内侧部侧使所述内覆盖部的缘部露出。
7.根据权利要求1～6中任一项所述的电子部件，其特征在于，
所述无机绝缘膜具有以使所述电极侧壁露出的方式覆盖所述覆盖对象的外覆盖部。
8.根据权利要求7所述的电子部件，其特征在于，
所述有机绝缘膜覆盖所述外覆盖部。
9.根据权利要求7或8所述的电子部件，其特征在于，
所述外覆盖部从所述电极侧壁起隔开间隔地覆盖所述覆盖对象，
所述有机绝缘膜覆盖在所述覆盖对象中从所述电极以及所述外覆盖部之间露出的部分。
10.根据权利要求7～9中任一项所述的电子部件，其特征在于，
所述外覆盖部在俯视中包围所述电极。
11.一种电子部件，其特征在于，包含：
覆盖对象；
电极，其覆盖所述覆盖对象，并在所述覆盖对象之上具有电极侧壁；
无机绝缘膜，其以使所述电极侧壁露出的方式覆盖所述覆盖对象；以及
有机绝缘膜，其覆盖所述无机绝缘膜以及所述电极，并在所述无机绝缘膜以及所述电极之间覆盖所述电极侧壁。
12.根据权利要求11所述的电子部件，其特征在于，
所述无机绝缘膜从所述电极侧壁起隔开间隔地覆盖所述覆盖对象，
所述有机绝缘膜在所述电极以及所述无机绝缘膜之间覆盖所述覆盖对象。
13.根据权利要求11或12所述的电子部件，其特征在于，
所述无机绝缘膜在俯视中包围所述电极。
14.一种电子部件，其特征在于，包含：
电极，其具有电极侧壁；
无机绝缘膜，其以使所述电极的内侧部以及所述电极的所述电极侧壁露出的方式覆盖所述电极；
有机绝缘膜，其使所述电极的内侧部露出，并覆盖所述电极侧壁；以及
焊盘电极，其形成在所述电极的内侧部之上。
15.根据权利要求14所述的电子部件，其特征在于，
所述焊盘电极与所述无机绝缘膜相接。
16.根据权利要求14或15所述的电子部件，其特征在于，
所述有机绝缘膜以在所述电极的内侧部侧使所述无机绝缘膜的缘部露出的方式覆盖所述无机绝缘膜，
所述焊盘电极覆盖所述无机绝缘膜的所述缘部。
17.根据权利要求14～16中任一项所述的电子部件，其特征在于，
所述焊盘电极与所述有机绝缘膜相接。
18.根据权利要求14～17中任一项所述的电子部件，其特征在于，
所述无机绝缘膜从所述电极侧壁起隔开间隔地覆盖所述电极，
所述有机绝缘膜覆盖在所述电极中从所述电极侧壁以及所述无机绝缘膜之间露出的部分。
19.根据权利要求14～18中任一项所述的电子部件，其特征在于，
所述无机绝缘膜在俯视中包围所述电极的内侧部。
20.根据权利要求14～19中任一项所述的电子部件，其特征在于，
所述焊盘电极包含与所述无机绝缘膜相接的Ni镀膜。
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