WO2023176056A1 - 半導体装置 - Google Patents

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WO2023176056A1
WO2023176056A1 PCT/JP2022/043800 JP2022043800W WO2023176056A1 WO 2023176056 A1 WO2023176056 A1 WO 2023176056A1 JP 2022043800 W JP2022043800 W JP 2022043800W WO 2023176056 A1 WO2023176056 A1 WO 2023176056A1
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inorganic film
film
semiconductor device
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佑紀 中野
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ローム株式会社
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • Patent Document 1 discloses a semiconductor device including a semiconductor substrate, an interlayer insulating layer, an inorganic protective layer, and an organic protective layer.
  • the interlayer insulating layer covers the semiconductor substrate.
  • the inorganic protective layer covers the interlayer insulation layer.
  • the organic protective layer covers the inorganic protective layer.
  • One embodiment provides a semiconductor device that can improve reliability.
  • One embodiment includes a chip having a main surface, a first inorganic film including an insulator and covering the main surface, a second inorganic film including an insulator and covering the first inorganic film, and a first inorganic film including an insulator and covering the first inorganic film.
  • the present invention provides a semiconductor device including at least one through hole formed in a second inorganic film, and an organic film filling the through hole and covering the second inorganic film.
  • One embodiment includes a chip having a main surface, an inorganic film that includes an insulator and covers a peripheral edge of the main surface, at least one through hole formed in the inorganic film, and a chip that fills the through hole.
  • a semiconductor device is provided, including an organic film covering the inorganic film.
  • FIG. 1 is a plan view showing a semiconductor device according to a first embodiment.
  • FIG. 2 is a sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is an enlarged plan view showing the inner part of the chip.
  • FIG. 4 is a sectional view taken along the line IV-IV shown in FIG. 3.
  • FIG. 5 is a plan view showing an example of the layout of gate electrodes and source electrodes.
  • FIG. 6 is a plan view showing an example of the layout of the second inorganic film.
  • FIG. 7 is an enlarged cross-sectional view showing the periphery of the chip.
  • FIG. 8A is a schematic diagram showing a first layout example of through holes.
  • FIG. 8B is a schematic diagram showing a second layout example of through holes.
  • FIG. 8A is a schematic diagram showing a first layout example of through holes.
  • FIG. 8B is a schematic diagram showing a second layout example of through holes.
  • FIG. 8A is a schematic diagram showing
  • FIG. 8C is a schematic diagram showing a third layout example of through holes.
  • FIG. 8D is a schematic diagram showing a fourth layout example of through holes.
  • FIG. 8E is a schematic diagram showing a fifth layout example of through holes.
  • FIG. 8F is a schematic diagram showing a sixth layout example of through holes.
  • FIG. 8G is a schematic diagram showing a seventh layout example of through holes.
  • FIG. 8H is a schematic diagram showing an eighth layout example of through holes.
  • FIG. 8I is a schematic diagram showing a ninth layout example of through holes.
  • FIG. 8J is a schematic diagram showing a tenth layout example of through holes.
  • FIG. 8K is a schematic diagram showing an eleventh layout example of through holes.
  • FIG. 8C is a schematic diagram showing a third layout example of through holes.
  • FIG. 8D is a schematic diagram showing a fourth layout example of through holes.
  • FIG. 8E is a schematic diagram showing a fifth layout example of through holes.
  • FIG. 8L is a schematic diagram showing a twelfth layout example of through holes.
  • FIG. 8M is a schematic diagram showing a thirteenth layout example of through holes.
  • FIG. 8N is a schematic diagram showing a fourteenth layout example of through holes.
  • FIG. 8O is a schematic diagram showing a fifteenth layout example of through holes.
  • FIG. 8P is a schematic diagram showing a sixteenth layout example of through holes.
  • FIG. 8Q is a schematic diagram showing a seventeenth layout example of through holes.
  • FIG. 8R is a schematic diagram showing an 18th layout example of through holes.
  • FIG. 8S is a schematic diagram showing a nineteenth layout example of through holes.
  • FIG. 8T is a schematic diagram showing a twentieth layout example of through holes.
  • FIG. 8L is a schematic diagram showing a twelfth layout example of through holes.
  • FIG. 8M is a schematic diagram showing a thirteenth layout example of through holes.
  • FIG. 8N is a schematic diagram
  • FIG. 9 is a diagram showing a semiconductor device according to the second embodiment.
  • FIG. 10 is a diagram showing a semiconductor device according to a third embodiment.
  • FIG. 11 is a diagram showing a semiconductor device according to a fourth embodiment.
  • FIG. 12 is a diagram showing a semiconductor device according to the fifth embodiment.
  • FIG. 13 is a diagram showing a semiconductor device according to a sixth embodiment.
  • FIG. 14 is a diagram showing a semiconductor device according to a seventh embodiment.
  • FIG. 15 is a diagram showing a semiconductor device according to the eighth embodiment.
  • FIG. 16 is a plan view showing an example layout of the second inorganic film shown in FIG. 15.
  • FIG. 17 is an enlarged sectional view showing the peripheral portion of the chip shown in FIG. 15.
  • FIG. 16 is a plan view showing an example layout of the second inorganic film shown in FIG. 15.
  • FIG. 17 is an enlarged sectional view showing the peripheral portion of the chip shown in FIG. 15.
  • FIG. 16 is a plan view showing an
  • FIG. 18 is a plan view showing a semiconductor device according to a ninth embodiment.
  • FIG. 19 is a sectional view taken along the line XIX-XIX shown in FIG. 18.
  • FIG. 20 is a plan view showing an example of the layout of the first polarity electrode.
  • FIG. 21 is a plan view showing an example of the layout of the second inorganic film.
  • FIG. 22 is an enlarged cross-sectional view showing the peripheral edge of the chip.
  • FIG. 23 is a diagram showing a semiconductor device according to the tenth embodiment.
  • FIG. 24 is a diagram showing a semiconductor device according to the eleventh embodiment.
  • FIG. 25 is a diagram showing a semiconductor device according to the twelfth embodiment.
  • FIG. 26 is a diagram showing a semiconductor device according to the thirteenth embodiment.
  • FIG. 27 is a diagram showing a semiconductor device according to the fourteenth embodiment.
  • FIG. 28 is a diagram showing a semiconductor device according to the fifteenth embodiment.
  • FIG. 29 is a diagram showing a semiconductor device according to the sixteenth embodiment.
  • FIG. 30 is a plan view showing a layout example of the second inorganic film shown in FIG. 29.
  • FIG. 31 is an enlarged sectional view showing the peripheral portion of the chip shown in FIG. 29.
  • FIG. 32 is a sectional view showing a modified example of the chip.
  • FIG. 33 is a sectional view showing a modified example of the chip.
  • FIG. 1 is a plan view showing a semiconductor device 1A according to the first embodiment.
  • FIG. 2 is a sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is an enlarged plan view showing the inner part of the chip 2.
  • FIG. 4 is a sectional view taken along the line IV-IV shown in FIG. 3.
  • FIG. 5 is a plan view showing an example of the layout of the gate electrode 30 and the source electrode 32.
  • FIG. 6 is a plan view showing an example of the layout of the second inorganic film 41.
  • FIG. 7 is an enlarged cross-sectional view showing the peripheral portion of the chip 2. As shown in FIG.
  • a semiconductor device 1A in this embodiment includes a chip 2 that includes a single crystal of a wide bandgap semiconductor and is formed in a hexahedral shape (specifically, a rectangular parallelepiped shape). include.
  • the semiconductor device 1A is a "wide bandgap semiconductor device.”
  • the chip 2 may also be referred to as a "semiconductor chip” or a "wide bandgap semiconductor chip.”
  • a wide band gap semiconductor is a semiconductor having a band gap exceeding that of Si (silicon). GaN (gallium nitride), SiC (silicon carbide), and C (diamond) are exemplified as wide bandgap semiconductors.
  • the chip 2 is a "SiC chip” that includes a hexagonal SiC single crystal as an example of a wide bandgap semiconductor.
  • the semiconductor device 1A is a "SiC semiconductor device.”
  • the hexagonal SiC single crystal has multiple types of polytypes including 2H (Hexagonal)-SiC single crystal, 4H-SiC single crystal, 6H-SiC single crystal, and the like.
  • the chip 2 includes a 4H-SiC single crystal, but the chip 2 may be composed of other polytypes.
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4. ing.
  • the first main surface 3 and the second main surface 4 are formed into a rectangular shape in a plan view (hereinafter simply referred to as "plan view") as seen from the normal direction Z thereof.
  • the normal direction Z is also the thickness direction of the chip 2.
  • the first main surface 3 and the second main surface 4 are preferably formed of a c-plane of a SiC single crystal.
  • the first main surface 3 is formed by the silicon surface of the SiC single crystal
  • the second main surface 4 is formed by the carbon surface of the SiC single crystal.
  • the first main surface 3 and the second main surface 4 may have an off angle that is inclined at a predetermined angle in a predetermined off direction with respect to the c-plane.
  • the off direction is preferably the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the off angle may be greater than 0° and less than or equal to 10°.
  • the off angle is preferably 5° or less.
  • the second main surface 4 may be a ground surface having grinding marks, or may be a smooth surface having no grinding marks.
  • the first side surface 5A and the second side surface 5B extend in a first direction
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the first direction X may be the m-axis direction ([1-100] direction) of the SiC single crystal
  • the second direction Y may be the a-axis direction of the SiC single crystal
  • the first direction X may be the a-axis direction of the SiC single crystal
  • the second direction Y may be the m-axis direction of the SiC single crystal.
  • the first to fourth side surfaces 5A to 5D may be made of ground surfaces having grinding marks, or may be made of smooth surfaces having no grinding marks.
  • the chip 2 may have a thickness in the normal direction Z of 5 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the chip 2 may be 150 ⁇ m or less, 100 ⁇ m or less, 80 ⁇ m or less, 50 ⁇ m or less, or 40 ⁇ m or less.
  • the first to fourth side surfaces 5A to 5D may have a length of 0.5 mm or more and 10 mm or less in plan view. The lengths of the first to fourth side surfaces 5A to 5D are preferably 1 mm or more.
  • the lengths of the first to fourth side surfaces 5A to 5D are 2 mm or more. That is, the chip 2 preferably has a planar area of 1 mm square or more (preferably 2 mm square or more) and a thickness of 100 ⁇ m or less (preferably 50 ⁇ m or less) in cross-sectional view. In this embodiment, the lengths of the first to fourth side surfaces 5A to 5D are set in a range of 4 mm or more and 6 mm or less.
  • the semiconductor device 1A includes an n-type (first conductivity type) first semiconductor region 6 formed in a region (surface layer portion) on the first main surface 3 side within the chip 2.
  • the first semiconductor region 6 is formed in a layered shape extending along the first main surface 3, and is exposed from the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the first semiconductor region 6 is made of an epitaxial layer (specifically, a SiC epitaxial layer).
  • the first semiconductor region 6 may have a thickness of 1 ⁇ m or more and 50 ⁇ m or less in the normal direction Z.
  • the thickness of the first semiconductor region 6 is preferably 3 ⁇ m or more and 30 ⁇ m or less. It is particularly preferable that the thickness of the first semiconductor region 6 is 5 ⁇ m or more and 25 ⁇ m or less.
  • the semiconductor device 1A includes an n-type second semiconductor region 7 formed in a region (surface layer portion) on the second main surface 4 side within the chip 2.
  • the second semiconductor region 7 is formed in a layered shape extending along the second main surface 4, and is exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the second semiconductor region 7 has a higher n-type impurity concentration than the first semiconductor region 6 and is electrically connected to the first semiconductor region 6.
  • the second semiconductor region 7 is made of a semiconductor substrate (specifically, a SiC semiconductor substrate). That is, the chip 2 has a stacked structure including a semiconductor substrate and an epitaxial layer.
  • the second semiconductor region 7 may have a thickness of 1 ⁇ m or more and 200 ⁇ m or less in the normal direction Z.
  • the thickness of the second semiconductor region 7 may be 150 ⁇ m or less, 100 ⁇ m or less, 50 ⁇ m or less, or 40 ⁇ m or less.
  • the thickness of the second semiconductor region 7 may be 5 ⁇ m or more.
  • the thickness of the second semiconductor region 7 is preferably 10 ⁇ m or more. According to the second semiconductor region 7 having a relatively small thickness, the resistance value (for example, on-resistance) caused by the second semiconductor region 7 can be reduced.
  • the second semiconductor region 7 has a thickness that exceeds the thickness of the first semiconductor region 6.
  • the semiconductor device 1A includes an active surface 8 formed on the first main surface 3, an outer surface 9, and first to fourth connecting surfaces 10A to 10D.
  • the active surface 8, the outer surface 9, and the first to fourth connection surfaces 10A to 10D define a mesa portion 11 (plateau) on the first main surface 3.
  • the active surface 8 may be referred to as a "first surface”
  • the outer surface 9 may be referred to as a "second surface”
  • the first to fourth connection surfaces 10A to 10D may be referred to as "connection surfaces”.
  • the active surface 8, the outer surface 9, and the first to fourth connection surfaces 10A to 10D (that is, the mesa portion 11) may be considered as constituent elements of the chip 2 (first main surface 3).
  • the active surface 8 is formed at a distance inward from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D).
  • the active surface 8 has a flat surface extending in the first direction X and the second direction Y.
  • the active surface 8 is formed into a rectangular shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the outer surface 9 is located outside the active surface 8 and is recessed from the active surface 8 in the thickness direction of the chip 2 (toward the second main surface 4 side). Specifically, the outer surface 9 is recessed to a depth less than the thickness of the first semiconductor region 6 so as to expose the first semiconductor region 6.
  • the outer surface 9 extends in a band shape along the active surface 8 in a plan view, and is formed into an annular shape (specifically, a square annular shape) surrounding the active surface 8.
  • the outer surface 9 has a flat surface extending in the first direction X and the second direction Y, and is formed substantially parallel to the active surface 8 .
  • the outer surface 9 is continuous with the first to fourth side surfaces 5A to 5D.
  • the first to fourth connection surfaces 10A to 10D extend in the normal direction Z and connect the active surface 8 and the outer surface 9.
  • the first connection surface 10A is located on the first side surface 5A side
  • the second connection surface 10B is located on the second side surface 5B side
  • the third connection surface 10C is located on the third side surface 5C side
  • the fourth connection surface 10D is located on the third side surface 5C side. is located on the fourth side surface 5D side.
  • the first connection surface 10A and the second connection surface 10B extend in the first direction X and face each other in the second direction Y.
  • the third connection surface 10C and the fourth connection surface 10D extend in the second direction Y and face the first direction X.
  • the first to fourth connection surfaces 10A to 10D may extend substantially perpendicularly between the active surface 8 and the outer surface 9 so that a square prism-shaped mesa portion 11 is defined.
  • the first to fourth connection surfaces 10A to 10D may be inclined downwardly from the active surface 8 toward the outer surface 9 so that a mesa portion 11 in the shape of a truncated pyramid is defined.
  • the semiconductor device 1A includes the mesa portion 11 formed in the first semiconductor region 6 on the first main surface 3.
  • the mesa portion 11 is formed only in the first semiconductor region 6 and not in the second semiconductor region 7.
  • the semiconductor device 1A includes a MISFET (Metal Insulator Semiconductor Field Effect Transistor) structure 12 formed on the active surface 8 (first main surface 3) as an example of a device structure.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • FIG. 2 the MISFET structure 12 is shown simplified by dashed lines. The specific structure of the MISFET structure 12 will be described below with reference to FIGS. 3 and 4.
  • the MISFET structure 12 includes a p-type (second conductivity type) body region 13 formed in the surface layer of the active surface 8 .
  • the body region 13 is formed at a distance from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • Body region 13 is formed in a layered manner extending along active surface 8 .
  • the body region 13 may be exposed from a portion of the first to fourth connection surfaces 10A to 10D.
  • the MISFET structure 12 includes an n-type source region 14 formed in the surface layer of the body region 13.
  • Source region 14 has a higher n-type impurity concentration than first semiconductor region 6.
  • Source region 14 is formed at a distance from the bottom of body region 13 toward active surface 8 .
  • Source region 14 is formed in a layer extending along active surface 8 .
  • Source region 14 may be exposed from the entire active surface 8 .
  • the source region 14 may be exposed from a portion of the first to fourth connection surfaces 10A to 10D.
  • Source region 14 forms a channel in body region 13 between source region 14 and first semiconductor region 6 .
  • the MISFET structure 12 includes a plurality of gate structures 15 formed on the active surface 8.
  • the plurality of gate structures 15 are arranged at intervals in the first direction X in a plan view, and are each formed in a band shape extending in the second direction Y.
  • the plurality of gate structures 15 penetrate the body region 13 and the source region 14 and reach the first semiconductor region 6 .
  • a plurality of gate structures 15 control channel inversion and non-inversion within body region 13 .
  • each gate structure 15 includes a gate trench 15a, a gate insulating film 15b, and a gate buried electrode 15c.
  • Gate trenches 15 a are formed in active surface 8 and define walls of gate structure 15 .
  • Gate insulating film 15b covers the wall surface of gate trench 15a.
  • the gate buried electrode 15c is buried in the gate trench 15a with the gate insulating film 15b in between, and faces the channel with the gate insulating film 15b in between.
  • the MISFET structure 12 includes a plurality of source structures 16 formed on the active surface 8.
  • the plurality of source structures 16 are each arranged in a region between a pair of adjacent gate structures 15 on the active surface 8 .
  • the plurality of source structures 16 are each formed in a band shape extending in the second direction Y in plan view.
  • the plurality of source structures 16 penetrate the body region 13 and the source region 14 and reach the first semiconductor region 6 .
  • the plurality of source structures 16 have a depth that exceeds the depth of the gate structure 15. Specifically, the plurality of source structures 16 have a depth approximately equal to the depth of the outer surface 9.
  • Each source structure 16 includes a source trench 16a, a source insulating film 16b, and a source buried electrode 16c.
  • Source trenches 16 a are formed in active surface 8 and define walls of source structure 16 .
  • the source insulating film 16b covers the wall surface of the source trench 16a.
  • the source buried electrode 16c is buried in the source trench 16a with the source insulating film 16b interposed therebetween.
  • the MISFET structure 12 includes a plurality of p-type contact regions 17 formed in regions along the plurality of source structures 16 within the chip 2.
  • the plurality of contact regions 17 have a higher p-type impurity concentration than the body region 13.
  • Each contact region 17 covers the side and bottom walls of each source structure 16 and is electrically connected to body region 13 .
  • the MISFET structure 12 includes a plurality of p-type well regions 18 formed in regions along the plurality of source structures 16 within the chip 2.
  • Each well region 18 may have a p-type impurity concentration higher than that of body region 13 and lower than that of contact region 17.
  • Each well region 18 covers a corresponding source structure 16 with a corresponding contact region 17 in between.
  • Each well region 18 covers the side and bottom walls of the corresponding source structure 16 and is electrically connected to body region 13 and contact region 17 .
  • semiconductor device 1A includes a p-type outer contact region 19 formed in the surface layer portion of outer surface 9.
  • Outer contact region 19 has a p-type impurity concentration that exceeds the p-type impurity concentration of body region 13 .
  • the outer contact region 19 is formed in a band shape extending along the active surface 8 and spaced apart from the periphery of the active surface 8 and the periphery of the outer surface 9 in plan view.
  • the outer contact region 19 is formed in an annular shape (specifically, a square annular shape) surrounding the active surface 8 in plan view.
  • the outer contact region 19 is formed from the bottom of the first semiconductor region 6 to the outer surface 9 at intervals.
  • the outer contact region 19 is located on the bottom side of the first semiconductor region 6 with respect to the bottom walls of the plurality of gate structures 15 (source structures 16).
  • the semiconductor device 1A includes a p-type outer well region 20 formed in the surface layer of the outer surface 9.
  • Outer well region 20 has a p-type impurity concentration lower than the p-type impurity concentration of outer contact region 19 .
  • the p-type impurity concentration of the outer well region 20 is preferably approximately equal to the p-type impurity concentration of the well region 18.
  • the outer well region 20 is formed in a region between the periphery of the active surface 8 and the outer contact region 19 in plan view, and is formed in a band shape extending along the active surface 8.
  • the outer well region 20 is formed in a ring shape (specifically, a square ring shape) surrounding the active surface 8 in plan view.
  • the outer well region 20 is formed at intervals from the bottom of the first semiconductor region 6 to the outer surface 9 .
  • Outer well region 20 may be formed deeper than outer contact region 19.
  • the outer well region 20 is located on the bottom side of the first semiconductor region 6 with respect to the bottom walls of the plurality of gate structures 15 (source structures 16).
  • the outer well region 20 is electrically connected to the outer contact region 19.
  • the outer well region 20 extends from the outer contact region 19 side toward the first to fourth connection surfaces 10A to 10D, and covers the first to fourth connection surfaces 10A to 10D.
  • Outer well region 20 is electrically connected to body region 13 at the surface layer of active surface 8 .
  • the semiconductor device 1A includes at least one (preferably 2 or more and 20 or less) p-type field regions 21 formed in the surface layer of the outer surface 9 in a region between the periphery of the outer surface 9 and the outer contact region 19. including.
  • the semiconductor device 1A includes five field regions 21.
  • a plurality of field regions 21 relax the electric field within the chip 2 at the outer surface 9.
  • the number, width, depth, p-type impurity concentration, etc. of the field regions 21 are arbitrary, and can take various values depending on the electric field to be relaxed.
  • the plurality of field regions 21 are arranged at intervals from the outer contact region 19 side to the peripheral edge side of the outer surface 9.
  • the plurality of field regions 21 are formed in a band shape extending along the active surface 8 in plan view.
  • the plurality of field regions 21 are formed in an annular shape (specifically, a square annular shape) surrounding the active surface 8 in plan view.
  • each of the plurality of field regions 21 is formed as an FLR (Field Limiting Ring) region.
  • the plurality of field regions 21 are formed at intervals from the bottom of the first semiconductor region 6 to the outer surface 9.
  • the plurality of field regions 21 are located on the bottom side of the first semiconductor region 6 with respect to the bottom walls of the plurality of gate structures 15 (source structures 16).
  • the plurality of field regions 21 may be formed deeper than the outer contact region 19.
  • the innermost field region 21 may be connected to the outer contact region 19 .
  • the semiconductor device 1A includes a main surface insulating film 25 that covers the first main surface 3.
  • Main surface insulating film 25 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the main surface insulating film 25 has a single layer structure made of a silicon oxide film. It is particularly preferable that the main surface insulating film 25 includes a silicon oxide film made of an oxide of the chip 2 .
  • the main surface insulating film 25 covers the active surface 8, the outer surface 9, and the first to fourth connection surfaces 10A to 10D.
  • the main surface insulating film 25 is continuous with the gate insulating film 15b and the source insulating film 16b, and covers the active surface 8 so as to expose the buried gate electrode 15c and the buried source electrode 16c.
  • the main surface insulating film 25 covers the outer surface 9 and the first to fourth connection surfaces 10A to 10D so as to cover the outer contact region 19, the outer well region 20, and the plurality of field regions 21.
  • the main surface insulating film 25 may be continuous with the first to fourth side surfaces 5A to 5D.
  • the outer wall of the main surface insulating film 25 may be made of a ground surface having grinding marks.
  • the outer wall of the main surface insulating film 25 may form one ground surface with the first to fourth side surfaces 5A to 5D.
  • the outer wall of the main surface insulating film 25 may be made of a smooth surface without any grinding marks.
  • the outer wall of the main surface insulating film 25 may be formed at a distance inward from the periphery of the outer surface 9, and the first semiconductor region 6 may be exposed from the periphery of the outer surface 9.
  • the semiconductor device 1A includes a sidewall structure 26 formed on the main surface insulating film 25 so as to cover at least one of the first to fourth connection surfaces 10A to 10D on the outer side surface 9.
  • the sidewall structure 26 is formed in an annular shape (quadrangular annular shape) surrounding the active surface 8 in plan view.
  • the sidewall structure 26 may have a portion that rides on the active surface 8.
  • Sidewall structure 26 may include an inorganic insulator or polysilicon.
  • the sidewall structure 26 may be a sidewall wiring electrically connected to the source structure 16.
  • the semiconductor device 1A includes an insulator and includes a first inorganic film 27 formed on the main surface insulating film 25.
  • the first inorganic film 27 may be referred to as a "first inorganic insulating film,” a “base insulating film,” an “intermediate insulating film,” or an “interlayer insulating film.”
  • the first inorganic film 27 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. In this form, the first inorganic film 27 includes a silicon oxide film.
  • the first inorganic film 27 covers the active surface 8, the outer surface 9, and the first to fourth connection surfaces 10A to 10D with the main surface insulating film 25 in between. Specifically, the first inorganic film 27 covers the active surface 8, the outer surface 9, and the first to fourth connection surfaces 10A to 10D via the sidewall structure 26. The first inorganic film 27 covers the MISFET structure 12 on the active surface 8 side, and covers the outer contact region 19, the outer well region 20, and the plurality of field regions 21 on the outer surface 9 side.
  • the first inorganic film 27 is continuous with the first to fourth side surfaces 5A to 5D.
  • the outer wall of the first inorganic film 27 may be made of a ground surface having grinding marks.
  • the outer wall of the first inorganic film 27 may form one ground surface with the first to fourth side surfaces 5A to 5D.
  • the outer wall of the first inorganic film 27 may be made of a smooth surface without any grinding marks.
  • the outer wall of the first inorganic film 27 may be formed at a distance inward from the periphery of the outer surface 9, and the first semiconductor region 6 may be exposed from the periphery of the outer surface 9.
  • the semiconductor device 1A includes a gate electrode 30 disposed on the first main surface 3 (first inorganic film 27).
  • the gate electrode 30 is arranged on the inner side of the first main surface 3 at a distance from the periphery of the first main surface 3 .
  • the gate electrode 30 is arranged on the active surface 8 in this embodiment.
  • the gate electrode 30 is arranged in a region near the center of the third connection surface 10C (third side surface 5C) in the peripheral portion of the active surface 8.
  • the gate electrode 30 is formed into a rectangular shape in plan view.
  • the gate electrode 30 may be formed in a polygonal shape other than a rectangular shape, a circular shape, or an elliptical shape in plan view.
  • the gate electrode 30 has a planar area of 25% or less of the first main surface 3.
  • the planar area of the gate electrode 30 may be 10% or less of the first main surface 3.
  • the gate electrode 30 may have a thickness of 0.5 ⁇ m or more and 15 ⁇ m or less. It is preferable that the gate electrode 30 is thicker than the first inorganic film 27.
  • the gate electrode 30 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the gate electrode 30 is made of at least one of a pure Cu film (a Cu film with a purity of 99% or more), a pure Al film (an Al film with a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film. It may contain one.
  • the gate electrode 30 has a stacked structure including a Ti film and an Al alloy film (AlSiCu alloy film in this embodiment) stacked in this order from the chip 2 side.
  • the semiconductor device 1A includes a source electrode 32 arranged on the first main surface 3 (first inorganic film 27) at a distance from the gate electrode 30.
  • the source electrode 32 is arranged on the inner side of the first main surface 3 at a distance from the periphery of the first main surface 3 .
  • the source electrode 32 is arranged on the active surface 8 in this embodiment.
  • the source electrode 32 has a main body electrode part 33 and at least one (in this form, a plurality of) extraction electrode parts 34A and 34B.
  • the main body electrode portion 33 is arranged in a region on the fourth side surface 5D (fourth connection surface 10D) side with a space from the gate electrode 30 in plan view, and faces the gate electrode 30 in the first direction X.
  • the main body electrode portion 33 is formed into a polygonal shape (specifically, a quadrangular shape) having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the plurality of extraction electrode parts 34A and 34B include a first extraction electrode part 34A on one side (first side surface 5A side) and a second extraction electrode part 34B on the other side (second side surface 5B side).
  • the first lead-out electrode part 34A is drawn out from the main body electrode part 33 to a region located on one side (the first side surface 5A side) in the second direction Y with respect to the gate electrode 30 in a plan view. It faces the electrode 30.
  • the second extraction electrode portion 34B is extracted from the main body electrode portion 33 to a region located on the other side (the second side surface 5B side) in the second direction Y with respect to the gate electrode 30 in a plan view, and the second extraction electrode portion 34B is It faces the electrode 30.
  • the plurality of extraction electrode parts 34A and 34B sandwich the gate electrode 30 from both sides in the second direction Y in plan view.
  • the source electrode 32 (the main body electrode part 33 and the extraction electrode parts 34A and 34B) penetrates the first inorganic film 27 and the main surface insulating film 25, and supplies electricity to the plurality of source structures 16, the source regions 14, and the plurality of well regions 18. connected.
  • the source electrode 32 may include only the main body electrode part 33 without having the extraction electrode parts 34A and 34B.
  • the source electrode 32 has a planar area that exceeds the planar area of the gate electrode 30.
  • the planar area of the source electrode 32 is preferably 50% or more of the first main surface 3. It is particularly preferable that the planar area of the source electrode 32 is 75% or more of the first main surface 3.
  • the source electrode 32 may have a thickness of 0.5 ⁇ m or more and 15 ⁇ m or less.
  • the source electrode 32 is preferably thicker than the first inorganic film 27 .
  • the source electrode 32 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the source electrode 32 is at least one of a pure Cu film (a Cu film with a purity of 99% or more), a pure Al film (an Al film with a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film. It is preferable to include one.
  • the source electrode 32 has a stacked structure including a Ti film and an Al alloy film (AlSiCu alloy film in this embodiment) stacked in this order from the chip 2 side.
  • source electrode 32 includes the same conductive material as gate electrode 30.
  • the semiconductor device 1A includes at least one (in this form, a plurality of) gate wirings 36A and 36B drawn out from the gate electrode 30 onto the first main surface 3 (first inorganic film 27). It is preferable that the plurality of gate wirings 36A and 36B contain the same conductive material as the gate electrode 30. In this embodiment, the plurality of gate lines 36A, 36B cover the active surface 8 and do not cover the outer surface 9. The plurality of gate wirings 36A and 36B are drawn out to a region between the periphery of the active surface 8 and the source electrode 32 in a plan view, and extend in a band shape along the source electrode 32.
  • the plurality of gate wirings 36A and 36B include a first gate wiring 36A and a second gate wiring 36B.
  • the first gate wiring 36A is drawn out from the gate electrode 30 to a region on the first side surface 5A side in plan view.
  • the first gate wiring 36A has a portion extending in a strip shape in the second direction Y along the third side surface 5C, and a portion extending in a strip shape in the first direction X along the first side surface 5A.
  • the second gate wiring 36B is drawn out from the gate electrode 30 to a region on the second side surface 5B side in plan view.
  • the second gate wiring 36B has a portion extending in a strip shape in the second direction Y along the third side surface 5C, and a portion extending in a strip shape in the first direction X along the second side surface 5B.
  • the plurality of gate wirings 36A and 36B intersect (specifically, perpendicularly cross) both ends of the plurality of gate structures 15 at the peripheral edge of the active surface 8 (first main surface 3).
  • the plurality of gate wirings 36A and 36B penetrate the first inorganic film 27 and are electrically connected to the plurality of gate structures 15.
  • the plurality of gate wirings 36A and 36B may be directly connected to the plurality of gate structures 15, or may be electrically connected to the plurality of gate structures 15 via a conductive film.
  • the semiconductor device 1A includes a source wiring 37 drawn out from the source electrode 32 onto the first main surface 3 (first inorganic film 27).
  • the source wiring 37 includes the same conductive material as the source electrode 32.
  • the source wiring 37 is formed in a band shape extending along the periphery of the active surface 8 in a region closer to the outer surface 9 than the plurality of gate wirings 36A and 36B.
  • the source wire 37 is formed in a ring shape (specifically, a square ring shape) surrounding the gate electrode 30, the source electrode 32, and the plurality of gate wires 36A and 36B in plan view.
  • the source wiring 37 covers the sidewall structure 26 with the first inorganic film 27 in between, and is drawn out from the active surface 8 side to the outer surface 9 side. It is preferable that the source wiring 37 covers the entire area of the sidewall structure 26 over the entire circumference.
  • the source wiring 37 has a portion that penetrates the first inorganic film 27 and the main surface insulating film 25 on the outer surface 9 side and is connected to the outer surface 9 (specifically, the outer contact region 19).
  • the source wiring 37 may penetrate the first inorganic film 27 and be electrically connected to the sidewall structure 26 .
  • the semiconductor device 1A includes at least one (single or plural) base through-hole 40 formed in a portion of the first inorganic film 27 that covers the outer surface 9 (periphery of the first main surface 3).
  • the single or plural base through-holes 40 are formed at intervals from the periphery of the active surface 8 and the periphery of the outer surface 9 in plan view, and penetrate the main surface insulating film 25 to form the outer surface 9 (the first main surface).
  • the peripheral edge of surface 3) is exposed.
  • the single or multiple base through-holes 40 are formed at intervals from the gate electrode 30 and the source electrode 32 to the peripheral edge side of the outer surface 9. That is, the single or plural base through-holes 40 are formed around the gate electrode 30 and the source electrode 32. Specifically, the single or multiple base through-holes 40 are formed at intervals from the source wiring 37 toward the peripheral edge of the outer surface 9 . That is, the single or plural base through-holes 40 are formed around the source wiring 37.
  • the single or multiple base through-holes 40 are preferably formed at intervals from the plurality of field regions 21 (outermost field region 21) to the peripheral edge side of the outer surface 9. In other words, it is preferable that the single or plural base through-holes 40 be formed around the field region 21 . It is preferable that the opening edge portion of the single or plural base through-holes 40 is formed in a curved shape.
  • the number and layout of the base through-holes 40 are arbitrary.
  • at least one base through-hole 40 may be formed in the first inorganic film 27 so as to surround the active surface 8 in plan view. That is, at least one base through-hole 40 may be formed in the first inorganic film 27 so as to surround the gate electrode 30, the source electrode 32, the gate wirings 36A, 36B, and the source wiring 37 in plan view.
  • the form in which at least one base through-hole 40 surrounds the active surface 8 may include a form in which a single base through-hole 40 with ends or without ends faces the active surface 8 from multiple directions.
  • the configuration in which at least one base through-hole 40 surrounds the active surface 8 may include a configuration in which a plurality of base through-holes 40, which are either end-shaped or endless, face the active surface 8 from multiple directions.
  • the plurality of directions is preferably four directions.
  • the four directions are four normal directions of the first to fourth side surfaces 5A to 5D. That is, the four directions are one side of the first direction X, the other side of the first direction X, one side of the second direction Y, and the other side of the second direction Y.
  • the four directions can be defined by four crystal directions of the SiC single crystal.
  • the four crystal directions are one direction along the a-axis (for example, [11-20] direction), another direction along the a-axis (for example, [-1-120] direction), and one direction along the m-axis (for example, [ ⁇ 1100] direction), and the other direction in the m-axis direction (for example, the [1-100] direction).
  • At least one base through-hole 40 may be formed in a polygonal shape such as a triangular, quadrangular, hexagonal, or octagonal shape in plan view. At least one base through-hole 40 may be formed in a circular shape in plan view. At least one base through-hole 40 may be formed in a band shape, a rectangular shape, an elliptical shape, or an oval shape extending in either the first direction X or the second direction Y in plan view. At least one base through-hole 40 may be formed in a band shape, a rectangular shape, an elliptical shape, or an oval shape extending in a direction intersecting the first direction X and the second direction Y in a plan view.
  • At least one base through-hole 40 may have a portion (side) extending in the first direction X and/or a portion (side) extending in the second direction Y. At least one base through-hole 40 may have a portion (side) extending in a direction intersecting the first direction X and the second direction Y. At least one base through-hole 40 may be formed in a C-shape, an L-shape, a T-shape, or a cross-shape in plan view.
  • At least one base through-hole 40 may be formed in an annular shape on the side of the active surface 8 in plan view. That is, at least one base through-hole 40 may be formed in a small ring shape that does not surround the active surface 8 in plan view. In this case, at least one base through-hole 40 may be formed in a polygonal ring shape such as a triangular ring shape, a square ring shape, a hexagonal ring shape, an octagonal ring shape, etc. in plan view. Moreover, at least one base through-hole 40 may be formed in an annular shape in plan view.
  • At least one base through-hole 40 may be formed in a band ring shape, a rectangular ring shape, an elliptical ring shape, or an oval ring shape extending in either the first direction X or the second direction Y in plan view. Further, at least one base through-hole 40 may be formed in a band ring shape, a rectangular ring shape, an elliptical ring shape, or an oval ring shape extending in a direction intersecting the first direction X and the second direction Y in a plan view.
  • At least one base through-hole 40 may be formed in a large ring shape surrounding the active surface 8 in plan view.
  • at least one base through-hole 40 may be formed in an annular shape (for example, a square annular shape) extending along the first inorganic film 27 .
  • at least one base through-hole 40 may be formed in a polygonal ring shape, a circular ring shape, an elliptical ring shape, or an elliptical ring shape as long as the size of the first inorganic film 27 allows.
  • a plurality of base through-holes 40 may be formed at intervals in the first direction X.
  • a plurality of base through-holes 40 may be formed at intervals in the second direction Y.
  • a plurality of base through-holes 40 may be formed at intervals in the first direction X and the second direction Y.
  • a plurality of base through-holes 40 may be formed at intervals in a direction intersecting the first direction X and the second direction Y.
  • a plurality of base through-holes 40 extending in the first direction X in a striped manner may be formed.
  • a plurality of base through-holes 40 extending in the second direction Y in a stripe pattern may be formed.
  • a plurality of base through holes 40 extending in a stripe shape in the first direction X and a plurality of base through holes 40 extending in a stripe shape in the second direction Y coexist side by side in the first direction X or the second direction Y.
  • at least one base through-hole 40 extending in the first direction X and at least one base through-hole 40 extending in the second direction Y may be formed adjacent to each other in the first direction X or the second direction Y. .
  • a lattice-shaped base through-hole 40 is formed which integrally includes a plurality of base through-holes 40 extending in a stripe shape in the first direction X and a plurality of base through-holes 40 extending in a stripe shape in the second direction Y.
  • the base through-holes 40 may be formed to extend in a mesh shape (lattice shape) along the first direction X and the second direction Y.
  • the base through-holes 40 may be formed to extend in a mesh pattern (lattice pattern) along a direction intersecting the first direction X and the second direction Y.
  • the first direction X may be the a-axis direction of the SiC single crystal
  • the second direction Y may be the m-axis direction of the SiC single crystal
  • the first direction X may be the m-axis direction of the SiC single crystal
  • the second direction Y may be the a-axis direction of the SiC single crystal.
  • the layout of the single or multiple base through-holes 40 may be determined from the viewpoint of stress generated along the crystal direction of the SiC single crystal. That is, by adjusting the layout of the single or multiple base through-holes 40, it is possible to suppress stress bias in a specific direction (crystal direction).
  • the semiconductor device 1A may include a layout in which at least two of the plurality of layouts of the base through-holes 40 described above are combined.
  • the semiconductor device 1A includes at least one base through-hole 40 formed in a band shape extending along the periphery of the outer surface 9 (the periphery of the first main surface 3) in plan view.
  • the base through-hole 40 is formed in an annular shape (specifically, a square annular shape) surrounding the active surface 8 in plan view.
  • the base through-hole 40 has an inner wall portion on the active surface 8 side and an outer wall portion on the peripheral side of the outer surface 9.
  • the base through-hole 40 has a width larger than the thickness of the first inorganic film 27.
  • the width of the base through-hole 40 is the width in the direction perpendicular to the extending direction of the base through-hole 40.
  • the width of the base through-hole 40 may be 1 ⁇ m or more and 15 ⁇ m or less.
  • the width of the base through-hole 40 is preferably 2 ⁇ m or more and 10 ⁇ m or less. It is particularly preferable that the width of the base through-hole 40 is 5 ⁇ m or less.
  • the semiconductor device 1A includes a second inorganic film 41 that includes an insulator and covers the first inorganic film 27.
  • the second inorganic film 41 may be referred to as a "second inorganic insulating film,” an "upper insulating film,” or a "passivation film.”
  • the second inorganic film 41 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. It is preferable that the second inorganic film 41 includes an insulator different from that of the first inorganic film 27.
  • the second inorganic film 41 preferably includes a silicon nitride film.
  • the second inorganic film 41 may have a thickness greater than or equal to the thickness of the first inorganic film 27 or may have a thickness less than the thickness of the first inorganic film 27.
  • the thickness of the second inorganic film 41 is preferably less than the thickness of the gate electrode 30 (source electrode 32).
  • the thickness of the second inorganic film 41 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the thickness of the second inorganic film 41 is preferably 1 ⁇ m or more and 2.5 ⁇ m or less.
  • the thickness of the second inorganic film 41 is preferably less than 1/2 the width of the base through-hole 40.
  • the second inorganic film 41 selectively covers the active surface 8 and the outer surface 9.
  • the second inorganic film 41 has a gate covering portion 42, a source covering portion 43, and an outer covering portion 44.
  • Gate covering portion 42 may be referred to as a “first covering portion”
  • source covering portion 43 may be referred to as a “second covering portion”
  • outer covering portion 44 may be referred to as a “third covering portion.”
  • the gate covering portion 42 covers the gate electrode 30.
  • the gate covering portion 42 covers only the gate electrode 30 and exposes the source electrode 32, the gate wirings 36A and 36B, and the source wiring 37.
  • the gate covering portion 42 is disposed on the gate electrode 30 with a space inward from the periphery of the gate electrode 30, and exposes the periphery of the gate electrode 30.
  • the gate covering portion 42 exposes the side walls of the gate electrode 30.
  • the gate covering part 42 is formed in a band shape extending along the periphery of the gate electrode 30 in a plan view, and defines a gate opening 45 that exposes the inner part of the gate electrode 30.
  • the gate opening 45 is formed into a rectangular shape in plan view.
  • the source covering portion 43 covers the source electrode 32.
  • the source covering portion 43 covers only the source electrode 32 and exposes the gate electrode 30, the gate wirings 36A and 36B, and the source wiring 37.
  • the source covering portion 43 is disposed on the source electrode 32 with a space inward from the periphery of the source electrode 32, and exposes the periphery of the source electrode 32.
  • the source covering portion 43 exposes the electrode side wall of the source electrode 32.
  • the source covering portion 43 is formed in a band shape extending along the periphery of the source electrode 32 in plan view, and defines a source opening 46 that exposes the inner portion of the source electrode 32 .
  • the source opening 46 is formed in a polygonal shape along the periphery of the source electrode 32 in plan view.
  • the source covering section 43 has a first exposed section 47 (a first 1 removal section).
  • the outer covering portion 44 covers the first inorganic film 27 on the outer surface 9 (periphery of the first main surface 3).
  • the outer covering portion 44 is arranged at a distance from the periphery of the active surface 8 (the first to fourth connection surfaces 10A to 10D) and the periphery of the outer surface 9 (the first to fourth side surfaces 5A to 5D). 1 is coated with an inorganic film 27.
  • the outer covering portion 44 is arranged on the first inorganic film 27 at a distance from the gate electrode 30, the source electrode 32, the gate wirings 36A, 36B, and the source wiring 37 on the outer surface 9. In other words, the outer covering portion 44 does not cover metal (electrode).
  • the outer covering part 44 includes a second exposed part 48 (second removed part) that exposes the electrode side walls of the gate electrode 30, the gate wirings 36A and 36B, and the source wiring 37 in a region between the gate covering part 42 and the outer covering part 44. ) are divided.
  • the second exposed portion 48 also exposes the step between the active surface 8 and the outer surface 9 (ie, the sidewall structure 26).
  • the second exposed portion 48 is connected to the first exposed portion 47.
  • the outer covering part 44 includes a third exposed part 49 (third removed part) that exposes the electrode side walls of the source electrode 32, the gate wirings 36A and 36B, and the source wiring 37 in a region between the source covering part 43 and the outer covering part 44. ) are divided.
  • the third exposed portion 49 also exposes the step between the active surface 8 and the outer surface 9 (ie, the sidewall structure 26).
  • the third exposed portion 49 is connected to the first exposed portion 47 and the second exposed portion 48.
  • the outer covering portion 44 is formed in a band shape extending along the periphery of the outer surface 9 (the periphery of the first main surface 3) in plan view.
  • the outer covering portion 44 is formed into an annular shape (specifically, a square annular shape) surrounding the active surface 8 in plan view.
  • the outer covering portion 44 has an inner edge on the active surface 8 side and an outer edge on the peripheral edge side of the outer surface 9.
  • the inner edge of the outer covering portion 44 is preferably located closer to the active surface 8 than the outermost field region 21. That is, it is preferable that the outer covering portion 44 is arranged so as to overlap at least one field region 21 . Further, it is preferable that the outer covering portion 44 faces at least one field region 21 with the first inorganic film 27 interposed therebetween. Of course, the inner edge of the outer covering portion 44 may be located closer to the active surface 8 than the innermost field region 21 . That is, the outer covering part 44 may be arranged so as to overlap all the field regions 21.
  • the outer edge of the outer covering part 44 is formed at a distance inward from the periphery of the outer surface 9, and defines a dicing street 50 between it and the periphery of the outer surface 9.
  • the dicing street 50 is formed in a band shape extending along the periphery of the outer side surface 9 (first to fourth side surfaces 5A to 5D) in plan view.
  • the dicing street 50 is formed in an annular shape (specifically, a square annular shape) surrounding the inner part (active surface 8) of the first main surface 3 in plan view. In this form, the dicing street 50 exposes the first inorganic film 27.
  • the dicing street 50 may expose the outer surface 9.
  • the dicing street 50 may have a width of 1 ⁇ m or more and 200 ⁇ m or less.
  • the width of the dicing street 50 is the width in the direction perpendicular to the extending direction of the dicing street 50.
  • the width of the dicing street 50 is preferably 5 ⁇ m or more and 50 ⁇ m or less.
  • the outer covering portion 44 enters into the base through-hole 40 from above the first inorganic film 27 and is directly connected to the outer surface 9 (the peripheral edge of the first main surface 3) within the base through-hole 40.
  • the outer covering portion 44 has a width larger than the width of the base through-hole 40.
  • the outer covering part 44 enters into the base through-hole 40 from above the first inorganic film 27 through the inner wall of the base through-hole 40 and onto the first inorganic film 27 through the outer wall of the base through-hole 40. It's being pulled out. Thereby, the outer covering part 44 covers both the inner wall part and the outer wall part of the base through-hole 40.
  • the outer covering portion 44 includes a first portion 51 and a second portion 52.
  • the first portion 51 is a portion that covers the first inorganic film 27 outside the base through-hole 40 .
  • the first portion 51 has a first upper surface located on the outer surface 9 side with respect to the active surface 8 .
  • the second portion 52 is a portion that covers the outer surface 9 within the base through-hole 40 .
  • the second portion 52 has a second upper surface located on the outer surface 9 side with respect to the first upper surface.
  • the second portion 52 and the first portion 51 define a recess portion 53 (step portion) that is recessed toward the outer surface 9 side.
  • the semiconductor device 1A includes at least one (single or plural) through hole 55 formed in the outer covering portion 44 (second inorganic film 41). Even if a single through-hole 55 is formed in a plan view, if a plurality of through-holes 55 appear in a cross-sectional view, it is considered that a plurality of through-holes 55 are formed in a cross-sectional view. .
  • the single or multiple through holes 55 are formed at intervals from the gate electrode 30 and the source electrode 32 to the peripheral edge side of the outer surface 9. That is, the single or multiple through holes 55 are formed around the gate electrode 30 and the source electrode 32. Specifically, the single or plural through holes 55 are formed at intervals from the source wiring 37 toward the peripheral edge of the outer surface 9 .
  • the single or multiple through holes 55 are formed around the source wiring 37.
  • the single or multiple through holes 55 are preferably formed at intervals from the plurality of field regions 21 (outermost field region 21) to the peripheral edge side of the outer surface 9. That is, it is preferable that the single or multiple through holes 55 be formed around the field region 21 .
  • the through holes 55 are classified into a first type through hole 56 and a second type through hole 57 based on the exposed object observed in the cross section.
  • the first type through hole 56 is formed in the outer covering portion 44 so as to expose only the first inorganic film 27 in a cross-sectional view.
  • the first type through hole 56 is formed in the first portion 51 of the second inorganic film 41 .
  • One or more first type through holes 56 may be formed only in the region on the active surface 8 side with respect to the base through hole 40.
  • One or more of the first type through holes 56 may be formed only in a region on the peripheral side of the outer surface 9 with respect to the base through hole 40.
  • a plurality of first type through holes 56 may be formed in a region on the active surface 8 side with respect to the base through hole 40 and in a region on the peripheral side of the outer surface 9 with respect to the base through hole 40.
  • the second type through hole 57 is formed in the outer covering part 44 so as to expose the outer surface 9.
  • the second type through hole 57 is formed at least in the second portion 52 of the outer covering portion 44 .
  • the second type through hole 57 may be formed in the outer covering portion 44 so as to pass through the wall of the base through hole 40 so as to expose both the outer surface 9 and the first inorganic film 27. That is, the second type through hole 57 may be formed in the first portion 51 and the second portion 52 of the outer covering portion 44 .
  • the second type through-hole 57 may pass through either or both of the inner wall of the base through-hole 40 and the outer wall of the base through-hole 40 . That is, the second type through-hole 57 may expose a part of the base through-hole 40 in a cross-sectional view, or may expose the entire area of the base through-hole 40 in a cross-sectional view.
  • the semiconductor device 1A may include one or both of the first type through hole 56 and the second type through hole 57 in one cross section.
  • the semiconductor device 1A may include only the first type through hole 56 in any first cross section, and may include only the second type through hole 57 in any second cross section different from the first cross section.
  • the semiconductor device 1A may include both the first type through hole 56 and the second type through hole 57 in the first cross section, and may include only the first type through hole 56 in the second cross section.
  • the semiconductor device 1A may include both the first type through hole 56 and the second type through hole 57 in the first cross section, and may include only the second type through hole 57 in the second cross section.
  • the through-hole 55 belongs to either the first-type through-hole 56 or the second-type through-hole 57 is determined by the object of exposure of the through-hole 55 in an arbitrary cross section, and the layout of the through-hole 55 (number, planar shape, size, etc.) are arbitrary.
  • the layout of the through hole 55 will be explained below.
  • the description of the layout of the through hole 55 also applies to the layout of the first type through hole 56 and the layout of the second type through hole 57.
  • At least one through hole 55 is formed in the outer covering portion 44 so as to surround the active surface 8 in a plan view. That is, at least one through hole 55 may be formed in the first inorganic film 27 so as to surround the gate electrode 30, the source electrode 32, the gate wirings 36A, 36B, and the source wiring 37 in plan view.
  • the form in which at least one through hole 55 surrounds the active surface 8 may include a form in which a single through hole 55 with ends or ends faces the active surface 8 from multiple directions. Further, the configuration in which at least one through hole 55 surrounds the active surface 8 may include a configuration in which a plurality of through holes 55, which are either end-shaped or endless, face the active surface 8 from multiple directions.
  • the plurality of directions is preferably four directions.
  • the four directions are four normal directions of the first to fourth side surfaces 5A to 5D. That is, the four directions are one side of the first direction X, the other side of the first direction X, one side of the second direction Y, and the other side of the second direction Y. Further, the four directions can be defined by four crystal directions of the SiC single crystal.
  • the four crystal directions are one direction along the a-axis (for example, the [11-20] direction), the other direction along the a-axis (for example, the [-1-120] direction), and one direction along the m-axis (for example, the [-1100] direction). ] direction) and other directions of the m-axis direction (for example, the [1-100] direction).
  • At least one through hole 55 may be formed in a polygonal shape such as a triangular, quadrangular, hexagonal, or octagonal shape in plan view. At least one through hole 55 may be formed in a circular shape in plan view. At least one through hole 55 may be formed in a band shape, a rectangular shape, an elliptical shape, or an oval shape extending in either the first direction X or the second direction Y in plan view. At least one through hole 55 may be formed in a band shape, a rectangular shape, an elliptical shape, or an oval shape extending in a direction intersecting the first direction X and the second direction Y in a plan view.
  • At least one through hole 55 may have a portion (side) extending in the first direction X and/or a portion (side) extending in the second direction Y. At least one through hole 55 may have a portion (side) extending in a direction intersecting the first direction X and the second direction Y. At least one through hole 55 may be formed in a C-shape, an L-shape, a T-shape, or a cross-shape in plan view.
  • At least one through hole 55 may be formed in an annular shape on the side of the active surface 8 in plan view.
  • at least one through hole 55 may be formed in a small annular shape that does not surround the active surface 8 in plan view.
  • at least one through hole 55 may be formed in a polygonal ring shape such as a triangular ring shape, a square ring shape, a hexagonal ring shape, an octagonal ring shape, etc. in plan view.
  • at least one through hole 55 may be formed in an annular shape in plan view.
  • At least one through hole 55 may be formed in a band ring shape, a rectangular ring shape, an elliptical ring shape, or an oval ring shape extending in either the first direction X or the second direction Y in plan view. Further, at least one through hole 55 may be formed in a band ring shape, a rectangular ring shape, an elliptical ring shape, or an oval ring shape extending in a direction intersecting the first direction X and the second direction Y in a plan view.
  • At least one through hole 55 may be formed in a large ring shape surrounding the active surface 8 in plan view.
  • at least one through hole 55 may be formed in an annular shape (for example, a square annular shape) extending along the outer covering portion 44 .
  • at least one through hole 55 may be formed in a polygonal ring shape, a circular ring shape, an elliptical ring shape, or an elongated ring shape as long as the size of the outer covering portion 44 allows.
  • a plurality of through holes 55 may be formed at intervals in the first direction X.
  • a plurality of through holes 55 may be formed at intervals in the second direction Y.
  • a plurality of through holes 55 may be formed at intervals in the first direction X and the second direction Y.
  • a plurality of through holes 55 may be formed at intervals in a direction intersecting the first direction X and the second direction Y.
  • a plurality of through holes 55 extending in the first direction X in a stripe pattern may be formed.
  • a plurality of through holes 55 extending in the second direction Y in a stripe pattern may be formed.
  • a plurality of through holes 55 extending in a stripe shape in the first direction X and a plurality of through holes 55 extending in a stripe shape in the second direction Y may coexist side by side in the first direction X or the second direction Y. . That is, at least one through hole 55 extending in the first direction X and at least one through hole 55 extending in the second direction Y may be formed adjacent to each other in the first direction X or the second direction Y.
  • a lattice-like through-hole 55 may be formed that integrally includes a plurality of through-holes 55 extending in a stripe-like manner in the first direction X and a plurality of through-holes 55 extending in a stripe-like manner in the second direction Y. That is, the through-holes 55 may be formed to extend in a mesh-like (lattice-like) manner along the first direction X and the second direction Y. Of course, the through holes 55 may be formed to extend in a mesh-like (lattice-like) manner along a direction intersecting the first direction X and the second direction Y.
  • the semiconductor device 1A may include a layout in which at least two of the plurality of layouts of the through holes 55 described above are combined.
  • first to twentieth layout examples having features extracted from the layout of the through holes 55 will be shown with reference to FIGS. 8A to 8T.
  • FIGS. 8A to 8T are schematic diagrams showing first to twentieth layout examples of the through holes 55.
  • the first to 20th layout examples are all illustrated examples of the layout of the through holes 55, and the layout of the through holes 55 is not limited to the first to 20th layout examples.
  • the semiconductor device 1A may include a layout in which at least two of the first to twentieth layout examples are combined.
  • the plurality of through holes 55 may be arranged in a matrix at intervals in the first direction X and the second direction Y in plan view.
  • the plurality of through holes 55 are formed in a matrix in a plurality of parts extending along the first to fourth side surfaces 5A to 5D of the outer covering part 44 in a plan view, and surround the active surface 8 from a plurality of directions. It is preferable that In this example, the plurality of through holes 55 are each formed in a rectangular shape when viewed from above.
  • the plurality of through holes 55 may each be formed in a band shape extending along the outer covering portion 44 in plan view. Further, referring to FIG. 8C (third layout example), the plurality of through holes 55 may each be formed in a circular shape in a plan view.
  • the plurality of through holes 55 may each be formed in a polygonal shape (here, a hexagonal shape) other than a quadrangular shape in plan view. Further, referring to FIG. 8E (fifth layout example), the plurality of through holes 55 may each be formed in an annular shape that does not surround the active surface 8 on the side of the active surface 8 in a plan view.
  • the plurality of through holes 55 include at least one (in this example, a plurality of) first through holes 55A extending in the first direction It may include at least one (in this example, a plurality of) second through holes 55B extending in the Y direction.
  • the plurality of first through holes 55A and the plurality of second through holes 55B may be arranged at intervals in the first direction X and the second direction Y in an arbitrary layout.
  • the plurality of first through holes 55A may be arranged in a line in the first direction X and may face each other in the first direction X.
  • the plurality of first through holes 55A may be arranged in a line in the second direction Y and may face each other in the second direction Y.
  • the plurality of second through holes 55B may be arranged in a line in the first direction X and may face each other in the first direction X.
  • the plurality of second through holes 55B may be arranged in a line in the second direction Y and may face each other in the second direction Y.
  • the plurality of first through holes 55A and the plurality of second through holes 55B may be arranged alternately in the first direction X and may face each other in the first direction X. Further, the plurality of first through holes 55A and the plurality of second through holes 55B may be arranged alternately in the second direction Y and may face each other in the second direction Y.
  • each through hole 55 has a portion (side) extending in the first direction X and a portion (side) extending in the second direction Y in plan view. You can leave it there.
  • each through hole 55 is formed in a cross shape in plan view.
  • each through hole 55 may be formed in a C-shape, an L-shape, or a T-shape in plan view.
  • the plurality of through holes 55 may each extend in a direction intersecting the first direction X and the second direction Y in plan view.
  • the plurality of through holes 55 may include a plurality of first through holes 55A extending in the first intersecting direction and a plurality of second through holes 55B extending in the second intersecting direction.
  • the first intersecting direction is a direction intersecting the first direction X and the second direction Y (the same applies hereinafter).
  • the second intersecting direction is a direction intersecting the first direction X, the second direction Y, and the first intersecting direction (the same applies hereinafter).
  • the first intersecting direction is a direction extending at an inclination angle of 0° ⁇ 90° when the coordinate axes of the first direction X and the second direction Y are set.
  • the first intersecting direction extends at an inclination angle of 30° ⁇ 60° (more preferably an inclination angle of 45° ⁇ 5°).
  • the second intersecting direction is a direction extending at an inclination angle of 90° ⁇ 180°.
  • the second intersecting direction preferably extends at an inclination angle of 120° ⁇ 150° (more preferably an inclination angle of 135° ⁇ 5°). It is particularly preferable that the second intersecting direction is perpendicular to the first intersecting direction.
  • the plurality of first through holes 55A may be arranged in a line in the first direction X and may face each other in the first direction X.
  • the plurality of first through holes 55A may be arranged in a line in the second direction Y and may face each other in the second direction Y.
  • the plurality of second through holes 55B may be arranged in a line in the first direction X and may face each other in the first direction X.
  • the plurality of second through holes 55B may be arranged in a line in the second direction Y and may face each other in the second direction Y.
  • the plurality of first through holes 55A and the plurality of second through holes 55B may be arranged alternately in the first direction X and may face each other in the first direction X. Further, the plurality of first through holes 55A and the plurality of second through holes 55B may be arranged alternately in the second direction Y and may face each other in the second direction Y.
  • the plurality of through holes 55 may be constituted only by the plurality of first through holes 55A or the plurality of second through holes 55B.
  • the plurality of through holes 55 may each have a portion extending in the first intersecting direction and a portion extending in the second intersecting direction in plan view.
  • each through hole 55 is formed in a cross shape intersecting the first direction X and the second direction Y in plan view.
  • each through hole 55 may be formed in a C-shape, an L-shape, or a T-shape that intersects the first direction X and the second direction Y in plan view.
  • FIGS. 8A to 8I described above an example is shown in which a plurality of through holes 55 are arranged in a matrix in a plan view.
  • the plurality of through holes 55 may be arranged in a staggered manner at intervals in the first direction X and the second direction Y.
  • the semiconductor device 1A includes a plurality of through holes 55 arranged in a line in the second direction Y, and includes a plurality of groups formed at intervals in the first direction X.
  • the plurality of through holes 55 belonging to one group are arranged shifted in the second direction Y with respect to the plurality of through holes 55 belonging to the other group.
  • the plurality of through holes 55 belonging to one group are opposed to the area between the plurality of through holes 55 belonging to the other group with respect to the first direction X.
  • the semiconductor device 1A may include a plurality of through holes 55 arranged in a line in the first direction X, and may include a plurality of groups formed at intervals in the second direction Y.
  • the plurality of through holes 55 belonging to one group are arranged shifted in the first direction X with respect to the plurality of through holes 55 belonging to an adjacent group.
  • the plurality of through holes 55 are arranged at intervals from the active surface 8 to the peripheral edge side of the outer surface 9 in a plan view, and are arranged in stripes extending along the outer covering portion 44. It may be formed into a shape. In this case, the plurality of through holes 55 may be formed in an endless shape or an end shape so as to surround the active surface 8 from a plurality of directions (for example, four directions).
  • the plurality of through holes 55 are formed in a stripe shape extending along the outer covering portion 44 in plan view, similarly to the eleventh layout example.
  • the plurality of through holes 55 are formed in a zigzag shape, each having a portion extending in the first intersecting direction and a portion extending in the second intersecting direction in plan view.
  • the plurality of through holes 55 are formed in a stripe shape extending along the outer covering portion 44 in plan view, similarly to the eleventh layout example.
  • the plurality of through holes 55 are formed in a stripe shape extending in a direction intersecting the extending direction of the outer covering portion 44 .
  • the plurality of through holes 55 may extend in the first intersecting direction or the second intersecting direction.
  • a plurality of through holes 55 extending in a stripe shape in the first intersecting direction and a plurality of through holes 55 extending in a stripe shape in the second intersecting direction may be formed.
  • the plurality of through holes 55 are arranged at intervals in the extending direction of the outer covering part 44 in a plan view, and intersect with the extending direction of the outer covering part 44. It may be formed in a stripe shape extending in the direction. In this example, the plurality of through holes 55 are perpendicular to the extending direction of the outer covering portion 44 (that is, the first direction X or the second direction Y).
  • the plurality of through holes 55 are formed in a stripe shape extending in a direction intersecting the extending direction of the outer covering portion 44 in plan view, similar to the fourteenth layout example. There is.
  • the plurality of through holes 55 are formed in a zigzag shape, each having a portion extending in the first cross direction and a portion extending in the second cross direction.
  • a single through hole 55 may be formed that extends in a zigzag shape along the extending direction of the outer covering portion 44.
  • the single through hole 55 includes a plurality of first through holes 55A and a plurality of second through holes 55B connected in a zigzag pattern.
  • the plurality of first through holes 55A are arranged at intervals in the extending direction of the outer covering part 44 and are each formed in a band shape extending in a direction intersecting (specifically orthogonal to) the extending direction of the outer covering part 44. has been done.
  • the plurality of second through holes 55B each extend in the extending direction of the outer covering part 44, and connect one end of the pair of first through holes 55A and the other ends of the pair of first through holes 55A to the outer covering part 44. are connected alternately along the extending direction.
  • a single mesh-like (lattice-like) through-hole 55 extending in the first direction X and the second direction Y may be formed.
  • the single through-hole 55 is composed of a plurality of first through-holes 55A and a plurality of second through-holes 55B connected in a grid pattern.
  • the plurality of first through holes 55A are formed in a stripe shape extending in the first direction X.
  • the plurality of second through holes 55B are formed in a stripe shape extending in the second direction Y so as to be connected to the plurality of first through holes 55A.
  • a single mesh-like (lattice-like) through-hole 55 extending in a direction intersecting the first direction X and the second direction Y may be formed.
  • the single through-hole 55 is composed of a plurality of first through-holes 55A and a plurality of second through-holes 55B connected in a grid pattern.
  • the plurality of first through holes 55A are formed in a stripe shape extending in the first intersecting direction.
  • the plurality of second through holes 55B are formed in a stripe shape extending in the second intersecting direction so as to be connected to the plurality of first through holes 55A.
  • a plurality of hexagonal through holes 55 may be arranged in a honeycomb shape when viewed from above.
  • the honeycomb arrangement is also an example of a staggered arrangement.
  • a portion extending in a hexagonal mesh shape (hexagonal lattice shape) in plan view is formed in the outer covering portion 44 .
  • a single through hole 55 extending in a hexagonal mesh shape (hexagonal lattice shape) in plan view may be formed.
  • a plurality of hexagonal portions arranged in a honeycomb shape when viewed from above are formed in the outer covering portion 44 .
  • a single or multiple through holes 55 are formed in plan view.
  • the single or plural through-holes 55 according to the first to twenty-first layout examples each include a first-type through-hole 56 and a second-type through-hole 57 in cross-sectional view.
  • the first type through hole 56 consists of a part of the single through hole 55
  • the second type through hole 57 consists of a part of the single through hole 55.
  • the first type through hole 56 consists of one through hole 55
  • the second type through hole 57 consists of one through hole 55.
  • the first direction X may be the a-axis direction of the SiC single crystal
  • the second direction Y may be the m-axis direction of the SiC single crystal
  • the first direction X may be the m-axis direction of the SiC single crystal
  • the second direction Y may be the a-axis direction of the SiC single crystal.
  • the layout of the single or multiple through holes 55 may be determined from the viewpoint of stress generated along the crystal direction of the SiC single crystal. In other words, by adjusting the layout of the single or multiple through holes 55, it is possible to suppress stress bias in a specific direction (crystal direction).
  • the semiconductor device 1A includes an organic film 60 covering the second inorganic film 41.
  • the organic film 60 may be referred to as an "organic insulating film” or a "resin film.” It is preferable that the organic film 60 contains resin other than thermosetting resin.
  • the organic film 60 may be made of light-transmitting resin or transparent resin.
  • the organic film 60 is preferably made of a negative type or positive type photosensitive resin film.
  • the organic film 60 includes at least one of a polyimide film, a polyamide film, and a polybenzoxazole film. In this form, organic film 60 includes a polybenzoxazole film.
  • the organic film 60 has a thickness less than the thickness of the chip 2. It is preferable that the thickness of the organic film 60 exceeds the thickness of the first inorganic film 27. It is preferable that the thickness of the organic film 60 exceeds the thickness of the second inorganic film 41. It is particularly preferable that the thickness of the organic film 60 exceeds the thickness of the gate electrode 30 (source electrode 32).
  • the thickness of the organic film 60 may be 3 ⁇ m or more and 30 ⁇ m or less. The thickness of the organic film 60 is preferably 20 ⁇ m or less.
  • the organic film 60 fills the first exposed portion 47 , second exposed portion 48 , and third exposed portion 49 of the second inorganic film 41 and covers the gate covering portion 42 , source covering portion 43 , and outer covering portion of the second inorganic film 41 .
  • the portion 44 is covered.
  • the organic film 60 covers the peripheral edge of the gate electrode 30, the peripheral edge of the source electrode 32, the plurality of gate wirings 36A, 36B, and the source wiring 37 in the first exposed part 47, the second exposed part 48, and the third exposed part 49. Covered.
  • the organic film 60 covers the electrode side walls of the gate electrode 30, the electrode side walls of the source electrode 32, the entire area of the plurality of gate wirings 36A and 36B, and the entire area of the source wiring 37.
  • a portion of the organic film 60 that covers the gate electrode 30 defines a gate pad opening 61 that exposes the inner part of the gate electrode 30.
  • the gate pad opening 61 is formed in a rectangular shape in plan view and communicates with the gate opening 45. Gate pad opening 61 may expose the inner edge of gate covering portion 42 . Of course, the organic film 60 may cover the entire gate covering portion 42.
  • a portion of the organic film 60 that covers the source electrode 32 defines a source pad opening 62 that exposes the inner part of the source electrode 32.
  • the source pad opening 62 is formed in a polygonal shape along the periphery of the source electrode 32 in plan view, and communicates with the source opening 46 .
  • the source pad opening 62 may expose the inner edge of the source covering portion 43.
  • the organic film 60 may cover the entire source covering portion 43.
  • the organic film 60 fills all the through holes 55 (single or multiple through holes 55) on the outer surface 9 side (peripheral side of the first main surface 3) and covers the outer coating portion 44 of the second inorganic film 41. Covered. Thereby, the organic film 60 has a single or multiple anchor portions 65 located within the single or multiple through holes 55 .
  • the single or multiple anchor portions 65 have a layout that matches the layout of the single or multiple through holes 55 .
  • the connection area of the organic film 60 to the second inorganic film 41 (outer coating part 44) is increased by the anchor part 65.
  • the organic film 60 is formed in the first type through hole 56 through the first inorganic film 27 and the outer coating part. It has a first type anchor portion 66 that is in contact with 44.
  • the organic film 60 exposes the outer surface 9 ( It has a second type anchor part 67 that is in contact with the first main surface 3 ) and the outer covering part 44 .
  • the second type through hole 57 exposes the outer surface 9 (first main surface 3), the wall of the base through hole 40, and the first inorganic film 27, the second type anchor part 67 Inside 57 , it contacts the outer surface 9 (first principal surface 3 ), the wall of the base through-hole 40 , the first inorganic film 27 , and the outer covering portion 44 .
  • the second type through hole 57 exposes the inner wall part, the outer surface 9 (first main surface 3), and the outer wall part of the base through hole 40
  • the second type anchor part 67 is inserted into the base through hole. 40 , the outer surface 9 (first main surface 3 ), and the outer wall of the base through-hole 40 .
  • the second type anchor portion 67 is connected to the outer surface 9 within the base through-hole 40 and at the same time engages with the stepped portion between the outer surface 9 (first main surface 3) and the first inorganic film 27.
  • the organic film 60 covers the first portion 51 and the second portion 52 of the outer covering portion 44 and covers the recess portion 53 defined by the first portion 51 and the second portion 52. That is, the organic film 60 enters the first type through hole 56 from above the first portion 51 and covers the first inorganic film 27 within the first type through hole 56 . Further, the organic film 60 enters the recess portion 53 from above the first portion 51 and covers the second portion 52 within the recess portion 53 .
  • the organic film 60 enters into the base through hole 40 (second type through hole 57) from above the second portion 52 in the recessed portion 53, and exits inside the base through hole 40 (second type through hole 57).
  • the side surface 9 and the first inorganic film 27 are coated.
  • the connection area of the organic film 60 to the second inorganic film 41 (outer coating portion 44) is also increased by the recess portion 53. In this form, the connection area is increased by the stepped structure formed by the base through hole 40, the recessed portion 53, and the second type through hole 57.
  • the outer edge of the organic film 60 is spaced inward from the periphery of the outer surface 9 and defines a dicing street 50 between it and the periphery of the outer surface 9 .
  • the outer edge of the organic film 60 exposes the outer edge of the second inorganic film 41.
  • the organic film 60 and the second inorganic film 41 define the dicing streets 50.
  • the organic film 60 may cover the entire outer edge of the second inorganic film 41.
  • the semiconductor device 1A includes a drain electrode 68 (third main surface electrode) that covers the second main surface 4.
  • Drain electrode 68 is electrically connected to second main surface 4 .
  • the drain electrode 68 forms an ohmic contact with the second semiconductor region 7 exposed from the second main surface 4 .
  • the drain electrode 68 may cover the entire second main surface 4 so as to be continuous with the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the drain electrode 68 may cover the second main surface 4 at a distance inward from the periphery of the chip 2.
  • the drain electrode 68 is configured so that a drain-source voltage of 500 V or more and 3000 V or less is applied between it and the source electrode 32. That is, the chip 2 is formed so that a voltage of 500 V or more and 3000 V or less is applied between the first main surface 3 and the second main surface 4.
  • the semiconductor device 1A includes the chip 2, the second inorganic film 41 (inorganic film), the through hole 55, and the organic film 60.
  • the chip 2 has a first main surface 3 .
  • the second inorganic film 41 includes an insulator and covers the first main surface 3.
  • the through hole 55 is formed in the second inorganic film 41 .
  • the organic film 60 fills the through hole 55 and covers the second inorganic film 41 .
  • an adhesive region having unevenness due to the through holes 55 is formed between the second inorganic film 41 and the organic film 60.
  • the connection strength of the organic film 60 to the second inorganic film 41 can be improved.
  • stress is generated in the second inorganic film 41 or the organic film 60, peeling of the organic film 60 from the second inorganic film 41 can be suppressed.
  • the uneven adhesive area can extend the path for moisture (moisture) to enter. As a result, it is possible to prevent moisture from entering the region between the second inorganic film 41 and the organic film 60, thereby suppressing deterioration (including corrosion) caused by moisture. Therefore, it is possible to provide a semiconductor device 1A with improved reliability.
  • the through hole 55 exposes the first main surface 3. According to this structure, it is possible to form the organic film 60 having a portion in contact with the first main surface 3 inside the through hole 55 and a portion in contact with the second inorganic film 41 outside the through hole 55 .
  • the second inorganic film 41 is preferably made of a silicon nitride film (nitride film). According to this structure, it is possible to obtain the effect of improving the connection strength and the effect of suppressing the intrusion of moisture between the silicon nitride film and the organic film 60.
  • the semiconductor device 1A includes a chip 2, a first inorganic film 27, a second inorganic film 41, at least one through hole 55, and an organic film 60.
  • the chip 2 has a first main surface 3 .
  • the first inorganic film 27 includes an insulator and covers the first main surface 3.
  • the second inorganic film 41 includes an insulator and covers the first inorganic film 27 .
  • the through hole 55 is formed in the second inorganic film 41 .
  • the organic film 60 fills the through hole 55 and covers the second inorganic film 41 .
  • an adhesive region having irregularities due to the through holes 55 is formed between the second inorganic film 41 and the organic film 60.
  • the connection strength of the organic film 60 to the second inorganic film 41 can be improved.
  • stress is generated in the second inorganic film 41 or the organic film 60, peeling of the organic film 60 from the second inorganic film 41 can be suppressed.
  • the uneven adhesive area can extend the path for moisture to enter. As a result, it is possible to prevent moisture from entering the region between the second inorganic film 41 and the organic film 60, thereby suppressing deterioration caused by moisture. Therefore, it is possible to provide a semiconductor device 1A with improved reliability.
  • At least one through hole 55 has a first type through hole 56 that exposes the first inorganic film 27 in a cross-sectional view.
  • this structure it is possible to form an organic film 60 having a portion in contact with the first inorganic film 27 inside the first type through hole 56 and a portion in contact with the second inorganic film 41 outside the first type through hole 56 . Therefore, by using the first type through-hole 56, it is possible to improve the connection strength of the organic film 60 to the second inorganic film 41, and at the same time, it is possible to extend the path of moisture intrusion.
  • At least one through hole 55 has a second type through hole 57 that exposes the first main surface 3 in a cross-sectional view. According to this structure, it is possible to form the organic film 60 having a portion in contact with the first main surface 3 inside the second type through hole 57 and a portion in contact with the second inorganic film 41 outside the second type through hole 57. Therefore, by using the second type through-hole 57, it is possible to improve the connection strength of the organic film 60 to the second inorganic film 41, and at the same time, it is possible to extend the path of moisture intrusion.
  • the second type through hole 57 may expose the first main surface 3 and the first inorganic film 27 in a cross-sectional view.
  • the organic material has a portion in contact with the first main surface 3 and the first inorganic film 27 inside the second type through hole 57 and a portion in contact with the second inorganic film 41 outside the second type through hole 57.
  • a film 60 can be formed. Therefore, by using the second type through-hole 57, it is possible to improve the connection strength of the organic film 60 to the second inorganic film 41, and at the same time, it is possible to extend the path of moisture intrusion.
  • the first inorganic film 27 has a base through-hole 40 that exposes the first main surface 3.
  • the second inorganic film 41 includes a first portion 51 that covers the first inorganic film 27 outside the base through-hole 40 and a second portion 52 that covers the first main surface 3 inside the base through-hole 40. It is preferable to have. It is preferable that the organic film 60 has a portion that covers the first portion 51 and a portion that covers the second portion 52.
  • an adhesive region having irregularities caused by the base through-holes 40 is formed between the first main surface 3 and the second inorganic film 41 with the first inorganic film 27 interposed therebetween.
  • the connection strength of the second inorganic film 41 to the first inorganic film 27 (first main surface 3) can be improved.
  • peeling of the second inorganic film 41 from the first inorganic film 27 can be suppressed.
  • the uneven adhesive area can extend the path for moisture to enter. As a result, it is possible to prevent moisture from entering the region between the first inorganic film 27 and the second inorganic film 41, thereby suppressing deterioration (including corrosion) caused by moisture.
  • the second portion 52 has a surface located on the first main surface 3 side with respect to the height position of the surface of the first portion 51, and defines a recess portion 53 (step portion) between it and the first portion 51. It is preferable that you do so. According to this structure, an adhesive region having irregularities due to the recess portion 53 and the through hole 55 is formed between the second inorganic film 41 and the organic film 60. Thereby, the connection strength of the organic film 60 to the second inorganic film 41 can be improved by using the recess portion 53 and the through hole 55, and at the same time, the path of moisture intrusion can be extended. It is preferable that the second inorganic film 41 has a thickness less than 1/2 of the width of the base through-hole 40.
  • At least one through hole 55 includes a second type through hole 57 that exposes the wall portion of the base through hole 40 in a cross-sectional view.
  • the organic film 60 is formed which has a portion in contact with the wall of the base through hole 40 inside the second type through hole 57 and a portion in contact with the second inorganic film 41 outside the second type through hole 57. can. Therefore, by utilizing the second type through hole 57 that exposes the wall portion of the base through hole 40, it is possible to improve the connection strength of the organic film 60 to the second inorganic film 41, and at the same time, it is possible to extend the path of moisture intrusion.
  • the semiconductor device 1A may include a plurality of through holes 55. According to this structure, the organic film 60 having a plurality of portions located within the plurality of through holes 55 can be formed. Therefore, by using the plurality of through holes 55, it is possible to improve the connection strength of the organic film 60 to the second inorganic film 41, and at the same time, it is possible to extend the moisture intrusion route.
  • the plurality of through holes 55 may be formed in a stripe shape when viewed from above. According to this structure, it is possible to form the organic film 60 having portions that engage with the second inorganic film 41 in a striped manner through the plurality of through holes 55 .
  • the plurality of through holes 55 may be arranged in a matrix or in a staggered manner at intervals in the first direction X and the second direction Y. According to this structure, the organic film 60 having portions that engage with the second inorganic film 41 in a matrix or staggered manner can be formed through the plurality of through holes 55 .
  • the semiconductor device 1A may include a through hole 55 having a portion extending in the first direction X and a portion extending in the second direction Y. According to this structure, the organic film 60 having a portion extending in the first direction X and a portion extending in the second direction Y can be formed within the through hole 55.
  • the semiconductor device 1A may include a through hole 55 extending in the first direction X and a through hole 55 extending in the second direction Y. According to this structure, the organic film 60 has a portion extending in the first direction X within the through hole 55 extending in the first direction X, and a portion extending in the second direction Y within the through hole 55 extending in the second direction Y. can be formed.
  • the semiconductor device 1A may include a through hole 55 extending in a direction intersecting the first direction X and the second direction Y. According to this structure, it is possible to form an organic film 60 having a portion extending in a direction intersecting the first direction X and the second direction Y within the through hole 55.
  • the first direction X and the second direction Y may be defined by the extending direction of the first to fourth side surfaces 5A to 5D of the chip 2.
  • the first direction X and the second direction Y may be defined by the crystal direction of the SiC single crystal.
  • the first direction X may be the a-axis direction of the SiC single crystal
  • the second direction Y may be the m-axis direction of the SiC single crystal.
  • the first direction X may be the m-axis direction of the SiC single crystal
  • the second direction Y may be the a-axis direction of the SiC single crystal.
  • the semiconductor device 1A may include a gate electrode 30 (first main surface electrode) arranged inward of the first main surface 3. In this case, it is preferable that at least one through hole 55 is formed around the gate electrode 30. According to this structure, it is possible to improve the connection strength of the organic film 60 to the second inorganic film 41 around the gate electrode 30, and at the same time, it is possible to extend the path of moisture intrusion. Thereby, the gate electrode 30 can be protected from external force and moisture.
  • the second inorganic film 41 preferably has a gate covering portion 42 that partially covers the gate electrode 30. Further, it is preferable that the organic film 60 has a portion that covers the gate electrode 30 with the gate covering portion 42 of the second inorganic film 41 interposed therebetween. According to this structure, the gate electrode 30 can be appropriately protected.
  • the gate covering portion 42 may expose the peripheral edge portion (electrode side wall) of the gate electrode 30. According to this structure, peeling of the second inorganic film 41 due to stress generated at the peripheral edge of the gate electrode 30 can be suppressed. In this structure, it is preferable that the organic film 60 covers the peripheral edge of the gate electrode 30.
  • the organic film 60 has softer physical properties than the second inorganic film 41. That is, the elastic modulus of the organic film 60 is smaller than the elastic modulus of the second inorganic film 41. Therefore, even if the organic film 60 covers the gate electrode 30, peeling of the organic film 60 due to stress generated in the gate electrode 30 is suppressed. Thereby, the gate electrode 30 can be appropriately protected by the organic film 60.
  • the gate electrode 30 may cover 25% or less of the first main surface 3 in plan view.
  • the semiconductor device 1A may include a source electrode 32 (second main surface electrode) arranged inward of the first main surface 3. In this case, it is preferable that at least one through hole 55 be formed around the source electrode 32. According to this structure, it is possible to improve the connection strength of the organic film 60 to the second inorganic film 41 around the source electrode 32, and at the same time, it is possible to extend the path of moisture intrusion. Thereby, the source electrode 32 can be protected from external force and moisture.
  • the second inorganic film 41 preferably has a source covering portion 43 that partially covers the source electrode 32.
  • the organic film 60 preferably has a portion that covers the source electrode 32 with the source covering portion 43 of the second inorganic film 41 interposed therebetween. According to this structure, the source electrode 32 can be appropriately protected.
  • the source covering portion 43 may expose the peripheral edge portion (electrode side wall) of the source electrode 32. According to this structure, peeling of the second inorganic film 41 due to stress generated at the peripheral edge of the source electrode 32 can be suppressed.
  • the organic film 60 covers the peripheral portion of the source electrode 32. According to this structure, the source electrode 32 can be appropriately protected by the organic film 60.
  • the source electrode 32 may cover 50% or more of the first main surface 3 in plan view.
  • the second inorganic film 41 has an outer covering part 44 that covers the first inorganic film 27 at the peripheral edge of the first main surface 3.
  • the through hole 55 is preferably formed in the outer covering portion 44 of the second inorganic film 41.
  • the organic film 60 covers the gate covering part 42, the source covering part 43, and the outer covering part 44 of the second inorganic film 41.
  • the outer covering portion 44 is not coated with metal. According to this structure, it is possible to reliably prevent the outer covering portion 44 from peeling off due to stress generated in the metal.
  • the gate electrode 30 (source electrode 32) is preferably thicker than the first inorganic film 27.
  • the second inorganic film 41 is preferably thinner than the gate electrode 30 (source electrode 32). It is preferable that the organic film 60 is thinner than the chip 2. It is preferable that the organic film 60 is thicker than the second inorganic film 41. It is preferable that the organic film 60 is thicker than the gate electrode 30 (source electrode 32).
  • the one or more through holes 55 are preferably formed in the second inorganic film 41 so as to surround the gate electrode 30 and the source electrode 32 in a plan view. That is, it is preferable that the one or more through holes 55 be formed in the second inorganic film 41 so as to surround the inner part of the first main surface 3 in plan view.
  • the semiconductor device 1A may include a mesa portion 11 defined on the first main surface 3.
  • the mesa portion 11 is an active surface 8 (first surface portion) formed on the inner side of the first main surface 3, and is formed on the peripheral edge of the first main surface 3 so as to be recessed from the active surface 8 in the thickness direction of the chip 2.
  • the first main surface 3 is defined by an outer surface 9 (second surface portion) having a flat surface and first to fourth connection surfaces 10A to 10D (connection surface portions) that connect the active surface 8 and the outer surface 9.
  • the first inorganic film 27 has a portion that covers the outer surface 9.
  • the second inorganic film 41 has a portion that covers the first inorganic film 27 on the outer surface 9 side.
  • the through hole 55 has a portion that covers the second inorganic film 41 on the outer surface 9 side.
  • the organic film 60 fills the through hole 55 and covers the second inorganic film 41 on the outer surface 9 side. According to this structure, it is possible to improve the connection strength of the organic film 60 to the second inorganic film 41 on the outer surface 9 which is recessed in the thickness direction relative to the active surface 8, and at the same time, it is possible to extend the path of moisture intrusion.
  • the semiconductor device 1A may include a sidewall structure 26 covering at least one of the first to fourth connection surfaces 10A to 10D.
  • the first inorganic film 27 may cover the sidewall structure 26.
  • the second inorganic film 41 (outer coating portion 44) be formed with a space therebetween from the sidewall structure 26.
  • the organic film 60 may cover the sidewall structure 26 with the first inorganic film 27 interposed therebetween.
  • the second inorganic film 41 includes an insulator different from that of the first inorganic film 27.
  • the first inorganic film 27 includes an oxide film.
  • the second inorganic film 41 preferably includes a nitride film.
  • the organic film 60 includes a photosensitive resin film.
  • the chip 2 includes a single crystal of a wide bandgap semiconductor.
  • Single crystal wide bandgap semiconductors are effective in improving electrical characteristics.
  • the chip 2 may have a first main surface 3 having an area of 1 mm square or more in plan view.
  • the chip 2 may have a thickness of 200 ⁇ m or less. It is preferable that the chip 2 has a thickness of 150 ⁇ m or less in cross-sectional view.
  • a relatively thin chip 2 having a thickness of 200 ⁇ m or less is easily deformed by stress. In this regard, according to the structure of the semiconductor device 1A, even when the chip 2 is deformed due to stress, separation of the organic film 60 from the second inorganic film 41 can be suppressed.
  • the semiconductor device 1A includes a drain electrode 68 (third main surface electrode) that covers the second main surface 4 of the chip 2.
  • the drain electrode 68 forms a potential difference (eg, 500 V or more and 3000 V or less) with the source electrode 32 via the chip 2 .
  • the distance between the source electrode 32 and the drain electrode 68 is shortened, which increases the risk of a discharge phenomenon between the periphery of the first main surface 3 and the source electrode 32.
  • the distance between the source electrode 32 and the drain electrode 68 can be increased by the through holes 55. Therefore, the insulation between the source electrode 32 and the drain electrode 68 can be improved, and discharge phenomena can be suppressed.
  • FIG. 9 is a diagram corresponding to FIG. 7 and showing a semiconductor device 1B according to the second embodiment.
  • semiconductor device 1B has a modified form of semiconductor device 1A.
  • the semiconductor device 1B includes a base through-hole 40 formed in the first inorganic film 27 so as to be continuous with the periphery of the outer side surface 9 (first to fourth side surfaces 5A to 5D).
  • the base through-hole 40 is formed closer to the peripheral edge of the outer surface 9 than the plurality of field regions 21, as in the first embodiment.
  • the base through-hole 40 is formed in an annular shape (specifically, a square annular shape) extending along the periphery of the outer surface 9 (first to fourth side surfaces 5A to 5D), and exposes the periphery of the outer surface 9. .
  • the outer covering portion 44 of the second inorganic film 41 is drawn out from above the first inorganic film 27 into the base through-hole 40 and covers the peripheral edge of the outer surface 9 within the base through-hole 40.
  • the second inorganic film 41 includes a first portion 51 that covers the first inorganic film 27 and a second portion 52 that covers the outer surface 9, as in the first embodiment.
  • the outer covering portion 44 is a dicing street that is formed within the base through-hole 40 and spaced inward from the periphery of the outer surface 9 (first to fourth side surfaces 5A to 5D), and exposes the periphery of the outer surface 9. It is divided into 50 areas.
  • a single or plural through-holes 55 may be formed in either or both of the first portion 51 of the second inorganic film 41 and the second portion 52 of the second inorganic film 41. That is, the single or plural through-holes 55 may have either one or both of the first-type through-hole 56 and the second-type through-hole 57 in cross-sectional view.
  • the single or multiple through holes 55 may be formed only in the first portion 51 and not in the second portion 52. Further, the single or plural through holes 55 may be formed only in the second portion 52 and not in the first portion 51. Otherwise, the layout of the single or plural through holes 55 is the same as that of the first embodiment, so a description of the layout will be omitted.
  • FIG. 10 is a diagram corresponding to FIG. 7 and showing a semiconductor device 1C according to the third embodiment.
  • semiconductor device 1C has a modified form of semiconductor device 1A.
  • the semiconductor device 1C includes an upper through-hole 70 that exposes the entire area of the base through-hole 40 of the first inorganic film 27 in plan view and cross-sectional view.
  • the upper through hole 70 forms a second type through hole 57 in cross-sectional view.
  • the upper through hole 70 is formed by removing the second portion 52 of the outer covering portion 44 in the semiconductor device 1A. Therefore, the outer covering portion 44 has only the first portion 51 that covers the first inorganic film 27 and does not have the second portion 52 located inside the base through-hole 40.
  • the upper through hole 70 may be formed in an annular shape (specifically, a square annular shape) surrounding the active surface 8 in a plan view.
  • the semiconductor device 1C may include a single through hole 55 consisting of the upper through hole 70 (second type through hole 57).
  • the semiconductor device 1C may include a single or plural through holes 55 including the first type through hole 56 in addition to the upper through hole 70 (second type through hole 57).
  • the layout of the through holes 55 other than the upper through hole 70 is arbitrary.
  • at least one of the plurality of layouts (for example, the first to 20th layout examples) of the through holes 55 described in the first embodiment may be applied as the layout of the through holes 55 other than the upper through hole 70. .
  • the organic film 60 enters the first type through hole 56 from above the second inorganic film 41 and is in contact with the first inorganic film 27 inside the first type through hole 56 .
  • the organic film 60 enters the upper through hole 70 (second type through hole 57) from above the second inorganic film 41, and enters the base through hole 40 from above the first inorganic film 27 in the upper through hole 70.
  • the organic film 60 is in contact with the outer surface 9 and the first inorganic film 27 within the base through-hole 40 .
  • the upper through hole 70 that exposes the entire area of the base through hole 40 may be applied to the semiconductor device 1B according to the second embodiment.
  • FIG. 11 is a diagram corresponding to FIG. 7 and showing a semiconductor device 1D according to the fourth embodiment.
  • semiconductor device 1D has a modified form of semiconductor device 1A. Specifically, the semiconductor device 1D does not have the base through hole 40 in the first inorganic film 27.
  • the single or multiple through holes 55 expose only the first inorganic film 27 and do not expose the outer surface 9. Furthermore, the single or plurality of through holes 55 include only the first type through hole 56 that exposes the first inorganic film 27 in cross-sectional view, and do not include the second type through hole 57 that exposes the outer surface 9. Since the layout of the single or plural through holes 55 is the same as that of the first embodiment, a description of the layout will be omitted.
  • the organic film 60 enters the single or multiple through holes 55 (first type through holes 56) from above the second inorganic film 41.
  • the organic film 60 contacts only the first inorganic film 27 and the second inorganic film 41 within the single or plural through-holes 55 and does not contact the outer surface 9 .
  • FIG. 12 is a diagram corresponding to FIG. 7 and showing a semiconductor device 1E according to the fifth embodiment.
  • semiconductor device 1E has a modified form of semiconductor device 1A.
  • the semiconductor device 1E includes a single or multiple base through-holes 40, as in the first embodiment.
  • FIG. 12 shows an example in which a plurality of base through-holes 40 are formed.
  • the outer covering portion 44 is formed at a distance from the base through-hole 40 toward the active surface 8 so as to expose the base through-hole 40 .
  • the outer covering portion 44 is arranged in a region between the source wiring 37 and the underlying through hole 40, and overlaps the plurality of field regions 21 with the first inorganic film 27 in between.
  • the single or multiple through holes 55 expose only the first inorganic film 27 and do not expose the outer surface 9. That is, the single or plural through holes 55 include only the first type through hole 56 that exposes the first inorganic film 27 in cross-sectional view, and do not include the second type through hole 57 that exposes the outer surface 9. Since the layout of the single or plural through holes 55 is the same as that of the first embodiment, a description of the layout will be omitted.
  • the organic film 60 covers the first inorganic film 27 by filling all the base through-holes 40 on the outer surface 9 side (the peripheral edge side of the first main surface 3).
  • the organic film 60 has a single or a plurality of base anchor portions 75 located within a single or a plurality of base through-holes 40 .
  • the plurality of base anchor portions 75 have a layout that matches the layout of the single or plural base through-holes 40 .
  • the connection area of the organic film 60 to the first inorganic film 27 is increased by the base anchor portion 75 .
  • the organic film 60 fills all the through holes 55 (single or multiple through holes 55) on the outer surface 9 side (peripheral side of the first main surface 3) and covers the second inorganic film 41. There is. Thereby, the organic film 60 has a single or multiple anchor portions 65 located within the single or multiple through holes 55 .
  • the single or multiple anchor portions 65 have a layout that matches the layout of the single or multiple through holes 55 .
  • the connection area of the organic film 60 to the second inorganic film 41 is increased by the anchor portion 65 .
  • the semiconductor device 1E includes the chip 2, the first inorganic film 27 (inorganic film), the base through hole 40 (through hole 55), and the organic film 60.
  • the chip 2 has a first main surface 3 .
  • the first inorganic film 27 includes an insulator and covers the first main surface 3.
  • the base through-hole 40 is formed in the first inorganic film 27 .
  • the organic film 60 fills the base through-hole 40 and covers the first inorganic film 27 .
  • an adhesive region having irregularities due to the through holes 55 is formed between the first inorganic film 27 and the organic film 60.
  • the connection strength of the organic film 60 to the first inorganic film 27 can be improved.
  • stress is generated in the first inorganic film 27 or the organic film 60, peeling of the organic film 60 from the first inorganic film 27 can be suppressed.
  • the uneven adhesive area can extend the path for moisture (moisture) to enter. As a result, it is possible to prevent moisture from entering the region between the first inorganic film 27 and the organic film 60, thereby suppressing deterioration (including corrosion) caused by moisture. Therefore, it is possible to provide a semiconductor device 1E with improved reliability.
  • the base through-hole 40 exposes the first main surface 3. According to this structure, it is possible to form the organic film 60 having a portion in contact with the first main surface 3 inside the base through-hole 40 and a portion in contact with the first inorganic film 27 outside the base through-hole 40 .
  • the first inorganic film 27 is preferably made of a silicon oxide film (oxide film). According to this structure, between the silicon oxide film and the organic film 60, the effect of improving the connection strength and the effect of suppressing moisture intrusion can be obtained.
  • the semiconductor device 1E may include a plurality of base through holes 40. According to this structure, it is possible to form the organic film 60 having a plurality of portions located within the plurality of base through-holes 40. Therefore, by utilizing the plurality of base through-holes 40, it is possible to improve the connection strength of the organic film 60 to the first inorganic film 27, and at the same time, it is possible to extend the path of moisture intrusion.
  • the plurality of base through-holes 40 may be formed in a stripe shape when viewed from above. According to this structure, it is possible to form the organic film 60 having portions that engage with the first inorganic film 27 in a striped manner through the plurality of base through-holes 40 .
  • the plurality of base through-holes 40 may be arranged in rows and columns or in a staggered manner at intervals in the first direction X and the second direction Y. According to this structure, the organic film 60 having portions that engage with the first inorganic film 27 in a matrix or staggered manner can be formed through the plurality of base through-holes 40 .
  • the semiconductor device 1E may include a base through-hole 40 having a portion extending in the first direction X and a portion extending in the second direction Y. According to this structure, it is possible to form the organic film 60 having a portion extending in the first direction X and a portion extending in the second direction Y within the base through-hole 40.
  • the semiconductor device 1E may include a base through-hole 40 extending in the first direction X and a base through-hole 40 extending in the second direction Y. According to this structure, the organic material has a portion extending in the first direction X in the base through-hole 40 extending in the first direction A film 60 can be formed.
  • the semiconductor device 1E may include a base through-hole 40 extending in a direction intersecting the first direction X and the second direction Y. According to this structure, it is possible to form the organic film 60 having a portion extending in a direction intersecting the first direction X and the second direction Y within the base through-hole 40.
  • the first direction X and the second direction Y may be defined by the extending direction of the first to fourth side surfaces 5A to 5D of the chip 2.
  • the first direction X and the second direction Y may be defined by the crystal direction of the SiC single crystal.
  • the first direction X may be the a-axis direction of the SiC single crystal
  • the second direction Y may be the m-axis direction of the SiC single crystal.
  • the first direction X may be the m-axis direction of the SiC single crystal
  • the second direction Y may be the a-axis direction of the SiC single crystal.
  • the semiconductor device 1E includes a second inorganic film 41 disposed on the first inorganic film 27 so as to expose the base through-hole 40.
  • the organic film 60 covers the second inorganic film 41. According to this structure, peeling of the organic film 60 from the first inorganic film 27 can be suppressed, and therefore peeling of the organic film 60 from the second inorganic film 41 can also be suppressed. Thereby, the first inorganic film 27, the second inorganic film 41, and the organic film 60 can suppress moisture from entering.
  • the second inorganic film 41 includes an insulator different from that of the first inorganic film 27.
  • the second inorganic film 41 is preferably made of a silicon nitride film (nitride film).
  • the second inorganic film 41 may be arranged closer to the inner side of the first main surface 3 than the base through-hole 40 so as to expose the base through-hole 40 .
  • the semiconductor device 1E may include a through hole 55 formed in the second inorganic film 41.
  • the organic film 60 fills the through hole 55 and covers the second inorganic film 41 .
  • an adhesive region having irregularities caused by the through holes 55 is also formed between the second inorganic film 41 and the organic film 60. Therefore, by using the base through-holes 40 and the through-holes 55, it is possible to improve the connection strength of the organic film 60 to the first inorganic film 27 and the second inorganic film 41, and at the same time, it is possible to extend the moisture intrusion route.
  • the through hole 55 exposes the first inorganic film 27. According to this structure, it is possible to form an organic film 60 having a portion in contact with the first inorganic film 27 inside the through hole 55 and a portion in contact with the second inorganic film 41 outside the through hole 55. Therefore, by using the through holes 55 that expose the first inorganic film 27, it is possible to improve the connection strength of the organic film 60 to the second inorganic film 41, and at the same time, it is possible to extend the path of moisture intrusion.
  • FIG. 13 is a diagram corresponding to FIG. 7 and showing a semiconductor device 1F according to the sixth embodiment.
  • semiconductor device 1F has a modified form of semiconductor device 1E. Specifically, the semiconductor device 1F does not have the through hole 55 in the second inorganic film 41.
  • FIG. 14 is a diagram corresponding to FIG. 7 and showing a semiconductor device 1G according to the seventh embodiment.
  • a semiconductor device 1G has a modified form of a semiconductor device 1E.
  • the semiconductor device 1G includes a second inorganic film 41 that has a gate covering portion 42 and a source covering portion 43, but does not have an outer covering portion 44.
  • the semiconductor device 1G does not need to have the second inorganic film 41.
  • FIG. 15 is a diagram corresponding to FIG. 2 and showing a semiconductor device 1H according to the eighth embodiment.
  • FIG. 16 is a plan view showing a layout example of the second inorganic film 41 shown in FIG. 15.
  • FIG. 17 is an enlarged sectional view showing the peripheral portion of the chip 2 shown in FIG. 15.
  • semiconductor device 1H has a modified form of semiconductor device 1A.
  • the semiconductor device 1H includes a second inorganic film 41 that integrally has a gate covering portion 42, a source covering portion 43, and an outer covering portion 44.
  • the second inorganic film 41 includes the peripheral edge of the gate electrode 30 (electrode side wall), the peripheral edge of the source electrode 32 (electrode side wall), the entire area of the plurality of gate wirings 36A and 36B, and the entire area of the source wiring 37. is covered.
  • the second inorganic film 41 has a gate opening 45 that exposes the inner part of the gate electrode 30 and a source opening 46 that exposes the inner part of the source electrode 32, as in the first embodiment. .
  • the outer covering portion 44 is a portion of the second inorganic film 41 located directly above the outer surface 9. More specifically, the outer covering portion 44 is a portion of the second inorganic film 41 that covers a region between the periphery of the outer surface 9 and the source wiring 37.
  • Single or multiple through holes 55 are formed in the outer covering portion 44 as in the first embodiment. That is, the single or multiple through holes 55 are formed only in the region on the outer surface 9 side, and not in the region on the active surface 8 side. Since the layout of the single or plural through holes 55 is the same as that of the first embodiment, a description of the layout will be omitted.
  • the organic film 60 covers the peripheral edge of the gate electrode 30 (electrode side wall), the peripheral edge of the source electrode 32 (electrode side wall), the entire area of the plurality of gate wirings 36A and 36B, and the source with the second inorganic film 41 in between.
  • the entire area of the wiring 37 is covered.
  • the other structure of the organic film 60 is the same as that in the first embodiment, so a description of the other structure of the organic film 60 will be omitted.
  • the second inorganic film 41 that integrally includes the gate covering portion 42, the source covering portion 43, and the outer covering portion 44 may be applied to the semiconductor devices 1B to 1G according to the second to seventh embodiments.
  • FIG. 18 is a plan view showing a semiconductor device 1I according to the ninth embodiment.
  • FIG. 19 is a sectional view taken along the line XIX-XIX shown in FIG. 18.
  • FIG. 20 is a plan view showing an example of the layout of the first polar electrode 84.
  • FIG. 21 is a plan view showing an example of the layout of the second inorganic film 41.
  • FIG. 22 is an enlarged cross-sectional view showing the peripheral portion of the chip 2. As shown in FIG.
  • a semiconductor device 1I includes the chip 2 described above.
  • the chip 2 does not have the mesa portion 11 and includes a flat first main surface 3. That is, the semiconductor device 1I does not have the first to fourth connection surfaces 10A to 10D and includes an outer surface 9 located on the same plane as the active surface 8.
  • the semiconductor device 1I includes an SBD (Schottky Barrier Diode) structure 80 as an example of a device structure formed on the active surface 8.
  • the semiconductor device 1I includes an n-type diode region 81 formed on the active surface 8.
  • the diode region 81 is formed using a part of the first semiconductor region 6.
  • the semiconductor device 1I includes a p-type guard region 82 that partitions the active surface 8 from the outer surface 9 on the first main surface 3.
  • the guard region 82 is formed in the surface layer portion of the first semiconductor region 6 at a distance inward from the periphery of the first main surface 3 and partitions the diode region 81 from the outer surface 9 .
  • the guard region 82 is formed in an annular shape (in this embodiment, a square annular shape) surrounding the diode region 81 in plan view.
  • the guard region 82 has an inner edge on the diode region 81 side and an outer edge on the peripheral edge side of the first main surface 3 .
  • the semiconductor device 1I includes the above-described first inorganic film 27 that selectively covers the first main surface 3.
  • the first inorganic film 27 has an opening 83 that exposes the inner edges of the diode region 81 and the guard region 82 on the active surface 8 side.
  • the first inorganic film 27 covers the outer surface 9 (the peripheral edge of the first main surface 3). In this form, the first inorganic film 27 is continuous with the first to fourth side surfaces 5A to 5D.
  • the outer wall of the first inorganic film 27 may be made of a ground surface having grinding marks.
  • the outer wall of the first inorganic film 27 may form one ground surface with the first to fourth side surfaces 5A to 5D.
  • the outer wall of the first inorganic film 27 may be made of a smooth surface without any grinding marks.
  • the outer wall of the first inorganic film 27 may be formed at a distance inward from the periphery of the first main surface 3, and the first semiconductor region 6 may be exposed from the outer surface 9.
  • the semiconductor device 1I includes a first polar electrode 84 (main surface electrode) arranged on the first main surface 3.
  • the first polar electrode 84 is an "anode electrode" in this form.
  • the first polar electrode 84 is spaced inward from the periphery of the first main surface 3 .
  • the first polar electrode 84 is formed in a rectangular shape along the periphery of the first main surface 3 in plan view.
  • the first polar electrode 84 enters the opening 83 from above the first inorganic film 27 and is electrically connected to the first main surface 3 and the inner edge of the guard region 82 .
  • the first polar electrode 84 forms a Schottky junction with the diode region 81 (first semiconductor region 6). As a result, an SBD structure 80 is formed.
  • the planar area of the first polar electrode 84 is preferably 50% or more of the first main surface 3. It is particularly preferable that the planar area of the first polar electrode 84 is 75% or more of the first main surface 3.
  • the first polar electrode 84 may have a thickness of 0.5 ⁇ m or more and 15 ⁇ m or less.
  • the first polar electrode 84 is preferably thicker than the first inorganic film 27 .
  • the first polar electrode 84 may have a laminated structure including a Ti-based metal film and an Al-based metal film.
  • the Ti-based metal film may have a single-layer structure made of a Ti film or a TiN film.
  • the Ti-based metal film may have a laminated structure including a Ti film and a TiN film in any order.
  • the Al-based metal film is preferably thicker than the Ti-based metal film.
  • the Al-based metal film may include at least one of a pure Al film (an Al film with a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the semiconductor device 1I has at least one (single or plural) base through-hole 40 formed in the first inorganic film 27 in a portion covering the outer surface 9 (periphery of the first main surface 3). include.
  • the single or plural base through-holes 40 are formed at intervals from the guard region 82 and the periphery of the outer surface 9 in a plan view, and expose the outer surface 9.
  • the base through-hole 40 is formed at a distance from the periphery of the first polar electrode 84 and the periphery of the first main surface 3 in plan view. That is, the single or plural base through-holes 40 are formed around the first polar electrode 84. It is preferable that the opening edge portion of the base through-hole 40 is formed in a curved shape. Since the layout of the single or plural base through-holes 40 is the same as that in the first embodiment, a description of the layout will be omitted.
  • the semiconductor device 1I includes the aforementioned second inorganic film 41 that selectively covers the first inorganic film 27 and the first polar electrode 84.
  • the second inorganic film 41 includes an electrode covering portion 85 and an outer covering portion 44 .
  • the electrode covering portion 85 covers only the first polar electrode 84 and exposes the first inorganic film 27.
  • the electrode covering part 85 is arranged on the first polar electrode 84 with a space inward from the peripheral edge of the first polar electrode 84, and exposes the peripheral edge of the first polar electrode 84.
  • the electrode covering portion 85 exposes the electrode side wall of the first polar electrode 84.
  • the electrode covering part 85 is formed in a band shape extending along the peripheral edge of the first polar electrode 84 in plan view, and defines a contact opening 86 that exposes the inner part of the first polar electrode 84.
  • the contact opening 86 is formed into a rectangular shape in plan view.
  • the outer covering portion 44 covers the first inorganic film 27 on the outer surface 9 (periphery of the first main surface 3). In this form, the outer covering portion 44 covers the first inorganic film 27 at a distance from the periphery of the first main surface 3 (first to fourth connection surfaces 10A to 10D) and the periphery of the first polar electrode 84. ing. In other words, the outer covering portion 44 does not cover metal (electrode).
  • the outer covering part 44 defines an exposed part 87 (removed part) that exposes the peripheral part (electrode side wall) of the first polar electrode 84 in a region between the electrode covering part 85 and the outer covering part 44.
  • the outer covering portion 44 is formed in a band shape extending along the periphery of the first main surface 3 in plan view.
  • the outer covering portion 44 is formed into a ring shape (specifically, a square ring shape) surrounding the active surface 8 (specifically, the first polar electrode 84) in plan view.
  • the outer covering portion 44 has an inner edge on the active surface 8 side and an outer edge on the peripheral edge side of the outer surface 9.
  • the inner edge of the outer covering part 44 is located closer to the edge of the first main surface 3 than the edge of the first polar electrode 84 and exposes the first inorganic film 27 from between it and the first polar electrode 84.
  • the outer edge portion of the outer covering portion 44 is formed to be spaced inward from the periphery of the first main surface 3 , and defines a dicing street 50 between the outer edge portion and the periphery of the first main surface 3 .
  • the outer covering portion 44 enters into the base through-hole 40 from above the first inorganic film 27 and is directly connected to the outer surface 9 (the peripheral edge of the first main surface 3) within the base through-hole 40.
  • the outer covering portion 44 has a width larger than the width of the base through-hole 40.
  • the outer covering part 44 enters into the base through-hole 40 from above the first inorganic film 27 through the inner wall of the base through-hole 40 and onto the first inorganic film 27 through the outer wall of the base through-hole 40. It's being pulled out. Thereby, the outer covering part 44 covers both the inner wall part and the outer wall part of the base through-hole 40.
  • the outer covering portion 44 includes a first portion 51 and a second portion 52.
  • the first portion 51 is a portion that covers the first inorganic film 27 outside the base through-hole 40 .
  • the first portion 51 has a surface located on the outer surface 9 side with respect to the active surface 8 .
  • the second portion 52 is a portion that covers the outer surface 9 within the base through-hole 40 .
  • the second portion 52 has a surface located on the outer surface 9 side with respect to the surface of the first portion 51.
  • the second portion 52 and the first portion 51 define a recess portion 53 (step portion) that is recessed toward the outer surface 9 side.
  • the semiconductor device 1I includes at least one (that is, single or multiple) through hole 55 formed in the outer covering portion 44 (second inorganic film 41).
  • the single or plural through holes 55 are formed at intervals from the periphery of the first polar electrode 84 and the periphery of the first main surface 3 in plan view. Otherwise, the layout of the single or plural through holes 55 is the same as that of the first embodiment, so a description of the layout will be omitted.
  • the semiconductor device 1I includes the above-described organic film 60 covering the second inorganic film 41.
  • the organic film 60 fills the exposed portion 87 of the second inorganic film 41 and covers the electrode covering portion 85 and the outer covering portion 44 of the second inorganic film 41 .
  • the organic film 60 covers the peripheral edge portion (electrode side wall) of the first polar electrode 84 in the exposed portion 87 .
  • a portion of the organic film 60 that covers the first polar electrode 84 defines a pad opening 88 that exposes the inner part of the first polar electrode 84.
  • the pad opening 88 is formed in a rectangular shape in plan view and communicates with the contact opening 86.
  • the pad opening 88 may expose the inner edge of the electrode covering portion 85.
  • the organic film 60 may cover the entire area of the electrode covering portion 85.
  • the organic film 60 fills all the through holes 55 (single or multiple through holes 55) on the outer surface 9 side (peripheral side of the first main surface 3) and covers the outer coating portion 44 of the second inorganic film 41. Covered. Thereby, the organic film 60 has a single or multiple anchor portions 65 located within the single or multiple through holes 55 .
  • the single or multiple anchor portions 65 have a layout that matches the layout of the single or multiple through holes 55 .
  • the connection area of the organic film 60 to the second inorganic film 41 (outer coating part 44) is increased by the anchor part 65.
  • the organic film 60 is formed in the first type through hole 56 through the first inorganic film 27 and the outer coating part. It has a first type anchor portion 66 that is in contact with 44.
  • the organic film 60 exposes the outer surface 9 ( It has a second type anchor part 67 that is in contact with the first main surface 3 ) and the outer covering part 44 .
  • the second type through hole 57 exposes the outer surface 9 (first main surface 3), the wall of the base through hole 40, and the first inorganic film 27, the second type anchor part 67 Inside 57 , it contacts the outer surface 9 (first principal surface 3 ), the wall of the base through-hole 40 , the first inorganic film 27 , and the outer covering portion 44 .
  • the second type through hole 57 exposes the inner wall part, the outer surface 9 (first main surface 3), and the outer wall part of the base through hole 40
  • the second type anchor part 67 is inserted into the base through hole. 40 , the outer surface 9 (first main surface 3 ), and the outer wall of the base through-hole 40 .
  • the second type anchor portion 67 is connected to the outer surface 9 within the base through-hole 40 and at the same time engages with the stepped portion between the outer surface 9 (first main surface 3) and the first inorganic film 27.
  • the organic film 60 covers the first portion 51 and the second portion 52 of the outer covering portion 44 and covers the recess portion 53 defined by the first portion 51 and the second portion 52. That is, the organic film 60 enters the first type through hole 56 from above the first portion 51 and covers the first inorganic film 27 within the first type through hole 56 . Further, the organic film 60 enters the recess portion 53 from above the first portion 51 and covers the second portion 52 within the recess portion 53 .
  • the organic film 60 enters into the base through hole 40 (second type through hole 57) from above the second portion 52 in the recessed portion 53, and exits inside the base through hole 40 (second type through hole 57).
  • the side surface 9 and the first inorganic film 27 are coated.
  • the connection area of the organic film 60 to the second inorganic film 41 (outer coating portion 44) is also increased by the recess portion 53. In this form, the connection area is increased by the stepped structure formed by the base through hole 40, the recessed portion 53, and the second type through hole 57.
  • the outer edge of the organic film 60 is spaced inward from the periphery of the outer surface 9 and defines a dicing street 50 between it and the periphery of the outer surface 9 .
  • the outer edge of the organic film 60 exposes the outer edge of the second inorganic film 41.
  • the organic film 60 and the second inorganic film 41 define the dicing streets 50.
  • the organic film 60 may cover the entire outer edge of the second inorganic film 41.
  • the semiconductor device 1I includes a second polar electrode 89 (second main surface electrode) that covers the second main surface 4.
  • the second polar electrode 89 is a "cathode electrode” in this form.
  • the second polar electrode 89 is electrically connected to the second main surface 4 .
  • the second polar electrode 89 forms an ohmic contact with the second semiconductor region 7 exposed from the second main surface 4 .
  • the second polarity electrode 89 may cover the entire second main surface 4 so as to be continuous with the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the second polar electrode 89 may cover the second main surface 4 at a distance inward from the periphery of the chip 2.
  • the second polar electrode 89 is configured such that a voltage of 500 V or more and 3000 V or less is applied between it and the first polar electrode 84 . That is, the chip 2 is formed so that a voltage of 500 V or more and 3000 V or less is applied between the first main surface 3 and the second main surface 4.
  • the semiconductor device 1I includes the chip 2, the second inorganic film 41 (inorganic film), the through hole 55, and the organic film 60.
  • the chip 2 has a first main surface 3 .
  • the second inorganic film 41 includes an insulator and covers the peripheral edge of the first main surface 3 .
  • the through hole 55 is formed in the second inorganic film 41 .
  • the organic film 60 fills the through hole 55 and covers the second inorganic film 41 .
  • an adhesive region having irregularities due to the through holes 55 is formed between the second inorganic film 41 and the organic film 60.
  • the connection strength of the organic film 60 to the second inorganic film 41 can be improved.
  • stress is generated in the second inorganic film 41 or the organic film 60, peeling of the organic film 60 from the second inorganic film 41 can be suppressed.
  • the uneven adhesive area can extend the path for moisture (moisture) to enter. As a result, it is possible to prevent moisture from entering the region between the second inorganic film 41 and the organic film 60, thereby suppressing deterioration (including corrosion) caused by moisture. Therefore, it is possible to provide a semiconductor device 1I with improved reliability.
  • the semiconductor device 1I includes a chip 2, a first inorganic film 27, a second inorganic film 41, at least one through hole 55, and an organic film 60.
  • the chip 2 has a first main surface 3 .
  • the first inorganic film 27 includes an insulator and covers the first main surface 3.
  • the second inorganic film 41 includes an insulator and covers the first inorganic film 27 .
  • the through hole 55 is formed in the second inorganic film 41 .
  • the organic film 60 fills the through hole 55 and covers the second inorganic film 41 .
  • an adhesive region having irregularities due to the through holes 55 is formed between the second inorganic film 41 and the organic film 60.
  • the connection strength of the organic film 60 to the second inorganic film 41 can be improved.
  • stress is generated in the second inorganic film 41 or the organic film 60, peeling of the organic film 60 from the second inorganic film 41 can be suppressed.
  • the uneven adhesive area can extend the path for moisture to enter. As a result, it is possible to prevent moisture from entering the region between the second inorganic film 41 and the organic film 60, thereby suppressing deterioration caused by moisture. Therefore, it is possible to provide a semiconductor device 1A with improved reliability. In this way, the semiconductor device 1I provides the same effects as the semiconductor device 1A according to the first embodiment.
  • FIG. 23 corresponds to FIG. 22 and is a diagram showing a semiconductor device 1J according to the tenth embodiment.
  • semiconductor device 1J has a modified form of semiconductor device 1I.
  • the semiconductor device 1J includes a base through-hole 40 formed in the first inorganic film 27 so as to be continuous with the periphery of the outer side surface 9 (first to fourth side surfaces 5A to 5D).
  • the base through-hole 40 is formed closer to the periphery of the outer surface 9 than the guard region 82 (first polarity electrode 84), as in the ninth embodiment.
  • the base through-hole 40 is formed in an annular shape (specifically, a square annular shape) extending along the periphery of the outer surface 9 (first to fourth side surfaces 5A to 5D), and exposes the periphery of the outer surface 9. .
  • the outer covering portion 44 of the second inorganic film 41 is drawn out from above the first inorganic film 27 into the base through-hole 40 and covers the peripheral edge of the outer surface 9 within the base through-hole 40.
  • the second inorganic film 41 includes a first portion 51 that covers the first inorganic film 27 and a second portion 52 that covers the outer surface 9, as in the ninth embodiment.
  • the outer covering portion 44 is a dicing street that is formed within the base through-hole 40 and spaced inward from the periphery of the outer surface 9 (first to fourth side surfaces 5A to 5D), and exposes the periphery of the outer surface 9. It is divided into 50 areas.
  • a single or plural through-holes 55 may be formed in either or both of the first portion 51 of the second inorganic film 41 and the second portion 52 of the second inorganic film 41. That is, the single or plural through-holes 55 may have either one or both of the first-type through-hole 56 and the second-type through-hole 57 in cross-sectional view.
  • the single or multiple through holes 55 may be formed only in the first portion 51 and not in the second portion 52. Further, the single or plural through holes 55 may be formed only in the second portion 52 and not in the first portion 51. Since the layout of the single or plural through holes 55 is the same as that of the ninth embodiment (first embodiment), a description of the layout will be omitted.
  • FIG. 24 corresponds to FIG. 22 and is a diagram showing a semiconductor device 1K according to the eleventh embodiment.
  • a semiconductor device 1K has a modified form of a semiconductor device 1I.
  • the semiconductor device 1K includes an upper through hole 70 (second type through hole 57) that exposes the entire area of the base through hole 40 of the first inorganic film 27 in plan view and cross sectional view.
  • the upper through hole 70 is formed by removing the second portion 52 of the outer covering portion 44 in the semiconductor device 1I. Therefore, the side covering portion has only the first portion 51 that covers the first inorganic film 27 and does not have the second portion 52 located inside the base through-hole 40.
  • the upper through hole 70 may be formed in an annular shape (specifically, a square annular shape) surrounding the active surface 8 in a plan view.
  • the semiconductor device 1K may include a single through hole 55 consisting of the upper through hole 70 (second type through hole 57).
  • the semiconductor device 1K may include a single or plural through-holes 55 including the first-type through-hole 56 in addition to the upper-side through-hole 70 (second-type through-hole 57).
  • the layout of the through holes 55 other than the upper through hole 70 is arbitrary.
  • at least one of the plurality of layouts (for example, the first to 20th layout examples) of the through holes 55 described in the ninth embodiment (first embodiment) is a layout of the through holes 55 other than the upper through hole 70. It may be applied as
  • the organic film 60 enters the first type through hole 56 from above the second inorganic film 41 and is in contact with the first inorganic film 27 within the first type through hole 56 .
  • the organic film 60 enters the upper through hole 70 (second type through hole 57) from above the second inorganic film 41, and enters the base through hole 40 from above the first inorganic film 27 in the upper through hole 70.
  • the organic film 60 is in contact with the outer surface 9 and the first inorganic film 27 within the base through-hole 40 .
  • the upper through hole 70 that exposes the entire area of the base through hole 40 may be applied to the semiconductor device 1J according to the tenth embodiment.
  • FIG. 25 is a diagram corresponding to FIG. 22 and showing a semiconductor device 1L according to the twelfth embodiment.
  • semiconductor device 1L has a modified form of semiconductor device 1I. Specifically, the semiconductor device 1L does not have the base through-hole 40 in the first inorganic film 27.
  • the single or multiple through holes 55 expose only the first inorganic film 27 and do not expose the outer surface 9. Furthermore, the single or plurality of through holes 55 include only the first type through hole 56 that exposes the first inorganic film 27 in cross-sectional view, and do not include the second type through hole 57 that exposes the outer surface 9. Since the layout of the single or plural through holes 55 is the same as that of the ninth embodiment (first embodiment), a description of the layout will be omitted.
  • the organic film 60 enters the single or multiple through holes 55 (first type through holes 56) from above the second inorganic film 41.
  • the organic film 60 contacts only the first inorganic film 27 and the second inorganic film 41 within the single or plural through-holes 55 and does not contact the outer surface 9 .
  • FIG. 26 corresponds to FIG. 22 and is a diagram showing a semiconductor device 1M according to the thirteenth embodiment.
  • semiconductor device 1M has a modified form of semiconductor device 1I.
  • the semiconductor device 1M includes a single or multiple base through-holes 40, as in the ninth embodiment (first embodiment).
  • FIG. 26 shows an example in which a plurality of base through-holes 40 are formed.
  • the outer covering portion 44 is formed at a distance from the base through-hole 40 toward the active surface 8 so as to expose the base through-hole 40 .
  • the outer covering portion 44 is arranged in a region between the guard region 82 (specifically, the first polar electrode 84) and the base through-hole 40.
  • the single or multiple through holes 55 expose only the first inorganic film 27 and do not expose the outer surface 9. Furthermore, the single or plurality of through holes 55 include only the first type through hole 56 that exposes the first inorganic film 27 in cross-sectional view, and do not include the second type through hole 57 that exposes the outer surface 9. Since the layout of the single or plural through holes 55 is the same as that of the ninth embodiment (first embodiment), a description of the layout will be omitted.
  • the organic film 60 covers the first inorganic film 27 by filling all the base through-holes 40 on the outer surface 9 side (the peripheral edge side of the first main surface 3).
  • the organic film 60 has a single or a plurality of base anchor portions 75 located within a single or a plurality of base through-holes 40 .
  • the plurality of base anchor portions 75 have a layout that matches the layout of the single or plural base through-holes 40 .
  • the connection area of the organic film 60 to the first inorganic film 27 is increased by the base anchor portion 75 .
  • the organic film 60 fills all the through holes 55 (single or multiple through holes 55) on the outer surface 9 side (peripheral side of the first main surface 3) and covers the second inorganic film 41. There is. Thereby, the organic film 60 has a single or multiple anchor portions 65 located within the single or multiple through holes 55 .
  • the single or multiple anchor portions 65 have a layout that matches the layout of the single or multiple through holes 55 .
  • the connection area of the organic film 60 to the second inorganic film 41 is increased by the anchor portion 65 .
  • the semiconductor device 1M includes the chip 2, the first inorganic film 27 (inorganic film), the base through hole 40 (through hole 55), and the organic film 60.
  • the chip 2 has a first main surface 3 .
  • the first inorganic film 27 includes an insulator and covers the first main surface 3.
  • the base through-hole 40 is formed in the first inorganic film 27 .
  • the organic film 60 fills the base through-hole 40 and covers the first inorganic film 27 .
  • the connection strength of the organic film 60 to the first inorganic film 27 can be improved. Thereby, when stress is generated in the first inorganic film 27 or the organic film 60, peeling of the organic film 60 from the first inorganic film 27 can be suppressed. Therefore, since it is possible to suppress the entry of moisture starting from the peeled portion, deterioration caused by moisture can be suppressed. Therefore, it is possible to provide a semiconductor device 1M with improved reliability. In this way, the semiconductor device 1M provides the same effects as the semiconductor device 1E according to the fifth embodiment.
  • FIG. 27 corresponds to FIG. 22 and is a diagram showing a semiconductor device 1N according to the fourteenth embodiment.
  • semiconductor device 1N has a modified form of semiconductor device 1M. Specifically, the semiconductor device 1N does not have the through hole 55 in the second inorganic film 41.
  • FIG. 28 corresponds to FIG. 22 and is a diagram showing a semiconductor device 1O according to the fifteenth embodiment.
  • semiconductor device 1O has a modified form of semiconductor device 1M.
  • the semiconductor device 1O includes a second inorganic film 41 that has a gate covering portion 42 and a source covering portion 43, but does not have an outer covering portion 44.
  • the semiconductor device 1O does not need to have the second inorganic film 41.
  • FIG. 29 corresponds to FIG. 19 and is a diagram showing a semiconductor device 1P according to the sixteenth embodiment.
  • FIG. 30 is a plan view showing an example layout of the second inorganic film 41 shown in FIG. 29.
  • FIG. 31 is an enlarged sectional view showing the peripheral portion of the chip 2 shown in FIG. 29.
  • semiconductor device 1P has a modified form of semiconductor device 1I.
  • the semiconductor device 1P includes a second inorganic film 41 that integrally has an electrode covering portion 85 and an outer covering portion 44.
  • the second inorganic film 41 covers the peripheral portion (electrode side wall) of the first polar electrode 84.
  • the second inorganic film 41 has a contact opening 86 that exposes the inner part of the first polar electrode 84, as in the ninth embodiment.
  • the outer covering portion 44 is a portion of the second inorganic film 41 located directly above the outer surface 9 . More specifically, the outer covering portion 44 is a portion of the second inorganic film 41 that covers a region between the peripheral edge of the outer surface 9 and the first polar electrode 84 .
  • a single or plural through-holes 55 are formed in the outer covering portion 44 as in the ninth embodiment. That is, the single or multiple through holes 55 are formed only in the region on the outer surface 9 side, and not in the region on the active surface 8 side. Since the layout of the single or plural through holes 55 is the same as that of the ninth embodiment (first embodiment), a description of the layout will be omitted.
  • the organic film 60 covers the peripheral edge portion (electrode side wall) of the first polar electrode 84 with the second inorganic film 41 interposed therebetween.
  • the other structure of the organic film 60 is the same as that in the ninth embodiment, so the explanation regarding the other structure of the organic film 60 will be omitted.
  • the second inorganic film 41 integrally having the electrode covering portion 85 and the outer covering portion 44 may be applied to the semiconductor devices 1J to 1O according to the tenth to fifteenth embodiments.
  • FIGS. 32 and 33 show a form in which a chip 2 according to a modification is applied to a semiconductor device 1A.
  • the chip 2 according to the modification may be applied to the second to sixteenth embodiments.
  • semiconductor device 1A may include a second semiconductor region 7 that is thinner than first semiconductor region 6 inside chip 2. That is, the chip 2 may include an epitaxial layer that is thicker than the semiconductor substrate.
  • the first semiconductor region 6 may have a thickness of 1 ⁇ m or more and 50 ⁇ m or less (preferably 5 ⁇ m or more and 25 ⁇ m or less).
  • the second semiconductor region 7 may have a thickness of 0.1 ⁇ m or more and less than 50 ⁇ m.
  • the thickness of the second semiconductor region 7 may be 5 ⁇ m or more (preferably 10 ⁇ m or more).
  • semiconductor device 1A may include only first semiconductor region 6 without second semiconductor region 7 inside chip 2.
  • the first semiconductor region 6 is exposed from the first main surface 3, second main surface 4, and first to fourth side surfaces 5A to 5D of the chip 2. That is, in this form, the chip 2 does not have a semiconductor substrate and has a single layer structure made of an epitaxial layer.
  • the first semiconductor region 6 may have a thickness of 1 ⁇ m or more and 50 ⁇ m or less (preferably 5 ⁇ m or more and 25 ⁇ m or less).
  • the chip 2 having the mesa portion 11 was shown. However, a chip 2 that does not have the mesa portion 11 and has the first principal surface 3 that extends flatly may be employed. In this case, sidewall structure 26 is removed.
  • a form having the source wiring 37 was shown. However, a configuration without the source wiring 37 may be adopted.
  • the trench gate type gate structure 15 for controlling the channel inside the chip 2 was shown. However, a planar gate type gate structure 15 that controls the channel from above the first main surface 3 may be employed.
  • the chip 2 without the mesa portion 11 was shown.
  • the chip 2 having the mesa portion 11 may also be employed.
  • examples were shown in which one guard region 82 was formed in the surface layer portion of the first main surface 3.
  • a plurality of guard regions 82 may be formed at intervals in the surface layer portion of the first main surface 3.
  • the outer covering portion 44 may face one or more guard regions 82 with the first inorganic film 27 interposed therebetween.
  • the MISFET structure 12 and the SBD structure 80 are formed on different chips 2.
  • the MISFET structure 12 and the SBD structure 80 may be formed in different regions of the first main surface 3 in the same chip 2.
  • the SBD structure 80 may be formed as a freewheeling diode of the MISFET structure 12.
  • the source electrode 32 may also serve as the first polar electrode 84 and the drain electrode 68 may serve as the second polar electrode 89.
  • the "first conductivity type” is “n type” and the “second conductivity type” is “p type”.
  • a configuration may be adopted in which the "first conductivity type” is the “p type” and the “second conductivity type” is the "n type”. The specific configuration in this case can be obtained by replacing “n type” with “p type” and simultaneously replacing “p type” with “n type” in the above description and accompanying drawings.
  • the n-type second semiconductor region 7 was shown.
  • a p-type second semiconductor region 7 may also be used.
  • an IGBT (Insulated Gate Bipolar Transistor) structure is formed instead of the MISFET structure 12.
  • the "source” of the MISFET structure 12 is replaced with the "emitter” of the IGBT structure, and the "drain” of the MISFET structure 12 is replaced with the "collector” of the IGBT structure.
  • the p-type second semiconductor region 7 may be an impurity region containing p-type impurities introduced into the surface layer of the second main surface 4 of the chip 2 by ion implantation.
  • a chip (2) having a main surface (3), a first inorganic film (27) containing an insulator and covering the main surface (3), and a first inorganic film (27) containing an insulator and covering the main surface (3); 27), at least one through hole (55) formed in the second inorganic film (41), and a second inorganic film that fills the through hole (55) and covers the second inorganic film (41). (41) and an organic film (60) covering the semiconductor device (1A to 1P).
  • At least one of the through holes (55) includes a membrane side through hole (56) that exposes the first inorganic membrane (27) in a cross-sectional view
  • the organic membrane (60) includes a membrane side through hole (56) that exposes the first inorganic membrane (27) in a cross-sectional view.
  • the semiconductor device (1A to 1P) according to A1 which has a portion (66) in contact with the first inorganic film (27) within the hole (56).
  • At least one of the through-holes (55) includes a surface-side through-hole (57) that exposes the main surface (3) in cross-sectional view
  • the organic film (60) includes a surface-side through-hole (57) that exposes the main surface (3) in a cross-sectional view.
  • the semiconductor device (1A to 1P) according to A1 or A2, wherein the semiconductor device (1A to 1P) has a portion (67) in contact with the main surface (3) in the semiconductor device (1A to 1P).
  • the surface-side through hole (57) exposes the main surface (3) and the first inorganic film (27) in cross-sectional view, and the organic film (60) ), the semiconductor device (1A to 1P) according to A3 is in contact with both the main surface (3) and the first inorganic film (27).
  • the first inorganic film (27) includes a base through-hole (40) that exposes the main surface (3)
  • the second inorganic film (41) includes a base through-hole (40) that exposes the main surface (3).
  • the semiconductor device according to any one of A1 to A4, wherein the film (60) has a portion that covers the first portion (51) and a portion that covers the second portion (52). (1A-1P).
  • the second portion (52) has a surface located on the main surface (3) side with respect to the height position of the surface of the first portion (51), and the first portion (51) The semiconductor device (1A to 1P) according to A5, wherein a step portion (53) is formed between the semiconductor device and the semiconductor device (1A to 1P).
  • At least one of the through-holes (55) includes a wall-side through-hole (57) that exposes the wall of the base through-hole (40) in cross-sectional view, and the organic film (60)
  • the semiconductor device (1A to 1P) according to any one of A5 to A7, which has a portion (67) in the side through hole (57) that contacts the wall of the base through hole (40).
  • a plurality of the electrodes (30, 32, 84) are arranged at intervals on the inner part of the main surface (3), and at least one of the through holes (55) is connected to the plurality of electrodes (30, 32, 84). 30, 32, 84), the semiconductor device (1A to 1P) according to A9.
  • the main surface (3) is divided by a second surface (9) formed on the peripheral edge of the main surface (3) and connection surfaces (10A to 10D) that connect the first surface (8) and the second surface (9).
  • the first inorganic film (27) covers the second surface (9), and the second inorganic film (41) covers the second surface (9) side.
  • the semiconductor device (1A to 1P) according to any one of A1 to A10, wherein the through hole (55) is filled on the second surface portion (9) side and the second inorganic film (41) is covered. .
  • the chip (2) has a laminated structure including a substrate (7) and an epitaxial layer (6), and has the main surface (3) formed by the epitaxial layer (6).
  • the semiconductor device (1A to 1P) according to any one of A1 to A23.
  • A28 It further includes a device structure (12, 80) formed in the inner part of the main surface (3), and at least one of the through holes (55) is formed around the device structure (12, 80).
  • a semiconductor device (1A to 1P) according to any one of A1 to A27, which is formed.
  • the device structure (12, 80) includes at least one of a MISFET (Metal Insulator Semiconductor Field Effect Transistor) structure (12) and an SBD (Schottky Barrier Diode) structure (80).
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • SBD Schottky Barrier Diode
  • the through hole (40/55) exposes the main surface (3), and the organic film (60) is in contact with the main surface (3) in the through hole (40/55).
  • the semiconductor device (1A to 1P) according to B1.
  • the inorganic film (27/41) covers the peripheral edge of the main surface
  • the through hole (40/55) exposes the peripheral edge of the main surface (3)
  • the organic film ( 60) is the semiconductor device according to B1 or B2, wherein the through hole (40/55) is filled on the peripheral edge side of the main surface (3) and covered with the inorganic film (27/41).
  • [B8] Further includes an electrode (30/32/84) disposed on the inner part of the main surface (3), and the through hole (40/55) is located between the periphery of the main surface (3) and the electrode. (30/32/84)
  • the semiconductor device (1A to 1P) according to any one of B1 to B7, which is formed in a region between the peripheries of the semiconductor device (1A to 1P).
  • the organic film (60) has a portion that covers the peripheral edge of the electrode (30/32/84), and has an opening (61) that exposes the inner portion of the electrode (30/32/84). /62/88), the semiconductor device (1A to 1P) according to B8.
  • the single or plural through holes (40/55) are formed around the electrode (30/32/84) so as to surround the electrode (30/32/84) in plan view.
  • a plurality of the through holes (40/55) are formed at intervals in the inorganic film (27/41), and the organic film (60) has the plurality of through holes (40/55) formed at intervals.
  • the semiconductor device (1A to 1P) according to any one of B1 to B12, which is formed at intervals on the peripheral edge side of the surface (3).
  • the main surface (3) is divided by a second surface (9) formed on the peripheral edge of the main surface (3) and connection surfaces (10A to 10D) that connect the first surface (8) and the second surface (9).
  • the inorganic film (27/41) covers the second surface portion (9), and the through hole (40/55) is formed on the second surface portion (9) side.
  • the organic film (60) is formed on the inorganic film (27/41) by filling the through hole (40/55) on the second surface portion (9) side.
  • the semiconductor device (1A to 1P) according to any one of B1 to B14, which is coated.
  • the device further includes a device structure (12, 80) formed in the inner part of the main surface (3), and the at least one through hole (55) is formed in the peripheral part of the main surface (3).
  • the semiconductor device (1A to 1P) according to any one of B1 to B19, wherein
  • a chip (2) having a main surface (3), a first inorganic film (27) covering the main surface (3), and a first inorganic film covering the main surface (3).
  • (27) a second inorganic film (41) covering the first inorganic film (27), and a second inorganic film (41) formed in the first inorganic film (27) so as to expose the first inorganic film (27).
  • the second inorganic film (41) includes a first portion (51) that covers the first inorganic film (27) outside the first side through hole (40), and a first portion (51) that covers the first inorganic film (27) outside the first side through hole (40).
  • (40) has a second portion (52) that covers the main surface (3), and the organic film (60) includes the first portion (51) of the second inorganic film (41) and the second portion (52) of the second inorganic film (41).
  • the semiconductor device (1A to 1P) according to C1 which covers the second portion (52).
  • the second portion (52) has a surface located on the main surface (3) side with respect to the height position of the surface of the first portion (51), and the first portion (51)
  • First semiconductor device 1A Semiconductor device 1B Semiconductor device 1C Semiconductor device 1D Semiconductor device 1E Semiconductor device 1F Semiconductor device 1G Semiconductor device 1H Semiconductor device 1I Semiconductor device 1J Semiconductor device 1K Semiconductor device 1L Semiconductor device 1M Semiconductor device 1N Semiconductor device 1O semiconductor device 1P Semiconductor device 2 Chip 3 First main surface 6 First semiconductor region (epitaxial layer) 7 Second semiconductor region (substrate) 8 Active surface (first surface part) 9 Outer surface (second surface) 10A 1st connection surface (connection surface part) 10B Second connection surface (connection surface part) 10C 3rd connection surface (connection surface part) 10D 4th connection surface (connection surface part) 12 MISFET structure (device structure) 21 Field region (impurity region) 27 First inorganic film 30 Gate electrode 32 Source electrode 40 Base through hole 41 Second inorganic film 42 Gate covering part 43 Source covering part 44 Outer covering part 51

Landscapes

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Abstract

半導体装置（1A）は、主面（3）を有するチップ（2）と、絶縁体を含み、前記主面を被覆する第１無機膜（27）と、絶縁体を含み、前記第１無機膜を被覆する第２無機膜（41）と、前記第２無機膜に形成された少なくとも１つの貫通孔（55）と、前記貫通孔を埋めて前記第２無機膜を被覆する有機膜（60）と、を含む。

Description

半導体装置
　この出願は、２０２２年３月１４日提出の日本国特許出願２０２２－０３９２０５号に基づく優先権を主張しており、この出願の全内容はここに引用により組み込まれる。本開示は、半導体装置に関する。
　特許文献１は、半導体基板、層間絶縁層、無機保護層および有機保護層を含む半導体装置を開示している。層間絶縁層は、半導体基板を被覆している。無機保護層は、層間絶縁層を被覆している。有機保護層は、無機保護層を被覆している。
米国特許出願公開第２０１９／００８０９７６号明細書
　一実施形態は、信頼性を向上できる半導体装置を提供する。
　一実施形態は、主面を有するチップと、絶縁体を含み、前記主面を被覆する第１無機膜と、絶縁体を含み、前記第１無機膜を被覆する第２無機膜と、前記第２無機膜に形成された少なくとも１つの貫通孔と、前記貫通孔を埋めて前記第２無機膜を被覆する有機膜と、を含む、半導体装置を提供する。
　一実施形態は、主面を有するチップと、絶縁体を含み、前記主面の周縁部を被覆する無機膜と、前記無機膜に形成された少なくとも１つの貫通孔と、前記貫通孔を埋めて前記無機膜を被覆する有機膜と、を含む、半導体装置を提供する。
　上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、第１実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、チップの内方部を示す拡大平面図である。 図４は、図３に示すIV-IV線に沿う断面図である。 図５は、ゲート電極およびソース電極のレイアウト例を示す平面図である。 図６は、第２無機膜のレイアウト例を示す平面図である。 図７は、チップの周縁部を示す拡大断面図である。 図８Ａは、貫通孔の第１レイアウト例を示す模式図である。 図８Ｂは、貫通孔の第２レイアウト例を示す模式図である。 図８Ｃは、貫通孔の第３レイアウト例を示す模式図である。 図８Ｄは、貫通孔の第４レイアウト例を示す模式図である。 図８Ｅは、貫通孔の第５レイアウト例を示す模式図である。 図８Ｆは、貫通孔の第６レイアウト例を示す模式図である。 図８Ｇは、貫通孔の第７レイアウト例を示す模式図である。 図８Ｈは、貫通孔の第８レイアウト例を示す模式図である。 図８Ｉは、貫通孔の第９レイアウト例を示す模式図である。 図８Ｊは、貫通孔の第１０レイアウト例を示す模式図である。 図８Ｋは、貫通孔の第１１レイアウト例を示す模式図である。 図８Ｌは、貫通孔の第１２レイアウト例を示す模式図である。 図８Ｍは、貫通孔の第１３レイアウト例を示す模式図である。 図８Ｎは、貫通孔の第１４レイアウト例を示す模式図である。 図８Ｏは、貫通孔の第１５レイアウト例を示す模式図である。 図８Ｐは、貫通孔の第１６レイアウト例を示す模式図である。 図８Ｑは、貫通孔の第１７レイアウト例を示す模式図である。 図８Ｒは、貫通孔の第１８レイアウト例を示す模式図である。 図８Ｓは、貫通孔の第１９レイアウト例を示す模式図である。 図８Ｔは、貫通孔の第２０レイアウト例を示す模式図である。 図９は、第２実施形態に係る半導体装置を示す図である。 図１０は、第３実施形態に係る半導体装置を示す図である。 図１１は、第４実施形態に係る半導体装置を示す図である。 図１２は、第５実施形態に係る半導体装置を示す図である。 図１３は、第６実施形態に係る半導体装置を示す図である。 図１４は、第７実施形態に係る半導体装置を示す図である。 図１５は、第８実施形態に係る半導体装置を示す図である。 図１６は、図１５に示す第２無機膜のレイアウト例を示す平面図である。 図１７は、図１５に示すチップの周縁部を示す拡大断面図である。 図１８は、第９実施形態に係る半導体装置を示す平面図である。 図１９は、図１８に示すXIX-XIX線に沿う断面図である。 図２０は、第１極性電極のレイアウト例を示す平面図である。 図２１は、第２無機膜のレイアウト例を示す平面図である。 図２２は、チップの周縁部を示す拡大断面図である。 図２３は、第１０実施形態に係る半導体装置を示す図である。 図２４は、第１１実施形態に係る半導体装置を示す図である。 図２５は、第１２実施形態に係る半導体装置を示す図である。 図２６は、第１３実施形態に係る半導体装置を示す図である。 図２７は、第１４実施形態に係る半導体装置を示す図である。 図２８は、第１５実施形態に係る半導体装置を示す図である。 図２９は、第１６実施形態に係る半導体装置を示す図である。 図３０は、図２９に示す第２無機膜のレイアウト例を示す平面図である。 図３１は、図２９に示すチップの周縁部を示す拡大断面図である。 図３２は、チップの一変形例を示す断面図である。 図３３は、チップの一変形例を示す断面図である。
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　図１は、第１実施形態に係る半導体装置１Ａを示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、チップ２の内方部を示す拡大平面図である。図４は、図３に示すIV-IV線に沿う断面図である。図５は、ゲート電極３０およびソース電極３２のレイアウト例を示す平面図である。図６は、第２無機膜４１のレイアウト例を示す平面図である。図７は、チップ２の周縁部を示す拡大断面図である。
　図１～図７を参照して、半導体装置１Ａは、この形態（this embodiment）では、ワイドバンドギャップ半導体の単結晶を含み、六面体形状（具体的には直方体形状）に形成されたチップ２を含む。つまり、半導体装置１Ａは、「ワイドバンドギャップ半導体装置」である。
　チップ２は、「半導体チップ」または「ワイドバンドギャップ半導体チップ」と称されてもよい。ワイドバンドギャップ半導体は、Ｓｉ（シリコン）のバンドギャップを超えるバンドギャップを有する半導体である。ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化シリコン）およびＣ（ダイアモンド）が、ワイドバンドギャップ半導体として例示される。
　チップ２は、この形態では、ワイドバンドギャップ半導体の一例として六方晶のＳｉＣ単結晶を含む「ＳｉＣチップ」である。つまり、半導体装置１Ａは、「ＳｉＣ半導体装置」である。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、チップ２が４Ｈ－ＳｉＣ単結晶を含む例が示されるが、チップ２は他のポリタイプからなっていてもよい。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。
　この場合、第１主面３はＳｉＣ単結晶のシリコン面によって形成され、第２主面４はＳｉＣ単結晶のカーボン面によって形成されていることが好ましい。第１主面３および第２主面４は、ｃ面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有していてもよい。オフ方向は、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であることが好ましい。オフ角は、０°を超えて１０°以下であってもよい。オフ角は、５°以下であることが好ましい。第２主面４は、研削痕を有する研削面からなっていてもよいし、研削痕を有さない平滑面からなっていてもよい。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　第１方向ＸがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）であり、第２方向ＹがＳｉＣ単結晶のａ軸方向であってもよい。むろん、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。第１～第４側面５Ａ～５Ｄは、研削痕を有する研削面からなっていてもよいし、研削痕を有さない平滑面からなっていてもよい。
　チップ２は、法線方向Ｚに関して、５μｍ以上２００μｍ以下の厚さを有していてもよい。チップ２の厚さは、１５０μｍ以下、１００μｍ以下、８０μｍ以下、５０μｍ以下または４０μｍ以下であってもよい。第１～第４側面５Ａ～５Ｄは、平面視において０．５ｍｍ以上１０ｍｍ以下の長さを有していてもよい。第１～第４側面５Ａ～５Ｄの長さは、１ｍｍ以上であることが好ましい。
　第１～第４側面５Ａ～５Ｄの長さは、２ｍｍ以上であることが特に好ましい。つまり、チップ２は、１ｍｍ角以上（好ましくは２ｍｍ角以上）の平面積を有し、断面視において１００μｍ以下（好ましくは５０μｍ以下）の厚さを有していることが好ましい。第１～第４側面５Ａ～５Ｄの長さは、この形態では、４ｍｍ以上６ｍｍ以下の範囲に設定されている。
　半導体装置１Ａは、チップ２内において第１主面３側の領域（表層部）に形成されたｎ型（第１導電型）の第１半導体領域６を含む。第１半導体領域６は、第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。第１半導体領域６は、この形態では、エピタキシャル層（具体的にはＳｉＣエピタキシャル層）からなる。
　第１半導体領域６は、法線方向Ｚに関して、１μｍ以上５０μｍ以下の厚さを有していてもよい。第１半導体領域６の厚さは、３μｍ以上３０μｍ以下であることが好ましい。第１半導体領域６の厚さは、５μｍ以上２５μｍ以下であることが特に好ましい。
　半導体装置１Ａは、チップ２内において第２主面４側の領域（表層部）に形成されたｎ型の第２半導体領域７を含む。第２半導体領域７は、第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。第２半導体領域７は、第１半導体領域６よりも高いｎ型不純物濃度を有し、第１半導体領域６に電気的に接続されている。
　第２半導体領域７は、この形態では、半導体基板（具体的にはＳｉＣ半導体基板）からなる。つまり、チップ２は、半導体基板およびエピタキシャル層を含む積層構造を有している。第２半導体領域７は、法線方向Ｚに関して、１μｍ以上２００μｍ以下の厚さを有していてもよい。第２半導体領域７の厚さは、１５０μｍ以下、１００μｍ以下、５０μｍ以下または４０μｍ以下であってもよい。
　第２半導体領域７の厚さは、５μｍ以上であってもよい。第２半導体領域７の厚さは、１０μｍ以上であることが好ましい。比較的小さい厚さを有する第２半導体領域７によれば、第２半導体領域７に起因する抵抗値（たとえばオン抵抗）を削減できる。第２半導体領域７は、この形態では、第１半導体領域６の厚さを超える厚さを有している。
　半導体装置１Ａは、第１主面３に形成された活性面８（active surface）、外側面９（outer surface）および第１～第４接続面１０Ａ～１０Ｄ（connecting surface）を含む。活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄは、第１主面３においてメサ部１１（台地）を区画している。活性面８が「第１面部」と称され、外側面９が「第２面部」と称され、第１～第４接続面１０Ａ～１０Ｄが「接続面部」と称されてもよい。活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄ（つまりメサ部１１）は、チップ２（第１主面３）の構成要素と見なされてもよい。
　活性面８は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。活性面８は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有している。活性面８は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
　外側面９は、活性面８外に位置し、活性面８からチップ２の厚さ方向（第２主面４側）に窪んでいる。具体的には、外側面９は、第１半導体領域６を露出させるように第１半導体領域６の厚さ未満の深さで窪んでいる。外側面９は、平面視において活性面８に沿って帯状に延び、活性面８を取り囲む環状（具体的には四角環状）に形成されている。外側面９は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有し、活性面８に対してほぼ平行に形成されている。外側面９は、第１～第４側面５Ａ～５Ｄに連なっている。
　第１～第４接続面１０Ａ～１０Ｄは、法線方向Ｚに延び、活性面８および外側面９を接続している。第１接続面１０Ａは第１側面５Ａ側に位置し、第２接続面１０Ｂは第２側面５Ｂ側に位置し、第３接続面１０Ｃは第３側面５Ｃ側に位置し、第４接続面１０Ｄは第４側面５Ｄ側に位置している。第１接続面１０Ａおよび第２接続面１０Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第３接続面１０Ｃおよび第４接続面１０Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　第１～第４接続面１０Ａ～１０Ｄは、四角柱状のメサ部１１が区画されるように活性面８および外側面９の間をほぼ垂直に延びていてもよい。第１～第４接続面１０Ａ～１０Ｄは、四角錘台状のメサ部１１が区画されるように活性面８から外側面９に向かって斜め下り傾斜していてもよい。このように、半導体装置１Ａは、第１主面３において第１半導体領域６に形成されたメサ部１１を含む。メサ部１１は、第１半導体領域６のみに形成され、第２半導体領域７には形成されていない。
　半導体装置１Ａは、デバイス構造の一例として、活性面８（第１主面３）に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造１２を含む。図２では、ＭＩＳＦＥＴ構造１２が破線によって簡略化して示されている。以下、図３および図４を参照して、ＭＩＳＦＥＴ構造１２の具体的な構造が説明される。
　ＭＩＳＦＥＴ構造１２は、活性面８の表層部に形成されたｐ型（第２導電型）のボディ領域１３を含む。ボディ領域１３は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。ボディ領域１３は、活性面８に沿って延びる層状に形成されている。ボディ領域１３は、第１～第４接続面１０Ａ～１０Ｄの一部から露出していてもよい。
　ＭＩＳＦＥＴ構造１２は、ボディ領域１３の表層部に形成されたｎ型のソース領域１４を含む。ソース領域１４は、第１半導体領域６よりも高いｎ型不純物濃度を有している。ソース領域１４は、ボディ領域１３の底部から活性面８側に間隔を空けて形成されている。ソース領域１４は、活性面８に沿って延びる層状に形成されている。ソース領域１４は、活性面８の全域から露出していてもよい。ソース領域１４は、第１～第４接続面１０Ａ～１０Ｄの一部から露出していてもよい。ソース領域１４は、第１半導体領域６との間でボディ領域１３内にチャネルを形成する。
　ＭＩＳＦＥＴ構造１２は、活性面８に形成された複数のゲート構造１５を含む。複数のゲート構造１５は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のゲート構造１５は、ボディ領域１３およびソース領域１４を貫通して第１半導体領域６に至っている。複数のゲート構造１５は、ボディ領域１３内におけるチャネルの反転および非反転を制御する。
　各ゲート構造１５は、この形態では、ゲートトレンチ１５ａ、ゲート絶縁膜１５ｂおよびゲート埋設電極１５ｃを含む。ゲートトレンチ１５ａは、活性面８に形成され、ゲート構造１５の壁面を区画している。ゲート絶縁膜１５ｂは、ゲートトレンチ１５ａの壁面を被覆している。ゲート埋設電極１５ｃは、ゲート絶縁膜１５ｂを挟んでゲートトレンチ１５ａに埋設され、ゲート絶縁膜１５ｂを挟んでチャネルに対向している。
　ＭＩＳＦＥＴ構造１２は、活性面８に形成された複数のソース構造１６を含む。複数のソース構造１６は、活性面８において隣り合う一対のゲート構造１５の間の領域にそれぞれ配置されている。複数のソース構造１６は、平面視において第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のソース構造１６は、ボディ領域１３およびソース領域１４を貫通して第１半導体領域６に至っている。複数のソース構造１６は、ゲート構造１５の深さを超える深さを有している。具体的には、複数のソース構造１６は、外側面９の深さとほぼ等しい深さを有している。
　各ソース構造１６は、ソーストレンチ１６ａ、ソース絶縁膜１６ｂおよびソース埋設電極１６ｃを含む。ソーストレンチ１６ａは、活性面８に形成され、ソース構造１６の壁面を区画している。ソース絶縁膜１６ｂは、ソーストレンチ１６ａの壁面を被覆している。ソース埋設電極１６ｃは、ソース絶縁膜１６ｂを挟んでソーストレンチ１６ａに埋設されている。
　ＭＩＳＦＥＴ構造１２は、チップ２内において複数のソース構造１６に沿う領域にそれぞれ形成された複数のｐ型のコンタクト領域１７を含む。複数のコンタクト領域１７は、ボディ領域１３よりも高いｐ型不純物濃度を有している。各コンタクト領域１７は、各ソース構造１６の側壁および底壁を被覆し、ボディ領域１３に電気的に接続されている。
　ＭＩＳＦＥＴ構造１２は、チップ２内において複数のソース構造１６に沿う領域にそれぞれ形成された複数のｐ型のウェル領域１８を含む。各ウェル領域１８は、ボディ領域１３よりも高く、コンタクト領域１７よりも低いｐ型不純物濃度を有していてもよい。各ウェル領域１８は、対応するコンタクト領域１７を挟んで対応するソース構造１６を被覆している。各ウェル領域１８は、対応するソース構造１６の側壁および底壁を被覆し、ボディ領域１３およびコンタクト領域１７に電気的に接続されている。
　図７を参照して、半導体装置１Ａは、外側面９の表層部に形成されたｐ型のアウターコンタクト領域１９を含む。アウターコンタクト領域１９は、ボディ領域１３のｐ型不純物濃度を超えるｐ型不純物濃度を有している。アウターコンタクト領域１９は、平面視において活性面８の周縁および外側面９の周縁から間隔を空けて形成され、活性面８に沿って延びる帯状に形成されている。
　アウターコンタクト領域１９は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。アウターコンタクト領域１９は、第１半導体領域６の底部から外側面９に間隔を空けて形成されている。アウターコンタクト領域１９は、複数のゲート構造１５（ソース構造１６）の底壁に対して第１半導体領域６の底部側に位置している。
　半導体装置１Ａは、外側面９の表層部に形成されたｐ型のアウターウェル領域２０を含む。アウターウェル領域２０は、アウターコンタクト領域１９のｐ型不純物濃度未満のｐ型不純物濃度を有している。アウターウェル領域２０のｐ型不純物濃度は、ウェル領域１８のｐ型不純物濃度とほぼ等しいことが好ましい。アウターウェル領域２０は、平面視において活性面８の周縁およびアウターコンタクト領域１９の間の領域に形成され、活性面８に沿って延びる帯状に形成されている。
　アウターウェル領域２０は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。アウターウェル領域２０は、第１半導体領域６の底部から外側面９に間隔を空けて形成されている。アウターウェル領域２０は、アウターコンタクト領域１９よりも深く形成されていてもよい。アウターウェル領域２０は、複数のゲート構造１５（ソース構造１６）の底壁に対して第１半導体領域６の底部側に位置している。
　アウターウェル領域２０は、アウターコンタクト領域１９に電気的に接続されている。アウターウェル領域２０は、この形態では、アウターコンタクト領域１９側から第１～第４接続面１０Ａ～１０Ｄに向けて延び、第１～第４接続面１０Ａ～１０Ｄを被覆している。アウターウェル領域２０は、活性面８の表層部においてボディ領域１３に電気的に接続されている。
　半導体装置１Ａは、外側面９の表層部において外側面９の周縁およびアウターコンタクト領域１９の間の領域に形成された少なくとも１つ（好ましくは２個以上２０個以下）のｐ型のフィールド領域２１を含む。半導体装置１Ａは、この形態では、５個のフィールド領域２１を含む。複数のフィールド領域２１は、外側面９においてチップ２内の電界を緩和する。フィールド領域２１の個数、幅、深さ、ｐ型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。
　複数のフィールド領域２１は、アウターコンタクト領域１９側から外側面９の周縁側に間隔を空けて配列されている。複数のフィールド領域２１は、平面視において活性面８に沿って延びる帯状に形成されている。複数のフィールド領域２１は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。これにより、複数のフィールド領域２１は、ＦＬＲ（Field Limiting Ring）領域としてそれぞれ形成されている。
　複数のフィールド領域２１は、第１半導体領域６の底部から外側面９に間隔を空けて形成されている。複数のフィールド領域２１は、複数のゲート構造１５（ソース構造１６）の底壁に対して第１半導体領域６の底部側に位置している。複数のフィールド領域２１は、アウターコンタクト領域１９よりも深く形成されていてもよい。最内のフィールド領域２１は、アウターコンタクト領域１９に接続されていてもよい。
　半導体装置１Ａは、第１主面３を被覆する主面絶縁膜２５を含む。主面絶縁膜２５は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。主面絶縁膜２５は、この形態では、酸化シリコン膜からなる単層構造を有している。主面絶縁膜２５は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　主面絶縁膜２５は、活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。主面絶縁膜２５は、ゲート絶縁膜１５ｂおよびソース絶縁膜１６ｂに連なり、ゲート埋設電極１５ｃおよびソース埋設電極１６ｃを露出させるように活性面８を被覆している。主面絶縁膜２５は、アウターコンタクト領域１９、アウターウェル領域２０および複数のフィールド領域２１を被覆するように外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。
　主面絶縁膜２５は、第１～第４側面５Ａ～５Ｄに連なっていてもよい。この場合、主面絶縁膜２５の外壁は、研削痕を有する研削面からなっていてもよい。主面絶縁膜２５の外壁は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。むろん、主面絶縁膜２５の外壁は、研削痕を有さない平滑面からなっていてもよい。また、主面絶縁膜２５の外壁は、外側面９の周縁から内方に間隔を空けて形成され、外側面９の周縁部から第１半導体領域６を露出させていてもよい。
　半導体装置１Ａは、外側面９において第１～第４接続面１０Ａ～１０Ｄのうちの少なくとも１つを被覆するように主面絶縁膜２５の上に形成されたサイドウォール構造２６を含む。サイドウォール構造２６は、この形態では、平面視において活性面８を取り囲む環状（四角環状）に形成されている。
　サイドウォール構造２６は、活性面８の上に乗り上げた部分を有していてもよい。サイドウォール構造２６は、無機絶縁体またはポリシリコンを含んでいてもよい。サイドウォール構造２６は、ソース構造１６に電気的に接続されたサイドウォール配線であってもよい。
　半導体装置１Ａは、絶縁体を含み、主面絶縁膜２５の上に形成された第１無機膜２７を含む。第１無機膜２７は、「第１無機絶縁膜」、「下地絶縁膜」、「中間絶縁膜」または「層間絶縁膜」と称されてもよい。第１無機膜２７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第１無機膜２７は、この形態では、酸化シリコン膜を含む。
　第１無機膜２７は、主面絶縁膜２５を挟んで活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。具体的には、第１無機膜２７は、サイドウォール構造２６を介して活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。第１無機膜２７は、活性面８側においてＭＩＳＦＥＴ構造１２を被覆し、外側面９側においてアウターコンタクト領域１９、アウターウェル領域２０および複数のフィールド領域２１を被覆している。
　第１無機膜２７は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。第１無機膜２７の外壁は、研削痕を有する研削面からなっていてもよい。第１無機膜２７の外壁は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。むろん、第１無機膜２７の外壁は、研削痕を有さない平滑面からなっていてもよい。また、第１無機膜２７の外壁は、外側面９の周縁から内方に間隔を空けて形成され、外側面９の周縁部から第１半導体領域６を露出させていてもよい。
　半導体装置１Ａは、第１主面３（第１無機膜２７）の上に配置されたゲート電極３０を含む。ゲート電極３０は、第１主面３の周縁から間隔を空けて第１主面３の内方部に配置されている。ゲート電極３０は、この形態では、活性面８の上に配置されている。
　具体的には、ゲート電極３０は、活性面８の周縁部において第３接続面１０Ｃ（第３側面５Ｃ）の中央部に近接する領域に配置されている。ゲート電極３０は、この形態では、平面視において四角形状に形成されている。むろん、ゲート電極３０は、平面視において四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　ゲート電極３０は、第１主面３の２５％以下の平面積を有していることが好ましい。ゲート電極３０の平面積は、第１主面３の１０％以下であってもよい。ゲート電極３０は、０．５μｍ以上１５μｍ以下の厚さを有していてもよい。ゲート電極３０は、第１無機膜２７よりも厚いことが好ましい。ゲート電極３０は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　ゲート電極３０は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。ゲート電極３０は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む積層構造を有している。
　半導体装置１Ａは、ゲート電極３０から間隔を空けて第１主面３（第１無機膜２７）の上に配置されたソース電極３２を含む。ソース電極３２は、第１主面３の周縁から間隔を空けて第１主面３の内方部に配置されている。ソース電極３２は、この形態では、活性面８の上に配置されている。ソース電極３２は、この形態では、本体電極部３３、および、少なくとも１つ（この形態では複数）の引き出し電極部３４Ａ、３４Ｂを有している。
　本体電極部３３は、平面視においてゲート電極３０から間隔を空けて第４側面５Ｄ（第４接続面１０Ｄ）側の領域に配置され、第１方向Ｘにゲート電極３０に対向している。本体電極部３３は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角形状（具体的には四角形状）に形成されている。
　複数の引き出し電極部３４Ａ、３４Ｂは、一方側（第１側面５Ａ側）の第１引き出し電極部３４Ａ、および、他方側（第２側面５Ｂ側）の第２引き出し電極部３４Ｂを含む。第１引き出し電極部３４Ａは、平面視において本体電極部３３からゲート電極３０に対して第２方向Ｙの一方側（第１側面５Ａ側）に位置する領域に引き出され、第２方向Ｙにゲート電極３０に対向している。
　第２引き出し電極部３４Ｂは、平面視において本体電極部３３からゲート電極３０に対して第２方向Ｙの他方側（第２側面５Ｂ側）に位置する領域に引き出され、第２方向Ｙにゲート電極３０に対向している。つまり、複数の引き出し電極部３４Ａ、３４Ｂは、平面視において第２方向Ｙの両サイドからゲート電極３０を挟み込んでいる。
　ソース電極３２（本体電極部３３および引き出し電極部３４Ａ、３４Ｂ）は、第１無機膜２７および主面絶縁膜２５を貫通し、複数のソース構造１６、ソース領域１４および複数のウェル領域１８に電気的に接続されている。むろん、ソース電極３２は、引き出し電極部３４Ａ、３４Ｂを有さず、本体電極部３３のみからなっていてもよい。
　ソース電極３２は、ゲート電極３０の平面積を超える平面積を有している。ソース電極３２の平面積は、第１主面３の５０％以上であることが好ましい。ソース電極３２の平面積は、第１主面３の７５％以上であることが特に好ましい。ソース電極３２は、０．５μｍ以上１５μｍ以下の厚さを有していてもよい。ソース電極３２は、第１無機膜２７よりも厚いことが好ましい。ソース電極３２は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　ソース電極３２は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含むことが好ましい。ソース電極３２は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む積層構造を有している。ソース電極３２は、ゲート電極３０と同一の導電材料を含むことが好ましい。
　半導体装置１Ａは、ゲート電極３０から第１主面３（第１無機膜２７）の上に引き出された少なくとも１つ（この形態では複数）のゲート配線３６Ａ、３６Ｂを含む。複数のゲート配線３６Ａ、３６Ｂは、ゲート電極３０と同一の導電材料を含むことが好ましい。複数のゲート配線３６Ａ、３６Ｂは、この形態では、活性面８を被覆し、外側面９を被覆していない。複数のゲート配線３６Ａ、３６Ｂは、平面視において活性面８の周縁およびソース電極３２の間の領域に引き出され、ソース電極３２に沿って帯状に延びている。
　具体的には、複数のゲート配線３６Ａ、３６Ｂは、第１ゲート配線３６Ａおよび第２ゲート配線３６Ｂを含む。第１ゲート配線３６Ａは、平面視においてゲート電極３０から第１側面５Ａ側の領域に引き出されている。第１ゲート配線３６Ａは、第３側面５Ｃに沿って第２方向Ｙに帯状に延びる部分、および、第１側面５Ａに沿って第１方向Ｘに帯状に延びる部分を有している。第２ゲート配線３６Ｂは、平面視においてゲート電極３０から第２側面５Ｂ側の領域に引き出されている。第２ゲート配線３６Ｂは、第３側面５Ｃに沿って第２方向Ｙに帯状に延びる部分、および、第２側面５Ｂに沿って第１方向Ｘに帯状に延びる部分を有している。
　複数のゲート配線３６Ａ、３６Ｂは、活性面８（第１主面３）の周縁部において複数のゲート構造１５の両端部に交差（具体的には直交）している。複数のゲート配線３６Ａ、３６Ｂは、第１無機膜２７を貫通して複数のゲート構造１５に電気的に接続されている。複数のゲート配線３６Ａ、３６Ｂは、複数のゲート構造１５に直接接続されていてもよいし、導体膜を介して複数のゲート構造１５に電気的に接続されていてもよい。
　半導体装置１Ａは、ソース電極３２から第１主面３（第１無機膜２７）の上に引き出されたソース配線３７を含む。ソース配線３７は、ソース電極３２と同一の導電材料を含むことが好ましい。ソース配線３７は、複数のゲート配線３６Ａ、３６Ｂよりも外側面９側の領域において活性面８の周縁に沿って延びる帯状に形成されている。ソース配線３７は、この形態では、平面視においてゲート電極３０、ソース電極３２および複数のゲート配線３６Ａ、３６Ｂを取り囲む環状（具体的には四角環状）に形成されている。
　ソース配線３７は、第１無機膜２７を挟んでサイドウォール構造２６を被覆し、活性面８側から外側面９側に引き出されている。ソース配線３７は、全周に亘ってサイドウォール構造２６の全域を被覆していることが好ましい。ソース配線３７は、外側面９側において第１無機膜２７および主面絶縁膜２５を貫通して、外側面９（具体的にはアウターコンタクト領域１９）に接続された部分を有している。ソース配線３７は、第１無機膜２７を貫通してサイドウォール構造２６に電気的に接続されていてもよい。
　半導体装置１Ａは、第１無機膜２７において外側面９（第１主面３の周縁部）を被覆する部分に形成された少なくとも１つ（単一のまたは複数）の下地貫通孔４０を含む。単一のまたは複数の下地貫通孔４０は、平面視において活性面８の周縁および外側面９の周縁から間隔を空けて形成され、主面絶縁膜２５を貫通して外側面９（第１主面３の周縁部）を露出させている。
　単一のまたは複数の下地貫通孔４０は、ゲート電極３０およびソース電極３２から外側面９の周縁側に間隔を空けて形成されている。つまり、単一のまたは複数の下地貫通孔４０は、ゲート電極３０の周囲およびソース電極３２の周囲に形成されている。具体的には、単一のまたは複数の下地貫通孔４０は、ソース配線３７から外側面９の周縁側に間隔を空けて形成されている。つまり、単一のまたは複数の下地貫通孔４０は、ソース配線３７の周囲に形成されている。
　単一のまたは複数の下地貫通孔４０は、複数のフィールド領域２１（最外のフィールド領域２１）から外側面９の周縁側に間隔を空けて形成されていることが好ましい。つまり、単一のまたは複数の下地貫通孔４０は、フィールド領域２１の周囲に形成されていることが好ましい。単一のまたは複数の下地貫通孔４０の開口エッジ部は、湾曲状に形成されていることが好ましい。
　下地貫通孔４０の個数およびレイアウトは任意である。たとえば、少なくとも１つの下地貫通孔４０が、平面視において活性面８を包囲するように第１無機膜２７に形成されていてもよい。つまり、少なくとも１つの下地貫通孔４０が、平面視においてゲート電極３０、ソース電極３２、ゲート配線３６Ａ、３６Ｂおよびソース配線３７を包囲するように第１無機膜２７に形成されていてもよい。
　少なくとも１つの下地貫通孔４０が活性面８を包囲する形態は、有端状または無端状の単一の下地貫通孔４０が複数方向から活性面８に対向する形態を含み得る。また、少なくとも１つの下地貫通孔４０が活性面８を包囲する形態は、有端状または無端状の複数の下地貫通孔４０が複数方向から活性面８に対向する形態を含み得る。
　複数方向は、４方向であることが好ましい。４方向は、第１～第４側面５Ａ～５Ｄの４つの法線方向である。つまり、４方向は、第１方向Ｘの一方側、第１方向Ｘの他方側、第２方向Ｙの一方側および第２方向Ｙの他方側である。また、４方向は、ＳｉＣ単結晶の４つの結晶方向によって定義されることができる。たとえば、４つの結晶方向は、ａ軸方向の一方向（たとえば［１１－２０］方向）、ａ軸方向の他方向（たとえば［－１－１２０］方向）、ｍ軸方向の一方向（たとえば［－１１００］方向）、および、ｍ軸方向の他方向（たとえば［１－１００］方向）である。
　少なくとも１つの下地貫通孔４０は、平面視において三角形状、四角形状、六角形状、八角形状等の多角形状に形成されていてもよい。少なくとも１つの下地貫通孔４０は、平面視において円形状に形成されていてもよい。少なくとも１つの下地貫通孔４０は、平面視において第１方向Ｘおよび第２方向Ｙのいずれか一方に延びる帯状、長方形状、楕円形状または長円形状に形成されていてもよい。少なくとも１つの下地貫通孔４０は、平面視において第１方向Ｘおよび第２方向Ｙに交差する方向に延びる帯状、長方形状、楕円形状または長円形状に形成されていてもよい。
　少なくとも１つの下地貫通孔４０は、第１方向Ｘに延びる部分（辺）および／または第２方向Ｙに延びる部分（辺）を有していてもよい。少なくとも１つの下地貫通孔４０は、第１方向Ｘおよび第２方向Ｙに交差する方向に延びる部分（辺）を有していてもよい。少なくとも１つの下地貫通孔４０は、平面視においてＣ字形状、Ｌ字形状、Ｔ字形状または十字形状に形成されていてもよい。
　少なくとも１つの下地貫通孔４０は、平面視において活性面８の側方で環状に形成されていてもよい。つまり、少なくとも１つの下地貫通孔４０は、平面視において活性面８を取り囲まない小サイズの環状に形成されていてもよい。この場合、少なくとも１つの下地貫通孔４０は、平面視において、三角環状、四角環状、六角環状、八角環状等の多角環状に形成されていてもよい。また、少なくとも１つの下地貫通孔４０は、平面視において円環状に形成されていてもよい。
　また、少なくとも１つの下地貫通孔４０は、平面視において第１方向Ｘおよび第２方向Ｙのいずれか一方に延びる帯環状、長方形環状、楕円環状または長円環状に形成されていてもよい。また、少なくとも１つの下地貫通孔４０は、平面視において第１方向Ｘおよび第２方向Ｙに交差する方向に延びる帯環状、長方形環状、楕円環状または長円環状に形成されていてもよい。
　むろん、少なくとも１つの下地貫通孔４０は、平面視において活性面８を取り囲む大サイズの環状に形成されていてもよい。この場合、少なくとも１つの下地貫通孔４０は、第１無機膜２７に沿って延びる環状（たとえば四角環状）に形成されてもよい。むろん、少なくとも１つの下地貫通孔４０は、第１無機膜２７のサイズが許す限り、多角環状、円環状、楕円環状または長円環状に形成されていてもよい。
　複数の下地貫通孔４０が、第１方向Ｘに間隔を空けて形成されていてもよい。複数の下地貫通孔４０が、第２方向Ｙに間隔を空けて形成されていてもよい。複数の下地貫通孔４０が、第１方向Ｘおよび第２方向Ｙに間隔を空けて形成されていてもよい。複数の下地貫通孔４０が、第１方向Ｘおよび第２方向Ｙに交差する方向に間隔を空けて形成されていてもよい。
　第１方向Ｘにストライプ状に延びる複数の下地貫通孔４０が形成されていてもよい。第２方向Ｙにストライプ状に延びる複数の下地貫通孔４０が形成されていてもよい。第１方向Ｘにストライプ状に延びる複数の下地貫通孔４０および第２方向Ｙにストライプ状に延びる複数の下地貫通孔４０が第１方向Ｘまたは第２方向Ｙに隣り合う形で併存していてもよい。つまり、第１方向Ｘに延びる少なくとも１つの下地貫通孔４０および第２方向Ｙに延びる少なくとも１つの下地貫通孔４０が第１方向Ｘまたは第２方向Ｙに隣り合う形で形成されていてもよい。
　むろん、第１方向Ｘにストライプ状に延びる複数の下地貫通孔４０および第２方向Ｙにストライプ状に延びる複数の下地貫通孔４０を一体的に含む格子状の下地貫通孔４０が形成されていてもよい。つまり、第１方向Ｘおよび第２方向Ｙに沿って網目状（格子状）に延びる下地貫通孔４０が形成されていてもよい。むろん、第１方向Ｘおよび第２方向Ｙに交差する方向に沿って網目状（格子状）に延びる下地貫通孔４０が形成されていてもよい。
　上記の下地貫通孔４０の説明において、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。むろん、上記の下地貫通孔４０の説明において、第１方向ＸがＳｉＣ単結晶のｍ軸方向であり、第２方向ＹがＳｉＣ単結晶のａ軸方向であってもよい。単一のまたは複数の下地貫通孔４０のレイアウトは、ＳｉＣ単結晶の結晶方向に沿って生じる応力の観点から定められてもよい。つまり、単一のまたは複数の下地貫通孔４０のレイアウトを調節することにより、特定の方向（結晶方向）における応力の偏りを抑制できる。
　半導体装置１Ａは、上述の下地貫通孔４０の複数のレイアウトのうちの少なくとも２つが組み合わされたレイアウトを含み得る。半導体装置１Ａは、この形態では、平面視において外側面９の周縁（第１主面３の周縁）に沿って延びる帯状に形成された少なくとも１つの下地貫通孔４０を含む。下地貫通孔４０は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。下地貫通孔４０は、活性面８側の内壁部および外側面９の周縁側の外壁部を有している。
　下地貫通孔４０は、第１無機膜２７の厚さよりも大きい幅を有していることが好ましい。下地貫通孔４０の幅は、下地貫通孔４０の延在方向に直交する方向の幅である。下地貫通孔４０の幅は、１μｍ以上１５μｍ以下であってもよい下地貫通孔４０の幅は、２μｍ１０μｍ以下であることが好ましい。下地貫通孔４０の幅は、５μｍ以下であることが特に好ましい。
　半導体装置１Ａは、絶縁体を含み、第１無機膜２７を被覆する第２無機膜４１を含む。第２無機膜４１は、「第２無機絶縁膜」、「上側絶縁膜」または「パッシベーション膜」と称されてもよい。第２無機膜４１は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第２無機膜４１は、第１無機膜２７とは異なる絶縁体を含むことが好ましい。第２無機膜４１は、窒化シリコン膜を含むことが好ましい。
　第２無機膜４１は、第１無機膜２７の厚さ以上の厚さを有していてもよいし、第１無機膜２７の厚さ未満の厚さを有していてもよい。第２無機膜４１の厚さは、ゲート電極３０（ソース電極３２）の厚さ未満であることが好ましい。第２無機膜４１の厚さは、０．１μｍ以上５μｍ以下であってもよい。第２無機膜４１の厚さは、１μｍ以上２．５μｍ以下であることが好ましい。第２無機膜４１の厚さは、下地貫通孔４０の幅の１／２未満であることが好ましい。
　第２無機膜４１は、活性面８および外側面９を選択的に被覆している。第２無機膜４１は、この形態では、ゲート被覆部４２、ソース被覆部４３および外側被覆部４４を有している。ゲート被覆部４２は「第１被覆部」と称され、ソース被覆部４３は「第２被覆部」と称され、外側被覆部４４は「第３被覆部」と称されてもよい。
　ゲート被覆部４２は、ゲート電極３０を被覆している。ゲート被覆部４２は、この形態では、ゲート電極３０のみを被覆し、ソース電極３２、ゲート配線３６Ａ、３６Ｂおよびソース配線３７を露出させている。ゲート被覆部４２は、ゲート電極３０の周縁から内方に間隔を空けてゲート電極３０の上に配置され、ゲート電極３０の周縁部を露出させている。
　具体的には、ゲート被覆部４２は、ゲート電極３０の電極側壁を露出させている。ゲート被覆部４２は、平面視においてゲート電極３０の周縁に沿って延びる帯状に形成され、ゲート電極３０の内方部を露出させるゲート開口４５を区画している。ゲート開口４５は、この形態では、平面視において四角形状に形成されている。
　ソース被覆部４３は、ソース電極３２を被覆している。ソース被覆部４３は、この形態では、ソース電極３２のみを被覆し、ゲート電極３０、ゲート配線３６Ａ、３６Ｂおよびソース配線３７を露出させている。ソース被覆部４３は、ソース電極３２の周縁から内方に間隔を空けてソース電極３２の上に配置され、ソース電極３２の周縁部を露出させている。
　具体的には、ソース被覆部４３は、ソース電極３２の電極側壁を露出させている。ソース被覆部４３は、平面視においてソース電極３２の周縁部に沿って延びる帯状に形成され、ソース電極３２の内方部を露出させるソース開口４６を区画している。ソース開口４６は、この形態では、平面視においてソース電極３２の周縁に沿う多角形状に形成されている。ソース被覆部４３は、ゲート被覆部４２およびソース被覆部４３の間の領域において、第１無機膜２７、ゲート電極３０の電極側壁およびソース電極３２の電極側壁を露出させる第１露出部４７（第１除去部）を区画している。
　外側被覆部４４は、外側面９（第１主面３の周縁部）において第１無機膜２７を被覆している。外側被覆部４４は、この形態では、活性面８の周縁（第１～第４接続面１０Ａ～１０Ｄ）および外側面９の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けて第１無機膜２７を被覆している。具体的には、外側被覆部４４は、外側面９においてゲート電極３０、ソース電極３２、ゲート配線３６Ａ、３６Ｂおよびソース配線３７から間隔を空けて第１無機膜２７の上に配置されている。つまり、外側被覆部４４は、金属（電極）を被覆していない。
　外側被覆部４４は、ゲート被覆部４２および外側被覆部４４の間の領域において、ゲート電極３０の電極側壁、ゲート配線３６Ａ、３６Ｂおよびソース配線３７を露出させる第２露出部４８（第２除去部）を区画している。第２露出部４８は、活性面８および外側面９の間の段差（つまりサイドウォール構造２６）も露出させている。第２露出部４８は、第１露出部４７に接続されている。
　外側被覆部４４は、ソース被覆部４３および外側被覆部４４の間の領域において、ソース電極３２の電極側壁、ゲート配線３６Ａ、３６Ｂおよびソース配線３７を露出させる第３露出部４９（第３除去部）を区画している。第３露出部４９は、活性面８および外側面９の間の段差（つまりサイドウォール構造２６）も露出させている。第３露出部４９は、第１露出部４７および第２露出部４８に接続されている。
　外側被覆部４４は、平面視において外側面９の周縁（第１主面３の周縁）に沿って延びる帯状に形成されている。外側被覆部４４は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。外側被覆部４４は、活性面８側の内縁部および外側面９の周縁側の外縁部を有している。
　外側被覆部４４の内縁部は、最外のフィールド領域２１よりも活性面８側に位置していることが好ましい。つまり、外側被覆部４４は、少なくとも１つのフィールド領域２１に重なるように配置されていることが好ましい。また、外側被覆部４４は、第１無機膜２７を挟んで少なくとも１つのフィールド領域２１に対向していることが好ましい。むろん、外側被覆部４４の内縁部は、最内のフィールド領域２１よりも活性面８側に位置していてもよい。つまり、外側被覆部４４は、全てのフィールド領域２１に重なるように配置されていてもよい。
　外側被覆部４４の外縁部は、外側面９の周縁から内方に間隔を空けて形成され、外側面９の周縁との間でダイシングストリート５０を区画している。ダイシングストリート５０は、平面視において外側面９の周縁（第１～第４側面５Ａ～５Ｄ）に沿って延びる帯状に形成されている。ダイシングストリート５０は、この形態では、平面視において第１主面３の内方部（活性面８）を取り囲む環状（具体的には四角環状）に形成されている。ダイシングストリート５０は、この形態では、第１無機膜２７を露出させている。
　むろん、主面絶縁膜２５および第１無機膜２７が外側面９を露出させている場合、ダイシングストリート５０は、外側面９を露出させていてもよい。ダイシングストリート５０は、１μｍ以上２００μｍ以下の幅を有していてもよい。ダイシングストリート５０の幅は、ダイシングストリート５０の延在方向に直交する方向の幅である。ダイシングストリート５０の幅は、５μｍ以上５０μｍ以下であることが好ましい。
　外側被覆部４４は、第１無機膜２７の上から下地貫通孔４０内に入り込み、下地貫通孔４０内において外側面９（第１主面３の周縁部）に直接接続されている。外側被覆部４４は、下地貫通孔４０の幅よりも大きい幅を有している。外側被覆部４４は、第１無機膜２７の上から下地貫通孔４０の内壁部を介して下地貫通孔４０内に入り込み、下地貫通孔４０の外壁部を介して第１無機膜２７の上に引き出されている。これにより、外側被覆部４４は、下地貫通孔４０の内壁部および外壁部の双方を被覆している。
　外側被覆部４４は、この形態では、第１部分５１および第２部分５２を含む。第１部分５１は、下地貫通孔４０外で第１無機膜２７を被覆する部分である。第１部分５１は、活性面８に対して外側面９側に位置する第１上面を有している。第２部分５２は、下地貫通孔４０内で外側面９を被覆する部分である。第２部分５２は、第１上面に対して外側面９側に位置する第２上面を有している。つまり、第２部分５２は、第１部分５１との間で外側面９側に向けて窪んだリセス部５３（段差部）を区画している。
　半導体装置１Ａは、外側被覆部４４（第２無機膜４１）に形成された少なくとも１つ（単一のまたは複数）の貫通孔５５を含む。平面視において単一の貫通孔５５が形成されている場合であっても、断面視において複数の貫通孔５５が現れる場合には、断面視において複数の貫通孔５５が形成されていると見なされる。
　平面視において単一の貫通孔５５が形成されている場合であっても、複数の貫通孔５５が一体化していると見なせる場合には、複数の貫通孔５５が形成されていると見なされてもよい。これとは反対に、平面視において複数の貫通孔５５が形成されている場合であっても、複数の貫通孔５５が一体化していると見なせる場合には、単一の貫通孔５５が形成されていると見なされてもよい。
　単一のまたは複数の貫通孔５５は、ゲート電極３０およびソース電極３２から外側面９の周縁側に間隔を空けて形成されている。つまり、単一のまたは複数の貫通孔５５は、ゲート電極３０の周囲およびソース電極３２の周囲に形成されている。具体的には、単一のまたは複数の貫通孔５５は、ソース配線３７から外側面９の周縁側に間隔を空けて形成されている。
　つまり、単一のまたは複数の貫通孔５５は、ソース配線３７の周囲に形成されている。単一のまたは複数の貫通孔５５は、複数のフィールド領域２１（最外のフィールド領域２１）から外側面９の周縁側に間隔を空けて形成されていることが好ましい。つまり、単一のまたは複数の貫通孔５５は、フィールド領域２１の周囲に形成されていることが好ましい。
　貫通孔５５は、断面において観察される露出対象に基づいて、第１型貫通孔５６および第２型貫通孔５７に分類される。第１型貫通孔５６は、断面視において第１無機膜２７のみを露出させるように外側被覆部４４に形成されている。第１型貫通孔５６は、第２無機膜４１の第１部分５１に形成される。
　１つまたは複数の第１型貫通孔５６が、下地貫通孔４０に対して活性面８側の領域のみに形成されていてもよい。１つまたは複数の第１型貫通孔５６が、下地貫通孔４０に対して外側面９の周縁側の領域のみに形成されていてもよい。複数の第１型貫通孔５６が、下地貫通孔４０に対して活性面８側の領域、および、下地貫通孔４０に対して外側面９の周縁側の領域に形成されていてもよい。
　第２型貫通孔５７は、外側面９を露出させるように外側被覆部４４に形成される。第２型貫通孔５７は、少なくとも外側被覆部４４の第２部分５２に形成される。第２型貫通孔５７は、外側面９および第１無機膜２７の双方を露出させるように下地貫通孔４０の壁部を通過して外側被覆部４４に形成されていてもよい。つまり、第２型貫通孔５７は、外側被覆部４４の第１部分５１および第２部分５２に形成されてもよい。
　第２型貫通孔５７は、下地貫通孔４０の内壁部および下地貫通孔４０の外壁部のいずれか一方または双方を通過していてもよい。つまり、第２型貫通孔５７は、断面視において下地貫通孔４０の一部を露出させていてもよいし、断面視において下地貫通孔４０の全域を露出させていてもよい。
　半導体装置１Ａは、１つの断面において第１型貫通孔５６および第２型貫通孔５７のいずれか一方または双方を含み得る。半導体装置１Ａは、任意の第１断面において第１型貫通孔５６のみを含み、第１断面とは異なる任意の第２断面において第２型貫通孔５７のみを含んでもよい。
　半導体装置１Ａは、第１断面において第１型貫通孔５６および第２型貫通孔５７の双方を含み、第２断面において第１型貫通孔５６のみを含んでもよい。半導体装置１Ａは、第１断面において第１型貫通孔５６および第２型貫通孔５７の双方を含み、第２断面において第２型貫通孔５７のみを含んでもよい。
　貫通孔５５が第１型貫通孔５６および第２型貫通孔５７のいずれかに属するかは任意の断面における当該貫通孔５５の露出対象によって判断され、貫通孔５５のレイアウト（個数、平面形状、サイズ等）は任意である。以下、貫通孔５５のレイアウトが説明される。貫通孔５５のレイアウトの説明は、第１型貫通孔５６のレイアウトおよび第２型貫通孔５７のレイアウトにも適用される。
　少なくとも１つの貫通孔５５は、平面視において活性面８を包囲するように外側被覆部４４に形成されていることが好ましい。つまり、少なくとも１つの貫通孔５５が、平面視においてゲート電極３０、ソース電極３２、ゲート配線３６Ａ、３６Ｂおよびソース配線３７を包囲するように第１無機膜２７に形成されていてもよい。
　少なくとも１つの貫通孔５５が活性面８を包囲する形態は、有端状または無端状の単一の貫通孔５５が複数方向から活性面８に対向する形態を含み得る。また、少なくとも１つの貫通孔５５が活性面８を包囲する形態は、有端状または無端状の複数の貫通孔５５が複数方向から活性面８に対向する形態を含み得る。
　複数方向は、４方向であることが好ましい。４方向は、第１～第４側面５Ａ～５Ｄの４つの法線方向である。つまり、４方向は、第１方向Ｘの一方側、第１方向Ｘの他方側、第２方向Ｙの一方側および第２方向Ｙの他方側である。また、４方向は、ＳｉＣ単結晶の４つの結晶方向によって定義されることができる。４つの結晶方向は、ａ軸方向の一方向（たとえば［１１－２０］方向）、ａ軸方向の他方向（たとえば［－１－１２０］方向）、ｍ軸方向の一方向（たとえば［－１１００］方向）、および、ｍ軸方向の他方向（たとえば［１－１００］方向）であってもよい。
　少なくとも１つの貫通孔５５は、平面視において三角形状、四角形状、六角形状、八角形状等の多角形状に形成されていてもよい。少なくとも１つの貫通孔５５は、平面視において円形状に形成されていてもよい。少なくとも１つの貫通孔５５は、平面視において第１方向Ｘおよび第２方向Ｙのいずれか一方に延びる帯状、長方形状、楕円形状または長円形状に形成されていてもよい。少なくとも１つの貫通孔５５は、平面視において第１方向Ｘおよび第２方向Ｙに交差する方向に延びる帯状、長方形状、楕円形状または長円形状に形成されていてもよい。
　少なくとも１つの貫通孔５５は、第１方向Ｘに延びる部分（辺）および／または第２方向Ｙに延びる部分（辺）を有していてもよい。少なくとも１つの貫通孔５５は、第１方向Ｘおよび第２方向Ｙに交差する方向に延びる部分（辺）を有していてもよい。少なくとも１つの貫通孔５５は、平面視においてＣ字形状、Ｌ字形状、Ｔ字形状または十字形状に形成されていてもよい。
　少なくとも１つの貫通孔５５は、平面視において活性面８の側方で環状に形成されていてもよい。つまり、少なくとも１つの貫通孔５５は、平面視において活性面８を取り囲まない小サイズの環状に形成されていてもよい。この場合、少なくとも１つの貫通孔５５は、平面視において、三角環状、四角環状、六角環状、八角環状等の多角環状に形成されていてもよい。また、少なくとも１つの貫通孔５５は、平面視において円環状に形成されていてもよい。
　また、少なくとも１つの貫通孔５５は、平面視において第１方向Ｘおよび第２方向Ｙのいずれか一方に延びる帯環状、長方形環状、楕円環状または長円環状に形成されていてもよい。また、少なくとも１つの貫通孔５５は、平面視において第１方向Ｘおよび第２方向Ｙに交差する方向に延びる帯環状、長方形環状、楕円環状または長円環状に形成されていてもよい。
　むろん、少なくとも１つの貫通孔５５は、平面視において活性面８を取り囲む大サイズの環状に形成されていてもよい。この場合、少なくとも１つの貫通孔５５は、外側被覆部４４に沿って延びる環状（たとえば四角環状）に形成されてもよい。むろん、少なくとも１つの貫通孔５５は、外側被覆部４４のサイズが許す限り、多角環状、円環状、楕円環状または長円環状に形成されていてもよい。
　複数の貫通孔５５が、第１方向Ｘに間隔を空けて形成されていてもよい。複数の貫通孔５５が、第２方向Ｙに間隔を空けて形成されていてもよい。複数の貫通孔５５が、第１方向Ｘおよび第２方向Ｙに間隔を空けて形成されていてもよい。複数の貫通孔５５が、第１方向Ｘおよび第２方向Ｙに交差する方向に間隔を空けて形成されていてもよい。
　第１方向Ｘにストライプ状に延びる複数の貫通孔５５が形成されていてもよい。第２方向Ｙにストライプ状に延びる複数の貫通孔５５が形成されていてもよい。第１方向Ｘにストライプ状に延びる複数の貫通孔５５および第２方向Ｙにストライプ状に延びる複数の貫通孔５５が第１方向Ｘまたは第２方向Ｙに隣り合う形で併存していてもよい。つまり、第１方向Ｘに延びる少なくとも１つの貫通孔５５および第２方向Ｙに延びる少なくとも１つの貫通孔５５が第１方向Ｘまたは第２方向Ｙに隣り合う形で形成されていてもよい。
　むろん、第１方向Ｘにストライプ状に延びる複数の貫通孔５５および第２方向Ｙにストライプ状に延びる複数の貫通孔５５を一体的に含む格子状の貫通孔５５が形成されていてもよい。つまり、第１方向Ｘおよび第２方向Ｙに沿って網目状（格子状）に延びる貫通孔５５が形成されていてもよい。むろん、第１方向Ｘおよび第２方向Ｙに交差する方向に沿って網目状（格子状）に延びる貫通孔５５が形成されていてもよい。
　半導体装置１Ａは、上述の貫通孔５５の複数のレイアウトのうちの少なくとも２つが組み合わされたレイアウトを含み得る。以下、図８Ａ～図８Ｔを参照して、上記貫通孔５５のレイアウトから抽出された特徴を有する第１～第２０レイアウト例が示される。
　図８Ａ～図８Ｔは、貫通孔５５の第１～第２０レイアウト例を示す模式図である。第１～第２０レイアウト例は、いずれも貫通孔５５のレイアウトの一例を図示化したものであり、貫通孔５５のレイアウトは第１～第２０レイアウト例に制限されない。半導体装置１Ａは、第１～第２０レイアウト例のうちの少なくとも２つのレイアウト例が組み合わされたレイアウトを含み得る。
　図８Ａ（第１レイアウト例）を参照して、複数の貫通孔５５は、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されていてもよい。この場合、複数の貫通孔５５は、平面視において外側被覆部４４における第１～第４側面５Ａ～５Ｄに沿って延びる複数の部分に行列状に形成され、複数方向から活性面８を包囲していることが好ましい。複数の貫通孔５５は、この例では、平面視において四角形状にそれぞれ形成されている。
　むろん、図８Ｂ（第２レイアウト例）を参照して、複数の貫通孔５５は、平面視において外側被覆部４４に沿って延びる帯状にそれぞれ形成されていてもよい。また、図８Ｃ（第３レイアウト例）を参照して、複数の貫通孔５５は、平面視において円形状にそれぞれ形成されていてもよい。
　また、図８Ｄ（第４レイアウト例）を参照して、複数の貫通孔５５は、平面視において四角形状以外の多角形状（ここでは六角形状）にそれぞれ形成されていてもよい。また、図８Ｅ（第５レイアウト例）を参照して、複数の貫通孔５５は、平面視において活性面８の側方において活性面８を取り囲まない環状にそれぞれ形成されていてもよい。
　また、図８Ｆ（第６レイアウト例）を参照して、複数の貫通孔５５は、平面視において第１方向Ｘに延びる少なくとも１つ（この例では複数）の第１貫通孔５５Ａおよび第２方向Ｙに延びる少なくとも１つ（この例では複数）の第２貫通孔５５Ｂを含んでいてもよい。複数の第１貫通孔５５Ａおよび複数の第２貫通孔５５Ｂは、任意のレイアウトで第１方向Ｘおよび第２方向Ｙに間隔を空けて配列されていてもよい。
　複数の第１貫通孔５５Ａは、第１方向Ｘに一列に配列され、第１方向Ｘに互いに対向していてもよい。複数の第１貫通孔５５Ａは、第２方向Ｙに一列に配列され、第２方向Ｙに互いに対向していてもよい。複数の第２貫通孔５５Ｂは、第１方向Ｘに一列に配列され、第１方向Ｘに互いに対向していてもよい。複数の第２貫通孔５５Ｂは、第２方向Ｙに一列に配列され、第２方向Ｙに互いに対向していてもよい。
　むろん、複数の第１貫通孔５５Ａおよび複数の第２貫通孔５５Ｂは、第１方向Ｘに交互に配列され、第１方向Ｘに互いに対向していてもよい。また、複数の第１貫通孔５５Ａおよび複数の第２貫通孔５５Ｂは、第２方向Ｙに交互に配列され、第２方向Ｙに互いに対向していてもよい。
　また、図８Ｇ（第７レイアウト例）を参照して、複数の貫通孔５５は、平面視において第１方向Ｘに延びる部分（辺）および第２方向Ｙに延びる部分（辺）をそれぞれ有していてもよい。各貫通孔５５は、この例では、平面視において十字状に形成されている。むろん、各貫通孔５５は、平面視においてＣ字形状、Ｌ字形状またはＴ字形状に形成されていてもよい。
　また、図８Ｈ（第８レイアウト例）を参照して、複数の貫通孔５５は、平面視において第１方向Ｘおよび第２方向Ｙに交差する方向にそれぞれ延びていてもよい。たとえば、複数の貫通孔５５は、第１交差方向に延びる複数の第１貫通孔５５Ａおよび第２交差方向に延びる複数の第２貫通孔５５Ｂを含んでいてもよい。第１交差方向は、第１方向Ｘおよび第２方向Ｙに交差する方向である（以下、同じ）。第２交差方向は、第１方向Ｘ、第２方向Ｙおよび第１交差方向に交差する方向である（以下、同じ）。
　第１交差方向は、第１方向Ｘおよび第２方向Ｙの座標軸を設定した時、０°＜θ＜９０°の傾斜角度で延びる方向である。第１交差方向は、３０°＜θ＜６０°の傾斜角度（より好ましくは４５°±５°の傾斜角度）で延びていることが好ましい。一方、第２交差方向は、９０°＜θ＜１８０°の傾斜角度で延びる方向である。第２交差方向は、１２０°＜θ＜１５０°の傾斜角度（より好ましくは１３５°±５°の傾斜角度）で延びていることが好ましい。第２交差方向は、第１交差方向の直交方向であることが特に好ましい。
　複数の第１貫通孔５５Ａは、第１方向Ｘに一列に配列され、第１方向Ｘに互いに対向していてもよい。複数の第１貫通孔５５Ａは、第２方向Ｙに一列に配列され、第２方向Ｙに互いに対向していてもよい。複数の第２貫通孔５５Ｂは、第１方向Ｘに一列に配列され、第１方向Ｘに互いに対向していてもよい。複数の第２貫通孔５５Ｂは、第２方向Ｙに一列に配列され、第２方向Ｙに互いに対向していてもよい。
　むろん、複数の第１貫通孔５５Ａおよび複数の第２貫通孔５５Ｂは、第１方向Ｘに交互に配列され、第１方向Ｘに互いに対向していてもよい。また、複数の第１貫通孔５５Ａおよび複数の第２貫通孔５５Ｂは、第２方向Ｙに交互に配列され、第２方向Ｙに互いに対向していてもよい。むろん、複数の貫通孔５５は、複数の第１貫通孔５５Ａまたは複数の第２貫通孔５５Ｂのみによって構成されていてもよい。
　また、図８Ｉ（第９レイアウト例）を参照して、複数の貫通孔５５は、平面視において第１交差方向に延びる部分および第２交差方向に延びる部分をそれぞれ有していてもよい。各貫通孔５５は、この例では、平面視において第１方向Ｘおよび第２方向Ｙに交差する十字状に形成されている。むろん、各貫通孔５５は、平面視において第１方向Ｘおよび第２方向Ｙに交差するＣ字形状、Ｌ字形状またはＴ字形状に形成されていてもよい。
　前述の図８Ａ～図８Ｉでは、複数の貫通孔５５が平面視において行列状に配列された例が示された。しかし、図８Ｊ（第１０レイアウト例）を参照して、複数の貫通孔５５は、第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されていてもよい。
　つまり、半導体装置１Ａは、この例では、第２方向Ｙに一列に配列された複数の貫通孔５５をそれぞれ含み、第１方向Ｘに間隔を空けて形成された複数のグループを含む。一方のグループに属する複数の貫通孔５５は、他方のグループに属する複数の貫通孔５５に対して第２方向Ｙにずれて配置されている。一方のグループに属する複数の貫通孔５５は、第１方向Ｘに関して、他方のグループに属する複数の貫通孔５５の間の領域に対向している。
　むろん、半導体装置１Ａは、第１方向Ｘに一列に配列された複数の貫通孔５５をそれぞれ含み、第２方向Ｙに間隔を空けて形成された複数のグループを含んでいてもよい。この場合、一方のグループに属する複数の貫通孔５５は、隣り合うグループに属する複数の貫通孔５５に対して第１方向Ｘにずれて配置されている。
　図８Ｋ（第１１レイアウト例）を参照して、複数の貫通孔５５は、平面視において活性面８から外側面９の周縁側に間隔を空けて配列され、外側被覆部４４に沿って延びるストライプ状に形成されていてもよい。この場合、複数の貫通孔５５は、活性面８を複数方向（たとえば４方向）から取り囲む無端状または有端状に形成されていてもよい。
　図８Ｌ（第１２レイアウト例）を参照して、複数の貫通孔５５は、第１１レイアウト例と同様、平面視において外側被覆部４４に沿って延びるストライプ状に形成されている。複数の貫通孔５５は、この例では、平面視において第１交差方向に延びる部分および第２交差方向に延びる部分をそれぞれ有するジグザグ状に形成されている。
　図８Ｍ（第１３レイアウト例）を参照して、複数の貫通孔５５は、第１１レイアウト例と同様、平面視において外側被覆部４４に沿って延びるストライプ状に形成されている。複数の貫通孔５５は、この例では、外側被覆部４４の延在方向に交差する方向に延びるストライプ状に形成されている。複数の貫通孔５５は、第１交差方向または第２交差方向に延びていてもよい。むろん、第１交差方向にストライプ状に延びる複数の貫通孔５５および第２交差方向にストライプ状に延びる複数の貫通孔５５が形成されていてもよい。
　図８Ｎ（第１４レイアウト例）を参照して、複数の貫通孔５５は、平面視において外側被覆部４４の延在方向に間隔を空けて配列され、外側被覆部４４の延在方向に交差する方向に延びるストライプ状に形成されていてもよい。複数の貫通孔５５は、この例では、外側被覆部４４の延在方向（つまり、第１方向Ｘまたは第２方向Ｙ）に直交している。
　図８Ｏ（第１５レイアウト例）を参照して、複数の貫通孔５５は、第１４レイアウト例と同様、平面視において外側被覆部４４の延在方向に交差する方向に延びるストライプ状に形成されている。複数の貫通孔５５は、この例では、第１交差方向に延びる部分および第２交差方向に延びる部分をそれぞれ有するジグザグ状に形成されている。
　図８Ｐ（第１６レイアウト例）を参照して、外側被覆部４４の延在方向に沿ってジグザグ状に延びる単一の貫通孔５５が形成されていてもよい。単一の貫通孔５５は、ジグザグ状に接続された複数の第１貫通孔５５Ａおよび複数の第２貫通孔５５Ｂによって構成されている。
　複数の第１貫通孔５５Ａは、外側被覆部４４の延在方向に間隔を空けて配列され、外側被覆部４４の延在方向に交差（具体的には直交）する方向に延びる帯状にそれぞれ形成されている。複数の第２貫通孔５５Ｂは、外側被覆部４４の延在方向にそれぞれ延び、一対の第１貫通孔５５Ａの一端部同士および一対の第１貫通孔５５Ａの他端部同士を外側被覆部４４の延在方向に沿って交互に接続している。
　図８Ｑ（第１７レイアウト例）を参照して、第１方向Ｘおよび第２方向Ｙに延びる網目状（格子状）の単一の貫通孔５５が形成されていてもよい。単一の貫通孔５５は、格子状に接続された複数の第１貫通孔５５Ａおよび複数の第２貫通孔５５Ｂによって構成されている。複数の第１貫通孔５５Ａは、第１方向Ｘに延びるストライプ状に形成されている。複数の第２貫通孔５５Ｂは、複数の第１貫通孔５５Ａに接続されるように第２方向Ｙに延びるストライプ状に形成されている。
　むろん、図８Ｒ（第１８レイアウト例）を参照して、第１方向Ｘおよび第２方向Ｙに交差する方向に延びる網目状（格子状）の単一の貫通孔５５が形成されていてもよい。単一の貫通孔５５は、格子状に接続された複数の第１貫通孔５５Ａおよび複数の第２貫通孔５５Ｂによって構成されている。複数の第１貫通孔５５Ａは、第１交差方向に延びるストライプ状に形成されている。複数の第２貫通孔５５Ｂは、複数の第１貫通孔５５Ａに接続されるように第２交差方向に延びるストライプ状に形成されている。
　図８Ｓ（第１９レイアウト例）を参照して、平面視において六角形状の複数の貫通孔５５がハニカム状に配列されていてもよい。ハニカム状の配列は、千鳥状の配列一例でもある。この場合、平面視において六角網目状（六角格子状）に延びる部分が外側被覆部４４に形成される。むろん、図８Ｔ（第２０レイアウト例）を参照して、平面視において六角網目状（六角格子状）に延びる単一の貫通孔５５が形成されてもよい。この場合、平面視においてハニカム状に配列された複数の六角形状の部分が外側被覆部４４に形成される。
　図８Ａ～図８Ｔを参照して、第１～第２０レイアウト例では、平面視において単一のまたは複数の貫通孔５５が形成されている。第１～第２１レイアウト例に係る単一のまたは複数の貫通孔５５は、断面視において第１型貫通孔５６および第２型貫通孔５７をそれぞれ含む。
　単一の貫通孔５５が形成されている場合、第１型貫通孔５６は単一の貫通孔５５の一部分からなり、第２型貫通孔５７は単一の貫通孔５５の一部分からなる。一方、複数の貫通孔５５が形成されている場合、第１型貫通孔５６は１つの貫通孔５５からなり、第２型貫通孔５７は１つの貫通孔５５からなる。
　上記の貫通孔５５の説明において、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。むろん、上記の貫通孔５５の説明において、第１方向ＸがＳｉＣ単結晶のｍ軸方向であり、第２方向ＹがＳｉＣ単結晶のａ軸方向であってもよい。単一のまたは複数の貫通孔５５のレイアウトは、ＳｉＣ単結晶の結晶方向に沿って生じる応力の観点から定められてもよい。つまり、単一のまたは複数の貫通孔５５のレイアウトを調節することにより、特定の方向（結晶方向）における応力の偏りを抑制できる。
　半導体装置１Ａは、第２無機膜４１を被覆する有機膜６０を含む。有機膜６０は、「有機絶縁膜」また「樹脂膜」と称されてもよい。有機膜６０は、熱硬化性樹脂以外の樹脂を含むことが好ましい。有機膜６０は、透光性樹脂または透明樹脂からなっていてもよい。有機膜６０は、ネガティブタイプまたはポジティブタイプの感光性樹脂膜からなることが好ましい。有機膜６０は、ポリイミド膜、ポリアミド膜およびポリベンゾオキサゾール膜のうちの少なくとも１つを含むことが好ましい。有機膜６０は、この形態では、ポリベンゾオキサゾール膜を含む。
　有機膜６０は、チップ２の厚さ未満の厚さを有していることが好ましい。有機膜６０の厚さは、第１無機膜２７の厚さを超えていることが好ましい。有機膜６０の厚さは、第２無機膜４１の厚さを超えていることが好ましい。有機膜６０の厚さは、ゲート電極３０（ソース電極３２）の厚さを超えていることが特に好ましい。有機膜６０の厚さは、３μｍ以上３０μｍ以下であってもよい。有機膜６０の厚さは、２０μｍ以下であることが好ましい。
　有機膜６０は、第２無機膜４１の第１露出部４７、第２露出部４８および第３露出部４９を埋めて、第２無機膜４１のゲート被覆部４２、ソース被覆部４３および外側被覆部４４を被覆している。有機膜６０は、第１露出部４７、第２露出部４８および第３露出部４９において、ゲート電極３０の周縁部、ソース電極３２の周縁部、複数のゲート配線３６Ａ、３６Ｂおよびソース配線３７を被覆している。
　有機膜６０は、この形態では、ゲート電極３０の電極側壁、ソース電極３２の電極側壁、複数のゲート配線３６Ａ、３６Ｂの全域およびソース配線３７の全域を被覆している。有機膜６０のうちゲート電極３０を被覆する部分は、ゲート電極３０の内方部を露出させるゲートパッド開口６１を区画している。
　ゲートパッド開口６１は、この形態では、平面視において四角形状に形成され、ゲート開口４５に連通している。ゲートパッド開口６１は、ゲート被覆部４２の内縁部を露出させていてもよい。むろん、有機膜６０は、ゲート被覆部４２の全域を被覆していてもよい。
　有機膜６０のうちソース電極３２を被覆する部分は、ソース電極３２の内方部を露出させるソースパッド開口６２を区画している。ソースパッド開口６２は、この形態では、平面視においてソース電極３２の周縁に沿う多角形状に形成され、ソース開口４６に連通している。ソースパッド開口６２は、ソース被覆部４３の内縁部を露出させていてもよい。むろん、有機膜６０は、ソース被覆部４３の全域を被覆していてもよい。
　有機膜６０は、外側面９側（第１主面３の周縁側）において全ての貫通孔５５（単一のまたは複数の貫通孔５５）を埋めて第２無機膜４１の外側被覆部４４を被覆している。これにより、有機膜６０は、単一のまたは複数の貫通孔５５内に位置する単一のまたは複数のアンカー部６５を有している。単一のまたは複数のアンカー部６５は、単一のまたは複数の貫通孔５５のレイアウトに整合するレイアウトを有している。第２無機膜４１（外側被覆部４４）に対する有機膜６０の接続面積はアンカー部６５によって増加される。
　断面視において第１無機膜２７を露出させる第１型貫通孔５６が外側被覆部４４に形成されている場合、有機膜６０は第１型貫通孔５６内において第１無機膜２７および外側被覆部４４に接する第１型アンカー部６６を有する。断面視において外側面９（第１主面３）を露出させる第２型貫通孔５７が外側被覆部４４に形成されている場合、有機膜６０は第２型貫通孔５７内において外側面９（第１主面３）および外側被覆部４４に接する第２型アンカー部６７を有する。
　第２型貫通孔５７が外側面９（第１主面３）、下地貫通孔４０の壁部および第１無機膜２７を露出させている場合、第２型アンカー部６７は第２型貫通孔５７内において外側面９（第１主面３）、下地貫通孔４０の壁部、第１無機膜２７および外側被覆部４４に接する。第２型貫通孔５７が下地貫通孔４０の内壁部、外側面９（第１主面３）および下地貫通孔４０の外壁部を露出させている場合、第２型アンカー部６７は下地貫通孔４０の内壁部、外側面９（第１主面３）および下地貫通孔４０の外壁部に接する。第２型アンカー部６７は、下地貫通孔４０内において外側面９に接続されると同時に、外側面９（第１主面３）および第１無機膜２７の間の段差部に噛み合う。
　有機膜６０は、この形態では、外側被覆部４４の第１部分５１および第２部分５２を被覆し、第１部分５１および第２部分５２によって区画されたリセス部５３を被覆している。つまり、有機膜６０は、第１部分５１の上から第１型貫通孔５６に入り込み、第１型貫通孔５６内において第１無機膜２７を被覆している。また、有機膜６０は、第１部分５１の上からリセス部５３に入り込み、リセス部５３内において第２部分５２を被覆している。
　さらに、有機膜６０は、リセス部５３内において第２部分５２の上から下地貫通孔４０（第２型貫通孔５７）内に入り込み、下地貫通孔４０（第２型貫通孔５７）内において外側面９および第１無機膜２７を被覆している。第２無機膜４１（外側被覆部４４）に対する有機膜６０の接続面積はリセス部５３によっても増加されている。この形態では、前記接続面積が、下地貫通孔４０、リセス部５３および第２型貫通孔５７によって形成された段差構造によって増加されている。
　有機膜６０の外縁部は、外側面９の周縁から内方に間隔を空けて形成され、外側面９の周縁との間でダイシングストリート５０を区画している。有機膜６０の外縁部は、この形態では、第２無機膜４１の外縁部を露出させている。つまり、有機膜６０は、第２無機膜４１と共にダイシングストリート５０を区画している。むろん、有機膜６０は、第２無機膜４１の外縁部の全域を被覆していてもよい。
　半導体装置１Ａは、第２主面４を被覆するドレイン電極６８（第３主面電極）を含む。ドレイン電極６８は、第２主面４に電気的に接続されている。ドレイン電極６８は、第２主面４から露出した第２半導体領域７とオーミック接触を形成している。ドレイン電極６８は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。
　ドレイン電極６８は、チップ２の周縁から内方に間隔を空けて第２主面４を被覆していてもよい。ドレイン電極６８は、ソース電極３２との間に５００Ｖ以上３０００Ｖ以下のドレインソース電圧が印加されるように構成される。つまり、チップ２は、第１主面３および第２主面４の間に５００Ｖ以上３０００Ｖ以下の電圧が印加されるように形成されている。
　以上、半導体装置１Ａは、チップ２、第２無機膜４１（無機膜）、貫通孔５５および有機膜６０を含む。チップ２は、第１主面３を有している。第２無機膜４１は、絶縁体を含み、第１主面３を被覆している。貫通孔５５は、第２無機膜４１に形成されている。有機膜６０は、貫通孔５５を埋めて第２無機膜４１を被覆している。
　この構造によれば、貫通孔５５に起因した凹凸（unevenness）を有する接着領域が第２無機膜４１および有機膜６０の間に形成される。これにより、第２無機膜４１に対する有機膜６０の接続強度を向上できる。その結果、第２無機膜４１や有機膜６０に応力が生じた場合において、第２無機膜４１からの有機膜６０の剥離を抑制できる。
　また、凹凸を有する接着領域によって、湿気（水分）の侵入経路を延長できる。その結果、第２無機膜４１および有機膜６０の間の領域を起点とする湿気の進入を抑制できるから、湿気に起因する劣化（腐蝕を含む）を抑制できる。よって、信頼性を向上できる半導体装置１Ａを提供できる。
　貫通孔５５は、第１主面３を露出させていることが好ましい。この構造によれば、貫通孔５５内において第１主面３に接する部分、および、貫通孔５５外において第２無機膜４１に接する部分を有する有機膜６０を形成できる。
　よって、第１主面３を露出させる貫通孔５５を利用して第２無機膜４１に対する有機膜６０の接続強度を向上できると同時に湿気の侵入経路を延長できる。第２無機膜４１は、窒化シリコン膜（窒化膜）からなることが好ましい。この構造によれば、窒化シリコン膜および有機膜６０の間において、接続強度の向上効果および湿気の侵入抑制効果を得ることができる。
　別視点において、半導体装置１Ａは、チップ２、第１無機膜２７、第２無機膜４１、少なくとも１つの貫通孔５５、および、有機膜６０を含む。チップ２は、第１主面３を有している。第１無機膜２７は、絶縁体を含み、第１主面３を被覆している。第２無機膜４１は、絶縁体を含み、第１無機膜２７を被覆している。貫通孔５５は、第２無機膜４１に形成されている。有機膜６０は、貫通孔５５を埋めて第２無機膜４１を被覆している。
　この構造によれば、貫通孔５５に起因した凹凸を有する接着領域が第２無機膜４１および有機膜６０の間に形成される。これにより、第２無機膜４１に対する有機膜６０の接続強度を向上できる。その結果、第２無機膜４１や有機膜６０に応力が生じた場合において、第２無機膜４１からの有機膜６０の剥離を抑制できる。
　また、凹凸を有する接着領域によって、湿気の侵入経路を延長できる。その結果、第２無機膜４１および有機膜６０の間の領域を起点とする湿気の進入を抑制できるから、湿気に起因する劣化を抑制できる。よって、信頼性を向上できる半導体装置１Ａを提供できる。
　少なくとも１つの貫通孔５５は、断面視において第１無機膜２７を露出させる第１型貫通孔５６を有していることが好ましい。この構造によれば、第１型貫通孔５６内において第１無機膜２７に接する部分、および、第１型貫通孔５６外において第２無機膜４１に接する部分を有する有機膜６０を形成できる。よって、第１型貫通孔５６を利用して第２無機膜４１に対する有機膜６０の接続強度を向上できると同時に湿気の侵入経路を延長できる。
　少なくとも１つの貫通孔５５は、断面視において第１主面３を露出させる第２型貫通孔５７を有していることが好ましい。この構造によれば、第２型貫通孔５７内において第１主面３に接する部分、および、第２型貫通孔５７外において第２無機膜４１に接する部分を有する有機膜６０を形成できる。よって、第２型貫通孔５７を利用して第２無機膜４１に対する有機膜６０の接続強度を向上できると同時に湿気の侵入経路を延長できる。
　第２型貫通孔５７は、断面視において第１主面３および第１無機膜２７を露出させていてもよい。この構造によれば、第２型貫通孔５７内において第１主面３および第１無機膜２７に接する部分、および、第２型貫通孔５７外において第２無機膜４１に接する部分を有する有機膜６０を形成できる。よって、第２型貫通孔５７を利用して第２無機膜４１に対する有機膜６０の接続強度を向上できると同時に湿気の侵入経路を延長できる。
　第１無機膜２７は、第１主面３を露出させる下地貫通孔４０を有していることが好ましい。この場合、第２無機膜４１は、下地貫通孔４０外において第１無機膜２７を被覆する第１部分５１、および、下地貫通孔４０内において第１主面３を被覆する第２部分５２を有していることが好ましい。有機膜６０は、第１部分５１を被覆する部分、および、第２部分５２を被覆する部分を有していることが好ましい。
　この構造によれば、下地貫通孔４０に起因した凹凸を有する接着領域が第１無機膜２７を介して第１主面３および第２無機膜４１の間に形成される。これにより、第１無機膜２７（第１主面３）に対する第２無機膜４１の接続強度を向上できる。その結果、第２無機膜４１等に応力が生じた場合において、第１無機膜２７からの第２無機膜４１の剥離を抑制できる。また、凹凸を有する接着領域によって、湿気の侵入経路を延長できる。その結果、第１無機膜２７および第２無機膜４１の間の領域を起点とする湿気の進入を抑制できるから、湿気に起因する劣化（腐蝕を含む）を抑制できる。
　第２部分５２は、第１部分５１の表面の高さ位置に対して第１主面３側に位置する表面を有し、第１部分５１との間でリセス部５３（段差部）を区画していることが好ましい。この構造によれば、リセス部５３および貫通孔５５に起因した凹凸を有する接着領域が第２無機膜４１および有機膜６０の間に形成される。これにより、リセス部５３および貫通孔５５を利用して第２無機膜４１に対する有機膜６０の接続強度を向上できると同時に湿気の侵入経路を延長できる。第２無機膜４１は、下地貫通孔４０の幅の１／２未満の厚さを有していることが好ましい。
　少なくとも１つの貫通孔５５は、断面視において下地貫通孔４０の壁部を露出させる第２型貫通孔５７を含むことが好ましい。この構造によれば、第２型貫通孔５７内において下地貫通孔４０の壁部に接する部分、および、第２型貫通孔５７外において第２無機膜４１に接する部分を有する有機膜６０を形成できる。よって、下地貫通孔４０の壁部を露出させる第２型貫通孔５７を利用して第２無機膜４１に対する有機膜６０の接続強度を向上できると同時に湿気の侵入経路を延長できる。
　半導体装置１Ａは、複数の貫通孔５５を含んでいてもよい。この構造によれば、複数の貫通孔５５内に位置する複数の部分を有する有機膜６０を形成できる。よって、複数の貫通孔５５を利用して第２無機膜４１に対する有機膜６０の接続強度を向上できると同時に湿気の侵入経路を延長できる。
　複数の貫通孔５５は、平面視においてストライプ状に形成されていてもよい。この構造によれば、複数の貫通孔５５を介して第２無機膜４１にストライプ状に噛み合う部分を有する有機膜６０を形成できる。複数の貫通孔５５は、第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状または千鳥状に配列されていてもよい。この構造によれば、複数の貫通孔５５を介して第２無機膜４１に行列状または千鳥状に噛み合う部分を有する有機膜６０を形成できる。
　半導体装置１Ａは、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を有する貫通孔５５を含んでいてもよい。この構造によれば、貫通孔５５内において第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を有する有機膜６０を形成できる。半導体装置１Ａは、第１方向Ｘに延びる貫通孔５５および第２方向Ｙに延びる貫通孔５５を含んでいてもよい。この構造によれば、第１方向Ｘに延びる貫通孔５５内において第１方向Ｘに延びる部分、および、第２方向Ｙに延びる貫通孔５５内において第２方向Ｙに延びる部分を有する有機膜６０を形成できる。
　半導体装置１Ａは、第１方向Ｘおよび第２方向Ｙに交差する方向に延びる貫通孔５５を含んでいてもよい。この構造によれば、貫通孔５５内において第１方向Ｘおよび第２方向Ｙに交差する方向に延びる部分を有する有機膜６０を形成できる。
　第１方向Ｘおよび第２方向Ｙは、チップ２の第１～第４側面５Ａ～５Ｄの延在方向によって定義されてもよい。第１方向Ｘおよび第２方向Ｙは、ＳｉＣ単結晶の結晶方向によって定義されてもよい。たとえば、第１方向ＸはＳｉＣ単結晶のａ軸方向であり、第２方向ＹはＳｉＣ単結晶のｍ軸方向であってもよい。むろん、第１方向ＸはＳｉＣ単結晶のｍ軸方向であり、第２方向ＹはＳｉＣ単結晶のａ軸方向であってもよい。
　半導体装置１Ａは、第１主面３の内方部に配置されたゲート電極３０（第１主面電極）を含んでいてもよい。この場合、少なくとも１つの貫通孔５５がゲート電極３０の周囲に形成されていることが好ましい。この構造によれば、ゲート電極３０の周囲において第２無機膜４１に対する有機膜６０の接続強度を向上できると同時に湿気の侵入経路を延長できる。これにより、外力や湿気からゲート電極３０を保護できる。
　この場合、第２無機膜４１は、ゲート電極３０を部分的に被覆するゲート被覆部４２を有していることが好ましい。また、有機膜６０は、第２無機膜４１のゲート被覆部４２を挟んでゲート電極３０を被覆する部分を有していることが好ましい。この構造によれば、ゲート電極３０を適切に保護できる。
　ゲート被覆部４２は、ゲート電極３０の周縁部（電極側壁）を露出させていてもよい。この構造によれば、ゲート電極３０の周縁部に生じる応力に起因する第２無機膜４１の剥離を抑制できる。この構造において、有機膜６０は、ゲート電極３０の周縁部を被覆していることが好ましい。
　有機膜６０は、第２無機膜４１よりも柔らかい物性を有している。つまり、有機膜６０の弾性率は、第２無機膜４１の弾性率よりも小さい。したがって、有機膜６０がゲート電極３０を被覆している場合であっても、ゲート電極３０に生じる応力に起因する有機膜６０の剥離は抑制される。これにより、有機膜６０によってゲート電極３０を適切に保護できる。ゲート電極３０は平面視において第１主面３の２５％以下の領域を被覆していてもよい。
　半導体装置１Ａは、第１主面３の内方部に配置されたソース電極３２（第２主面電極）を含んでいてもよい。この場合、少なくとも１つの貫通孔５５がソース電極３２の周囲に形成されていることが好ましい。この構造によれば、ソース電極３２の周囲において第２無機膜４１に対する有機膜６０の接続強度を向上できると同時に湿気の侵入経路を延長できる。これにより、外力や湿気からソース電極３２を保護できる。
　この場合、第２無機膜４１は、ソース電極３２を部分的に被覆するソース被覆部４３を有していることが好ましい。また、有機膜６０は、第２無機膜４１のソース被覆部４３を挟んでソース電極３２を被覆する部分を有していることが好ましい。この構造によれば、ソース電極３２を適切に保護できる。
　ソース被覆部４３は、ソース電極３２の周縁部（電極側壁）を露出させていてもよい。この構造によれば、ソース電極３２の周縁部に生じる応力に起因する第２無機膜４１の剥離を抑制できる。この構造において、有機膜６０は、ソース電極３２の周縁部を被覆していることが好ましい。この構造によれば、有機膜６０によってソース電極３２を適切に保護できる。ソース電極３２は平面視において第１主面３の５０％以上の領域を被覆していてもよい。
　第２無機膜４１は、第１主面３の周縁部において第１無機膜２７を被覆する外側被覆部４４を有していることが好ましい。この場合、貫通孔５５は、第２無機膜４１の外側被覆部４４に形成されていることが好ましい。有機膜６０は、第２無機膜４１のゲート被覆部４２、ソース被覆部４３および外側被覆部４４を被覆していることが好ましい。外側被覆部４４は、金属を被覆していないことが好ましい。この構造によれば、金属に生じる応力に起因する外側被覆部４４の剥離を確実に防止できる。
　ゲート電極３０（ソース電極３２）は、第１無機膜２７よりも厚いことが好ましい。第２無機膜４１は、ゲート電極３０（ソース電極３２）よりも薄いことが好ましい。有機膜６０は、チップ２よりも薄いことが好ましい。有機膜６０は、第２無機膜４１よりも厚いことが好ましい。有機膜６０は、ゲート電極３０（ソース電極３２）よりも厚いことが好ましい。
　１つまたは複数の貫通孔５５は、平面視においてゲート電極３０およびソース電極３２を包囲するように第２無機膜４１に形成されていることが好ましい。つまり、１つまたは複数の貫通孔５５は、平面視において第１主面３の内方部を包囲するように第２無機膜４１に形成されていることが好ましい。
　半導体装置１Ａは、第１主面３に区画されたメサ部１１を含んでいてもよい。メサ部１１は、第１主面３の内方部に形成された活性面８（第１面部）、活性面８からチップ２の厚さ方向に窪むように第１主面３の周縁部に形成された外側面９（第２面部）、ならびに、活性面８および外側面９を接続する第１～第４接続面１０Ａ～１０Ｄ（接続面部）によって第１主面３に区画されている。
　この場合、第１無機膜２７は、外側面９を被覆する部分を有している。第２無機膜４１は、外側面９側において第１無機膜２７を被覆する部分を有している。貫通孔５５は、外側面９側において第２無機膜４１を被覆する部分を有している。有機膜６０は、外側面９側において貫通孔５５を埋めて第２無機膜４１を被覆している。この構造によれば、活性面８よりも厚さ方向に窪んだ外側面９において第２無機膜４１に対する有機膜６０の接続強度を向上できると同時に湿気の侵入経路を延長できる。
　半導体装置１Ａは、第１～第４接続面１０Ａ～１０Ｄの少なくとも１つを被覆するサイドウォール構造２６を含んでいてもよい。この場合、第１無機膜２７は、サイドウォール構造２６を被覆していてもよい。一方、第２無機膜４１（外側被覆部４４）は、サイドウォール構造２６から間隔を空けて形成されていることが好ましい。有機膜６０は、第１無機膜２７を挟んでサイドウォール構造２６を被覆していてもよい。
　第２無機膜４１は、第１無機膜２７と異なる絶縁体を含むことが好ましい。第１無機膜２７は、酸化膜を含むことが好ましい。第２無機膜４１は、窒化膜を含むことが好ましい。有機膜６０は、感光性樹脂膜を含むことが好ましい。
　チップ２は、ワイドバンドギャップ半導体の単結晶を含むことが好ましい。ワイドバンドギャップ半導体の単結晶は、電気的特性を向上させる上で有効である。また、ワイドバンドギャップ半導体の単結晶によれば、比較的高い硬度によってチップ２の変形を抑制しながら、チップ２の薄化およびチップ２の平面積の増加を達成できる。チップ２の薄化およびチップ２の平面積の拡張は、電気的特性を向上させる上でも有効である。
　たとえば、チップ２は、平面視において１ｍｍ角以上の面積を有する第１主面３を有していてもよい。チップ２は、２００μｍ以下の厚さを有していてもよい。チップ２は、断面視において１５０μｍ以下の厚さを有していることが好ましい。２００μｍ以下の厚さを有する比較的薄いチップ２は、応力によって変形しやすい。この点、半導体装置１Ａに係る構造よれば、応力に起因してチップ２が変形した場合においても第２無機膜４１からの有機膜６０の剥離を抑制できる。
　半導体装置１Ａは、チップ２の第２主面４を被覆するドレイン電極６８（第３主面電極）を含むことが好ましい。ドレイン電極６８は、ソース電極３２との間でチップ２を介する電位差（たとえば５００Ｖ以上３０００Ｖ以下）を形成する。
　比較的薄いチップ２の場合、ソース電極３２およびドレイン電極６８の間の距離が短縮されるため、第１主面３の周縁およびソース電極３２の間の放電現象のリスクが高まる。この点、貫通孔５５を有する第２無機膜４１によれば、ソース電極３２およびドレイン電極６８の間の距離を貫通孔５５によって増加させることができる。よって、ソース電極３２およびドレイン電極６８の間の絶縁性を向上でき、放電現象を抑制できる。
　図９は、図７に対応し、第２実施形態に係る半導体装置１Ｂを示す図である。図９を参照して、半導体装置１Ｂは、半導体装置１Ａを変形させた形態を有している。具体的には、半導体装置１Ｂは、外側面９の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第１無機膜２７に形成された下地貫通孔４０を含む。
　下地貫通孔４０は、第１実施形態の場合と同様、複数のフィールド領域２１よりも外側面９の周縁側に形成されている。下地貫通孔４０は、外側面９の周縁（第１～第４側面５Ａ～５Ｄ）に沿って延びる環状（具体的には四角環状）に形成され、外側面９の周縁部を露出させている。
　第２無機膜４１の外側被覆部４４は、この形態では、第１無機膜２７の上から下地貫通孔４０内に引き出され、下地貫通孔４０内において外側面９の周縁部を被覆している。つまり、第２無機膜４１は、第１実施形態の場合と同様、第１無機膜２７を被覆する第１部分５１および外側面９を被覆する第２部分５２を含む。外側被覆部４４は、下地貫通孔４０内において外側面９の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成され、外側面９の周縁部を露出させるダイシングストリート５０を区画している。
　単一のまたは複数の貫通孔５５は、第２無機膜４１の第１部分５１および第２無機膜４１の第２部分５２のいずれか一方または双方に形成されてもよい。つまり、単一のまたは複数の貫通孔５５は、断面視において第１型貫通孔５６および第２型貫通孔５７のいずれか一方または双方を有していてもよい。
　むろん、単一のまたは複数の貫通孔５５は、第１部分５１のみに形成され、第２部分５２に形成されていなくてもよい。また、単一のまたは複数の貫通孔５５は、第２部分５２のみに形成され、第１部分５１に形成されていなくてもよい。その他、単一のまたは複数の貫通孔５５のレイアウトは第１実施形態の場合と同様であるため、当該レイアウトの説明は省略される。
　図１０は、図７に対応し、第３実施形態に係る半導体装置１Ｃを示す図である。図１０を参照して、半導体装置１Ｃは、半導体装置１Ａを変形させた形態を有している。具体的には、半導体装置１Ｃは、平面視および断面視において第１無機膜２７の下地貫通孔４０の全域を露出させる上側貫通孔７０を含む。上側貫通孔７０は、断面視において第２型貫通孔５７を形成している。
　上側貫通孔７０は、半導体装置１Ａにおいて外側被覆部４４のうちの第２部分５２を除去することによって形成されている。したがって、外側被覆部４４は、第１無機膜２７を被覆する第１部分５１のみを有し、下地貫通孔４０内に位置する第２部分５２を有さない。上側貫通孔７０は、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されていてもよい。
　半導体装置１Ｃは、上側貫通孔７０（第２型貫通孔５７）からなる単一の貫通孔５５を含んでいてもよい。むろん、半導体装置１Ｃは、上側貫通孔７０（第２型貫通孔５７）に加えて第１型貫通孔５６を含む単一のまたは複数の貫通孔５５を含んでいてもよい。この場合、上側貫通孔７０以外の貫通孔５５のレイアウトは任意である。たとえば、第１実施形態において述べた貫通孔５５の複数のレイアウト（たとえば第１～第２０レイアウト例）のうちの少なくとも１つが、上側貫通孔７０以外の貫通孔５５のレイアウトとして適用されてもよい。
　有機膜６０は、この形態では、第２無機膜４１の上から第１型貫通孔５６に入り込み、第１型貫通孔５６内において第１無機膜２７に接している。有機膜６０は、第２無機膜４１の上から上側貫通孔７０（第２型貫通孔５７）に入り込み、上側貫通孔７０内において第１無機膜２７の上から下地貫通孔４０に入り込んでいる。有機膜６０は、下地貫通孔４０内において外側面９および第１無機膜２７に接している。下地貫通孔４０の全域を露出させる上側貫通孔７０は、第２実施形態に係る半導体装置１Ｂに適用されてもよい。
　図１１は、図７に対応し、第４実施形態に係る半導体装置１Ｄを示す図である。図１１を参照して、半導体装置１Ｄは、半導体装置１Ａを変形させた形態を有している。具体的には、半導体装置１Ｄは、第１無機膜２７において下地貫通孔４０を有さない。
　単一のまたは複数の貫通孔５５は、第１無機膜２７のみを露出させ、外側面９を露出させていない。また、単一のまたは複数の貫通孔５５は、断面視において第１無機膜２７を露出させる第１型貫通孔５６のみを含み、外側面９を露出させる第２型貫通孔５７を含まない。単一のまたは複数の貫通孔５５のレイアウトは第１実施形態の場合と同様であるため、当該レイアウトの説明は省略される。
　有機膜６０は、第２無機膜４１の上から単一のまたは複数の貫通孔５５（第１型貫通孔５６）に入り込んでいる。有機膜６０は、この形態では、単一のまたは複数の貫通孔５５内において第１無機膜２７および第２無機膜４１のみに接しており、外側面９には接していない。
　図１２は、図７に対応し、第５実施形態に係る半導体装置１Ｅを示す図である。図１２を参照して、半導体装置１Ｅは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｅは、第１実施形態の場合と同様、単一のまたは複数の下地貫通孔４０を含む。図１２では、一例として、複数の下地貫通孔４０が形成された例が示されている。
　外側被覆部４４は、この形態では、下地貫通孔４０を露出させるように下地貫通孔４０から活性面８側に間隔を空けて形成されている。外側被覆部４４は、この形態では、ソース配線３７および下地貫通孔４０の間の領域に配置され、第１無機膜２７を挟んで複数のフィールド領域２１に重なっている。
　単一のまたは複数の貫通孔５５は、この形態では、第１無機膜２７のみを露出させ、外側面９を露出させていない。つまり、単一のまたは複数の貫通孔５５は、断面視において第１無機膜２７を露出させる第１型貫通孔５６のみを含み、外側面９を露出させる第２型貫通孔５７を含まない。単一のまたは複数の貫通孔５５のレイアウトは第１実施形態の場合と同様であるため、当該レイアウトの説明は省略される。
　有機膜６０は、この形態では、外側面９側（第１主面３の周縁側）において全ての下地貫通孔４０を埋めて第１無機膜２７を被覆している。これにより、有機膜６０は、単一のまたは複数の下地貫通孔４０内に位置する単一のまたは複数の下地アンカー部７５を有している。複数の下地アンカー部７５は、単一のまたは複数の下地貫通孔４０のレイアウトに整合するレイアウトを有している。第１無機膜２７に対する有機膜６０の接続面積は下地アンカー部７５によって増加される。
　また、有機膜６０は、外側面９側（第１主面３の周縁側）において全ての貫通孔５５（単一のまたは複数の貫通孔５５）を埋めて第２無機膜４１を被覆している。これにより、有機膜６０は、単一のまたは複数の貫通孔５５内に位置する単一のまたは複数のアンカー部６５を有している。単一のまたは複数のアンカー部６５は、単一のまたは複数の貫通孔５５のレイアウトに整合するレイアウトを有している。第２無機膜４１に対する有機膜６０の接続面積はアンカー部６５によって増加される。
　以上、半導体装置１Ｅは、チップ２、第１無機膜２７（無機膜）、下地貫通孔４０（貫通孔５５）および有機膜６０を含む。チップ２は、第１主面３を有している。第１無機膜２７は、絶縁体を含み、第１主面３を被覆している。下地貫通孔４０は、第１無機膜２７に形成されている。有機膜６０は、下地貫通孔４０を埋めて第１無機膜２７を被覆している。
　この構造によれば、貫通孔５５に起因した凹凸を有する接着領域が第１無機膜２７および有機膜６０の間に形成される。これにより、第１無機膜２７に対する有機膜６０の接続強度を向上できる。その結果、第１無機膜２７や有機膜６０に応力が生じた場合において、第１無機膜２７からの有機膜６０の剥離を抑制できる。
　また、凹凸を有する接着領域によって、湿気（水分）の侵入経路を延長できる。その結果、第１無機膜２７および有機膜６０の間の領域を起点とする湿気の進入を抑制できるから、湿気に起因する劣化（腐蝕を含む）を抑制できる。よって、信頼性を向上できる半導体装置１Ｅを提供できる。
　下地貫通孔４０は、第１主面３を露出させていることが好ましい。この構造によれば、下地貫通孔４０内において第１主面３に接する部分、および、下地貫通孔４０外において第１無機膜２７に接する部分を有する有機膜６０を形成できる。
　よって、第１主面３を露出させる下地貫通孔４０を利用して第１無機膜２７に対する有機膜６０の接続強度を向上できると同時に湿気の侵入経路を延長できる。第１無機膜２７は、酸化シリコン膜（酸化膜）からなることが好ましい。この構造によれば、酸化シリコン膜および有機膜６０の間において、接続強度の向上効果および湿気の侵入抑制効果を得ることができる。
　半導体装置１Ｅは、複数の下地貫通孔４０を含んでいてもよい。この構造によれば、複数の下地貫通孔４０内に位置する複数の部分を有する有機膜６０を形成できる。よって、複数の下地貫通孔４０を利用して第１無機膜２７に対する有機膜６０の接続強度を向上できると同時に湿気の侵入経路を延長できる。
　複数の下地貫通孔４０は、平面視においてストライプ状に形成されていてもよい。この構造によれば、複数の下地貫通孔４０を介して第１無機膜２７にストライプ状に噛み合う部分を有する有機膜６０を形成できる。複数の下地貫通孔４０は、第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状または千鳥状に配列されていてもよい。この構造によれば、複数の下地貫通孔４０を介して第１無機膜２７に行列状または千鳥状に噛み合う部分を有する有機膜６０を形成できる。
　半導体装置１Ｅは、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を有する下地貫通孔４０を含んでいてもよい。この構造によれば、下地貫通孔４０内において第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を有する有機膜６０を形成できる。
　半導体装置１Ｅは、第１方向Ｘに延びる下地貫通孔４０および第２方向Ｙに延びる下地貫通孔４０を含んでいてもよい。この構造によれば、第１方向Ｘに延びる下地貫通孔４０内において第１方向Ｘに延びる部分、および、第２方向Ｙに延びる下地貫通孔４０内において第２方向Ｙに延びる部分を有する有機膜６０を形成できる。
　半導体装置１Ｅは、第１方向Ｘおよび第２方向Ｙに交差する方向に延びる下地貫通孔４０を含んでいてもよい。この構造によれば、下地貫通孔４０内において第１方向Ｘおよび第２方向Ｙに交差する方向に延びる部分を有する有機膜６０を形成できる。
　第１方向Ｘおよび第２方向Ｙは、チップ２の第１～第４側面５Ａ～５Ｄの延在方向によって定義されてもよい。第１方向Ｘおよび第２方向Ｙは、ＳｉＣ単結晶の結晶方向によって定義されてもよい。たとえば、第１方向ＸはＳｉＣ単結晶のａ軸方向であり、第２方向ＹはＳｉＣ単結晶のｍ軸方向であってもよい。むろん、第１方向ＸはＳｉＣ単結晶のｍ軸方向であり、第２方向ＹはＳｉＣ単結晶のａ軸方向であってもよい。
　半導体装置１Ｅは、下地貫通孔４０を露出させるように第１無機膜２７の上に配置された第２無機膜４１を含むことが好ましい。この場合、有機膜６０は、第２無機膜４１を被覆していることが好ましい。この構造によれば、第１無機膜２７からの有機膜６０の剥離を抑制できるため、第２無機膜４１からの有機膜６０の剥離も抑制できる。これにより、第１無機膜２７、第２無機膜４１および有機膜６０によって湿気の進入を抑制できる。
　第２無機膜４１は、第１無機膜２７とは異なる絶縁体を含むことが好ましい。第２無機膜４１は、窒化シリコン膜（窒化膜）からなることが好ましい。第２無機膜４１は、下地貫通孔４０を露出させるように、下地貫通孔４０よりも第１主面３の内方部側に配置されていてもよい。
　半導体装置１Ｅは、第２無機膜４１に形成された貫通孔５５を含んでいてもよい。この場合、有機膜６０は、貫通孔５５を埋めて第２無機膜４１を被覆していることが好ましい。この構造によれば、貫通孔５５に起因した凹凸を有する接着領域が第２無機膜４１および有機膜６０の間にも形成される。よって、下地貫通孔４０および貫通孔５５を利用して第１無機膜２７および第２無機膜４１に対する有機膜６０の接続強度を向上できると同時に湿気の侵入経路を延長できる。
　貫通孔５５は、第１無機膜２７を露出させていることが好ましい。この構造によれば、貫通孔５５内において第１無機膜２７に接する部分、および、貫通孔５５外において第２無機膜４１に接する部分を有する有機膜６０を形成できる。よって、第１無機膜２７を露出させる貫通孔５５を利用して第２無機膜４１に対する有機膜６０の接続強度を向上できると同時に湿気の侵入経路を延長できる。
　図１３は、図７に対応し、第６実施形態に係る半導体装置１Ｆを示す図である。図１３を参照して、半導体装置１Ｆは、半導体装置１Ｅを変形させた形態を有している。具体的には、半導体装置１Ｆは、第２無機膜４１において貫通孔５５を有さない。
　図１４は、図７に対応し、第７実施形態に係る半導体装置１Ｇを示す図である。図１４を参照して、半導体装置１Ｇは、半導体装置１Ｅを変形させた形態を有している。具体的には、半導体装置１Ｇは、ゲート被覆部４２およびソース被覆部４３を有し、外側被覆部４４を有さない第２無機膜４１を含む。むろん、半導体装置１Ｇは、第２無機膜４１を有していなくてもよい。
　図１５は、図２に対応し、第８実施形態に係る半導体装置１Ｈを示す図である。図１６は、図１５に示す第２無機膜４１のレイアウト例を示す平面図である。図１７は、図１５に示すチップ２の周縁部を示す拡大断面図である。図１５～図１７を参照して、半導体装置１Ｈは、半導体装置１Ａを変形させた形態を有している。具体的には、半導体装置１Ｈは、ゲート被覆部４２、ソース被覆部４３および外側被覆部４４を一体的に有する第２無機膜４１を含む。
　つまり、第２無機膜４１は、この形態では、ゲート電極３０の周縁部（電極側壁）、ソース電極３２の周縁部（電極側壁）、複数のゲート配線３６Ａ、３６Ｂの全域およびソース配線３７の全域を被覆している。第２無機膜４１は、第１実施形態の場合と同様、ゲート電極３０の内方部を露出させるゲート開口４５、および、ソース電極３２の内方部を露出させるソース開口４６を有している。
　外側被覆部４４は、第２無機膜４１のうち外側面９の直上に位置する部分である。より具体的には、外側被覆部４４は、第２無機膜４１のうち外側面９の周縁およびソース配線３７の間の領域を被覆する部分である。単一のまたは複数の貫通孔５５は、第１実施形態の場合と同様、外側被覆部４４に形成されている。つまり、単一のまたは複数の貫通孔５５は、外側面９側の領域にのみ形成され、活性面８側の領域には形成されていない。単一のまたは複数の貫通孔５５のレイアウトは第１実施形態の場合と同様であるため、当該レイアウトの説明は省略される。
　有機膜６０は、この形態では、第２無機膜４１を挟んでゲート電極３０の周縁部（電極側壁）、ソース電極３２の周縁部（電極側壁）、複数のゲート配線３６Ａ、３６Ｂの全域およびソース配線３７の全域を被覆している。有機膜６０の他の構造は、第１実施形態の場合と同様であるため、有機膜６０の他の構造に係る説明は省略される。ゲート被覆部４２、ソース被覆部４３および外側被覆部４４を一体的に含む第２無機膜４１は、第２～第７実施形態に係る半導体装置１Ｂ～１Ｇに適用されてもよい。
　図１８は、第９実施形態に係る半導体装置１Ｉを示す平面図である。図１９は、図１８に示すXIX-XIX線に沿う断面図である。図２０は、第１極性電極８４のレイアウト例を示す平面図である。図２１は、第２無機膜４１のレイアウト例を示す平面図である。図２２は、チップ２の周縁部を示す拡大断面図である。
　図１８～図２２を参照して、半導体装置１Ｉは、前述のチップ２を含む。チップ２は、この形態では、メサ部１１を有さず、平坦な第１主面３を含む。つまり、半導体装置１Ｉは、第１～第４接続面１０Ａ～１０Ｄを有さず、活性面８と同一平面上に位置する外側面９を含む。半導体装置１Ｉは、活性面８に形成されたデバイス構造の一例としてのＳＢＤ（Schottky Barrier Diode）構造８０を含む。
　半導体装置１Ｉは、活性面８に形成されたｎ型のダイオード領域８１を含む。ダイオード領域８１は、この形態では、第１半導体領域６の一部を利用して形成されている。
　半導体装置１Ｉは、第１主面３において活性面８を外側面９から区画するｐ型のガード領域８２を含む。ガード領域８２は、第１主面３の周縁から内方に間隔を空けて第１半導体領域６の表層部に形成され、ダイオード領域８１を外側面９から区画している。ガード領域８２は、この形態では、平面視においてダイオード領域８１を取り囲む環状（この形態では四角環状）に形成されている。ガード領域８２は、ダイオード領域８１側の内縁部、および、第１主面３の周縁側の外縁部を有している。
　半導体装置１Ｉは、第１主面３を選択的に被覆する前述の第１無機膜２７を含む。第１無機膜２７は、活性面８側においてダイオード領域８１およびガード領域８２の内縁部を露出させる開口８３を有している。第１無機膜２７は、外側面９（第１主面３の周縁部）を被覆している。第１無機膜２７は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。
　第１無機膜２７の外壁は、研削痕を有する研削面からなっていてもよい。第１無機膜２７の外壁は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。むろん、第１無機膜２７の外壁は、研削痕を有さない平滑面からなっていてもよい。また、第１無機膜２７の外壁は、第１主面３の周縁から内方に間隔を空けて形成され、外側面９から第１半導体領域６を露出させていてもよい。
　半導体装置１Ｉは、第１主面３の上に配置された第１極性電極８４（主面電極）を含む。第１極性電極８４は、この形態では、「アノード電極」である。第１極性電極８４は、第１主面３の周縁から内方に間隔を空けて配置されている。第１極性電極８４は、この形態では、平面視において第１主面３の周縁に沿う四角形状に形成されている。第１極性電極８４は、第１無機膜２７の上から開口８３に入り込み、第１主面３およびガード領域８２の内縁部に電気的に接続されている。
　第１極性電極８４は、ダイオード領域８１（第１半導体領域６）とショットキー接合を形成している。これにより、ＳＢＤ構造８０が形成されている。第１極性電極８４の平面積は、第１主面３の５０％以上であることが好ましい。第１極性電極８４の平面積は、第１主面３の７５％以上であることが特に好ましい。第１極性電極８４は、０．５μｍ以上１５μｍ以下の厚さを有していてもよい。第１極性電極８４は、第１無機膜２７よりも厚いことが好ましい。
　第１極性電極８４は、Ｔｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。Ｔｉ系金属膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。Ｔｉ系金属膜は、Ｔｉ膜およびＴｉＮ膜を任意の順序で含む積層構造を有していてもよい。Ａｌ系金属膜は、Ｔｉ系金属膜よりも厚いことが好ましい。Ａｌ系金属膜は、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。
　半導体装置１Ｉは、第１無機膜２７において外側面９（第１主面３の周縁部）を被覆する部分に形成された前述の少なくとも１つ（単一のまたは複数）の下地貫通孔４０を含む。単一のまたは複数の下地貫通孔４０は、平面視においてガード領域８２および外側面９の周縁から間隔を空けて形成され、外側面９を露出させている。
　下地貫通孔４０は、この形態では、平面視において第１極性電極８４の周縁および第１主面３の周縁から間隔を空けて形成されている。つまり、単一のまたは複数の下地貫通孔４０は、第１極性電極８４の周囲に形成されている。下地貫通孔４０の開口エッジ部は、湾曲状に形成されていることが好ましい。単一のまたは複数の下地貫通孔４０のレイアウトは第１実施形態の場合と同様であるため、当該レイアウトの説明は省略される。
　半導体装置１Ｉは、第１無機膜２７および第１極性電極８４を選択的に被覆する前述の第２無機膜４１を含む。第２無機膜４１は、この形態では、電極被覆部８５および外側被覆部４４を含む。電極被覆部８５は、第１極性電極８４のみを被覆し、第１無機膜２７を露出させている。電極被覆部８５は、第１極性電極８４の周縁から内方に間隔を空けて第１極性電極８４の上に配置され、第１極性電極８４の周縁部を露出させている。
　具体的には、電極被覆部８５は、第１極性電極８４の電極側壁を露出させている。電極被覆部８５は、平面視において第１極性電極８４の周縁部に沿って延びる帯状に形成され、第１極性電極８４の内方部を露出させるコンタクト開口８６を区画している。コンタクト開口８６は、この形態では、平面視において四角形状に形成されている。
　外側被覆部４４は、外側面９（第１主面３の周縁部）において第１無機膜２７を被覆している。外側被覆部４４は、この形態では、第１主面３の周縁（第１～第４接続面１０Ａ～１０Ｄ）および第１極性電極８４の周縁から間隔を空けて第１無機膜２７を被覆している。つまり、外側被覆部４４は、金属（電極）を被覆していない。
　外側被覆部４４は、電極被覆部８５および外側被覆部４４の間の領域において、第１極性電極８４の周縁部（電極側壁）を露出させる露出部８７（除去部）を区画している。外側被覆部４４は、平面視において第１主面３の周縁に沿って延びる帯状に形成されている。外側被覆部４４は、この形態では、平面視において活性面８（具体的には第１極性電極８４）を取り囲む環状（具体的には四角環状）に形成されている。外側被覆部４４は、活性面８側の内縁部および外側面９の周縁側の外縁部を有している。
　外側被覆部４４の内縁部は、第１極性電極８４の周縁よりも第１主面３の周縁側に位置し、第１極性電極８４との間から第１無機膜２７を露出させている。外側被覆部４４の外縁部は、第１主面３の周縁から内方に間隔を空けて形成され、第１主面３の周縁との間でダイシングストリート５０を区画している。
　外側被覆部４４は、第１無機膜２７の上から下地貫通孔４０内に入り込み、下地貫通孔４０内において外側面９（第１主面３の周縁部）に直接接続されている。外側被覆部４４は、下地貫通孔４０の幅よりも大きい幅を有している。外側被覆部４４は、第１無機膜２７の上から下地貫通孔４０の内壁部を介して下地貫通孔４０内に入り込み、下地貫通孔４０の外壁部を介して第１無機膜２７の上に引き出されている。これにより、外側被覆部４４は、下地貫通孔４０の内壁部および外壁部の双方を被覆している。
　外側被覆部４４は、この形態では、第１部分５１および第２部分５２を含む。第１部分５１は、下地貫通孔４０外で第１無機膜２７を被覆する部分である。第１部分５１は、活性面８に対して外側面９側に位置する表面を有している。第２部分５２は、下地貫通孔４０内で外側面９を被覆する部分である。第２部分５２は、第１部分５１の表面に対して外側面９側に位置する表面を有している。つまり、第２部分５２は、第１部分５１との間で外側面９側に向けて窪んだリセス部５３（段差部）を区画している。
　半導体装置１Ｉは、外側被覆部４４（第２無機膜４１）に形成された少なくとも１つの（つまり、単一のまたは複数の）貫通孔５５を含む。単一のまたは複数の貫通孔５５は、この形態では、平面視において第１極性電極８４の周縁および第１主面３の周縁から間隔を空けて形成されている。その他、単一のまたは複数の貫通孔５５のレイアウトは第１実施形態の場合と同様であるため、当該レイアウトの説明は省略される。
　半導体装置１Ｉは、第２無機膜４１を被覆する前述の有機膜６０を含む。有機膜６０は、第２無機膜４１の露出部８７を埋めて、第２無機膜４１の電極被覆部８５および外側被覆部４４を被覆している。有機膜６０は、露出部８７において第１極性電極８４の周縁部（電極側壁）を被覆している。
　有機膜６０のうち第１極性電極８４を被覆する部分は、第１極性電極８４の内方部を露出させるパッド開口８８を区画している。パッド開口８８は、この形態では、平面視において四角形状に形成され、コンタクト開口８６に連通している。パッド開口８８は、電極被覆部８５の内縁部を露出させていてもよい。むろん、有機膜６０は、電極被覆部８５の全域を被覆していてもよい。
　有機膜６０は、外側面９側（第１主面３の周縁側）において全ての貫通孔５５（単一のまたは複数の貫通孔５５）を埋めて第２無機膜４１の外側被覆部４４を被覆している。これにより、有機膜６０は、単一のまたは複数の貫通孔５５内に位置する単一のまたは複数のアンカー部６５を有している。単一のまたは複数のアンカー部６５は、単一のまたは複数の貫通孔５５のレイアウトに整合するレイアウトを有している。第２無機膜４１（外側被覆部４４）に対する有機膜６０の接続面積はアンカー部６５によって増加される。
　断面視において第１無機膜２７を露出させる第１型貫通孔５６が外側被覆部４４に形成されている場合、有機膜６０は第１型貫通孔５６内において第１無機膜２７および外側被覆部４４に接する第１型アンカー部６６を有する。断面視において外側面９（第１主面３）を露出させる第２型貫通孔５７が外側被覆部４４に形成されている場合、有機膜６０は第２型貫通孔５７内において外側面９（第１主面３）および外側被覆部４４に接する第２型アンカー部６７を有する。
　第２型貫通孔５７が外側面９（第１主面３）、下地貫通孔４０の壁部および第１無機膜２７を露出させている場合、第２型アンカー部６７は第２型貫通孔５７内において外側面９（第１主面３）、下地貫通孔４０の壁部、第１無機膜２７および外側被覆部４４に接する。第２型貫通孔５７が下地貫通孔４０の内壁部、外側面９（第１主面３）および下地貫通孔４０の外壁部を露出させている場合、第２型アンカー部６７は下地貫通孔４０の内壁部、外側面９（第１主面３）および下地貫通孔４０の外壁部に接する。第２型アンカー部６７は、下地貫通孔４０内において外側面９に接続されると同時に、外側面９（第１主面３）および第１無機膜２７の間の段差部に噛み合う。
　有機膜６０は、この形態では、外側被覆部４４の第１部分５１および第２部分５２を被覆し、第１部分５１および第２部分５２によって区画されたリセス部５３を被覆している。つまり、有機膜６０は、第１部分５１の上から第１型貫通孔５６に入り込み、第１型貫通孔５６内において第１無機膜２７を被覆している。また、有機膜６０は、第１部分５１の上からリセス部５３に入り込み、リセス部５３内において第２部分５２を被覆している。
　さらに、有機膜６０は、リセス部５３内において第２部分５２の上から下地貫通孔４０（第２型貫通孔５７）内に入り込み、下地貫通孔４０（第２型貫通孔５７）内において外側面９および第１無機膜２７を被覆している。第２無機膜４１（外側被覆部４４）に対する有機膜６０の接続面積はリセス部５３によっても増加されている。この形態では、前記接続面積が、下地貫通孔４０、リセス部５３および第２型貫通孔５７によって形成された段差構造によって増加されている。
　有機膜６０の外縁部は、外側面９の周縁から内方に間隔を空けて形成され、外側面９の周縁との間でダイシングストリート５０を区画している。有機膜６０の外縁部は、この形態では、第２無機膜４１の外縁部を露出させている。つまり、有機膜６０は、第２無機膜４１と共にダイシングストリート５０を区画している。むろん、有機膜６０は、第２無機膜４１の外縁部の全域を被覆していてもよい。
　半導体装置１Ｉは、第２主面４を被覆する第２極性電極８９（第２主面電極）を含む。第２極性電極８９は、この形態では「カソード電極」である。第２極性電極８９は、第２主面４に電気的に接続されている。第２極性電極８９は、第２主面４から露出した第２半導体領域７とオーミック接触を形成している。第２極性電極８９は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。
　第２極性電極８９は、チップ２の周縁から内方に間隔を空けて第２主面４を被覆していてもよい。第２極性電極８９は、第１極性電極８４との間に５００Ｖ以上３０００Ｖ以下の電圧が印加されるように構成される。つまり、チップ２は、第１主面３および第２主面４の間に５００Ｖ以上３０００Ｖ以下の電圧が印加されるように形成されている。
　以上、半導体装置１Ｉは、チップ２、第２無機膜４１（無機膜）、貫通孔５５および有機膜６０を含む。チップ２は、第１主面３を有している。第２無機膜４１は、絶縁体を含み、第１主面３の周縁部を被覆している。貫通孔５５は、第２無機膜４１に形成されている。有機膜６０は、貫通孔５５を埋めて第２無機膜４１を被覆している。
　この構造によれば、貫通孔５５に起因した凹凸を有する接着領域が第２無機膜４１および有機膜６０の間に形成される。これにより、第２無機膜４１に対する有機膜６０の接続強度を向上できる。その結果、第２無機膜４１や有機膜６０に応力が生じた場合において、第２無機膜４１からの有機膜６０の剥離を抑制できる。
　また、凹凸を有する接着領域によって、湿気（水分）の侵入経路を延長できる。その結果、第２無機膜４１および有機膜６０の間の領域を起点とする湿気の進入を抑制できるから、湿気に起因する劣化（腐蝕を含む）を抑制できる。よって、信頼性を向上できる半導体装置１Ｉを提供できる。
　別視点において、半導体装置１Ｉは、チップ２、第１無機膜２７、第２無機膜４１、少なくとも１つの貫通孔５５、および、有機膜６０を含む。チップ２は、第１主面３を有している。第１無機膜２７は、絶縁体を含み、第１主面３を被覆している。第２無機膜４１は、絶縁体を含み、第１無機膜２７を被覆している。貫通孔５５は、第２無機膜４１に形成されている。有機膜６０は、貫通孔５５を埋めて第２無機膜４１を被覆している。
　この構造によれば、貫通孔５５に起因した凹凸を有する接着領域が第２無機膜４１および有機膜６０の間に形成される。これにより、第２無機膜４１に対する有機膜６０の接続強度を向上できる。その結果、第２無機膜４１や有機膜６０に応力が生じた場合において、第２無機膜４１からの有機膜６０の剥離を抑制できる。
　また、凹凸を有する接着領域によって、湿気の侵入経路を延長できる。その結果、第２無機膜４１および有機膜６０の間の領域を起点とする湿気の進入を抑制できるから、湿気に起因する劣化を抑制できる。よって、信頼性を向上できる半導体装置１Ａを提供できる。このように、半導体装置１Ｉによれば、第１実施形態に係る半導体装置１Ａと同様の効果が奏される。
　図２３は、図２２に対応し、第１０実施形態に係る半導体装置１Ｊを示す図である。図２３を参照して、半導体装置１Ｊは、半導体装置１Ｉを変形させた形態を有している。具体的には、半導体装置１Ｊは、外側面９の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第１無機膜２７に形成された下地貫通孔４０を含む。
　下地貫通孔４０は、第９実施形態の場合と同様、ガード領域８２（第１極性電極８４）よりも外側面９の周縁側に形成されている。下地貫通孔４０は、外側面９の周縁（第１～第４側面５Ａ～５Ｄ）に沿って延びる環状（具体的には四角環状）に形成され、外側面９の周縁部を露出させている。
　第２無機膜４１の外側被覆部４４は、この形態では、第１無機膜２７の上から下地貫通孔４０内に引き出され、下地貫通孔４０内において外側面９の周縁部を被覆している。つまり、第２無機膜４１は、第９実施形態の場合と同様、第１無機膜２７を被覆する第１部分５１および外側面９を被覆する第２部分５２を含む。外側被覆部４４は、下地貫通孔４０内において外側面９の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成され、外側面９の周縁部を露出させるダイシングストリート５０を区画している。
　単一のまたは複数の貫通孔５５は、第２無機膜４１の第１部分５１および第２無機膜４１の第２部分５２のいずれか一方または双方に形成されてもよい。つまり、単一のまたは複数の貫通孔５５は、断面視において第１型貫通孔５６および第２型貫通孔５７のいずれか一方または双方を有していてもよい。
　むろん、単一のまたは複数の貫通孔５５は、第１部分５１のみに形成され、第２部分５２に形成されていなくてもよい。また、単一のまたは複数の貫通孔５５は、第２部分５２のみに形成され、第１部分５１に形成されていなくてもよい。単一のまたは複数の貫通孔５５のレイアウトは第９実施形態（第１実施形態）の場合と同様であるため、当該レイアウトの説明は省略される。
　図２４は、図２２に対応し、第１１実施形態に係る半導体装置１Ｋを示す図である。図２４を参照して、半導体装置１Ｋは、半導体装置１Ｉを変形させた形態を有している。具体的には、半導体装置１Ｋは、平面視および断面視において第１無機膜２７の下地貫通孔４０の全域を露出させる上側貫通孔７０（第２型貫通孔５７）を含む。
　上側貫通孔７０は、半導体装置１Ｉにおいて外側被覆部４４のうちの第２部分５２を除去することによって形成されている。したがって、側被覆部は、第１無機膜２７を被覆する第１部分５１のみを有し、下地貫通孔４０内に位置する第２部分５２を有さない。上側貫通孔７０は、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されていてもよい。
　半導体装置１Ｋは、上側貫通孔７０（第２型貫通孔５７）からなる単一の貫通孔５５を含んでいてもよい。むろん、半導体装置１Ｋは、上側貫通孔７０（第２型貫通孔５７）に加えて第１型貫通孔５６を含む単一のまたは複数の貫通孔５５を含んでいてもよい。この場合、上側貫通孔７０以外の貫通孔５５のレイアウトは任意である。たとえば、第９実施形態（第１実施形態）において述べた貫通孔５５の複数のレイアウト（たとえば第１～第２０レイアウト例）のうちの少なくとも１つが、上側貫通孔７０以外の貫通孔５５のレイアウトとして適用されてもよい。
　有機膜６０は、この形態では、第２無機膜４１の上から第１型貫通孔５６に入り込み、第１型貫通孔５６内において第１無機膜２７に接している。有機膜６０は、第２無機膜４１の上から上側貫通孔７０（第２型貫通孔５７）に入り込み、上側貫通孔７０内において第１無機膜２７の上から下地貫通孔４０に入り込んでいる。有機膜６０は、下地貫通孔４０内において外側面９および第１無機膜２７に接している。下地貫通孔４０の全域を露出させる上側貫通孔７０は、第１０実施形態に係る半導体装置１Ｊに適用されてもよい。
　図２５は、図２２に対応し、第１２実施形態に係る半導体装置１Ｌを示す図である。図２５を参照して、半導体装置１Ｌは、半導体装置１Ｉを変形させた形態を有している。具体的には、半導体装置１Ｌは、第１無機膜２７において下地貫通孔４０を有さない。
　単一のまたは複数の貫通孔５５は、第１無機膜２７のみを露出させ、外側面９を露出させていない。また、単一のまたは複数の貫通孔５５は、断面視において第１無機膜２７を露出させる第１型貫通孔５６のみを含み、外側面９を露出させる第２型貫通孔５７を含まない。単一のまたは複数の貫通孔５５のレイアウトは第９実施形態（第１実施形態）の場合と同様であるため、当該レイアウトの説明は省略される。
　有機膜６０は、第２無機膜４１の上から単一のまたは複数の貫通孔５５（第１型貫通孔５６）に入り込んでいる。有機膜６０は、この形態では、単一のまたは複数の貫通孔５５内において第１無機膜２７および第２無機膜４１のみに接しており、外側面９には接していない。
　図２６は、図２２に対応し、第１３実施形態に係る半導体装置１Ｍを示す図である。図２６を参照して、半導体装置１Ｍは、半導体装置１Ｉを変形させた形態を有している。半導体装置１Ｍは、第９実施形態（第１実施形態）の場合と同様、単一のまたは複数の下地貫通孔４０を含む。図２６では、一例として、複数の下地貫通孔４０が形成された例が示されている。
　外側被覆部４４は、この形態では、下地貫通孔４０を露出させるように下地貫通孔４０から活性面８側に間隔を空けて形成されている。外側被覆部４４は、この形態では、ガード領域８２（具体的には第１極性電極８４）および下地貫通孔４０の間の領域に配置されている。
　単一のまたは複数の貫通孔５５は、この形態では、第１無機膜２７のみを露出させ、外側面９を露出させていない。また、単一のまたは複数の貫通孔５５は、断面視において第１無機膜２７を露出させる第１型貫通孔５６のみを含み、外側面９を露出させる第２型貫通孔５７を含まない。単一のまたは複数の貫通孔５５のレイアウトは第９実施形態（第１実施形態）の場合と同様であるため、当該レイアウトの説明は省略される。
　有機膜６０は、この形態では、外側面９側（第１主面３の周縁側）において全ての下地貫通孔４０を埋めて第１無機膜２７を被覆している。これにより、有機膜６０は、単一のまたは複数の下地貫通孔４０内に位置する単一のまたは複数の下地アンカー部７５を有している。複数の下地アンカー部７５は、単一のまたは複数の下地貫通孔４０のレイアウトに整合するレイアウトを有している。第１無機膜２７に対する有機膜６０の接続面積は下地アンカー部７５によって増加される。
　また、有機膜６０は、外側面９側（第１主面３の周縁側）において全ての貫通孔５５（単一のまたは複数の貫通孔５５）を埋めて第２無機膜４１を被覆している。これにより、有機膜６０は、単一のまたは複数の貫通孔５５内に位置する単一のまたは複数のアンカー部６５を有している。単一のまたは複数のアンカー部６５は、単一のまたは複数の貫通孔５５のレイアウトに整合するレイアウトを有している。第２無機膜４１に対する有機膜６０の接続面積はアンカー部６５によって増加される。
　以上、半導体装置１Ｍは、チップ２、第１無機膜２７（無機膜）、下地貫通孔４０（貫通孔５５）および有機膜６０を含む。チップ２は、第１主面３を有している。第１無機膜２７は、絶縁体を含み、第１主面３を被覆している。下地貫通孔４０は、第１無機膜２７に形成されている。有機膜６０は、下地貫通孔４０を埋めて第１無機膜２７を被覆している。
　この構造によれば、第１無機膜２７に対する有機膜６０の接続強度を向上できる。これにより、第１無機膜２７や有機膜６０に応力が生じた場合において、第１無機膜２７からの有機膜６０の剥離を抑制できる。よって、剥離部を起点とする湿気の進入を抑制できるから、湿気に起因する劣化を抑制できる。よって、信頼性を向上できる半導体装置１Ｍを提供できる。このように、半導体装置１Ｍによれば、第５実施形態に係る半導体装置１Ｅに係る効果と同様の効果が奏される。
　図２７は、図２２に対応し、第１４実施形態に係る半導体装置１Ｎを示す図である。図２７を参照して、半導体装置１Ｎは、半導体装置１Ｍを変形させた形態を有している。具体的には、半導体装置１Ｎは、第２無機膜４１において貫通孔５５を有さない。
　図２８は、図２２に対応し、第１５実施形態に係る半導体装置１Ｏを示す図である。図２８を参照して、半導体装置１Ｏは、半導体装置１Ｍを変形させた形態を有している。具体的には、半導体装置１Ｏは、ゲート被覆部４２およびソース被覆部４３を有し、外側被覆部４４を有さない第２無機膜４１を含む。むろん、半導体装置１Ｏは、第２無機膜４１を有していなくてもよい。
　図２９は、図１９に対応し、第１６実施形態に係る半導体装置１Ｐを示す図である。図３０は、図２９に示す第２無機膜４１のレイアウト例を示す平面図である。図３１は、図２９に示すチップ２の周縁部を示す拡大断面図である。図２９～図３１を参照して、半導体装置１Ｐは、半導体装置１Ｉを変形させた形態を有している。具体的には、半導体装置１Ｐは、電極被覆部８５および外側被覆部４４を一体的に有する第２無機膜４１を含む。
　つまり、第２無機膜４１は、この形態では、第１極性電極８４の周縁部（電極側壁）を被覆している。第２無機膜４１は、第９実施形態の場合と同様、第１極性電極８４の内方部を露出させるコンタクト開口８６を有している。外側被覆部４４は、第２無機膜４１のうち外側面９の直上に位置する部分である。より具体的には、外側被覆部４４は、第２無機膜４１のうち外側面９の周縁および第１極性電極８４の間の領域を被覆する部分である。
　単一のまたは複数の貫通孔５５は、第９実施形態の場合と同様、外側被覆部４４に形成されている。つまり、単一のまたは複数の貫通孔５５は、外側面９側の領域にのみ形成され、活性面８側の領域には形成されていない。単一のまたは複数の貫通孔５５のレイアウトは第９実施形態（第１実施形態）の場合と同様であるため、当該レイアウトの説明は省略される。
　有機膜６０は、この形態では、第２無機膜４１を挟んで第１極性電極８４の周縁部（電極側壁）を被覆している。有機膜６０の他の構造は、第９実施形態の場合と同様であるため、有機膜６０の他の構造に係る説明は省略される。電極被覆部８５および外側被覆部４４を一体的に有する第２無機膜４１は、第１０～第１５実施形態に係る半導体装置１Ｊ～１Ｏに適用されてもよい。
　以下、図３２および図３３を参照して、各実施形態に適用されるチップ２の変形例が示される。図３２および図３３では、変形例に係るチップ２が半導体装置１Ａに適用された形態が示されている。しかし、変形例に係るチップ２は、第２～第１６実施形態に適用されてもよい。
　図３２を参照して、半導体装置１Ａは、チップ２の内部において第１半導体領域６よりも薄い第２半導体領域７を含んでいてもよい。つまり、チップ２は、半導体基板よりも厚いエピタキシャル層を含んでいてもよい。第１半導体領域６は、１μｍ以上５０μｍ以下（好ましくは５μｍ以上２５μｍ以下）の厚さを有していてもよい。第２半導体領域７は、０．１μｍ以上５０μｍ未満の厚さを有していてもよい。第２半導体領域７の厚さは、５μｍ以上（好ましくは１０μｍ以上）であってもよい。
　図３３を参照して、半導体装置１Ａは、チップ２の内部において第２半導体領域７を有さず、第１半導体領域６のみを含んでいてもよい。この場合、第１半導体領域６は、チップ２の第１主面３、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。つまり、チップ２は、この形態では、半導体基板を有さず、エピタキシャル層からなる単層構造を有している。第１半導体領域６は、１μｍ以上５０μｍ以下（好ましくは５μｍ以上２５μｍ以下）の厚さを有していてもよい。
　前述の各実施形態はさらに他の形態で実施できる。たとえば、前述の各実施形態で開示された特徴は、それらの間で適宜組み合わされることができる。すなわち、前述の第１～第１６実施形態で開示された特徴のうちの少なくとも２つの特徴を同時に含む形態が採用されてもよい。
　前述の第１～第８実施形態では、メサ部１１を有するチップ２が示された。しかし、メサ部１１を有さず、平坦に延びる第１主面３を有するチップ２が採用されてもよい。この場合、サイドウォール構造２６は取り除かれる。
　前述の第１～第８実施形態では、ソース配線３７を有する形態が示された。しかし、ソース配線３７を有さない形態が採用されてもよい。前述の第１～第８実施形態では、チップ２の内部においてチャネルを制御するトレンチゲート型のゲート構造１５が示された。しかし、第１主面３の上からチャネルを制御するプレーナゲート型のゲート構造１５が採用されてもよい。
　前述の第９～第１６実施形態では、メサ部１１を有さないチップ２が示された。しかし、メサ部１１を有するチップ２が採用されてもよい。前述の第９～第１６実施形態では、第１主面３の表層部に１つのガード領域８２が形成された例が示された。しかし、第１主面３の表層部に複数のガード領域８２が間隔を空けて形成されていてもよい。この場合、外側被覆部４４は、第１無機膜２７を挟んで１つまたは複数のガード領域８２に対向していてもよい。
　前述の各実施形態では、ＭＩＳＦＥＴ構造１２およびＳＢＤ構造８０が異なるチップ２に形成された形態が示された。しかし、ＭＩＳＦＥＴ構造１２およびＳＢＤ構造８０は、同一のチップ２において第１主面３の異なる領域に形成されていてもよい。この場合、ＳＢＤ構造８０は、ＭＩＳＦＥＴ構造１２の還流ダイオードとして形成されていてもよい。さらにこの場合、ソース電極３２が第１極性電極８４を兼ね、ドレイン電極６８が第２極性電極８９を兼ねていてもよい。
　前述の各実施形態では、「第１導電型」が「ｎ型」であり、「第２導電型」が「ｐ型」である形態が示された。しかし、前述の各実施形態において、「第１導電型」が「ｐ型」であり、「第２導電型」が「ｎ型」である形態が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の第１～第８実施形態では、ｎ型の第２半導体領域７が示された。しかし、ｐ型の第２半導体領域７が採用されてもよい。この場合、ＭＩＳＦＥＴ構造１２に代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）構造が形成される。この場合、前述の説明において、ＭＩＳＦＥＴ構造１２の「ソース」がＩＧＢＴ構造の「エミッタ」に置き換えられ、ＭＩＳＦＥＴ構造１２の「ドレイン」がＩＧＢＴ構造の「コレクタ」に置き換えられる。ｐ型の第２半導体領域７はイオン注入法によってチップ２の第２主面４の表層部に導入されたｐ型不純物を含む不純物領域であってもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の各実施形態における対応構成要素等を表すが、各項目（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「ワイドバンドギャップ半導体装置」、「ＳｉＣ半導体装置」、「半導体スイッチング装置」、「半導体整流装置」等に置き換えられてもよい。
　［Ａ１］主面（３）を有するチップ（２）と、絶縁体を含み、前記主面（３）を被覆する第１無機膜（２７）と、絶縁体を含み、前記第１無機膜（２７）を被覆する第２無機膜（４１）と、前記第２無機膜（４１）に形成された少なくとも１つの貫通孔（５５）と、前記貫通孔（５５）を埋めて前記第２無機膜（４１）を被覆する有機膜（６０）と、を含む、半導体装置（１Ａ～１Ｐ）。
　［Ａ２］少なくとも１つの前記貫通孔（５５）は、断面視において前記第１無機膜（２７）を露出させる膜側貫通孔（５６）を含み、前記有機膜（６０）は、前記膜側貫通孔（５６）内において前記第１無機膜（２７）に接する部分（６６）を有している、Ａ１に記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ３］少なくとも１つの前記貫通孔（５５）は、断面視において前記主面（３）を露出させる面側貫通孔（５７）を含み、前記有機膜（６０）は、前記面側貫通孔（５７）内において前記主面（３）に接する部分（６７）を有している、Ａ１またはＡ２に記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ４］前記面側貫通孔（５７）は、断面視において前記主面（３）および前記第１無機膜（２７）を露出させ、前記有機膜（６０）は、前記面側貫通孔（５７）内において前記主面（３）および前記第１無機膜（２７）の双方に接している、Ａ３に記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ５］前記第１無機膜（２７）は、前記主面（３）を露出させる下地貫通孔（４０）を含み、前記第２無機膜（４１）は、前記下地貫通孔（４０）外において前記第１無機膜（２７）を被覆する第１部分（５１）、および、前記下地貫通孔（４０）内において前記主面（３）を被覆する第２部分（５２）を有し、前記有機膜（６０）は、前記第１部分（５１）を被覆する部分、および、前記第２部分（５２）を被覆する部分を有している、Ａ１～Ａ４のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ６］前記第２部分（５２）は、前記第１部分（５１）の表面の高さ位置に対して前記主面（３）側に位置する表面を有し、前記第１部分（５１）との間で段差部（５３）を形成している、Ａ５に記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ７］前記第２無機膜（４１）は、前記下地貫通孔（４０）の幅の１／２未満の厚さを有している、Ａ５またはＡ６に記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ８］少なくとも１つの前記貫通孔（５５）は、断面視において前記下地貫通孔（４０）の壁部を露出させる壁側貫通孔（５７）を含み、前記有機膜（６０）は、前記壁側貫通孔（５７）内において前記下地貫通孔（４０）の壁部に接する部分（６７）を有している、Ａ５～Ａ７のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ９］前記主面（３）の内方部に配置された電極（３０、３２、８４）をさらに含み、少なくとも１つの前記貫通孔（５５）が、前記電極（３０、３２、８４）の周囲に形成されている、Ａ１～Ａ８のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ１０］複数の前記電極（３０、３２、８４）が、前記主面（３）の内方部に間隔を空けて配置され、少なくとも１つの前記貫通孔（５５）が、複数の前記電極（３０、３２、８４）の周囲に形成されている、Ａ９に記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ１１］前記主面（３）の内方部に形成された第１面部（８）、前記第１面部（８）から前記チップ（２）の厚さ方向に窪むように前記主面（３）の周縁部に形成された第２面部（９）、ならびに、前記第１面部（８）および前記第２面部（９）を接続する接続面部（１０Ａ～１０Ｄ）によって前記主面（３）に区画されたメサ部（１１）をさらに含み、前記第１無機膜（２７）は、前記第２面部（９）を被覆し、前記第２無機膜（４１）は、前記第２面部（９）側において前記第１無機膜（２７）を被覆し、前記貫通孔（５５）は、前記第２面部（９）側において前記第２無機膜（４１）に形成され、前記有機膜（６０）は、前記第２面部（９）側において前記貫通孔（５５）を埋めて前記第２無機膜（４１）を被覆している、Ａ１～Ａ１０のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ１２］前記第２無機膜（４１）は、前記第２面部（９）側において前記第１面部（８）から間隔を空けて形成されている、Ａ１１に記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ１３］前記第２無機膜（４１）は、前記第２面部（９）側において金属を被覆していない、Ａ１１またはＡ１２に記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ１４］前記第２無機膜（４１）は、前記第１無機膜（２７）とは異なる絶縁体を含む、Ａ１～Ａ１３のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ１５］前記第１無機膜（２７）は、酸化膜を含む、Ａ１～Ａ１４のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ１６］前記第２無機膜（４１）は、窒化膜を含む、Ａ１～Ａ１５のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ１７］前記有機膜（６０）は、感光性樹脂膜を含む、Ａ１～Ａ１６のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ１８］前記チップ（２）は、ワイドバンドギャップ半導体の単結晶を含む、Ａ１～Ａ１７のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ１９］前記チップ（２）は、ＳｉＣ単結晶を含む、Ａ１～Ａ１８のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ２０］前記チップ（２）は、２００μｍ以下の厚さを有している、Ａ１～Ａ１９のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ２１］前記チップ（２）は、１００μｍ以下の厚さを有している、Ａ１～Ａ２０のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ２２］前記チップ（２）は、８０μｍ以下の厚さを有している、Ａ１～Ａ２１のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ２３］前記チップ（２）は、５０μｍ以下の厚さを有している、Ａ１～Ａ２２のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ２４］前記チップ（２）は、基板（７）およびエピタキシャル層（６）を含む積層構造を有し、前記エピタキシャル層（６）によって形成された前記主面（３）を有している、Ａ１～Ａ２３のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ２５］前記エピタキシャル層（６）は、前記基板（７）よりも薄い、Ａ２４に記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ２６］前記エピタキシャル層（６）は、前記基板（７）よりも厚い、Ａ２４に記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ２７］前記チップ（２）は、エピタキシャル層（６）からなる単層構造を有している、Ａ１～Ａ２３のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ２８］前記主面（３）の内方部に形成されたデバイス構造（１２、８０）をさらに含み、少なくとも１つの前記貫通孔（５５）は、前記デバイス構造（１２、８０）の周囲に形成されている、Ａ１～Ａ２７のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ａ２９］前記デバイス構造（１２、８０）は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造（１２）およびＳＢＤ（Schottky Barrier Diode）構造（８０）のうちの少なくとも一方を含む、Ａ２８に記載の半導体装置（１Ａ～１Ｐ）。
　［Ｂ１］主面（３）を有するチップ（２）と、絶縁体を含み、前記主面（３）を被覆する無機膜（２７／４１）と、前記無機膜（２７／４１）に形成された少なくとも１つの貫通孔（４０／５５）と、前記貫通孔（４０／５５）を埋めて前記無機膜（２７／４１）を被覆する有機膜（６０）と、を含む、半導体装置（１Ａ～１Ｐ）。
　［Ｂ２］前記貫通孔（４０／５５）は、前記主面（３）を露出させ、前記有機膜（６０）は、前記貫通孔（４０／５５）内において前記主面（３）に接している、Ｂ１に記載の半導体装置（１Ａ～１Ｐ）。
　［Ｂ３］前記無機膜（２７／４１）は、前記主面の周縁部を被覆し、前記貫通孔（４０／５５）は、前記主面（３）の周縁部を露出させ、前記有機膜（６０）は、前記主面（３）の周縁部側において前記貫通孔（４０／５５）を埋めて前記無機膜（２７／４１）を被覆している、Ｂ１またはＢ２に記載の半導体装置。
　［Ｂ４］前記無機膜（２７／４１）は、酸化膜からなる、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ｂ５］前記無機膜（２７／４１）は、窒化膜からなる、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ｂ６］前記有機膜（６０）は、感光性樹脂膜からなる、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ｂ７］前記有機膜（６０）は、前記無機膜（２７／４１）よりも厚い、Ｂ１～Ｂ６のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ｂ８］前記主面（３）の内方部に配置された電極（３０／３２／８４）をさらに含み、前記貫通孔（４０／５５）は、前記主面（３）の周縁および前記電極（３０／３２／８４）の周縁の間の領域に形成されている、Ｂ１～Ｂ７のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ｂ９］前記有機膜（６０）は、前記電極（３０／３２／８４）の周縁部を被覆する部分を有し、前記電極（３０／３２／８４）の内方部を露出させる開口（６１／６２／８８）を有している、Ｂ８に記載の半導体装置（１Ａ～１Ｐ）。
　［Ｂ１０］単一のまたは複数の前記貫通孔（４０／５５）が、平面視において前記電極（３０／３２／８４）を包囲するように前記電極（３０／３２／８４）の周囲に形成されている、Ｂ８またはＢ９に記載の半導体装置（１Ａ～１Ｐ）。
　［Ｂ１１］前記有機膜（６０）は、前記電極（３０／３２／８４）よりも厚い、Ｂ８～Ｂ１０のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ｂ１２］複数の前記貫通孔（４０／５５）が、前記無機膜（２７／４１）に間隔を空けて形成され、前記有機膜（６０）は、複数の前記貫通孔（４０／５５）を埋めている、Ｂ１～Ｂ１１のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ｂ１３］前記主面（３）の表層部に形成された第１導電型の半導体領域（６）と、前記主面（３）の周縁部において前記半導体領域（６）の表層部に形成された第２導電型の不純物領域（２１／８２）と、をさらに含み、前記貫通孔（４０／５５）は、前記主面（３）の面方向に前記不純物領域（２１／８２）から前記主面（３）の周縁側に間隔を空けて形成されている、Ｂ１～Ｂ１２のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ｂ１４］前記貫通孔（４０／５５）は、前記半導体領域（６）を露出させている、Ｂ１３に記載の半導体装置（１Ａ～１Ｐ）。
　［Ｂ１５］前記主面（３）の内方部に形成された第１面部（８）、前記第１面部（８）から前記チップ（２）の厚さ方向に窪むように前記主面（３）の周縁部に形成された第２面部（９）、ならびに、前記第１面部（８）および前記第２面部（９）を接続する接続面部（１０Ａ～１０Ｄ）によって前記主面（３）に区画されたメサ部（１１）をさらに含み、前記無機膜（２７／４１）は、前記第２面部（９）を被覆し、前記貫通孔（４０／５５）は、前記第２面部（９）側において前記無機膜（２７／４１）に形成され、前記有機膜（６０）は、前記第２面部（９）側において前記貫通孔（４０／５５）を埋めて前記無機膜（２７／４１）を被覆している、Ｂ１～Ｂ１４のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ｂ１６］前記有機膜（６０）は、前記第１面部（８）の直上に位置する部分を有している、Ｂ１５に記載の半導体装置（１Ａ～１Ｐ）。
　［Ｂ１７］前記チップ（２）は、２００μｍ以下の厚さを有している、Ｂ１～Ｂ１６のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ｂ１８］前記チップ（２）は、ワイドバンドギャップ半導体の単結晶を含む、Ｂ１～Ｂ１７のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ｂ１９］前記チップ（２）は、ＳｉＣ単結晶を含む、Ｂ１～Ｂ１８のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ｂ２０］前記主面（３）の内方部に形成されたデバイス構造（１２、８０）をさらに含み、少なくとも１つの前記貫通孔（５５）は、前記主面（３）の周縁部に形成されている、Ｂ１～Ｂ１９のいずれか一つに記載の半導体装置（１Ａ～１Ｐ）。
　［Ｃ１］主面（３）を有するチップ（２）と、前記主面（３）を被覆する第１無機膜（２７）と、前記主面（３）を露出させるように前記第１無機膜（２７）に形成された第１側貫通孔（４０）と、前記第１無機膜（２７）を被覆する第２無機膜（４１）と、前記第１無機膜（２７）を露出させるように前記第２無機膜（４１）に形成された第２側貫通孔（５５）と、前記第１無機膜（２７）および前記第２無機膜（４１）を被覆し、前記第１側貫通孔（４０）内において前記主面（３）に接する部分、および、前記第２側貫通孔（５５）内において前記第１無機膜（２７）に接する部分を有する有機膜（６０）と、を含む、半導体装置（１Ａ～１Ｐ）。
　［Ｃ２］前記第２無機膜（４１）は、前記第１側貫通孔（４０）外において前記第１無機膜（２７）を被覆する第１部分（５１）、および、前記第１側貫通孔（４０）内において前記主面（３）を被覆する第２部分（５２）を有し、前記有機膜（６０）は、前記第２無機膜（４１）の前記第１部分（５１）および前記第２部分（５２）を被覆している、Ｃ１に記載の半導体装置（１Ａ～１Ｐ）。
　［Ｃ３］前記第２部分（５２）は、前記第１部分（５１）の表面の高さ位置に対して前記主面（３）側に位置する表面を有し、前記第１部分（５１）との間で段差を形成している、Ｃ２に記載の半導体装置（１Ａ～１Ｐ）。
　［Ｃ４］少なくとも１つの前記第２側貫通孔が、前記第１側貫通孔に重なる位置に形成されている、Ｃ１～Ｃ３のいずれか一項に記載の半導体装置（１Ａ～１Ｐ）。
　［Ｃ５］少なくとも１つの前記第２側貫通孔が、前記第１側貫通孔に重ならない位置に形成されている、Ｃ１～Ｃ４のいずれか一項に記載の半導体装置（１Ａ～１Ｐ）。
　以上、実施形態が詳細に説明されたが、これらは技術的内容を明示する具体例に過ぎない。この明細書から抽出される種々の技術的思想は、明細書内の説明順序や実施形態の順序等に制限されずにそれらの間で適宜組み合わせ可能である。
１Ａ　　半導体装置
１Ｂ　　半導体装置
１Ｃ　　半導体装置
１Ｄ　　半導体装置
１Ｅ　　半導体装置
１Ｆ　　半導体装置
１Ｇ　　半導体装置
１Ｈ　　半導体装置
１Ｉ　　半導体装置
１Ｊ　　半導体装置
１Ｋ　　半導体装置
１Ｌ　　半導体装置
１Ｍ　　半導体装置
１Ｎ　　半導体装置
１Ｏ　　半導体装置
１Ｐ　　半導体装置
２　　　チップ
３　　　第１主面
６　　　第１半導体領域（エピタキシャル層）
７　　　第２半導体領域（基板）
８　　　活性面（第１面部）
９　　　外側面（第２面部）
１０Ａ　第１接続面（接続面部）
１０Ｂ　第２接続面（接続面部）
１０Ｃ　第３接続面（接続面部）
１０Ｄ　第４接続面（接続面部）
１２　　ＭＩＳＦＥＴ構造（デバイス構造）
２１　　フィールド領域（不純物領域）
２７　　第１無機膜
３０　　ゲート電極
３２　　ソース電極
４０　　下地貫通孔
４１　　第２無機膜
４２　　ゲート被覆部
４３　　ソース被覆部
４４　　外側被覆部
５１　　第１部分
５２　　第２部分
５３　　リセス部（段差部）
５５　　貫通孔
５６　　第１型貫通孔（膜側貫通孔）
５７　　第２型貫通孔（壁側貫通孔／面側貫通孔）
６０　　有機膜
６１　　ゲートパッド開口
６２　　ソースパッド開口
８０　　ＳＢＤ構造(デバイス構造)
８２　　ガード領域（不純物領域）
８４　　第１極性電極
８５　　電極被覆部
８７　　パッド開口

Claims (20)

  1. 　主面を有するチップと、
    　絶縁体を含み、前記主面を被覆する第１無機膜と、
    　絶縁体を含み、前記第１無機膜を被覆する第２無機膜と、
    　前記第２無機膜に形成された少なくとも１つの貫通孔と、
    　前記貫通孔を埋めて前記第２無機膜を被覆する有機膜と、を含む、半導体装置。
  2. 　少なくとも１つの前記貫通孔は、断面視において前記第１無機膜を露出させる膜側貫通孔を有し、
    　前記有機膜は、前記膜側貫通孔内において前記第１無機膜に接する部分を有している、請求項１に記載の半導体装置。
  3. 　少なくとも１つの前記貫通孔は、断面視において前記主面を露出させる面側貫通孔を含み、
    　前記有機膜は、前記面側貫通孔内において前記主面に接する部分を有している、請求項１または２に記載の半導体装置。
  4. 　前記面側貫通孔は、断面視において前記主面および前記第１無機膜を露出させ、
    　前記有機膜は、前記面側貫通孔内において前記主面および前記第１無機膜の双方に接している、請求項３に記載の半導体装置。
  5. 　前記第１無機膜は、前記主面を露出させる下地貫通孔を含み、
    　前記第２無機膜は、前記下地貫通孔外において前記第１無機膜を被覆する第１部分、および、前記下地貫通孔内において前記主面を被覆する第２部分を有し、
    　前記有機膜は、前記第１部分を被覆する部分、および、前記第２部分を被覆する部分を有している、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記第２部分は、前記第１部分の表面の高さ位置に対して前記主面側に位置する表面を有し、前記第１部分との間で段差部を形成している、請求項５に記載の半導体装置。
  7. 　前記第２無機膜は、前記下地貫通孔の幅の１／２未満の厚さを有している、請求項５または６に記載の半導体装置。
  8. 　少なくとも１つの前記貫通孔は、断面視において前記下地貫通孔の壁部を露出させる壁側貫通孔を含み、
    　前記有機膜は、前記壁側貫通孔内において前記下地貫通孔の壁部に接する部分を有している、請求項５～７のいずれか一項に記載の半導体装置。
  9. 　前記主面の内方部の上に配置された電極をさらに含み、
    　少なくとも１つの前記貫通孔が、前記電極の周囲に形成されている、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記主面の内方部に形成された第１面部、前記第１面部から前記チップの厚さ方向に窪むように前記主面の周縁部に形成された第２面部、ならびに、前記第１面部および前記第２面部を接続する接続面部によって前記主面に区画されたメサ部をさらに含み、
    　前記第１無機膜は、前記第２面部を被覆し、
    　前記第２無機膜は、前記第２面部側において前記第１無機膜を被覆し、
    　前記貫通孔は、前記第２面部側において前記第２無機膜に形成され、
    　前記有機膜は、前記第２面部側において前記貫通孔を埋めて前記第２無機膜を被覆している、請求項１～９のいずれか一項に記載の半導体装置。
  11. 　前記第２無機膜は、前記第２面部側において前記第１面部から間隔を空けて形成されている、請求項１０に記載の半導体装置。
  12. 　前記第２無機膜は、前記第２面部側において金属を被覆していない、請求項１０または１１に記載の半導体装置。
  13. 　前記第２無機膜は、前記第１無機膜とは異なる絶縁体を含む、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　前記第１無機膜は、酸化膜を含む、請求項１～１３のいずれか一項に記載の半導体装置。
  15. 　前記第２無機膜は、窒化膜を含む、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　前記有機膜は、感光性樹脂膜を含む、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　前記チップは、ワイドバンドギャップ半導体の単結晶を含む、請求項１～１６のいずれか一項に記載の半導体装置。
  18. 　主面を有するチップと、
    　絶縁体を含み、前記主面を被覆する無機膜と、
    　前記無機膜に形成された少なくとも１つの貫通孔と、
    　前記貫通孔を埋めて前記無機膜を被覆する有機膜と、を含む、半導体装置。
  19. 　前記貫通孔は、前記主面を露出させ、
    　前記有機膜は、前記貫通孔内において前記主面に接している、請求項１８に記載の半導体装置。
  20. 　前記無機膜は、酸化膜または窒化膜からなる、請求項１８または１９に記載の半導体装置。
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