WO2022196158A1 - ワイドバンドギャップ半導体装置 - Google Patents

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WO2022196158A1
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main surface
semiconductor device
wide bandgap
bandgap semiconductor
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佑紀 中野
保徳 久津間
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ローム株式会社
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    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1203Rectifying Diode
    • H01L2924/12032Schottky diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]

Definitions

  • Patent Document 1 discloses a semiconductor device including a semiconductor substrate, electrodes and an organic protective layer.
  • the semiconductor substrate is made of SiC.
  • An electrode is formed on the semiconductor substrate.
  • the organic protective film partially covers the electrodes.
  • One embodiment provides a wide bandgap semiconductor device that can improve reliability.
  • One embodiment includes a wide band gap semiconductor, a chip having a main surface, a main surface electrode disposed on the main surface, a matrix resin and a plurality of fillers, and a part of the main surface electrode and a thermosetting resin coating the main surface in an exposed manner.
  • FIG. 1 is a perspective view showing the wide bandgap semiconductor device according to the first embodiment.
  • 2 is a plan view of the wide bandgap semiconductor device shown in FIG. 1.
  • FIG. 3 is a cross-sectional view taken along line III-III shown in FIG.
  • FIG. 4 is an enlarged view of area IV shown in FIG.
  • FIG. 5 is a cross-sectional view corresponding to FIG. 3 and showing a wide bandgap semiconductor device according to the second embodiment.
  • FIG. 6 is a cross-sectional view corresponding to FIG. 3 and showing a wide bandgap semiconductor device according to the third embodiment.
  • FIG. 7 is a cross-sectional view corresponding to FIG. 3 and showing a wide bandgap semiconductor device according to a fourth embodiment.
  • FIG. 1 is a perspective view showing the wide bandgap semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view taken along line III-III shown in FIG.
  • FIG. 4 is an enlarged view of area
  • FIG. 8 is a cross-sectional view corresponding to FIG. 3 and showing a wide bandgap semiconductor device according to a fifth embodiment.
  • FIG. 9 is a cross-sectional view corresponding to FIG. 3 and showing a wide bandgap semiconductor device according to the sixth embodiment.
  • FIG. 10 is a perspective view showing a wide bandgap semiconductor device according to the seventh embodiment.
  • 11 is a plan view of the wide bandgap semiconductor device shown in FIG. 10.
  • FIG. 12 is a cross-sectional view taken along line XII-XII shown in FIG. 11.
  • FIG. 13 is a plan view showing the region XIII shown in FIG. 11 together with the internal structure.
  • 14 is a cross-sectional view taken along line XIV-XIV shown in FIG. 13.
  • FIG. 15 is an enlarged view of region XV shown in FIG.
  • FIG. 16 is a cross-sectional view corresponding to FIG. 12 and showing the wide bandgap semiconductor device according to the eighth embodiment.
  • FIG. 17 is a cross-sectional view corresponding to FIG. 12 and showing the wide bandgap semiconductor device according to the ninth embodiment.
  • FIG. 18 is a cross-sectional view corresponding to FIG. 12 and showing the wide bandgap semiconductor device according to the tenth embodiment.
  • FIG. 19 is a cross-sectional view corresponding to FIG. 12 and showing the wide bandgap semiconductor device according to the eleventh embodiment.
  • FIG. 20 is a cross-sectional view corresponding to FIG. 12 and showing a wide bandgap semiconductor device according to the twelfth embodiment.
  • FIG. 21 is a sectional view corresponding to FIG. 3 and showing a modification of the pad electrode.
  • FIG. 22 is a plan view showing a semiconductor package on which wide bandgap semiconductor devices according to the first to sixth embodiments are mounted.
  • FIG. 23 is a plan view showing a semiconductor package on which wide bandgap semiconductor devices according to seventh to twelfth embodiments are mounted.
  • FIG. 24 is a perspective view showing a semiconductor package in which the wide bandgap semiconductor devices according to the first to sixth embodiments and the wide bandgap semiconductor devices according to the seventh to twelfth embodiments are mounted.
  • 25 is an exploded perspective view of the semiconductor package shown in FIG. 24.
  • FIG. 26 is a cross-sectional view taken along line XXVI-XXVI shown in FIG. 24.
  • FIG. 1 is a perspective view showing a wide bandgap semiconductor device 1A according to the first embodiment.
  • FIG. 2 is a plan view of wide bandgap semiconductor device 1A shown in FIG.
  • FIG. 3 is a cross-sectional view taken along line III-III shown in FIG.
  • FIG. 4 is an enlarged view of area IV shown in FIG.
  • wide bandgap semiconductor device 1A is a semiconductor device including an SBD (Schottky Barrier Diode) as an example of a functional device.
  • a wide bandgap semiconductor device 1A is made of a wide bandgap semiconductor and includes a chip 2 formed in a hexahedral shape (specifically, a rectangular parallelepiped shape). Chip 2 may also be referred to as a "semiconductor chip” or a "wide bandgap semiconductor chip”.
  • a wide bandgap semiconductor is a semiconductor having a bandgap that exceeds the bandgap of Si (silicon).
  • the chip 2, in this embodiment, is a SiC chip made of a hexagonal SiC (silicon carbide) single crystal as an example of a wide bandgap semiconductor. That is, the wide bandgap semiconductor device 1A is a SiC semiconductor device. Hexagonal SiC single crystals have a plurality of polytypes including 2H (Hexagonal)-SiC single crystals, 4H-SiC single crystals, 6H-SiC single crystals and the like. This embodiment shows an example in which the chip 2 is made of 4H—SiC single crystal, but other polytypes are not excluded.
  • the chip 2 has a first principal surface 3 on one side, a second principal surface 4 on the other side, and a side surface 5 connecting the first principal surface 3 and the second principal surface 4 .
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape when viewed from the normal direction Z (hereinafter simply referred to as "plan view").
  • the second main surface 4 is preferably a ground surface having grinding marks.
  • the side surface 5 includes first to fourth side surfaces 5A to 5D.
  • the first side surface 5A and the second side surface 5B extend in the first direction X along the first main surface 3 and face the second direction Y intersecting (specifically, perpendicular to) the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the side surfaces 5 are preferably ground surfaces having grinding marks.
  • the chip 2 may have a thickness of 10 ⁇ m or more and 250 ⁇ m or less with respect to the normal direction Z.
  • the thickness of the chip 2 is preferably 80 ⁇ m or less. It is particularly preferable that the thickness of the chip 2 is 40 ⁇ m or less.
  • the wide bandgap semiconductor device 1A includes an n-type (first conductivity type) first semiconductor region 6 formed in a region on the second main surface 4 side within the chip 2 .
  • the first semiconductor region 6 is formed in a layer extending along the second main surface 4 and exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the first semiconductor region 6 may have a thickness in the normal direction Z of 5 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the first semiconductor region 6 is preferably 50 ⁇ m or less. It is particularly preferable that the thickness of the first semiconductor region 6 is 20 ⁇ m or less.
  • the wide bandgap semiconductor device 1A includes an n-type second semiconductor region 7 formed in a region on the first main surface 3 side within the chip 2 .
  • the second semiconductor region 7 has an n-type impurity concentration lower than that of the first semiconductor region 6 and is electrically connected to the first semiconductor region 6 .
  • the second semiconductor region 7 is formed in a layer extending along the first main surface 3 and exposed from the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the second semiconductor region 7 may have a thickness of 5 ⁇ m or more and 50 ⁇ m or less with respect to the normal direction Z.
  • the thickness of the second semiconductor region 7 is preferably 30 ⁇ m or less. It is particularly preferable that the thickness of the second semiconductor region 7 is 20 ⁇ m or less. Preferably, the thickness of the second semiconductor region 7 exceeds the thickness of the first semiconductor region 6 .
  • the first semiconductor region 6 is made of a wide bandgap semiconductor substrate (specifically, a SiC semiconductor substrate) in this embodiment.
  • the second semiconductor region 7 consists of a wide bandgap semiconductor epitaxial layer (specifically, a SiC epitaxial layer) in this embodiment. That is, the chip 2 has a laminated structure including a wide bandgap semiconductor substrate and a wide bandgap semiconductor epitaxial layer.
  • the wide bandgap semiconductor substrate forms part of the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the wide bandgap semiconductor epitaxial layer forms part of first main surface 3 and first to fourth side surfaces 5A to 5D.
  • the wide bandgap semiconductor device 1A includes a p-type (second conductivity type) guard region 8 formed in the surface layer portion of the first main surface 3 .
  • the p-type impurity in guard region 8 may or may not be activated.
  • the guard region 8 is formed in the surface layer portion of the second semiconductor region 7 with a gap inward from the peripheral edge (first to fourth side surfaces 5A to 5D) of the first main surface 3 .
  • the guard region 8 is formed in an annular shape (in this embodiment, a square annular shape) surrounding the inner portion of the first main surface 3 in plan view.
  • guard region 8 is formed as a guard ring region.
  • the guard region 8 has an inner edge portion on the inner side of the first main surface 3 and an outer edge portion on the peripheral edge side of the first main surface 3 .
  • a wide bandgap semiconductor device 1A includes a first inorganic insulating film 9 covering the first main surface 3 .
  • the first inorganic insulating film 9 covers the peripheral edge of the first main surface 3 and the region between the guard regions 8 .
  • the first inorganic insulating film 9 covers the first main surface 3 and the outer edge of the guard region 8, and exposes the inner portion of the first main surface 3 and the inner edge of the guard region 8.
  • the first inorganic insulating film 9 is formed in a ring shape (in this form, a square ring shape) surrounding the inner portion of the first main surface 3 in plan view.
  • the first inorganic insulating film 9 has an inner wall on the inner side of the first main surface 3 and an outer wall on the peripheral side of the first main surface 3 .
  • the inner wall of the first inorganic insulating film 9 defines a contact opening 10 that exposes the inner edges of the second semiconductor region 7 and the guard region 8 in the inner portion of the first main surface 3 .
  • the contact opening 10 is formed in a square shape along the guard region 8 in plan view.
  • the outer wall of the first inorganic insulating film 9 is spaced inward from the peripheral edge of the first main surface 3 to expose the second semiconductor region 7 at the peripheral edge of the first main surface 3 .
  • the first inorganic insulating film 9 may cover the entire region between the peripheral edge of the first main surface 3 and the guard region 8 .
  • the first inorganic insulating film 9 has an outer wall that continues to the side surfaces 5 (first to fourth side surfaces 5A to 5D) of the chip 2 .
  • the outer wall of the first inorganic insulating film 9 is preferably a ground surface having grinding marks.
  • the outer wall of the first inorganic insulating film 9 preferably forms one ground surface with the side surfaces 5 (first to fourth side surfaces 5A to 5D) of the chip 2.
  • the first inorganic insulating film 9 includes at least one of a silicon oxide film, a silicon nitride film and a silicon oxynitride film.
  • the first inorganic insulating film 9 preferably has a single-layer structure made of a silicon oxide film. It is particularly preferable that the first inorganic insulating film 9 include a silicon oxide film made of the oxide of the chip 2 .
  • the first inorganic insulating film 9 may have a thickness of 10 nm or more and 500 nm or less.
  • a wide bandgap semiconductor device 1A includes a first principal surface electrode 11 covering the first principal surface 3 .
  • the first principal surface electrode 11 is formed on the first principal surface 3 with a space inward from the periphery of the first principal surface 3 .
  • the first principal surface electrode 11 is formed in a quadrangular shape having four sides parallel to the periphery of the first principal surface 3 in plan view.
  • the first main surface electrode 11 is electrically connected to the inner edges of the second semiconductor region 7 and the guard region 8 in the inner portion of the first main surface 3 .
  • the first principal-surface electrode 11 has a main body portion 11a positioned within the contact opening 10 and a lead portion 11b led out from the main body portion 11a onto the first inorganic insulating film 9. .
  • the body portion 11a forms a Schottky junction with the second semiconductor region 7 (first main surface 3).
  • the lead portion 11b is formed spaced inward from the outer wall of the first inorganic insulating film 9 and faces the outer edge portion of the guard region 8 and the second semiconductor region 7 with the first inorganic insulating film 9 interposed therebetween.
  • the first main surface electrode 11 may have a thickness of 0.5 ⁇ m or more and 11 ⁇ m or less.
  • first main surface electrode 11 has a laminated structure including first main surface electrode film 12 and second main surface electrode film 13 which are laminated in this order from the chip 2 side.
  • the first principal surface electrode film 12 includes a Ti-based metal film in this embodiment.
  • the first main surface electrode film 12 may have a single layer structure made of a Ti film or a TiN film.
  • the first main surface electrode film 12 may have a laminated structure including a Ti film and a TiN film in any order.
  • the first main surface electrode film 12 may have a thickness of 10 nm or more and 1 ⁇ m or less.
  • the second main surface electrode film 13 is made of a Cu-based metal film or an Al-based metal film.
  • the second main surface electrode film 13 includes a pure Cu film (a Cu film with a purity of 99% or higher), a pure Al film (an Al film with a purity of 99% or higher), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film. at least one of The second main-surface electrode film 13 is made of an Al-based metal film in this embodiment.
  • the second principal-surface electrode film 13 has a thickness exceeding the thickness of the first principal-surface electrode film 12 .
  • the thickness of the second main surface electrode film 13 may be 0.5 ⁇ m or more and 10 ⁇ m or less.
  • the wide bandgap semiconductor device 1A includes a second inorganic insulating film 14 that covers the first principal surface electrode 11 .
  • the second inorganic insulating film 14 covers the peripheral edge portions of the first inorganic insulating film 9 and the first main surface electrode 11 and exposes the inner portion of the first main surface electrode 11 .
  • the second inorganic insulating film 14 covers the lead portion 11b of the first main surface electrode 11 and exposes the main body portion 11a.
  • the second inorganic insulating film 14 may cover part of the main body portion 11a.
  • the second inorganic insulating film 14 extends from above the first inorganic insulating film 9 onto the peripheral portion of the first main surface 3 and directly covers the second semiconductor region 7 .
  • the second inorganic insulating film 14 is formed in a ring shape (in this form, a square ring shape) surrounding the inner part of the first main surface 3 in plan view.
  • the second inorganic insulating film 14 has an inner wall on the inner side of the first main surface electrode 11 and an outer wall on the peripheral side of the first main surface 3 .
  • the inner wall of the second inorganic insulating film 14 defines a first opening 15 that exposes the inner portion (body portion 11a) of the first principal surface electrode 11 .
  • the first opening 15 is formed in a square shape along the periphery of the first principal surface electrode 11 in plan view.
  • the outer wall of the second inorganic insulating film 14 is spaced inward from the peripheral edge of the first main surface 3 and defines a dicing street 16 that exposes the peripheral edge of the first main surface 3 .
  • the outer wall of the second inorganic insulating film 14 may continue to the side surfaces 5 (first to fourth side surfaces 5A to 5D) of the chip 2.
  • FIG. in this case, the outer wall of the second inorganic insulating film 14 is preferably a ground surface having grinding marks.
  • the outer wall of the second inorganic insulating film 14 preferably forms one ground surface with the side surfaces 5 of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the second inorganic insulating film 14 is made of an inorganic insulator having a relatively high density, and has barrier properties (shielding properties) against moisture (moisture).
  • the second inorganic insulating film 14 includes at least one of a silicon oxide film, a silicon nitride film and a silicon oxynitride film.
  • the second inorganic insulating film 14 preferably contains an insulating material different from that of the first inorganic insulating film 9 .
  • the second inorganic insulating film 14 preferably contains a silicon nitride film.
  • the second inorganic insulating film 14 preferably has a thickness less than the thickness of the first principal surface electrode 11 .
  • the thickness of the second inorganic insulating film 14 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the wide bandgap semiconductor device 1A includes a photosensitive resin 17 covering the peripheral edge of the first principal surface electrode 11 .
  • the photosensitive resin 17 may be called a "first organic film” or a "first organic insulating film".
  • the photosensitive resin 17 is formed on the second inorganic insulating film 14 and covers the first principal surface electrode 11 with the second inorganic insulating film 14 interposed therebetween.
  • the photosensitive resin 17 has hardness lower than that of the second inorganic insulating film 14 .
  • the photosensitive resin 17 has an elastic modulus smaller than that of the second inorganic insulating film 14 and functions as a cushioning material (protective film) against external force.
  • the photosensitive resin 17 protects the chip 2, the first main surface electrode 11, the second inorganic insulating film 14, and the like.
  • the photosensitive resin 17 extends in a strip shape along the peripheral portion of the first principal surface electrode 11 in plan view.
  • the photosensitive resin 17 is formed in a ring shape (specifically, a square ring shape) surrounding the inner portion of the first main surface electrode 11 in a plan view, and extends over the entire circumference of the first main surface electrode 11 . It covers the periphery.
  • the photosensitive resin 17 covers the lead portion 11b of the first principal surface electrode 11 and exposes the main body portion 11a.
  • the photosensitive resin 17 may cover a portion of the body portion 11a.
  • the photosensitive resin 17 has an inner wall on the inner side of the first main surface electrode 11 and an outer wall on the peripheral side of the first main surface 3 .
  • the inner wall of the photosensitive resin 17 defines a second opening 18 that exposes the inner portion of the first main surface electrode 11 in the inner portion of the first main surface electrode 11 .
  • the second opening 18 is formed in a square shape along the periphery of the first principal surface electrode 11 in plan view.
  • the outer wall of the photosensitive resin 17 is spaced inwardly from the peripheral edge of the first main surface 3 and defines a dicing street 16 that exposes the peripheral edge of the first main surface 3 .
  • the photosensitive resin 17 is formed on the second inorganic insulating film 14 so as to expose both the inner peripheral edge (inner wall) and the outer peripheral edge (outer wall) of the second inorganic insulating film 14. . Therefore, the inner wall of the photosensitive resin 17 defines a second opening 18 communicating with the first opening 15 of the second inorganic insulating film 14 .
  • the outer wall of the photosensitive resin 17 partitions the dicing streets 16 together with the second inorganic insulating film 14 .
  • the outer walls of the second inorganic insulating film 14 are connected to the side surfaces 5 (first to fourth side surfaces 5A to 5D) of the chip 2, the outer walls of the photosensitive resin 17 are dicing streets 16 exposing the second inorganic insulating film 14. compartmentalize.
  • the inner wall of the photosensitive resin 17 may be formed in a curved shape that bulges toward the inner side of the first principal surface electrode 11 .
  • the outer wall of the photosensitive resin 17 may be formed in a curved shape that protrudes toward the peripheral edge of the chip 2 .
  • the photosensitive resin 17 may cover one or both of the inner wall and the outer wall of the second inorganic insulating film 14 . That is, the photosensitive resin 17 has one or both of a portion that directly covers a portion of the first main surface electrode 11 and a portion that directly covers the peripheral portion (second semiconductor region 7) of the chip 2. You may have
  • the photosensitive resin 17 preferably has a thickness exceeding the thickness of the first inorganic insulating film 9 .
  • the thickness of the photosensitive resin 17 preferably exceeds the thickness of the second inorganic insulating film 14 . It is preferable that the thickness of the photosensitive resin 17 exceeds the thickness of the first principal surface electrode 11 .
  • the thickness of the photosensitive resin 17 may be 3 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the photosensitive resin 17 is preferably 20 ⁇ m or less.
  • the photosensitive resin 17 may be of either a negative type or a positive type.
  • the photosensitive resin 17 may include at least one of polyimide film, polyamide film and polybenzoxazole film.
  • the photosensitive resin 17 includes a polybenzoxazole film in this form.
  • the wide bandgap semiconductor device 1A includes a thermosetting resin 19 covering the first main surface 3.
  • the thermosetting resin 19 may be called a "sealing resin", a "second organic film” or a “second organic insulating film”.
  • the thermosetting resin 19 covers the photosensitive resin 17 so as to expose at least a portion of the first main surface electrode 11, and sandwiches the first main surface electrode 11 and the second main surface electrode 11 with the photosensitive resin 17 therebetween. It covers the inorganic insulating film 14 .
  • thermosetting resin 19 extends in a strip shape along the periphery of the first main surface 3 in plan view.
  • the thermosetting resin 19 is formed in a ring shape (specifically, a square ring shape) surrounding the inner portion of the first principal surface electrode 11 in a plan view, and sandwiches the photosensitive resin 17 over the entire circumference. covers the periphery of the first principal surface electrode 11 with .
  • the thermosetting resin 19 covers the lead portion 11b of the first principal surface electrode 11 with the photosensitive resin 17 interposed therebetween, and exposes the main body portion 11a.
  • the thermosetting resin 19 may cover a part of the body portion 11a with the photosensitive resin 17 interposed therebetween.
  • thermosetting resin 19 exposes the inner wall (second opening 18) of the photosensitive resin 17 and covers the outer wall of the photosensitive resin 17.
  • the thermosetting resin 19 covers the dicing streets 16 defined by the photosensitive resin 17 (second inorganic insulating film 14 ) at the periphery of the chip 2 .
  • the thermosetting resin 19 directly covers the second semiconductor regions 7 exposed from the first main surface 3 on the dicing streets 16 .
  • the thermosetting resin 19 has a resin main surface 20 , a resin inner wall 21 on the inner side of the first main surface electrode 11 , and a resin side surface 22 on the peripheral edge side of the first main surface 3 .
  • Resin main surface 20, resin inner wall 21 and resin side surface 22 may be referred to as "organic main surface”, “organic inner wall” and “organic side surface”, respectively.
  • the resin principal surface 20 extends along the first principal surface 3 . Specifically, the resin main surface 20 extends substantially parallel to the first main surface 3 .
  • the resin main surface 20 is preferably a ground surface having grinding marks.
  • the resin inner wall 21 defines a pad opening 23 that exposes the inner portion of the first main surface electrode 11 in the inner portion of the resin main surface 20 .
  • the pad opening 23 communicates with the first opening 15 of the second inorganic insulating film 14 and the second opening 18 of the photosensitive resin 17 in this embodiment.
  • the pad opening 23 is formed in a square shape along the periphery of the chip 2 (first main surface electrode 11) in plan view.
  • the resin inner wall 21 preferably has a smooth surface without grinding marks.
  • the resin inner wall 21 has an upper end (open end) on the resin main surface 20 side and a lower end on the chip 2 (photosensitive resin 17) side. A lower end portion of the resin inner wall 21 is recessed along the outer surface of the photosensitive resin 17 to form a gap 24 with the photosensitive resin 17 .
  • the resin inner wall 21 has a first wall portion 25 on the open end side and a second wall portion 26 on the lower end side.
  • the first wall portion 25 extends in the thickness direction between the open end and the lower end.
  • the first wall portion 25 preferably occupies 80% or more of the resin inner wall 21 in a cross-sectional view.
  • the second wall portion 26 extends in a direction intersecting the first wall portion 25 toward the outer wall of the photosensitive resin 17 between the outer surface of the photosensitive resin 17 and the first wall portion 25 .
  • a gap 24 is defined.
  • the second wall portion 26 is obliquely inclined from the first wall portion 25 toward the outer surface of the photosensitive resin 17, and the normal line increases as the distance from the first wall portion 25 (first main surface electrode 11) increases. It defines a tapered gap 24 whose width along the direction Z gradually decreases.
  • the second wall portion 26 (gap 24) preferably occupies less than 20% of the resin inner wall 21 in a cross-sectional view.
  • the resin side surface 22 includes first to fourth resin side surfaces 22A to 22D.
  • the first resin side surface 22A is located on the first side surface 5A side
  • the second resin side surface 22B is located on the second side surface 5B side
  • the third resin side surface 22C is located on the third side surface 5C side
  • the fourth resin side surface 22D is located on the side of the third side surface 5C. is located on the side of the fourth side surface 5D.
  • the first resin side surface 22A and the second resin side surface 22B extend in the first direction X along the first main surface 3 and face the second direction Y.
  • the third resin side surface 22C and the fourth resin side surface 22D extend in the second direction Y and face the first direction X.
  • the resin side surfaces 22 extend toward the chip 2 and form resin outer walls.
  • the resin side surface 22 is formed substantially perpendicular to the resin main surface 20 .
  • the angle formed between the resin side surface 22 and the resin main surface 20 may be 88° or more and 92° or less.
  • the resin side surfaces 22 are continuous with the side surfaces 5 (first to fourth side surfaces 5A to 5D) of the chip 2 .
  • the resin side surface 22 is preferably a ground surface having grinding marks. It is preferable that the resin side surface 22 form one grinding surface with the side surface 5 of the chip 2 .
  • the thermosetting resin 19 preferably has a thickness exceeding the thickness of the first inorganic insulating film 9 .
  • the thickness of the thermosetting resin 19 preferably exceeds the thickness of the second inorganic insulating film 14 . It is preferable that the thickness of the thermosetting resin 19 exceeds the thickness of the first principal surface electrode 11 . It is particularly preferable that the thickness of the thermosetting resin 19 exceeds the thickness of the photosensitive resin 17 .
  • the thickness of the thermosetting resin 19 exceeds the thickness of the chip 2 in this embodiment.
  • the thickness of the thermosetting resin 19 may be 10 ⁇ m or more and 300 ⁇ m or less.
  • the thickness of the thermosetting resin 19 is preferably 30 ⁇ m or more.
  • the thickness of the thermosetting resin 19 may be 200 ⁇ m or less.
  • thermosetting resin 19 has hardness higher than that of the photosensitive resin 17 . In other words, the thermosetting resin 19 has an elastic modulus greater than that of the photosensitive resin 17 .
  • Thermosetting resin 19 reinforces chip 2 from above first main surface 3 .
  • thermosetting resin 19 is composed of matrix resin 27 and a plurality of fillers 28 .
  • Matrix resin 27 may include at least one of epoxy resin, phenolic resin, and thermosetting polyimide resin.
  • the matrix resin 27 contains an epoxy resin in this form.
  • the matrix resin 27 may be colored with a coloring material such as carbon black.
  • the plurality of fillers 28 are each made of a spherical object made of ceramic, oxide, insulator, or the like. That is, the plurality of fillers 28 are not fibrous.
  • the plurality of fillers 28 are each composed of silicon oxide particles (silica particles) in this form.
  • the thermosetting resin 19 contains a plurality of fillers 28 with different particle sizes.
  • the multiple fillers 28 specifically include multiple small-diameter fillers 28a (first fillers), multiple medium-diameter fillers 28b (second fillers), and multiple large-diameter fillers 28c (third fillers).
  • the small diameter filler 28 a has a thickness less than the thickness of the first principal surface electrode 11 .
  • the medium-diameter filler 28b has a thickness that exceeds the thickness of the first principal surface electrode 11 and is equal to or less than the thickness of the photosensitive resin 17 .
  • the large-diameter filler 28 c has a thickness exceeding the thickness of the photosensitive resin 17 .
  • a plurality of small-diameter fillers 28a, a plurality of medium-diameter fillers 28b, and a plurality of large-diameter fillers 28c are filled together with the matrix resin 27 in a region closer to the resin main surface 20 than the photosensitive resin 17 is.
  • a filler attack on the structure on the chip 2 side caused by the medium-diameter filler 28 b and the large-diameter filler 28 c is mitigated by the photosensitive resin 17 .
  • a plurality of small-diameter fillers 28 a and a plurality of medium-diameter fillers 28 b are filled in a region below the photosensitive resin 17 together with the matrix resin 27 .
  • the small-diameter filler 28a fills the gap caused by the photosensitive resin 17 together with the matrix resin 27 (in this embodiment, the gap between the second inorganic insulating film 14 and the photosensitive resin 17). Adhesion of the matrix resin 27 to the structure on the chip 2 side is also enhanced by a plurality of fillers 28 having different particle diameters.
  • the plurality of fillers 28 include a plurality of filler fragments 29 having particle shapes that are fractured at the surface layer of the thermosetting resin 19 .
  • the plurality of filler pieces 29 are a plurality of first filler pieces 29a (main surface side filler pieces) formed on the surface layer of the resin main surface 20, and a plurality of second filler pieces 29a formed on the surface layer of the resin side surface 22. Includes piece 29b (side filler piece).
  • the first filler piece 29a and the second filler piece 29b are each formed of a part of the small-diameter filler 28a, a part of the medium-diameter filler 28b, and a part of the large-diameter filler 28c.
  • the plurality of filler pieces 29 form part of the grinding marks on the outer surface of the thermosetting resin 19 .
  • the thermosetting resin 19 has almost no filler pieces 29 on the surface layer of the resin inner wall 21 (the first wall 25 and the second wall 26). That is, the resin inner wall 21 (pad opening 23 ) is formed by the matrix resin 27 and the plurality of normal fillers 28 . In this case, the proportion of the filler fragments 29 among the plurality of fillers 28 forming the resin inner wall 21 is less than the proportion of the normal fillers 28 forming the resin inner wall 21 .
  • the wide bandgap semiconductor device 1A includes a pad electrode 30 arranged on the exposed portion of the first main-surface electrode 11 .
  • the pad electrode 30 is an external terminal that is electrically connected to a conductive connection member (eg, conductor wire, conductor plate, etc.).
  • the pad electrode 30 is arranged on the first main surface electrode 11 with a space inward from the periphery of the first main surface electrode 11 .
  • the pad electrode 30 is arranged inside the pad opening 23 and covers the inner part of the first principal surface electrode 11 . That is, the pad electrode 30 is in contact with the matrix resin 27 and the plurality of fillers 28 inside the pad opening 23 .
  • the pad electrode 30 is not arranged outside the pad opening 23 .
  • the pad electrode 30 has a planar shape (rectangular shape in this embodiment) matching the pad opening 23 in plan view.
  • the pad electrode 30 has a planar area less than the planar area of the first main surface electrode 11 .
  • the pad electrode 30 enters the second opening 18 and the first opening 15 from the pad opening 23, and the first principal surface electrode 11, the second inorganic insulating film 14, the photosensitive resin 17, and the thermosetting resin 19. in contact with
  • the pad electrode 30 preferably has a thickness exceeding the thickness of the first inorganic insulating film 9 .
  • the thickness of the pad electrode 30 preferably exceeds the thickness of the second inorganic insulating film 14 .
  • the thickness of the pad electrode 30 preferably exceeds the thickness of the first principal surface electrode 11 . It is particularly preferable that the thickness of the pad electrode 30 exceeds the thickness of the photosensitive resin 17 .
  • the thickness of the pad electrode 30 exceeds the thickness of the chip 2 in this form.
  • the thickness of the pad electrode 30 may be 10 ⁇ m or more and 300 ⁇ m or less.
  • the thickness of the pad electrode 30 is preferably 30 ⁇ m or more.
  • the thickness of the pad electrode 30 may be 200 ⁇ m or less.
  • the pad electrode 30 has an electrode surface 30a exposed from the thermosetting resin 19 (pad opening 23).
  • the electrode surface 30 a extends along the first main surface 3 . Specifically, the electrode surface 30 a extends substantially parallel to the first main surface 3 .
  • the electrode surface 30 a continues to the resin main surface 20 of the thermosetting resin 19 .
  • the electrode surface 30a is a ground surface having grinding marks.
  • the electrode surface 30a forms one grinding surface with the resin principal surface 20. As shown in FIG.
  • the pad electrode 30 has an overhanging portion 30 b that runs over the outer surface of the photosensitive resin 17 within the gap 24 of the thermosetting resin 19 .
  • the protruding portion 30 b is in contact with the photosensitive resin 17 and the thermosetting resin 19 within the gap 24 and has a cross-sectional shape matching the gap 24 . That is, the protruding portion 30b is formed in a tapered shape that slopes downward from the first wall portion 25 side toward the outer surface of the photosensitive resin 17 and gradually decreases in thickness as the distance from the first wall portion 25 increases.
  • the length of the protruding portion 30 b along the first main surface 3 may exceed the thickness of the photosensitive resin 17 .
  • the length of the projecting portion 30b may be equal to or less than the thickness of the photosensitive resin 17.
  • FIG. The protruding portion 30 b prevents the pad electrode 30 from falling off from the thermosetting resin 19 .
  • the projecting portion 30b may also be referred to as a "retaining portion".
  • pad electrode 30 includes a first pad electrode film 31 and a second pad electrode film 32 laminated in this order from the first principal surface electrode 11 side.
  • the first pad electrode film 31 covers the first principal surface electrode 11 .
  • the first pad electrode film 31 is drawn from above the first principal surface electrode 11 onto the second inorganic insulating film 14 and onto the photosensitive resin 17 in a film form.
  • the first pad electrode film 31 has a thickness less than the thickness of the first principal surface electrode 11 and has portions positioned within the first opening 15 and the second opening 18 .
  • the first pad electrode film 31 has a thickness smaller than the width of the gap 24 in the thickness direction (normal direction Z) and has a portion covering the photosensitive resin 17 within the gap 24 .
  • the first pad electrode film 31 partially covers the second wall portion 26 of the pad opening 23 in the gap 24 and exposes the first wall portion 25 of the pad opening 23 .
  • the second pad electrode film 32 covers the first pad electrode film 31 and forms the body of the pad electrode 30 .
  • the second pad electrode film 32 has a thickness exceeding the thickness of the photosensitive resin 17 (the thickness of the chip 2 in this embodiment), and is located inside the first opening 15, the second opening 18 and the pad opening 23. have a part.
  • the second pad electrode film 32 has a thickness exceeding the width of the gap 24 with respect to the thickness direction (normal direction Z), and a portion of the second pad electrode film 32 in contact with the first pad electrode film 31 and the thermosetting resin 19 within the gap 24 . have. That is, the projecting portion 30 b of the pad electrode 30 film includes the first pad electrode film 31 and the second pad electrode film 32 .
  • the electrode surface 30 a of the pad electrode 30 is formed of the second pad electrode film 32 .
  • the first pad electrode film 31 consists of a seed film formed by a sputtering method in this embodiment.
  • the first pad electrode film 31 may contain a Ti-based metal film.
  • the first pad electrode film 31 may have a single layer structure made of a Ti film or a TiN film.
  • the first pad electrode film 31 may have a laminated structure including a Ti film and a TiN film laminated in any order.
  • the second pad electrode film 32 is made of a plated film formed by electroplating or electroless plating.
  • the second pad electrode film 32 may contain a Cu-based metal plating film.
  • the second pad electrode film 32 has a single layer structure made of a pure Cu plating film (a Cu film with a purity of 99% or higher).
  • the pad electrode 30 may have at least one minute gap 33 at the connection with the first principal surface electrode 11 .
  • FIG. 4 shows an example in which a gap 33 is formed between the first pad electrode film 31 and the first principal surface electrode 11.
  • the void 33 may be formed between the first pad electrode film 31 and the second pad electrode film 32 .
  • the gap 33 has a size smaller than the thickness of the first principal surface electrode 11 .
  • the size of the void 33 may be 1 ⁇ m or less.
  • the size of the void 33 is preferably 0.5 ⁇ m or less.
  • the wide bandgap semiconductor device 1A includes a second principal surface electrode 34 that covers the second principal surface 4 .
  • the second principal surface electrode 34 is electrically connected to the second principal surface 4 .
  • the second main surface electrode 34 forms an ohmic contact with the first semiconductor region 6 exposed from the second main surface 4 .
  • the second main surface electrode 34 covers the entire second main surface 4 so as to be connected to the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the outer wall of the second principal surface electrode 34 is preferably a ground surface having grinding marks.
  • the outer wall of the second principal surface electrode 34 preferably forms one grinding surface with the side surface 5 of the chip 2 .
  • the wide bandgap semiconductor device 1A includes the chip 2, the first main surface electrode 11, and the thermosetting resin 19.
  • Chip 2 includes a wide bandgap semiconductor and has a first main surface 3 .
  • the first principal surface electrode 11 covers the first principal surface 3 .
  • the thermosetting resin 19 is composed of a matrix resin 27 and a plurality of fillers 28 and covers the first principal surface 3 so as to expose at least a portion of the first principal surface electrode 11 .
  • the chip 2 can be reinforced and protected by the thermosetting resin 19 while ensuring the contact portion with the first main surface electrode 11 . Therefore, it is possible to provide a wide bandgap semiconductor device 1A capable of improving reliability.
  • the thermosetting resin 19 preferably covers the periphery of the first principal surface electrode 11 .
  • the wide bandgap semiconductor device 1A is mounted on a vehicle such as a hybrid car, an electric car, a fuel cell car, etc. using a motor as a driving source due to the characteristics of the wide bandgap semiconductor. Therefore, the wide bandgap semiconductor device 1A is required to have durability suitable for severe operating environment conditions.
  • the durability of wide bandgap semiconductor device 1A is evaluated by, for example, a high temperature and high humidity bias test. In the high-temperature and high-humidity bias test, the electrical operation of the wide bandgap semiconductor device 1A is evaluated under a high-temperature and high-humidity environment.
  • thermosetting resin 19 covering the peripheral portion of the first main surface electrode 11, it is possible to reduce the starting points of peeling of the first main surface electrode 11, and at the same time, it is possible to suppress the intrusion of moisture from the outside. Therefore, it is possible to provide a wide bandgap semiconductor device 1A capable of improving reliability.
  • the wide bandgap semiconductor device 1A further include a photosensitive resin 17 that covers the peripheral portion of the first main surface electrode 11.
  • the thermosetting resin 19 preferably covers the photosensitive resin 17 . According to this structure, both the photosensitive resin 17 and the thermosetting resin 19 can reduce the peeling starting points of the first main surface electrode 11 .
  • the plurality of fillers 28 may contain a plurality of large-diameter fillers 28c that are thicker than the photosensitive resin 17.
  • the fluidity of the matrix resin 27 can be improved by using the plurality of large-diameter fillers 28c, and at the same time, the impact caused by the large-diameter fillers 28c can be mitigated by the photosensitive resin 17.
  • FIG. Therefore, the thermosetting resin 19 that properly protects the photosensitive resin 17 and the like can be formed.
  • the wide bandgap semiconductor device 1A preferably includes a pad electrode 30 electrically connected to the first main surface electrode 11 inside the pad opening 23 of the thermosetting resin 19 .
  • a pad electrode 30 electrically connected to the first main surface electrode 11 inside the pad opening 23 of the thermosetting resin 19 .
  • the first main-surface electrode 11 and the conductive connection member for example, conducting wire, conductor plate, etc.
  • FIG. 5 is a cross-sectional view corresponding to FIG. 3 and showing a wide bandgap semiconductor device 1B according to the second embodiment.
  • the wide bandgap semiconductor device 1B includes a photosensitive resin 17 covering the inner peripheral edge portion (inner wall) of the second inorganic insulating film 14 .
  • the photosensitive resin 17 includes a portion that directly covers the first principal surface electrode 11 .
  • the resin inner wall 21 (pad opening 23 ) of the thermosetting resin 19 exposes the photosensitive resin 17 and the inner portion of the first main surface electrode 11 , but does not expose the second inorganic insulating film 14 .
  • the pad electrode 30 is in contact with the first main surface electrode 11 , the photosensitive resin 17 and the thermosetting resin 19 within the pad opening 23 , but is not in contact with the second inorganic insulating film 14 .
  • the wide bandgap semiconductor device 1B also achieves the same effects as those described for the wide bandgap semiconductor device 1A.
  • FIG. 6 is a cross-sectional view corresponding to FIG. 3 and showing a wide bandgap semiconductor device 1C according to the third embodiment.
  • the thermosetting resin 19 exposes the inner peripheral edge portion (inner wall) of the second inorganic insulating film 14 and the inner peripheral edge portion (inner wall) of the photosensitive resin 17 has been described.
  • the wide bandgap semiconductor device 1 ⁇ /b>C includes a thermosetting resin 19 covering the inner peripheral edge (inner wall) of the second inorganic insulating film 14 and the inner peripheral edge (inner wall) of the photosensitive resin 17 .
  • thermosetting resin 19 includes a portion that directly covers the first principal surface electrode 11 .
  • the resin inner wall 21 (pad opening 23 ) of the thermosetting resin 19 exposes only the first main surface electrode 11 and does not expose the second inorganic insulating film 14 and the photosensitive resin 17 .
  • a lower end portion of the resin inner wall 21 forms a gap 24 with the first principal surface electrode 11 in this embodiment.
  • the pad electrode 30 contacts the first main surface electrode 11 and the thermosetting resin 19 in the pad opening 23 and does not contact the second inorganic insulating film 14 and the photosensitive resin 17 .
  • the wide bandgap semiconductor device 1C also achieves the same effects as those described for the wide bandgap semiconductor device 1A.
  • the form of the thermosetting resin 19 according to the third embodiment may be applied to the second embodiment.
  • FIG. 7 is a cross-sectional view corresponding to FIG. 3 and showing a wide bandgap semiconductor device 1D according to the fourth embodiment.
  • the chip 2 is laminated including a first semiconductor region 6 (wide bandgap semiconductor substrate) and a second semiconductor region 7 (wide bandgap semiconductor epitaxial layer) formed in this order from the second main surface 4 side.
  • first semiconductor region 6 wide bandgap semiconductor substrate
  • second semiconductor region 7 wide bandgap semiconductor epitaxial layer
  • the wide bandgap semiconductor device 1D does not have the first semiconductor region 6 (wide bandgap semiconductor substrate), and has a single layer structure consisting of the second semiconductor region 7 (wide bandgap semiconductor epitaxial layer). Includes chip 2.
  • the wide bandgap semiconductor device 1D also achieves the same effects as those described for the wide bandgap semiconductor device 1A. Further, according to the wide bandgap semiconductor device 1D, the resistance value of the first semiconductor region 6 can be reduced, so the resistance value of the entire chip 2 can be reduced. Moreover, since the chip 2 is supported by the thermosetting resin 19 , the strength of the thinned chip 2 can be complemented by the thermosetting resin 19 . Therefore, it is possible to provide a wide bandgap semiconductor device 1D capable of improving electrical characteristics while increasing reliability. Of course, the form of the chip 2 according to the fourth embodiment may be applied to the second and third embodiments.
  • FIG. 8 is a cross-sectional view corresponding to FIG. 3 and showing a wide bandgap semiconductor device 1E according to the fifth embodiment.
  • the wide bandgap semiconductor device 1E has the removed portion 14a exposing the electrode sidewall of the first main surface electrode 11, and the second inorganic insulating film 14 partially covering the first main surface electrode 11. including.
  • the structure of the wide bandgap semiconductor device 1E will be specifically described below.
  • the first inorganic insulating film 9 covers the entire region between the peripheral edge of the first main surface 3 and the guard region 8 in this embodiment.
  • the first inorganic insulating film 9 has an outer wall that continues to the side surfaces 5 (first to fourth side surfaces 5A to 5D) of the chip 2 .
  • the outer wall of the first inorganic insulating film 9 is a ground surface having grinding marks.
  • the outer wall of the first inorganic insulating film 9 forms one grinding surface with the side surfaces 5 (first to fourth side surfaces 5A to 5D) of the chip 2.
  • FIG. Of course, the first inorganic insulating film 9 may be formed in the same manner as in the first embodiment.
  • the second inorganic insulating film 14 covers the first main surface electrode 11 and the first inorganic insulating film 9, and covers the inner wall of the first main surface electrode 11 on the inner side, and It has an outer wall on the peripheral edge side of the first main surface 3 .
  • the inner wall of the second inorganic insulating film 14 defines a first opening 15 that exposes the inner portion (body portion 11a) of the first principal surface electrode 11 .
  • the outer wall of the second inorganic insulating film 14 is spaced inwardly from the periphery of the first main surface 3 and defines a dicing street 16 exposing the first inorganic insulating film 9 .
  • the second inorganic insulating film 14 has at least one removed portion 14a exposing the electrode sidewall of the first main surface electrode 11 between the first main surface electrode 11 and the first inorganic insulating film 9.
  • the removed portion 14a is formed with a gap from the inner wall and the outer wall, exposing the peripheral portion of the first main surface electrode 11 and part of the first inorganic insulating film 9 .
  • the second inorganic insulating film 14 may cover a portion of the main body portion 11a and a portion of the lead portion 11b, or may cover a portion of the main body portion 11a spaced apart from the lead portion 11b. good. That is, the removed portion 14a may expose part or all of the lead portion 11b, or may expose all of the lead portion 11b and part of the main body portion 11a.
  • the one removed portion 14a is formed in a strip shape extending along the peripheral portion of the first main surface electrode 11 in a plan view, A peripheral portion of the plane electrode 11 may be partially exposed. Further, one removed portion 14a may be formed in an annular shape extending along the peripheral portion of the first main surface electrode 11 to expose the peripheral portion of the first main surface electrode 11 over the entire circumference.
  • the plurality of removed portions 14a may be arranged along the peripheral portion of the first principal surface electrode 11 at intervals.
  • the plurality of removed portions 14 a may be arranged in a dot shape in a plan view, or may be formed in a band shape extending along the peripheral portion of the first principal surface electrode 11 .
  • the plurality of removed portions 14a may be arranged at intervals from the peripheral portion of the first main surface electrode 11 to the inner portion.
  • the plurality of removed portions 14a may be arranged in a dot shape in a plan view, or may be formed in a strip shape or a ring shape extending along the peripheral portion of the first principal surface electrode 11 .
  • the photosensitive resin 17 enters the removed portion 14a from above the second inorganic insulating film 14 in this embodiment.
  • the photosensitive resin 17 covers the electrode side wall of the first main surface electrode 11 in the removed portion 14a.
  • the photosensitive resin 17 directly covers the peripheral portion of the first main surface electrode 11 and part of the first inorganic insulating film 9 in the removed portion 14a. That is, the photosensitive resin 17 has a resin anchor portion positioned within the removed portion 14a.
  • the thermosetting resin 19 includes a portion covering the removed portion 14a of the second inorganic insulating film 14 with the photosensitive resin 17 interposed therebetween.
  • the thermosetting resin 19 includes a portion that covers the peripheral portions of the first inorganic insulating film 9 and the first main surface electrode 11 with only the photosensitive resin 17 sandwiched therebetween without the second inorganic insulating film 14 interposed therebetween.
  • the thermosetting resin 19 preferably covers the entire area of the removed portion 14a in plan view and cross-sectional view.
  • the thermosetting resin 19 includes portions that directly cover the first inorganic insulating film 9 exposed from the first main surface 3 on the dicing streets 16 .
  • wide bandgap semiconductor device 1E also achieves the same effects as those described for the wide bandgap semiconductor device 1A. Further, wide bandgap semiconductor device 1E includes second inorganic insulating film 14 having removed portion 14a exposing the electrode sidewall of first main surface electrode 11 . According to this structure, the starting points of peeling of the second inorganic insulating film 14 due to the thermal expansion of the first principal surface electrode 11 can be reduced. Therefore, it is possible to provide a wide bandgap semiconductor device 1E capable of improving reliability.
  • the wide bandgap semiconductor device 1E includes the photosensitive resin 17 covering the electrode sidewalls of the first main surface electrode 11 in the removed portion 14a. According to this structure, the peeling starting point of the first main surface electrode 11 can be reduced in the structure in which the second inorganic insulating film 14 has the removed portion 14a. Therefore, it is possible to provide a wide bandgap semiconductor device 1E capable of improving reliability.
  • the wide bandgap semiconductor device 1E further has a thermosetting resin 19 including a portion covering the removed portion 14a of the second inorganic insulating film 14 with the photosensitive resin 17 interposed therebetween.
  • the starting point of peeling of the first main surface electrode 11 can be reduced by the photosensitive resin 17 and the thermosetting resin 19 in the structure in which the second inorganic insulating film 14 has the removed portion 14a.
  • the forms of the first inorganic insulating film 9, the first main surface electrode 11, the second inorganic insulating film 14, the photosensitive resin 17, and the thermosetting resin 19 according to the fifth embodiment are similar to those of the second to fourth embodiments. may be applied to
  • FIG. 9 is a cross-sectional view corresponding to FIG. 3 and showing a wide bandgap semiconductor device 1F according to the sixth embodiment.
  • the photosensitive resin 17 has a curved inner wall that bulges toward the inner side of the first principal surface electrode 11 and a curved outer wall that bulges toward the peripheral edge of the chip 2 . An example of doing so was explained.
  • the wide bandgap semiconductor device 1F has an inner wall inclined downward toward the inner side of the first main surface electrode 11 and an outer wall inclined downward toward the periphery of the chip 2.
  • a photosensitive resin 17 is included. That is, the photosensitive resin 17 is formed in a trapezoidal (tapered) shape when viewed in cross section.
  • the wide bandgap semiconductor device 1F also achieves the same effects as those described for the wide bandgap semiconductor device 1A. Further, according to the wide bandgap semiconductor device 1F, the fluidity of the thermosetting resin 19 (the matrix resin 27 and the plurality of fillers 28) with respect to the photosensitive resin 17 can be improved. Thereby, formation of a gap between the thermosetting resin 19 and the photosensitive resin 17 can be suppressed.
  • the form of the photosensitive resin 17 according to the sixth embodiment may be applied to the second to fifth embodiments.
  • FIG. 10 is a perspective view showing a wide bandgap semiconductor device 1G according to the seventh embodiment.
  • 11 is a plan view of the wide bandgap semiconductor device 1G shown in FIG. 10.
  • FIG. 12 is a cross-sectional view taken along line XII-XII shown in FIG. 11.
  • FIG. 13 is a plan view showing the region XIII shown in FIG. 11 together with the internal structure.
  • 14 is a cross-sectional view taken along line XIV-XIV shown in FIG. 13.
  • FIG. FIG. 15 is an enlarged view of region XV shown in FIG.
  • wide bandgap semiconductor device 1G is a semiconductor device including a MISFET (Metal Insulator Semiconductor Field Effect Transistor) as an example of a functional device.
  • Wide bandgap semiconductor device 1G includes chip 2 described above, first semiconductor region 6 described above, and second semiconductor region 7 described above.
  • the wide bandgap semiconductor device 1G includes an active surface 41 formed on the first main surface 3 of the chip 2, an outer surface 42, and first to fourth connection surfaces 43A to 43D. including (connecting surface).
  • the active surface 41, the outer surface 42 and the first to fourth connecting surfaces 43A to 43D define an active plateau 44 (active mesa) on the first main surface 3.
  • Active surface 41 may be referred to as the "first surface”
  • outer surface 42 may be referred to as the "second surface”
  • active plateau 44 may be referred to as the “plateau.”
  • the active surface 41, the outer surface 42 and the first through fourth connecting surfaces 43A-43D may be considered components of the first major surface 3.
  • the active surface 41 is formed spaced inwardly from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D).
  • the active surface 41 has a flat surface extending in the first direction X and the second direction Y. As shown in FIG. In this form, the active surface 41 is formed in a square shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the outer surface 42 is located outside the active surface 41 and recessed from the active surface 41 in the thickness direction of the chip 2 (the second main surface 4 side). Specifically, the outer surface 42 is recessed to a depth less than the thickness of the second semiconductor region 7 so as to expose the second semiconductor region 7 .
  • the outer surface 42 is formed in a strip shape extending along the active surface 41 in plan view. In this embodiment, the outer surface 42 is formed in an annular shape (specifically, a square annular shape) surrounding the active surface 41 in plan view.
  • the outer side surface 42 has a flat surface extending in the first direction X and the second direction Y and formed substantially parallel to the active surface 41 .
  • the outer side surface 42 is continuous with the first to fourth side surfaces 5A to 5D.
  • the first to fourth connection surfaces 43A to 43D extend in the normal direction Z and connect the active surface 41 and the outer surface 42.
  • the first connection surface 43A is positioned on the first side surface 5A side
  • the second connection surface 43B is positioned on the second side surface 5B side
  • the third connection surface 43C is positioned on the third side surface 5C side
  • the fourth connection surface 43D. is located on the side of the fourth side surface 5D.
  • the first connection surface 43A and the second connection surface 43B extend in the first direction X and face the second direction Y.
  • the third connection surface 43C and the fourth connection surface 43D extend in the second direction Y and face the first direction X.
  • the first to fourth connection surfaces 43A to 43D may extend substantially perpendicularly between the active surface 41 and the outer surface 42 so that a quadrangular prism-shaped active plateau 44 is defined.
  • the first to fourth connection surfaces 43A to 43D may be inclined downward from the active surface 41 toward the outer surface 42 so as to define an active plateau 44 in the shape of a truncated square pyramid.
  • wide bandgap semiconductor device 1G includes active plateau 44 formed in second semiconductor region 7 on first main surface 3 .
  • the active plateau 44 is formed only in the second semiconductor region 7 and not formed in the first semiconductor region 6 .
  • wide bandgap semiconductor device 1G includes a MISFET formed on active surface 41.
  • FIG. The MISFET is of trench gate type in this form. The structure of the MISFET will be specifically described below.
  • Wide bandgap semiconductor device 1G includes a p-type body region 48 formed in the surface layer of active surface 41 .
  • the body region 48 may be formed over the entire surface layer of the active surface 41 .
  • the wide bandgap semiconductor device 1G includes an n-type source region 49 formed on the surface layer of the body region 48 .
  • the source region 49 may be formed over the entire surface layer of the body region 48 .
  • the source region 49 has an n-type impurity concentration exceeding the n-type impurity concentration of the second semiconductor region 7 .
  • the source region 49 forms a channel CH of the second semiconductor region 7 and MISFET within the body region 48 .
  • a wide bandgap semiconductor device 1G includes a plurality of trench gate structures 50 formed on an active surface 41.
  • FIG. A plurality of trench gate structures 50 control inversion and non-inversion of channel CH.
  • a plurality of trench gate structures 50 extend through the body region 48 and the source region 49 to reach the second semiconductor region 7 .
  • a plurality of trench gate structures 50 are formed spaced apart from the bottom of the second semiconductor region 7 toward the active surface 41 side.
  • the plurality of trench gate structures 50 are formed in a strip shape extending in the second direction Y and spaced apart in the first direction X in plan view.
  • Each trench gate structure 50 includes a gate trench 51 , a gate insulating film 52 and a gate electrode 53 .
  • a gate trench 51 is formed in the active surface 41 .
  • the gate insulating film 52 covers the inner wall of the gate trench 51 .
  • the gate electrode 53 is embedded in the gate trench 51 with the gate insulating film 52 interposed therebetween.
  • Gate electrode 53 faces second semiconductor region 7 , body region 48 and source region 49 with gate insulating film 52 interposed therebetween.
  • a gate potential is applied to the gate electrode 53 .
  • the wide bandgap semiconductor device 1G includes a plurality of trench source structures 54 formed on the active surface 41.
  • a plurality of trench source structures 54 are respectively formed in regions between two adjacent trench gate structures 50 on the active surface 41 .
  • the plurality of trench source structures 54 are each formed in a strip shape extending in the second direction Y in plan view.
  • a plurality of trench source structures 54 extend through the body regions 48 and the source regions 49 to reach the second semiconductor regions 7 .
  • a plurality of trench source structures 54 are formed at intervals from the bottom of the second semiconductor region 7 to the active surface 41 side.
  • a plurality of trench source structures 54 have a depth that exceeds the depth of trench gate structures 50 .
  • the bottom walls of the plurality of trench source structures 54 lie substantially coplanar with the outer surface 42 in this configuration.
  • each trench source structure 54 may have a depth approximately equal to the depth of trench gate structure 50 .
  • Each trench source structure 54 includes a source trench 55 , a source insulating film 56 and a source electrode 57 .
  • a source trench 55 is formed in the active surface 41 .
  • a source insulating film 56 covers the inner wall of the source trench 55 .
  • the source electrode 57 is buried in the source trench 55 with the source insulating film 56 interposed therebetween.
  • a source potential is applied to the source electrode 57 .
  • the wide bandgap semiconductor device 1G includes a plurality of p-type contact regions 58 respectively formed in regions along the plurality of trench source structures 54 in the second semiconductor region 7 .
  • the p-type impurity concentration of the plurality of contact regions 58 exceeds the p-type impurity concentration of the body regions 48 .
  • a plurality of contact regions 58 are spaced apart in the second direction Y and cover corresponding trench source structures 54 in a one-to-many correspondence. Each contact region 58 covers the sidewalls and bottom walls of each trench source structure 54 and is electrically connected to body region 48 .
  • the wide bandgap semiconductor device 1G includes a plurality of p-type well regions 59 respectively formed in regions along the plurality of trench source structures 54 in the surface layer portion of the active surface 41 .
  • the p-type impurity concentration of the plurality of well regions 59 exceeds the p-type impurity concentration of the body regions 48 and is lower than the p-type impurity concentration of the contact regions 58 .
  • a plurality of well regions 59 respectively cover the corresponding trench source structures 54 with a plurality of contact regions 58 interposed therebetween.
  • Each well region 59 may be formed in a strip extending along the corresponding trench source structure 54 .
  • Each well region 59 covers the sidewalls and bottom walls of each trench source structure 54 and is electrically connected to body region 48 .
  • wide bandgap semiconductor device 1G includes p-type outer contact region 60 formed in the surface layer portion of second semiconductor region 7 on outer side surface 42 .
  • Outer contact region 60 preferably has a p-type impurity concentration that exceeds the p-type impurity concentration of body region 48 .
  • the outer contact region 60 is spaced apart from the peripheral edge of the active surface 41 and the peripheral edge of the outer side surface 42 in plan view.
  • the outer contact region 60 is formed in a strip shape extending along the active surface 41 in plan view.
  • the outer contact region 60 is formed in a ring shape (specifically, a square ring shape) surrounding the active surface 41 in plan view.
  • the outer contact region 60 is formed spaced apart from the bottom of the second semiconductor region 7 to the outer side surface 42 .
  • the outer contact region 60 is located on the bottom side of the second semiconductor region 7 with respect to the bottom walls of the plurality of trench gate structures 50 .
  • the wide bandgap semiconductor device 1G includes a p-type outer well region 61 formed in the surface layer portion of the outer side surface 42 .
  • the outer well region 61 has a p-type impurity concentration lower than that of the outer contact region 60 .
  • the p-type impurity concentration of outer well region 61 is preferably substantially equal to the p-type impurity concentration of well region 59 .
  • the outer well region 61 is formed in a region between the peripheral edge of the active surface 41 and the outer contact region 60 in plan view.
  • the outer well region 61 is formed in a strip shape extending along the active surface 41 in plan view.
  • the outer well region 61 is formed in a ring shape (specifically, a square ring shape) surrounding the active surface 41 in plan view.
  • Outer well region 61 is electrically connected to outer contact region 60 .
  • the outer well region 61 extends from the outer surface 42 toward the first to fourth connection surfaces 43A to 43D and covers the first to fourth connection surfaces 43A to 43D inside the chip 2.
  • the outer well region 61 is formed deeper than the outer contact region 60 .
  • the outer well region 61 is formed spaced apart from the bottom of the second semiconductor region 7 to the outer side surface 42 .
  • the outer well region 61 is located on the bottom side of the second semiconductor region 7 with respect to the bottom walls of the plurality of trench gate structures 50 .
  • the outer well region 61 is electrically connected to the body region 48 on the surface layer of the active surface 41 .
  • Wide bandgap semiconductor device 1G includes at least one (preferably two or more and twenty or less) p-type electrodes formed in a region between outer contact region 60 and the peripheral edge of outer side surface 42 in a surface layer portion of outer side surface 42.
  • a field region 62 is included.
  • the wide bandgap semiconductor device 1G includes five field regions 62 in this form.
  • a plurality of field regions 62 relax the electric field within chip 2 at outer surface 42 .
  • the number, width, depth, p-type impurity concentration, etc. of the field regions 62 are arbitrary and can take various values according to the electric field to be relaxed.
  • a plurality of field regions 62 are formed at intervals from the outer contact region 60 side toward the peripheral edge side of the outer side surface 42 .
  • the plurality of field regions 62 are formed in strips extending along the active surface 41 in plan view.
  • the plurality of field regions 62 are formed in a ring shape (specifically, a square ring shape) surrounding the active surface 41 in plan view.
  • the plurality of field regions 62 are each formed as an FLR (Field Limiting Ring) region.
  • a plurality of field regions 62 are formed at intervals from the bottom of the second semiconductor region 7 to the outer surface 42 .
  • the plurality of field regions 62 are located on the bottom side of the second semiconductor region 7 with respect to the bottom walls of the plurality of trench gate structures 50 .
  • a plurality of field regions 62 are formed deeper than the outer contact region 60 .
  • the innermost field region 62 may be connected to the outer contact region 60 .
  • the field regions 62 other than the innermost field region 62 may be formed in an electrically floating state.
  • the wide bandgap semiconductor device 1G includes the aforementioned first inorganic insulating film 9 covering the first main surface 3 .
  • the first inorganic insulating film 9 covers the active surface 41, the outer surface 42 and the first to fourth connecting surfaces 43A to 43D in this embodiment.
  • the first inorganic insulating film 9 continues to the gate insulating film 52 and the source insulating film 56 and exposes the gate electrode 53 and the source electrode 57 .
  • the outer wall of the first inorganic insulating film 9 is spaced inwardly from the peripheral edge of the outer side surface 42 to expose the second semiconductor region 7 from the peripheral edge portion of the outer side surface 42 .
  • the first inorganic insulating film 9 may cover the outer side surface 42 so as to be contiguous with the side surfaces 5 (first to fourth side surfaces 5A to 5D) of the chip 2 .
  • the first inorganic insulating film 9 has an outer wall continuous with the side surface 5 of the chip 2 .
  • the outer wall of the first inorganic insulating film 9 is preferably a ground surface having grinding marks.
  • the outer wall of the first inorganic insulating film 9 preferably forms one ground surface with the side surfaces 5 (first to fourth side surfaces 5A to 5D) of the chip 2.
  • the wide bandgap semiconductor device 1G has a sidewall structure 63 formed on the first inorganic insulating film 9 on the side of the outer surface 42 so as to cover at least one of the first to fourth connection surfaces 43A to 43D. including.
  • the sidewall structure 63 is formed in an annular shape (square annular shape) surrounding the active surface 41 in plan view.
  • Sidewall structure 63 may comprise an inorganic insulator or polysilicon.
  • the wide bandgap semiconductor device 1G includes an interlayer insulating film 64 formed on the first inorganic insulating film 9 .
  • the interlayer insulating film 64 covers the active surface 41, the outer side surface 42 and the first to fourth connection surfaces 43A to 43D with the first inorganic insulating film 9 interposed therebetween.
  • the interlayer insulating film 64 covers the first inorganic insulating film 9 with the sidewall structure 63 interposed therebetween.
  • the interlayer insulating film 64 may include at least one of a silicon oxide film, a silicon nitride film and a silicon oxynitride film.
  • the outer wall of the interlayer insulating film 64 is spaced inward from the peripheral edge of the outer surface 42 similarly to the outer wall of the first inorganic insulating film 9 , exposing the second semiconductor region 7 from the peripheral edge of the outer surface 42 . ing.
  • the outer wall of the interlayer insulating film 64 may continue to the side surfaces 5 (first to fourth side surfaces 5A to 5D) of the chip 2.
  • the outer wall of the interlayer insulating film 64 is preferably a ground surface having grinding marks.
  • the outer wall of the interlayer insulating film 64 preferably forms one ground surface with the side surfaces 5 (first to fourth side surfaces 5A to 5D) of the chip 2.
  • the wide bandgap semiconductor device 1G includes a plurality of first main surface electrodes 11 formed on the first main surface 3 (on the interlayer insulating film 64).
  • Each of the plurality of first main surface electrodes 11 has a laminated structure including a first main surface electrode film 12 and a second main surface electrode film 13 which are laminated in this order from the chip 2 side, as in the case of the first embodiment. have.
  • the plurality of first main surface electrodes 11 includes gate main surface electrodes 65 and source main surface electrodes 67 .
  • Gate main surface electrode 65 is located on active surface 41 and not on outer surface 42 .
  • the gate main surface electrode 65 is arranged in the peripheral edge portion of the active surface 41 in a region close to the central portion of the first connection surface 43A.
  • the gate main surface electrode 65 is formed in a rectangular shape in plan view.
  • the source main surface electrode 67 is arranged on the active surface 41 with a gap from the gate main surface electrode 65 .
  • a source potential is input to the source main surface electrode 67 from the outside.
  • the source main surface electrode 67 is formed in a polygonal shape having a recess matching the gate main surface electrode 65 in plan view.
  • the source main surface electrode 67 may be formed in a square shape in plan view.
  • Source main surface electrode 67 penetrates interlayer insulating film 64 and first inorganic insulating film 9 and is electrically connected to multiple trench source structures 54 , source region 49 and multiple well regions 59 .
  • the wide bandgap semiconductor device 1G includes a gate wiring electrode 66 and a source wiring electrode 68 formed on the first main surface 3 (on the interlayer insulating film 64).
  • the gate wiring electrode 66 and the source wiring electrode 68 are laminated including the first main surface electrode film 12 and the second main surface electrode film 13 which are laminated in this order from the chip 2 side, like the plurality of first main surface electrodes 11 .
  • Each has a structure.
  • the gate wiring electrode 66 is drawn out from the gate main surface electrode 65 onto the interlayer insulating film 64 .
  • the gate wiring electrode 66 is formed in a strip shape extending along the periphery of the active surface 41 so as to intersect (specifically, be perpendicular to) the ends of the plurality of trench gate structures 50 in plan view.
  • the gate wiring electrode 66 penetrates the interlayer insulating film 64 and is electrically connected to the plurality of trench gate structures 50 (gate electrodes 53). Gate wiring electrode 66 transmits the gate potential applied to gate main surface electrode 65 to trench gate structures 50 .
  • the source wiring electrode 68 is drawn out from the source main surface electrode 67 onto the interlayer insulating film 64 .
  • the source wiring electrode 68 is formed in a strip shape extending along the periphery of the active surface 41 (first to fourth connection surfaces 43A to 43D) in a region closer to the outer surface 42 than the gate wiring electrode 66 is.
  • the source wiring electrode 68 is formed in a ring shape (specifically, a square ring shape) surrounding the gate main surface electrode 65, the source main surface electrode 67 and the gate wiring electrode 66 in plan view.
  • the source wiring electrode 68 covers the sidewall structure 63 with the interlayer insulating film 64 interposed therebetween, and is drawn out from the active surface 41 side to the outer surface 42 side.
  • the source wiring electrode 68 is electrically connected to the outer contact region 60 through the interlayer insulating film 64 and the first inorganic insulating film 9 on the outer surface 42 side.
  • the source wiring electrode 68 preferably covers the entire sidewall structure 63 and the outer contact region 60 over the entire circumference.
  • the source wiring electrode 68 transmits the source potential applied to the source main surface electrode 67 to the plurality of outer contact regions 60 .
  • the wide bandgap semiconductor device 1G includes the second inorganic insulating film 14 covering the interlayer insulating film 64 and the plurality of first main surface electrodes 11 .
  • the second inorganic insulating film 14 covers the active surface 41, the outer side surface 42 and the first to fourth connecting surfaces 43A to 43D with the interlayer insulating film 64 and the like interposed therebetween.
  • the thickness of the second inorganic insulating film 14 is preferably less than the thickness of the interlayer insulating film 64 .
  • the second inorganic insulating film 14 covers the interlayer insulating film 64 and peripheral edge portions of the plurality of first main surface electrodes 11 , and exposes the inner portions of the plurality of first main surface electrodes 11 .
  • the second inorganic insulating film 14 exposes the inner portion of the gate main surface electrode 65 in plan view, and covers the peripheral edge portion of the gate main surface electrode 65 over the entire circumference.
  • the second inorganic insulating film 14 exposes the inner portion of the source main surface electrode 67 in plan view, and covers the peripheral edge portion of the source main surface electrode 67 over the entire circumference.
  • the second inorganic insulating film 14 covers the entire area of the gate wiring electrode 66 and the entire area of the source wiring electrode 68 .
  • the second inorganic insulating film 14 has a first gate inner wall on the gate main surface electrode 65 side, a first source inner wall on the source main surface electrode 67 side, and an outer wall on the outer surface 42 side.
  • a first gate inner wall of the second inorganic insulating film 14 defines a first gate opening 69 that exposes the inner portion of the gate main surface electrode 65 .
  • the first gate opening 69 is formed in a square shape along the periphery of the gate main surface electrode 65 in plan view.
  • a first source inner wall of the second inorganic insulating film 14 defines a first source opening 70 that exposes an inner portion of the source main surface electrode 67 .
  • the first source opening 70 is formed in a polygonal shape having a recess along the recess of the source main surface electrode 67 in plan view. Of course, the first source opening 70 may be formed in a square shape in plan view.
  • the outer wall of the second inorganic insulating film 14 is spaced inwardly from the periphery of the outer surface 42 to define a dicing street 16 that exposes the second semiconductor region 7 from the periphery of the outer surface 42 .
  • the outer wall of the second inorganic insulating film 14 may continue to the side surfaces 5 (first to fourth side surfaces 5A to 5D) of the chip 2.
  • the outer wall of the second inorganic insulating film 14 is preferably a ground surface having grinding marks.
  • the outer wall of the second inorganic insulating film 14 preferably forms one ground surface with the side surfaces 5 of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the wide bandgap semiconductor device 1G includes the above-described photosensitive resin 17 covering the plurality of first main surface electrodes 11 . It is preferable that the thickness of the photosensitive resin 17 exceeds the thickness of the interlayer insulating film 64 .
  • the photosensitive resin 17 is formed on the second inorganic insulating film 14, and has the active surface 41, the outer surface 42, and the first to fourth connection surfaces 43A to 43D with the second inorganic insulating film 14 and the like interposed therebetween. is covered.
  • the photosensitive resin 17 covers the peripheral edge portion of the gate main surface electrode 65 and the peripheral edge portion of the source main surface electrode 67 with the second inorganic insulating film 14 interposed therebetween, and covers the inner portion of the gate main surface electrode 65 and the source main surface electrode. 67 is exposed. Specifically, the photosensitive resin 17 covers the peripheral edge portion of the gate main surface electrode 65 over the entire circumference and covers the peripheral edge portion of the source main surface electrode 67 over the entire circumference in plan view. . The photosensitive resin 17 covers the entire area of the gate wiring electrode 66 and the entire area of the source wiring electrode 68 with the second inorganic insulating film 14 interposed therebetween.
  • the photosensitive resin 17 has a second gate inner wall on the gate main surface electrode 65 side, a second source inner wall on the source main surface electrode 67 side, and an outer wall on the peripheral edge side of the first main surface 3 .
  • the second gate inner wall of the photosensitive resin 17 defines a second gate opening 71 that exposes the inner portion of the gate main surface electrode 65 .
  • the second gate opening 71 is formed in a square shape along the periphery of the gate main surface electrode 65 in plan view.
  • a second source inner wall of the photosensitive resin 17 defines a second source opening 72 that exposes the inner portion of the source main surface electrode 67 .
  • the second source opening 72 is formed in a polygonal shape along the periphery of the source main surface electrode 67 in plan view.
  • the photosensitive resin 17 is formed on the second inorganic insulating film 14 so as to expose all of the first gate inner wall, first source inner wall and outer wall of the second inorganic insulating film 14 . Therefore, the second gate opening 71 communicates with the first gate opening 69 of the second inorganic insulating film 14 . Also, the second source opening 72 communicates with the first source opening 70 of the second inorganic insulating film 14 . The outer wall of the photosensitive resin 17 partitions the dicing streets 16 together with the second inorganic insulating film 14 .
  • the outer walls of the photosensitive resin 17 are dicing streets 16 exposing the second inorganic insulating film 14. compartmentalize.
  • the second gate inner wall of the photosensitive resin 17 may be formed in a curved shape that bulges toward the inner side of the gate main surface electrode 65 .
  • the second source inner wall of the photosensitive resin 17 may be formed in a curved shape that bulges toward the inner side of the source main surface electrode 67 .
  • the outer wall of the photosensitive resin 17 may be formed in a curved shape that protrudes toward the peripheral side of the outer surface 42 .
  • the photosensitive resin 17 may cover at least one of the first gate inner wall, first source inner wall and outer wall of the second inorganic insulating film 14 . That is, the photosensitive resin 17 has a portion that directly covers a portion of the gate main surface electrode 65, a portion that directly covers a portion of the source main surface electrode 67, and a peripheral portion of the outer surface 42 (the second semiconductor region 7). ) directly covering the .
  • the wide bandgap semiconductor device 1G includes the aforementioned thermosetting resin 19 covering the first main surface 3.
  • the thermosetting resin 19 is formed on the photosensitive resin 17 and covers the active surface 41, the outer surface 42 and the first to fourth connection surfaces 43A to 43D with the photosensitive resin 17 and the like interposed therebetween.
  • the thermosetting resin 19 coats the photosensitive resin 17 so as to expose at least a portion of each of the plurality of first main surface electrodes 11 , and sandwiches the photosensitive resin 17 between the plurality of first main surface electrodes 11 . It covers the peripheral portion of the electrode 11 and the second inorganic insulating film 14 .
  • thermosetting resin 19 covers the peripheral edge portion of the gate main surface electrode 65 with the photosensitive resin 17 sandwiched over the entire circumference in a plan view. Further, the thermosetting resin 19 covers the periphery of the source main surface electrode 67 with the photosensitive resin 17 interposed therebetween over the entire periphery in plan view. The thermosetting resin 19 covers the entire area of the gate wiring electrode 66 and the entire area of the source wiring electrode 68 with the photosensitive resin 17 interposed therebetween.
  • thermosetting resin 19 exposes the second gate inner wall and the second source inner wall of the photosensitive resin 17 and covers the outer wall of the photosensitive resin 17 .
  • the thermosetting resin 19 covers the dicing streets 16 partitioned by the photosensitive resin 17 (second inorganic insulating film 14 ) on the periphery of the outer surface 42 .
  • the thermosetting resin 19 directly covers the second semiconductor region 7 exposed from the outer surface 42 in the dicing street 16 .
  • the thermosetting resin 19 has a resin main surface 20 , a plurality of resin inner walls 21 and resin side surfaces 22 .
  • the resin main surface 20 and the resin side surface 22 are formed in the same manner as in the first embodiment.
  • the plurality of resin inner walls 21 define a plurality of pad openings 23 exposing the plurality of first main surface electrodes 11 respectively.
  • the plurality of resin inner walls 21 specifically includes gate resin inner walls 73 and source resin inner walls 74 .
  • the gate resin inner wall 73 defines a gate pad opening 75 (pad opening 23 ) that exposes the inner portion of the gate main surface electrode 65 in the inner portion of the resin main surface 20 .
  • the gate pad opening 75 is defined on the photosensitive resin 17 and communicates with the first gate opening 69 of the second inorganic insulating film 14 and the second gate opening 71 of the photosensitive resin 17 .
  • the gate pad opening 75 is formed in a square shape along the periphery of the gate main surface electrode 65 in plan view.
  • the gate resin inner wall 73 preferably has a smooth surface without grinding marks.
  • the source resin inner wall 74 defines a source pad opening 76 (pad opening 23 ) that exposes the inner portion of the source main surface electrode 67 in the inner portion of the resin main surface 20 .
  • the source pad opening 76 is defined on the photosensitive resin 17 and communicates with the first source opening 70 of the second inorganic insulating film 14 and the second source opening 72 of the photosensitive resin 17 .
  • the source pad opening 76 is formed in a rectangular shape along the periphery of the source main surface electrode 67 in plan view.
  • the source resin inner wall 74 preferably has a smooth surface without grinding marks.
  • the plurality of resin inner walls 21 are formed at the upper end (open end) on the resin main surface 20 side and on the chip 2 (photosensitive resin 17) side, as in the first embodiment. each having a lower end of the The lower ends of the plurality of resin inner walls 21 are recessed along the outer surface of the photosensitive resin 17 to form gaps 24 with the photosensitive resin 17 respectively.
  • the plurality of resin inner walls 21 each have a first wall portion 25 on the open end side and a second wall portion 26 on the lower end side.
  • the first wall portion 25 extends in the thickness direction between the open end and the lower end.
  • the first wall portion 25 preferably occupies 80% or more of the resin inner wall 21 in a cross-sectional view.
  • the second wall portion 26 extends in a direction intersecting the first wall portion 25 toward the outer wall of the photosensitive resin 17 between the outer surface of the photosensitive resin 17 and the first wall portion 25 .
  • a gap 24 is defined.
  • the second wall portion 26 is obliquely inclined from the first wall portion 25 toward the outer surface of the photosensitive resin 17, and the normal line increases as the distance from the first wall portion 25 (first main surface electrode 11) increases. It defines a tapered gap 24 whose width along the direction Z narrows.
  • the second wall portion 26 preferably occupies less than 20% of the resin inner wall 21 in a cross-sectional view.
  • the thermosetting resin 19 is composed of a matrix resin 27 and a plurality of fillers 28, as in the first embodiment.
  • the plurality of fillers 28 includes a plurality of small-diameter fillers 28a (first filler), a plurality of medium-diameter fillers 28b (second filler), and a plurality of large-diameter fillers 28c (third filler). filler).
  • the small diameter filler 28 a has a thickness less than the thickness of the first principal surface electrode 11 .
  • the medium-diameter filler 28b has a thickness that exceeds the thickness of the first principal surface electrode 11 and is equal to or less than the thickness of the photosensitive resin 17 .
  • the large-diameter filler 28 c has a thickness exceeding the thickness of the photosensitive resin 17 .
  • the plurality of fillers 28 include a plurality of filler pieces 29 having a particle shape broken in the surface layer portion of the thermosetting resin 19, as in the first embodiment.
  • the multiple filler pieces 29 include multiple first filler pieces 29 a formed on the surface layer of the resin main surface 20 and multiple second filler pieces 29 b formed on the surface layer of the resin side surface 22 .
  • the plurality of filler pieces 29 form part of the grinding marks on the outer surface of the thermosetting resin 19 .
  • the thermosetting resin 19 has almost no filler pieces 29 on the surface layers of the plurality of resin inner walls 21 (the first wall portion 25 and the second wall portion 26). That is, the plurality of resin inner walls 21 (pad openings 23 ) are formed by the matrix resin 27 and the plurality of normal fillers 28 . In this case, the proportion of the filler fragments 29 among the plurality of fillers 28 forming the resin inner wall 21 is less than the proportion of the normal fillers 28 forming the resin inner wall 21 .
  • a wide bandgap semiconductor device 1G includes a plurality of pad electrodes 30 arranged in a plurality of pad openings 23.
  • the plurality of pad electrodes 30 includes a gate pad electrode 80 arranged within the gate pad opening 75 and a source pad electrode 81 arranged within the source pad opening 76 .
  • Gate pad electrode 80 enters second gate opening 71 and first gate opening 69 from gate pad opening 75 and contacts gate main surface electrode 65 , second inorganic insulating film 14 , photosensitive resin 17 and thermosetting resin 19 . ing.
  • the gate pad electrode 80 is in contact with the matrix resin 27 and the plurality of fillers 28 inside the gate pad opening 75 .
  • Gate pad electrode 80 is not arranged outside gate pad opening 75 .
  • the gate pad electrode 80 has a planar shape (rectangular shape in this embodiment) matching the gate pad opening 75 in plan view.
  • Gate pad electrode 80 has a plane area smaller than that of gate main surface electrode 65 .
  • the gate pad electrode 80 has a gate electrode surface 80 a exposed from the gate pad opening 75 .
  • the gate electrode surface 80 a continues to the resin main surface 20 of the thermosetting resin 19 .
  • the gate electrode surface 80a is a ground surface having grinding marks.
  • Gate electrode surface 80a forms one ground surface with resin main surface 20 .
  • the source pad electrode 81 enters the second source opening 72 and the first source opening 70 from the source pad opening 76 and contacts the source main surface electrode 67 , the second inorganic insulating film 14 , the photosensitive resin 17 and the thermosetting resin 19 . ing. That is, the source pad electrode 81 is in contact with the matrix resin 27 and the plurality of fillers 28 inside the source pad opening 76 . The source pad electrode 81 is not arranged outside the source pad opening 76 .
  • the source pad electrode 81 has a planar shape (a polygonal shape in this embodiment) matching the source pad opening 76 in plan view.
  • the source pad electrode 81 has a planar area less than the planar area of the source main surface electrode 67 .
  • the source pad electrode 81 has a source electrode surface 81 a exposed from the source pad opening 76 .
  • the source electrode surface 81 a continues to the resin main surface 20 of the thermosetting resin 19 .
  • the source electrode surface 81a is a ground surface having grinding marks.
  • the source electrode surface 81a and the resin main surface 20 form one ground surface.
  • a plurality of pad electrodes 30 each have an overhanging portion 30b that runs over the outer surface of the photosensitive resin 17 within the gap 24, as in the case of the first embodiment.
  • the protruding portion 30 b is in contact with the photosensitive resin 17 and the thermosetting resin 19 within the gap 24 and has a cross-sectional shape matching the gap 24 .
  • the projecting portion 30b is formed in a tapered shape that slopes downward from the side of the first wall portion 25 toward the outer surface of the photosensitive resin 17 and gradually decreases in thickness as the distance from the first wall portion 25 increases.
  • the length of the projecting portion 30 b along the first main surface 3 may exceed the thickness of the photosensitive resin 17 .
  • the length of the projecting portion 30b may be equal to or less than the thickness of the photosensitive resin 17.
  • Each of the plurality of pad electrodes 30 has a laminated structure including a first pad electrode film 31 and a second pad electrode film 32 laminated in this order from the first principal surface electrode 11 side, as in the case of the first embodiment. is doing.
  • the plurality of pad electrodes 30 may form at least one minute gap 33 at the connecting portion with the first main surface electrode 11, as in the case of the first embodiment.
  • the wide bandgap semiconductor device 1G includes a second principal surface electrode 34 covering the second principal surface 4, as in the first embodiment.
  • the second principal surface electrode 34 is electrically connected to the second principal surface 4 .
  • the second main surface electrode 34 forms an ohmic contact with the first semiconductor region 6 exposed from the second main surface 4 .
  • the second main surface electrode 34 covers the entire second main surface 4 so as to be connected to the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the wide bandgap semiconductor device 1G also achieves the same effects as those described for the wide bandgap semiconductor device 1A.
  • FIG. 16 is a cross-sectional view corresponding to FIG. 12 and showing a wide bandgap semiconductor device 1H according to the eighth embodiment.
  • the wide bandgap semiconductor device 1G includes the photosensitive resin 17 that exposes the inner peripheral edge portion (inner wall) of the second inorganic insulating film 14 has been described.
  • wide bandgap semiconductor device 1H includes photosensitive resin 17 covering the first gate inner wall and the first source inner wall of second inorganic insulating film 14 . That is, the photosensitive resin 17 includes portions that directly cover the plurality of first main surface electrodes 11 .
  • the plurality of resin inner walls 21 (the gate resin inner walls 73 and the source resin inner walls 74) of the thermosetting resin 19 are formed by the photosensitive resin 17 and the plurality of first main surface electrodes 11 (the gate main surface electrodes 65 and the source main surface electrodes 67). is exposed, and the second inorganic insulating film 14 is not exposed.
  • a plurality of pad electrodes 30 (gate pad electrodes 80 and source pad electrodes 81) are formed in corresponding pad openings 23 (gate pad openings 75 and source pad openings 76) by corresponding first main surface electrodes 11, photosensitive resin 17 and It is in contact with the thermosetting resin 19 and not in contact with the second inorganic insulating film 14 .
  • the wide bandgap semiconductor device 1H also has the same effects as those described for the wide bandgap semiconductor device 1A.
  • FIG. 17 is a cross-sectional view corresponding to FIG. 12 and showing a wide bandgap semiconductor device 1I according to the ninth embodiment.
  • the thermosetting resin 19 exposes the first gate inner wall and the first source inner wall of the second inorganic insulating film 14 and the second gate inner wall and the second source inner wall of the photosensitive resin 17. An example was explained.
  • the wide bandgap semiconductor device 1I has a thermal barrier that covers the first gate inner wall and the first source inner wall of the second inorganic insulating film 14 and the second gate inner wall and the second source inner wall of the photosensitive resin 17 .
  • a curable resin 19 is included. That is, the thermosetting resin 19 includes portions that directly cover the plurality of first main surface electrodes 11 .
  • a plurality of resin inner walls 21 (pad openings 23) expose only the corresponding first main surface electrodes 11, and do not expose the second inorganic insulating film 14 and the photosensitive resin 17.
  • the lower end portions of the plurality of resin inner walls 21 respectively form the corresponding first main surface electrodes 11 and gaps 24 in this embodiment.
  • the plurality of pad electrodes 30 are in contact with the corresponding first main surface electrodes 11 and the thermosetting resin 19 in the corresponding pad openings 23 and are not in contact with the second inorganic insulating film 14 and the photosensitive resin 17 .
  • the wide bandgap semiconductor device 1I also exhibits the same effects as those described for the wide bandgap semiconductor device 1A.
  • the form of the thermosetting resin 19 according to the ninth embodiment may be applied to the eighth embodiment.
  • FIG. 18 is a cross-sectional view corresponding to FIG. 12 and showing a wide bandgap semiconductor device 1J according to the tenth embodiment.
  • the chip 2 is laminated including a first semiconductor region 6 (wide bandgap semiconductor substrate) and a second semiconductor region 7 (wide bandgap semiconductor epitaxial layer) formed in this order from the second main surface 4 side.
  • a structured example has been described.
  • the wide bandgap semiconductor device 1J does not have the first semiconductor region 6 (wide bandgap semiconductor substrate) and has a single layer structure consisting of the second semiconductor region 7 (wide bandgap semiconductor epitaxial layer). Includes chip 2.
  • the wide bandgap semiconductor device 1J also achieves the same effects as those described for the wide bandgap semiconductor device 1A. Further, according to the wide bandgap semiconductor device 1J, the resistance value of the first semiconductor region 6 can be reduced, so the resistance value of the entire chip 2 can be reduced. Moreover, since the chip 2 is supported by the thermosetting resin 19 , the strength of the thinned chip 2 can be complemented by the thermosetting resin 19 . Therefore, it is possible to provide a wide bandgap semiconductor device 1J capable of improving electrical characteristics while increasing reliability. Of course, the form of the chip 2 according to the tenth embodiment may be applied to the eighth and ninth embodiments.
  • FIG. 19 is a cross-sectional view corresponding to FIG. 12 and showing a wide bandgap semiconductor device 1K according to the eleventh embodiment.
  • the seventh embodiment the example in which the second inorganic insulating film 14 covers the electrode sidewalls of the gate main surface electrode 65 and the electrode sidewalls of the source main surface electrode 67 has been described.
  • the wide bandgap semiconductor device 1K has a gate removal portion 14G exposing the electrode sidewalls of the gate main surface electrode 65 and a source removal portion 14S exposing the electrode sidewalls of the source main surface electrode 67.
  • a second inorganic insulating film 14 partially covering the plane electrode 65 and the source main plane electrode 67 is included.
  • the structure of the wide bandgap semiconductor device 1K will be specifically described below.
  • the second inorganic insulating film 14 covers the gate main surface electrode 65, the source main surface electrode 67 and the interlayer insulating film 64, and the first gate inner wall on the gate main surface electrode 65 side, the source It has a first source inner wall on the main surface electrode 67 side and an outer wall on the outer surface 42 side.
  • the first gate inner wall defines a first gate opening 69 that exposes the inner portion of the gate main surface electrode 65 .
  • the first source inner wall defines a first source opening 70 that exposes the inner portion of the source main surface electrode 67 .
  • the outer wall is spaced inward from the periphery of the outer side surface 42 and defines the dicing street 16 that exposes the second semiconductor region 7 .
  • the second inorganic insulating film 14 includes at least one gate removal portion 14G exposing the electrode sidewalls of the gate main surface electrode 65 between the gate main surface electrode 65 and the interlayer insulating film 64 .
  • the gate removal portion 14G is formed spaced apart from the inner and outer walls of the first gate, exposing the peripheral portion of the gate main surface electrode 65 and part of the interlayer insulating film 64 .
  • the one gate removal portion 14G is formed in a strip shape extending along the periphery of the gate main surface electrode 65 in plan view, A peripheral portion of the plane electrode 65 may be partially exposed. Also, one gate removal portion 14G may be formed in an annular shape extending along the peripheral portion of the gate main surface electrode 65 to expose the peripheral portion of the gate main surface electrode 65 over the entire circumference.
  • the plurality of gate removal portions 14G may be arranged along the peripheral portion of the gate main surface electrode 65 at intervals.
  • the plurality of gate removal portions 14 ⁇ /b>G may be arranged in dots in a plan view, or may be formed in strips extending along the peripheral portion of the gate main surface electrode 65 .
  • the plurality of gate removal portions 14G may be arranged at intervals from the peripheral portion of the gate main surface electrode 65 to the inner portion.
  • the plurality of gate removal portions 14 ⁇ /b>G may be arranged in a dot pattern in a plan view, or may be formed in a band shape or ring shape extending along the peripheral portion of the gate main surface electrode 65 .
  • at least one gate removal portion 14 ⁇ /b>G should expose the electrode side wall (periphery) of the gate main surface electrode 65 .
  • the gate removal portion 14G also exposes the electrode sidewalls of the gate wiring electrode 66 in this form.
  • the gate removal portion 14G preferably exposes the entire area of the gate wiring electrode 66 . In other words, it is preferable that the second inorganic insulating film 14 does not cover the gate wiring electrode 66 .
  • the second inorganic insulating film 14 includes at least one source removal portion 14S that exposes the electrode sidewalls of the source main surface electrode 67 between the source main surface electrode 67 and the interlayer insulating film 64 .
  • the source removal portion 14S is formed spaced apart from the first source inner wall and outer wall, exposing the peripheral portion of the source main surface electrode 67 and part of the interlayer insulating film 64 .
  • the one source removal portion 14S is formed in a strip shape extending along the peripheral portion of the source main surface electrode 67 in plan view, A peripheral portion of the plane electrode 67 may be partially exposed. Also, one source removal portion 14S may be formed in an annular shape extending along the peripheral edge of the source main surface electrode 67 to expose the peripheral edge of the source main surface electrode 67 over the entire circumference.
  • the plurality of source removal portions 14S may be arranged along the peripheral portion of the source main surface electrode 67 at intervals.
  • the plurality of source removing portions 14 ⁇ /b>S may be arranged in a dot shape in plan view, or may be formed in a band shape extending along the peripheral portion of the source main surface electrode 67 .
  • the plurality of source removing portions 14S may be arranged at intervals from the peripheral portion of the source main surface electrode 67 to the inner portion.
  • the plurality of source removal portions 14S may be arranged in a dot pattern in a plan view, or may be formed in a band shape or ring shape extending along the peripheral portion of the source main surface electrode 67 .
  • at least one source removal portion 14S may expose the electrode sidewall (peripheral portion) of the source main surface electrode 67 .
  • the source removal portion 14S also exposes the electrode side wall of the source wiring electrode 68 .
  • the source removing portion 14S preferably exposes the entire source wiring electrode 68 .
  • the second inorganic insulating film 14 does not cover the source wiring electrode 68 .
  • the source removal portion 14S preferably exposes the stepped portion (first to fourth connection surfaces 43A to 43D) formed between the active surface 41 and the outer side surface 42. As shown in FIG.
  • the photosensitive resin 17 enters the gate removal portion 14G from above the second inorganic insulating film 14 in this embodiment.
  • the photosensitive resin 17 covers the electrode sidewalls of the gate main surface electrode 65 and the electrode sidewalls of the gate wiring electrode 66 in the gate removal portion 14G.
  • the photosensitive resin 17 directly covers the periphery of the gate main surface electrode 65, the entire gate wiring electrode 66, and part of the interlayer insulating film 64 in the gate removal portion 14G. That is, the photosensitive resin 17 has a resin gate anchor portion positioned within the gate removal portion 14G.
  • the photosensitive resin 17 enters the source removal portion 14S from above the second inorganic insulating film 14 in this embodiment.
  • the photosensitive resin 17 covers the electrode sidewalls of the source main surface electrode 67 and the electrode sidewalls of the source wiring electrode 68 in the source removal portion 14S.
  • the photosensitive resin 17 directly covers the peripheral portion of the source main surface electrode 67, the entire source wiring electrode 68, and part of the interlayer insulating film 64 in the source removal portion 14S. That is, the photosensitive resin 17 has a resin source anchor portion positioned within the source removal portion 14S.
  • the thermosetting resin 19 includes portions covering the gate removal portion 14G and the source removal portion 14S of the second inorganic insulating film 14 with the photosensitive resin 17 interposed therebetween. That is, the thermosetting resin 19 includes a portion that covers the peripheral portion of the gate main surface electrode 65 and the gate wiring electrode 66 with only the photosensitive resin 17 sandwiched therebetween without the second inorganic insulating film 14 interposed therebetween. The thermosetting resin 19 also includes a portion that covers the peripheral portion of the source main surface electrode 67 and the source wiring electrode 68 with only the photosensitive resin 17 sandwiched therebetween without the second inorganic insulating film 14 interposed therebetween. The thermosetting resin 19 preferably covers the entire gate removal portion 14G and the source removal portion 14S in plan view and cross-sectional view.
  • wide bandgap semiconductor device 1K also achieves the same effects as those described for the wide bandgap semiconductor device 1A. Further, wide bandgap semiconductor device 1K includes second inorganic insulating film 14 having gate removed portion 14G exposing the electrode sidewall of gate main surface electrode 65 . According to this structure, the starting points of peeling of the second inorganic insulating film 14 due to the thermal expansion of the gate main surface electrode 65 can be reduced. Therefore, it is possible to provide a wide bandgap semiconductor device 1K capable of improving reliability.
  • the wide bandgap semiconductor device 1K preferably includes the photosensitive resin 17 covering the electrode sidewalls of the gate main surface electrode 65 in the gate removal portion 14G. According to this structure, it is possible to reduce the peeling starting points of the gate main surface electrode 65 in the structure in which the second inorganic insulating film 14 has the gate removal portion 14G. Therefore, it is possible to provide a wide bandgap semiconductor device 1K capable of improving reliability.
  • the wide bandgap semiconductor device 1K preferably has a thermosetting resin 19 including a portion covering the gate removal portion 14G with the photosensitive resin 17 interposed therebetween. According to this structure, the peeling starting point of the gate main surface electrode 65 can be reduced by the photosensitive resin 17 and the thermosetting resin 19 in the structure in which the second inorganic insulating film 14 has the gate removal portion 14G.
  • the wide bandgap semiconductor device 1K also includes the second inorganic insulating film 14 having the source removal portion 14S exposing the electrode sidewalls of the source main surface electrode 67 . According to this structure, the starting points of peeling of the second inorganic insulating film 14 due to the thermal expansion of the source main surface electrode 67 can be reduced. Therefore, it is possible to provide a wide bandgap semiconductor device 1K capable of improving reliability.
  • the wide bandgap semiconductor device 1K preferably includes the photosensitive resin 17 covering the electrode sidewalls of the source main surface electrode 67 in the source removal portion 14S. According to this structure, the separation starting point of the source main surface electrode 67 can be reduced by the photosensitive resin 17 and the thermosetting resin 19 in the structure in which the second inorganic insulating film 14 has the source removal portion 14S.
  • the wide bandgap semiconductor device 1K preferably has a thermosetting resin 19 including a portion covering the source removing portion 14S with the photosensitive resin 17 interposed therebetween. According to this structure, the separation starting point of the source main surface electrode 67 can be reduced by the photosensitive resin 17 and the thermosetting resin 19 in the structure in which the second inorganic insulating film 14 has the source removal portion 14S.
  • the second inorganic insulating film 14 preferably has a gate removal portion 14G that exposes the electrode sidewalls of the gate wiring electrode 66 . According to this structure, the number of exfoliation starting points of the second inorganic insulating film 14 due to the thermal expansion of the gate wiring electrode 66 can be reduced.
  • the second inorganic insulating film 14 preferably has a source removal portion 14S that exposes the electrode side wall of the source wiring electrode 68. As shown in FIG. According to this structure, the number of exfoliation starting points of the second inorganic insulating film 14 caused by the thermal expansion of the source wiring electrode 68 can be reduced.
  • the forms of the gate main surface electrode 65, the gate wiring electrode 66, the source main surface electrode 67, the source wiring electrode 68, the second inorganic insulating film 14, the photosensitive resin 17, and the thermosetting resin 19 according to the eleventh embodiment are , may be applied to the eighth to tenth embodiments.
  • FIG. 20 is a cross-sectional view corresponding to FIG. 12 and showing a wide bandgap semiconductor device 1L according to the twelfth embodiment.
  • the photosensitive resin 17 has curved second gate inner walls that bulge toward the inner side of the gate main surface electrode 65 and bulges toward the inner portion of the source main surface electrode 67 .
  • An example has been described having a convex curved second source inner wall and a curved outer wall bulging out toward the peripheral side of the outer surface 42 .
  • the wide bandgap semiconductor device 1L also achieves the same effects as those described for the wide bandgap semiconductor device 1A. Further, according to the wide bandgap semiconductor device 1L, the fluidity of the thermosetting resin 19 (the matrix resin 27 and the plurality of fillers 28) with respect to the photosensitive resin 17 can be improved. Thereby, formation of a gap between the thermosetting resin 19 and the photosensitive resin 17 can be suppressed.
  • the form of the photosensitive resin 17 according to the twelfth embodiment may be applied to the eighth to eleventh embodiments.
  • FIG. 21 is a cross-sectional view corresponding to FIG. 3 and showing a modification of the pad electrode 30.
  • the wide bandgap semiconductor device 1A has a pad electrode having a laminated structure including the first pad electrode film 31 and the second pad electrode film 32 laminated in this order from the first main surface electrode 11 side. An example involving 30 has been described.
  • pad electrode 30 may have a laminated structure including nickel film 90, palladium film 91 and gold film 92 laminated in this order from the first principal surface electrode 11 side.
  • Nickel film 90, palladium film 91 and gold film 92 may be formed by electroplating and/or electroless plating.
  • the nickel film 90 may be formed with a thickness that fills the first opening 15 and the second opening 18 and is in contact with the resin inner wall 21 .
  • the nickel film 90 may have an electrode surface 90a exposed from the thermosetting resin 19 (pad opening 23).
  • the electrode surface 90 a may extend along the first main surface 3 .
  • the electrode surface 90 a may extend substantially parallel to the first main surface 3 .
  • the electrode surface 90 a may be continuous with the resin main surface 20 .
  • the electrode surface 90a may be a ground surface having grinding marks.
  • the electrode surface 90a may form one grinding surface together with the resin main surface 20 .
  • the nickel film 90 may have an overhanging portion 30 b that runs over the outer surface of the photosensitive resin 17 within the gap 24 .
  • the palladium film 91 may cover the nickel film 90 so as to protrude from the resin main surface 20 .
  • the palladium film 91 may have a covering portion that covers a part of the thermosetting resin 19 (resin main surface 20 ) at a distance from the resin side surface 22 .
  • the covering portion of the palladium film 91 may cover at least one filler piece 29 (first filler piece 29a).
  • the gold film 92 may cover the palladium film 91 so as to protrude from the resin main surface 20 .
  • the gold film 92 may have a covering portion that covers a portion of the thermosetting resin 19 (resin main surface 20 ) at a distance from the resin side surface 22 .
  • the covering portion of the gold film 92 may cover at least one filler piece 29 (first filler piece 29a).
  • the gold film 92 may have an electrode surface 92a exposed from the thermosetting resin 19 (resin main surface 20). In this case, the electrode surface 92a may be a smooth surface without grinding marks.
  • This embodiment shows an example in which the palladium film 91 and the gold film 92 are positioned outside the pad opening 23 .
  • nickel film 90 , palladium film 91 and gold film 92 may all be arranged within pad opening 23 .
  • the electrode surface 92a of the gold film 92 may be a smooth surface without grinding marks.
  • the pad electrode 30 does not necessarily include the palladium film 91, and may include the nickel film 90 and the gold film 92 laminated in this order from the first principal surface electrode 11 side.
  • the pad electrode 30 according to the modification may be applied to the pad electrode 30 (including the gate pad electrode 80 and the source pad electrode 81) according to the second to twelfth embodiments.
  • FIG. 22 is a plan view showing a semiconductor package 101A on which wide bandgap semiconductor devices 1A to 1F according to the first to sixth embodiments are mounted.
  • the semiconductor package 101A includes a rectangular parallelepiped package body 102 .
  • the package body 102 is made of mold resin containing matrix resin (for example, epoxy resin) and a plurality of fillers.
  • the package body 102 has a first surface 103 on one side, a second surface 104 on the other side, and first to fourth side walls 105A to 105D connecting the first surface 103 and the second surface 104. As shown in FIG.
  • the first surface 103 and the second surface 104 are formed in a quadrangular shape when viewed from the normal direction Z thereof.
  • the first side wall 105A and the second side wall 105B extend in the first direction X and face the second direction Y orthogonal to the first direction X.
  • the third sidewall 105C and the fourth sidewall 105D extend in the second direction Y and face the first direction X. As shown in FIG.
  • the semiconductor package 101A includes a metal plate 106 (conductor plate) arranged inside the package body 102 .
  • the metal plate 106 is formed in a square shape (specifically, a rectangular shape) in plan view.
  • the metal plate 106 includes a drawer plate portion 107 drawn out of the package body 102 from the fourth side wall 105D.
  • the drawer plate portion 107 may be referred to as a "heat spreader portion”.
  • the drawer plate portion 107 has a circular through hole 108 .
  • Metal plate 106 may be exposed from second surface 104 .
  • the semiconductor package 101A includes a plurality of (two in this embodiment) terminal electrodes 109 drawn out from the inside of the package body 102 to the outside.
  • a plurality of terminal electrodes 109 are arranged on the side of the third side wall 105C.
  • the plurality of terminal electrodes 109 are each formed in a strip shape extending in the direction orthogonal to the third side wall 105C (that is, the second direction Y).
  • One terminal electrode 109 is spaced apart from the metal plate 106 and the other terminal electrode 109 is integrally formed with the metal plate 106 .
  • the semiconductor package 101A includes an SBD chip 110 arranged on the metal plate 106 within the package body 102 .
  • the SBD chip 110 is composed of any one of the wide bandgap semiconductor devices 1A to 1F according to the first to sixth embodiments.
  • a second main surface electrode 34 of the SBD chip 110 is electrically connected to the metal plate 106 .
  • the semiconductor package 101A includes a conductive bonding material 111. As shown in FIG.
  • the conductive bonding material 111 may contain solder or metal paste (preferably solder).
  • a conductive bonding material 111 is interposed between the second principal surface electrode 34 and the metal plate 106 to connect the SBD chip 110 to the metal plate 106 .
  • the semiconductor package 101A includes at least one conducting wire 112 (conductive connection member) that connects the terminal electrode 109 and the pad electrode 30 of the SBD chip 110 within the package body 102 .
  • Conductive wire 112 may be referred to as a "bond wire.”
  • Conductors 112 may include at least one of gold wire, copper wire and aluminum wire.
  • FIG. 23 is a plan view showing a semiconductor package 101B on which wide bandgap semiconductor devices 1G to 1L according to seventh to twelfth embodiments are mounted.
  • a semiconductor package 101B includes a package body 102, a metal plate 106, a plurality (three in this embodiment) of terminal electrodes 109, a MISFET chip 113, a conductive bonding material 111 and a plurality of conducting wires 112. As shown in FIG. Differences from the semiconductor package 101A will be described below.
  • the terminal electrodes 109 on both sides of the plurality of terminal electrodes 109 are spaced apart from the metal plate 106 , and the central terminal electrode 109 is integrally formed with the metal plate 106 . Arrangement of the terminal electrode 109 connected to the metal plate 106 is arbitrary.
  • the MISFET chip 113 is composed of any one of the wide bandgap semiconductor devices 1G to 1L according to the seventh to twelfth embodiments.
  • a second main surface electrode 34 of the MISFET chip 113 is electrically connected to the metal plate 106 .
  • a conductive bonding material 111 is interposed between the second principal surface electrode 34 and the metal plate 106 to connect the MISFET chip 113 to the metal plate 106 .
  • a plurality of conducting wires 112 are connected to a plurality of terminal electrodes 109, gate pad electrodes 80 and source pad electrodes 81, respectively.
  • FIG. 24 is a perspective view showing a semiconductor package 101C on which wide bandgap semiconductor devices 1A to 1F according to the first to sixth embodiments and wide bandgap semiconductor devices 1G to 1L according to the seventh to twelfth embodiments are mounted.
  • is. 25 is an exploded perspective view of the semiconductor package 101C shown in FIG. 24.
  • FIG. 26 is a cross-sectional view taken along line XXVI-XXVI shown in FIG. 24.
  • a semiconductor package 101C includes a rectangular parallelepiped package body 122.
  • Package body 122 is made of mold resin containing matrix resin (for example, epoxy resin) and a plurality of fillers.
  • the package body 122 has a first surface 123 on one side, a second surface 124 on the other side, and first to fourth side walls 125A to 125D connecting the first surface 123 and the second surface 124.
  • matrix resin for example, epoxy resin
  • the first surface 123 and the second surface 124 are formed in a quadrangular shape (rectangular shape in this embodiment) when viewed from the normal direction Z thereof.
  • the first side wall 125A and the second side wall 125B extend in the first direction X along the first surface 123 and face the second direction Y. As shown in FIG.
  • the first side wall 125A and the second side wall 125B form short sides of the package body 122 .
  • the third sidewall 125C and the fourth sidewall 125D extend in the second direction Y and face the first direction X. As shown in FIG.
  • the third side wall 125C and the fourth side wall 125D form the long sides of the package body 122. As shown in FIG.
  • the semiconductor package 101C includes a first metal plate 126 (first conductor plate, terminal electrode) arranged inside and outside the package body 122 .
  • the first metal plate 126 is arranged on the first surface 123 side of the package body 122 and includes first pad portions 127 and first terminal portions 128 .
  • the first pad portion 127 is formed in a rectangular shape extending in the second direction Y inside the package body 122 and is exposed from the first surface 123 .
  • the first terminal portion 128 is pulled out in a strip shape extending in the first direction X from the first pad portion 127 so as to pass through the third side wall 125C.
  • the first terminal portion 128 is arranged on the second side wall 125B side in plan view.
  • the first terminal portion 128 is connected to the first pad portion 127 via a first bent portion 129 bent from the first surface 123 side to the second surface 124 side within the package body 122 .
  • the first terminal portion 128 is exposed from the third side wall 125C with a gap from the first surface 123 to the second surface 124 side.
  • the semiconductor package 101C includes a second metal plate 130 (conductor plate, terminal electrode) arranged inside and outside the package body 122 .
  • the second metal plate 130 is arranged on the second surface 124 side of the package body 122 with a gap in the normal direction Z from the first metal plate 126 , and includes a second pad portion 131 and a second terminal portion 132 .
  • the second pad portion 131 is formed in a rectangular shape extending in the second direction Y inside the package body 122 and is exposed from the second surface 124 .
  • the second terminal portion 132 is pulled out in a strip shape extending in the first direction X from the second pad portion 131 so as to pass through the third side wall 125C.
  • the second terminal portion 132 is arranged on the side of the first side wall 125A in plan view.
  • the second terminal portion 132 is connected to the second pad portion 131 via a second bent portion 133 bent from the second surface 124 side to the first surface 123 side within the package body 122 .
  • the second terminal portion 132 is exposed from the third side wall 125C at a distance from the second surface 124 to the first surface 123 side.
  • the second terminal portion 132 is pulled out from a thickness position different from that of the first terminal portion 128 with respect to the normal direction Z.
  • the second terminal portion 132 is spaced from the first terminal portion 128 toward the second surface 124 and does not face the first terminal portion 128 in the second direction Y.
  • the second terminal portion 132 has a length in the first direction X different from that of the first terminal portion 128 .
  • the first terminal portion 128 and the second terminal portion 132 are identified by their shape (length).
  • the semiconductor package 101C includes a plurality of (five in this embodiment) terminal electrodes 134 drawn out from the inside of the package body 122 to the outside.
  • the plurality of terminal electrodes 134 are arranged at thickness positions between the first pad portion 127 and the second pad portion 131 in this embodiment.
  • a plurality of terminal electrodes 134 are exposed from a fourth side wall 125D opposite to the third side wall 125C where the first terminal portion 128 and the second terminal portion 132 are exposed.
  • the arrangement of the plurality of terminal electrodes 134 is arbitrary.
  • the plurality of terminal electrodes 134 are arranged on the side of the fourth side wall 125D so as to be positioned on the same straight line as the second terminal portion 132 in plan view.
  • the plurality of terminal electrodes 134 are each formed in a strip shape extending in the first direction X. As shown in FIG.
  • the plurality of terminal electrodes 134 may have curved portions recessed toward the first surface 123 and/or the second surface 124 at portions located outside the package body 122 .
  • the semiconductor package 101C includes an SBD chip 135 arranged within the package body 122 .
  • the SBD chip 135 is composed of any one of the wide bandgap semiconductor devices 1A to 1F according to the first to sixth embodiments.
  • the SBD chip 135 is arranged between the first pad section 127 and the second pad section 131 .
  • the SBD chip 135 is arranged on the second side wall 125B side in plan view.
  • a second main surface electrode 34 of the SBD chip 135 is electrically connected to the second pad section 131 .
  • the semiconductor package 101C includes a MISFET chip 136 spaced from the SBD chip 135 and arranged within the package body 122 .
  • the MISFET chip 136 is composed of any one of the wide bandgap semiconductor devices 1G to 1L according to the seventh to twelfth embodiments.
  • the MISFET chip 136 is arranged between the first pad section 127 and the second pad section 131 .
  • the MISFET chip 136 is arranged on the side of the first side wall 125A in plan view.
  • a second main surface electrode 34 of the MISFET chip 136 is electrically connected to the second pad section 131 .
  • the semiconductor package 101C includes a first conductor spacer 137 (first conductive connection member) and a second conductor spacer 138 (second conductive connection member) respectively arranged within the package body 122 .
  • First conductor spacer 137 is interposed between SBD chip 135 and first pad portion 127 and electrically connected to SBD chip 135 and first pad portion 127 .
  • the second conductor spacer 138 is interposed between the MISFET chip 136 and the first pad section 127 and electrically connected to the MISFET chip 136 and the first pad section 127 .
  • the first conductor spacer 137 and the second conductor spacer 138 may each contain a metal plate (for example, a Cu-based metal plate).
  • the second conductor spacer 138 is separate from the first conductor spacer 137 in this embodiment, but may be formed integrally with the first conductor spacer 137 .
  • the semiconductor package 101C includes first to sixth conductive bonding materials 139A to 139F.
  • the first to sixth conductive bonding materials 139A-139F may each contain solder or metal paste (preferably solder).
  • the first conductive bonding material 139 A is interposed between the second main surface electrode 34 of the SBD chip 135 and the second pad portion 131 to connect the SBD chip 135 to the second pad portion 131 .
  • the second conductive bonding material 139B is interposed between the second main surface electrode 34 of the MISFET chip 136 and the second pad portion 131, and connects the MISFET chip 136 to the second pad portion 131.
  • a third conductive bonding material 139 ⁇ /b>C is interposed between the pad electrode 30 of the SBD chip 135 and the first conductor spacer 137 to connect the first conductor spacer 137 to the SBD chip 135 .
  • the fourth conductive bonding material 139D is interposed between the source pad electrode 81 of the MISFET chip 136 and the second conductor spacer 138 to connect the second conductor spacer 138 to the MISFET chip 136.
  • the fifth conductive bonding material 139E is interposed between the first pad portion 127 and the first conductor spacer 137 to connect the first pad portion 127 to the first conductor spacer 137.
  • a sixth conductive bonding material 139 ⁇ /b>F is interposed between the first pad portion 127 and the second conductor spacer 138 to connect the first pad portion 127 to the second conductor spacer 138 .
  • the semiconductor package 101C includes a plurality of conductors 140 (third conductive connection members).
  • a plurality of conducting wires 140 are connected to the inner ends of the plurality of terminal electrodes 134 and the gate pad electrode 80 of the MISFET chip 136, respectively.
  • the plurality of conducting wires 140 may include conducting wires 140 connected to the inner end portion of any terminal electrode 134 and the second pad portion 131 .
  • the plurality of conductors 140 may be referred to as "bonding wires.”
  • Plurality of conductors 140 may include at least one of gold wires, copper wires, and aluminum wires.
  • the first main surface 3 and the second main surface 4 may each be formed by the c-plane ((0001) plane) of SiC single crystal.
  • the first main surface 3 is formed by the silicon surface of the SiC single crystal
  • the second main surface 4 is formed by the carbon surface of the SiC single crystal.
  • the first main surface 3 and the second main surface 4 may have an off-angle inclined at a predetermined angle in a predetermined off-direction with respect to the c-plane.
  • the off-direction is preferably the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the off angle may exceed 0° and be 10° or less.
  • the off angle is preferably 5° or less.
  • the off angle is particularly preferably 2° or more and 4.5° or less.
  • the first direction X is the m-axis direction ([1-100] direction) of the SiC single crystal
  • the second direction Y is the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the first direction X is the a-axis direction ([11-20] direction) of the SiC single crystal
  • the second direction Y is the m-axis direction ([1-100] direction) of the SiC single crystal. direction).
  • the chip 2 made of SiC single crystal was adopted.
  • a wide bandgap semiconductor chip made of a wide bandgap semiconductor other than SiC may be employed.
  • Diamond or GaN (gallium nitride) may be employed as a wide bandgap semiconductor other than SiC.
  • the chip 2 according to each embodiment described above may be made of Si (silicon) single crystal. However, in this case, it is necessary to form the second semiconductor region 7 (Si epitaxial layer) thick in view of the electrical characteristics of Si (especially the breakdown voltage). Note that it is larger than the bandgap semiconductor device.
  • thermosetting resin 19 partitions the photosensitive resin 17 and the gap 24 and the pad electrode 30 has the protruding portion 30b positioned within the gap 24 has been described.
  • thermosetting resin 19 that does not partition the photosensitive resin 17 and the gap 24 may be formed, and the pad electrode 30 without the projecting portion 30b may be formed.
  • the SBD and MISFET as examples of functional devices are formed on different chips 2 has been described.
  • the SBD and MISFET may be formed in different regions of the first main surface 3 on the same chip 2 .
  • the mode in which the first conductivity type is the n-type and the second conductivity type is the p-type has been described.
  • a form in which the first conductivity type is p-type and the second conductivity type is n-type may be adopted.
  • a specific configuration in this case is obtained by replacing the n-type regions with p-type regions and the p-type regions with n-type regions in the above description and accompanying drawings.
  • thermosetting resin (19) is thicker than the first principal surface electrodes (11, 65, 67).
  • the plurality of fillers (28) includes a plurality of first fillers (28a) thinner than the first principal surface electrodes (11, 65, 67) and the first principal surface electrodes (11, 65, 67).
  • [A4] further includes a photosensitive resin (17) covering the peripheral edge of the first main surface electrodes (11, 65, 67), and the thermosetting resin (19) contains the photosensitive resin (17);
  • the photosensitive resin (17) is thicker than the first principal surface electrodes (11, 65, 67), and the thermosetting resin (19) is thicker than the photosensitive resin (17).
  • thermosetting resin (19) is thicker than the chip (2).
  • the pad electrodes (30, 80, 81) comprise a first electrode film (31) covering the first principal surface electrodes (11, 65, 67), and the first electrode film (31)
  • the chip (2) has side surfaces (5, 5A to 5D), and the thermosetting resin (19) has resin side surfaces (22, 22A to 22D).
  • thermosetting resin (19) includes a portion that directly covers the main surface (3) at the periphery of the chip (2).
  • a plurality of first main surface electrodes (11, 65, 67) are arranged on the main surface, and the thermosetting resin (19) is formed on the plurality of first main surface electrodes (11, 65). , 67), the wide bandgap semiconductor device (1A to 1L) according to any one of A1 to A14, wherein the main surface (3) is covered so as to expose a part of each.
  • the chip (2) has a laminated structure including a semiconductor substrate (6) and an epitaxial layer (7) each made of a wide bandgap semiconductor, and the main body formed by the epitaxial layer (7).
  • the wide bandgap semiconductor device (1A-1L) according to any one of A1-A15, comprising a face (3).
  • A18 Any one of A1 to A17, further comprising a functional device formed on the chip (2), wherein the first main surface electrodes (11, 65, 67) are electrically connected to the functional device A wide bandgap semiconductor device (1A to 1L) according to any one of the above.
  • the wide band gap semiconductor device (1A to 1L) according to any one of A1 to A19 arranged on the conductor plate (106, 126) in and the terminal in the package body (102, 122)
  • Semiconductor packages (101A to 101C) including electrodes (109, 130, 134) and conductive connection members (112, 137, 138, 140) electrically connected to the wide bandgap semiconductor devices (1A to 1L) ).
  • a chip (2) having a principal surface (3), first principal surface electrodes (11, 65, 67) arranged on the principal surface (3), and the first principal surface electrode (11) , 65, 67), a matrix resin (27) and a plurality of fillers (28). and a second organic film (19) covering the main surface (3) and the first organic film (17) so as to expose a portion of the semiconductor device (1A-1L).
  • the plurality of fillers (28) include a plurality of filler fragments (29, 29a, 29b) having a grain shape broken in the surface layer portion of the second organic film (19). of semiconductor devices (1A to 1L).
  • the plurality of fillers (28) include a plurality of small-diameter fillers (28a) thinner than the first principal surface electrodes (11, 65, 67) and a plurality thicker than the second organic film (19).
  • the semiconductor device (1A-1L) according to B4 comprising a large diameter filler (28c) of
  • the second organic film (19) has openings (23, 75, 76) defined by wall surfaces located on the first organic film (17), and the pad electrodes (30, 80, 81) is in contact with the first organic film (17) and the second organic film (19) in the openings (23, 75, 76).
  • the wall surface of the opening (23, 75, 76) has a lower end forming a gap (24) with the outer surface of the first organic film (17), and the pad electrode (30, 80, 81 ) is located in the gap (24) and has an overhang (30b) on the outer surface of the first organic film (17). .
  • the wall surface of the opening (23, 75, 76) includes a first wall portion (25) extending in the thickness direction from the opening end to the lower end portion, and the first organic film (17) at the lower end portion. ) and a second wall portion (26) extending in a direction crossing the first wall portion (25) so as to form the gap (24) with the outer surface of (1A to 1L).
  • the pad electrodes (30, 80, 81) comprise a first electrode film (31) covering the first main surface electrodes (11, 65, 67), and the first electrode film (31) Any of B9 to B11, having a laminated structure including a covering second electrode film (32), wherein the projecting portion (30b) includes the first electrode film (31) and the second electrode film (32) 1.
  • the pad electrodes (30, 80, 81) are thicker than the first main surface electrodes (11, 65, 67) at the connecting portions with the first main surface electrodes (11, 65, 67).
  • the pad electrodes (30, 80, 81) have electrode surfaces (30a, 80a, 81a) forming one flat surface with the outer surface of the second organic film (19), B7- The semiconductor device (1A to 1L) according to any one of B14.
  • the chip (2) has side surfaces (5, 5A to 5D), and the second organic film (19) is one with the side surfaces (5, 5A to 5D) of the chip (2).
  • the semiconductor device (1G-1L) according to any one of B1-B17.

Abstract

ワイドバンドギャップ半導体装置は、ワイドバンドギャップ半導体を含み、主面を有するチップと、前記主面の上に配置された主面電極と、マトリクス樹脂および複数のフィラーを含み、前記主面電極の一部を露出させるように前記主面を被覆する熱硬化性樹脂と、を含む。

Description

ワイドバンドギャップ半導体装置
 この出願は、2021年3月18日に日本国特許庁に提出された特願2021-045115号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、ワイドバンドギャップ半導体装置に関する。
 特許文献1は、半導体基板、電極および有機保護層を含む半導体装置を開示している。半導体基板は、SiCによって形成されている。電極は、半導体基板の上に形成されている。有機保護膜は、電極を部分的に被覆している。
米国特許出願公開第2019/0080976号明細書
 一実施形態は、信頼性を向上できるワイドバンドギャップ半導体装置を提供する。
 一実施形態は、ワイドバンドギャップ半導体を含み、主面を有するチップと、前記主面の上に配置された主面電極と、マトリクス樹脂および複数のフィラーを含み、前記主面電極の一部を露出させるように前記主面を被覆する熱硬化性樹脂と、を含む、ワイドバンドギャップ半導体装置を提供する。
 本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図1は、第1実施形態に係るワイドバンドギャップ半導体装置を示す斜視図である。 図2は、図1に示すワイドバンドギャップ半導体装置の平面図である。 図3は、図2に示すIII-III線に沿う断面図である。 図4は、図3に示す領域IVの拡大図である。 図5は、図3に対応し、第2実施形態に係るワイドバンドギャップ半導体装置を示す断面図である。 図6は、図3に対応し、第3実施形態に係るワイドバンドギャップ半導体装置を示す断面図である。 図7は、図3に対応し、第4実施形態に係るワイドバンドギャップ半導体装置を示す断面図である。 図8は、図3に対応し、第5実施形態に係るワイドバンドギャップ半導体装置を示す断面図である。 図9は、図3に対応し、第6実施形態に係るワイドバンドギャップ半導体装置を示す断面図である。 図10は、第7実施形態に係るワイドバンドギャップ半導体装置を示す斜視図である。 図11は、図10に示すワイドバンドギャップ半導体装置の平面図である。 図12は、図11に示すXII-XII線に沿う断面図である。 図13は、図11に示す領域XIIIを内部構造と共に示す平面図である。 図14は、図13に示すXIV-XIV線に沿う断面図である。 図15は、図12に示す領域XVの拡大図である。 図16は、図12に対応し、第8実施形態に係るワイドバンドギャップ半導体装置を示す断面図である。 図17は、図12に対応し、第9実施形態に係るワイドバンドギャップ半導体装置を示す断面図である。 図18は、図12に対応し、第10実施形態に係るワイドバンドギャップ半導体装置を示す断面図である。 図19は、図12に対応し、第11実施形態に係るワイドバンドギャップ半導体装置を示す断面図である。 図20は、図12に対応し、第12実施形態に係るワイドバンドギャップ半導体装置を示す断面図である。 図21は、図3に対応し、パッド電極の変形例を示す断面図である。 図22は、第1~第6実施形態に係るワイドバンドギャップ半導体装置が搭載される半導体パッケージを示す平面図である。 図23は、第7~第12実施形態に係るワイドバンドギャップ半導体装置が搭載される半導体パッケージを示す平面図である。 図24は、第1~第6実施形態に係るワイドバンドギャップ半導体装置および第7~第12実施形態に係るワイドバンドギャップ半導体装置が搭載される半導体パッケージを示す斜視図である。 図25は、図24に示す半導体パッケージの分解斜視図である。 図26は、図24に示すXXVI-XXVI線に沿う断面図である。
 添付図面は、模式図であり、必ずしも厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。また、以下の実施形態において、説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
 図1は、第1実施形態に係るワイドバンドギャップ半導体装置1Aを示す斜視図である。図2は、図1に示すワイドバンドギャップ半導体装置1Aの平面図である。図3は、図2に示すIII-III線に沿う断面図である。図4は、図3に示す領域IVの拡大図である。
 図1~図4を参照して、ワイドバンドギャップ半導体装置1Aは、機能デバイスの一例としてのSBD(Schottky Barrier Diode)を含む半導体装置である。ワイドバンドギャップ半導体装置1Aは、ワイドバンドギャップ半導体からなり、六面体形状(具体的には直方体形状)に形成されたチップ2を含む。チップ2は、「半導体チップ」または「ワイドバンドギャップ半導体チップ」と称されてもよい。ワイドバンドギャップ半導体は、Si(シリコン)のバンドギャップを超えるバンドギャップを有する半導体である。
 チップ2は、この形態(this embodiment)では、ワイドバンドギャップ半導体の一例として六方晶のSiC(炭化シリコン)単結晶からなるSiCチップである。つまり、ワイドバンドギャップ半導体装置1Aは、SiC半導体装置である。六方晶のSiC単結晶は、2H(Hexagonal)-SiC単結晶、4H-SiC単結晶、6H-SiC単結晶等を含む複数種のポリタイプを有している。この形態では、チップ2が4H-SiC単結晶からなる例を示すが、他のポリタイプを除外するものではない。
 チップ2は、一方側の第1主面3、他方側の第2主面4、ならびに、第1主面3および第2主面4を接続する側面5を有している。第1主面3および第2主面4は、それらの法線方向Zから見た平面視(以下、単に「平面視」という。)において四角形状に形成されている。第2主面4は研削痕を有する研削面からなることが好ましい。
 側面5は、第1~第4側面5A~5Dを含む。第1側面5Aおよび第2側面5Bは、第1主面3に沿う第1方向Xに延び、第1方向Xに交差(具体的には直交)する第2方向Yに対向している。第3側面5Cおよび第4側面5Dは、第2方向Yに延び、第1方向Xに対向している。側面5(第1~第4側面5A~5D)は、研削痕を有する研削面からなることが好ましい。チップ2は、法線方向Zに関して、10μm以上250μm以下の厚さを有していてもよい。チップ2の厚さは、80μm以下であることが好ましい。チップ2の厚さは、40μm以下であることが特に好ましい。
 ワイドバンドギャップ半導体装置1Aは、チップ2内において第2主面4側の領域に形成されたn型(第1導電型)の第1半導体領域6を含む。第1半導体領域6は、第2主面4に沿って延びる層状に形成され、第2主面4および第1~第4側面5A~5Dから露出している。第1半導体領域6は、法線方向Zに関して、5μm以上200μm以下の厚さを有していてもよい。第1半導体領域6の厚さは、50μm以下であることが好ましい。第1半導体領域6の厚さは、20μm以下であることが特に好ましい。
 ワイドバンドギャップ半導体装置1Aは、チップ2内において第1主面3側の領域に形成されたn型の第2半導体領域7を含む。第2半導体領域7は、第1半導体領域6よりも低いn型不純物濃度を有し、第1半導体領域6に電気的に接続されている。第2半導体領域7は、第1主面3に沿って延びる層状に形成され、第1主面3および第1~第4側面5A~5Dから露出している。
 第2半導体領域7は、法線方向Zに関して、5μm以上50μm以下の厚さを有していてもよい。第2半導体領域7の厚さは、30μm以下であることが好ましい。第2半導体領域7の厚さは、20μm以下であることが特に好ましい。第2半導体領域7の厚さは、第1半導体領域6の厚さを超えていることが好ましい。
 第1半導体領域6は、この形態では、ワイドバンドギャップ半導体基板(具体的にはSiC半導体基板)からなる。第2半導体領域7は、この形態では、ワイドバンドギャップ半導体エピタキシャル層(具体的にはSiCエピタキシャル層)からなる。つまり、チップ2は、ワイドバンドギャップ半導体基板およびワイドバンドギャップ半導体エピタキシャル層を含む積層構造を有している。ワイドバンドギャップ半導体基板は、第2主面4および第1~第4側面5A~5Dの一部を形成している。ワイドバンドギャップ半導体エピタキシャル層は、第1主面3および第1~第4側面5A~5Dの一部を形成している。
 ワイドバンドギャップ半導体装置1Aは、第1主面3の表層部に形成されたp型(第2導電型)のガード領域8を含む。ガード領域8のp型不純物は、活性化されていてもよいし、活性化されていなくてもよい。ガード領域8は、第1主面3の周縁(第1~第4側面5A~5D)から内方に間隔を空けて第2半導体領域7の表層部に形成されている。ガード領域8は、この形態では、平面視において第1主面3の内方部を取り囲む環状(この形態では四角環状)に形成されている。これにより、ガード領域8は、ガードリング領域として形成されている。ガード領域8は、第1主面3の内方部側の内縁部、および、第1主面3の周縁側の外縁部を有している。
 ワイドバンドギャップ半導体装置1Aは、第1主面3を被覆する第1無機絶縁膜9を含む。第1無機絶縁膜9は、第1主面3の周縁およびガード領域8の間の領域を被覆している。第1無機絶縁膜9は、具体的には、第1主面3およびガード領域8の外縁部を被覆し、第1主面3の内方部およびガード領域8の内縁部を露出させている。第1無機絶縁膜9は、この形態では、平面視において第1主面3の内方部を取り囲む環状(この形態では四角環状)に形成されている。
 第1無機絶縁膜9は、第1主面3の内方部側の内壁、および、第1主面3の周縁側の外壁を有している。第1無機絶縁膜9の内壁は、第1主面3の内方部において第2半導体領域7およびガード領域8の内縁部を露出させるコンタクト開口10を区画している。コンタクト開口10は、平面視においてガード領域8に沿う四角形状に形成されている。第1無機絶縁膜9の外壁は、第1主面3の周縁から内方に間隔を空けて形成され、第1主面3の周縁部において第2半導体領域7を露出させている。
 むろん、第1無機絶縁膜9は、第1主面3の周縁およびガード領域8の間の領域の全域を被覆していてもよい。この場合、第1無機絶縁膜9は、チップ2の側面5(第1~第4側面5A~5D)に連なる外壁を有する。第1無機絶縁膜9の外壁は、研削痕を有する研削面からなることが好ましい。第1無機絶縁膜9の外壁は、チップ2の側面5(第1~第4側面5A~5D)と1つの研削面を形成していることが好ましい。
 第1無機絶縁膜9は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも1つを含む。第1無機絶縁膜9は、酸化シリコン膜からなる単層構造を有していることが好ましい。第1無機絶縁膜9は、チップ2の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第1無機絶縁膜9は、10nm以上500nm以下の厚さを有していてもよい。
 ワイドバンドギャップ半導体装置1Aは、第1主面3を被覆する第1主面電極11を含む。第1主面電極11は、第1主面3の周縁から内方に間隔を空けて第1主面3の上に形成されている。第1主面電極11は、この形態では、平面視において第1主面3の周縁に平行な4辺を有する四角形状に形成されている。第1主面電極11は、第1主面3の内方部において第2半導体領域7およびガード領域8の内縁部に電気的に接続されている。
 第1主面電極11は、具体的には、コンタクト開口10内に位置する本体部11a、および、本体部11aから第1無機絶縁膜9の上に引き出された引き出し部11bを有している。本体部11aは、第2半導体領域7(第1主面3)とショットキ接合を形成している。引き出し部11bは、第1無機絶縁膜9の外壁から内方に間隔を空けて形成され、第1無機絶縁膜9を挟んでガード領域8の外縁部および第2半導体領域7に対向している。第1主面電極11は、0.5μm以上11μm以下の厚さを有していてもよい。
 図4を参照して、第1主面電極11は、チップ2側からこの順に積層された第1主面電極膜12および第2主面電極膜13を含む積層構造を有している。第1主面電極膜12は、この形態では、Ti系金属膜を含む。第1主面電極膜12は、Ti膜またはTiN膜からなる単層構造を有していてもよい。第1主面電極膜12は、Ti膜およびTiN膜を任意の順序で含む積層構造を有していてもよい。第1主面電極膜12は、10nm以上1μm以下の厚さを有していてもよい。
 第2主面電極膜13は、Cu系金属膜またはAl系金属膜からなる。第2主面電極膜13は、純Cu膜(純度が99%以上のCu膜)、純Al膜(純度が99%以上のAl膜)、AlCu合金膜、AlSi合金膜、および、AlSiCu合金膜のうちの少なくとも1つを含んでいてもよい。第2主面電極膜13は、この形態では、Al系金属膜からなる。第2主面電極膜13は、第1主面電極膜12の厚さを超える厚さを有している。第2主面電極膜13の厚さは、0.5μm以上10μm以下であってもよい。
 ワイドバンドギャップ半導体装置1Aは、第1主面電極11を被覆する第2無機絶縁膜14を含む。第2無機絶縁膜14は、具体的には、第1無機絶縁膜9および第1主面電極11の周縁部を被覆し、第1主面電極11の内方部を露出させている。第2無機絶縁膜14は、より具体的には、第1主面電極11の引き出し部11bを被覆し、本体部11aを露出させている。第2無機絶縁膜14は、本体部11aの一部を被覆していてもよい。第2無機絶縁膜14は、第1無機絶縁膜9の上から第1主面3の周縁部の上に引き出され、第2半導体領域7を直接被覆している。
 第2無機絶縁膜14は、この形態では、平面視において第1主面3の内方部を取り囲む環状(この形態では四角環状)に形成されている。第2無機絶縁膜14は、第1主面電極11の内方部側の内壁、および、第1主面3の周縁側の外壁を有している。第2無機絶縁膜14の内壁は、第1主面電極11の内方部(本体部11a)を露出させる第1開口15を区画している。第1開口15は、平面視において第1主面電極11の周縁に沿う四角形状に形成されている。
 第2無機絶縁膜14の外壁は、第1主面3の周縁から内方に間隔を空けて形成され、第1主面3の周縁部を露出させるダイシングストリート16を区画している。むろん、第2無機絶縁膜14の外壁は、チップ2の側面5(第1~第4側面5A~5D)に連なっていてもよい。この場合、第2無機絶縁膜14の外壁は、研削痕を有する研削面からなることが好ましい。第2無機絶縁膜14の外壁は、チップ2の側面5(第1~第4側面5A~5D)と1つの研削面を形成していることが好ましい。
 第2無機絶縁膜14は、比較的高い緻密度を有する無機絶縁体からなり、水分(湿気)に対するバリア性(遮蔽性)を有している。第2無機絶縁膜14は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも1つを含む。第2無機絶縁膜14は、第1無機絶縁膜9とは異なる絶縁材料を含むことが好ましい。第2無機絶縁膜14は、窒化シリコン膜を含むことが好ましい。第2無機絶縁膜14は、第1主面電極11の厚さ未満の厚さを有していることが好ましい。第2無機絶縁膜14の厚さは、0.1μm以上5μm以下であってもよい。
 ワイドバンドギャップ半導体装置1Aは、第1主面電極11の周縁部を被覆する感光性樹脂17を含む。感光性樹脂17は、「第1有機膜」または「第1有機絶縁膜」と称されてもよい。感光性樹脂17は、この形態では、第2無機絶縁膜14の上に形成され、第2無機絶縁膜14を挟んで第1主面電極11を被覆している。感光性樹脂17は、第2無機絶縁膜14の硬度よりも低い硬度を有している。換言すると、感光性樹脂17は、第2無機絶縁膜14の弾性率よりも小さい弾性率を有し、外力に対する緩衝材(保護膜)として機能する。感光性樹脂17は、チップ2、第1主面電極11、第2無機絶縁膜14等を保護する。
 感光性樹脂17は、平面視において第1主面電極11の周縁部に沿って帯状に延びている。感光性樹脂17は、この形態では、平面視において第1主面電極11の内方部を取り囲む環状(具体的には四角環状)に形成され、全周に亘って第1主面電極11の周縁部を被覆している。感光性樹脂17は、具体的には、第1主面電極11の引き出し部11bを被覆し、本体部11aを露出させている。感光性樹脂17は、本体部11aの一部を被覆していてもよい。
 感光性樹脂17は、第1主面電極11の内方部側の内壁、および、第1主面3の周縁側の外壁を有している。感光性樹脂17の内壁は、第1主面電極11の内方部において第1主面電極11の内方部を露出させる第2開口18を区画している。第2開口18は、平面視において第1主面電極11の周縁に沿う四角形状に形成されている。感光性樹脂17の外壁は、第1主面3の周縁から内方に間隔を空けて形成され、第1主面3の周縁部を露出させるダイシングストリート16を区画している。
 感光性樹脂17は、この形態では、第2無機絶縁膜14の内周縁部(内壁)および外周縁部(外壁)の双方を露出させるように第2無機絶縁膜14の上に形成されている。したがって、感光性樹脂17の内壁は、第2無機絶縁膜14の第1開口15に連通する第2開口18を区画している。また、感光性樹脂17の外壁は、第2無機絶縁膜14と共にダイシングストリート16を区画している。第2無機絶縁膜14の外壁がチップ2の側面5(第1~第4側面5A~5D)に連なっている場合、感光性樹脂17の外壁は第2無機絶縁膜14を露出させるダイシングストリート16を区画する。
 感光性樹脂17の内壁は、第1主面電極11の内方部側に向けて膨出した湾曲形状に形成されていてもよい。感光性樹脂17の外壁は、チップ2の周縁側に向けて膨出した湾曲形状に形成されていてもよい。感光性樹脂17は、第2無機絶縁膜14の内壁および外壁のいずれか一方または双方を被覆していてもよい。つまり、感光性樹脂17は、第1主面電極11の一部を直接被覆する部分、および、チップ2の周縁部(第2半導体領域7)を直接被覆する部分のいずれか一方または双方を有していてもよい。
 感光性樹脂17は、第1無機絶縁膜9の厚さを超える厚さを有していることが好ましい。感光性樹脂17の厚さは、第2無機絶縁膜14の厚さを超えていることが好ましい。感光性樹脂17の厚さは、第1主面電極11の厚さを超えていることが好ましい。感光性樹脂17の厚さは、3μm以上30μm以下であってもよい。感光性樹脂17の厚さは、20μm以下であることが好ましい。
 感光性樹脂17は、ネガティブタイプであってもよいし、ポジティブタイプであってもよい。感光性樹脂17は、ポリイミド膜、ポリアミド膜およびポリベンゾオキサゾール膜のうちの少なくとも1つを含んでいてもよい。感光性樹脂17は、この形態では、ポリベンゾオキサゾール膜を含む。
 ワイドバンドギャップ半導体装置1Aは、第1主面3を被覆する熱硬化性樹脂19を含む。熱硬化性樹脂19は、「封止樹脂」、「第2有機膜」または「第2有機絶縁膜」と称されてもよい。熱硬化性樹脂19は、この形態では、第1主面電極11の少なくとも一部を露出させるように感光性樹脂17を被覆し、感光性樹脂17を挟んで第1主面電極11および第2無機絶縁膜14を被覆している。
 熱硬化性樹脂19は、平面視において第1主面3の周縁に沿って帯状に延びている。熱硬化性樹脂19は、この形態では、平面視において第1主面電極11の内方部を取り囲む環状(具体的には四角環状)に形成され、全周に亘って感光性樹脂17を挟んで第1主面電極11の周縁部を被覆している。熱硬化性樹脂19は、この形態では、感光性樹脂17を挟んで第1主面電極11の引き出し部11bを被覆し、本体部11aを露出させている。感光性樹脂17が本体部11aを被覆している場合、熱硬化性樹脂19は感光性樹脂17を挟んで本体部11aの一部を被覆していてもよい。
 熱硬化性樹脂19は、この形態では、感光性樹脂17の内壁(第2開口18)を露出させ、感光性樹脂17の外壁を被覆している。熱硬化性樹脂19は、チップ2の周縁部において感光性樹脂17(第2無機絶縁膜14)によって区画されたダイシングストリート16を被覆している。熱硬化性樹脂19は、ダイシングストリート16において第1主面3から露出した第2半導体領域7を直接被覆している。
 熱硬化性樹脂19は、樹脂主面20、第1主面電極11の内方部側の樹脂内壁21、および、第1主面3の周縁側の樹脂側面22を有している。樹脂主面20、樹脂内壁21および樹脂側面22は、それぞれ「有機主面」、「有機内壁」および「有機側面」と称されてもよい。樹脂主面20は、第1主面3に沿って延びている。樹脂主面20は、具体的には、第1主面3に対してほぼ平行に延びている。樹脂主面20は、研削痕を有する研削面からなることが好ましい。
 樹脂内壁21は、樹脂主面20の内方部において第1主面電極11の内方部を露出させるパッド開口23を区画している。パッド開口23は、この形態では、第2無機絶縁膜14の第1開口15および感光性樹脂17の第2開口18に連通している。パッド開口23は、平面視においてチップ2(第1主面電極11)の周縁に沿う四角形状に形成されている。樹脂内壁21は、研削痕を有さない平滑面からなることが好ましい。
 樹脂内壁21は、樹脂主面20側の上端部(開口端)およびチップ2(感光性樹脂17)側の下端部を有している。樹脂内壁21の下端部は、感光性樹脂17の外面に沿って窪み、感光性樹脂17と間隙24を形成している。樹脂内壁21は、具体的には、開口端側の第1壁部25、および、下端部側の第2壁部26を有している。第1壁部25は、開口端および下端部の間を厚さ方向に延びている。第1壁部25は、断面視において樹脂内壁21の80%以上の範囲を占めていることが好ましい。
 第2壁部26は、感光性樹脂17の外面および第1壁部25の間において感光性樹脂17の外壁に向けて第1壁部25に交差する方向に延び、感光性樹脂17の外面と間隙24を区画している。第2壁部26は、具体的には、第1壁部25から感光性樹脂17の外面に向けて斜めに傾斜し、第1壁部25(第1主面電極11)から離れるに従って法線方向Zに沿う幅が漸減する先細り形状の間隙24を区画している。第2壁部26(間隙24)は、断面視において樹脂内壁21の20%未満の範囲を占めていることが好ましい。
 樹脂側面22は、第1~第4樹脂側面22A~22Dを含む。第1樹脂側面22Aは第1側面5A側に位置し、第2樹脂側面22Bは第2側面5B側に位置し、第3樹脂側面22Cは第3側面5C側に位置し、第4樹脂側面22Dは第4側面5D側に位置している。第1樹脂側面22Aおよび第2樹脂側面22Bは、第1主面3に沿う第1方向Xに延び、第2方向Yに対向している。第3樹脂側面22Cおよび第4樹脂側面22Dは、第2方向Yに延び、第1方向Xに対向している。
 樹脂側面22(第1~第4樹脂側面22A~22D)は、チップ2に向かって延び、樹脂外壁を形成している。樹脂側面22は、樹脂主面20に対してほぼ直角に形成されている。樹脂側面22が樹脂主面20との間で成す角度は、88°以上92°以下であってもよい。樹脂側面22は、チップ2の側面5(第1~第4側面5A~5D)に連なっている。樹脂側面22は、研削痕を有する研削面からなることが好ましい。樹脂側面22は、チップ2の側面5と1つの研削面を形成していることが好ましい。
 熱硬化性樹脂19は、第1無機絶縁膜9の厚さを超える厚さを有していることが好ましい。熱硬化性樹脂19の厚さは、第2無機絶縁膜14の厚さを超えていることが好ましい。熱硬化性樹脂19の厚さは、第1主面電極11の厚さを超えていることが好ましい。熱硬化性樹脂19の厚さは、感光性樹脂17の厚さを超えていることが特に好ましい。熱硬化性樹脂19の厚さは、この形態では、チップ2の厚さを超えている。熱硬化性樹脂19の厚さは、10μm以上300μm以下であってもよい。熱硬化性樹脂19の厚さは、30μm以上であることが好ましい。熱硬化性樹脂19の厚さは、200μm以下であってもよい。
 熱硬化性樹脂19は、感光性樹脂17の硬度よりも高い硬度を有している。換言すると、熱硬化性樹脂19は、感光性樹脂17の弾性率よりも大きい弾性率を有している。熱硬化性樹脂19は、第1主面3の上からチップ2を補強する。図4を参照して、熱硬化性樹脂19は、マトリクス樹脂27および複数のフィラー28によって構成されている。マトリクス樹脂27は、エポキシ樹脂、フェノール樹脂および熱硬化性ポリイミド樹脂のうちの少なくとも1つを含んでいてもよい。マトリクス樹脂27は、この形態では、エポキシ樹脂を含む。マトリクス樹脂27は、カーボンブラック等の色材によって着色されていてもよい。
 複数のフィラー28は、セラミック、酸化物、絶縁体等によって構成された球状物からそれぞれなる。つまり、複数のフィラー28は、繊維状には形成されていない。複数のフィラー28は、この形態では、酸化シリコン粒子(シリカ粒子)からそれぞれなる。熱硬化性樹脂19は、粒径(particle sizes)の異なる複数のフィラー28を含む。
 複数のフィラー28は、具体的には、複数の小径フィラー28a(第1フィラー)、複数の中径フィラー28b(第2フィラー)、および、複数の大径フィラー28c(第3フィラー)を含む。小径フィラー28aは、第1主面電極11の厚さ未満の厚さを有している。中径フィラー28bは、第1主面電極11の厚さを超えて感光性樹脂17の厚さ以下の厚さを有している。大径フィラー28cは、感光性樹脂17の厚さを超える厚さを有している。
 複数の小径フィラー28a、複数の中径フィラー28bおよび複数の大径フィラー28cは、マトリクス樹脂27と共に感光性樹脂17よりも樹脂主面20側の領域に充填されている。中径フィラー28bおよび大径フィラー28cに起因するチップ2側の構造物へのフィラーアタックは、感光性樹脂17によって緩和される。
 複数の小径フィラー28aおよび複数の中径フィラー28bは、マトリクス樹脂27と共に感光性樹脂17よりも下側の領域に充填されている。特に、小径フィラー28aは、マトリクス樹脂27と共に感光性樹脂17に起因した隙間(この形態では、第2無機絶縁膜14および感光性樹脂17の間の隙間)に充填されている。チップ2側の構造物に対するマトリクス樹脂27の密着力は、粒径の異なる複数のフィラー28によっても高められる。
 複数のフィラー28は、熱硬化性樹脂19の表層部において破断された粒形(particle shapes)を有する複数のフィラー欠片29(a plurality of filler fragments)を含む。複数のフィラー欠片29は、樹脂主面20の表層部に形成された複数の第1フィラー欠片29a(主面側フィラー欠片)、および、樹脂側面22の表層部に形成された複数の第2フィラー欠片29b(側面側フィラー欠片)を含む。
 第1フィラー欠片29aおよび第2フィラー欠片29bは、小径フィラー28aの一部、中径フィラー28bの一部および大径フィラー28cの一部のうちのいずれかによってそれぞれ形成されている。複数のフィラー欠片29は、熱硬化性樹脂19の外面において研削痕の一部をそれぞれ形成している。
 熱硬化性樹脂19は、樹脂内壁21(第1壁部25および第2壁部26)の表層部においてフィラー欠片29を殆ど有さない。つまり、樹脂内壁21(パッド開口23)は、マトリクス樹脂27および正常な複数のフィラー28によって形成されている。この場合、樹脂内壁21を形成する複数のフィラー28のうちのフィラー欠片29の割合は、樹脂内壁21を形成する正常なフィラー28の割合未満である。
 ワイドバンドギャップ半導体装置1Aは、第1主面電極11の露出部の上に配置されたパッド電極30を含む。パッド電極30は、導電接続部材(たとえば導線や導体板等)に電気的に接続される外部端子である。パッド電極30は、第1主面電極11の周縁から内方に間隔を空けて第1主面電極11の上に配置されている。パッド電極30は、この形態では、パッド開口23内に配置され、第1主面電極11の内方部を被覆している。つまり、パッド電極30は、パッド開口23内においてマトリクス樹脂27および複数のフィラー28に接している。
 パッド電極30は、パッド開口23外に配置されていない。パッド電極30は、平面視においてパッド開口23に整合した平面形状(この形態では四角形状)を有している。パッド電極30は、第1主面電極11の平面積未満の平面積を有している。パッド電極30は、この形態では、パッド開口23から第2開口18および第1開口15に入り込み、第1主面電極11、第2無機絶縁膜14、感光性樹脂17および熱硬化性樹脂19に接している。
 パッド電極30は、第1無機絶縁膜9の厚さを超える厚さを有していることが好ましい。パッド電極30の厚さは、第2無機絶縁膜14の厚さを超えていることが好ましい。パッド電極30の厚さは、第1主面電極11の厚さを超えていることが好ましい。パッド電極30の厚さは、感光性樹脂17の厚さを超えていることが特に好ましい。パッド電極30の厚さは、この形態では、チップ2の厚さを超えている。
 パッド電極30の厚さは、10μm以上300μm以下であってもよい。パッド電極30の厚さは、30μm以上であることが好ましい。パッド電極30の厚さは、200μm以下であってもよい。比較的厚い(たとえば第1主面電極11よりも厚い)パッド電極30は、チップ2側で生じた熱を外部に放散させるヒートシンク電極を兼ねる。
 パッド電極30は、熱硬化性樹脂19(パッド開口23)から露出した電極面30aを有している。電極面30aは、第1主面3に沿って延びている。電極面30aは、具体的には、第1主面3に対してほぼ平行に延びている。電極面30aは、熱硬化性樹脂19の樹脂主面20に連なっている。電極面30aは、研削痕を有する研削面からなる。電極面30aは、樹脂主面20と1つの研削面を形成している。
 パッド電極30は、熱硬化性樹脂19の間隙24内において感光性樹脂17の外面に乗り上げた張り出し部30bを有している。張り出し部30bは、間隙24内において感光性樹脂17および熱硬化性樹脂19に接し、間隙24に整合した断面形状を有している。つまり、張り出し部30bは、第1壁部25側から感光性樹脂17の外面に向けて斜めに下り傾斜し、第1壁部25から離れるに従って厚さが漸減する先細り形状に形成されている。
 張り出し部30bの第1主面3に沿う長さは、感光性樹脂17の厚さを超えていてもよい。むろん、張り出し部30bの長さは、感光性樹脂17の厚さ以下であってもよい。張り出し部30bは、熱硬化性樹脂19からのパッド電極30の抜け落ちを抑制する。張り出し部30bは、「抜け止め部」と称されてもよい。
 図4を参照して、パッド電極30は、第1主面電極11側からこの順に積層された第1パッド電極膜31および第2パッド電極膜32を含む。第1パッド電極膜31は、第1主面電極11を被覆している。第1パッド電極膜31は、この形態では、第1主面電極11の上から第2無機絶縁膜14の上および感光性樹脂17の上に膜状に引き出されている。
 第1パッド電極膜31は、第1主面電極11の厚さ未満の厚さを有し、第1開口15内および第2開口18内に位置する部分を有している。第1パッド電極膜31は、厚さ方向(法線方向Z)に関して、間隙24の幅未満の厚さを有し、間隙24内において感光性樹脂17を被覆する部分を有している。第1パッド電極膜31は、この形態では、間隙24内においてパッド開口23の第2壁部26を部分的に被覆し、パッド開口23の第1壁部25を露出させている。
 第2パッド電極膜32は、第1パッド電極膜31を被覆し、パッド電極30の本体を形成している。第2パッド電極膜32は、感光性樹脂17の厚さ(この形態ではチップ2の厚さ)を超える厚さを有し、第1開口15、第2開口18およびパッド開口23内に位置する部分を有している。
 第2パッド電極膜32は、厚さ方向(法線方向Z)に関して、間隙24の幅を超える厚さを有し、間隙24内において第1パッド電極膜31および熱硬化性樹脂19に接する部分を有している。つまり、パッド電極30膜の張り出し部30bは、第1パッド電極膜31および第2パッド電極膜32を含む。パッド電極30の電極面30aは、第2パッド電極膜32によって形成されている。
 第1パッド電極膜31は、この形態では、スパッタ法によって形成されたシード膜からなる。第1パッド電極膜31は、Ti系金属膜を含んでいてもよい。第1パッド電極膜31は、Ti膜またはTiN膜からなる単層構造を有していてもよい。第1パッド電極膜31は、任意の順序で積層されたTi膜およびTiN膜を含む積層構造を有していてもよい。第2パッド電極膜32は、この形態では、電解めっき法または無電解めっき法によって形成されためっき膜からなる。第2パッド電極膜32は、Cu系金属めっき膜を含んでいてもよい。第2パッド電極膜32は、この形態では、純Cuめっき膜(純度が99%以上のCu膜)からなる単層構造を有している。
 パッド電極30は、第1主面電極11との接続部において少なくとも1つの微小な空隙33を有していてもよい。図4では、空隙33が、第1パッド電極膜31および第1主面電極11の間に形成された例が示されている。むろん、空隙33は、第1パッド電極膜31および第2パッド電極膜32の間に形成されていてもよい。空隙33は、第1主面電極11の厚さよりも小さいサイズを有している。パッド電極30の厚さ方向に関して、空隙33のサイズは1μm以下であってもよい。空隙33のサイズは、0.5μm以下であることが好ましい。
 ワイドバンドギャップ半導体装置1Aは、第2主面4を被覆する第2主面電極34を含む。第2主面電極34は、第2主面4に電気的に接続されている。第2主面電極34は、具体的には、第2主面4から露出した第1半導体領域6とオーミック接触を形成している。第2主面電極34は、チップ2の周縁(第1~第4側面5A~5D)に連なるように第2主面4の全域を被覆している。第2主面電極34の外壁は、研削痕を有する研削面からなることが好ましい。第2主面電極34の外壁は、チップ2の側面5と1つの研削面を形成していることが好ましい。
 以上、ワイドバンドギャップ半導体装置1Aは、チップ2、第1主面電極11、および、熱硬化性樹脂19を含む。チップ2は、ワイドバンドギャップ半導体を含み、第1主面3を有している。第1主面電極11は、第1主面3を被覆している。熱硬化性樹脂19は、マトリクス樹脂27および複数のフィラー28によって構成され、第1主面電極11の少なくとも一部を露出させるように第1主面3を被覆している。
 この構造によれば、第1主面電極11とのコンタクト部を確保しながら、熱硬化性樹脂19によってチップ2を補強し、保護できる。よって、信頼性を向上できるワイドバンドギャップ半導体装置1Aを提供できる。
 熱硬化性樹脂19は、第1主面電極11の周縁部を被覆していることが好ましい。ワイドバンドギャップ半導体装置1Aは、ワイドバンドギャップ半導体の特性上、ハイブリッド車、電気自動車、燃料電池自動車等のモータを駆動源とする車両等に搭載される。そのため、ワイドバンドギャップ半導体装置1Aでは、過酷な使用環境条件に適合する耐久性が求められる。ワイドバンドギャップ半導体装置1Aの耐久性は、たとえば、高温高湿バイアス試験によって評価される。高温高湿バイアス試験では、高温高湿環境下に曝された状態で、ワイドバンドギャップ半導体装置1Aの電気的動作が評価される。
 高温環境下では、第1主面電極11の熱膨張に起因する応力によって第1主面電極11が剥離する可能性がある。高湿環境下では、第1主面電極11の剥離部に侵入した水分(湿気)に起因して第1主面電極11等の電気的特性が変動する可能性がある。したがって、第1主面電極11の周縁部を被覆する熱硬化性樹脂19によれば、第1主面電極11の剥離起点を削減できると同時に、外部からの水分の侵入を抑制できる。よって、信頼性を向上できるワイドバンドギャップ半導体装置1Aを提供できる。
 ワイドバンドギャップ半導体装置1Aは、第1主面電極11の周縁部を被覆する感光性樹脂17をさらに含むことが好ましい。この場合、熱硬化性樹脂19は、感光性樹脂17を被覆していることが好ましい。この構造によれば、感光性樹脂17および熱硬化性樹脂19の双方によって第1主面電極11の剥離起点を削減できる。
 この構造において、複数のフィラー28は、感光性樹脂17よりも厚い複数の大径フィラー28cを含んでいてもよい。この構造によれば、複数の大径フィラー28cを利用してマトリクス樹脂27の流動性を向上できると同時に、大径フィラー28cに起因する衝撃を感光性樹脂17によって緩和できる。よって、感光性樹脂17等を適切に保護する熱硬化性樹脂19を形成できる。
 ワイドバンドギャップ半導体装置1Aは、熱硬化性樹脂19のパッド開口23内において第1主面電極11に電気的に接続されたパッド電極30を含むことが好ましい。この構造によれば、第1主面電極11および熱硬化性樹脂19の間に段差が形成された構造において、第1主面電極11および導電接続部材(たとえば導線や導体板等)の間の電気信号をパッド電極30によって適切に伝達できる。
 図5は、図3に対応し、第2実施形態に係るワイドバンドギャップ半導体装置1Bを示す断面図である。第1実施形態では、感光性樹脂17が第2無機絶縁膜14の内周縁部(内壁)を露出させている例が説明された。これに対して、ワイドバンドギャップ半導体装置1Bは、第2無機絶縁膜14の内周縁部(内壁)を被覆する感光性樹脂17を含む。
 つまり、感光性樹脂17は、第1主面電極11を直接被覆する部分を含む。熱硬化性樹脂19の樹脂内壁21(パッド開口23)は、感光性樹脂17および第1主面電極11の内方部を露出させ、第2無機絶縁膜14を露出させていない。パッド電極30は、パッド開口23内において第1主面電極11、感光性樹脂17および熱硬化性樹脂19に接し、第2無機絶縁膜14には接していない。
 以上、ワイドバンドギャップ半導体装置1Bによっても、ワイドバンドギャップ半導体装置1Aに対して述べられた効果と同様の効果が奏される。
 図6は、図3に対応し、第3実施形態に係るワイドバンドギャップ半導体装置1Cを示す断面図である。第1実施形態では、熱硬化性樹脂19が第2無機絶縁膜14の内周縁部(内壁)および感光性樹脂17の内周縁部(内壁)を露出させている例が説明された。これに対して、ワイドバンドギャップ半導体装置1Cは、第2無機絶縁膜14の内周縁部(内壁)および感光性樹脂17の内周縁部(内壁)を被覆する熱硬化性樹脂19を含む。
 つまり、熱硬化性樹脂19は、第1主面電極11を直接被覆する部分を含む。熱硬化性樹脂19の樹脂内壁21(パッド開口23)は、第1主面電極11のみを露出させ、第2無機絶縁膜14および感光性樹脂17を露出させていない。樹脂内壁21の下端部は、この形態では、第1主面電極11と間隙24を形成している。パッド電極30は、パッド開口23内において第1主面電極11および熱硬化性樹脂19に接し、第2無機絶縁膜14および感光性樹脂17には接していない。
 以上、ワイドバンドギャップ半導体装置1Cによっても、ワイドバンドギャップ半導体装置1Aに対して述べられた効果と同様の効果が奏される。むろん、第3実施形態に係る熱硬化性樹脂19の形態は、第2実施形態に適用されてもよい。
 図7は、図3に対応し、第4実施形態に係るワイドバンドギャップ半導体装置1Dを示す断面図である。第1実施形態では、チップ2が第2主面4側からこの順に形成された第1半導体領域6(ワイドバンドギャップ半導体基板)および第2半導体領域7(ワイドバンドギャップ半導体エピタキシャル層)を含む積層構造を有している例が説明された。
 これに対して、ワイドバンドギャップ半導体装置1Dは、第1半導体領域6(ワイドバンドギャップ半導体基板)を有さず、第2半導体領域7(ワイドバンドギャップ半導体エピタキシャル層)からなる単層構造を有するチップ2を含む。
 以上、ワイドバンドギャップ半導体装置1Dによっても、ワイドバンドギャップ半導体装置1Aに対して述べられた効果と同様の効果が奏される。また、ワイドバンドギャップ半導体装置1Dによれば、第1半導体領域6の抵抗値を削減できるので、チップ2全体の抵抗値を削減できる。また、熱硬化性樹脂19によってチップ2が支持されているので、薄化したチップ2の強度を熱硬化性樹脂19によって補完できる。よって、信頼性を高めながら、電気的特性を向上できるワイドバンドギャップ半導体装置1Dを提供できる。むろん、第4実施形態に係るチップ2の形態は、第2~第3実施形態に適用されてもよい。
 図8は、図3に対応し、第5実施形態に係るワイドバンドギャップ半導体装置1Eを示す断面図である。第1実施形態では、第2無機絶縁膜14が第1主面電極11の周縁部を被覆している例が説明された。これに対して、ワイドバンドギャップ半導体装置1Eは、第1主面電極11の電極側壁を露出させる除去部14aを有し、第1主面電極11を部分的に被覆する第2無機絶縁膜14を含む。以下、ワイドバンドギャップ半導体装置1Eの構造が具体的に説明される。
 第1無機絶縁膜9は、この形態では、第1主面3の周縁およびガード領域8の間の領域の全域を被覆している。第1無機絶縁膜9は、チップ2の側面5(第1~第4側面5A~5D)に連なる外壁を有している。第1無機絶縁膜9の外壁は、研削痕を有する研削面からなる。第1無機絶縁膜9の外壁は、チップ2の側面5(第1~第4側面5A~5D)と1つの研削面を形成している。むろん、第1無機絶縁膜9は、第1実施形態の場合と同様の態様で形成されていてもよい。
 第2無機絶縁膜14は、第1実施形態の場合と同様、第1主面電極11および第1無機絶縁膜9を被覆し、第1主面電極11の内方部側の内壁、および、第1主面3の周縁側の外壁を有している。第2無機絶縁膜14の内壁は、第1主面電極11の内方部(本体部11a)を露出させる第1開口15を区画している。第2無機絶縁膜14の外壁は、この形態では、第1主面3の周縁から内方に間隔を空けて形成され、第1無機絶縁膜9を露出させるダイシングストリート16を区画している。
 第2無機絶縁膜14は、この形態では、第1主面電極11および第1無機絶縁膜9の間で第1主面電極11の電極側壁を露出させる少なくとも1つの除去部14aを有している。除去部14aは、具体的には、内壁および外壁から間隔を空けて形成され、第1主面電極11の周縁部および第1無機絶縁膜9の一部を露出させている。
 第2無機絶縁膜14は、本体部11aの一部および引き出し部11bの一部を被覆していてもよいし、引き出し部11bから間隔を空けて本体部11aの一部を被覆していてもよい。つまり、除去部14aは、引き出し部11bの一部または全部を露出させていてもよいし、引き出し部11bの全部および本体部11aの一部を露出させていてもよい。
 第2無機絶縁膜14が1つの除去部14aを有している場合、1つの除去部14aは、平面視において第1主面電極11の周縁部に沿って延びる帯状に形成され、第1主面電極11の周縁部を部分的に露出させていてもよい。また、1つの除去部14aは、第1主面電極11の周縁部に沿って延びる環状に形成され、第1主面電極11の周縁部を全周に亘って露出させていてもよい。
 第2無機絶縁膜14が複数の除去部14aを有している場合、複数の除去部14aは第1主面電極11の周縁部に沿って間隔を空けて配列されていてもよい。この場合、複数の除去部14aは、平面視においてドット状に配列されていてもよいし、第1主面電極11の周縁部に沿って延びる帯状にそれぞれ形成されていてもよい。
 また、複数の除去部14aは、第1主面電極11の周縁部から内方部に間隔を空けて配列されていてもよい。この場合、複数の除去部14aは、平面視においてドット状に配列されていてもよいし、第1主面電極11の周縁部に沿って延びる帯状または環状にそれぞれ形成されていてもよい。この場合、少なくとも1つの除去部14aが、第1主面電極11の電極側壁(周縁部)を露出させていればよい。
 感光性樹脂17は、この形態では、第2無機絶縁膜14の上から除去部14aに入り込んでいる。感光性樹脂17は、除去部14a内において第1主面電極11の電極側壁を被覆している。感光性樹脂17は、具体的は、除去部14a内において第1主面電極11の周縁部および第1無機絶縁膜9の一部を直接被覆している。つまり、感光性樹脂17は、除去部14a内に位置する樹脂アンカー部を有している。
 熱硬化性樹脂19は、この形態では、感光性樹脂17を挟んで第2無機絶縁膜14の除去部14aを被覆する部分を含む。つまり、熱硬化性樹脂19は、第2無機絶縁膜14を介さずに感光性樹脂17のみを挟んで第1無機絶縁膜9および第1主面電極11の周縁部を被覆する部分を含む。熱硬化性樹脂19は、平面視および断面視において除去部14aの全域を被覆していることが好ましい。熱硬化性樹脂19は、この形態では、ダイシングストリート16において第1主面3から露出した第1無機絶縁膜9を直接被覆する部分を含む。
 以上、ワイドバンドギャップ半導体装置1Eによっても、ワイドバンドギャップ半導体装置1Aに対して述べられた効果と同様の効果が奏される。また、ワイドバンドギャップ半導体装置1Eは、第1主面電極11の電極側壁を露出させる除去部14aを有する第2無機絶縁膜14を含む。この構造によれば、第1主面電極11の熱膨張に起因する第2無機絶縁膜14の剥離起点を削減できる。よって、信頼性を向上できるワイドバンドギャップ半導体装置1Eを提供できる。
 ワイドバンドギャップ半導体装置1Eは、このような構造において、除去部14a内において第1主面電極11の電極側壁を被覆する感光性樹脂17を含む。この構造によれば、第2無機絶縁膜14が除去部14aを有する構造において第1主面電極11の剥離起点を削減できる。よって、信頼性を向上できるワイドバンドギャップ半導体装置1Eを提供できる。
 ワイドバンドギャップ半導体装置1Eは、さらにこのような構造において、感光性樹脂17を挟んで第2無機絶縁膜14の除去部14aを被覆する部分を含む熱硬化性樹脂19を有している。この構造によれば、第2無機絶縁膜14が除去部14aを有する構造において第1主面電極11の剥離起点を感光性樹脂17および熱硬化性樹脂19によって削減できる。むろん、第5実施形態に係る第1無機絶縁膜9、第1主面電極11、第2無機絶縁膜14、感光性樹脂17および熱硬化性樹脂19の形態は、第2~第4実施形態に適用されてもよい。
 図9は、図3に対応し、第6実施形態に係るワイドバンドギャップ半導体装置1Fを示す断面図である。第1実施形態では、感光性樹脂17が第1主面電極11の内方部側に向けて膨出した湾曲形状の内壁およびチップ2の周縁側に向けて膨出した湾曲形状の外壁を有している例が説明された。これに対して、ワイドバンドギャップ半導体装置1Fは、第1主面電極11の内方部側に向けて斜め下り傾斜した内壁、および、チップ2の周縁側に向けて斜め下り傾斜した外壁を有する感光性樹脂17を含む。つまり、感光性樹脂17は、断面視において台形状(テーパ形状)に形成されている。
 以上、ワイドバンドギャップ半導体装置1Fによっても、ワイドバンドギャップ半導体装置1Aに対して述べられた効果と同様の効果が奏される。また、ワイドバンドギャップ半導体装置1Fによれば、感光性樹脂17に対する熱硬化性樹脂19(マトリクス樹脂27および複数のフィラー28)の流動性を向上させることができる。これにより、熱硬化性樹脂19および感光性樹脂17の間の間隙の形成を抑制できる。むろん、第6実施形態に係る感光性樹脂17の形態は、第2~第5実施形態に適用されてもよい。
 図10は、第7実施形態に係るワイドバンドギャップ半導体装置1Gを示す斜視図である。図11は、図10に示すワイドバンドギャップ半導体装置1Gの平面図である。図12は、図11に示すXII-XII線に沿う断面図である。図13は、図11に示す領域XIIIを内部構造と共に示す平面図である。図14は、図13に示すXIV-XIV線に沿う断面図である。図15は、図12に示す領域XVの拡大図である。
 図10~図15を参照して、ワイドバンドギャップ半導体装置1Gは、機能デバイスの一例としてのMISFET(Metal Insulator Semiconductor Field Effect Transistor)を含む半導体装置である。ワイドバンドギャップ半導体装置1Gは、前述のチップ2、前述の第1半導体領域6および前述の第2半導体領域7を含む。ワイドバンドギャップ半導体装置1Gは、この形態では、チップ2の第1主面3に形成された活性面41(active surface)、外側面42(outer surface)および第1~第4接続面43A~43D(connecting surface)を含む。
 活性面41、外側面42および第1~第4接続面43A~43Dは、第1主面3において活性台地44(active mesa)を区画している。活性面41が「第1面」と称され、外側面42が「第2面」と称され、活性台地44が「台地」と称されてもよい。活性面41、外側面42および第1~第4接続面43A~43D(つまり活性台地44)は、第1主面3の構成要素と見なされてもよい。
 活性面41は、第1主面3の周縁(第1~第4側面5A~5D)から内方に間隔を空けて形成されている。活性面41は、第1方向Xおよび第2方向Yに延びる平坦面を有している。活性面41は、この形態では、平面視において第1~第4側面5A~5Dに平行な4辺を有する四角形状に形成されている。
 外側面42は、活性面41外に位置し、活性面41からチップ2の厚さ方向(第2主面4側)に窪んでいる。外側面42は、具体的には、第2半導体領域7を露出させるように第2半導体領域7の厚さ未満の深さで窪んでいる。外側面42は、平面視において活性面41に沿って延びる帯状に形成されている。外側面42は、この形態では、平面視において活性面41を取り囲む環状(具体的には四角環状)に形成されている。外側面42は、第1方向Xおよび第2方向Yに延びる平坦面を有し、活性面41に対してほぼ平行に形成されている。外側面42は、第1~第4側面5A~5Dに連なっている。
 第1~第4接続面43A~43Dは、法線方向Zに延び、活性面41および外側面42を接続している。第1接続面43Aは第1側面5A側に位置し、第2接続面43Bは第2側面5B側に位置し、第3接続面43Cは第3側面5C側に位置し、第4接続面43Dは第4側面5D側に位置している。第1接続面43Aおよび第2接続面43Bは、第1方向Xに延び、第2方向Yに対向している。第3接続面43Cおよび第4接続面43Dは、第2方向Yに延び、第1方向Xに対向している。
 第1~第4接続面43A~43Dは、四角柱状の活性台地44が区画されるように活性面41および外側面42の間をほぼ垂直に延びていてもよい。第1~第4接続面43A~43Dは、四角錘台状の活性台地44が区画されるように活性面41から外側面42に向かって斜め下り傾斜していてもよい。このように、ワイドバンドギャップ半導体装置1Gは、第1主面3において第2半導体領域7に形成された活性台地44を含む。活性台地44は、第2半導体領域7のみに形成され、第1半導体領域6には形成されていない。
 図13および図14を参照して、ワイドバンドギャップ半導体装置1Gは、活性面41に形成されたMISFETを含む。MISFETは、この形態では、トレンチゲート型である。以下、MISFETの構造が具体的に説明される。ワイドバンドギャップ半導体装置1Gは、活性面41の表層部に形成されたp型のボディ領域48を含む。ボディ領域48は、活性面41の表層部の全域に形成されていてもよい。
 ワイドバンドギャップ半導体装置1Gは、ボディ領域48の表層部に形成されたn型のソース領域49を含む。ソース領域49は、ボディ領域48の表層部の全域に形成されていてもよい。ソース領域49は、第2半導体領域7のn型不純物濃度を超えるn型不純物濃度を有している。ソース領域49は、ボディ領域48内において第2半導体領域7とMISFETのチャネルCHを形成する。
 ワイドバンドギャップ半導体装置1Gは、活性面41に形成された複数のトレンチゲート構造50を含む。複数のトレンチゲート構造50は、チャネルCHの反転および非反転を制御する。複数のトレンチゲート構造50は、ボディ領域48およびソース領域49を貫通して第2半導体領域7に至っている。複数のトレンチゲート構造50は、第2半導体領域7の底部から活性面41側に間隔を空けて形成されている。複数のトレンチゲート構造50は、平面視において第1方向Xに間隔を空けて形成され、第2方向Yに延びる帯状にそれぞれ形成されている。
 各トレンチゲート構造50は、ゲートトレンチ51、ゲート絶縁膜52およびゲート電極53を含む。ゲートトレンチ51は、活性面41に形成されている。ゲート絶縁膜52は、ゲートトレンチ51の内壁を被覆している。ゲート電極53は、ゲート絶縁膜52を挟んでゲートトレンチ51に埋設されている。ゲート電極53は、ゲート絶縁膜52を挟んで第2半導体領域7、ボディ領域48およびソース領域49に対向している。ゲート電極53には、ゲート電位が印加される。
 ワイドバンドギャップ半導体装置1Gは、活性面41に形成された複数のトレンチソース構造54を含む。複数のトレンチソース構造54は、活性面41において近接する2つのトレンチゲート構造50の間の領域にそれぞれ形成されている。複数のトレンチソース構造54は、平面視において第2方向Yに延びる帯状にそれぞれ形成されている。複数のトレンチソース構造54は、ボディ領域48およびソース領域49を貫通して第2半導体領域7に至っている。
 複数のトレンチソース構造54は、第2半導体領域7の底部から活性面41側に間隔を空けて形成されている。複数のトレンチソース構造54は、トレンチゲート構造50の深さを超える深さを有している。複数のトレンチソース構造54の底壁は、この形態では、外側面42とほぼ同一平面上に位置している。むろん、各トレンチソース構造54は、トレンチゲート構造50の深さとほぼ等しい深さを有していてもよい。
 各トレンチソース構造54は、ソーストレンチ55、ソース絶縁膜56およびソース電極57を含む。ソーストレンチ55は、活性面41に形成されている。ソース絶縁膜56は、ソーストレンチ55の内壁を被覆している。ソース電極57は、ソース絶縁膜56を挟んでソーストレンチ55に埋設されている。ソース電極57には、ソース電位が印加される。
 ワイドバンドギャップ半導体装置1Gは、第2半導体領域7において複数のトレンチソース構造54に沿う領域にそれぞれ形成された複数のp型のコンタクト領域58を含む。複数のコンタクト領域58のp型不純物濃度は、ボディ領域48のp型不純物濃度を超えている。複数のコンタクト領域58は、第2方向Yに間隔を空けて一対多の対応関係で対応するトレンチソース構造54をそれぞれ被覆している。各コンタクト領域58は、各トレンチソース構造54の側壁および底壁を被覆し、ボディ領域48に電気的に接続されている。
 ワイドバンドギャップ半導体装置1Gは、活性面41の表層部において複数のトレンチソース構造54に沿う領域にそれぞれ形成された複数のp型のウェル領域59を含む。複数のウェル領域59のp型不純物濃度は、ボディ領域48のp型不純物濃度を超え、コンタクト領域58のp型不純物濃度未満であることが好ましい。
 複数のウェル領域59は、複数のコンタクト領域58を挟んで対応するトレンチソース構造54をそれぞれ被覆している。各ウェル領域59は、対応するトレンチソース構造54に沿って延びる帯状に形成されていてもよい。各ウェル領域59は、各トレンチソース構造54の側壁および底壁を被覆し、ボディ領域48に電気的に接続されている。
 図15を参照して、ワイドバンドギャップ半導体装置1Gは、外側面42において第2半導体領域7の表層部に形成されたp型のアウターコンタクト領域60を含む。アウターコンタクト領域60は、ボディ領域48のp型不純物濃度を超えるp型不純物濃度を有していることが好ましい。アウターコンタクト領域60は、平面視において活性面41の周縁および外側面42の周縁から間隔を空けて形成されている。
 アウターコンタクト領域60は、平面視において活性面41に沿って延びる帯状に形成されている。アウターコンタクト領域60は、この形態では、平面視において活性面41を取り囲む環状(具体的には四角環状)に形成されている。アウターコンタクト領域60は、第2半導体領域7の底部から外側面42に間隔を空けて形成されている。アウターコンタクト領域60は、複数のトレンチゲート構造50の底壁に対して第2半導体領域7の底部側に位置している。
 ワイドバンドギャップ半導体装置1Gは、外側面42の表層部に形成されたp型のアウターウェル領域61を含む。アウターウェル領域61は、アウターコンタクト領域60のp型不純物濃度未満のp型不純物濃度を有している。アウターウェル領域61のp型不純物濃度は、ウェル領域59のp型不純物濃度とほぼ等しいことが好ましい。アウターウェル領域61は、平面視において活性面41の周縁およびアウターコンタクト領域60の間の領域に形成されている。
 アウターウェル領域61は、平面視において活性面41に沿って延びる帯状に形成されている。アウターウェル領域61は、この形態では、平面視において活性面41を取り囲む環状(具体的には四角環状)に形成されている。アウターウェル領域61は、アウターコンタクト領域60に電気的に接続されている。アウターウェル領域61は、この形態では、外側面42から第1~第4接続面43A~43Dに向けて延び、チップ2内において第1~第4接続面43A~43Dを被覆している。
 アウターウェル領域61は、アウターコンタクト領域60よりも深く形成されている。アウターウェル領域61は、第2半導体領域7の底部から外側面42に間隔を空けて形成されている。アウターウェル領域61は、複数のトレンチゲート構造50の底壁に対して第2半導体領域7の底部側に位置している。アウターウェル領域61は、活性面41の表層部においてボディ領域48に電気的に接続されている。
 ワイドバンドギャップ半導体装置1Gは、外側面42の表層部においてアウターコンタクト領域60および外側面42の周縁の間の領域に形成された少なくとも1つ(好ましくは2個以上20個以下)のp型のフィールド領域62を含む。ワイドバンドギャップ半導体装置1Gは、この形態では、5個のフィールド領域62を含む。複数のフィールド領域62は、外側面42においてチップ2内の電界を緩和する。フィールド領域62の個数、幅、深さ、p型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。
 複数のフィールド領域62は、アウターコンタクト領域60側から外側面42の周縁側に向けて間隔を空けて形成されている。複数のフィールド領域62は、平面視において活性面41に沿って延びる帯状に形成されている。複数のフィールド領域62は、この形態では、平面視において活性面41を取り囲む環状(具体的には四角環状)に形成されている。これにより、複数のフィールド領域62は、FLR(Field Limiting Ring)領域としてそれぞれ形成されている。
 複数のフィールド領域62は、第2半導体領域7の底部から外側面42に間隔を空けて形成されている。複数のフィールド領域62は、複数のトレンチゲート構造50の底壁に対して第2半導体領域7の底部側に位置している。複数のフィールド領域62は、アウターコンタクト領域60よりも深く形成されている。最内のフィールド領域62は、アウターコンタクト領域60に接続されていてもよい。最内のフィールド領域62以外のフィールド領域62は、電気的に浮遊状態に形成されていてもよい。
 ワイドバンドギャップ半導体装置1Gは、第1主面3を被覆する前述の第1無機絶縁膜9を含む。第1無機絶縁膜9は、この形態では、活性面41、外側面42および第1~第4接続面43A~43Dを被覆している。第1無機絶縁膜9は、ゲート絶縁膜52およびソース絶縁膜56に連なり、ゲート電極53およびソース電極57を露出させている。第1無機絶縁膜9の外壁は、外側面42の周縁から内方に間隔を空けて形成され、外側面42の周縁部から第2半導体領域7を露出させている。
 むろん、第1無機絶縁膜9は、チップ2の側面5(第1~第4側面5A~5D)に連なるように外側面42を被覆していてもよい。この場合、第1無機絶縁膜9は、チップ2の側面5に連なる外壁を有する。第1無機絶縁膜9の外壁は、研削痕を有する研削面からなることが好ましい。第1無機絶縁膜9の外壁は、チップ2の側面5(第1~第4側面5A~5D)と1つの研削面を形成していることが好ましい。
 ワイドバンドギャップ半導体装置1Gは、第1~第4接続面43A~43Dのうちの少なくとも1つを被覆するように外側面42側において第1無機絶縁膜9の上に形成されたサイドウォール構造63を含む。サイドウォール構造63は、この形態では、平面視において活性面41を取り囲む環状(四角環状)に形成されている。サイドウォール構造63は、無機絶縁体またはポリシリコンを含んでいてもよい。
 ワイドバンドギャップ半導体装置1Gは、第1無機絶縁膜9の上に形成された層間絶縁膜64を含む。層間絶縁膜64は、第1無機絶縁膜9を挟んで活性面41、外側面42および第1~第4接続面43A~43Dを被覆している。層間絶縁膜64は、サイドウォール構造63を挟んで第1無機絶縁膜9を被覆している。層間絶縁膜64は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも1つを含んでいてもよい。層間絶縁膜64の外壁は、第1無機絶縁膜9の外壁と同様に外側面42の周縁から内方に間隔を空けて形成され、外側面42の周縁部から第2半導体領域7を露出させている。
 むろん、層間絶縁膜64の外壁は、チップ2の側面5(第1~第4側面5A~5D)に連なっていてもよい。この場合、層間絶縁膜64の外壁は、研削痕を有する研削面からなることが好ましい。層間絶縁膜64の外壁は、チップ2の側面5(第1~第4側面5A~5D)と1つの研削面を形成していることが好ましい。
 ワイドバンドギャップ半導体装置1Gは、第1主面3の上(層間絶縁膜64の上)に形成された複数の第1主面電極11を含む。複数の第1主面電極11は、第1実施形態の場合と同様に、チップ2側からこの順に積層された第1主面電極膜12および第2主面電極膜13を含む積層構造をそれぞれ有している。複数の第1主面電極11は、ゲート主面電極65およびソース主面電極67を含む。
 ゲート主面電極65には、外部からゲート電位が入力される。ゲート主面電極65は、活性面41の上に配置され、外側面42の上には配置されていない。ゲート主面電極65は、この形態では、活性面41の周縁部において第1接続面43Aの中央部に近接する領域に配置されている。ゲート主面電極65は、この形態では、平面視において四角形状に形成されている。
 ソース主面電極67は、ゲート主面電極65から間隔を空けて活性面41の上に配置されている。ソース主面電極67には、外部からソース電位が入力される。ソース主面電極67は、この形態では、平面視においてゲート主面電極65に整合する凹部を有する多角形状に形成されている。むろん、ソース主面電極67は、平面視において四角形状に形成されていてもよい。ソース主面電極67は、層間絶縁膜64および第1無機絶縁膜9を貫通し、複数のトレンチソース構造54、ソース領域49および複数のウェル領域59に電気的に接続されている。
 ワイドバンドギャップ半導体装置1Gは、第1主面3の上(層間絶縁膜64の上)に形成されたゲート配線電極66およびソース配線電極68を含む。ゲート配線電極66およびソース配線電極68は、複数の第1主面電極11と同様に、チップ2側からこの順に積層された第1主面電極膜12および第2主面電極膜13を含む積層構造をそれぞれ有している。
 ゲート配線電極66は、ゲート主面電極65から層間絶縁膜64の上に引き出されている。ゲート配線電極66は、平面視において複数のトレンチゲート構造50の端部に交差(具体的には直交)するように活性面41の周縁に沿って延びる帯状に形成されている。ゲート配線電極66は、層間絶縁膜64を貫通し、複数のトレンチゲート構造50(ゲート電極53)に電気的に接続されている。ゲート配線電極66は、ゲート主面電極65に印加されたゲート電位を複数のトレンチゲート構造50に伝達する。
 ソース配線電極68は、ソース主面電極67から層間絶縁膜64の上に引き出されている。ソース配線電極68は、ゲート配線電極66よりも外側面42側の領域において活性面41の周縁(第1~第4接続面43A~43D)に沿って延びる帯状に形成されている。ソース配線電極68は、この形態では、平面視においてゲート主面電極65、ソース主面電極67およびゲート配線電極66を取り囲む環状(具体的には四角環状)に形成されている。
 ソース配線電極68は、層間絶縁膜64を挟んでサイドウォール構造63を被覆し、活性面41側から外側面42側に引き出されている。ソース配線電極68は、外側面42側において層間絶縁膜64および第1無機絶縁膜9を貫通して、アウターコンタクト領域60に電気的に接続されている。ソース配線電極68は、全周に亘ってサイドウォール構造63の全域およびアウターコンタクト領域60の全域を被覆していることが好ましい。ソース配線電極68は、ソース主面電極67に印加されたソース電位を複数のアウターコンタクト領域60に伝達する。
 ワイドバンドギャップ半導体装置1Gは、層間絶縁膜64および複数の第1主面電極11を被覆する前述の第2無機絶縁膜14を含む。第2無機絶縁膜14は、この形態では、層間絶縁膜64等を挟んで活性面41、外側面42および第1~第4接続面43A~43Dを被覆している。第2無機絶縁膜14の厚さは、層間絶縁膜64の厚さ未満であることが好ましい。第2無機絶縁膜14は、層間絶縁膜64および複数の第1主面電極11の周縁部を被覆し、複数の第1主面電極11の内方部を露出させている。
 第2無機絶縁膜14は、具体的には、平面視においてゲート主面電極65の内方部を露出させ、全周に亘ってゲート主面電極65の周縁部を被覆している。また、第2無機絶縁膜14は、平面視においてソース主面電極67の内方部を露出させ、全周に亘ってソース主面電極67の周縁部を被覆している。第2無機絶縁膜14は、ゲート配線電極66の全域およびソース配線電極68の全域を被覆している。
 第2無機絶縁膜14は、ゲート主面電極65側の第1ゲート内壁、ソース主面電極67側の第1ソース内壁、および、外側面42側の外壁を有している。第2無機絶縁膜14の第1ゲート内壁は、ゲート主面電極65の内方部を露出させる第1ゲート開口69を区画している。第1ゲート開口69は、平面視においてゲート主面電極65の周縁に沿う四角形状に形成されている。
 第2無機絶縁膜14の第1ソース内壁は、ソース主面電極67の内方部を露出させる第1ソース開口70を区画している。第1ソース開口70は、平面視においてソース主面電極67の凹部に沿う凹部を有する多角形状に形成されている。むろん、第1ソース開口70は、平面視において四角形状に形成されていてもよい。第2無機絶縁膜14の外壁は、外側面42の周縁から内方に間隔を空けて形成され、外側面42の周縁部から第2半導体領域7を露出させるダイシングストリート16を区画している。
 むろん、第2無機絶縁膜14の外壁は、チップ2の側面5(第1~第4側面5A~5D)に連なっていてもよい。この場合、第2無機絶縁膜14の外壁は、研削痕を有する研削面からなることが好ましい。第2無機絶縁膜14の外壁は、チップ2の側面5(第1~第4側面5A~5D)と1つの研削面を形成していることが好ましい。
 ワイドバンドギャップ半導体装置1Gは、複数の第1主面電極11を被覆する前述の感光性樹脂17を含む。感光性樹脂17の厚さは、層間絶縁膜64の厚さを超えていることが好ましい。感光性樹脂17は、この形態では、第2無機絶縁膜14の上に形成され、第2無機絶縁膜14等を挟んで活性面41、外側面42および第1~第4接続面43A~43Dを被覆している。
 感光性樹脂17は、第2無機絶縁膜14を挟んでゲート主面電極65の周縁部およびソース主面電極67の周縁部を被覆し、ゲート主面電極65の内方部およびソース主面電極67の内方部を露出させている。感光性樹脂17は、具体的には、平面視において、全周に亘ってゲート主面電極65の周縁部を被覆し、全周に亘ってソース主面電極67の周縁部を被覆している。感光性樹脂17は、第2無機絶縁膜14を挟んでゲート配線電極66の全域およびソース配線電極68の全域を被覆している。
 感光性樹脂17は、ゲート主面電極65側の第2ゲート内壁、ソース主面電極67側の第2ソース内壁、および、第1主面3の周縁側の外壁を有している。感光性樹脂17の第2ゲート内壁は、ゲート主面電極65の内方部を露出させる第2ゲート開口71を区画している。第2ゲート開口71は、平面視においてゲート主面電極65の周縁に沿う四角形状に形成されている。感光性樹脂17の第2ソース内壁は、ソース主面電極67の内方部を露出させる第2ソース開口72を区画している。第2ソース開口72は、平面視においてソース主面電極67の周縁に沿う多角形状に形成されている。
 感光性樹脂17は、この形態では、第2無機絶縁膜14の第1ゲート内壁、第1ソース内壁および外壁の全てを露出させるように第2無機絶縁膜14の上に形成されている。したがって、第2ゲート開口71は、第2無機絶縁膜14の第1ゲート開口69に連通している。また、第2ソース開口72は、第2無機絶縁膜14の第1ソース開口70に連通している。また、感光性樹脂17の外壁は、第2無機絶縁膜14と共にダイシングストリート16を区画している。
 第2無機絶縁膜14の外壁がチップ2の側面5(第1~第4側面5A~5D)に連なっている場合、感光性樹脂17の外壁は第2無機絶縁膜14を露出させるダイシングストリート16を区画する。感光性樹脂17の第2ゲート内壁は、ゲート主面電極65の内方部側に向けて膨出した湾曲形状に形成されていてもよい。感光性樹脂17の第2ソース内壁は、ソース主面電極67の内方部側に向けて膨出した湾曲形状に形成されていてもよい。感光性樹脂17の外壁は、外側面42の周縁側に向けて膨出した湾曲形状に形成されていてもよい。
 感光性樹脂17は、第2無機絶縁膜14の第1ゲート内壁、第1ソース内壁および外壁のうちの少なくとも1つを被覆していてもよい。つまり、感光性樹脂17は、ゲート主面電極65の一部を直接被覆する部分、ソース主面電極67の一部を直接被覆する部分、および、外側面42の周縁部(第2半導体領域7)を直接被覆する部分のうちの少なくとも1つを有していてもよい。
 ワイドバンドギャップ半導体装置1Gは、第1主面3を被覆する前述の熱硬化性樹脂19を含む。熱硬化性樹脂19は、感光性樹脂17の上に形成され、感光性樹脂17等を挟んで活性面41、外側面42および第1~第4接続面43A~43Dを被覆している。熱硬化性樹脂19は、この形態では、複数の第1主面電極11の少なくとも一部をそれぞれ露出させるように感光性樹脂17を被覆し、感光性樹脂17を挟んで複数の第1主面電極11の周縁部および第2無機絶縁膜14を被覆している。
 熱硬化性樹脂19は、具体的には、平面視において全周に亘って感光性樹脂17を挟んでゲート主面電極65の周縁部を被覆している。また、熱硬化性樹脂19は、平面視において全周に亘って感光性樹脂17を挟んでソース主面電極67の周縁部を被覆している。熱硬化性樹脂19は、感光性樹脂17を挟んでゲート配線電極66の全域およびソース配線電極68の全域を被覆している。
 熱硬化性樹脂19は、この形態では、感光性樹脂17の第2ゲート内壁および第2ソース内壁を露出させ、感光性樹脂17の外壁を被覆している。熱硬化性樹脂19は、外側面42の周縁部において感光性樹脂17(第2無機絶縁膜14)によって区画されたダイシングストリート16を被覆している。熱硬化性樹脂19は、ダイシングストリート16において外側面42から露出した第2半導体領域7を直接被覆している。
 熱硬化性樹脂19は、樹脂主面20、複数の樹脂内壁21および樹脂側面22を有している。樹脂主面20および樹脂側面22は、第1実施形態と同様の態様で形成されている。複数の樹脂内壁21は、この形態では、複数の第1主面電極11をそれぞれ露出させる複数のパッド開口23を区画している。複数の樹脂内壁21は、具体的には、ゲート樹脂内壁73およびソース樹脂内壁74を含む。
 ゲート樹脂内壁73は、樹脂主面20の内方部においてゲート主面電極65の内方部を露出させるゲートパッド開口75(パッド開口23)を区画している。ゲートパッド開口75は、感光性樹脂17の上に区画され、第2無機絶縁膜14の第1ゲート開口69および感光性樹脂17の第2ゲート開口71に連通している。ゲートパッド開口75は、平面視においてゲート主面電極65の周縁に沿う四角形状に形成されている。ゲート樹脂内壁73は、研削痕を有さない平滑面からなることが好ましい。
 ソース樹脂内壁74は、樹脂主面20の内方部においてソース主面電極67の内方部を露出させるソースパッド開口76(パッド開口23)を区画している。ソースパッド開口76は、感光性樹脂17の上に区画され、第2無機絶縁膜14の第1ソース開口70および感光性樹脂17の第2ソース開口72に連通している。ソースパッド開口76は、平面視においてソース主面電極67の周縁に沿う四角形状に形成されている。ソース樹脂内壁74は、研削痕を有さない平滑面からなることが好ましい。
 複数の樹脂内壁21(ゲート樹脂内壁73およびソース樹脂内壁74)は、第1実施形態の場合と同様に、樹脂主面20側の上端部(開口端)およびチップ2(感光性樹脂17)側の下端部をそれぞれ有している。複数の樹脂内壁21の下端部は、感光性樹脂17の外面に沿って窪み、感光性樹脂17と間隙24をそれぞれ形成している。複数の樹脂内壁21は、具体的には、開口端側の第1壁部25、および、下端部側の第2壁部26をそれぞれ有している。第1壁部25は、開口端および下端部の間を厚さ方向に延びている。第1壁部25は、断面視において樹脂内壁21の80%以上の範囲を占めていることが好ましい。
 第2壁部26は、感光性樹脂17の外面および第1壁部25の間において感光性樹脂17の外壁に向けて第1壁部25に交差する方向に延び、感光性樹脂17の外面と間隙24を区画している。第2壁部26は、具体的には、第1壁部25から感光性樹脂17の外面に向けて斜めに傾斜し、第1壁部25(第1主面電極11)から離れるに従って法線方向Zに沿う幅が狭まる先細り形状の間隙24を区画している。第2壁部26は、断面視において樹脂内壁21の20%未満の範囲を占めていることが好ましい。
 熱硬化性樹脂19は、第1実施形態の場合と同様に、マトリクス樹脂27および複数のフィラー28によって構成されている。複数のフィラー28は、第1実施形態の場合と同様に、複数の小径フィラー28a(第1フィラー)、複数の中径フィラー28b(第2フィラー)、および、複数の大径フィラー28c(第3フィラー)を含む。小径フィラー28aは、第1主面電極11の厚さ未満の厚さを有している。中径フィラー28bは、第1主面電極11の厚さを超えて感光性樹脂17の厚さ以下の厚さを有している。大径フィラー28cは、感光性樹脂17の厚さを超える厚さを有している。
 複数のフィラー28は、第1実施形態の場合と同様に、熱硬化性樹脂19の表層部において破断された粒形を有する複数のフィラー欠片29を含む。複数のフィラー欠片29は、樹脂主面20の表層部に形成された複数の第1フィラー欠片29a、および、樹脂側面22の表層部に形成された複数の第2フィラー欠片29bを含む。複数のフィラー欠片29は、熱硬化性樹脂19の外面において研削痕の一部をそれぞれ形成している。
 熱硬化性樹脂19は、複数の樹脂内壁21(第1壁部25および第2壁部26)の表層部においてフィラー欠片29を殆ど有さない。つまり、複数の樹脂内壁21(パッド開口23)は、マトリクス樹脂27および正常な複数のフィラー28によって形成されている。この場合、樹脂内壁21を形成する複数のフィラー28のうちのフィラー欠片29の割合は、樹脂内壁21を形成する正常なフィラー28の割合未満である。
 ワイドバンドギャップ半導体装置1Gは、複数のパッド開口23内に配置された複数のパッド電極30を含む。複数のパッド電極30は、ゲートパッド開口75内に配置されたゲートパッド電極80、および、ソースパッド開口76内に配置されたソースパッド電極81を含む。ゲートパッド電極80は、ゲートパッド開口75から第2ゲート開口71および第1ゲート開口69に入り込み、ゲート主面電極65、第2無機絶縁膜14、感光性樹脂17および熱硬化性樹脂19に接している。
 つまり、ゲートパッド電極80は、ゲートパッド開口75内においてマトリクス樹脂27および複数のフィラー28に接している。ゲートパッド電極80は、ゲートパッド開口75外に配置されていない。ゲートパッド電極80は、平面視においてゲートパッド開口75に整合した平面形状(この形態では四角形状)を有している。ゲートパッド電極80は、ゲート主面電極65の平面積未満の平面積を有している。
 ゲートパッド電極80は、ゲートパッド開口75から露出したゲート電極面80aを有している。ゲート電極面80aは、熱硬化性樹脂19の樹脂主面20に連なっている。ゲート電極面80aは、研削痕を有する研削面からなる。ゲート電極面80aは、樹脂主面20と1つの研削面を形成している。
 ソースパッド電極81は、ソースパッド開口76から第2ソース開口72および第1ソース開口70に入り込み、ソース主面電極67、第2無機絶縁膜14、感光性樹脂17および熱硬化性樹脂19に接している。つまり、ソースパッド電極81は、ソースパッド開口76内においてマトリクス樹脂27および複数のフィラー28に接している。ソースパッド電極81は、ソースパッド開口76外に配置されていない。ソースパッド電極81は、平面視においてソースパッド開口76に整合した平面形状(この形態では多角形状)を有している。ソースパッド電極81は、ソース主面電極67の平面積未満の平面積を有している。
 ソースパッド電極81は、ソースパッド開口76から露出したソース電極面81aを有している。ソース電極面81aは、熱硬化性樹脂19の樹脂主面20に連なっている。ソース電極面81aは、研削痕を有する研削面からなる。ソース電極面81aは、樹脂主面20と1つの研削面を形成している。
 複数のパッド電極30(ゲートパッド電極80およびソースパッド電極81)は、第1実施形態の場合と同様に、間隙24内において感光性樹脂17の外面に乗り上げた張り出し部30bをそれぞれ有している。張り出し部30bは、間隙24内において感光性樹脂17および熱硬化性樹脂19に接し、間隙24に整合した断面形状を有している。
 つまり、張り出し部30bは、第1壁部25側から感光性樹脂17の外面に向けて斜めに下り傾斜し、第1壁部25から離れるに従って厚さが漸減する先細り形状に形成されている。張り出し部30bの第1主面3に沿う長さは、感光性樹脂17の厚さを超えていてもよい。むろん、張り出し部30bの長さは、感光性樹脂17の厚さ以下であってもよい。
 複数のパッド電極30は、第1実施形態の場合と同様に、第1主面電極11側からこの順に積層された第1パッド電極膜31および第2パッド電極膜32を含む積層構造をそれぞれ有している。複数のパッド電極30は、第1実施形態の場合と同様に、第1主面電極11との接続部において少なくとも1つの微小な空隙33を形成していてもよい。
 ワイドバンドギャップ半導体装置1Gは、第1実施形態の場合と同様に、第2主面4を被覆する第2主面電極34を含む。第2主面電極34は、第2主面4に電気的に接続されている。第2主面電極34は、具体的には、第2主面4から露出した第1半導体領域6とオーミック接触を形成している。第2主面電極34は、チップ2の周縁(第1~第4側面5A~5D)に連なるように第2主面4の全域を被覆している。
 以上、ワイドバンドギャップ半導体装置1Gによってもワイドバンドギャップ半導体装置1Aに対して述べられた効果と同様の効果が奏される。
 図16は、図12に対応し、第8実施形態に係るワイドバンドギャップ半導体装置1Hを示す断面図である。第7実施形態では、ワイドバンドギャップ半導体装置1Gが、第2無機絶縁膜14の内周縁部(内壁)を露出させる感光性樹脂17を含む例が説明された。これに対して、ワイドバンドギャップ半導体装置1Hは、第2無機絶縁膜14の第1ゲート内壁および第1ソース内壁を被覆する感光性樹脂17を含む。つまり、感光性樹脂17は、複数の第1主面電極11を直接被覆する部分を含む。
 熱硬化性樹脂19の複数の樹脂内壁21(ゲート樹脂内壁73およびソース樹脂内壁74)は、感光性樹脂17および複数の第1主面電極11(ゲート主面電極65およびソース主面電極67)の内方部を露出させ、第2無機絶縁膜14を露出させていない。複数のパッド電極30(ゲートパッド電極80およびソースパッド電極81)は、対応するパッド開口23(ゲートパッド開口75およびソースパッド開口76)内において対応する第1主面電極11、感光性樹脂17および熱硬化性樹脂19に接し、第2無機絶縁膜14には接していない。
 以上、ワイドバンドギャップ半導体装置1Hによっても、ワイドバンドギャップ半導体装置1Aに対して述べられた効果と同様の効果が奏される。
 図17は、図12に対応し、第9実施形態に係るワイドバンドギャップ半導体装置1Iを示す断面図である。第7実施形態では、熱硬化性樹脂19が、第2無機絶縁膜14の第1ゲート内壁および第1ソース内壁、ならびに、感光性樹脂17の第2ゲート内壁および第2ソース内壁を露出させている例が説明された。
 これに対して、ワイドバンドギャップ半導体装置1Iは、第2無機絶縁膜14の第1ゲート内壁および第1ソース内壁、ならびに、感光性樹脂17の第2ゲート内壁および第2ソース内壁を被覆する熱硬化性樹脂19を含む。つまり、熱硬化性樹脂19は、複数の第1主面電極11を直接被覆する部分を含む。
 複数の樹脂内壁21(パッド開口23)は、対応する第1主面電極11のみをそれぞれ露出させ、第2無機絶縁膜14および感光性樹脂17を露出させていない。複数の樹脂内壁21の下端部は、この形態では、対応する第1主面電極11と間隙24をそれぞれ形成している。複数のパッド電極30は、対応するパッド開口23内において対応する第1主面電極11および熱硬化性樹脂19に接し、第2無機絶縁膜14および感光性樹脂17には接していない。
 以上、ワイドバンドギャップ半導体装置1Iによっても、ワイドバンドギャップ半導体装置1Aに対して述べられた効果と同様の効果が奏される。むろん、第9実施形態に係る熱硬化性樹脂19の形態は、第8実施形態に適用されてもよい。
 図18は、図12に対応し、第10実施形態に係るワイドバンドギャップ半導体装置1Jを示す断面図である。第7実施形態では、チップ2が第2主面4側からこの順に形成された第1半導体領域6(ワイドバンドギャップ半導体基板)および第2半導体領域7(ワイドバンドギャップ半導体エピタキシャル層)を含む積層構造を有している例が説明された。これに対して、ワイドバンドギャップ半導体装置1Jは、第1半導体領域6(ワイドバンドギャップ半導体基板)を有さず、第2半導体領域7(ワイドバンドギャップ半導体エピタキシャル層)からなる単層構造を有するチップ2を含む。
 以上、ワイドバンドギャップ半導体装置1Jによっても、ワイドバンドギャップ半導体装置1Aに対して述べられた効果と同様の効果が奏される。また、ワイドバンドギャップ半導体装置1Jによれば、第1半導体領域6の抵抗値を削減できるので、チップ2の全体の抵抗値を削減できる。また、熱硬化性樹脂19によってチップ2が支持されているので、薄化したチップ2の強度を熱硬化性樹脂19によって補完できる。よって、信頼性を高めながら、電気的特性を向上できるワイドバンドギャップ半導体装置1Jを提供できる。むろん、第10実施形態に係るチップ2の形態は、第8~第9実施形態に適用されてもよい。
 図19は、図12に対応し、第11実施形態に係るワイドバンドギャップ半導体装置1Kを示す断面図である。第7実施形態では、第2無機絶縁膜14が、ゲート主面電極65の電極側壁およびソース主面電極67の電極側壁を被覆している例が説明された。これに対して、ワイドバンドギャップ半導体装置1Kは、ゲート主面電極65の電極側壁を露出させるゲート除去部14Gおよびソース主面電極67の電極側壁を露出させるソース除去部14Sを有し、ゲート主面電極65およびソース主面電極67を部分的に被覆する第2無機絶縁膜14を含む。以下、ワイドバンドギャップ半導体装置1Kの構造が具体的に説明される。
 第2無機絶縁膜14は、第7実施形態の場合と同様、ゲート主面電極65、ソース主面電極67および層間絶縁膜64を被覆し、ゲート主面電極65側の第1ゲート内壁、ソース主面電極67側の第1ソース内壁、および、外側面42側の外壁を有している。第1ゲート内壁は、ゲート主面電極65の内方部を露出させる第1ゲート開口69を区画している。第1ソース内壁は、ソース主面電極67の内方部を露出させる第1ソース開口70を区画している。外壁は、外側面42の周縁から内方に間隔を空けて形成され、第2半導体領域7を露出させるダイシングストリート16を区画している。
 第2無機絶縁膜14は、この形態では、ゲート主面電極65および層間絶縁膜64の間でゲート主面電極65の電極側壁を露出させる少なくとも1つのゲート除去部14Gを含む。ゲート除去部14Gは、具体的には、第1ゲート内壁および外壁から間隔を空けて形成され、ゲート主面電極65の周縁部および層間絶縁膜64の一部を露出させている。
 第2無機絶縁膜14が1つのゲート除去部14Gを有している場合、1つのゲート除去部14Gは、平面視においてゲート主面電極65の周縁部に沿って延びる帯状に形成され、ゲート主面電極65の周縁部を部分的に露出させていてもよい。また、1つのゲート除去部14Gは、ゲート主面電極65の周縁部に沿って延びる環状に形成され、ゲート主面電極65の周縁部を全周に亘って露出させていてもよい。
 第2無機絶縁膜14が複数のゲート除去部14Gを有している場合、複数のゲート除去部14Gはゲート主面電極65の周縁部に沿って間隔を空けて配列されていてもよい。この場合、複数のゲート除去部14Gは、平面視においてドット状に配列されていてもよいし、ゲート主面電極65の周縁部に沿って延びる帯状にそれぞれ形成されていてもよい。
 また、複数のゲート除去部14Gは、ゲート主面電極65の周縁部から内方部に間隔を空けて配列されていてもよい。この場合、複数のゲート除去部14Gは、平面視においてドット状に配列されていてもよいし、ゲート主面電極65の周縁部に沿って延びる帯状または環状にそれぞれ形成されていてもよい。この場合、少なくとも1つのゲート除去部14Gが、ゲート主面電極65の電極側壁(周縁部)を露出させていればよい。
 ゲート除去部14Gは、この形態では、ゲート配線電極66の電極側壁も露出させている。ゲート除去部14Gは、ゲート配線電極66の全域を露出させていることが好ましい。つまり、第2無機絶縁膜14は、ゲート配線電極66を被覆していないことが好ましい。
 第2無機絶縁膜14は、この形態では、ソース主面電極67および層間絶縁膜64の間でソース主面電極67の電極側壁を露出させる少なくとも1つのソース除去部14Sを含む。ソース除去部14Sは、具体的には、第1ソース内壁および外壁から間隔を空けて形成され、ソース主面電極67の周縁部および層間絶縁膜64の一部を露出させている。
 第2無機絶縁膜14が1つのソース除去部14Sを有している場合、1つのソース除去部14Sは、平面視においてソース主面電極67の周縁部に沿って延びる帯状に形成され、ソース主面電極67の周縁部を部分的に露出させていてもよい。また、1つのソース除去部14Sは、ソース主面電極67の周縁部に沿って延びる環状に形成され、ソース主面電極67の周縁部を全周に亘って露出させていてもよい。
 第2無機絶縁膜14が複数のソース除去部14Sを有している場合、複数のソース除去部14Sはソース主面電極67の周縁部に沿って間隔を空けて配列されていてもよい。この場合、複数のソース除去部14Sは、平面視においてドット状に配列されていてもよいし、ソース主面電極67の周縁部に沿って延びる帯状にそれぞれ形成されていてもよい。
 また、複数のソース除去部14Sは、ソース主面電極67の周縁部から内方部に間隔を空けて配列されていてもよい。この場合、複数のソース除去部14Sは、平面視においてドット状に配列されていてもよいし、ソース主面電極67の周縁部に沿って延びる帯状または環状にそれぞれ形成されていてもよい。この場合、少なくとも1つのソース除去部14Sが、ソース主面電極67の電極側壁(周縁部)を露出させていればよい。
 ソース除去部14Sは、この形態では、ソース配線電極68の電極側壁も露出させている。ソース除去部14Sは、ソース配線電極68の全域を露出させていることが好ましい。つまり、第2無機絶縁膜14は、ソース配線電極68を被覆していないことが好ましい。また、ソース除去部14Sは、活性面41および外側面42の間に形成された段差部(第1~第4接続面43A~43D)を露出させていることが好ましい。
 感光性樹脂17は、この形態では、第2無機絶縁膜14の上からゲート除去部14Gに入り込んでいる。感光性樹脂17は、ゲート除去部14G内においてゲート主面電極65の電極側壁およびゲート配線電極66の電極側壁を被覆している。感光性樹脂17は、この形態では、ゲート除去部14G内においてゲート主面電極65の周縁部、ゲート配線電極66の全域、および、層間絶縁膜64の一部を直接被覆している。つまり、感光性樹脂17は、ゲート除去部14G内に位置する樹脂ゲートアンカー部を有している。
 感光性樹脂17は、この形態では、第2無機絶縁膜14の上からソース除去部14Sに入り込んでいる。感光性樹脂17は、ソース除去部14S内においてソース主面電極67の電極側壁およびソース配線電極68の電極側壁を被覆している。感光性樹脂17は、この形態では、ソース除去部14S内においてソース主面電極67の周縁部、ソース配線電極68の全域、および、層間絶縁膜64の一部を直接被覆している。つまり、感光性樹脂17は、ソース除去部14S内に位置する樹脂ソースアンカー部を有している。
 熱硬化性樹脂19は、この形態では、感光性樹脂17を挟んで第2無機絶縁膜14のゲート除去部14Gおよびソース除去部14Sを被覆する部分を含む。つまり、熱硬化性樹脂19は、第2無機絶縁膜14を介さずに感光性樹脂17のみを挟んでゲート主面電極65の周縁部およびゲート配線電極66を被覆する部分を含む。また、熱硬化性樹脂19は、第2無機絶縁膜14を介さずに感光性樹脂17のみを挟んでソース主面電極67の周縁部およびソース配線電極68を被覆する部分を含む。熱硬化性樹脂19は、平面視および断面視においてゲート除去部14Gの全域およびソース除去部14Sの全域を被覆していることが好ましい。
 以上、ワイドバンドギャップ半導体装置1Kによっても、ワイドバンドギャップ半導体装置1Aに対して述べられた効果と同様の効果が奏される。また、ワイドバンドギャップ半導体装置1Kは、ゲート主面電極65の電極側壁を露出させるゲート除去部14Gを有する第2無機絶縁膜14を含む。この構造によれば、ゲート主面電極65の熱膨張に起因する第2無機絶縁膜14の剥離起点を削減できる。よって、信頼性を向上できるワイドバンドギャップ半導体装置1Kを提供できる。
 ワイドバンドギャップ半導体装置1Kは、ゲート除去部14G内においてゲート主面電極65の電極側壁を被覆する感光性樹脂17を含むことが好ましい。この構造によれば、第2無機絶縁膜14がゲート除去部14Gを有する構造においてゲート主面電極65の剥離起点を削減できる。よって、信頼性を向上できるワイドバンドギャップ半導体装置1Kを提供できる。
 ワイドバンドギャップ半導体装置1Kは、感光性樹脂17を挟んでゲート除去部14Gを被覆する部分を含む熱硬化性樹脂19を有していることが好ましい。この構造によれば、第2無機絶縁膜14がゲート除去部14Gを有する構造においてゲート主面電極65の剥離起点を感光性樹脂17および熱硬化性樹脂19によって削減できる。
 また、ワイドバンドギャップ半導体装置1Kは、ソース主面電極67の電極側壁を露出させるソース除去部14Sを有する第2無機絶縁膜14を含む。この構造によれば、ソース主面電極67の熱膨張に起因する第2無機絶縁膜14の剥離起点を削減できる。よって、信頼性を向上できるワイドバンドギャップ半導体装置1Kを提供できる。
 ワイドバンドギャップ半導体装置1Kは、ソース除去部14S内においてソース主面電極67の電極側壁を被覆する感光性樹脂17を含むことが好ましい。この構造によれば、第2無機絶縁膜14がソース除去部14Sを有する構造においてソース主面電極67の剥離起点を感光性樹脂17および熱硬化性樹脂19によって削減できる。
 ワイドバンドギャップ半導体装置1Kは、感光性樹脂17を挟んでソース除去部14Sを被覆する部分を含む熱硬化性樹脂19を有していることが好ましい。この構造によれば、第2無機絶縁膜14がソース除去部14Sを有する構造においてソース主面電極67の剥離起点を感光性樹脂17および熱硬化性樹脂19によって削減できる。
 第2無機絶縁膜14は、ゲート配線電極66の電極側壁を露出させるゲート除去部14Gを有していることが好ましい。この構造によれば、ゲート配線電極66の熱膨張に起因する第2無機絶縁膜14の剥離起点を削減できる。第2無機絶縁膜14は、ソース配線電極68の電極側壁を露出させるソース除去部14Sを有していることが好ましい。この構造によれば、ソース配線電極68の熱膨張に起因する第2無機絶縁膜14の剥離起点を削減できる。
 むろん、第11実施形態に係るゲート主面電極65、ゲート配線電極66、ソース主面電極67、ソース配線電極68、第2無機絶縁膜14、感光性樹脂17および熱硬化性樹脂19の形態は、第8~第10実施形態に適用されてもよい。
 図20は、図12に対応し、第12実施形態に係るワイドバンドギャップ半導体装置1Lを示す断面図である。第7実施形態では、感光性樹脂17が、ゲート主面電極65の内方部側に向けて膨出した湾曲形状の第2ゲート内壁、ソース主面電極67の内方部側に向けて膨出した湾曲形状の第2ソース内壁、および、外側面42の周縁側に向けて膨出した湾曲形状の外壁を有している例が説明された。
 これに対して、ワイドバンドギャップ半導体装置1Lは、ゲート主面電極65の内方部側に向けて斜め下り傾斜した第2ゲート内壁、ソース主面電極67の内方部側に向けて斜め下り傾斜した第2ソース内壁、および、チップ2(外側面42)の周縁側に向けて斜め下り傾斜した外壁を有する感光性樹脂17を含む。つまり、感光性樹脂17は、断面視において台形状(テーパ形状)に形成されている。
 以上、ワイドバンドギャップ半導体装置1Lによっても、ワイドバンドギャップ半導体装置1Aに対して述べられた効果と同様の効果が奏される。また、ワイドバンドギャップ半導体装置1Lによれば、感光性樹脂17に対する熱硬化性樹脂19(マトリクス樹脂27および複数のフィラー28)の流動性を向上させることができる。これにより、熱硬化性樹脂19および感光性樹脂17の間の間隙の形成を抑制できる。むろん、第12実施形態に係る感光性樹脂17の形態は、第8~第11実施形態に適用されてもよい。
 以下、パッド電極30の変形例が示される。図21は、図3に対応し、パッド電極30の変形例を示す断面図である。前述の第1実施形態では、ワイドバンドギャップ半導体装置1Aが、第1主面電極11側からこの順に積層された第1パッド電極膜31および第2パッド電極膜32を含む積層構造を有するパッド電極30を含む例が説明された。
 しかし、図21に示されるように、パッド電極30は、第1主面電極11側からこの順に積層されたニッケル膜90、パラジウム膜91および金膜92を含む積層構造を有していてもよい。ニッケル膜90、パラジウム膜91および金膜92は、電解めっき法および/または無電解めっき法によって形成されていてもよい。
 ニッケル膜90は、第1開口15および第2開口18を埋めて樹脂内壁21に接する厚さで形成されていてもよい。ニッケル膜90は、熱硬化性樹脂19(パッド開口23)から露出した電極面90aを有していてもよい。電極面90aは、第1主面3に沿って延びていてもよい。電極面90aは、第1主面3に対してほぼ平行に延びていてもよい。電極面90aは、樹脂主面20に連なっていてもよい。電極面90aは、研削痕を有する研削面からなっていてもよい。電極面90aは、樹脂主面20と1つの研削面を形成していてもよい。ニッケル膜90は、間隙24内において感光性樹脂17の外面に乗り上げた張り出し部30bを有していてもよい。
 パラジウム膜91は、樹脂主面20から突出するようにニッケル膜90を被覆していてもよい。パラジウム膜91は、樹脂側面22から間隔を空けて熱硬化性樹脂19(樹脂主面20)の一部を被覆する被覆部を有していてもよい。パラジウム膜91の被覆部は、少なくとも1つのフィラー欠片29(第1フィラー欠片29a)を被覆していてもよい。
 金膜92は、樹脂主面20から突出するようにパラジウム膜91を被覆していてもよい。金膜92は、樹脂側面22から間隔を空けて熱硬化性樹脂19(樹脂主面20)の一部を被覆する被覆部を有していてもよい。金膜92の被覆部は、少なくとも1つのフィラー欠片29(第1フィラー欠片29a)を被覆していてもよい。金膜92は、熱硬化性樹脂19(樹脂主面20)から露出する電極面92aを有していてもよい。この場合、電極面92aは、研削痕を有さない平滑面であってもよい。
 以上、変形例に係るパッド電極30を有する場合においても、ワイドバンドギャップ半導体装置1Aに対して述べられた効果と同様の効果が奏される。この形態では、パラジウム膜91および金膜92がパッド開口23外に位置する例が示された。しかし、ニッケル膜90、パラジウム膜91および金膜92の全てがパッド開口23内に配置されていてもよい。この場合、金膜92の電極面92aは、研削痕を有さない平滑面であってもよい。
 また、パッド電極30は、必ずしもパラジウム膜91を含む必要はなく、第1主面電極11側からこの順に積層されたニッケル膜90および金膜92を含んでいてもよい。むろん、変形例に係るパッド電極30は、第2~第12実施形態に係るパッド電極30(ゲートパッド電極80およびソースパッド電極81を含む)に適用されてもよい。
 以下、第1~第12実施形態に係るワイドバンドギャップ半導体装置1A~1Lが搭載されるパッケージの形態例が示される。図22は、第1~第6実施形態に係るワイドバンドギャップ半導体装置1A~1Fが搭載される半導体パッケージ101Aを示す平面図である。
 半導体パッケージ101Aは、直方体形状のパッケージ本体102を含む。パッケージ本体102は、マトリクス樹脂(たとえばエポキシ樹脂)および複数のフィラーを含むモールド樹脂からなる。パッケージ本体102は、一方側の第1面103、他方側の第2面104、ならびに、第1面103および第2面104を接続する第1~第4側壁105A~105Dを有している。
 第1面103および第2面104は、それらの法線方向Zから見た平面視において四角形状に形成されている。第1側壁105Aおよび第2側壁105Bは、第1方向Xに延び、第1方向Xに直交する第2方向Yに対向している。第3側壁105Cおよび第4側壁105Dは、第2方向Yに延び、第1方向Xに対向している。
 半導体パッケージ101Aは、パッケージ本体102内に配置された金属板106(導体板)を含む。金属板106は、平面視において四角形状(具体的には長方形状)に形成されている。金属板106は、第4側壁105Dからパッケージ本体102の外部に引き出された引き出し板部107を含む。引き出し板部107は、「ヒートスプレッダ部」と称されてもよい。引き出し板部107は、円形の貫通孔108を有している。金属板106は、第2面104から露出していてもよい。
 半導体パッケージ101Aは、パッケージ本体102の内部から外部に引き出された複数(この形態では2個)の端子電極109を含む。複数の端子電極109は、第3側壁105C側に配置されている。複数の端子電極109は、第3側壁105Cの直交方向(つまり第2方向Y)に延びる帯状にそれぞれ形成されている。一方の端子電極109は金属板106から間隔を空けて配置され、他方の端子電極109は金属板106と一体的に形成されている。
 半導体パッケージ101Aは、パッケージ本体102内において金属板106の上に配置されたSBDチップ110を含む。SBDチップ110は、第1~第6実施形態に係るワイドバンドギャップ半導体装置1A~1Fのいずれか一つからなる。SBDチップ110の第2主面電極34は、金属板106に電気的に接続されている。半導体パッケージ101Aは、導電接合材111を含む。導電接合材111は、半田または金属ペースト(好ましくは半田)を含んでいてもよい。導電接合材111は、第2主面電極34および金属板106の間に介在され、SBDチップ110を金属板106に接続している。
 半導体パッケージ101Aは、パッケージ本体102内において端子電極109およびSBDチップ110のパッド電極30を接続する少なくとも1つの導線112(導電接続部材)を含む。導線112は、「ボンディングワイヤ」と称されてもよい。導線112は、金ワイヤ、銅ワイヤおよびアルミニウムワイヤのうちの少なくとも1つを含んでいてもよい。
 図23は、第7~第12実施形態に係るワイドバンドギャップ半導体装置1G~1Lが搭載される半導体パッケージ101Bを示す平面図である。図23を参照して、半導体パッケージ101Bは、パッケージ本体102、金属板106、複数(この形態では3個)の端子電極109、MISFETチップ113、導電接合材111および複数の導線112を含む。以下、半導体パッケージ101Aと異なる点が説明される。
 複数の端子電極109のうちの両サイドの端子電極109は、金属板106から間隔を空けて配置され、中央の端子電極109は金属板106と一体的に形成されている。金属板106に接続される端子電極109の配置は任意である。MISFETチップ113は、第7~第12実施形態に係るワイドバンドギャップ半導体装置1G~1Lのいずれか一つからなる。
 MISFETチップ113の第2主面電極34は、金属板106に電気的に接続されている。導電接合材111は、第2主面電極34および金属板106の間に介在され、MISFETチップ113を金属板106に接続している。複数の導線112は、複数の端子電極109、ゲートパッド電極80およびソースパッド電極81にそれぞれ接続されている。
 図24は、第1~第6実施形態に係るワイドバンドギャップ半導体装置1A~1Fおよび第7~第12実施形態に係るワイドバンドギャップ半導体装置1G~1Lが搭載される半導体パッケージ101Cを示す斜視図である。図25は、図24に示す半導体パッケージ101Cの分解斜視図である。図26は、図24に示すXXVI-XXVI線に沿う断面図である。
 図24~図26を参照して、半導体パッケージ101Cは、直方体形状のパッケージ本体122を含む。パッケージ本体122は、マトリクス樹脂(たとえばエポキシ樹脂)および複数のフィラーを含むモールド樹脂からなる。パッケージ本体122は、一方側の第1面123、他方側の第2面124、ならびに、第1面123および第2面124を接続する第1~第4側壁125A~125Dを有している。
 第1面123および第2面124は、それらの法線方向Zから見た平面視において四角形状(この形態では長方形状)に形成されている。第1側壁125Aおよび第2側壁125Bは、第1面123に沿う第1方向Xに延び、第2方向Yに対向している。第1側壁125Aおよび第2側壁125Bは、パッケージ本体122の短辺を形成している。第3側壁125Cおよび第4側壁125Dは、第2方向Yに延び、第1方向Xに対向している。第3側壁125Cおよび第4側壁125Dは、パッケージ本体122の長辺を形成している。
 半導体パッケージ101Cは、パッケージ本体122の内外に配置された第1金属板126(第1導体板、端子電極)を含む。第1金属板126は、パッケージ本体122の第1面123側に配置され、第1パッド部127および第1端子部128を含む。第1パッド部127は、パッケージ本体122内において第2方向Yに延びる長方形状に形成され、第1面123から露出している。
 第1端子部128は、第3側壁125Cを貫通するように第1パッド部127から第1方向Xに延びる帯状に引き出されている。第1端子部128は、平面視において第2側壁125B側に配置されている。第1端子部128は、パッケージ本体122内において第1面123側から第2面124側に屈曲した第1屈曲部129を介して第1パッド部127に接続されている。第1端子部128は、第1面123から第2面124側に間隔を空けて第3側壁125Cから露出している。
 半導体パッケージ101Cは、パッケージ本体122の内外に配置された第2金属板130(導体板、端子電極)を含む。第2金属板130は、第1金属板126から法線方向Zに間隔を空けてパッケージ本体122の第2面124側に配置され、第2パッド部131および第2端子部132を含む。第2パッド部131は、パッケージ本体122内において第2方向Yに延びる長方形状に形成され、第2面124から露出している。
 第2端子部132は、第3側壁125Cを貫通するように第2パッド部131から第1方向Xに延びる帯状に引き出されている。第2端子部132は、平面視において第1側壁125A側に配置されている。第2端子部132は、パッケージ本体122内において第2面124側から第1面123側に屈曲した第2屈曲部133を介して第2パッド部131に接続されている。第2端子部132は、第2面124から第1面123側に間隔を空けて第3側壁125Cから露出している。
 第2端子部132は、法線方向Zに関して第1端子部128とは異なる厚さ位置から引き出されている。第2端子部132は、この形態では、第1端子部128から第2面124側に間隔を空けて形成され、第2方向Yに第1端子部128と対向していない。第2端子部132は、第1方向Xに関して第1端子部128とは異なる長さを有している。第1端子部128および第2端子部132は、それらの形状(長さ)から識別される。
 半導体パッケージ101Cは、パッケージ本体122の内部から外部に引き出された複数(この形態では5つ)の端子電極134を含む。複数の端子電極134は、この形態では、第1パッド部127および第2パッド部131の間の厚さ位置に配置されている。複数の端子電極134は、第1端子部128および第2端子部132が露出した第3側壁125Cとは反対側の第4側壁125Dから露出している。
 複数の端子電極134の配置は任意である。複数の端子電極134は、この形態では、平面視において第2端子部132と同一直線上に位置するように第4側壁125D側に配置されている。複数の端子電極134は、第1方向Xに延びる帯状にそれぞれ形成されている。複数の端子電極134は、パッケージ本体122外に位置する部分において第1面123および/または第2面124に向けて窪んだ湾曲部を有していてもよい。
 半導体パッケージ101Cは、パッケージ本体122内に配置されたSBDチップ135を含む。SBDチップ135は、第1~第6実施形態に係るワイドバンドギャップ半導体装置1A~1Fのいずれか一つからなる。SBDチップ135は、第1パッド部127および第2パッド部131の間に配置されている。SBDチップ135は、平面視において第2側壁125B側に配置されている。SBDチップ135の第2主面電極34は、第2パッド部131に電気的に接続されている。
 半導体パッケージ101Cは、SBDチップ135から間隔を空けてパッケージ本体122内に配置されたMISFETチップ136を含む。MISFETチップ136は、第7~第12実施形態に係るワイドバンドギャップ半導体装置1G~1Lのいずれか一つからなる。MISFETチップ136は、第1パッド部127および第2パッド部131の間に配置されている。MISFETチップ136は、平面視において第1側壁125A側に配置されている。MISFETチップ136の第2主面電極34は、第2パッド部131に電気的に接続されている。
 半導体パッケージ101Cは、パッケージ本体122内にそれぞれ配置された第1導体スペーサ137(第1導電接続部材)および第2導体スペーサ138(第2導電接続部材)を含む。第1導体スペーサ137は、SBDチップ135および第1パッド部127の間に介在され、SBDチップ135および第1パッド部127に電気的に接続されている。
 第2導体スペーサ138は、MISFETチップ136および第1パッド部127の間に介在され、MISFETチップ136および第1パッド部127に電気的に接続されている。第1導体スペーサ137および第2導体スペーサ138は、金属板(たとえばCu系金属板)をそれぞれ含んでいてもよい。第2導体スペーサ138は、この形態では、第1導体スペーサ137とは別体からなるが、第1導体スペーサ137と一体的に形成されていてもよい。
 半導体パッケージ101Cは、第1~第6導電接合材139A~139Fを含む。第1~第6導電接合材139A~139Fは、半田または金属ペースト(好ましくは半田)をそれぞれ含んでいてもよい。第1導電接合材139Aは、SBDチップ135の第2主面電極34および第2パッド部131の間に介在され、SBDチップ135を第2パッド部131に接続している。
 第2導電接合材139Bは、MISFETチップ136の第2主面電極34および第2パッド部131の間に介在され、MISFETチップ136を第2パッド部131に接続している。第3導電接合材139Cは、SBDチップ135のパッド電極30および第1導体スペーサ137の間に介在され、第1導体スペーサ137をSBDチップ135に接続している。
 第4導電接合材139Dは、MISFETチップ136のソースパッド電極81および第2導体スペーサ138の間に介在され、第2導体スペーサ138をMISFETチップ136に接続している。第5導電接合材139Eは、第1パッド部127および第1導体スペーサ137の間に介在され、第1パッド部127を第1導体スペーサ137に接続している。第6導電接合材139Fは、第1パッド部127および第2導体スペーサ138の間に介在され、第1パッド部127を第2導体スペーサ138に接続している。
 半導体パッケージ101Cは、複数の導線140(第3導電接続部材)を含む。複数の導線140は、複数の端子電極134の内端部およびMISFETチップ136のゲートパッド電極80にそれぞれ接続されている。複数の導線140は、任意の端子電極134の内端部および第2パッド部131に接続された導線140を含んでいてもよい。複数の導線140は、「ボンディングワイヤ」と称されてもよい。複数の導線140は、金ワイヤ、銅ワイヤおよびアルミニウムワイヤのうちの少なくとも1つを含んでいてもよい。
 前述の各実施形態はさらに他の形態で実施できる。たとえば、前述の各実施形態において、第1主面3および第2主面4は、SiC単結晶のc面((0001)面)によってそれぞれ形成されていてもよい。この場合、第1主面3はSiC単結晶のシリコン面によって形成され、第2主面4はSiC単結晶のカーボン面よって形成されていることが好ましい。
 第1主面3および第2主面4は、c面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有していてもよい。オフ方向は、SiC単結晶のa軸方向([11-20]方向)であることが好ましい。オフ角は、0°を超えて10°以下であってもよい。オフ角は、5°以下であることが好ましい。オフ角は、2°以上4.5°以下であることが特に好ましい。
 前述の各実施形態において、第1方向XはSiC単結晶のm軸方向([1-100]方向)であり、第2方向YはSiC単結晶のa軸方向([11-20]方向)であることが好ましい。むろん、前述の各実施形態において、第1方向XがSiC単結晶のa軸方向([11-20]方向)であり、第2方向YがSiC単結晶のm軸方向([1-100]方向)であってもよい。
 前述の各実施形態では、SiC単結晶からなるチップ2が採用された例が説明された。しかし、SiC以外のワイドバンドギャップ半導体からなるワイドバンドギャップ半導体チップが採用されてもよい。SiC以外のワイドバンドギャップ半導体として、ダイヤモンドやGaN(窒化ガリウム)が採用されてもよい。
 むろん、前述の各実施形態に係るチップ2は、Si(シリコン)単結晶からなっていてもよい。ただし、この場合、Siの電気的特性(特にブレークダウン電圧)を鑑みて、第2半導体領域7(Siエピタキシャル層)を厚く形成する必要があるため、熱硬化性樹脂19を設けた場合、ワイドバンドギャップ半導体装置の場合よりも大型化する点に留意する。
 前述の各実施形態では、第2無機絶縁膜14が形成された例が説明された。しかし、第2無機絶縁膜14は必ずしも必要ではなく、必要に応じて取り除かれてもよい。前述の各実施形態では、熱硬化性樹脂19が感光性樹脂17と間隙24を区画し、パッド電極30が間隙24内に位置する張り出し部30bを有している例が説明された。しかし、感光性樹脂17と間隙24を区画しない熱硬化性樹脂19が形成され、張り出し部30bを有さないパッド電極30が形成されてもよい。
 前述の各実施形態では、機能デバイスの一例としてのSBDおよびMISFETが異なるチップ2にそれぞれ形成された例について説明された。しかし、SBDおよびMISFETは、同一のチップ2において第1主面3の異なる領域に形成されていてもよい。
 前述の各実施形態では、第1導電型がn型であり、第2導電型がp型である形態が説明された。しかし、前述の各実施形態において、第1導電型がp型であり、第2導電型がn型である形態が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、n型領域をp型領域に置き換え、p型領域をn型領域に置き換えることによって得られる。
 以下、この明細書および添付図面から抽出される特徴の例を示す。以下の[A1]~[A20]および[B1]~[B21]は、信頼性を向上できる半導体装置を提供する。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。以下の項目において、「ワイドバンドギャップ半導体」は「半導体」に置き換えられてもよい。
 [A1]ワイドバンドギャップ半導体を含み、主面(3)を有するチップ(2)と、前記主面(3)の上に配置された第1主面電極(11、65、67)と、マトリクス樹脂(27)および複数のフィラー(28)を含み、前記第1主面電極(11、65、67)の一部を露出させるように前記主面(3)を被覆する熱硬化性樹脂(19)と、を含む、ワイドバンドギャップ半導体装置(1A~1L)。
 [A2]前記熱硬化性樹脂(19)は、前記第1主面電極(11、65、67)よりも厚い、A1またはA2に記載のワイドバンドギャップ半導体装置(1A~1L)。
 [A3]複数の前記フィラー(28)は、前記第1主面電極(11、65、67)よりも薄い複数の第1フィラー(28a)、および、前記第1主面電極(11、65、67)よりも厚い複数の第2フィラー(28b、28c)を含む、A2に記載のワイドバンドギャップ半導体装置(1A~1L)。
 [A4]前記第1主面電極(11、65、67)の周縁部を被覆する感光性樹脂(17)をさらに含み、前記熱硬化性樹脂(19)は、前記感光性樹脂(17)を被覆している、A1~A3のいずれか一つに記載のワイドバンドギャップ半導体装置(1A~1L)。
 [A5]前記感光性樹脂(17)は、前記第1主面電極(11、65、67)よりも厚く、前記熱硬化性樹脂(19)は、前記感光性樹脂(17)よりも厚い、A4に記載のワイドバンドギャップ半導体装置(1A~1L)。
 [A6]複数の前記フィラー(28)は、前記感光性樹脂(17)よりも厚い複数の大径フィラー(28c)を含む、A5に記載のワイドバンドギャップ半導体装置(1A~1L)。
 [A7]前記熱硬化性樹脂(19)は、前記チップ(2)よりも厚い、A1~A6のいずれか一つに記載のワイドバンドギャップ半導体装置(1A~1L)。
 [A8]前記第1主面電極(11、65、67)における前記熱硬化性樹脂(19)から露出した部分の上に形成され、前記熱硬化性樹脂(19)から露出した電極面(30a、80a、81a、90a、92a)を有するパッド電極(30、80、81)をさらに含む、A1~A7のいずれか一つに記載のワイドバンドギャップ半導体装置(1A~1L)。
 [A9]前記電極面(30a、80a、81a、90a)は、前記熱硬化性樹脂(19)の外面と1つの平坦面を形成している、A8に記載のワイドバンドギャップ半導体装置(1A~1L)。
 [A10]前記パッド電極(30、80、81)は、前記第1主面電極(11、65、67)を被覆する第1電極膜(31)、および、前記第1電極膜(31)を被覆する第2電極膜(32)を含む積層構造を有している、A8またはA9に記載のワイドバンドギャップ半導体装置(1A~1L)。
 [A11]複数の前記フィラー(28)は、前記熱硬化性樹脂(19)の表層部において破断された粒形を有する複数のフィラー欠片(29、29a、29b)を含む、A1~A10のいずれか一つに記載のワイドバンドギャップ半導体装置(1A~1L)。
 [A12]前記チップ(2)は、側面(5、5A~5D)を有し、前記熱硬化性樹脂(19)は、前記側面(5、5A~5D)に連なる樹脂側面(22、22A~22D)を有している、A1~A11のいずれか一つに記載のワイドバンドギャップ半導体装置(1A~1L)。
 [A13]前記樹脂側面(22、22A~22D)は、前記チップ(2)の前記側面(5、5A~5D)と1つの研削面を形成している、A12に記載のワイドバンドギャップ半導体装置(1A~1L)。
 [A14]前記熱硬化性樹脂(19)は、前記チップ(2)の周縁部において前記主面(3)を直接被覆する部分を含む、A1~A13のいずれか一つに記載のワイドバンドギャップ半導体装置(1A~1L)。
 [A15]複数の前記第1主面電極(11、65、67)が前記主面の上に配置され、前記熱硬化性樹脂(19)は、複数の前記第1主面電極(11、65、67)の一部をそれぞれ露出させるように前記主面(3)を被覆している、A1~A14のいずれか一つに記載のワイドバンドギャップ半導体装置(1A~1L)。
 [A16]前記チップ(2)は、ワイドバンドギャップ半導体によってそれぞれ構成された半導体基板(6)およびエピタキシャル層(7)を含む積層構造を有し、前記エピタキシャル層(7)によって形成された前記主面(3)を含む、A1~A15のいずれか一つに記載のワイドバンドギャップ半導体装置(1A~1L)。
 [A17]前記チップ(2)は、ワイドバンドギャップ半導体によって構成されたエピタキシャル層(7)からなる単層構造を有している、A1~A15のいずれか一つに記載のワイドバンドギャップ半導体装置(1A~1L)。
 [A18]前記チップ(2)に形成された機能デバイスをさらに含み、前記第1主面電極(11、65、67)は、前記機能デバイスに電気的に接続されている、A1~A17のいずれか一つに記載のワイドバンドギャップ半導体装置(1A~1L)。
 [A19]前記機能デバイスは、ダイオード(SBD)およびトランジスタ(MISFET)のうちの少なくとも1つを含む、A18に記載のワイドバンドギャップ半導体装置(1A~1L)。
 [A20]モールド樹脂からなるパッケージ本体(102、122)と、前記パッケージ本体(102、122)内に配置された導体板(106、126)と、前記パッケージ本体(102、122)から部分的に露出するように前記導体板(106、126)から間隔を空けて前記パッケージ本体(102、122)内に配置された端子電極(109、130、134)と、前記パッケージ本体(102、122)内において前記導体板(106、126)の上に配置されたA1~A19のいずれか一つに記載のワイドバンドギャップ半導体装置(1A~1L)と、前記パッケージ本体(102、122)内において前記端子電極(109、130、134)および前記ワイドバンドギャップ半導体装置(1A~1L)に電気的に接続された導電接続部材(112、137、138、140)と、を含む、半導体パッケージ(101A~101C)。
 [B1]主面(3)を有するチップ(2)と、前記主面(3)の上に配置された第1主面電極(11、65、67)と、前記第1主面電極(11、65、67)の周縁部を被覆する第1有機膜(17)と、マトリクス樹脂(27)および複数のフィラー(28)を含み、前記第1主面電極(11、65、67)の一部を露出させるように前記主面(3)および前記第1有機膜(17)を被覆する第2有機膜(19)と、を含む、半導体装置(1A~1L)。
 [B2]前記第2有機膜(19)は、粒径の異なる複数の前記フィラー(28)を含む、B1に記載の半導体装置(1A~1L)。
 [B3]複数の前記フィラー(28)は、前記第2有機膜(19)の表層部において破断された粒形を有する複数のフィラー欠片(29、29a、29b)を含む、B1またはB2に記載の半導体装置(1A~1L)。
 [B4]前記第2有機膜(19)は、前記第1有機膜(17)よりも厚い、B1~B3のいずれか一つに記載の半導体装置(1A~1L)。
 [B5]複数の前記フィラー(28)は、前記第1主面電極(11、65、67)よりも薄い複数の小径フィラー(28a)、および、前記第2有機膜(19)よりも厚い複数の大径フィラー(28c)を含む、B4に記載の半導体装置(1A~1L)。
 [B6]前記第1有機膜(17)は、前記第1主面電極(11、65、67)よりも厚い、B1~B5のいずれか一つに記載の半導体装置(1A~1L)。
 [B7]前記第1主面電極(11、65、67)における前記第2有機膜(19)から露出した部分の上に配置されたパッド電極(30、80、81)をさらに含む、B1~B6のいずれか一つに記載の半導体装置(1A~1L)。
 [B8]前記第2有機膜(19)は、前記第1有機膜(17)上に位置する壁面によって区画された開口(23、75、76)を有し、前記パッド電極(30、80、81)は、前記開口(23、75、76)内において前記第1有機膜(17)および前記第2有機膜(19)に接している、B7に記載の半導体装置(1A~1L)。
 [B9]前記開口(23、75、76)の前記壁面は、前記第1有機膜(17)の外面と間隙(24)を形成する下端部を有し、前記パッド電極(30、80、81)は、前記間隙(24)内に位置し、前記第1有機膜(17)の外面の上に乗り上げた張り出し部(30b)を有している、B8に記載の半導体装置(1A~1L)。
 [B10]前記開口(23、75、76)の前記壁面は、開口端から前記下端部まで厚さ方向に延びる第1壁部(25)、および、前記下端部において前記第1有機膜(17)の外面と前記間隙(24)を形成するように前記第1壁部(25)に交差する方向に延びる第2壁部(26)を有している、B9に記載の半導体装置(1A~1L)。
 [B11]前記張り出し部(30b)の長さは、前記第1有機膜(17)の厚さを超えている、B9またはB10に記載の半導体装置(1A~1L)。
 [B12]前記パッド電極(30、80、81)は、前記第1主面電極(11、65、67)を被覆する第1電極膜(31)、および、前記第1電極膜(31)を被覆する第2電極膜(32)を含む積層構造を有し、前記張り出し部(30b)は、前記第1電極膜(31)および前記第2電極膜(32)を含む、B9~B11のいずれか一つに記載の半導体装置(1A~1L)。
 [B13]前記パッド電極(30、80、81)は、前記第1主面電極(11、65、67)との接続部において前記第1主面電極(11、65、67)の厚さよりも小さい空隙(33)を形成している、B7~B12のいずれか一つに記載の半導体装置(1A~1L)。
 [B14]前記空隙(33)は、1μm以下である、B13に記載の半導体装置(1A~1L)。
 [B15]前記パッド電極(30、80、81)は、前記第2有機膜(19)の外面と1つの平坦面を形成する電極面(30a、80a、81a)を有している、B7~B14のいずれか一つに記載の半導体装置(1A~1L)。
 [B16]前記チップ(2)は、側面(5、5A~5D)を有し、前記第2有機膜(19)は、前記チップ(2)の前記側面(5、5A~5D)と1つの平坦面を形成する有機側面(23、23A~23D)を有している、B1~B15のいずれか一つに記載の半導体装置(1A~1L)。
 [B17]前記チップ(2)は、前記主面(3)に背向し、研削面からなる第2主面(4)を有している、B1~B16のいずれか一つに記載の半導体装置(1A~1L)。
 [B18]単一の前記第1主面電極(11)を含む、B1~B17のいずれか一つに記載の半導体装置(1A~1F)。
 [B19]前記第1主面電極(11)は、前記主面(3)とショットキ接合を形成している、B18に記載の半導体装置(1A~1F)。
 [B20]複数の前記第1主面電極(11、65、66)を含み、前記第1有機膜(17)は、複数の前記第1主面電極(11、65、66)の周縁部をそれぞれ被覆し、前記第2有機膜(19)は、複数の前記第1主面電極(11、65、66)の一部をそれぞれ露出させるように前記主面(3)を被覆している、B1~B17のいずれか一つに記載の半導体装置(1G~1L)。
 [B21]前記主面(3)の表層部に形成されるチャネル(CH)と、前記チャネル(CH)を制御するように前記主面(3)に形成されたゲート構造(50)と、をさらに含み、複数の前記第1主面電極(11、65、66)は、前記ゲート構造(50)に電気的に接続されたゲート主面電極(11、65)、および、前記チャネル(CH)に電気的に接続されたチャネル主面電極(11、66)を含む、B20に記載の半導体装置(1G~1L)。
 実施形態について詳細に説明してきたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
1A   ワイドバンドギャップ半導体装置
1B   ワイドバンドギャップ半導体装置
1C   ワイドバンドギャップ半導体装置
1D   ワイドバンドギャップ半導体装置
1E   ワイドバンドギャップ半導体装置
1F   ワイドバンドギャップ半導体装置
1G   ワイドバンドギャップ半導体装置
1H   ワイドバンドギャップ半導体装置
1I   ワイドバンドギャップ半導体装置
1J   ワイドバンドギャップ半導体装置
1K   ワイドバンドギャップ半導体装置
1L   ワイドバンドギャップ半導体装置
2    チップ
3    第1主面
4    第2主面
5    側面
6    第1半導体領域(半導体基板)
7    第2半導体領域(エピタキシャル層)
11   第1主面電極
17   感光性樹脂
19   熱硬化性樹脂
20   パッド開口
21   樹脂主面
23   樹脂側面
27   マトリクス樹脂
28   フィラー
28a  小径フィラー
28b  中径フィラー
28c  大径フィラー
29   フィラー欠片
29a  第1フィラー欠片
29b  第2フィラー欠片
30   パッド電極
30a  電極面
31   第1パッド電極膜
32   第2パッド電極膜
65   ゲート主面電極(第1主面電極)
67   ソース主面電極(第1主面電極)
73   ゲートパッド開口(パッド開口)
74   ソースパッド開口(パッド開口)
80   ゲートパッド電極(パッド電極)
80a  電極面
81   ソースパッド電極(パッド電極)
81a  電極面
101A 半導体パッケージ
101B 半導体パッケージ
101C 半導体パッケージ
102  パッケージ本体
106  金属板(導体板)
109  端子電極
112  導線(導電接続部材)
122  パッケージ本体
126  第1金属板(導体板、端子電極)
130  第2金属板(導体板、端子電極)
134  端子電極
137  第1導体スペーサ(導電接続部材)
138  第2導体スペーサ(導電接続部材)
139  導線(導電接続部材)

Claims (20)

  1.  ワイドバンドギャップ半導体を含み、主面を有するチップと、
     前記主面の上に配置された主面電極と、
     マトリクス樹脂および複数のフィラーを含み、前記主面電極の一部を露出させるように前記主面を被覆する熱硬化性樹脂と、を含む、ワイドバンドギャップ半導体装置。
  2.  前記熱硬化性樹脂は、前記主面電極よりも厚い、請求項1に記載のワイドバンドギャップ半導体装置。
  3.  複数の前記フィラーは、前記主面電極よりも薄い複数の第1フィラー、および、前記主面電極よりも厚い複数の第2フィラーを含む、請求項1または2に記載のワイドバンドギャップ半導体装置。
  4.  前記主面電極の周縁部を被覆する感光性樹脂をさらに含み、
     前記熱硬化性樹脂は、前記感光性樹脂を被覆している、請求項1~3のいずれか一項に記載のワイドバンドギャップ半導体装置。
  5.  前記感光性樹脂は、前記主面電極よりも厚く、
     前記熱硬化性樹脂は、前記感光性樹脂よりも厚い、請求項4に記載のワイドバンドギャップ半導体装置。
  6.  複数の前記フィラーは、前記感光性樹脂よりも厚い複数の大径フィラーを含む、請求項5に記載のワイドバンドギャップ半導体装置。
  7.  前記熱硬化性樹脂は、前記チップよりも厚い、請求項1~6のいずれか一項に記載のワイドバンドギャップ半導体装置。
  8.  前記主面電極における前記熱硬化性樹脂から露出した部分の上に形成され、前記熱硬化性樹脂から露出した電極面を有するパッド電極をさらに含む、請求項1~7のいずれか一項に記載のワイドバンドギャップ半導体装置。
  9.  前記電極面は、前記熱硬化性樹脂の外面と1つの平坦面を形成している、請求項8に記載のワイドバンドギャップ半導体装置。
  10.  前記パッド電極は、前記主面電極を被覆する第1電極膜、および、前記第1電極膜を被覆する第2電極膜を含む積層構造を有している、請求項8または9に記載のワイドバンドギャップ半導体装置。
  11.  複数の前記フィラーは、前記熱硬化性樹脂の表層部において破断された粒形を有する複数のフィラー欠片を含む、請求項1~10のいずれか一項に記載のワイドバンドギャップ半導体装置。
  12.  前記チップは、側面を有し、
     前記熱硬化性樹脂は、前記側面に連なる樹脂側面を有している、請求項1~11のいずれか一項に記載のワイドバンドギャップ半導体装置。
  13.  前記樹脂側面は、前記チップの前記側面と1つの研削面を形成している、請求項12に記載のワイドバンドギャップ半導体装置。
  14.  前記熱硬化性樹脂は、前記チップの周縁部において前記主面を直接被覆する部分を含む、請求項1~13のいずれか一項に記載のワイドバンドギャップ半導体装置。
  15.  複数の前記主面電極が前記主面の上に配置され、
     前記熱硬化性樹脂は、複数の前記主面電極の一部をそれぞれに露出させるように前記主面を被覆している、請求項1~14のいずれか一項に記載のワイドバンドギャップ半導体装置。
  16.  前記チップは、ワイドバンドギャップ半導体によってそれぞれ構成された半導体基板およびエピタキシャル層を含む積層構造を有し、前記エピタキシャル層によって形成された前記主面を含む、請求項1~15のいずれか一項に記載のワイドバンドギャップ半導体装置。
  17.  前記チップは、エピタキシャル層からなる単層構造を有している、請求項1~15のいずれか一項に記載のワイドバンドギャップ半導体装置。
  18.  前記チップに形成された機能デバイスをさらに含み、
     前記主面電極は、前記機能デバイスに電気的に接続されている、請求項1~17のいずれか一項に記載のワイドバンドギャップ半導体装置。
  19.  前記機能デバイスは、ダイオードおよびトランジスタのうちの少なくとも1つを含む、請求項18に記載のワイドバンドギャップ半導体装置。
  20.  モールド樹脂からなるパッケージ本体と、
     前記パッケージ本体内に配置された導体板と、
     前記パッケージ本体から部分的に露出するように前記導体板から間隔を空けて前記パッケージ本体内に配置された端子電極と、
     前記パッケージ本体内において前記導体板の上に配置された請求項1~19のいずれか一項に記載のワイドバンドギャップ半導体装置と、
     前記パッケージ本体内において前記端子電極および前記ワイドバンドギャップ半導体装置に電気的に接続された接続部材と、を含む、半導体パッケージ。
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