JP7247892B2 - 炭化珪素半導体装置 - Google Patents

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Description

本開示は、炭化珪素半導体装置に関する。本出願は、２０１７年１２月１５日に出願した日本特許出願である特願２０１７－２４０８５６号に基づく優先権を主張する。当該日本特許出願に記載された全ての記載内容は、参照によって本明細書に援用される。
国際公開２０１３／０３５８１８号（特許文献１）には、トレンチゲート型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が記載されている。当該ＩＧＢＴにおいては、トレンチゲート用のゲート電極と導通されたゲートランナーが設けられている。
国際公開２０１３／０３５８１８号
本開示に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、第１ゲート電極と、第１電極と、第２電極と、ゲートランナーとを備えている。炭化珪素基板は、第１主面と、第１主面の反対側の第２主面とを有する。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域と、第１不純物領域から隔てられるように第２不純物領域上に設けられ、かつ第１導電型を有する第３不純物領域とを含んでいる。第１主面には、ゲート電極トレンチと、ゲートランナートレンチとが設けられている。ゲート電極トレンチは、側面と、側面に連なる底面とにより規定されている。側面は、第１不純物領域と、第２不純物領域と、第３不純物領域とにより構成されている。底面は、第１不純物領域により構成されている。ゲート絶縁膜は、側面および底面の双方に接する。第１ゲート電極は、ゲート絶縁膜上に設けられている。第２ゲート電極は、ゲートランナートレンチ内に設けられ、かつ第１ゲート電極と電気的に接続されている。第１電極は、第１主面において、第３不純物領域に接する。第２電極は、第２主面に接する。ゲートランナーは、第２ゲート電極上に設けられている。
本開示に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、第１ゲート電極と、第１電極と、第２電極と、ゲートランナーとを備えている。炭化珪素基板は、第１主面と、第１主面の反対側の第２主面とを有する。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域と、第１不純物領域から隔てられるように第２不純物領域上に設けられ、かつ第１導電型を有する第３不純物領域とを含んでいる。第１主面には、ゲート電極トレンチと、ゲートランナートレンチとが設けられている。ゲート電極トレンチは、側面と、側面に連なる底面とにより規定されている。側面は、第１不純物領域と、第２不純物領域と、第３不純物領域とにより構成されている。底面は、第１不純物領域により構成されている。ゲート絶縁膜は、側面および底面の双方に接する。第１ゲート電極は、ゲート絶縁膜上に設けられている。第２ゲート電極は、ゲートランナートレンチ内に設けられ、かつ第１ゲート電極と電気的に接続されている。第１電極は、第１主面において、第３不純物領域に接する。第２電極は、第２主面に接する。ゲートランナーは、第２ゲート電極上に設けられている。炭化珪素基板は、ゲートランナートレンチと第２主面との間にあり、第２導電型を有し、かつゲートランナートレンチに接している第４不純物領域を含んでいる。
本開示に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、第１ゲート電極と、第１電極と、第２電極と、ゲートランナーとを備えている。炭化珪素基板は、第１主面と、第１主面の反対側の第２主面とを有する。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域と、第１不純物領域から隔てられるように第２不純物領域上に設けられ、かつ第１導電型を有する第３不純物領域と、第２不純物領域上に設けられ、第２導電型を有し、かつ第２不純物領域よりも高い不純物濃度を有する第５不純物領域とを含んでいる。第１主面には、ゲート電極トレンチと、ゲートランナートレンチとが設けられている。ゲート電極トレンチは、側面と、側面に連なる底面とにより規定されている。側面は、第１不純物領域と、第２不純物領域と、第３不純物領域とにより構成されている。底面は、第１不純物領域により構成されている。ゲート絶縁膜は、側面および底面の双方に接する。第１ゲート電極は、ゲート絶縁膜上に設けられている。第２ゲート電極は、ゲートランナートレンチ内に設けられ、かつ第１ゲート電極と電気的に接続されている。第１電極は、第１主面において、第３不純物領域に接する。第２電極は、第２主面に接する。ゲートランナーは、第２ゲート電極上に設けられている。
図１は、第１実施形態に係る炭化珪素半導体装置の構成を示す断面模式図であり、図２のＩ－Ｉ線に沿った矢視断面模式図に対応する。 図２は、第１実施形態に係る炭化珪素半導体装置の構成を示す平面模式図である。 図３は、図３は、図２の領域ＩＩＩにおけるゲート電極トレンチおよびゲートランナートレンチの構成を示す平面模式図である。 図４は、図３のＩＶ－ＩＶ線に沿った矢視断面模式図である。 図５は、図２のＶ－Ｖ線に沿った矢視断面模式図である。 図６は、第２実施形態に係る炭化珪素半導体装置の構成を示す断面模式図である。 図７は、第３実施形態に係る炭化珪素半導体装置の構成を示す断面模式図である。
［本開示の実施形態の概要］
まず、本開示の実施形態の概要について説明する。
ゲートランナーは、主にゲート電極に対してゲート信号を伝達する役割をはたしている。通常、ゲートランナーは、ゲート酸化膜を介して炭化珪素基板上に設けられたゲート電極の上に配置される。一方、ソースパッドは、絶縁層を介することなく炭化珪素基板の表面上に配置される。そのため、ゲートランナーの表面の位置は、ゲート酸化膜とゲート電極の分だけソースパッドの表面の位置よりも高くなる。たとえばソースパッドに対してワイヤーボンディングを行う際に、ワイヤーがソースパッドよりも突出しているゲートランナーに接触することがある。ワイヤーがゲートランナーに接触すると、ゲートランナーに衝撃が加えられ、ゲートランナーに亀裂が生じることがある。
（１）本開示に係る炭化珪素半導体装置１００は、炭化珪素基板１０と、ゲート絶縁膜５１と、第１ゲート電極４１と、第１電極２６と、第２電極６０と、ゲートランナー５３とを備えている。炭化珪素基板１０は、第１主面１と、第１主面１の反対側の第２主面２とを有する。炭化珪素基板１０は、第１導電型を有する第１不純物領域１１と、第１不純物領域１１上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域１２と、第１不純物領域１１から隔てられるように第２不純物領域１２上に設けられ、かつ第１導電型を有する第３不純物領域１３とを含んでいる。第１主面１には、ゲート電極トレンチ２３と、ゲートランナートレンチ３３とが設けられている。ゲート電極トレンチ２３は、側面と、側面に連なる底面とにより規定されている。側面２１は、第１不純物領域１１と、第２不純物領域１２と、第３不純物領域１３とにより構成されている。底面２２は、第１不純物領域１１により構成されている。ゲート絶縁膜５１は、側面２１および底面２２の双方に接する。第１ゲート電極４１は、ゲート絶縁膜５１上に設けられている。第２ゲート電極４２は、ゲートランナートレンチ３３内に設けられ、かつ第１ゲート電極４１と電気的に接続されている。第１電極２６は、第１主面１において、第３不純物領域１３に接する。第２電極６０は、第２主面２に接する。ゲートランナー５３は、第２ゲート電極４２上に設けられている。
上記（１）に係る炭化珪素半導体装置１００においては、第１主面１には、ゲート電極トレンチ２３と、ゲートランナートレンチ３３とが設けられている。ゲート電極トレンチ２３は、側面２１と、側面２１に連なる底面２２とにより規定されている。ゲート絶縁膜５１は、側面２１および底面２２の双方に接する。第１ゲート電極４１は、ゲート絶縁膜５１上に設けられている。第２ゲート電極４２は、ゲートランナートレンチ３３内に設けられ、かつ第１ゲート電極４１と電気的に接続されている。ゲートランナー５３は、第２ゲート電極４２上に設けられている。これにより、第１主面１にゲートランナートレンチ３３が設けられていない場合と比較して、ゲートランナー５３の高さを低くすることができる。そのため、たとえばワイヤーなどの外部配線をソースパッドに接続する際に、外部配線がゲートランナー５３に接触して、ゲートランナー５３に衝撃が加えられる可能性を低減することができる。結果として、ゲートランナー５３に亀裂が生じることを抑制することができる。
（２）上記（１）に係る炭化珪素半導体装置１００によれば、第２主面２に対して垂直な方向において、第２ゲート電極４２とゲートランナー５３との境界は、第１主面１と第２主面２との間にあってもよい。これにより、ゲートランナー５３の高さをさらに低減することができる。そのため、ゲートランナー５３に亀裂が生じることをさらに抑制することができる。
（３）上記（１）または（２）に係る炭化珪素半導体装置１００において、ゲートランナートレンチ３３の深さは、ゲート電極トレンチ２３の深さよりも大きくてもよい。
（４）上記（１）～（３）のいずれかに係る炭化珪素半導体装置１００において、炭化珪素基板１０は、ゲートランナートレンチ３３と第２主面２との間にあり、かつ第２導電型を有する第４不純物領域１４を含んでいてもよい。これにより、ゲートランナー絶縁膜５２に電界が集中することを抑制することができる。そのため、ゲートランナー絶縁膜５２が破壊されることを抑制することができる。
（５）上記（４）に係る炭化珪素半導体装置１００において、第４不純物領域１４は、ゲートランナートレンチ３３に接していてもよい。これにより、ゲートランナー絶縁膜５２に電界が集中することをさらに抑制することができる。そのため、ゲートランナー絶縁膜５２が破壊されることをさらに抑制することができる。
（６）上記（１）～（５）のいずれかに係る炭化珪素半導体装置１００において、第３不純物領域１３は、ゲートランナートレンチ３３から離間していてもよい。
（７）上記（１）～（６）のいずれかに係る炭化珪素半導体装置１００において、ゲートランナートレンチ３３の延在方向に対して垂直な断面におけるゲートランナートレンチ３３の幅Ｗ２は、ゲート電極トレンチ２３の延在方向に対して垂直な断面におけるゲート電極トレンチ２３の幅Ｗ１よりも大きくてもよい。
（８）上記（１）～（７）のいずれかに係る炭化珪素半導体装置１００において、第２ゲート電極４２の延在方向に対して垂直な断面における第２ゲート電極４２の幅Ｗ３は、ゲートランナー５３の延在方向に対して垂直な断面におけるゲートランナー５３の幅Ｗ４よりも大きくてもよい。第２ゲート電極４２の幅Ｗ３がゲートランナー５３の幅Ｗ４と同じ場合、位置決めの誤差が大きいと、ゲートランナー５３がゲートランナートレンチ３３の外部にはみ出て第１主面１に乗り上げるおそれがある。第２ゲート電極４２の幅Ｗ３をゲートランナー５３の幅Ｗ４よりも大きくすることにより、位置決めの誤差がある程度大きい場合であっても、ゲートランナー５３をゲートランナートレンチ３３の内部に配置して、ゲートランナー５３が第１主面１に乗り上げることを防止することができる。結果として、位置決めの誤差がある程度大きい場合であっても、ゲートランナー５３の高さを低減することができる。
（９）上記（１）～（８）のいずれかに係る炭化珪素半導体装置１００において、第２不純物領域１３と電気的に接続されているソースパッド２５をさらに備えていてもよい。ゲートランナー５３は、第２主面２に対面する第３主面７と、第３主面７と反対側の第４主面５とを含んでいてもよい。ソースパッド２５は、第２主面２に対面する第５主面６と、第５主面６と反対側の第６主面４とを含んでいてもよい。第２主面２に対して垂直な方向において、第４主面５と第２主面２との距離Ｈ４は、第６主面４と第２主面２との距離Ｈ５よりも短くてもよい。これにより、ゲートランナー５３をソースパッド２５よりも低くすることができる。そのため、たとえばワイヤーなどの外部配線をソースパッド２５に接続する際に、外部配線がゲートランナー５３に接触して、ゲートランナー５３に衝撃が加えられる可能性をさらに低減することができる。結果として、ゲートランナー５３に亀裂が生じることをさらに抑制することができる。
（１０）上記（１）に係る炭化珪素半導体装置１００によれば、第２主面２に対して垂直な方向において、第２ゲート電極４２とゲートランナー５３との境界は、第１主面１と第２主面２との間にあってもよい。炭化珪素基板１０は、ゲートランナートレンチ３３と第２主面２との間にあり、かつ第２導電型を有する第４不純物領域１４を含んでいてもよい。第２ゲート電極４２の延在方向に対して垂直な断面における第２ゲート電極４２の幅Ｗ３は、ゲートランナー５３の延在方向に対して垂直な断面におけるゲートランナー５３の幅Ｗ４よりも大きくてもよい。炭化珪素半導体装置１００は、第２不純物領域１３と電気的に接続されているソースパッド２５をさらに備えていてもよい。ゲートランナー５３は、第２主面２に対面する第３主面７と、第３主面７と反対側の第４主面５とを含んでいてもよい。ソースパッド２５は、第２主面２に対面する第５主面６と、第５主面６と反対側の第６主面４とを含んでいてもよい。第２主面２に対して垂直な方向において、第４主面５と第２主面２との距離Ｈ４は、第６主面４と第２主面２との距離Ｈ５よりも短くてもよい。
（１１）本開示に係る炭化珪素半導体装置１００は、炭化珪素基板１０と、ゲート絶縁膜５１と、第１ゲート電極４１と、第１電極２６と、第２電極６０と、ゲートランナー５３とを備えている。炭化珪素基板１０は、第１主面１と、第１主面１の反対側の第２主面２とを有する。炭化珪素基板１０は、第１導電型を有する第１不純物領域１１と、第１不純物領域１１上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域１２と、第１不純物領域１１から隔てられるように第２不純物領域１２上に設けられ、かつ第１導電型を有する第３不純物領域１３とを含んでいる。第１主面１には、ゲート電極トレンチ２３と、ゲートランナートレンチ３３とが設けられている。ゲート電極トレンチ２３は、側面と、側面に連なる底面とにより規定されている。側面２１は、第１不純物領域１１と、第２不純物領域１２と、第３不純物領域１３とにより構成されている。底面２２は、第１不純物領域１１により構成されている。ゲート絶縁膜５１は、側面２１および底面２２の双方に接する。第１ゲート電極４１は、ゲート絶縁膜５１上に設けられている。第２ゲート電極４２は、ゲートランナートレンチ３３内に設けられ、かつ第１ゲート電極４１と電気的に接続されている。第１電極２６は、第１主面１において、第３不純物領域１３に接する。第２電極６０は、第２主面２に接する。ゲートランナー５３は、第２ゲート電極４２上に設けられている。炭化珪素基板１０は、ゲートランナートレンチ３３と第２主面２との間にあり、第２導電型を有し、かつゲートランナートレンチ３３に接している第４不純物領域１４を含んでいる。
（１２）本開示に係る炭化珪素半導体装置１００は、炭化珪素基板１０と、ゲート絶縁膜５１と、第１ゲート電極４１と、第１電極２６と、第２電極６０と、ゲートランナー５３とを備えている。炭化珪素基板１０は、第１主面１と、第１主面１の反対側の第２主面２とを有する。炭化珪素基板１０は、第１導電型を有する第１不純物領域１１と、第１不純物領域１１上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域１２と、第１不純物領域１１から隔てられるように第２不純物領域１２上に設けられ、かつ第１導電型を有する第３不純物領域１３と、第２不純物領域１２上に設けられ、第２導電型を有し、かつ第２不純物領域１２よりも高い不純物濃度を有する第５不純物領域１８とを含んでいる。第１主面１には、ゲート電極トレンチ２３と、ゲートランナートレンチ３３とが設けられている。ゲート電極トレンチ２３は、側面と、側面に連なる底面とにより規定されている。側面２１は、第１不純物領域１１と、第２不純物領域１２と、第３不純物領域１３とにより構成されている。底面２２は、第１不純物領域１１により構成されている。ゲート絶縁膜５１は、側面２１および底面２２の双方に接する。第１ゲート電極４１は、ゲート絶縁膜５１上に設けられている。第２ゲート電極４２は、ゲートランナートレンチ３３内に設けられ、かつ第１ゲート電極４１と電気的に接続されている。第１電極２６は、第１主面１において、第３不純物領域１３に接する。第２電極６０は、第２主面２に接する。ゲートランナー５３は、第２ゲート電極４２上に設けられている。
［本開示の実施形態の詳細］
以下、実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
（第１実施形態）
まず、第１実施形態に係る炭化珪素半導体装置１００の一例としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構成について説明する。
図１に示されるように、本実施形態に係るＭＯＳＦＥＴ１００は、炭化珪素基板１０と、ゲート絶縁膜５１と、第１ゲート電極４１と、ソース電極２６（第１電極２６）と、ドレイン電極６０（第２電極６０）と、第２ゲート電極４２と、ゲートランナー５３と、ゲートパッド８０（図２参照）と、第１層間絶縁膜３６と、第２層間絶縁膜３８と、パッシベーション層３４とを主に有している。炭化珪素基板１０は、炭化珪素単結晶基板１６と、炭化珪素単結晶基板１６上にある炭化珪素エピタキシャル層１７とを含む。
炭化珪素基板１０は、第１主面１と、第１主面１と反対側の第２主面２とを有する。炭化珪素エピタキシャル層１７は第１主面１を構成する。炭化珪素単結晶基板１６は第２主面２を構成する。炭化珪素単結晶基板１６および炭化珪素エピタキシャル層１７は、たとえばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板１６は、たとえば窒素（Ｎ）などのｎ型不純物を含みｎ型（第１導電型）を有する。
第１主面１は、｛０００１｝面または｛０００１｝面がオフ方向に８°以下のオフ角だけ傾斜した面である。好ましくは、第１主面１は、（０００－１）面または（０００－１）面がオフ方向に８°以下のオフ角だけ傾斜した面である。オフ方向は、たとえば＜１１－２０＞方向であってもよいし、＜１－１００＞方向であってもよい。オフ角は、たとえば１°以上であってもよいし、２°以上であってもよい。オフ角は、６°以下であってもよいし、４°以下であってもよい。
炭化珪素エピタキシャル層１７は、ドリフト領域１１（第１不純物領域１１）と、ボディ領域１２（第２不純物領域１２）と、ソース領域１３（第３不純物領域１３）と、第４不純物領域１４と、コンタクト領域１５とを主に有する。ドリフト領域１１は、たとえば窒素などのｎ型不純物を含み、ｎ型の導電型を有する。ドリフト領域１１のｎ型不純物の濃度は、炭化珪素単結晶基板１６のｎ型不純物の濃度よりも低くてもよい。ドリフト領域１１のｎ型不純物の濃度は、たとえば１×１０14ｃｍ-3以上５×１０16ｃｍ-3以下である。
ボディ領域１２はドリフト領域１１上に設けられている。ボディ領域１２は、たとえばアルミニウム（Ａｌ）などのｐ型不純物を含み、ｐ型（第２導電型）の導電型を有する。ボディ領域１２におけるｐ型不純物の濃度は、たとえばドリフト領域１１のｎ型不純物の濃度よりも高い。ボディ領域１２におけるｐ型不純物の濃度は、たとえば１×１０16ｃｍ-3以上５×１０18ｃｍ-3以下である。
ソース領域１３は、ボディ領域１２によってドリフト領域１１から隔てられるようにボディ領域１２上に設けられている。ソース領域１３は、たとえば窒素またはリン（Ｐ）などのｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域１３は、第１主面１の一部を構成している。ソース領域１３のｎ型不純物の濃度は、たとえばボディ領域１２のｐ型不純物の濃度よりも高い。ソース領域１３のｎ型不純物の濃度は、たとえば１×１０19ｃｍ-3程度である。
コンタクト領域１５は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。コンタクト領域１５のｐ型不純物の濃度は、たとえばボディ領域１２のｐ型不純物の濃度よりも高い。コンタクト領域１５は、ソース領域１３を貫通し、ボディ領域１２に接する。コンタクト領域１５は、第１主面１の一部を構成する。コンタクト領域１５のｐ型不純物の濃度は、たとえば１×１０18ｃｍ-3以上１×１０20ｃｍ-3以下である。
第１主面１には、ゲート電極トレンチ２３が設けられている。ゲート電極トレンチ２３は、第１側面２１と第１底面２２とにより規定されている。第１側面２１は、ソース領域１３およびボディ領域１２を貫通してドリフト領域１１に至る。第１底面２２は、第１側面２１と連なる。第１底面２２は、ドリフト領域１１に位置する。第１側面２１は、ドリフト領域１１と、ボディ領域１２と、ソース領域１３とにより構成されている。第１底面２２は、ドリフト領域１１により構成されている。
第１底面２２は、たとえば第２主面２と平行な平面である。第１側面２１は、たとえば第１底面２２に対してほぼ垂直な方向延在している。第１側面２１は、ゲート電極トレンチ２３の幅が第１底面２２から第１主面１に向かって拡がるように、第１底面２２に対して傾斜していてもよい。ゲート電極トレンチ２３は、たとえば第２主面２と平行な方向に沿ってストライプ状に伸長している。ゲート電極トレンチ２３は、ハニカム状に伸長していてもよいし、アイランド状に点在していてもよい。
ゲート絶縁膜５１は、たとえば酸化膜である。ゲート絶縁膜５１は、たとえば二酸化珪素を含む材料により構成されている。ゲート絶縁膜５１は、第１側面２１および第１底面２２の双方に接する。ゲート絶縁膜５１は、第１底面２２においてドリフト領域１１と接する。ゲート絶縁膜５１は、第１側面２１においてソース領域１３、ボディ領域１２およびドリフト領域１１の各々と接する。
第１ゲート電極４１は、ゲート絶縁膜５１上に設けられている。第１ゲート電極４１は、たとえば導電性不純物を含むポリシリコンから構成されている。第１ゲート電極４１は、たとえばゲート電極トレンチ２３の内部に配置されている。ゲート絶縁膜５１は、ソース領域１３、ボディ領域１２およびドリフト領域１１の各々と、第１ゲート電極４１との間に設けられている。
第１主面１には、ゲートランナートレンチ３３が設けられている。ゲートランナートレンチ３３は、第２側面３１と第２底面３２とにより規定されている。第２側面３１は、コンタクト領域１５およびボディ領域１２を貫通してドリフト領域１１に至る。第２底面３２は、第２側面３１と連なる。第２底面３２は、ドリフト領域１１に位置する。第２側面３１は、ドリフト領域１１と、ボディ領域１２と、コンタクト領域１５とにより構成されている。第２底面３２は、ドリフト領域１１により構成されている。第２底面３２は、たとえば第２主面２と平行な平面である。第２側面３１は、たとえば第２底面３２に対してほぼ垂直な方向延在している。第２側面３１は、ゲートランナートレンチ３３の幅が第２底面３２から第１主面１に向かって拡がるように、第２底面３２に対して傾斜していてもよい。ゲートランナートレンチ３３は、たとえば第２主面２と平行な方向に沿ってストライプ状に伸長している。
ゲートランナー絶縁膜５２は、たとえば酸化膜である。ゲートランナー絶縁膜５２は、たとえば二酸化珪素を含む材料により構成されている。ゲートランナー絶縁膜５２は、第２側面３１および第２底面３２の双方に接する。ゲートランナー絶縁膜５２は、第２底面３２においてドリフト領域１１と接する。ゲートランナー絶縁膜５２は、第２側面３１においてコンタクト領域１５、ボディ領域１２およびドリフト領域１１の各々と接する。別の観点から言えば、ソース領域１３は、ゲートランナートレンチ３３から離間している。
第２ゲート電極４２は、ゲートランナー絶縁膜５２上に設けられている。第２ゲート電極４２は、たとえば導電性不純物を含むポリシリコンから構成されている。第２ゲート電極４２は、ゲートランナートレンチ３３内に設けられている。第２ゲート電極４２を構成する材料は、たとえば第１ゲート電極４１を構成する材料と同じである。第２ゲート電極４２は、第１ゲート電極４１と電気的に接続されている。第２ゲート電極４２と第１ゲート電極４１とは、一体として形成されていてもよいし、別体として形成されていてもよい。第２ゲート電極４２は、第１ゲート電極４１に直接連なっていてもよいし、別の導電体を介して第１ゲート電極４１と電気的に接続されていてもよい。
ゲートランナー５３は、第２ゲート電極４２上に設けられている。ゲートランナー５３を構成する材料は、第１ゲート電極４１および第２ゲート電極４２の各々を構成する材料とは異なっている。ゲートランナー５３を構成する材料の電気伝導率は、第１ゲート電極４１および第２ゲート電極４２の各々を構成する材料の電気伝導率よりも高くてもよい。ゲートランナー５３は、たとえばアルミニウムを含む材料により構成されている。
ゲートランナー５３の一部は、ゲートランナートレンチ３３内に配置されていてもよい。ゲートランナー５３は、たとえば第２底面３２に対向して設けられている。ゲートランナー５３の一部は、第２側面３１に対向していてもよい。ゲートランナー５３がゲートランナートレンチ３３に入り込んでいる深さＨ３は、たとえば０．１μｍ以上２μｍ以下である。深さＨ３は、第２主面２に対して垂直な方向における第１主面１と境界との距離である。
第２主面２に対して垂直な方向において、第２ゲート電極４２とゲートランナー５３との境界３は、第１主面１と第２主面２との間にあってもよい。特定的には、第２主面２に対して垂直な方向において、境界３は、第１主面１と第２底面３２との間にある。境界３は、第１主面１に対して第２底面３２側に位置している。ゲートランナー５３は、境界３と反対側にある第４主面５を有している。
ゲートランナートレンチ３３の深さＨ２は、ゲート電極トレンチ２３の深さＨ１よりも大きくてもよい。ゲート電極トレンチ２３の深さＨ１は、たとえば０．５μｍ以上２．５μｍ以下である。ゲートランナートレンチ３３の深さＨ２は、たとえば０．５μｍ以上３．０μｍ以下である。
ゲートランナートレンチ３３の延在方向に対して垂直な断面におけるゲートランナートレンチ３３の幅Ｗ２は、ゲート電極トレンチ２３の延在方向に対して垂直な断面におけるゲート電極トレンチ２３の幅Ｗ１よりも大きくてもよい。ゲート電極トレンチ２３の幅Ｗ１は、たとえば０．２５μｍ以上３．０μｍ以下である。ゲートランナートレンチ３３の幅Ｗ２は、たとえば０．３０μｍ以上１０００μｍ以下である。なお、トレンチの延在方向とは、トレンチの底面に平行な方向であって、かつトレンチの側面に平行な方向である。
第２ゲート電極４２の延在方向に対して垂直な断面における第２ゲート電極４２の幅Ｗ３は、ゲートランナー５３の延在方向に対して垂直な断面におけるゲートランナー５３の幅Ｗ４よりも大きくてもよい。第２ゲート電極４２の幅Ｗ３は、たとえば０．３０μｍ以上１０００μｍ以下である。ゲートランナー５３の幅Ｗ４は、たとえば０．４μｍ以上９９５μｍ以下である。なお、第２ゲート電極４２の延在方向とは、第２ゲート電極４２の長手方向である。ゲートランナー５３の延在方法についても同様である。
第４不純物領域１４は、たとえばゲートランナートレンチ３３と第２主面２との間にある。具体的には、第４不純物領域１４は、第２底面３２と第２主面２との間にある。第４不純物領域１４は、たとえばアルミニウム（Ａｌ）などのｐ型不純物を含み、ｐ型（第２導電型）の導電型を有する。第４不純物領域１４のｐ型不純物の濃度は、たとえば１×１０16ｃｍ-3以上１×１０19ｃｍ-3以下である。ゲートランナートレンチ３３の延在方向に対して垂直な断面において、第４不純物領域１４の幅は、第２底面３２の幅Ｗ２よりも大きくてもよい。
第４不純物領域１４は、ゲート電極トレンチ２３の直下には配置されていなくてもよい。具体的には、第４不純物領域１４は、第１底面２２と第２主面２との間の領域には配置されていない。第１底面２２と第２主面２との間の領域には、たとえばドリフト領域１１が配置されている。当該ドリフト領域１１は、たとえば第４不純物領域１４に挟まれている。第４不純物領域１４は、ソース電極２６に電気的に接続されていてもよいし、フローティングであってもよい。
ソース電極２６は、たとえば第１主面１において、ソース領域１３と、コンタクト領域１５とに接する。ソース電極２６は、コンタクト電極２４と、ソースパッド２５とを有する。ソース電極２６は、第１主面１に設けられたソーストレンチ（図示せず）内に設けられており、ソーストレンチの壁面においてソース領域１３と接していてもよい。ソースパッド２５は、コンタクト電極２４上にある。ソースパッド２５は、ソース領域１３と電気的に接続されている。コンタクト電極２４は、第１主面１において、ソース領域１３およびコンタクト領域１５に接していてもよい。コンタクト電極２４は、たとえばＴｉと、Ａｌと、Ｓｉとを含む材料から構成されている。コンタクト電極２４は、ソース領域１３とオーミック接合している。コンタクト電極２４は、コンタクト領域１５とオーミック接合していてもよい。
図１に示されるように、ゲートランナー５３は、第２主面２に対面する第３主面７と、第３主面７と反対側の第４主面５とを含んでいる。ソースパッド２５は、第２主面２に対面する第５主面６と、第５主面６と反対側の第６主面４とを含んでいる。第２主面２に対して垂直な方向において、第４主面５と第２主面２との距離Ｈ４は、第６主面４と第２主面２との距離Ｈ５よりも短くてもよい。別の観点から言えば、ゲートランナー５３は、ソースパッド２５よりも低くてもよい。
ドレイン電極６０は、第２主面２に接する。ドレイン電極６０は、第２主面２において炭化珪素単結晶基板１６と接している。ドレイン電極６０は、ドリフト領域１１と電気的に接続されている。ドレイン電極６０は、たとえばＮｉＳｉまたはＴｉＡｌＳｉを含む材料から構成されている。
第１層間絶縁膜３６は、たとえば第１ゲート電極４１およびゲート絶縁膜５１の各々上に設けられている。たとえば第１層間絶縁膜３６は、第１ゲート電極４１およびゲート絶縁膜５１の各々に接している。第１層間絶縁膜３６は、たとえば二酸化珪素を含む材料から構成されている。第１層間絶縁膜３６は、たとえば第１ゲート電極４１とソース電極２６とを電気的に絶縁している。第１層間絶縁膜３６は、たとえばソース電極２６に覆われている。第１層間絶縁膜３６の上面は、たとえばソースパッド２５に接している。第１層間絶縁膜３６の側面は、たとえばソースパッド２５およびコンタクト電極２４の各々に接している。
第２層間絶縁膜３８は、たとえばコンタクト領域１５上に設けられている。第２層間絶縁膜３８は、たとえば第１主面１においてコンタクト領域１５に接している。第２層間絶縁膜３８は、たとえば二酸化珪素を含む材料から構成されている。第２層間絶縁膜３８は、たとえばゲートランナー５３とソース電極２６とを電気的に絶縁している。第２層間絶縁膜３８の一部は、ゲートランナートレンチ３３の一部に入り込み、第２ゲート電極４２の上面に接していてもよい。第２層間絶縁膜３８は、たとえばゲートランナー５３とゲートランナー絶縁膜５２とに接している。第２層間絶縁膜３８の一部は、たとえばゲートランナー５３とゲートランナー絶縁膜５２との間に配置されていてもよい。
パッシベーション層３４は、ソース電極２６と、ゲートランナー５３と、第２層間絶縁膜３８とを覆うように設けられている。パッシベーション層３４は、ソース電極２６、ゲートランナー５３および第２層間絶縁膜３８の各々に接している。パッシベーション層３４は、たとえば窒化珪素（ＳｉＮ）、二酸化珪素またはポリイミドなどの材料により構成されている。
図２に示されるように、第２主面２に対して垂直な方向から見て、ゲートパッド８０は、たとえば長方形の形状を有している。ゲートランナー５３は、たとえば第１ゲートランナー部８１と、第２ゲートランナー部８２と、第３ゲートランナー部８３とを有している。図２に示されるように、第１ゲートランナー部８１および第２ゲートランナー部８２の各々は、たとえばＬ字型を有している。第１ゲートランナー部８１は、ゲートパッド８０の一端から、第１方向１０１に平行であって、かつゲートパッド８０から離れる方向に延在する。第１ゲートランナー部８１は、途中でほぼ９０°折れ曲がり、第２方向１０２に平行な方向に延在する。第１方向１０１は、たとえば＜１１－２０＞方向である。第２方向１０２は、たとえば第１方向１０１に垂直な方向であり、かつ第２主面２に平行な方向である。第２方向１０２は、たとえば＜１－１００＞方向である。
第２ゲートランナー部８２は、ゲートパッド８０の他端から、第１方向１０１に平行であって、かつゲートパッド８０から離れる方向に延在する。第２ゲートランナー部８２は、途中でほぼ９０°折れ曲がり、第２方向１０２に平行な方向に延在する。第２主面２に対して垂直な方向から見て、第３ゲートランナー部８３は、細長い長方形の形状を有している。第３ゲートランナー部８３は、第１ゲートランナー部８１と、第２ゲートランナー部８２との間に位置している。第３ゲートランナー部８３は、たとえば第２方向１０２と平行な方向に延在している。
図３は、図２の領域ＩＩＩにおけるゲート電極トレンチおよびゲートランナートレンチの構成を示す平面模式図である。図３に示されるように、ゲートランナートレンチ３３は、たとえば第２方向１０２に平行な方向に延在している。ゲート電極トレンチ２３は、たとえば第１方向１０１に平行な方向に延在している。ゲート電極トレンチ２３は、ゲートランナートレンチ３３の両側に位置していてもよい。ゲート電極トレンチ２３は、ゲートランナートレンチ３３に連なっている。
図４に示されるように、ゲート電極トレンチ２３の第１底面２２は、ゲートランナートレンチ３３の第２側面３１に連なっていてもよい。ゲート絶縁膜５１は、ゲートランナー絶縁膜５２に連なっている。第１ゲート電極４１は、第１底面２２と第２側面３１との境界において、第２ゲート電極４２に連なっていてもよい。第２ゲート電極４２上には、ゲートランナー５３が配置されている。ゲートランナー５３の一部は、たとえば第１ゲート電極４１に接している。ゲートランナー５３の一部は、第１ゲート電極４１に乗り上げていてもよい。
図４に示されるように、ゲートランナー５３の一部は、第１底面２２に対向して配置されていてもよい。ゲートランナー５３は、第１底面２２と第２側面３１との境界上に配置されていてもよい。ゲートランナー５３は、第１層間絶縁膜３６に接していてもよい。ゲートランナー５３の一部は、第１ゲート電極４１とパッシベーション層３４とに挟まれていてもよい。
図５に示されるように、本実施形態に係るＭＯＳＦＥＴ１００は、第１絶縁層３９と、第２絶縁層３７と、接続ゲート電極４３とをさらに有していてもよい。第１絶縁層３９は、第１主面１上に設けられている。第１絶縁層３９は、たとえば第１主面１において、ボディ領域１２と接していてもよい。第１絶縁層３９は、たとえばゲートランナー絶縁膜５２に接している。第２絶縁層３７は、第１絶縁層３９上に設けられている。第２絶縁層３７は、ボディ領域１２に対向して設けられていてもよい。接続ゲート電極４３は、たとえば第２ゲート電極４２に連なっている。接続ゲート電極４３の一部は、たとえば第１絶縁層３９に乗り上げている。接続ゲート電極４３は、たとえば第２ゲート電極４２と同じ材料により構成されている。
第２絶縁層３７の一部は、たとえば接続ゲート電極４３上に乗り上げていてもよい。接続ゲート電極４３の一部は、たとえば第１絶縁層３９と第２絶縁層３７とに挟まれていてもよい。ゲートランナー５３の一部は、接続ゲート電極４３に乗り上げていてもよい。ゲートランナー５３は、接続ゲート電極４３上において、ゲートパッド８０と連なっていてもよい。ゲートパッド８０は、第２絶縁層３７上に設けられている。ゲートパッド８０は、接続ゲート電極４３に接していてもよい。ゲートパッド８０は、ボディ領域１２に対向して設けられていてもよい。ゲートパッド８０は、第４不純物領域１４に対向して設けられていてもよい。
次に、第１実施形態に係るＭＯＳＦＥＴ１００の作用効果について説明する。
第１実施形態に係るＭＯＳＦＥＴ１００においては、第１主面１には、ゲート電極トレンチ２３と、ゲートランナートレンチ３３とが設けられている。ゲート電極トレンチ２３は、側面２１と、側面２１に連なる底面２２とにより規定されている。ゲート絶縁膜５１は、側面２１および底面２２の双方に接する。第１ゲート電極４１は、ゲート絶縁膜５１上に設けられている。第２ゲート電極４２は、ゲートランナートレンチ３３内に設けられ、かつ第１ゲート電極４１と電気的に接続されている。ゲートランナー５３は、第２ゲート電極４２上に設けられている。これにより、第１主面１にゲートランナートレンチ３３が設けられていない場合と比較して、ゲートランナー５３の高さを低くすることができる。そのため、たとえばワイヤーなどの外部配線をソースパッド２５に接続する際に、外部配線がゲートランナー５３に接触して、ゲートランナー５３に衝撃が加えられる可能性を低減することができる。結果として、ゲートランナー５３に亀裂が生じることを抑制することができる。
また第１実施形態に係るＭＯＳＦＥＴ１００によれば、第２主面２に対して垂直な方向において、第２ゲート電極４２とゲートランナー５３との境界は、第１主面１と第２主面２との間にあってもよい。これにより、ゲートランナー５３の高さをさらに低減することができる。そのため、ゲートランナー５３に亀裂が生じることをさらに抑制することができる。
さらに第１実施形態に係るＭＯＳＦＥＴ１００によれば、炭化珪素基板１０は、ゲートランナートレンチ３３と第２主面２との間にあり、かつ第２導電型を有する第４不純物領域１４を含んでいてもよい。これにより、ゲートランナー絶縁膜５２に電界が集中することを抑制することができる。そのため、ゲートランナー絶縁膜５２が破壊されることを抑制することができる。
さらに第１実施形態に係るＭＯＳＦＥＴ１００によれば、第２ゲート電極４２の延在方向に対して垂直な断面における第２ゲート電極４２の幅は、ゲートランナー５３の延在方向に対して垂直な断面におけるゲートランナー５３の幅よりも大きくてもよい。第２ゲート電極４２の幅がゲートランナー５３の幅と同じ場合、位置決めの誤差が大きいと、ゲートランナー５３がゲートランナートレンチ３３の外部にはみ出て第１主面１に乗り上げるおそれがある。第２ゲート電極４２の幅をゲートランナー５３の幅よりも大きくすることにより、位置決めの誤差がある程度大きい場合であっても、ゲートランナー５３をゲートランナートレンチ３３の内部に配置して、ゲートランナー５３が第１主面１に乗り上げることを防止することができる。結果として、位置決めの誤差がある程度大きい場合であっても、ゲートランナー５３の高さを低減することができる。
さらに第１実施形態に係るＭＯＳＦＥＴ１００によれば、第２不純物領域１３と電気的に接続されているソースパッド２５をさらに有している。ゲートランナー５３は、第２主面２に対面する第３主面７と、第３主面７と反対側の第４主面５とを含んでいる。ソースパッド２５は、第２主面２に対面する第５主面６と、第５主面６と反対側の第６主面４とを含んでいる。第２主面２に対して垂直な方向において、第４主面５と第２主面２との距離は、第６主面４と第２主面２との距離よりも短い。これにより、ゲートランナー５３をソースパッド２５よりも低くすることができる。そのため、たとえばワイヤーなどの外部配線をソースパッド２５に接続する際に、外部配線がゲートランナー５３に接触して、ゲートランナー５３に衝撃が加えられる可能性をさらに低減することができる。結果として、ゲートランナー５３に亀裂が生じることをさらに抑制することができる。
（第２実施形態）
次に、第２実施形態に係るＭＯＳＦＥＴ１００の構成について説明する。第２実施形態に係るＭＯＳＦＥＴ１００は、第４不純物領域１４がゲートランナートレンチ３３に接している構成において、第１実施形態に係るＭＯＳＦＥＴ１００と異なっており、その他の構成については、第１実施形態に係るＭＯＳＦＥＴ１００とほぼ同じである。以下、第１実施形態に係るＭＯＳＦＥＴ１００と異なる構成を中心に説明する。
図６に示されるように、第４不純物領域１４は、ゲートランナートレンチ３３に接していてもよい。具体的には、ゲートランナートレンチ３３の一部は、第４不純物領域１４内に埋め込まれている。ゲートランナートレンチ３３の第２底面３２は、第４不純物領域１４に接している。ゲートランナートレンチ３３の第２側面３１の一部は、第４不純物領域１４に接している。別の観点から言えば、ゲートランナー絶縁膜５２は、第２底面３２において、第４不純物領域１４に接している。ゲートランナー絶縁膜５２は、第２側面３１の一部において、第４不純物領域１４に接している。第２底面３２は、第４不純物領域１４により構成されている。第２側面３１は、第４不純物領域１４と、ドリフト領域１１と、ボディ領域１２と、コンタクト領域１５とにより構成されている。
第２実施形態に係るＭＯＳＦＥＴ１００によれば、第４不純物領域１４は、ゲートランナートレンチ３３に接している。これにより、ゲートランナー絶縁膜５２に電界が集中することをさらに抑制することができる。そのため、ゲートランナー絶縁膜５２が破壊されることをさらに抑制することができる。
（第３実施形態）
次に、第３実施形態に係るＭＯＳＦＥＴ１００の構成について説明する。第３実施形態に係るＭＯＳＦＥＴ１００は、第５不純物領域１８がボディ領域１２上に設けられている構成において、第１実施形態に係るＭＯＳＦＥＴ１００と異なっており、その他の構成については、第１実施形態に係るＭＯＳＦＥＴ１００とほぼ同じである。以下、第１実施形態に係るＭＯＳＦＥＴ１００と異なる構成を中心に説明する。
図７に示されるように、炭化珪素基板１０は、第５不純物領域１８をさらに有していてもよい。第５不純物領域１８は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。第５不純物領域１８のｐ型不純物の濃度は、たとえばボディ領域１２のｐ型不純物の濃度よりも高い。第５不純物領域１８は、第１主面１の一部を構成する。第５不純物領域１８のｐ型不純物の濃度は、コンタクト領域１５のｐ型不純物濃度と同じであってもよい。第５不純物領域１８は、たとえばボディ領域１２と第１絶縁層３９との間に位置する。
第５不純物領域１８は、たとえばゲートランナートレンチ３３の第２側面３１に接している。別の観点から言えば、第２側面３１の一部は、第５不純物領域１８により構成されていてもよい。第５不純物領域１８は、ゲートパッド８０に対向して配置されていてもよい。第１主面１に対して垂直な方向において、第１絶縁層３９は、第５不純物領域１８と接続ゲート電極４３との間に位置していてもよい。第２側面３１に対して垂直な方向において、ゲートランナー絶縁膜５２は、第５不純物領域１８と、接続ゲート電極４３との間に位置していてもよい。
第３実施形態に係るＭＯＳＦＥＴ１００によれば、第５不純物領域１８は、ボディ領域１２と第１絶縁層３９との間に位置している。これにより、第１絶縁層３９に電界が集中することを抑制することができる。そのため、第１絶縁層３９が破壊されることを抑制することができる。
なお上記各実施の形態では、ｎ型を第１導電型とし、かつｐ型を第２導電型して説明したが、ｐ型を第１導電型とし、かつｎ型を第２導電型としてもよい。また上記実施の形態では、炭化珪素半導体装置としてＭＯＳＦＥＴ１００を例に挙げて説明したが、炭化珪素半導体装置は、たとえばＩＧＢＴなどであってもよい。さらに上記各不純物領域におけるｐ型不純物の濃度およびｎ型不純物の濃度は、たとえばＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ）またはＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などにより測定可能である。またｐ型領域とｎ型領域との境界面（つまりＰＮ界面）の位置は、たとえばＳＣＭまたはＳＩＭＳなどにより特定することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 第１主面、２ 第２主面、３ 境界、４ 第６主面、５ 第４主面、６ 第５主面、７ 第３主面、１０ 炭化珪素基板、１１ ドリフト領域（第１不純物領域）、１２ ボディ領域（第２不純物領域）、１３ ソース領域（第３不純物領域）、１４ 第４不純物領域、１５ コンタクト領域、１６ 炭化珪素単結晶基板、１７ 炭化珪素エピタキシャル層、１８ 第５不純物領域、２１ 側面（第１側面）、２２ 底面（第１底面）、２３ ゲート電極トレンチ、２４ コンタクト電極、２５ ソースパッド、２６ 第１電極（ソース電極）、３１ 第２側面、３２ 第２底面、３３ ゲートランナートレンチ、３４ パッシベーション層、３６ 第１層間絶縁膜、３７ 第２絶縁層、３８ 第２層間絶縁膜、３９ 第１絶縁層、４１ 第１ゲート電極、４２ 第２ゲート電極、４３ 接続ゲート電極、５１ ゲート絶縁膜、５２ ゲートランナー絶縁膜、５３ ゲートランナー、６０ 第２電極（ドレイン電極）、８０ ゲートパッド、８１ 第１ゲートランナー部、８２ 第２ゲートランナー部、８３ 第３ゲートランナー部、１００ ＭＯＳＦＥＴ（炭化珪素半導体装置）、１０１ 第１方向、１０２ 第２方向。

Claims (9)

  1. 第１主面と、前記第１主面の反対側の第２主面とを有する炭化珪素基板を備え、
    前記炭化珪素基板は、第１導電型を有する第１不純物領域と、前記第１不純物領域上に設けられ、前記第１導電型と異なる第２導電型を有する第２不純物領域と、前記第１不純物領域から隔てられるように前記第２不純物領域上に設けられ、かつ前記第１導電型を有する第３不純物領域とを含み、
    前記第１主面には、ゲート電極トレンチと、ゲートランナートレンチとが設けられており、
    前記ゲート電極トレンチは、側面と、前記側面に連なる底面とにより規定されており、
    前記側面は、前記第１不純物領域と、前記第２不純物領域と、前記第３不純物領域とにより構成されており、
    前記底面は、前記第１不純物領域により構成されており、さらに、
    前記側面および前記底面の双方に接するゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられた第１ゲート電極と、
    前記ゲートランナートレンチ内に設けられ、かつ前記第１ゲート電極と電気的に接続されている第２ゲート電極と、
    前記第１主面において、前記第３不純物領域に接する第１電極と、
    前記第２主面に接する第２電極と、
    前記第２ゲート電極上に設けられたゲートランナーとを備え、
    前記ゲートランナートレンチの深さは、前記ゲート電極トレンチの深さよりも大きい、炭化珪素半導体装置。
  2. 前記第２主面に対して垂直な方向において、前記第２ゲート電極と前記ゲートランナーとの境界は、前記第１主面と前記第２主面との間にある、請求項１に記載の炭化珪素半導体装置。
  3. 前記炭化珪素基板は、前記ゲートランナートレンチと前記第２主面との間にあり、かつ前記第２導電型を有する第４不純物領域を含む、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 前記第４不純物領域は、前記ゲートランナートレンチに接している、請求項３に記載の炭化珪素半導体装置。
  5. 前記第３不純物領域は、前記ゲートランナートレンチから離間している、請求項１～請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記ゲートランナートレンチの延在方向に対して垂直な断面における前記ゲートランナートレンチの幅は、前記ゲート電極トレンチの延在方向に対して垂直な断面における前記ゲート電極トレンチの幅よりも大きい、請求項１～請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記第２ゲート電極の延在方向に対して垂直な断面における前記第２ゲート電極の幅は、前記ゲートランナーの延在方向に対して垂直な断面における前記ゲートランナーの幅よりも大きい、請求項１～請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 前記第２不純物領域と電気的に接続されているソースパッドをさらに備え、
    前記ゲートランナーは、前記第２主面に対面する第３主面と、前記第３主面と反対側の第４主面とを含み、
    前記ソースパッドは、前記第２主面に対面する第５主面と、前記第５主面と反対側の第６主面とを含み、
    前記第２主面に対して垂直な方向において、前記第４主面と前記第２主面との距離は、前記第６主面と前記第２主面との距離よりも短い、請求項１～請求項７のいずれか１項に記載の炭化珪素半導体装置。
  9. 前記第２主面に対して垂直な方向において、前記第２ゲート電極と前記ゲートランナーとの境界は、前記第１主面と前記第２主面との間にあり、
    前記炭化珪素基板は、前記ゲートランナートレンチと前記第２主面との間にあり、かつ前記第２導電型を有する第４不純物領域を含み、
    前記第２ゲート電極の延在方向に対して垂直な断面における前記第２ゲート電極の幅は、前記ゲートランナーの延在方向に対して垂直な断面における前記ゲートランナーの幅よりも大きく、
    前記第２不純物領域と電気的に接続されているソースパッドをさらに備え、
    前記ゲートランナーは、前記第２主面に対面する第３主面と、前記第３主面と反対側の第４主面とを含み、
    前記ソースパッドは、前記第２主面に対面する第５主面と、前記第５主面と反対側の第６主面とを含み、
    前記第２主面に対して垂直な方向において、前記第４主面と前記第２主面との距離は、前記第６主面と前記第２主面との距離よりも短い、請求項１に記載の炭化珪素半導体装置。
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