CN109494203A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN109494203A
CN109494203A CN201810762830.6A CN201810762830A CN109494203A CN 109494203 A CN109494203 A CN 109494203A CN 201810762830 A CN201810762830 A CN 201810762830A CN 109494203 A CN109494203 A CN 109494203A
Authority
CN
China
Prior art keywords
semiconductor device
protective layer
inorganic protective
electrode
inner edge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810762830.6A
Other languages
English (en)
Other versions
CN109494203B (zh
Inventor
工藤千秋
长谷川贵史
斋藤浩
斋藤浩一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of CN109494203A publication Critical patent/CN109494203A/zh
Application granted granted Critical
Publication of CN109494203B publication Critical patent/CN109494203B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H01L2224/02126—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种提高半导体装置的可靠性的半导体装置及其制造方法。某实施方式的半导体装置具备：半导体基板、层间绝缘层、至少一个电极、无机保护层以及有机保护层。层间绝缘层形成在半导体基板上，具有至少一个开口部。至少一个电极的一部分形成在至少一个开口部的边缘上，其他部分在至少一个开口部内与半导体基板电连接。无机保护层具有内缘部以及外缘部，内缘部覆盖至少一个电极的边缘，内缘部以外形成在所述层间绝缘层上。有机保护层覆盖无机保护层。此外，无机保护层的内缘部以及外缘部的至少一者具有底切部。底切部与有机保护层相接。

Description

半导体装置及其制造方法
技术领域
本公开涉及半导体装置及其制造方法。
背景技术
功率半导体器件是高耐压且被用于流动大电流的用途的半导体部件，被期望低损耗。以往，使用了硅(Si)基板的功率半导体器件是主流，但近年来，使用了碳化硅(SiC)基板的功率半导体器件被关注，并且开发被推进。
碳化硅(SiC)由于材料自身的绝缘破坏电压比硅(Si)高一个数量级，因此具有即便将pn结部或肖特基结部的耗尽层减薄也能够维持耐压的特征。由此，如果使用碳化硅，则能够使器件的厚度变小，此外，还能够提高掺杂浓度，因此，碳化硅被期待作为用于形成导通电阻低、高耐压且低损耗的功率半导体器件的材料。
近年来，开发了混合动力汽车、电动汽车、燃料电池汽车等将马达作为驱动源的车辆。上述特征对驱动这些车辆的马达的逆变器电路的开关部件是有利的，因此，开发了车载用碳化硅功率半导体器件。
从车辆会在室外的各种各样的环境下使用的观点出发，车载用电子部件与其他民用电子部件相比被谋求对于过于苛刻的环境条件的耐久性。例如，通过高温高湿偏压试验来评价电子部件的耐久性。专利文献1、2公开了相对于高温高湿偏压环境具有可靠性的半导体装置。
在先技术文献
专利文献
专利文献1：JP特开2015-220334号公报
专利文献2：JP特开2014-138090号公报
发明内容
发明所要解决的课题
本公开提供一种使功率半导体器件等半导体装置的可靠性提高的新技术。以下，将功率半导体器件仅称为半导体装置。
用于解决课题的手段
本公开的一形态所涉及的半导体装置具备半导体基板、层间绝缘层、至少一个电极、无机保护层以及有机保护层。层间绝缘层形成在半导体基板上，具有至少一个开口部。至少一个电极的一部分形成在至少一个开口部的边缘上，其他部分在至少一个开口部内与半导体基板电连接。无机保护层具有内缘部以及外缘部，内缘部覆盖至少一个电极的边缘，内缘部以外形成在所述层间绝缘层上。有机保护层覆盖无机保护层。另外，无机保护层的内缘部以及外缘部的至少一者具有底切部。底切部与有机保护层相接。
本公开的其他形态所涉及的半导体装置的制造方法包含第1工序、第2工序、第3工序、第4工序以及第5工序。第1工序是准备半导体基板的工序。第2工序是在半导体基板上形成具有至少一个开口部的层间绝缘层的工序。第3工序是将至少一个电极的一部分形成在至少一个开口部的边缘上，并使其他部分与至少一个开口部内的半导体基板电连接的工序。第4工序是由具有内缘部以及外缘部的无机保护层的所述内缘部覆盖所述至少一个电极的边缘、并将所述无机保护层的所述内缘部以外形成在所述层间绝缘层上的工序。第5工序是由有机保护层覆盖无机保护层的工序。
发明效果
根据本公开的技术，能够提高半导体装置的可靠性。
附图说明
图1是示意性地示出本实施方式的半导体装置100的结构例的剖视图。
图2是表示图1中的无机保护层(SiN)125的内缘部125i的底切部125c的扫描电子显微镜的照片的一例。
图3A是示意性地示出第4工序的例子的图。
图3B是示意性地示出第4工序的例子的图。
图3C是示意性地示出第4工序的例子的图。
图3D是示意性地示出第4工序的例子的图。
图3E是示意性地示出第4工序的例子的图。
图4A是示出图3E中的无机保护层(SiN)125的内缘部125i的底切部125c的扫描电子显微镜的照片的一例。
图4B是示出图3E中的无机保护层(SiN)125的外缘部125j的底切部125c的扫描电子显微镜的照片的一例。
图5A是示意性地示出本实施方式的半导体装置100的结构例的俯视图。
图5B是示意性地示出位于无机保护层125以及有机保护层126下的电极的结构例的俯视图。
图6是示意性地示出图5A的VI-VI线处的半导体装置100的结构例的剖视图。
图7A是示意性地示出本实施方式的半导体装置100的结构例的俯视图。
图7B是示意性地示出图7A的VIIB-VIIB线处的半导体装置100的结构例的剖视图。
符号说明
100 半导体装置
100A 活性区域
100E 终端区域
100F FLR区域
100S 划线区域
100u 单元单位
101 半导体基板
102 漂移层、第1半导体层
103 缓冲层、第1体区域
104 源极区域
105 第1接触区域
106 第2半导体层
107 栅极绝缘膜
108 栅极电极
109 源极电极
110 电极、第2电极、漏极电极
110F 区域
111 层间绝缘层
111c 开口部
111e 开口部的边缘
112 电极、上部源极电极、上部电极
112e 电极的边缘
112P 焊盘区域、源极焊盘区域
113 背面电极、布线电极
114 上部栅极电极
114P 栅极焊盘区域
120 环区域
121 高浓度区域
122 低浓度区域
125 无机保护层
125c 底切部
125F 无机保护膜
125i 无机保护层的内缘部
125j 无机保护层外缘部
126 有机保护层
126i 有机保护层的内缘部
126j 有机保护层的外缘部
127 抗蚀剂层
130 第2接触区域
151 终端区域
152 势垒区域
153 保护环区域
154 FLR区域
159 第1电极
具体实施方式
从可靠性的观点出发，半导体装置有时具有无机保护层以及在无机保护层上形成的有机保护层作为表面保护层。无机保护膜以及有机保护膜的作用在后面描述。
有机保护层具有比无机保护层大的膨胀系数。根据本发明者们的研讨可知：由于使用时的温度变化，有机保护层会大幅缩小，从而会产生有机保护层的剥离或浮起，由此，半导体装置的可靠性降低。
本发明者们根据以上研讨想到了以下项目所记载的半导体装置及其制造方法。
[项目1]
半导体装置具备半导体基板、层间绝缘层、至少一个电极、无机保护层以及有机保护层。层间绝缘层形成在半导体基板上，具有至少一个开口部。至少一个电极的一部分形成在至少一个开口部的边缘上，其他部分在至少一个开口部内与半导体基板电连接。无机保护层具有内缘部以及外缘部，内缘部覆盖至少一个电极的边缘，内缘部以外形成在所述层间绝缘层上。有机保护层覆盖无机保护层。此外，无机保护层的内缘部以及外缘部的至少一者具有底切部。底切部与有机保护层相接。
[项目2]
在项目1的半导体装置中，无机保护层的内缘部以及外缘部分别具有底切部。
[项目3]
在项目1或2的半导体装置中，层间绝缘层是未掺杂石英玻璃。
[项目4]
在项目1～3的任一项的半导体装置中，至少一个电极是铝。
[项目5]
在项目1～4的任一项的半导体装置中，无机保护层是氮化硅或氧化硅。
[项目6]
在项目1～5的任一项的半导体装置中，有机保护层是聚酰亚胺或聚苯并噁唑。
[项目7]
关于项目1～6的任一项的半导体装置，在与半导体基板平行的方向上，底切部的进深为0.45μm以上1μm以下。
[项目8]
关于项目1～7的任一项的半导体装置，在与半导体基板平行的方向上，无机保护层的内缘部的底切部的进深，比无机保护层的外缘部的底切部的进深大。
[项目9]
在项目1～8的任一项的半导体装置中，有机保护层的厚度为3μm以上10μm以下。
[项目10]
在项目1～9的任一项的半导体装置中，半导体装置为MOS-FET，包括三个电极，三个电极为两个源极电极以及一个栅极电极。
[项目11]
在项目1～9的任一项的半导体装置中，半导体装置为肖特基势垒二极管，并包括一个电极。
[项目12]
半导体装置的制造方法包含第1工序、第2工序、第3工序、第4工序以及第5工序。第1工序是准备半导体基板的工序。第2工序是在半导体基板上形成具有至少一个开口部的层间绝缘层的工序。第3工序是将至少一个电极的一部分形成在至少一个开口部的边缘上，并使其他部分与至少一个开口部内的半导体基板电连接的工序。第4工序是由具有内缘部以及外缘部的无机保护层的所述内缘部覆盖所述至少一个电极的边缘、并将所述无机保护层的所述内缘部以外形成在所述层间绝缘层上的工序。第5工序是由有机保护层覆盖无机保护层的工序。
[项目13]
项目12的半导体装置的制造方法通过在进行了各向异性蚀刻后进行各向同性蚀刻，从而形成底切部。
[项目14]
项目12的半导体装置的制造方法通过进行各向同性蚀刻，从而形成底切部。
[项目15]
项目13或项目14的半导体装置的制造方法使用氟化碳气体以及氧气体的混合气体来实施各向同性蚀刻。
由此，能够抑制有机保护层的剥离，使半导体装置的可靠性提高。
以下，对本公开的更具体的实施方式进行说明。不过，有时会省略必要以上的详细说明。例如，有时省略已经熟知的事项的详细说明以及对于实质上相同的结构的重复说明。这是为了避免以下的说明变得不必要地冗余，以使本领域技术人员易于理解。另外，发明者为使本领域技术人员充分理解本公开而提供了附图以及以下的说明，并非意图通过这些内容来限定权利要求书中记载的主题。在以下的说明中，对于具有相同或者类似的功能的结构要素，赋予相同的参照符号。
(实施方式1)
以下，使用示意图，全面地说明本公开。本公开能够适用于半导体装置的表面保护层。半导体装置例如为MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)或肖特基势垒二极管等。另外，可以对半导体装置使用碳化硅以外的半导体材料。
图1是示意性地示出本实施方式的半导体装置100的结构例的剖视图。
本实施方式的半导体装置100具备：半导体基板101、层间绝缘层111、至少一个电极112、无机保护层125以及有机保护层126。
层间绝缘层111形成在半导体基板101上，并具有至少一个开口部111c。层间绝缘层111例如为未掺杂石英玻璃(NSG)。
电极112的一部分形成在开口部111c的边缘111e上，其他部分在开口部111c内与半导体基板101电连接。电极112例如为铝(A1)。
在半导体基板101中，可以在与形成有层间绝缘层111以及电极112的面相反的一侧的面形成另一电极110。
无机保护层125具有内缘部125i以及外缘部125j。内缘部125i覆盖电极112的边缘112e。无机保护层125的内缘部125i以外形成在层间绝缘层111上。如果将致密的无机材料用于无机保护层125，则无机保护层125对于水分具有优异的阻隔性。无机保护层125例如由氮化硅或氧化硅构成。
有机保护层126覆盖无机保护层125。有机保护层126由有机材料构成，因此，相对于水分的阻隔性比无机保护层125低。但是，有机材料的硬度比无机保护层125小，即便从外部对有机保护层126施加应力，在有机保护层126也不易产生破损或龟裂。由此，在将半导体装置100收纳至封装件时，在有机保护层126上形成的模制树脂会硬化而产生应力等，即使接触模制树脂内的填料，有机保护层126会成为缓冲材料，从而也可抑制无机保护层125的破损或龟裂。有机保护层126例如由聚酰亚胺或聚苯并噁唑(PBO)构成。
无机保护层125的内缘部125i以及外缘部125j的至少一者具有底切部125c。底切部125c与有机保护层126相接。
在本说明书中，“底切部”是指表示无机保护层125的内缘部125i以及外缘部125j的至少一者的下部被切削后的形状。
在图1中，无机保护层125的内缘部125i以及外缘部125j分别具有底切部125c。即，在无机保护层125的内缘部125i的底切部125c和电极112之间存在间隙。同样，在无机保护层125的外缘部125j的底切部125c和层间绝缘层111之间存在间隙。如果间隙被有机保护层126填满，则底切部125c与有机保护层126相接。有机保护层126中的填满间隙的部分作为楔子发挥作用。
因此，即使有机保护层126的内缘部126i从端部浮起，无机保护层125的内缘部125i的底切部125c也能抑制与有机保护层126的内侧的剥离。同样，即使有机保护层126的外缘部126j从端部浮起，无机保护层125的外缘部125j的底切部125c也能抑制与有机保护层126的外侧的剥离。
在本实施方式的半导体装置100中，即使是高温环境，也能抑制有机保护层126的剥离。由此，即便在高温环境下被施加外力，有机保护层126成为缓冲材料，从而也能保护无机保护层125。另外，即便是高湿环境，无机保护层125也能防止水分进入半导体装置100的内部。其结果是，即便是高温高湿环境，本实施方式的半导体装置100也具有较高的可靠性。
如果不是在无机保护层125的内缘部125i以及外缘部125j中的两者而是在一者形成底切部125c，则与以往的半导体装置相比可靠性也增加。
另外，无机保护层125的内缘部125i可以比电极112的边缘112e更靠内侧、即在电极112的上部。
图2是表示图1中的无机保护层(SiN)125的内缘部125i的底切部125c的扫描电子显微镜的照片的一例。从图2可知，无机保护层(SiN)125的内缘部125i具有底切部125c、以及底切部125c和电极(A1)112的间隙被有机保护层(PBO)126填满。
接下来，对本实施方式的半导体装置100的制造方法的一例进行说明。
本实施方式的半导体装置100的制造方法包括以下的第1～第5工序。
在第1工序中，准备半导体基板101。
在第2工序中，在半导体基板101上形成具有至少一个开口部111c的层间绝缘层111。
在第3工序中，将至少一个电极112的一部分形成在至少一个开口部111c的边缘111e上，并使其他部分与开口部111c内的半导体基板101电连接。
在第4工序中，由无机保护层125的内缘部125i覆盖至少一个电极112的边缘112e，将无机保护层125的内缘部125i以外形成在层间绝缘层111上。
在第5工序中，由有机保护层126覆盖无机保护层125。具体而言，通过旋涂法等在无机保护层125上涂敷聚酰亚胺或聚苯并噁唑。通过旋涂，内缘部125i的底切部125c以及电极112的间隙、外缘部125j的底切部125c以及层间绝缘层111的间隙，不产生空隙地被聚酰亚胺或聚苯并噁唑填满。然后，进行曝光、显影以及烘烤，从而形成有机保护层126。在与半导体基板101垂直的方向上，有机保护层126的厚度为3μm以上10μm以下。
接下来，详细地说明上述第4工序。
图3A～3E是示意性地示出第4工序的例子的图。
如图3A所示，在电极112以及层间绝缘层111上形成无机保护膜125F。例如，作为无机保护膜125F，通过等离子CVD法沉积氮化硅。在与半导体基板101垂直的方向上，无机保护膜125F的厚度为0.2μm以上2μm以下。
如图3B所示，在无机保护膜125F上形成抗蚀剂层127。
如图3C所示，通过进行各向异性蚀刻，从而除去无机保护膜125F的不必要部分。各向异性蚀刻的反应主要在与半导体基板101垂直的方向上进展。
如图3D所示，在形成无机保护层125时，通过进行各向同性蚀刻作为过蚀刻，从而在无机保护层125的内缘部125i以及外缘部125j的至少一者形成底切部125c。各向同性蚀刻使用氟化碳(CF4)气体以及氧气(O2)的混合气体来实施。与各向异性蚀刻不同，各向同性蚀刻的反应主要在与平行于半导体基板101的方向垂直的方向上进展相同的量。在进行各向同性蚀刻作为过蚀刻的情况下，由于没有垂直方向的被蚀刻物，因此，主要在平行方向上进展。此时，无机保护层125的内缘部125i以及外缘部125j的至少一者的上部也被切削。
如图3E所示，除去抗蚀剂层127。
如图3C以及3D所示，通过在进行各向异性蚀刻后进行各向同性蚀刻，从而形成底切部125c。以往，未期望存在底切部125c。因此，仅进行各向异性蚀刻，而不进行各向同性蚀刻。
另外，即使在图3D所示的各向同性蚀刻的条件下实施图3C的各向异性蚀刻，也能获得同样的效果。
与半导体基板101平行的方向上的底切部125c的进深依赖于无机保护层125的基底。
图4A是示出图3E中的无机保护层(SiN)125的内缘部125i的底切部125c的扫描电子显微镜的照片的一例。图4B是示出图3E中的无机保护层(SiN)125的外缘部125j的底切部125c的扫描电子显微镜的照片的一例。内缘部125i的基底是电极(A1)112，外缘部125j的基底是层间绝缘层(NSG)111。
在相对于无机保护层(SiN)125的膜厚将各向同性蚀刻进行了相当于30％的时间的情况下，在与半导体基板101平行的方向上，内缘部125i的底切部125c具有947nm的进深，外缘部125j的底切部125c具有486nm的进深。内缘部125i以及外缘部125j的底切部125c的比大约为2∶1。
根据以上可知：在与半导体基板101平行的方向上底切部125c的进深为0.45μm以上1μm以下；以及在与半导体基板101平行的方向上，无机保护层(SiN)125的内缘部125i的底切部125c的进深比无机保护层(SiN)125的外缘部125j的底切部125c的进深大。
有机保护层(PBO)126和层间绝缘层(NSG)111的密接性较好，有机保护层(PBO)126的外缘部126j不易浮起。因而，在与半导体基板101平行的方向上，即使无机保护层(SiN)125的外缘部125j的底切部125c的进深小也没有问题。
另一方面，有机保护层(PBO)126和电极(A1)112的密接性较差，有机保护层(PBO)126的内缘部126i容易浮起。因而，在与半导体基板101平行的方向上，如果增大无机保护层(SiN)125的内缘部125i的底切部125c的进深，则能够有效地抑制与有机保护层(PBO)126的内侧的剥离。
(实施方式2)
接下来，对将实施方式1的无机保护层125以及有机保护层126的配置应用于MOSFET的例子进行说明。以下，将MOSFET仅称为半导体装置。
图5A是示意性地示出本实施方式的半导体装置100的结构例的俯视图。有机保护层126将源极焊盘区域112P以及栅极焊盘区域114P露出。焊盘区域是指为了与封装件端子连接而连接引线或线丝等的区域。无机保护层125位于有机保护层126下。闭合的虚线表示无机保护层125的三个内缘部125i的端面以及一个外缘部125j的端面。三个内缘部125i以及一个外缘部125j分别具有底切部125c。由此，能够抑制与有机保护层126的所有方向的剥离。
图5B是示意性地示出位于无机保护层125以及有机保护层126下的电极的结构例的俯视图。在该结构例中，半导体装置100包括三个电极。三个电极为两个上部源极电极112以及一个上部栅极电极114。在图5A中，上部源极电极112的一部分以及上部栅极电极114的一部分分别作为源极焊盘区域112P以及栅极焊盘区域114P露出。
图6是示意性地示出图5A的VI-VI线处的半导体装置100的结构例的剖视图。省略了两条纵波浪线之间的构造。
无机保护层125的内缘部125i形成在上部源极电极112上，无机保护层125的外缘部125j形成在层间绝缘层111上。有机保护层126覆盖无机保护层125。
接下来，说明无机保护层125以及有机保护层126以外的结构。
半导体装置100包括第1导电型半导体基板101以及位于半导体基板101的主面的第1半导体层102。漏极电极110以及在漏极电极110上配置的布线电极113位于半导体基板101的背面。在本实施方式中，第1导电型是n型，后述的第2导电型是p型。但是，第1导电型可以是p型，第2导电型可以是n型。
从与半导体基板101的主面垂直的方向观察，半导体装置100被分类为活性区域100A和包围活性区域100A的终端区域100E。
半导体装置100在活性区域100A中包括多个单元单位100u。多个单元单位100u各自作为MOSFET发挥作用，相互并联连接。即，在单元单位100u中构成有晶体管，半导体装置100包括多个晶体管。从与半导体基板101的主面垂直的方向观察，多个单元单位100u被二维地排列。
各单元单位100u包括：第1导电型的半导体基板101；位于半导体基板101上的第1导电型的第1半导体层102；在第1半导体层102的表面选择性地形成的第2导电型的第1体区域103；在第1体区域103的表面选择性地形成的源极区域104；位于第1半导体层102的上方的栅极绝缘膜107；以及位于栅极绝缘膜107上的栅极电极108。在本实施方式中，在第1半导体层102和栅极绝缘膜107之间设置第2半导体层106作为沟道层。栅极电极108被层间绝缘层111覆盖。
在层间绝缘层111形成有开口部111c。各单元单位的源极电极109经由开口部111c与上部源极电极112并联连接。栅极电极108经由与开口部111c不同的其他开口部与上部栅极电极114连接。可以将源极电极109以及上部源极电极112总称为源极电极，将栅极电极108以及上部栅极电极114总称为栅极电极。
在第1半导体层102中，源极区域104以高浓度包含第1导电型的杂质(n+型)。为了与第1体区域103电连接，以比第1体区域103高的浓度包含第2导电型的杂质的第2导电型的第1接触区域105，设置在源极区域104内且在源极区域104的下方与第1体区域103相接的位置。此外，在第1半导体层102的表面，设置通过欧姆接合而与源极区域104以及第1接触区域105电连接的源极电极109。因此，第1体区域103经由第1接触区域105与源极电极109电连接。
半导体装置100在终端区域100E中，在第1半导体层102内的主面侧包括至少一个第2导电型的环区域120。半导体装置100的耐压通过环区域120而变高。从与半导体基板101的主面垂直的方向观察，p型的环区域120具有包围活性区域100A的环形状。多个环区域120构成FLR(Field Limiting Ring：场限环)区域110F。从与半导体基板101的主面垂直的方向观察，各个环具有四角被圆润化为圆弧状的四边形的形状。通过环的四角被圆润化为圆弧状，从而防止电场集中在四角。在环区域120的大部分上，没有在层间绝缘层111和有机保护层126之间形成无机保护层125。
半导体基板101还包括位于终端区域100E的外侧的划线区域100S。划线区域是指将晶片进行切割从而分割为芯片时的切割部位，此处不配置金属。
半导体装置100在第1半导体层102的表面还可以具备高浓度的第1导电型的第2接触区域130，该第2接触区域130位于FLR区域100F的外侧，并且选择性地形成为包围FLR区域100F。第2接触区域130不是为了获得与第1半导体层102的欧姆接触，而是被设置为所谓的沟道阻止区域。
通过本实施方式的无机保护层125以及有机保护层126的配置，从而即便是高温环境也能抑制有机保护层126的剥离。此外，由有机保护层126保护的无机保护层125即便是高湿环境，也能防止水分进入半导体装置100。其结果是，半导体装置100即便是高温高湿环境，也具有较高的可靠性。
(实施方式3)
接下来，对将实施方式1的无机保护层125以及有机保护层126的配置应用于肖特基势垒二极管的例子进行说明。以下，将肖特基势垒二极管仅称为半导体装置。
图7A是示意性地示出本实施方式的半导体装置100的结构例的俯视图。有机保护层126露出焊盘区域112P。无机保护层125位于有机保护层126下。闭合的虚线表示无机保护层125的内缘部125i的端面以及外缘部125j的端面。内缘部125i以及外缘部125j分别具有底切部125c。由此，能够抑制与有机保护层126的所有方向的剥离。
图7B是示意性地示出图7A的VIIB-VIIB线处的半导体装置100的结构例的剖视图。半导体装置100包括一个电极。一个电极是上部电极112。在图7A中，上部电极112的一部分作为焊盘区域112P露出。
在图7B中，无机保护层125的内缘部125i形成在上部电极112上，无机保护层125的外缘部125j形成在层间绝缘层111上。有机保护层126覆盖无机保护层125。
接下来，对无机保护层125以及有机保护层126以外的结构进行说明。
半导体装置100具备第1导电型半导体基板101、在半导体基板101的主面上配置的作为第1导电型的半导体层的漂移层102。在图7B中，可以省略在漂移层102和半导体基板101之间配置的缓冲层103。在漂移层102内配置第2导电型的终端区域151。
在漂移层102上配置第1电极159。第1电极159和漂移层102形成肖特基结。第1电极159在与作为半导体层的漂移层102相接的面的边缘部与终端区域151相接。与终端区域151相接的金属材料可以只是第1电极159。终端区域151可以和第1电极159具有非欧姆接合。
在半导体基板101的作为与主面对置的面的背面上，配置有第2电极110。第2电极110和半导体基板101形成欧姆接合。在第2电极110的下表面、即与半导体基板101相反的一侧的面，配置有背面电极113。
终端区域151可以包括与第1电极159的一部分相接的第2导电型的保护环区域153、以及配置为包围保护环区域153的第2导电型的浮动区域即FLR区域154。FLR区域154被配置成不与保护环区域153接触。另外，终端区域151只要具有配置为包围漂移层102的表面的一部分的至少一个区域即可，不限于示例的结构。
从与半导体基板101的主面垂直的方向观察，在漂移层102中的位于终端区域151的内侧的区域，可以配置多个第2导电型的势垒区域152。通过形成势垒区域152，能够降低对由第1电极159以及漂移层102形成的肖特基结施加反向偏压的情况下的肖特基漏电流。
终端区域151此处为保护环区域153以及FLR区域154，具有第2导电型的高浓度区域121以及第2导电型的低浓度区域122。势垒区域152可以与终端区域151同样地具有第2导电型的高浓度区域121以及第2导电型的低浓度区域122。高浓度区域121被配置成与半导体层的表面(此处为漂移层102的表面)相接。低浓度区域122以比高浓度区域121的杂质浓度低的浓度包含第2导电型的杂质，并且位于比高浓度区域121更靠下方的位置。此外，从与半导体基板101的主面垂直的方向观察，高浓度区域121和低浓度区域122具有相同的轮廓。
在漂移层102上配置层间绝缘层111。层间绝缘层111可以覆盖FLR区域154，并且可以覆盖保护环区域153的一部分。此外，在第1电极159上，上部电极112可以配置为覆盖第1电极159的上表面以及端面。上部电极112的端面可以位于层间绝缘层111上。
与实施方式2同样，半导体装置100通过本实施方式的无机保护层125以及有机保护层126的配置，从而即便是高温高湿环境也具有较高的可靠性。
[产业上的可利用性]
本公开的实施方式的半导体装置及其制造方法能够应用于功率器件等用途。

Claims (15)

1.一种半导体装置，具备：
半导体基板；
层间绝缘层，形成在所述半导体基板的主面上，具有至少一个开口部；
至少一个电极，一部分形成在所述至少一个开口部的边缘上，其他部分在所述至少一个开口部内与所述半导体基板电连接；
无机保护层，具有内缘部以及外缘部，所述内缘部覆盖所述至少一个电极的边缘，所述内缘部以外形成在所述层间绝缘层上；以及
有机保护层，覆盖所述无机保护层，
所述无机保护层的所述内缘部以及所述外缘部的至少一者具有底切部，
所述底切部与所述有机保护层相接。
2.根据权利要求1所述的半导体装置，其中，
所述无机保护层的所述内缘部以及所述外缘部分别具有所述底切部。
3.根据权利要求1所述的半导体装置，其中，
所述层间绝缘层由未掺杂石英玻璃构成。
4.根据权利要求1所述的半导体装置，其中，
所述至少一个电极由铝构成。
5.根据权利要求1所述的半导体装置，其中，
所述无机保护层由氮化硅或氧化硅构成。
6.根据权利要求1所述的半导体装置，其中，
所述有机保护层由聚酰亚胺或聚苯并噁唑构成。
7.根据权利要求1所述的半导体装置，其中，
在与所述半导体基板的主面平行的方向上，所述底切部的进深为0.45μm以上1μm以下。
8.根据权利要求1所述的半导体装置，其中，
在与所述半导体基板的主面平行的方向上，所述无机保护层的所述内缘部的所述底切部的进深，比所述无机保护层的所述外缘部的所述底切部的进深大。
9.根据权利要求1所述的半导体装置，其中，
在与所述半导体基板的主面垂直的方向上，所述有机保护层的厚度为3μm以上10μm以下。
10.根据权利要求1所述的半导体装置，其中，
所述半导体装置是MOS-FET，
所述至少一个电极包括三个电极，
所述三个电极为两个源极电极以及一个栅极电极。
11.根据权利要求1～9中任一项所述的半导体装置，其中，
所述半导体装置是肖特基势垒二极管，
所述半导体装置包括一个所述电极。
12.一种半导体装置的制造方法，包括：
第1工序，准备半导体基板；
第2工序，在所述半导体基板上形成具有至少一个开口部的层间绝缘层；
第3工序，将至少一个电极的一部分形成在所述至少一个开口部的边缘上，并使其他部分与所述至少一个开口部内的所述半导体基板电连接；
第4工序，由具有内缘部以及外缘部的无机保护层的所述内缘部覆盖所述至少一个电极的边缘，将所述无机保护层的所述内缘部以外形成在所述层间绝缘层上；以及
第5工序，由有机保护层覆盖所述无机保护层，
在所述第4工序中，在所述至少一个电极以及形成在所述层间绝缘层上的无机保护层上形成抗蚀剂层，在通过进行蚀刻形成所述无机保护层时，在所述无机保护层的所述内缘部以及所述外缘部的至少一者形成底切部。
13.根据权利要求12所述的半导体装置的制造方法，其中，
通过在进行了各向异性蚀刻后进行各向同性蚀刻，从而形成所述底切部。
14.根据权利要求12所述的半导体装置的制造方法，其中，
通过进行各向同性蚀刻，从而形成所述底切部。
15.根据权利要求13或14所述的半导体装置的制造方法，其中，
使用氟化碳气体以及氧气的混合气体来实施所述各向同性蚀刻。
CN201810762830.6A 2017-09-12 2018-07-12 半导体装置及其制造方法 Active CN109494203B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017174480A JP6846687B2 (ja) 2017-09-12 2017-09-12 半導体装置およびその製造方法
JP2017-174480 2017-09-12

Publications (2)

Publication Number Publication Date
CN109494203A true CN109494203A (zh) 2019-03-19
CN109494203B CN109494203B (zh) 2023-11-03

Family

ID=65631525

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810762830.6A Active CN109494203B (zh) 2017-09-12 2018-07-12 半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US10978367B2 (zh)
JP (1) JP6846687B2 (zh)
CN (1) CN109494203B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020154457A (ja) 2019-03-18 2020-09-24 株式会社リコー 画像表示システム、画像配信方法、プログラム
DE212021000204U1 (de) 2020-06-26 2022-01-24 Rohm Co., Ltd. Elektronische Komponente
US11328973B2 (en) * 2020-06-26 2022-05-10 General Electric Company Power semiconductor devices with high temperature electrical insulation
JP7487094B2 (ja) * 2020-12-23 2024-05-20 株式会社 日立パワーデバイス 半導体装置
US20230335633A1 (en) * 2021-03-18 2023-10-19 Rohm Co., Ltd. Wide bandgap semiconductor device
WO2023062883A1 (ja) * 2021-10-13 2023-04-20 住友電気工業株式会社 炭化珪素半導体装置
WO2023176056A1 (ja) * 2022-03-14 2023-09-21 ローム株式会社 半導体装置

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0870067A (ja) * 1994-08-26 1996-03-12 Nippon Steel Corp 半導体装置
US6388310B1 (en) * 1996-09-02 2002-05-14 Murata Manufacturing Co., Ltd. Semiconductor device with a passivation film
CN1519923A (zh) * 2003-01-30 2004-08-11 恩益禧电子股份有限公司 半导体器件及其制造方法
JP2006086378A (ja) * 2004-09-16 2006-03-30 Denso Corp 半導体装置及びその製造方法
US20090166848A1 (en) * 2007-12-29 2009-07-02 Volker Berghof Method for Enhancing the Adhesion of a Passivation Layer on a Semiconductor Device
WO2010041365A1 (ja) * 2008-10-10 2010-04-15 パナソニック株式会社 半導体装置
US20100164103A1 (en) * 2008-12-26 2010-07-01 Sumitomo Electric Device Innovations, Inc. Semiconductor device
US20110193232A1 (en) * 2010-02-08 2011-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pillar structure for semiconductor substrate and method of manufacture
US20130306982A1 (en) * 2011-03-23 2013-11-21 Panasonic Corporation Semiconductor device and method for producing same
CN103633059A (zh) * 2012-08-24 2014-03-12 台湾积体电路制造股份有限公司 半导体封装件及其制造方法
CN104285286A (zh) * 2012-05-14 2015-01-14 夏普株式会社 半导体装置及其制造方法
CN104900685A (zh) * 2014-03-07 2015-09-09 英飞凌科技股份有限公司 具有钝化层的半导体器件及用于制作其的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6119211B2 (ja) * 2012-11-30 2017-04-26 三菱電機株式会社 電子デバイス及びその製造方法
JP6248392B2 (ja) * 2013-01-17 2017-12-20 富士電機株式会社 半導体装置
JP5830669B2 (ja) * 2013-05-29 2015-12-09 パナソニックＩｐマネジメント株式会社 半導体装置
JP6274968B2 (ja) 2014-05-16 2018-02-07 ローム株式会社 半導体装置
JP6233537B2 (ja) * 2017-02-27 2017-11-22 富士電機株式会社 半導体装置および半導体装置の製造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0870067A (ja) * 1994-08-26 1996-03-12 Nippon Steel Corp 半導体装置
US6388310B1 (en) * 1996-09-02 2002-05-14 Murata Manufacturing Co., Ltd. Semiconductor device with a passivation film
CN1519923A (zh) * 2003-01-30 2004-08-11 恩益禧电子股份有限公司 半导体器件及其制造方法
JP2006086378A (ja) * 2004-09-16 2006-03-30 Denso Corp 半導体装置及びその製造方法
US20090166848A1 (en) * 2007-12-29 2009-07-02 Volker Berghof Method for Enhancing the Adhesion of a Passivation Layer on a Semiconductor Device
WO2010041365A1 (ja) * 2008-10-10 2010-04-15 パナソニック株式会社 半導体装置
US20100164103A1 (en) * 2008-12-26 2010-07-01 Sumitomo Electric Device Innovations, Inc. Semiconductor device
US20110193232A1 (en) * 2010-02-08 2011-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pillar structure for semiconductor substrate and method of manufacture
US20130306982A1 (en) * 2011-03-23 2013-11-21 Panasonic Corporation Semiconductor device and method for producing same
CN104285286A (zh) * 2012-05-14 2015-01-14 夏普株式会社 半导体装置及其制造方法
CN103633059A (zh) * 2012-08-24 2014-03-12 台湾积体电路制造股份有限公司 半导体封装件及其制造方法
CN104900685A (zh) * 2014-03-07 2015-09-09 英飞凌科技股份有限公司 具有钝化层的半导体器件及用于制作其的方法

Also Published As

Publication number Publication date
JP6846687B2 (ja) 2021-03-24
JP2019050320A (ja) 2019-03-28
US10978367B2 (en) 2021-04-13
US20190080976A1 (en) 2019-03-14
CN109494203B (zh) 2023-11-03

Similar Documents

Publication Publication Date Title
CN109494203A (zh) 半导体装置及其制造方法
JP7184049B2 (ja) ゲート絶縁型トランジスタ
CN105247683B (zh) 半导体装置
CN104681596B (zh) 垂直晶体管组件
CN102428581B (zh) 光电子器件
JP5560538B2 (ja) 半導体装置の製造方法
CN107078061B (zh) 半导体装置的制造方法
US20160254357A1 (en) Semiconductor device and semiconductor package
CN102456717B (zh) 半导体器件和用于制造半导体器件的方法
CN1812120A (zh) 半导体装置
CN111697069B (zh) 半导体装置
CN113178479A (zh) 半导体装置
JP5233158B2 (ja) 炭化珪素半導体装置
JP2020145288A (ja) 絶縁ゲート型半導体装置及びその製造方法
TWI401807B (zh) 台型半導體裝置及其製造方法
JP2021082753A (ja) 半導体装置およびその製造方法
CN105448997B (zh) 改善反向恢复特性及雪崩能力的超结mos器件及其制造方法
JP6729999B2 (ja) 半導体装置
CN108110099B (zh) 一种led芯片及其制作方法
JP7247892B2 (ja) 炭化珪素半導体装置
JP6048126B2 (ja) 半導体装置及び半導体装置の製造方法
JP2016111084A (ja) 半導体装置とその製造方法
JP2022015728A (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2007305906A (ja) ダイオード
JP7103435B2 (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant